Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #ifndef _IAVF_RXTX_H_
6 : : #define _IAVF_RXTX_H_
7 : :
8 : : /* In QLEN must be whole number of 32 descriptors. */
9 : : #define IAVF_ALIGN_RING_DESC 32
10 : : #define IAVF_MIN_RING_DESC 64
11 : : #define IAVF_MAX_RING_DESC 4096
12 : : #define IAVF_DMA_MEM_ALIGN 4096
13 : : /* Base address of the HW descriptor ring should be 128B aligned. */
14 : : #define IAVF_RING_BASE_ALIGN 128
15 : :
16 : : /* used for Rx Bulk Allocate */
17 : : #define IAVF_RX_MAX_BURST 32
18 : :
19 : : /* Max data buffer size must be 16K - 128 bytes */
20 : : #define IAVF_RX_MAX_DATA_BUF_SIZE (16 * 1024 - 128)
21 : :
22 : : /* used for Vector PMD */
23 : : #define IAVF_VPMD_RX_MAX_BURST 32
24 : : #define IAVF_VPMD_TX_MAX_BURST 32
25 : : #define IAVF_RXQ_REARM_THRESH 32
26 : : #define IAVF_VPMD_DESCS_PER_LOOP 4
27 : : #define IAVF_VPMD_TX_MAX_FREE_BUF 64
28 : :
29 : : #define IAVF_TX_NO_VECTOR_FLAGS ( \
30 : : RTE_ETH_TX_OFFLOAD_VLAN_INSERT | \
31 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT | \
32 : : RTE_ETH_TX_OFFLOAD_MULTI_SEGS | \
33 : : RTE_ETH_TX_OFFLOAD_TCP_TSO | \
34 : : RTE_ETH_TX_OFFLOAD_VXLAN_TNL_TSO | \
35 : : RTE_ETH_TX_OFFLOAD_GRE_TNL_TSO | \
36 : : RTE_ETH_TX_OFFLOAD_IPIP_TNL_TSO | \
37 : : RTE_ETH_TX_OFFLOAD_GENEVE_TNL_TSO | \
38 : : RTE_ETH_TX_OFFLOAD_SECURITY)
39 : :
40 : : #define IAVF_TX_VECTOR_OFFLOAD ( \
41 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM | \
42 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM | \
43 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM | \
44 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM)
45 : :
46 : : #define IAVF_TX_VECTOR_OFFLOAD_CTX ( \
47 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
48 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM)
49 : :
50 : : #define IAVF_RX_VECTOR_OFFLOAD ( \
51 : : RTE_ETH_RX_OFFLOAD_CHECKSUM | \
52 : : RTE_ETH_RX_OFFLOAD_SCTP_CKSUM | \
53 : : RTE_ETH_RX_OFFLOAD_VLAN | \
54 : : RTE_ETH_RX_OFFLOAD_RSS_HASH | \
55 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP)
56 : :
57 : : /**
58 : : * According to the vlan capabilities returned by the driver and FW, the vlan tci
59 : : * needs to be inserted to the L2TAG1 or L2TAG2 fields.
60 : : * If L2TAG1, it should be inserted to the L2TAG1 field in data desc.
61 : : * If L2TAG2, it should be inserted to the L2TAG2 field in ctx desc.
62 : : * Besides, tunneling parameters and other fields need be configured in ctx desc
63 : : * if the outer checksum offload is enabled.
64 : : */
65 : :
66 : : #define IAVF_VECTOR_PATH 0
67 : : #define IAVF_VECTOR_OFFLOAD_PATH 1
68 : : #define IAVF_VECTOR_CTX_OFFLOAD_PATH 2
69 : :
70 : : #define DEFAULT_TX_RS_THRESH 32
71 : : #define DEFAULT_TX_FREE_THRESH 32
72 : :
73 : : #define IAVF_MIN_TSO_MSS 256
74 : : #define IAVF_MAX_TSO_MSS 9668
75 : : #define IAVF_TSO_MAX_SEG UINT8_MAX
76 : : #define IAVF_TX_MAX_MTU_SEG 8
77 : :
78 : : #define IAVF_TX_MIN_PKT_LEN 17
79 : :
80 : : #define IAVF_TX_CKSUM_OFFLOAD_MASK ( \
81 : : RTE_MBUF_F_TX_IP_CKSUM | \
82 : : RTE_MBUF_F_TX_L4_MASK | \
83 : : RTE_MBUF_F_TX_TCP_SEG | \
84 : : RTE_MBUF_F_TX_UDP_SEG | \
85 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
86 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM)
87 : :
88 : : #define IAVF_TX_OFFLOAD_MASK ( \
89 : : RTE_MBUF_F_TX_OUTER_IPV6 | \
90 : : RTE_MBUF_F_TX_OUTER_IPV4 | \
91 : : RTE_MBUF_F_TX_IPV6 | \
92 : : RTE_MBUF_F_TX_IPV4 | \
93 : : RTE_MBUF_F_TX_VLAN | \
94 : : RTE_MBUF_F_TX_IP_CKSUM | \
95 : : RTE_MBUF_F_TX_L4_MASK | \
96 : : RTE_MBUF_F_TX_TCP_SEG | \
97 : : RTE_MBUF_F_TX_UDP_SEG | \
98 : : RTE_MBUF_F_TX_TUNNEL_MASK | \
99 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
100 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | \
101 : : RTE_MBUF_F_TX_SEC_OFFLOAD)
102 : :
103 : : #define IAVF_TX_OFFLOAD_NOTSUP_MASK \
104 : : (RTE_MBUF_F_TX_OFFLOAD_MASK ^ IAVF_TX_OFFLOAD_MASK)
105 : :
106 : : /* HW requires that TX buffer size ranges from 1B up to (16K-1)B. */
107 : : #define IAVF_MAX_DATA_PER_TXD \
108 : : (IAVF_TXD_QW1_TX_BUF_SZ_MASK >> IAVF_TXD_QW1_TX_BUF_SZ_SHIFT)
109 : :
110 : : extern uint64_t iavf_timestamp_dynflag;
111 : : extern int iavf_timestamp_dynfield_offset;
112 : :
113 : : /**
114 : : * Rx Flex Descriptors
115 : : * These descriptors are used instead of the legacy version descriptors
116 : : */
117 : : union iavf_16b_rx_flex_desc {
118 : : struct {
119 : : __le64 pkt_addr; /* Packet buffer address */
120 : : __le64 hdr_addr; /* Header buffer address */
121 : : /* bit 0 of hdr_addr is DD bit */
122 : : } read;
123 : : struct {
124 : : /* Qword 0 */
125 : : u8 rxdid; /* descriptor builder profile ID */
126 : : u8 mir_id_umb_cast; /* mirror=[5:0], umb=[7:6] */
127 : : __le16 ptype_flex_flags0; /* ptype=[9:0], ff0=[15:10] */
128 : : __le16 pkt_len; /* [15:14] are reserved */
129 : : __le16 hdr_len_sph_flex_flags1; /* header=[10:0] */
130 : : /* sph=[11:11] */
131 : : /* ff1/ext=[15:12] */
132 : :
133 : : /* Qword 1 */
134 : : __le16 status_error0;
135 : : __le16 l2tag1;
136 : : __le16 flex_meta0;
137 : : __le16 flex_meta1;
138 : : } wb; /* writeback */
139 : : };
140 : :
141 : : union iavf_32b_rx_flex_desc {
142 : : struct {
143 : : __le64 pkt_addr; /* Packet buffer address */
144 : : __le64 hdr_addr; /* Header buffer address */
145 : : /* bit 0 of hdr_addr is DD bit */
146 : : __le64 rsvd1;
147 : : __le64 rsvd2;
148 : : } read;
149 : : struct {
150 : : /* Qword 0 */
151 : : u8 rxdid; /* descriptor builder profile ID */
152 : : u8 mir_id_umb_cast; /* mirror=[5:0], umb=[7:6] */
153 : : __le16 ptype_flex_flags0; /* ptype=[9:0], ff0=[15:10] */
154 : : __le16 pkt_len; /* [15:14] are reserved */
155 : : __le16 hdr_len_sph_flex_flags1; /* header=[10:0] */
156 : : /* sph=[11:11] */
157 : : /* ff1/ext=[15:12] */
158 : :
159 : : /* Qword 1 */
160 : : __le16 status_error0;
161 : : __le16 l2tag1;
162 : : __le16 flex_meta0;
163 : : __le16 flex_meta1;
164 : :
165 : : /* Qword 2 */
166 : : __le16 status_error1;
167 : : u8 flex_flags2;
168 : : u8 time_stamp_low;
169 : : __le16 l2tag2_1st;
170 : : __le16 l2tag2_2nd;
171 : :
172 : : /* Qword 3 */
173 : : __le16 flex_meta2;
174 : : __le16 flex_meta3;
175 : : union {
176 : : struct {
177 : : __le16 flex_meta4;
178 : : __le16 flex_meta5;
179 : : } flex;
180 : : __le32 ts_high;
181 : : } flex_ts;
182 : : } wb; /* writeback */
183 : : };
184 : :
185 : : /* HW desc structure, both 16-byte and 32-byte types are supported */
186 : : #ifdef RTE_LIBRTE_IAVF_16BYTE_RX_DESC
187 : : #define iavf_rx_desc iavf_16byte_rx_desc
188 : : #define iavf_rx_flex_desc iavf_16b_rx_flex_desc
189 : : #else
190 : : #define iavf_rx_desc iavf_32byte_rx_desc
191 : : #define iavf_rx_flex_desc iavf_32b_rx_flex_desc
192 : : #endif
193 : :
194 : : typedef void (*iavf_rxd_to_pkt_fields_t)(struct iavf_rx_queue *rxq,
195 : : struct rte_mbuf *mb,
196 : : volatile union iavf_rx_flex_desc *rxdp);
197 : :
198 : : struct iavf_rxq_ops {
199 : : void (*release_mbufs)(struct iavf_rx_queue *rxq);
200 : : };
201 : :
202 : : struct iavf_txq_ops {
203 : : void (*release_mbufs)(struct iavf_tx_queue *txq);
204 : : };
205 : :
206 : :
207 : : struct iavf_rx_queue_stats {
208 : : uint64_t reserved;
209 : : struct iavf_ipsec_crypto_stats ipsec_crypto;
210 : : };
211 : :
212 : : /* Structure associated with each Rx queue. */
213 : : struct iavf_rx_queue {
214 : : struct rte_mempool *mp; /* mbuf pool to populate Rx ring */
215 : : const struct rte_memzone *mz; /* memzone for Rx ring */
216 : : volatile union iavf_rx_desc *rx_ring; /* Rx ring virtual address */
217 : : uint64_t rx_ring_phys_addr; /* Rx ring DMA address */
218 : : struct rte_mbuf **sw_ring; /* address of SW ring */
219 : : uint16_t nb_rx_desc; /* ring length */
220 : : uint16_t rx_tail; /* current value of tail */
221 : : volatile uint8_t *qrx_tail; /* register address of tail */
222 : : uint16_t rx_free_thresh; /* max free RX desc to hold */
223 : : uint16_t nb_rx_hold; /* number of held free RX desc */
224 : : struct rte_mbuf *pkt_first_seg; /* first segment of current packet */
225 : : struct rte_mbuf *pkt_last_seg; /* last segment of current packet */
226 : : struct rte_mbuf fake_mbuf; /* dummy mbuf */
227 : : uint8_t rxdid;
228 : : uint8_t rel_mbufs_type;
229 : :
230 : : /* used for VPMD */
231 : : uint16_t rxrearm_nb; /* number of remaining to be re-armed */
232 : : uint16_t rxrearm_start; /* the idx we start the re-arming from */
233 : : uint64_t mbuf_initializer; /* value to init mbufs */
234 : :
235 : : /* for rx bulk */
236 : : uint16_t rx_nb_avail; /* number of staged packets ready */
237 : : uint16_t rx_next_avail; /* index of next staged packets */
238 : : uint16_t rx_free_trigger; /* triggers rx buffer allocation */
239 : : struct rte_mbuf *rx_stage[IAVF_RX_MAX_BURST * 2]; /* store mbuf */
240 : :
241 : : uint16_t port_id; /* device port ID */
242 : : uint8_t crc_len; /* 0 if CRC stripped, 4 otherwise */
243 : : uint8_t fdir_enabled; /* 0 if FDIR disabled, 1 when enabled */
244 : : uint16_t queue_id; /* Rx queue index */
245 : : uint16_t rx_buf_len; /* The packet buffer size */
246 : : uint16_t rx_hdr_len; /* The header buffer size */
247 : : uint16_t max_pkt_len; /* Maximum packet length */
248 : : struct iavf_vsi *vsi; /**< the VSI this queue belongs to */
249 : :
250 : : bool q_set; /* if rx queue has been configured */
251 : : bool rx_deferred_start; /* don't start this queue in dev start */
252 : : const struct iavf_rxq_ops *ops;
253 : : uint8_t rx_flags;
254 : : #define IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1 BIT(0)
255 : : #define IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG2_2 BIT(1)
256 : : uint8_t proto_xtr; /* protocol extraction type */
257 : : uint64_t xtr_ol_flag;
258 : : /* flexible descriptor metadata extraction offload flag */
259 : : struct iavf_rx_queue_stats stats;
260 : : uint64_t offloads;
261 : : uint64_t phc_time;
262 : : uint64_t hw_time_update;
263 : : };
264 : :
265 : : struct iavf_tx_entry {
266 : : struct rte_mbuf *mbuf;
267 : : uint16_t next_id;
268 : : uint16_t last_id;
269 : : };
270 : :
271 : : struct iavf_tx_vec_entry {
272 : : struct rte_mbuf *mbuf;
273 : : };
274 : :
275 : : /* Structure associated with each TX queue. */
276 : : struct iavf_tx_queue {
277 : : const struct rte_memzone *mz; /* memzone for Tx ring */
278 : : volatile struct iavf_tx_desc *tx_ring; /* Tx ring virtual address */
279 : : uint64_t tx_ring_phys_addr; /* Tx ring DMA address */
280 : : struct iavf_tx_entry *sw_ring; /* address array of SW ring */
281 : : uint16_t nb_tx_desc; /* ring length */
282 : : uint16_t tx_tail; /* current value of tail */
283 : : volatile uint8_t *qtx_tail; /* register address of tail */
284 : : /* number of used desc since RS bit set */
285 : : uint16_t nb_used;
286 : : uint16_t nb_free;
287 : : uint16_t last_desc_cleaned; /* last desc have been cleaned*/
288 : : uint16_t free_thresh;
289 : : uint16_t rs_thresh;
290 : : uint8_t rel_mbufs_type;
291 : : struct iavf_vsi *vsi; /**< the VSI this queue belongs to */
292 : :
293 : : uint16_t port_id;
294 : : uint16_t queue_id;
295 : : uint64_t offloads;
296 : : uint16_t next_dd; /* next to set RS, for VPMD */
297 : : uint16_t next_rs; /* next to check DD, for VPMD */
298 : : uint16_t ipsec_crypto_pkt_md_offset;
299 : :
300 : : bool q_set; /* if rx queue has been configured */
301 : : bool tx_deferred_start; /* don't start this queue in dev start */
302 : : const struct iavf_txq_ops *ops;
303 : : #define IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1 BIT(0)
304 : : #define IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2 BIT(1)
305 : : uint8_t vlan_flag;
306 : : uint8_t tc;
307 : : uint8_t use_ctx:1; /* if use the ctx desc, a packet needs two descriptors */
308 : : };
309 : :
310 : : /* Offload features */
311 : : union iavf_tx_offload {
312 : : uint64_t data;
313 : : struct {
314 : : uint64_t l2_len:7; /* L2 (MAC) Header Length. */
315 : : uint64_t l3_len:9; /* L3 (IP) Header Length. */
316 : : uint64_t l4_len:8; /* L4 Header Length. */
317 : : uint64_t tso_segsz:16; /* TCP TSO segment size */
318 : : /* uint64_t unused : 24; */
319 : : };
320 : : };
321 : :
322 : : /* Rx Flex Descriptor
323 : : * RxDID Profile ID 16-21
324 : : * Flex-field 0: RSS hash lower 16-bits
325 : : * Flex-field 1: RSS hash upper 16-bits
326 : : * Flex-field 2: Flow ID lower 16-bits
327 : : * Flex-field 3: Flow ID upper 16-bits
328 : : * Flex-field 4: AUX0
329 : : * Flex-field 5: AUX1
330 : : */
331 : : struct iavf_32b_rx_flex_desc_comms {
332 : : /* Qword 0 */
333 : : u8 rxdid;
334 : : u8 mir_id_umb_cast;
335 : : __le16 ptype_flexi_flags0;
336 : : __le16 pkt_len;
337 : : __le16 hdr_len_sph_flex_flags1;
338 : :
339 : : /* Qword 1 */
340 : : __le16 status_error0;
341 : : __le16 l2tag1;
342 : : __le32 rss_hash;
343 : :
344 : : /* Qword 2 */
345 : : __le16 status_error1;
346 : : u8 flexi_flags2;
347 : : u8 ts_low;
348 : : __le16 l2tag2_1st;
349 : : __le16 l2tag2_2nd;
350 : :
351 : : /* Qword 3 */
352 : : __le32 flow_id;
353 : : union {
354 : : struct {
355 : : __le16 aux0;
356 : : __le16 aux1;
357 : : } flex;
358 : : __le32 ts_high;
359 : : } flex_ts;
360 : : };
361 : :
362 : : /* Rx Flex Descriptor
363 : : * RxDID Profile ID 22-23 (swap Hash and FlowID)
364 : : * Flex-field 0: Flow ID lower 16-bits
365 : : * Flex-field 1: Flow ID upper 16-bits
366 : : * Flex-field 2: RSS hash lower 16-bits
367 : : * Flex-field 3: RSS hash upper 16-bits
368 : : * Flex-field 4: AUX0
369 : : * Flex-field 5: AUX1
370 : : */
371 : : struct iavf_32b_rx_flex_desc_comms_ovs {
372 : : /* Qword 0 */
373 : : u8 rxdid;
374 : : u8 mir_id_umb_cast;
375 : : __le16 ptype_flexi_flags0;
376 : : __le16 pkt_len;
377 : : __le16 hdr_len_sph_flex_flags1;
378 : :
379 : : /* Qword 1 */
380 : : __le16 status_error0;
381 : : __le16 l2tag1;
382 : : __le32 flow_id;
383 : :
384 : : /* Qword 2 */
385 : : __le16 status_error1;
386 : : u8 flexi_flags2;
387 : : u8 ts_low;
388 : : __le16 l2tag2_1st;
389 : : __le16 l2tag2_2nd;
390 : :
391 : : /* Qword 3 */
392 : : __le32 rss_hash;
393 : : union {
394 : : struct {
395 : : __le16 aux0;
396 : : __le16 aux1;
397 : : } flex;
398 : : __le32 ts_high;
399 : : } flex_ts;
400 : : };
401 : :
402 : : /* Rx Flex Descriptor
403 : : * RxDID Profile ID 24 Inline IPsec
404 : : * Flex-field 0: RSS hash lower 16-bits
405 : : * Flex-field 1: RSS hash upper 16-bits
406 : : * Flex-field 2: Flow ID lower 16-bits
407 : : * Flex-field 3: Flow ID upper 16-bits
408 : : * Flex-field 4: Inline IPsec SAID lower 16-bits
409 : : * Flex-field 5: Inline IPsec SAID upper 16-bits
410 : : */
411 : : struct iavf_32b_rx_flex_desc_comms_ipsec {
412 : : /* Qword 0 */
413 : : u8 rxdid;
414 : : u8 mir_id_umb_cast;
415 : : __le16 ptype_flexi_flags0;
416 : : __le16 pkt_len;
417 : : __le16 hdr_len_sph_flex_flags1;
418 : :
419 : : /* Qword 1 */
420 : : __le16 status_error0;
421 : : __le16 l2tag1;
422 : : __le32 rss_hash;
423 : :
424 : : /* Qword 2 */
425 : : __le16 status_error1;
426 : : u8 flexi_flags2;
427 : : u8 ts_low;
428 : : __le16 l2tag2_1st;
429 : : __le16 l2tag2_2nd;
430 : :
431 : : /* Qword 3 */
432 : : __le32 flow_id;
433 : : __le32 ipsec_said;
434 : : };
435 : :
436 : : enum iavf_rxtx_rel_mbufs_type {
437 : : IAVF_REL_MBUFS_DEFAULT = 0,
438 : : IAVF_REL_MBUFS_SSE_VEC = 1,
439 : : IAVF_REL_MBUFS_AVX512_VEC = 2,
440 : : };
441 : :
442 : : /* Receive Flex Descriptor profile IDs: There are a total
443 : : * of 64 profiles where profile IDs 0/1 are for legacy; and
444 : : * profiles 2-63 are flex profiles that can be programmed
445 : : * with a specific metadata (profile 7 reserved for HW)
446 : : */
447 : : enum iavf_rxdid {
448 : : IAVF_RXDID_LEGACY_0 = 0,
449 : : IAVF_RXDID_LEGACY_1 = 1,
450 : : IAVF_RXDID_FLEX_NIC = 2,
451 : : IAVF_RXDID_FLEX_NIC_2 = 6,
452 : : IAVF_RXDID_HW = 7,
453 : : IAVF_RXDID_COMMS_GENERIC = 16,
454 : : IAVF_RXDID_COMMS_AUX_VLAN = 17,
455 : : IAVF_RXDID_COMMS_AUX_IPV4 = 18,
456 : : IAVF_RXDID_COMMS_AUX_IPV6 = 19,
457 : : IAVF_RXDID_COMMS_AUX_IPV6_FLOW = 20,
458 : : IAVF_RXDID_COMMS_AUX_TCP = 21,
459 : : IAVF_RXDID_COMMS_OVS_1 = 22,
460 : : IAVF_RXDID_COMMS_OVS_2 = 23,
461 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO = 24,
462 : : IAVF_RXDID_COMMS_AUX_IP_OFFSET = 25,
463 : : IAVF_RXDID_LAST = 63,
464 : : };
465 : :
466 : : enum iavf_rx_flex_desc_status_error_0_bits {
467 : : /* Note: These are predefined bit offsets */
468 : : IAVF_RX_FLEX_DESC_STATUS0_DD_S = 0,
469 : : IAVF_RX_FLEX_DESC_STATUS0_EOF_S,
470 : : IAVF_RX_FLEX_DESC_STATUS0_HBO_S,
471 : : IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S,
472 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S,
473 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S,
474 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S,
475 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S,
476 : : IAVF_RX_FLEX_DESC_STATUS0_LPBK_S,
477 : : IAVF_RX_FLEX_DESC_STATUS0_IPV6EXADD_S,
478 : : IAVF_RX_FLEX_DESC_STATUS0_RXE_S,
479 : : IAVF_RX_FLEX_DESC_STATUS0_CRCP_S,
480 : : IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S,
481 : : IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S,
482 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD0_VALID_S,
483 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD1_VALID_S,
484 : : IAVF_RX_FLEX_DESC_STATUS0_LAST /* this entry must be last!!! */
485 : : };
486 : :
487 : : enum iavf_rx_flex_desc_status_error_1_bits {
488 : : /* Note: These are predefined bit offsets */
489 : : /* Bits 3:0 are reserved for inline ipsec status */
490 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0 = 0,
491 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1,
492 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2,
493 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3,
494 : : IAVF_RX_FLEX_DESC_STATUS1_NAT_S,
495 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED,
496 : : /* [10:6] reserved */
497 : : IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S = 11,
498 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD2_VALID_S = 12,
499 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD3_VALID_S = 13,
500 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S = 14,
501 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S = 15,
502 : : IAVF_RX_FLEX_DESC_STATUS1_LAST /* this entry must be last!!! */
503 : : };
504 : :
505 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK ( \
506 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0) | \
507 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1) | \
508 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2) | \
509 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3))
510 : :
511 : : enum iavf_rx_flex_desc_ipsec_crypto_status {
512 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS = 0,
513 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS,
514 : : IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED,
515 : : IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL,
516 : : IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR,
517 : : /* Reserved */
518 : : IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR = 0xF
519 : : };
520 : :
521 : :
522 : :
523 : : #define IAVF_TXD_DATA_QW1_DTYPE_SHIFT (0)
524 : : #define IAVF_TXD_DATA_QW1_DTYPE_MASK (0xFUL << IAVF_TXD_QW1_DTYPE_SHIFT)
525 : :
526 : : #define IAVF_TXD_DATA_QW1_CMD_SHIFT (4)
527 : : #define IAVF_TXD_DATA_QW1_CMD_MASK (0x3FFUL << IAVF_TXD_DATA_QW1_CMD_SHIFT)
528 : :
529 : : #define IAVF_TXD_DATA_QW1_OFFSET_SHIFT (16)
530 : : #define IAVF_TXD_DATA_QW1_OFFSET_MASK (0x3FFFFULL << \
531 : : IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
532 : :
533 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT (IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
534 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_MASK \
535 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT)
536 : :
537 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT \
538 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
539 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_MASK \
540 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT)
541 : :
542 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT \
543 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
544 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_MASK \
545 : : (0xFUL << IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT)
546 : :
547 : : #define IAVF_TXD_DATA_QW1_MACLEN_MASK \
548 : : (0x7FUL << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT)
549 : : #define IAVF_TXD_DATA_QW1_IPLEN_MASK \
550 : : (0x7FUL << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
551 : : #define IAVF_TXD_DATA_QW1_L4LEN_MASK \
552 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
553 : : #define IAVF_TXD_DATA_QW1_FCLEN_MASK \
554 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
555 : :
556 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT (34)
557 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK \
558 : : (0x3FFFULL << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT)
559 : :
560 : : #define IAVF_TXD_DATA_QW1_L2TAG1_SHIFT (48)
561 : : #define IAVF_TXD_DATA_QW1_L2TAG1_MASK \
562 : : (0xFFFFULL << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT)
563 : :
564 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT (11)
565 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_MASK \
566 : : (0x7UL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT)
567 : :
568 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT (14)
569 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_MASK \
570 : : (0xFUL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT)
571 : :
572 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT (30)
573 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_MASK \
574 : : (0x3FFFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
575 : :
576 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_SHIFT (30)
577 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_MASK \
578 : : (0x3FUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
579 : :
580 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT (50)
581 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_MASK \
582 : : (0x3FFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT)
583 : :
584 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT (0)
585 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_MASK (0x3UL)
586 : :
587 : : enum iavf_tx_ctx_desc_tunnel_external_ip_type {
588 : : IAVF_TX_CTX_DESC_EIPT_NONE,
589 : : IAVF_TX_CTX_DESC_EIPT_IPV6,
590 : : IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD,
591 : : IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD
592 : : };
593 : :
594 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT (2)
595 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_MASK (0x7FUL)
596 : :
597 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_SHIFT (9)
598 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_MASK (0x3UL)
599 : :
600 : : enum iavf_tx_ctx_desc_tunnel_l4_tunnel_type {
601 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_NO_UDP_GRE,
602 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_UDP,
603 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_GRE
604 : : };
605 : :
606 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT (11)
607 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_MASK (0x1UL)
608 : :
609 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_SHIFT (12)
610 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_MASK (0x7FUL)
611 : :
612 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_SHIFT (19)
613 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_MASK (0xFUL)
614 : :
615 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_SHIFT (23)
616 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_MASK (0x1UL)
617 : :
618 : : #define IAVF_TXD_CTX_QW0_L2TAG2_PARAM (32)
619 : : #define IAVF_TXD_CTX_QW0_L2TAG2_MASK (0xFFFFUL)
620 : :
621 : :
622 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK (0xFFFFF)
623 : :
624 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
625 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
626 : :
627 : :
628 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
629 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
630 : :
631 : : /* for iavf_32b_rx_flex_desc.pkt_len member */
632 : : #define IAVF_RX_FLX_DESC_PKT_LEN_M (0x3FFF) /* 14-bits */
633 : :
634 : : int iavf_dev_rx_queue_setup(struct rte_eth_dev *dev,
635 : : uint16_t queue_idx,
636 : : uint16_t nb_desc,
637 : : unsigned int socket_id,
638 : : const struct rte_eth_rxconf *rx_conf,
639 : : struct rte_mempool *mp);
640 : :
641 : : int iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id);
642 : : int iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id);
643 : : void iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
644 : :
645 : : int iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
646 : : uint16_t queue_idx,
647 : : uint16_t nb_desc,
648 : : unsigned int socket_id,
649 : : const struct rte_eth_txconf *tx_conf);
650 : : int iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id);
651 : : int iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id);
652 : : int iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt);
653 : : void iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
654 : : void iavf_stop_queues(struct rte_eth_dev *dev);
655 : : uint16_t iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
656 : : uint16_t nb_pkts);
657 : : uint16_t iavf_recv_pkts_flex_rxd(void *rx_queue,
658 : : struct rte_mbuf **rx_pkts,
659 : : uint16_t nb_pkts);
660 : : uint16_t iavf_recv_scattered_pkts(void *rx_queue,
661 : : struct rte_mbuf **rx_pkts,
662 : : uint16_t nb_pkts);
663 : : uint16_t iavf_recv_scattered_pkts_flex_rxd(void *rx_queue,
664 : : struct rte_mbuf **rx_pkts,
665 : : uint16_t nb_pkts);
666 : : uint16_t iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
667 : : uint16_t nb_pkts);
668 : : uint16_t iavf_prep_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
669 : : uint16_t nb_pkts);
670 : : void iavf_set_rx_function(struct rte_eth_dev *dev);
671 : : void iavf_set_tx_function(struct rte_eth_dev *dev);
672 : : void iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
673 : : struct rte_eth_rxq_info *qinfo);
674 : : void iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
675 : : struct rte_eth_txq_info *qinfo);
676 : : uint32_t iavf_dev_rxq_count(void *rx_queue);
677 : : int iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset);
678 : : int iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset);
679 : :
680 : : uint16_t iavf_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
681 : : uint16_t nb_pkts);
682 : : uint16_t iavf_recv_pkts_vec_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
683 : : uint16_t nb_pkts);
684 : : uint16_t iavf_recv_scattered_pkts_vec(void *rx_queue,
685 : : struct rte_mbuf **rx_pkts,
686 : : uint16_t nb_pkts);
687 : : uint16_t iavf_recv_scattered_pkts_vec_flex_rxd(void *rx_queue,
688 : : struct rte_mbuf **rx_pkts,
689 : : uint16_t nb_pkts);
690 : : uint16_t iavf_xmit_fixed_burst_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
691 : : uint16_t nb_pkts);
692 : : uint16_t iavf_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
693 : : uint16_t nb_pkts);
694 : : uint16_t iavf_recv_pkts_vec_avx2_offload(void *rx_queue, struct rte_mbuf **rx_pkts,
695 : : uint16_t nb_pkts);
696 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd(void *rx_queue,
697 : : struct rte_mbuf **rx_pkts,
698 : : uint16_t nb_pkts);
699 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
700 : : struct rte_mbuf **rx_pkts,
701 : : uint16_t nb_pkts);
702 : : uint16_t iavf_recv_scattered_pkts_vec_avx2(void *rx_queue,
703 : : struct rte_mbuf **rx_pkts,
704 : : uint16_t nb_pkts);
705 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_offload(void *rx_queue,
706 : : struct rte_mbuf **rx_pkts,
707 : : uint16_t nb_pkts);
708 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd(void *rx_queue,
709 : : struct rte_mbuf **rx_pkts,
710 : : uint16_t nb_pkts);
711 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
712 : : struct rte_mbuf **rx_pkts,
713 : : uint16_t nb_pkts);
714 : : uint16_t iavf_xmit_pkts_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
715 : : uint16_t nb_pkts);
716 : : uint16_t iavf_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
717 : : uint16_t nb_pkts);
718 : : uint16_t iavf_xmit_pkts_vec_avx2_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
719 : : uint16_t nb_pkts);
720 : : int iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc);
721 : : int iavf_rx_vec_dev_check(struct rte_eth_dev *dev);
722 : : int iavf_tx_vec_dev_check(struct rte_eth_dev *dev);
723 : : int iavf_rxq_vec_setup(struct iavf_rx_queue *rxq);
724 : : int iavf_txq_vec_setup(struct iavf_tx_queue *txq);
725 : : uint16_t iavf_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
726 : : uint16_t nb_pkts);
727 : : uint16_t iavf_recv_pkts_vec_avx512_offload(void *rx_queue,
728 : : struct rte_mbuf **rx_pkts,
729 : : uint16_t nb_pkts);
730 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd(void *rx_queue,
731 : : struct rte_mbuf **rx_pkts,
732 : : uint16_t nb_pkts);
733 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
734 : : struct rte_mbuf **rx_pkts,
735 : : uint16_t nb_pkts);
736 : : uint16_t iavf_recv_scattered_pkts_vec_avx512(void *rx_queue,
737 : : struct rte_mbuf **rx_pkts,
738 : : uint16_t nb_pkts);
739 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_offload(void *rx_queue,
740 : : struct rte_mbuf **rx_pkts,
741 : : uint16_t nb_pkts);
742 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd(void *rx_queue,
743 : : struct rte_mbuf **rx_pkts,
744 : : uint16_t nb_pkts);
745 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
746 : : struct rte_mbuf **rx_pkts,
747 : : uint16_t nb_pkts);
748 : : uint16_t iavf_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
749 : : uint16_t nb_pkts);
750 : : uint16_t iavf_xmit_pkts_vec_avx512_offload(void *tx_queue,
751 : : struct rte_mbuf **tx_pkts,
752 : : uint16_t nb_pkts);
753 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
754 : : uint16_t nb_pkts);
755 : : int iavf_txq_vec_setup_avx512(struct iavf_tx_queue *txq);
756 : :
757 : : uint8_t iavf_proto_xtr_type_to_rxdid(uint8_t xtr_type);
758 : :
759 : : void iavf_set_default_ptype_table(struct rte_eth_dev *dev);
760 : : void iavf_tx_queue_release_mbufs_avx512(struct iavf_tx_queue *txq);
761 : : void iavf_rx_queue_release_mbufs_sse(struct iavf_rx_queue *rxq);
762 : : void iavf_tx_queue_release_mbufs_sse(struct iavf_tx_queue *txq);
763 : :
764 : : static inline
765 : : void iavf_dump_rx_descriptor(struct iavf_rx_queue *rxq,
766 : : const volatile void *desc,
767 : : uint16_t rx_id)
768 : : {
769 : : #ifdef RTE_LIBRTE_IAVF_16BYTE_RX_DESC
770 : : const volatile union iavf_16byte_rx_desc *rx_desc = desc;
771 : :
772 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
773 : : rxq->queue_id, rx_id, rx_desc->read.pkt_addr,
774 : : rx_desc->read.hdr_addr);
775 : : #else
776 : : const volatile union iavf_32byte_rx_desc *rx_desc = desc;
777 : :
778 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64
779 : : " QW2: 0x%016"PRIx64" QW3: 0x%016"PRIx64"\n", rxq->queue_id,
780 : : rx_id, rx_desc->read.pkt_addr, rx_desc->read.hdr_addr,
781 : : rx_desc->read.rsvd1, rx_desc->read.rsvd2);
782 : : #endif
783 : : }
784 : :
785 : : /* All the descriptors are 16 bytes, so just use one of them
786 : : * to print the qwords
787 : : */
788 : : static inline
789 : : void iavf_dump_tx_descriptor(const struct iavf_tx_queue *txq,
790 : : const volatile void *desc, uint16_t tx_id)
791 : : {
792 : : const char *name;
793 : : const volatile struct iavf_tx_desc *tx_desc = desc;
794 : : enum iavf_tx_desc_dtype_value type;
795 : :
796 : :
797 : : type = (enum iavf_tx_desc_dtype_value)
798 : : rte_le_to_cpu_64(tx_desc->cmd_type_offset_bsz &
799 : : rte_cpu_to_le_64(IAVF_TXD_DATA_QW1_DTYPE_MASK));
800 : : switch (type) {
801 : : case IAVF_TX_DESC_DTYPE_DATA:
802 : : name = "Tx_data_desc";
803 : : break;
804 : : case IAVF_TX_DESC_DTYPE_CONTEXT:
805 : : name = "Tx_context_desc";
806 : : break;
807 : : case IAVF_TX_DESC_DTYPE_IPSEC:
808 : : name = "Tx_IPsec_desc";
809 : : break;
810 : : default:
811 : : name = "unknown_desc";
812 : : break;
813 : : }
814 : :
815 : : printf("Queue %d %s %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
816 : : txq->queue_id, name, tx_id, tx_desc->buffer_addr,
817 : : tx_desc->cmd_type_offset_bsz);
818 : : }
819 : :
820 : : #define FDIR_PROC_ENABLE_PER_QUEUE(ad, on) do { \
821 : : int i; \
822 : : for (i = 0; i < (ad)->dev_data->nb_rx_queues; i++) { \
823 : : struct iavf_rx_queue *rxq = (ad)->dev_data->rx_queues[i]; \
824 : : if (!rxq) \
825 : : continue; \
826 : : rxq->fdir_enabled = on; \
827 : : } \
828 : : PMD_DRV_LOG(DEBUG, "FDIR processing on RX set to %d", on); \
829 : : } while (0)
830 : :
831 : : /* Enable/disable flow director Rx processing in data path. */
832 : : static inline
833 : 0 : void iavf_fdir_rx_proc_enable(struct iavf_adapter *ad, bool on)
834 : : {
835 [ # # ]: 0 : if (on) {
836 : : /* enable flow director processing */
837 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
838 : 0 : ad->fdir_ref_cnt++;
839 : : } else {
840 [ # # ]: 0 : if (ad->fdir_ref_cnt >= 1) {
841 : 0 : ad->fdir_ref_cnt--;
842 : :
843 [ # # ]: 0 : if (ad->fdir_ref_cnt == 0)
844 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
845 : : }
846 : : }
847 : 0 : }
848 : :
849 : : static inline
850 : : uint64_t iavf_tstamp_convert_32b_64b(uint64_t time, uint32_t in_timestamp)
851 : : {
852 : : const uint64_t mask = 0xFFFFFFFF;
853 : : uint32_t delta;
854 : : uint64_t ns;
855 : :
856 : 0 : delta = (in_timestamp - (uint32_t)(time & mask));
857 [ # # # # : 0 : if (delta > (mask / 2)) {
# # ]
858 : 0 : delta = ((uint32_t)(time & mask) - in_timestamp);
859 : 0 : ns = time - delta;
860 : : } else {
861 : 0 : ns = time + delta;
862 : : }
863 : :
864 : : return ns;
865 : : }
866 : :
867 : : #ifdef RTE_LIBRTE_IAVF_DEBUG_DUMP_DESC
868 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) \
869 : : iavf_dump_rx_descriptor(rxq, desc, rx_id)
870 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) \
871 : : iavf_dump_tx_descriptor(txq, desc, tx_id)
872 : : #else
873 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) do { } while (0)
874 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) do { } while (0)
875 : : #endif
876 : :
877 : : #endif /* _IAVF_RXTX_H_ */
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