Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright (c) 2015-2020 Amazon.com, Inc. or its affiliates.
3 : : * All rights reserved.
4 : : */
5 : :
6 : : #include "ena_com.h"
7 : :
8 : : /*****************************************************************************/
9 : : /*****************************************************************************/
10 : :
11 : : /* Timeout in micro-sec */
12 : : #define ADMIN_CMD_TIMEOUT_US (3000000)
13 : :
14 : : #define ENA_ASYNC_QUEUE_DEPTH 16
15 : : #define ENA_ADMIN_QUEUE_DEPTH 32
16 : :
17 : : #define ENA_CTRL_MAJOR 0
18 : : #define ENA_CTRL_MINOR 0
19 : : #define ENA_CTRL_SUB_MINOR 1
20 : :
21 : : #define MIN_ENA_CTRL_VER \
22 : : (((ENA_CTRL_MAJOR) << \
23 : : (ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_SHIFT)) | \
24 : : ((ENA_CTRL_MINOR) << \
25 : : (ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_SHIFT)) | \
26 : : (ENA_CTRL_SUB_MINOR))
27 : :
28 : : #define ENA_DMA_ADDR_TO_UINT32_LOW(x) ((u32)((u64)(x)))
29 : : #define ENA_DMA_ADDR_TO_UINT32_HIGH(x) ((u32)(((u64)(x)) >> 32))
30 : :
31 : : #define ENA_MMIO_READ_TIMEOUT 0xFFFFFFFF
32 : :
33 : : #define ENA_COM_BOUNCE_BUFFER_CNTRL_CNT 4
34 : :
35 : : #define ENA_REGS_ADMIN_INTR_MASK 1
36 : :
37 : : #define ENA_MIN_ADMIN_POLL_US 100
38 : :
39 : : #define ENA_MAX_ADMIN_POLL_US 5000
40 : :
41 : : /* PHC definitions */
42 : : #define ENA_PHC_DEFAULT_EXPIRE_TIMEOUT_USEC 20
43 : : #define ENA_PHC_DEFAULT_BLOCK_TIMEOUT_USEC 1000
44 : : #define ENA_PHC_TIMESTAMP_ERROR 0xFFFFFFFFFFFFFFFF
45 : : #define ENA_PHC_REQ_ID_OFFSET 0xDEAD
46 : :
47 : : /*****************************************************************************/
48 : : /*****************************************************************************/
49 : : /*****************************************************************************/
50 : :
51 : : enum ena_cmd_status {
52 : : ENA_CMD_SUBMITTED,
53 : : ENA_CMD_COMPLETED,
54 : : /* Abort - canceled by the driver */
55 : : ENA_CMD_ABORTED,
56 : : };
57 : :
58 : : struct ena_comp_ctx {
59 : : ena_wait_event_t wait_event;
60 : : struct ena_admin_acq_entry *user_cqe;
61 : : u32 comp_size;
62 : : enum ena_cmd_status status;
63 : : /* status from the device */
64 : : u8 comp_status;
65 : : u8 cmd_opcode;
66 : : bool occupied;
67 : : };
68 : :
69 : : struct ena_com_stats_ctx {
70 : : struct ena_admin_aq_get_stats_cmd get_cmd;
71 : : struct ena_admin_acq_get_stats_resp get_resp;
72 : : };
73 : :
74 : 0 : static int ena_com_mem_addr_set(struct ena_com_dev *ena_dev,
75 : : struct ena_common_mem_addr *ena_addr,
76 : : dma_addr_t addr)
77 : : {
78 [ # # ]: 0 : if ((addr & GENMASK_ULL(ena_dev->dma_addr_bits - 1, 0)) != addr) {
79 : 0 : ena_trc_err(ena_dev, "DMA address has more bits than the device supports\n");
80 : 0 : return ENA_COM_INVAL;
81 : : }
82 : :
83 : 0 : ena_addr->mem_addr_low = lower_32_bits(addr);
84 : 0 : ena_addr->mem_addr_high = (u16)upper_32_bits(addr);
85 : :
86 : 0 : return 0;
87 : : }
88 : :
89 : 0 : static int ena_com_admin_init_sq(struct ena_com_admin_queue *admin_queue)
90 : : {
91 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
92 : : struct ena_com_admin_sq *sq = &admin_queue->sq;
93 : 0 : u16 size = ADMIN_SQ_SIZE(admin_queue->q_depth);
94 : :
95 : 0 : ENA_MEM_ALLOC_COHERENT(admin_queue->q_dmadev, size, sq->entries, sq->dma_addr,
96 : : sq->mem_handle);
97 : :
98 [ # # ]: 0 : if (!sq->entries) {
99 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
100 : 0 : return ENA_COM_NO_MEM;
101 : : }
102 : :
103 : 0 : sq->head = 0;
104 : 0 : sq->tail = 0;
105 : 0 : sq->phase = 1;
106 : :
107 : 0 : sq->db_addr = NULL;
108 : :
109 : 0 : return 0;
110 : : }
111 : :
112 : 0 : static int ena_com_admin_init_cq(struct ena_com_admin_queue *admin_queue)
113 : : {
114 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
115 : : struct ena_com_admin_cq *cq = &admin_queue->cq;
116 : 0 : u16 size = ADMIN_CQ_SIZE(admin_queue->q_depth);
117 : :
118 : 0 : ENA_MEM_ALLOC_COHERENT(admin_queue->q_dmadev, size, cq->entries, cq->dma_addr,
119 : : cq->mem_handle);
120 : :
121 [ # # ]: 0 : if (!cq->entries) {
122 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
123 : 0 : return ENA_COM_NO_MEM;
124 : : }
125 : :
126 : 0 : cq->head = 0;
127 : 0 : cq->phase = 1;
128 : :
129 : 0 : return 0;
130 : : }
131 : :
132 : 0 : static int ena_com_admin_init_aenq(struct ena_com_dev *ena_dev,
133 : : struct ena_aenq_handlers *aenq_handlers)
134 : : {
135 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
136 : : u32 addr_low, addr_high, aenq_caps;
137 : : u16 size;
138 : :
139 : 0 : ena_dev->aenq.q_depth = ENA_ASYNC_QUEUE_DEPTH;
140 : : size = ADMIN_AENQ_SIZE(ENA_ASYNC_QUEUE_DEPTH);
141 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev, size,
142 : : aenq->entries,
143 : : aenq->dma_addr,
144 : : aenq->mem_handle);
145 : :
146 [ # # ]: 0 : if (!aenq->entries) {
147 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
148 : 0 : return ENA_COM_NO_MEM;
149 : : }
150 : :
151 : 0 : aenq->head = aenq->q_depth;
152 : 0 : aenq->phase = 1;
153 : :
154 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(aenq->dma_addr);
155 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(aenq->dma_addr);
156 : :
157 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_AENQ_BASE_LO_OFF);
158 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_AENQ_BASE_HI_OFF);
159 : :
160 : : aenq_caps = 0;
161 : 0 : aenq_caps |= ena_dev->aenq.q_depth & ENA_REGS_AENQ_CAPS_AENQ_DEPTH_MASK;
162 : 0 : aenq_caps |= (sizeof(struct ena_admin_aenq_entry) <<
163 : : ENA_REGS_AENQ_CAPS_AENQ_ENTRY_SIZE_SHIFT) &
164 : : ENA_REGS_AENQ_CAPS_AENQ_ENTRY_SIZE_MASK;
165 : 0 : ENA_REG_WRITE32(ena_dev->bus, aenq_caps, ena_dev->reg_bar + ENA_REGS_AENQ_CAPS_OFF);
166 : :
167 [ # # ]: 0 : if (unlikely(!aenq_handlers)) {
168 : 0 : ena_trc_err(ena_dev, "AENQ handlers pointer is NULL\n");
169 : 0 : return ENA_COM_INVAL;
170 : : }
171 : :
172 : 0 : aenq->aenq_handlers = aenq_handlers;
173 : :
174 : 0 : return 0;
175 : : }
176 : :
177 : : static void comp_ctxt_release(struct ena_com_admin_queue *queue,
178 : : struct ena_comp_ctx *comp_ctx)
179 : : {
180 : 0 : comp_ctx->occupied = false;
181 : 0 : ATOMIC32_DEC(&queue->outstanding_cmds);
182 : : }
183 : :
184 : 0 : static struct ena_comp_ctx *get_comp_ctxt(struct ena_com_admin_queue *admin_queue,
185 : : u16 command_id, bool capture)
186 : : {
187 [ # # ]: 0 : if (unlikely(command_id >= admin_queue->q_depth)) {
188 : 0 : ena_trc_err(admin_queue->ena_dev,
189 : : "Command id is larger than the queue size. cmd_id: %u queue size %d\n",
190 : : command_id, admin_queue->q_depth);
191 : 0 : return NULL;
192 : : }
193 : :
194 [ # # ]: 0 : if (unlikely(!admin_queue->comp_ctx)) {
195 : 0 : ena_trc_err(admin_queue->ena_dev,
196 : : "Completion context is NULL\n");
197 : 0 : return NULL;
198 : : }
199 : :
200 [ # # # # ]: 0 : if (unlikely(admin_queue->comp_ctx[command_id].occupied && capture)) {
201 : 0 : ena_trc_err(admin_queue->ena_dev,
202 : : "Completion context is occupied\n");
203 : 0 : return NULL;
204 : : }
205 : :
206 [ # # ]: 0 : if (capture) {
207 : 0 : ATOMIC32_INC(&admin_queue->outstanding_cmds);
208 : 0 : admin_queue->comp_ctx[command_id].occupied = true;
209 : : }
210 : :
211 : 0 : return &admin_queue->comp_ctx[command_id];
212 : : }
213 : :
214 : 0 : static struct ena_comp_ctx *__ena_com_submit_admin_cmd(struct ena_com_admin_queue *admin_queue,
215 : : struct ena_admin_aq_entry *cmd,
216 : : size_t cmd_size_in_bytes,
217 : : struct ena_admin_acq_entry *comp,
218 : : size_t comp_size_in_bytes)
219 : : {
220 : : struct ena_comp_ctx *comp_ctx;
221 : : u16 tail_masked, cmd_id;
222 : : u16 queue_size_mask;
223 : : u16 cnt;
224 : :
225 : 0 : queue_size_mask = admin_queue->q_depth - 1;
226 : :
227 [ # # ]: 0 : tail_masked = admin_queue->sq.tail & queue_size_mask;
228 : :
229 : : /* In case of queue FULL */
230 : 0 : cnt = (u16)ATOMIC32_READ(&admin_queue->outstanding_cmds);
231 [ # # ]: 0 : if (cnt >= admin_queue->q_depth) {
232 : 0 : ena_trc_dbg(admin_queue->ena_dev, "Admin queue is full.\n");
233 : 0 : admin_queue->stats.out_of_space++;
234 : 0 : return ERR_PTR(ENA_COM_NO_SPACE);
235 : : }
236 : :
237 : 0 : cmd_id = admin_queue->curr_cmd_id;
238 : :
239 : 0 : cmd->aq_common_descriptor.flags |= admin_queue->sq.phase &
240 : : ENA_ADMIN_AQ_COMMON_DESC_PHASE_MASK;
241 : :
242 : 0 : cmd->aq_common_descriptor.command_id |= cmd_id &
243 : : ENA_ADMIN_AQ_COMMON_DESC_COMMAND_ID_MASK;
244 : :
245 : 0 : comp_ctx = get_comp_ctxt(admin_queue, cmd_id, true);
246 [ # # ]: 0 : if (unlikely(!comp_ctx))
247 : : return ERR_PTR(ENA_COM_INVAL);
248 : :
249 : 0 : comp_ctx->status = ENA_CMD_SUBMITTED;
250 : 0 : comp_ctx->comp_size = (u32)comp_size_in_bytes;
251 : 0 : comp_ctx->user_cqe = comp;
252 : 0 : comp_ctx->cmd_opcode = cmd->aq_common_descriptor.opcode;
253 : :
254 : : ENA_WAIT_EVENT_CLEAR(comp_ctx->wait_event);
255 : :
256 [ # # ]: 0 : memcpy(&admin_queue->sq.entries[tail_masked], cmd, cmd_size_in_bytes);
257 : :
258 : 0 : admin_queue->curr_cmd_id = (admin_queue->curr_cmd_id + 1) &
259 : : queue_size_mask;
260 : :
261 : 0 : admin_queue->sq.tail++;
262 : 0 : admin_queue->stats.submitted_cmd++;
263 : :
264 [ # # ]: 0 : if (unlikely((admin_queue->sq.tail & queue_size_mask) == 0))
265 : 0 : admin_queue->sq.phase = !admin_queue->sq.phase;
266 : :
267 : : ENA_DB_SYNC(&admin_queue->sq.mem_handle);
268 : 0 : ENA_REG_WRITE32(admin_queue->bus, admin_queue->sq.tail,
269 : : admin_queue->sq.db_addr);
270 : :
271 : 0 : return comp_ctx;
272 : : }
273 : :
274 : 0 : static int ena_com_init_comp_ctxt(struct ena_com_admin_queue *admin_queue)
275 : : {
276 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
277 : 0 : size_t size = admin_queue->q_depth * sizeof(struct ena_comp_ctx);
278 : : struct ena_comp_ctx *comp_ctx;
279 : : u16 i;
280 : :
281 : 0 : admin_queue->comp_ctx = ENA_MEM_ALLOC(admin_queue->q_dmadev, size);
282 [ # # ]: 0 : if (unlikely(!admin_queue->comp_ctx)) {
283 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
284 : 0 : return ENA_COM_NO_MEM;
285 : : }
286 : :
287 [ # # ]: 0 : for (i = 0; i < admin_queue->q_depth; i++) {
288 : 0 : comp_ctx = get_comp_ctxt(admin_queue, i, false);
289 [ # # ]: 0 : if (comp_ctx)
290 : 0 : ENA_WAIT_EVENT_INIT(comp_ctx->wait_event);
291 : : }
292 : :
293 : : return 0;
294 : : }
295 : :
296 : 0 : static struct ena_comp_ctx *ena_com_submit_admin_cmd(struct ena_com_admin_queue *admin_queue,
297 : : struct ena_admin_aq_entry *cmd,
298 : : size_t cmd_size_in_bytes,
299 : : struct ena_admin_acq_entry *comp,
300 : : size_t comp_size_in_bytes)
301 : : {
302 : : unsigned long flags = 0;
303 : : struct ena_comp_ctx *comp_ctx;
304 : :
305 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
306 [ # # ]: 0 : if (unlikely(!admin_queue->running_state)) {
307 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
308 : 0 : return ERR_PTR(ENA_COM_NO_DEVICE);
309 : : }
310 : 0 : comp_ctx = __ena_com_submit_admin_cmd(admin_queue, cmd,
311 : : cmd_size_in_bytes,
312 : : comp,
313 : : comp_size_in_bytes);
314 [ # # ]: 0 : if (IS_ERR(comp_ctx))
315 : 0 : admin_queue->running_state = false;
316 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
317 : :
318 : 0 : return comp_ctx;
319 : : }
320 : :
321 : 0 : static int ena_com_init_io_sq(struct ena_com_dev *ena_dev,
322 : : struct ena_com_create_io_ctx *ctx,
323 : : struct ena_com_io_sq *io_sq)
324 : : {
325 : : size_t size;
326 : : int dev_node = 0;
327 : :
328 [ # # ]: 0 : memset(&io_sq->desc_addr, 0x0, sizeof(io_sq->desc_addr));
329 : :
330 : 0 : io_sq->dma_addr_bits = (u8)ena_dev->dma_addr_bits;
331 : 0 : io_sq->desc_entry_size =
332 : : (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX) ?
333 : : sizeof(struct ena_eth_io_tx_desc) :
334 : : sizeof(struct ena_eth_io_rx_desc);
335 : :
336 : 0 : size = io_sq->desc_entry_size * io_sq->q_depth;
337 : 0 : io_sq->bus = ena_dev->bus;
338 : :
339 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_HOST) {
340 : 0 : ENA_MEM_ALLOC_COHERENT_NODE(ena_dev->dmadev,
341 : : size,
342 : : io_sq->desc_addr.virt_addr,
343 : : io_sq->desc_addr.phys_addr,
344 : : io_sq->desc_addr.mem_handle,
345 : : ctx->numa_node,
346 : : dev_node);
347 [ # # ]: 0 : if (!io_sq->desc_addr.virt_addr) {
348 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
349 : : size,
350 : : io_sq->desc_addr.virt_addr,
351 : : io_sq->desc_addr.phys_addr,
352 : : io_sq->desc_addr.mem_handle);
353 : : }
354 : :
355 [ # # ]: 0 : if (!io_sq->desc_addr.virt_addr) {
356 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
357 : 0 : return ENA_COM_NO_MEM;
358 : : }
359 : : }
360 : :
361 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_DEV) {
362 : : /* Allocate bounce buffers */
363 : 0 : io_sq->bounce_buf_ctrl.buffer_size =
364 : 0 : ena_dev->llq_info.desc_list_entry_size;
365 : 0 : io_sq->bounce_buf_ctrl.buffers_num =
366 : : ENA_COM_BOUNCE_BUFFER_CNTRL_CNT;
367 : 0 : io_sq->bounce_buf_ctrl.next_to_use = 0;
368 : :
369 : 0 : size = (size_t)io_sq->bounce_buf_ctrl.buffer_size *
370 : : io_sq->bounce_buf_ctrl.buffers_num;
371 : :
372 : 0 : ENA_MEM_ALLOC_NODE(ena_dev->dmadev,
373 : : size,
374 : : io_sq->bounce_buf_ctrl.base_buffer,
375 : : ctx->numa_node,
376 : : dev_node);
377 [ # # ]: 0 : if (!io_sq->bounce_buf_ctrl.base_buffer)
378 : 0 : io_sq->bounce_buf_ctrl.base_buffer = ENA_MEM_ALLOC(ena_dev->dmadev, size);
379 : :
380 [ # # ]: 0 : if (!io_sq->bounce_buf_ctrl.base_buffer) {
381 : 0 : ena_trc_err(ena_dev, "Bounce buffer memory allocation failed\n");
382 : 0 : return ENA_COM_NO_MEM;
383 : : }
384 : :
385 [ # # ]: 0 : memcpy(&io_sq->llq_info, &ena_dev->llq_info,
386 : : sizeof(io_sq->llq_info));
387 : :
388 : : /* Initiate the first bounce buffer */
389 : 0 : io_sq->llq_buf_ctrl.curr_bounce_buf =
390 : : ena_com_get_next_bounce_buffer(&io_sq->bounce_buf_ctrl);
391 : 0 : memset(io_sq->llq_buf_ctrl.curr_bounce_buf,
392 [ # # ]: 0 : 0x0, io_sq->llq_info.desc_list_entry_size);
393 : 0 : io_sq->llq_buf_ctrl.descs_left_in_line =
394 : 0 : io_sq->llq_info.descs_num_before_header;
395 : 0 : io_sq->disable_meta_caching =
396 : 0 : io_sq->llq_info.disable_meta_caching;
397 : :
398 [ # # ]: 0 : if (io_sq->llq_info.max_entries_in_tx_burst > 0)
399 : 0 : io_sq->entries_in_tx_burst_left =
400 : : io_sq->llq_info.max_entries_in_tx_burst;
401 : : }
402 : :
403 : 0 : io_sq->tail = 0;
404 : 0 : io_sq->next_to_comp = 0;
405 : 0 : io_sq->phase = 1;
406 : :
407 : 0 : return 0;
408 : : }
409 : :
410 : 0 : static int ena_com_init_io_cq(struct ena_com_dev *ena_dev,
411 : : struct ena_com_create_io_ctx *ctx,
412 : : struct ena_com_io_cq *io_cq)
413 : : {
414 : : size_t size;
415 : : int prev_node = 0;
416 : :
417 [ # # ]: 0 : memset(&io_cq->cdesc_addr, 0x0, sizeof(io_cq->cdesc_addr));
418 : :
419 : : /* Use the basic completion descriptor for Rx */
420 : 0 : io_cq->cdesc_entry_size_in_bytes =
421 [ # # ]: 0 : (io_cq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX) ?
422 : : sizeof(struct ena_eth_io_tx_cdesc) :
423 : : sizeof(struct ena_eth_io_rx_cdesc_base);
424 : :
425 : 0 : size = io_cq->cdesc_entry_size_in_bytes * io_cq->q_depth;
426 : 0 : io_cq->bus = ena_dev->bus;
427 : :
428 : 0 : ENA_MEM_ALLOC_COHERENT_NODE_ALIGNED(ena_dev->dmadev,
429 : : size,
430 : : io_cq->cdesc_addr.virt_addr,
431 : : io_cq->cdesc_addr.phys_addr,
432 : : io_cq->cdesc_addr.mem_handle,
433 : : ctx->numa_node,
434 : : prev_node,
435 : : ENA_CDESC_RING_SIZE_ALIGNMENT);
436 [ # # ]: 0 : if (!io_cq->cdesc_addr.virt_addr) {
437 : 0 : ENA_MEM_ALLOC_COHERENT_ALIGNED(ena_dev->dmadev,
438 : : size,
439 : : io_cq->cdesc_addr.virt_addr,
440 : : io_cq->cdesc_addr.phys_addr,
441 : : io_cq->cdesc_addr.mem_handle,
442 : : ENA_CDESC_RING_SIZE_ALIGNMENT);
443 : : }
444 : :
445 [ # # ]: 0 : if (!io_cq->cdesc_addr.virt_addr) {
446 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
447 : 0 : return ENA_COM_NO_MEM;
448 : : }
449 : :
450 : 0 : io_cq->phase = 1;
451 : 0 : io_cq->head = 0;
452 : :
453 : 0 : return 0;
454 : : }
455 : :
456 : 0 : static void ena_com_handle_single_admin_completion(struct ena_com_admin_queue *admin_queue,
457 : : struct ena_admin_acq_entry *cqe)
458 : : {
459 : : struct ena_comp_ctx *comp_ctx;
460 : : u16 cmd_id;
461 : :
462 : 0 : cmd_id = cqe->acq_common_descriptor.command &
463 : : ENA_ADMIN_ACQ_COMMON_DESC_COMMAND_ID_MASK;
464 : :
465 : 0 : comp_ctx = get_comp_ctxt(admin_queue, cmd_id, false);
466 [ # # ]: 0 : if (unlikely(!comp_ctx)) {
467 : 0 : ena_trc_err(admin_queue->ena_dev,
468 : : "comp_ctx is NULL. Changing the admin queue running state\n");
469 : 0 : admin_queue->running_state = false;
470 : 0 : return;
471 : : }
472 : :
473 : 0 : comp_ctx->status = ENA_CMD_COMPLETED;
474 : 0 : comp_ctx->comp_status = cqe->acq_common_descriptor.status;
475 : :
476 [ # # ]: 0 : if (comp_ctx->user_cqe)
477 [ # # ]: 0 : memcpy(comp_ctx->user_cqe, (void *)cqe, comp_ctx->comp_size);
478 : :
479 [ # # ]: 0 : if (!admin_queue->polling)
480 : 0 : ENA_WAIT_EVENT_SIGNAL(comp_ctx->wait_event);
481 : : }
482 : :
483 : 0 : static void ena_com_handle_admin_completion(struct ena_com_admin_queue *admin_queue)
484 : : {
485 : : struct ena_admin_acq_entry *cqe = NULL;
486 : : u16 comp_num = 0;
487 : : u16 head_masked;
488 : : u8 phase;
489 : :
490 : 0 : head_masked = admin_queue->cq.head & (admin_queue->q_depth - 1);
491 : 0 : phase = admin_queue->cq.phase;
492 : :
493 : 0 : cqe = &admin_queue->cq.entries[head_masked];
494 : :
495 : : /* Go over all the completions */
496 : 0 : while ((READ_ONCE8(cqe->acq_common_descriptor.flags) &
497 [ # # ]: 0 : ENA_ADMIN_ACQ_COMMON_DESC_PHASE_MASK) == phase) {
498 : : /* Do not read the rest of the completion entry before the
499 : : * phase bit was validated
500 : : */
501 : : dma_rmb();
502 : 0 : ena_com_handle_single_admin_completion(admin_queue, cqe);
503 : :
504 : 0 : head_masked++;
505 : 0 : comp_num++;
506 [ # # ]: 0 : if (unlikely(head_masked == admin_queue->q_depth)) {
507 : : head_masked = 0;
508 : 0 : phase = !phase;
509 : : }
510 : :
511 : 0 : cqe = &admin_queue->cq.entries[head_masked];
512 : : }
513 : :
514 : 0 : admin_queue->cq.head += comp_num;
515 : 0 : admin_queue->cq.phase = phase;
516 : 0 : admin_queue->sq.head += comp_num;
517 : 0 : admin_queue->stats.completed_cmd += comp_num;
518 : 0 : }
519 : :
520 : 0 : static int ena_com_comp_status_to_errno(struct ena_com_admin_queue *admin_queue,
521 : : u8 comp_status)
522 : : {
523 [ # # ]: 0 : if (unlikely(comp_status != 0))
524 : 0 : ena_trc_err(admin_queue->ena_dev,
525 : : "Admin command failed[%u]\n", comp_status);
526 : :
527 : : switch (comp_status) {
528 : : case ENA_ADMIN_SUCCESS:
529 : : return ENA_COM_OK;
530 : : case ENA_ADMIN_RESOURCE_ALLOCATION_FAILURE:
531 : : return ENA_COM_NO_MEM;
532 : : case ENA_ADMIN_UNSUPPORTED_OPCODE:
533 : : return ENA_COM_UNSUPPORTED;
534 : : case ENA_ADMIN_BAD_OPCODE:
535 : : case ENA_ADMIN_MALFORMED_REQUEST:
536 : : case ENA_ADMIN_ILLEGAL_PARAMETER:
537 : : case ENA_ADMIN_UNKNOWN_ERROR:
538 : : return ENA_COM_INVAL;
539 : : case ENA_ADMIN_RESOURCE_BUSY:
540 : : return ENA_COM_TRY_AGAIN;
541 : : }
542 : :
543 : : return ENA_COM_INVAL;
544 : : }
545 : :
546 : : static void ena_delay_exponential_backoff_us(u32 exp, u32 delay_us)
547 : : {
548 : 0 : delay_us = ENA_MAX32(ENA_MIN_ADMIN_POLL_US, delay_us);
549 : 0 : delay_us = ENA_MIN32(delay_us * (1U << exp), ENA_MAX_ADMIN_POLL_US);
550 : 0 : ENA_USLEEP(delay_us);
551 : 0 : }
552 : :
553 : 0 : static int ena_com_wait_and_process_admin_cq_polling(struct ena_comp_ctx *comp_ctx,
554 : : struct ena_com_admin_queue *admin_queue)
555 : : {
556 : : unsigned long flags = 0;
557 : : ena_time_t timeout;
558 : : int ret;
559 : : u32 exp = 0;
560 : :
561 : 0 : timeout = ENA_GET_SYSTEM_TIMEOUT(admin_queue->completion_timeout);
562 : :
563 : : while (1) {
564 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
565 : 0 : ena_com_handle_admin_completion(admin_queue);
566 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
567 : :
568 [ # # ]: 0 : if (comp_ctx->status != ENA_CMD_SUBMITTED)
569 : : break;
570 : :
571 [ # # ]: 0 : if (ENA_TIME_EXPIRE(timeout)) {
572 : 0 : ena_trc_err(admin_queue->ena_dev,
573 : : "Wait for completion (polling) timeout\n");
574 : : /* ENA didn't have any completion */
575 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
576 : 0 : admin_queue->stats.no_completion++;
577 : 0 : admin_queue->running_state = false;
578 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
579 : :
580 : : ret = ENA_COM_TIMER_EXPIRED;
581 : 0 : goto err;
582 : : }
583 : :
584 : 0 : ena_delay_exponential_backoff_us(exp++,
585 : 0 : admin_queue->ena_dev->ena_min_poll_delay_us);
586 : : }
587 : :
588 [ # # ]: 0 : if (unlikely(comp_ctx->status == ENA_CMD_ABORTED)) {
589 : 0 : ena_trc_err(admin_queue->ena_dev, "Command was aborted\n");
590 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
591 : 0 : admin_queue->stats.aborted_cmd++;
592 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
593 : : ret = ENA_COM_NO_DEVICE;
594 : 0 : goto err;
595 : : }
596 : :
597 [ # # ]: 0 : ENA_WARN(comp_ctx->status != ENA_CMD_COMPLETED,
598 : : admin_queue->ena_dev, "Invalid comp status %d\n",
599 : : comp_ctx->status);
600 : :
601 : 0 : ret = ena_com_comp_status_to_errno(admin_queue, comp_ctx->comp_status);
602 : 0 : err:
603 : : comp_ctxt_release(admin_queue, comp_ctx);
604 : 0 : return ret;
605 : : }
606 : :
607 : : /*
608 : : * Set the LLQ configurations of the firmware
609 : : *
610 : : * The driver provides only the enabled feature values to the device,
611 : : * which in turn, checks if they are supported.
612 : : */
613 : 0 : static int ena_com_set_llq(struct ena_com_dev *ena_dev)
614 : : {
615 : : struct ena_com_admin_queue *admin_queue;
616 : : struct ena_admin_set_feat_cmd cmd;
617 : : struct ena_admin_set_feat_resp resp;
618 : : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
619 : : int ret;
620 : :
621 : : memset(&cmd, 0x0, sizeof(cmd));
622 : 0 : admin_queue = &ena_dev->admin_queue;
623 : :
624 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
625 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_LLQ;
626 : :
627 : 0 : cmd.u.llq.header_location_ctrl_enabled = llq_info->header_location_ctrl;
628 : 0 : cmd.u.llq.entry_size_ctrl_enabled = llq_info->desc_list_entry_size_ctrl;
629 : 0 : cmd.u.llq.desc_num_before_header_enabled = llq_info->descs_num_before_header;
630 : 0 : cmd.u.llq.descriptors_stride_ctrl_enabled = llq_info->desc_stride_ctrl;
631 : :
632 : 0 : cmd.u.llq.accel_mode.u.set.enabled_flags =
633 : : BIT(ENA_ADMIN_DISABLE_META_CACHING) |
634 : : BIT(ENA_ADMIN_LIMIT_TX_BURST);
635 : :
636 : 0 : ret = ena_com_execute_admin_command(admin_queue,
637 : : (struct ena_admin_aq_entry *)&cmd,
638 : : sizeof(cmd),
639 : : (struct ena_admin_acq_entry *)&resp,
640 : : sizeof(resp));
641 : :
642 [ # # ]: 0 : if (unlikely(ret))
643 : 0 : ena_trc_err(ena_dev, "Failed to set LLQ configurations: %d\n", ret);
644 : :
645 : 0 : return ret;
646 : : }
647 : :
648 : 0 : static int ena_com_config_llq_info(struct ena_com_dev *ena_dev,
649 : : struct ena_admin_feature_llq_desc *llq_features,
650 : : struct ena_llq_configurations *llq_default_cfg)
651 : : {
652 [ # # ]: 0 : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
653 : : struct ena_admin_accel_mode_get llq_accel_mode_get;
654 : : u16 supported_feat;
655 : : int rc;
656 : :
657 : : memset(llq_info, 0, sizeof(*llq_info));
658 : :
659 : 0 : supported_feat = llq_features->header_location_ctrl_supported;
660 : :
661 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_header_location)) {
662 : 0 : llq_info->header_location_ctrl =
663 : : llq_default_cfg->llq_header_location;
664 : : } else {
665 : 0 : ena_trc_err(ena_dev, "Invalid header location control, supported: 0x%x\n",
666 : : supported_feat);
667 : 0 : return ENA_COM_INVAL;
668 : : }
669 : :
670 [ # # ]: 0 : if (likely(llq_info->header_location_ctrl == ENA_ADMIN_INLINE_HEADER)) {
671 : 0 : supported_feat = llq_features->descriptors_stride_ctrl_supported;
672 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_stride_ctrl)) {
673 : 0 : llq_info->desc_stride_ctrl = llq_default_cfg->llq_stride_ctrl;
674 : : } else {
675 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY) {
676 : 0 : llq_info->desc_stride_ctrl = ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY;
677 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_SINGLE_DESC_PER_ENTRY) {
678 : 0 : llq_info->desc_stride_ctrl = ENA_ADMIN_SINGLE_DESC_PER_ENTRY;
679 : : } else {
680 : 0 : ena_trc_err(ena_dev, "Invalid desc_stride_ctrl, supported: 0x%x\n",
681 : : supported_feat);
682 : 0 : return ENA_COM_INVAL;
683 : : }
684 : :
685 : 0 : ena_trc_err(ena_dev, "Default llq stride ctrl is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
686 : : llq_default_cfg->llq_stride_ctrl,
687 : : supported_feat,
688 : : llq_info->desc_stride_ctrl);
689 : : }
690 : : } else {
691 : 0 : llq_info->desc_stride_ctrl = 0;
692 : : }
693 : :
694 : 0 : supported_feat = llq_features->entry_size_ctrl_supported;
695 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_ring_entry_size)) {
696 : 0 : llq_info->desc_list_entry_size_ctrl = llq_default_cfg->llq_ring_entry_size;
697 : 0 : llq_info->desc_list_entry_size = llq_default_cfg->llq_ring_entry_size_value;
698 : : } else {
699 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_128B) {
700 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_128B;
701 : 0 : llq_info->desc_list_entry_size = 128;
702 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_192B) {
703 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_192B;
704 : 0 : llq_info->desc_list_entry_size = 192;
705 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_256B) {
706 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_256B;
707 : 0 : llq_info->desc_list_entry_size = 256;
708 : : } else {
709 : 0 : ena_trc_err(ena_dev, "Invalid entry_size_ctrl, supported: 0x%x\n",
710 : : supported_feat);
711 : 0 : return ENA_COM_INVAL;
712 : : }
713 : :
714 : 0 : ena_trc_err(ena_dev, "Default llq ring entry size is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
715 : : llq_default_cfg->llq_ring_entry_size,
716 : : supported_feat,
717 : : llq_info->desc_list_entry_size);
718 : : }
719 [ # # ]: 0 : if (unlikely(llq_info->desc_list_entry_size & 0x7)) {
720 : : /* The desc list entry size should be whole multiply of 8
721 : : * This requirement comes from __iowrite64_copy()
722 : : */
723 : 0 : ena_trc_err(ena_dev, "Illegal entry size %d\n",
724 : : llq_info->desc_list_entry_size);
725 : 0 : return ENA_COM_INVAL;
726 : : }
727 : :
728 [ # # ]: 0 : if (llq_info->desc_stride_ctrl == ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY)
729 : 0 : llq_info->descs_per_entry = llq_info->desc_list_entry_size /
730 : : sizeof(struct ena_eth_io_tx_desc);
731 : : else
732 : 0 : llq_info->descs_per_entry = 1;
733 : :
734 : 0 : supported_feat = llq_features->desc_num_before_header_supported;
735 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_num_decs_before_header)) {
736 : 0 : llq_info->descs_num_before_header = llq_default_cfg->llq_num_decs_before_header;
737 : : } else {
738 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_2) {
739 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_2;
740 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_1) {
741 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_1;
742 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_4) {
743 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_4;
744 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_8) {
745 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_8;
746 : : } else {
747 : 0 : ena_trc_err(ena_dev, "Invalid descs_num_before_header, supported: 0x%x\n",
748 : : supported_feat);
749 : 0 : return ENA_COM_INVAL;
750 : : }
751 : :
752 : 0 : ena_trc_err(ena_dev, "Default llq num descs before header is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
753 : : llq_default_cfg->llq_num_decs_before_header,
754 : : supported_feat,
755 : : llq_info->descs_num_before_header);
756 : : }
757 : : /* Check for accelerated queue supported */
758 : 0 : llq_accel_mode_get = llq_features->accel_mode.u.get;
759 : :
760 : 0 : llq_info->disable_meta_caching =
761 : 0 : !!(llq_accel_mode_get.supported_flags &
762 : : BIT(ENA_ADMIN_DISABLE_META_CACHING));
763 : :
764 [ # # ]: 0 : if (llq_accel_mode_get.supported_flags & BIT(ENA_ADMIN_LIMIT_TX_BURST))
765 : 0 : llq_info->max_entries_in_tx_burst =
766 : : llq_accel_mode_get.max_tx_burst_size /
767 : 0 : llq_default_cfg->llq_ring_entry_size_value;
768 : :
769 : 0 : rc = ena_com_set_llq(ena_dev);
770 [ # # ]: 0 : if (rc)
771 : 0 : ena_trc_err(ena_dev, "Cannot set LLQ configuration: %d\n", rc);
772 : :
773 : : return rc;
774 : : }
775 : :
776 : 0 : static int ena_com_wait_and_process_admin_cq_interrupts(struct ena_comp_ctx *comp_ctx,
777 : : struct ena_com_admin_queue *admin_queue)
778 : : {
779 : : unsigned long flags = 0;
780 : : int ret;
781 : :
782 [ # # # # : 0 : ENA_WAIT_EVENT_WAIT(comp_ctx->wait_event,
# # # # ]
783 : : admin_queue->completion_timeout);
784 : :
785 : : /* In case the command wasn't completed find out the root cause.
786 : : * There might be 2 kinds of errors
787 : : * 1) No completion (timeout reached)
788 : : * 2) There is completion but the device didn't get any msi-x interrupt.
789 : : */
790 [ # # ]: 0 : if (unlikely(comp_ctx->status == ENA_CMD_SUBMITTED)) {
791 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
792 : 0 : ena_com_handle_admin_completion(admin_queue);
793 : 0 : admin_queue->stats.no_completion++;
794 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
795 : :
796 [ # # ]: 0 : if (comp_ctx->status == ENA_CMD_COMPLETED) {
797 [ # # ]: 0 : ena_trc_err(admin_queue->ena_dev,
798 : : "The ena device sent a completion but the driver didn't receive a MSI-X interrupt (cmd %d), autopolling mode is %s\n",
799 : : comp_ctx->cmd_opcode, admin_queue->auto_polling ? "ON" : "OFF");
800 : : /* Check if fallback to polling is enabled */
801 [ # # ]: 0 : if (admin_queue->auto_polling)
802 : 0 : admin_queue->polling = true;
803 : : } else {
804 : 0 : ena_trc_err(admin_queue->ena_dev,
805 : : "The ena device didn't send a completion for the admin cmd %d status %d\n",
806 : : comp_ctx->cmd_opcode, comp_ctx->status);
807 : : }
808 : : /* Check if shifted to polling mode.
809 : : * This will happen if there is a completion without an interrupt
810 : : * and autopolling mode is enabled. Continuing normal execution in such case
811 : : */
812 [ # # ]: 0 : if (!admin_queue->polling) {
813 : 0 : admin_queue->running_state = false;
814 : : ret = ENA_COM_TIMER_EXPIRED;
815 : 0 : goto err;
816 : : }
817 : : }
818 : :
819 : 0 : ret = ena_com_comp_status_to_errno(admin_queue, comp_ctx->comp_status);
820 : 0 : err:
821 : : comp_ctxt_release(admin_queue, comp_ctx);
822 : 0 : return ret;
823 : : }
824 : :
825 : : /* This method read the hardware device register through posting writes
826 : : * and waiting for response
827 : : * On timeout the function will return ENA_MMIO_READ_TIMEOUT
828 : : */
829 : 0 : static u32 ena_com_reg_bar_read32(struct ena_com_dev *ena_dev, u16 offset)
830 : : {
831 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
832 : 0 : volatile struct ena_admin_ena_mmio_req_read_less_resp *read_resp =
833 : : mmio_read->read_resp;
834 : : u32 mmio_read_reg, ret, i;
835 : : unsigned long flags = 0;
836 : 0 : u32 timeout = mmio_read->reg_read_to;
837 : :
838 : : ENA_MIGHT_SLEEP();
839 : :
840 [ # # ]: 0 : if (timeout == 0)
841 : : timeout = ENA_REG_READ_TIMEOUT;
842 : :
843 : : /* If readless is disabled, perform regular read */
844 [ # # ]: 0 : if (!mmio_read->readless_supported)
845 : 0 : return ENA_REG_READ32(ena_dev->bus, ena_dev->reg_bar + offset);
846 : :
847 : 0 : ENA_SPINLOCK_LOCK(mmio_read->lock, flags);
848 : 0 : mmio_read->seq_num++;
849 : :
850 : 0 : read_resp->req_id = mmio_read->seq_num + 0xDEAD;
851 : 0 : mmio_read_reg = (offset << ENA_REGS_MMIO_REG_READ_REG_OFF_SHIFT) &
852 : : ENA_REGS_MMIO_REG_READ_REG_OFF_MASK;
853 : 0 : mmio_read_reg |= mmio_read->seq_num &
854 : : ENA_REGS_MMIO_REG_READ_REQ_ID_MASK;
855 : :
856 : 0 : ENA_REG_WRITE32(ena_dev->bus, mmio_read_reg,
857 : : ena_dev->reg_bar + ENA_REGS_MMIO_REG_READ_OFF);
858 : :
859 [ # # ]: 0 : for (i = 0; i < timeout; i++) {
860 [ # # ]: 0 : if (READ_ONCE16(read_resp->req_id) == mmio_read->seq_num)
861 : : break;
862 : :
863 : 0 : ENA_UDELAY(1);
864 : : }
865 : :
866 [ # # ]: 0 : if (unlikely(i == timeout)) {
867 : 0 : ena_trc_err(ena_dev, "Reading reg failed for timeout. expected: req id[%u] offset[%u] actual: req id[%u] offset[%u]\n",
868 : : mmio_read->seq_num,
869 : : offset,
870 : : read_resp->req_id,
871 : : read_resp->reg_off);
872 : : ret = ENA_MMIO_READ_TIMEOUT;
873 : 0 : goto err;
874 : : }
875 : :
876 [ # # ]: 0 : if (read_resp->reg_off != offset) {
877 : 0 : ena_trc_err(ena_dev, "Read failure: wrong offset provided\n");
878 : : ret = ENA_MMIO_READ_TIMEOUT;
879 : : } else {
880 : 0 : ret = read_resp->reg_val;
881 : : }
882 : 0 : err:
883 : : ENA_SPINLOCK_UNLOCK(mmio_read->lock, flags);
884 : :
885 : 0 : return ret;
886 : : }
887 : :
888 : : /* There are two types to wait for completion.
889 : : * Polling mode - wait until the completion is available.
890 : : * Async mode - wait on wait queue until the completion is ready
891 : : * (or the timeout expired).
892 : : * It is expected that the IRQ called ena_com_handle_admin_completion
893 : : * to mark the completions.
894 : : */
895 : 0 : static int ena_com_wait_and_process_admin_cq(struct ena_comp_ctx *comp_ctx,
896 : : struct ena_com_admin_queue *admin_queue)
897 : : {
898 [ # # ]: 0 : if (admin_queue->polling)
899 : 0 : return ena_com_wait_and_process_admin_cq_polling(comp_ctx,
900 : : admin_queue);
901 : :
902 : 0 : return ena_com_wait_and_process_admin_cq_interrupts(comp_ctx,
903 : : admin_queue);
904 : : }
905 : :
906 : 0 : static int ena_com_destroy_io_sq(struct ena_com_dev *ena_dev,
907 : : struct ena_com_io_sq *io_sq)
908 : : {
909 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
910 : : struct ena_admin_aq_destroy_sq_cmd destroy_cmd;
911 : : struct ena_admin_acq_destroy_sq_resp_desc destroy_resp;
912 : : u8 direction;
913 : : int ret;
914 : :
915 : : memset(&destroy_cmd, 0x0, sizeof(destroy_cmd));
916 : :
917 [ # # ]: 0 : if (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
918 : : direction = ENA_ADMIN_SQ_DIRECTION_TX;
919 : : else
920 : : direction = ENA_ADMIN_SQ_DIRECTION_RX;
921 : :
922 : 0 : destroy_cmd.sq.sq_identity |= (direction <<
923 : : ENA_ADMIN_SQ_SQ_DIRECTION_SHIFT) &
924 : : ENA_ADMIN_SQ_SQ_DIRECTION_MASK;
925 : :
926 : 0 : destroy_cmd.sq.sq_idx = io_sq->idx;
927 : 0 : destroy_cmd.aq_common_descriptor.opcode = ENA_ADMIN_DESTROY_SQ;
928 : :
929 : 0 : ret = ena_com_execute_admin_command(admin_queue,
930 : : (struct ena_admin_aq_entry *)&destroy_cmd,
931 : : sizeof(destroy_cmd),
932 : : (struct ena_admin_acq_entry *)&destroy_resp,
933 : : sizeof(destroy_resp));
934 : :
935 [ # # ]: 0 : if (unlikely(ret && (ret != ENA_COM_NO_DEVICE)))
936 : 0 : ena_trc_err(ena_dev, "Failed to destroy io sq error: %d\n", ret);
937 : :
938 : 0 : return ret;
939 : : }
940 : :
941 : 0 : static void ena_com_io_queue_free(struct ena_com_dev *ena_dev,
942 : : struct ena_com_io_sq *io_sq,
943 : : struct ena_com_io_cq *io_cq)
944 : : {
945 : : size_t size;
946 : :
947 [ # # ]: 0 : if (io_cq->cdesc_addr.virt_addr) {
948 : : size = io_cq->cdesc_entry_size_in_bytes * io_cq->q_depth;
949 : :
950 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
951 : : size,
952 : : io_cq->cdesc_addr.virt_addr,
953 : : io_cq->cdesc_addr.phys_addr,
954 : : io_cq->cdesc_addr.mem_handle);
955 : :
956 : 0 : io_cq->cdesc_addr.virt_addr = NULL;
957 : : }
958 : :
959 [ # # ]: 0 : if (io_sq->desc_addr.virt_addr) {
960 : : size = io_sq->desc_entry_size * io_sq->q_depth;
961 : :
962 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
963 : : size,
964 : : io_sq->desc_addr.virt_addr,
965 : : io_sq->desc_addr.phys_addr,
966 : : io_sq->desc_addr.mem_handle);
967 : :
968 : 0 : io_sq->desc_addr.virt_addr = NULL;
969 : : }
970 : :
971 [ # # ]: 0 : if (io_sq->bounce_buf_ctrl.base_buffer) {
972 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
973 : : io_sq->bounce_buf_ctrl.base_buffer,
974 : : (io_sq->llq_info.desc_list_entry_size * ENA_COM_BOUNCE_BUFFER_CNTRL_CNT));
975 : 0 : io_sq->bounce_buf_ctrl.base_buffer = NULL;
976 : : }
977 : 0 : }
978 : :
979 : 0 : static int wait_for_reset_state(struct ena_com_dev *ena_dev, u32 timeout,
980 : : u16 exp_state)
981 : : {
982 : : u32 val, exp = 0;
983 : : ena_time_t timeout_stamp;
984 : :
985 : : /* Convert timeout from resolution of 100ms to us resolution. */
986 : 0 : timeout_stamp = ENA_GET_SYSTEM_TIMEOUT(100 * 1000 * timeout);
987 : :
988 : : while (1) {
989 : 0 : val = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
990 : :
991 [ # # ]: 0 : if (unlikely(val == ENA_MMIO_READ_TIMEOUT)) {
992 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
993 : 0 : return ENA_COM_TIMER_EXPIRED;
994 : : }
995 : :
996 [ # # ]: 0 : if ((val & ENA_REGS_DEV_STS_RESET_IN_PROGRESS_MASK) ==
997 : : exp_state)
998 : : return 0;
999 : :
1000 [ # # ]: 0 : if (ENA_TIME_EXPIRE(timeout_stamp))
1001 : : return ENA_COM_TIMER_EXPIRED;
1002 : :
1003 : 0 : ena_delay_exponential_backoff_us(exp++, ena_dev->ena_min_poll_delay_us);
1004 : : }
1005 : : }
1006 : :
1007 : : static bool ena_com_check_supported_feature_id(struct ena_com_dev *ena_dev,
1008 : : enum ena_admin_aq_feature_id feature_id)
1009 : : {
1010 : 0 : u32 feature_mask = 1 << feature_id;
1011 : :
1012 : : /* Device attributes is always supported */
1013 : 0 : if ((feature_id != ENA_ADMIN_DEVICE_ATTRIBUTES) &&
1014 [ # # ]: 0 : !(ena_dev->supported_features & feature_mask))
1015 : 0 : return false;
1016 : :
1017 : : return true;
1018 : : }
1019 : :
1020 [ # # ]: 0 : static int ena_com_get_feature_ex(struct ena_com_dev *ena_dev,
1021 : : struct ena_admin_get_feat_resp *get_resp,
1022 : : enum ena_admin_aq_feature_id feature_id,
1023 : : dma_addr_t control_buf_dma_addr,
1024 : : u32 control_buff_size,
1025 : : u8 feature_ver)
1026 : : {
1027 : : struct ena_com_admin_queue *admin_queue;
1028 : : struct ena_admin_get_feat_cmd get_cmd;
1029 : : int ret;
1030 : :
1031 : : if (!ena_com_check_supported_feature_id(ena_dev, feature_id)) {
1032 : 0 : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n", feature_id);
1033 : 0 : return ENA_COM_UNSUPPORTED;
1034 : : }
1035 : :
1036 : : memset(&get_cmd, 0x0, sizeof(get_cmd));
1037 : 0 : admin_queue = &ena_dev->admin_queue;
1038 : :
1039 : 0 : get_cmd.aq_common_descriptor.opcode = ENA_ADMIN_GET_FEATURE;
1040 : :
1041 [ # # ]: 0 : if (control_buff_size)
1042 : 0 : get_cmd.aq_common_descriptor.flags =
1043 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
1044 : : else
1045 : : get_cmd.aq_common_descriptor.flags = 0;
1046 : :
1047 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1048 : : &get_cmd.control_buffer.address,
1049 : : control_buf_dma_addr);
1050 [ # # ]: 0 : if (unlikely(ret)) {
1051 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1052 : 0 : return ret;
1053 : : }
1054 : :
1055 : 0 : get_cmd.control_buffer.length = control_buff_size;
1056 : 0 : get_cmd.feat_common.feature_version = feature_ver;
1057 : 0 : get_cmd.feat_common.feature_id = feature_id;
1058 : :
1059 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1060 : : (struct ena_admin_aq_entry *)
1061 : : &get_cmd,
1062 : : sizeof(get_cmd),
1063 : : (struct ena_admin_acq_entry *)
1064 : : get_resp,
1065 : : sizeof(*get_resp));
1066 : :
1067 [ # # ]: 0 : if (unlikely(ret))
1068 : 0 : ena_trc_err(ena_dev, "Failed to submit get_feature command %d error: %d\n",
1069 : : feature_id, ret);
1070 : :
1071 : : return ret;
1072 : : }
1073 : :
1074 : : static int ena_com_get_feature(struct ena_com_dev *ena_dev,
1075 : : struct ena_admin_get_feat_resp *get_resp,
1076 : : enum ena_admin_aq_feature_id feature_id,
1077 : : u8 feature_ver)
1078 : : {
1079 : 0 : return ena_com_get_feature_ex(ena_dev,
1080 : : get_resp,
1081 : : feature_id,
1082 : : 0,
1083 : : 0,
1084 : : feature_ver);
1085 : : }
1086 : :
1087 : 0 : int ena_com_get_current_hash_function(struct ena_com_dev *ena_dev)
1088 : : {
1089 : 0 : return ena_dev->rss.hash_func;
1090 : : }
1091 : :
1092 : : static void ena_com_hash_key_fill_default_key(struct ena_com_dev *ena_dev)
1093 : : {
1094 : 0 : struct ena_admin_feature_rss_flow_hash_control *hash_key =
1095 : : (ena_dev->rss).hash_key;
1096 : :
1097 : 0 : ENA_RSS_FILL_KEY(&hash_key->key, sizeof(hash_key->key));
1098 : : /* The key buffer is stored in the device in an array of
1099 : : * uint32 elements.
1100 : : */
1101 : 0 : hash_key->key_parts = ENA_ADMIN_RSS_KEY_PARTS;
1102 : 0 : }
1103 : :
1104 [ # # ]: 0 : static int ena_com_hash_key_allocate(struct ena_com_dev *ena_dev)
1105 : : {
1106 : : struct ena_rss *rss = &ena_dev->rss;
1107 : :
1108 : : if (!ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_RSS_HASH_FUNCTION))
1109 : : return ENA_COM_UNSUPPORTED;
1110 : :
1111 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1112 : : sizeof(*rss->hash_key),
1113 : : rss->hash_key,
1114 : : rss->hash_key_dma_addr,
1115 : : rss->hash_key_mem_handle);
1116 : :
1117 [ # # ]: 0 : if (unlikely(!rss->hash_key))
1118 : 0 : return ENA_COM_NO_MEM;
1119 : :
1120 : : return 0;
1121 : : }
1122 : :
1123 : : static void ena_com_hash_key_destroy(struct ena_com_dev *ena_dev)
1124 : : {
1125 : : struct ena_rss *rss = &ena_dev->rss;
1126 : :
1127 [ # # ]: 0 : if (rss->hash_key)
1128 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1129 : : sizeof(*rss->hash_key),
1130 : : rss->hash_key,
1131 : : rss->hash_key_dma_addr,
1132 : : rss->hash_key_mem_handle);
1133 : 0 : rss->hash_key = NULL;
1134 : 0 : }
1135 : :
1136 : 0 : static int ena_com_hash_ctrl_init(struct ena_com_dev *ena_dev)
1137 : : {
1138 : : struct ena_rss *rss = &ena_dev->rss;
1139 : :
1140 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1141 : : sizeof(*rss->hash_ctrl),
1142 : : rss->hash_ctrl,
1143 : : rss->hash_ctrl_dma_addr,
1144 : : rss->hash_ctrl_mem_handle);
1145 : :
1146 [ # # ]: 0 : if (unlikely(!rss->hash_ctrl))
1147 : 0 : return ENA_COM_NO_MEM;
1148 : :
1149 : : return 0;
1150 : : }
1151 : :
1152 : : static void ena_com_hash_ctrl_destroy(struct ena_com_dev *ena_dev)
1153 : : {
1154 : : struct ena_rss *rss = &ena_dev->rss;
1155 : :
1156 [ # # ]: 0 : if (rss->hash_ctrl)
1157 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1158 : : sizeof(*rss->hash_ctrl),
1159 : : rss->hash_ctrl,
1160 : : rss->hash_ctrl_dma_addr,
1161 : : rss->hash_ctrl_mem_handle);
1162 : : rss->hash_ctrl = NULL;
1163 : : }
1164 : :
1165 : 0 : static int ena_com_indirect_table_allocate(struct ena_com_dev *ena_dev,
1166 : : u16 log_size)
1167 : : {
1168 : : struct ena_rss *rss = &ena_dev->rss;
1169 : : struct ena_admin_get_feat_resp get_resp;
1170 : : size_t tbl_size;
1171 : : int ret;
1172 : :
1173 : : ret = ena_com_get_feature(ena_dev, &get_resp,
1174 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG, 0);
1175 [ # # ]: 0 : if (unlikely(ret))
1176 : : return ret;
1177 : :
1178 [ # # ]: 0 : if ((get_resp.u.ind_table.min_size > log_size) ||
1179 [ # # ]: 0 : (get_resp.u.ind_table.max_size < log_size)) {
1180 : 0 : ena_trc_err(ena_dev, "Indirect table size doesn't fit. requested size: %d while min is:%d and max %d\n",
1181 : : 1 << log_size,
1182 : : 1 << get_resp.u.ind_table.min_size,
1183 : : 1 << get_resp.u.ind_table.max_size);
1184 : 0 : return ENA_COM_INVAL;
1185 : : }
1186 : :
1187 : 0 : tbl_size = (1ULL << log_size) *
1188 : : sizeof(struct ena_admin_rss_ind_table_entry);
1189 : :
1190 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1191 : : tbl_size,
1192 : : rss->rss_ind_tbl,
1193 : : rss->rss_ind_tbl_dma_addr,
1194 : : rss->rss_ind_tbl_mem_handle);
1195 [ # # ]: 0 : if (unlikely(!rss->rss_ind_tbl))
1196 : 0 : goto mem_err1;
1197 : :
1198 : 0 : tbl_size = (1ULL << log_size) * sizeof(u16);
1199 : 0 : rss->host_rss_ind_tbl =
1200 : 0 : ENA_MEM_ALLOC(ena_dev->dmadev, tbl_size);
1201 [ # # ]: 0 : if (unlikely(!rss->host_rss_ind_tbl))
1202 : 0 : goto mem_err2;
1203 : :
1204 : 0 : rss->tbl_log_size = log_size;
1205 : :
1206 : 0 : return 0;
1207 : :
1208 : : mem_err2:
1209 : : tbl_size = (1ULL << log_size) *
1210 : : sizeof(struct ena_admin_rss_ind_table_entry);
1211 : :
1212 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1213 : : tbl_size,
1214 : : rss->rss_ind_tbl,
1215 : : rss->rss_ind_tbl_dma_addr,
1216 : : rss->rss_ind_tbl_mem_handle);
1217 : 0 : rss->rss_ind_tbl = NULL;
1218 : 0 : mem_err1:
1219 : 0 : rss->tbl_log_size = 0;
1220 : 0 : return ENA_COM_NO_MEM;
1221 : : }
1222 : :
1223 : 0 : static void ena_com_indirect_table_destroy(struct ena_com_dev *ena_dev)
1224 : : {
1225 : : struct ena_rss *rss = &ena_dev->rss;
1226 : : size_t tbl_size = (1ULL << rss->tbl_log_size) *
1227 : : sizeof(struct ena_admin_rss_ind_table_entry);
1228 : :
1229 [ # # ]: 0 : if (rss->rss_ind_tbl)
1230 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1231 : : tbl_size,
1232 : : rss->rss_ind_tbl,
1233 : : rss->rss_ind_tbl_dma_addr,
1234 : : rss->rss_ind_tbl_mem_handle);
1235 : 0 : rss->rss_ind_tbl = NULL;
1236 : :
1237 [ # # ]: 0 : if (rss->host_rss_ind_tbl)
1238 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
1239 : : rss->host_rss_ind_tbl,
1240 : : ((1ULL << rss->tbl_log_size) * sizeof(u16)));
1241 : 0 : rss->host_rss_ind_tbl = NULL;
1242 : 0 : }
1243 : :
1244 : 0 : static int ena_com_create_io_sq(struct ena_com_dev *ena_dev,
1245 : : struct ena_com_io_sq *io_sq, u16 cq_idx)
1246 : : {
1247 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1248 : : struct ena_admin_aq_create_sq_cmd create_cmd;
1249 : : struct ena_admin_acq_create_sq_resp_desc cmd_completion;
1250 : : u8 direction;
1251 : : int ret;
1252 : :
1253 : : memset(&create_cmd, 0x0, sizeof(create_cmd));
1254 : :
1255 : 0 : create_cmd.aq_common_descriptor.opcode = ENA_ADMIN_CREATE_SQ;
1256 : :
1257 [ # # ]: 0 : if (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
1258 : : direction = ENA_ADMIN_SQ_DIRECTION_TX;
1259 : : else
1260 : : direction = ENA_ADMIN_SQ_DIRECTION_RX;
1261 : :
1262 : 0 : create_cmd.sq_identity |= (direction <<
1263 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_SHIFT) &
1264 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_MASK;
1265 : :
1266 : 0 : create_cmd.sq_caps_2 |= io_sq->mem_queue_type &
1267 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_PLACEMENT_POLICY_MASK;
1268 : :
1269 : : create_cmd.sq_caps_2 |= (ENA_ADMIN_COMPLETION_POLICY_DESC <<
1270 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_SHIFT) &
1271 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_MASK;
1272 : :
1273 : 0 : create_cmd.sq_caps_3 |=
1274 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_IS_PHYSICALLY_CONTIGUOUS_MASK;
1275 : :
1276 : 0 : create_cmd.cq_idx = cq_idx;
1277 : 0 : create_cmd.sq_depth = io_sq->q_depth;
1278 : :
1279 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_HOST) {
1280 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1281 : : &create_cmd.sq_ba,
1282 : : io_sq->desc_addr.phys_addr);
1283 [ # # ]: 0 : if (unlikely(ret)) {
1284 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1285 : 0 : return ret;
1286 : : }
1287 : : }
1288 : :
1289 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1290 : : (struct ena_admin_aq_entry *)&create_cmd,
1291 : : sizeof(create_cmd),
1292 : : (struct ena_admin_acq_entry *)&cmd_completion,
1293 : : sizeof(cmd_completion));
1294 [ # # ]: 0 : if (unlikely(ret)) {
1295 : 0 : ena_trc_err(ena_dev, "Failed to create IO SQ. error: %d\n", ret);
1296 : 0 : return ret;
1297 : : }
1298 : :
1299 : 0 : io_sq->idx = cmd_completion.sq_idx;
1300 : :
1301 : 0 : io_sq->db_addr = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1302 : 0 : (uintptr_t)cmd_completion.sq_doorbell_offset);
1303 : :
1304 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_DEV) {
1305 : 0 : io_sq->desc_addr.pbuf_dev_addr =
1306 : 0 : (u8 __iomem *)((uintptr_t)ena_dev->mem_bar +
1307 : 0 : cmd_completion.llq_descriptors_offset);
1308 : : }
1309 : :
1310 : 0 : ena_trc_dbg(ena_dev, "Created sq[%u], depth[%u]\n", io_sq->idx, io_sq->q_depth);
1311 : :
1312 : 0 : return ret;
1313 : : }
1314 : :
1315 : 0 : static int ena_com_ind_tbl_convert_to_device(struct ena_com_dev *ena_dev)
1316 : : {
1317 : : struct ena_rss *rss = &ena_dev->rss;
1318 : : struct ena_com_io_sq *io_sq;
1319 : : u16 qid;
1320 : : int i;
1321 : :
1322 [ # # ]: 0 : for (i = 0; i < 1 << rss->tbl_log_size; i++) {
1323 : 0 : qid = rss->host_rss_ind_tbl[i];
1324 [ # # ]: 0 : if (qid >= ENA_TOTAL_NUM_QUEUES)
1325 : : return ENA_COM_INVAL;
1326 : :
1327 : 0 : io_sq = &ena_dev->io_sq_queues[qid];
1328 : :
1329 [ # # ]: 0 : if (io_sq->direction != ENA_COM_IO_QUEUE_DIRECTION_RX)
1330 : : return ENA_COM_INVAL;
1331 : :
1332 : 0 : rss->rss_ind_tbl[i].cq_idx = io_sq->idx;
1333 : : }
1334 : :
1335 : : return 0;
1336 : : }
1337 : :
1338 : 0 : static void ena_com_update_intr_delay_resolution(struct ena_com_dev *ena_dev,
1339 : : u16 intr_delay_resolution)
1340 : : {
1341 : 0 : u16 prev_intr_delay_resolution = ena_dev->intr_delay_resolution;
1342 : :
1343 [ # # ]: 0 : if (unlikely(!intr_delay_resolution)) {
1344 : 0 : ena_trc_err(ena_dev, "Illegal intr_delay_resolution provided. Going to use default 1 usec resolution\n");
1345 : : intr_delay_resolution = ENA_DEFAULT_INTR_DELAY_RESOLUTION;
1346 : : }
1347 : :
1348 : : /* update Rx */
1349 : 0 : ena_dev->intr_moder_rx_interval =
1350 : 0 : ena_dev->intr_moder_rx_interval *
1351 : 0 : prev_intr_delay_resolution /
1352 : : intr_delay_resolution;
1353 : :
1354 : : /* update Tx */
1355 : 0 : ena_dev->intr_moder_tx_interval =
1356 : 0 : ena_dev->intr_moder_tx_interval *
1357 : 0 : prev_intr_delay_resolution /
1358 : : intr_delay_resolution;
1359 : :
1360 : 0 : ena_dev->intr_delay_resolution = intr_delay_resolution;
1361 : 0 : }
1362 : :
1363 : : /*****************************************************************************/
1364 : : /******************************* API ******************************/
1365 : : /*****************************************************************************/
1366 : :
1367 : 0 : int ena_com_execute_admin_command(struct ena_com_admin_queue *admin_queue,
1368 : : struct ena_admin_aq_entry *cmd,
1369 : : size_t cmd_size,
1370 : : struct ena_admin_acq_entry *comp,
1371 : : size_t comp_size)
1372 : : {
1373 : : struct ena_comp_ctx *comp_ctx;
1374 : : int ret;
1375 : :
1376 : 0 : comp_ctx = ena_com_submit_admin_cmd(admin_queue, cmd, cmd_size,
1377 : : comp, comp_size);
1378 [ # # ]: 0 : if (IS_ERR(comp_ctx)) {
1379 : 0 : ret = PTR_ERR(comp_ctx);
1380 [ # # ]: 0 : if (ret == ENA_COM_NO_DEVICE)
1381 : 0 : ena_trc_dbg(admin_queue->ena_dev,
1382 : : "Failed to submit command [%d]\n",
1383 : : ret);
1384 : : else
1385 : 0 : ena_trc_err(admin_queue->ena_dev,
1386 : : "Failed to submit command [%d]\n",
1387 : : ret);
1388 : :
1389 : 0 : return ret;
1390 : : }
1391 : :
1392 : 0 : ret = ena_com_wait_and_process_admin_cq(comp_ctx, admin_queue);
1393 [ # # ]: 0 : if (unlikely(ret)) {
1394 [ # # ]: 0 : if (admin_queue->running_state)
1395 : 0 : ena_trc_err(admin_queue->ena_dev,
1396 : : "Failed to process command. ret = %d\n", ret);
1397 : : else
1398 : 0 : ena_trc_dbg(admin_queue->ena_dev,
1399 : : "Failed to process command. ret = %d\n", ret);
1400 : : }
1401 : : return ret;
1402 : : }
1403 : :
1404 : 0 : int ena_com_create_io_cq(struct ena_com_dev *ena_dev,
1405 : : struct ena_com_io_cq *io_cq)
1406 : : {
1407 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1408 : : struct ena_admin_aq_create_cq_cmd create_cmd;
1409 : : struct ena_admin_acq_create_cq_resp_desc cmd_completion;
1410 : : int ret;
1411 : :
1412 : : memset(&create_cmd, 0x0, sizeof(create_cmd));
1413 : :
1414 : 0 : create_cmd.aq_common_descriptor.opcode = ENA_ADMIN_CREATE_CQ;
1415 : :
1416 : 0 : create_cmd.cq_caps_2 |= (io_cq->cdesc_entry_size_in_bytes / 4) &
1417 : : ENA_ADMIN_AQ_CREATE_CQ_CMD_CQ_ENTRY_SIZE_WORDS_MASK;
1418 : 0 : create_cmd.cq_caps_1 |=
1419 : : ENA_ADMIN_AQ_CREATE_CQ_CMD_INTERRUPT_MODE_ENABLED_MASK;
1420 : :
1421 : 0 : create_cmd.msix_vector = io_cq->msix_vector;
1422 : 0 : create_cmd.cq_depth = io_cq->q_depth;
1423 : :
1424 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1425 : : &create_cmd.cq_ba,
1426 : : io_cq->cdesc_addr.phys_addr);
1427 [ # # ]: 0 : if (unlikely(ret)) {
1428 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1429 : 0 : return ret;
1430 : : }
1431 : :
1432 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1433 : : (struct ena_admin_aq_entry *)&create_cmd,
1434 : : sizeof(create_cmd),
1435 : : (struct ena_admin_acq_entry *)&cmd_completion,
1436 : : sizeof(cmd_completion));
1437 [ # # ]: 0 : if (unlikely(ret)) {
1438 : 0 : ena_trc_err(ena_dev, "Failed to create IO CQ. error: %d\n", ret);
1439 : 0 : return ret;
1440 : : }
1441 : :
1442 : 0 : io_cq->idx = cmd_completion.cq_idx;
1443 : :
1444 : 0 : io_cq->unmask_reg = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1445 : 0 : cmd_completion.cq_interrupt_unmask_register_offset);
1446 : :
1447 [ # # ]: 0 : if (cmd_completion.numa_node_register_offset)
1448 : 0 : io_cq->numa_node_cfg_reg =
1449 : 0 : (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1450 : 0 : cmd_completion.numa_node_register_offset);
1451 : :
1452 : 0 : ena_trc_dbg(ena_dev, "Created cq[%u], depth[%u]\n", io_cq->idx, io_cq->q_depth);
1453 : :
1454 : 0 : return ret;
1455 : : }
1456 : :
1457 : 0 : int ena_com_get_io_handlers(struct ena_com_dev *ena_dev, u16 qid,
1458 : : struct ena_com_io_sq **io_sq,
1459 : : struct ena_com_io_cq **io_cq)
1460 : : {
1461 [ # # ]: 0 : if (qid >= ENA_TOTAL_NUM_QUEUES) {
1462 : 0 : ena_trc_err(ena_dev, "Invalid queue number %d but the max is %d\n",
1463 : : qid, ENA_TOTAL_NUM_QUEUES);
1464 : 0 : return ENA_COM_INVAL;
1465 : : }
1466 : :
1467 : 0 : *io_sq = &ena_dev->io_sq_queues[qid];
1468 : 0 : *io_cq = &ena_dev->io_cq_queues[qid];
1469 : :
1470 : 0 : return 0;
1471 : : }
1472 : :
1473 : 0 : void ena_com_abort_admin_commands(struct ena_com_dev *ena_dev)
1474 : : {
1475 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1476 : : struct ena_comp_ctx *comp_ctx;
1477 : : u16 i;
1478 : :
1479 [ # # ]: 0 : if (!admin_queue->comp_ctx)
1480 : : return;
1481 : :
1482 [ # # ]: 0 : for (i = 0; i < admin_queue->q_depth; i++) {
1483 : 0 : comp_ctx = get_comp_ctxt(admin_queue, i, false);
1484 [ # # ]: 0 : if (unlikely(!comp_ctx))
1485 : : break;
1486 : :
1487 : 0 : comp_ctx->status = ENA_CMD_ABORTED;
1488 : :
1489 : 0 : ENA_WAIT_EVENT_SIGNAL(comp_ctx->wait_event);
1490 : : }
1491 : : }
1492 : :
1493 : 0 : void ena_com_wait_for_abort_completion(struct ena_com_dev *ena_dev)
1494 : : {
1495 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1496 : : unsigned long flags = 0;
1497 : : u32 exp = 0;
1498 : :
1499 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1500 [ # # ]: 0 : while (ATOMIC32_READ(&admin_queue->outstanding_cmds) != 0) {
1501 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1502 : 0 : ena_delay_exponential_backoff_us(exp++, ena_dev->ena_min_poll_delay_us);
1503 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1504 : : }
1505 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1506 : 0 : }
1507 : :
1508 : 0 : int ena_com_destroy_io_cq(struct ena_com_dev *ena_dev,
1509 : : struct ena_com_io_cq *io_cq)
1510 : : {
1511 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1512 : : struct ena_admin_aq_destroy_cq_cmd destroy_cmd;
1513 : : struct ena_admin_acq_destroy_cq_resp_desc destroy_resp;
1514 : : int ret;
1515 : :
1516 : : memset(&destroy_cmd, 0x0, sizeof(destroy_cmd));
1517 : :
1518 : 0 : destroy_cmd.cq_idx = io_cq->idx;
1519 : 0 : destroy_cmd.aq_common_descriptor.opcode = ENA_ADMIN_DESTROY_CQ;
1520 : :
1521 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1522 : : (struct ena_admin_aq_entry *)&destroy_cmd,
1523 : : sizeof(destroy_cmd),
1524 : : (struct ena_admin_acq_entry *)&destroy_resp,
1525 : : sizeof(destroy_resp));
1526 : :
1527 [ # # ]: 0 : if (unlikely(ret && (ret != ENA_COM_NO_DEVICE)))
1528 : 0 : ena_trc_err(ena_dev, "Failed to destroy IO CQ. error: %d\n", ret);
1529 : :
1530 : 0 : return ret;
1531 : : }
1532 : :
1533 : 0 : bool ena_com_get_admin_running_state(struct ena_com_dev *ena_dev)
1534 : : {
1535 : 0 : return ena_dev->admin_queue.running_state;
1536 : : }
1537 : :
1538 : 0 : void ena_com_set_admin_running_state(struct ena_com_dev *ena_dev, bool state)
1539 : : {
1540 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1541 : : unsigned long flags = 0;
1542 : :
1543 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1544 : 0 : ena_dev->admin_queue.running_state = state;
1545 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1546 : 0 : }
1547 : :
1548 : 0 : void ena_com_admin_aenq_enable(struct ena_com_dev *ena_dev)
1549 : : {
1550 : 0 : u16 depth = ena_dev->aenq.q_depth;
1551 : :
1552 [ # # ]: 0 : ENA_WARN(ena_dev->aenq.head != depth, ena_dev, "Invalid AENQ state\n");
1553 : :
1554 : : /* Init head_db to mark that all entries in the queue
1555 : : * are initially available
1556 : : */
1557 : 0 : ENA_REG_WRITE32(ena_dev->bus, depth, ena_dev->reg_bar + ENA_REGS_AENQ_HEAD_DB_OFF);
1558 : 0 : }
1559 : :
1560 : 0 : int ena_com_set_aenq_config(struct ena_com_dev *ena_dev, u32 groups_flag)
1561 : : {
1562 : : struct ena_com_admin_queue *admin_queue;
1563 : : struct ena_admin_set_feat_cmd cmd;
1564 : : struct ena_admin_set_feat_resp resp;
1565 : : struct ena_admin_get_feat_resp get_resp;
1566 : : int ret;
1567 : :
1568 : : ret = ena_com_get_feature(ena_dev, &get_resp, ENA_ADMIN_AENQ_CONFIG, 0);
1569 [ # # ]: 0 : if (ret) {
1570 : 0 : ena_trc_info(ena_dev, "Can't get aenq configuration\n");
1571 : 0 : return ret;
1572 : : }
1573 : :
1574 [ # # ]: 0 : if ((get_resp.u.aenq.supported_groups & groups_flag) != groups_flag) {
1575 : 0 : ena_trc_warn(ena_dev, "Trying to set unsupported aenq events. supported flag: 0x%x asked flag: 0x%x\n",
1576 : : get_resp.u.aenq.supported_groups,
1577 : : groups_flag);
1578 : 0 : return ENA_COM_UNSUPPORTED;
1579 : : }
1580 : :
1581 : : memset(&cmd, 0x0, sizeof(cmd));
1582 : 0 : admin_queue = &ena_dev->admin_queue;
1583 : :
1584 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
1585 : : cmd.aq_common_descriptor.flags = 0;
1586 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_AENQ_CONFIG;
1587 : 0 : cmd.u.aenq.enabled_groups = groups_flag;
1588 : :
1589 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1590 : : (struct ena_admin_aq_entry *)&cmd,
1591 : : sizeof(cmd),
1592 : : (struct ena_admin_acq_entry *)&resp,
1593 : : sizeof(resp));
1594 : :
1595 [ # # ]: 0 : if (unlikely(ret))
1596 : 0 : ena_trc_err(ena_dev, "Failed to config AENQ ret: %d\n", ret);
1597 : :
1598 : : return ret;
1599 : : }
1600 : :
1601 : 0 : int ena_com_get_dma_width(struct ena_com_dev *ena_dev)
1602 : : {
1603 : 0 : u32 caps = ena_com_reg_bar_read32(ena_dev, ENA_REGS_CAPS_OFF);
1604 : : u32 width;
1605 : :
1606 [ # # ]: 0 : if (unlikely(caps == ENA_MMIO_READ_TIMEOUT)) {
1607 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1608 : 0 : return ENA_COM_TIMER_EXPIRED;
1609 : : }
1610 : :
1611 : 0 : width = (caps & ENA_REGS_CAPS_DMA_ADDR_WIDTH_MASK) >>
1612 : : ENA_REGS_CAPS_DMA_ADDR_WIDTH_SHIFT;
1613 : :
1614 : 0 : ena_trc_dbg(ena_dev, "ENA dma width: %d\n", width);
1615 : :
1616 [ # # ]: 0 : if ((width < 32) || width > ENA_MAX_PHYS_ADDR_SIZE_BITS) {
1617 : 0 : ena_trc_err(ena_dev, "DMA width illegal value: %d\n", width);
1618 : 0 : return ENA_COM_INVAL;
1619 : : }
1620 : :
1621 : 0 : ena_dev->dma_addr_bits = width;
1622 : :
1623 : 0 : return width;
1624 : : }
1625 : :
1626 : 0 : int ena_com_validate_version(struct ena_com_dev *ena_dev)
1627 : : {
1628 : : u32 ver;
1629 : : u32 ctrl_ver;
1630 : : u32 ctrl_ver_masked;
1631 : :
1632 : : /* Make sure the ENA version and the controller version are at least
1633 : : * as the driver expects
1634 : : */
1635 : 0 : ver = ena_com_reg_bar_read32(ena_dev, ENA_REGS_VERSION_OFF);
1636 : 0 : ctrl_ver = ena_com_reg_bar_read32(ena_dev,
1637 : : ENA_REGS_CONTROLLER_VERSION_OFF);
1638 : :
1639 [ # # ]: 0 : if (unlikely((ver == ENA_MMIO_READ_TIMEOUT) ||
1640 : : (ctrl_ver == ENA_MMIO_READ_TIMEOUT))) {
1641 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1642 : 0 : return ENA_COM_TIMER_EXPIRED;
1643 : : }
1644 : :
1645 : 0 : ena_trc_info(ena_dev, "ENA device version: %d.%d\n",
1646 : : (ver & ENA_REGS_VERSION_MAJOR_VERSION_MASK) >>
1647 : : ENA_REGS_VERSION_MAJOR_VERSION_SHIFT,
1648 : : ver & ENA_REGS_VERSION_MINOR_VERSION_MASK);
1649 : :
1650 : 0 : ena_trc_info(ena_dev, "ENA controller version: %d.%d.%d implementation version %d\n",
1651 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_MASK)
1652 : : >> ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_SHIFT,
1653 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_MASK)
1654 : : >> ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_SHIFT,
1655 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_SUBMINOR_VERSION_MASK),
1656 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_IMPL_ID_MASK) >>
1657 : : ENA_REGS_CONTROLLER_VERSION_IMPL_ID_SHIFT);
1658 : :
1659 : 0 : ctrl_ver_masked =
1660 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_MASK) |
1661 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_MASK) |
1662 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_SUBMINOR_VERSION_MASK);
1663 : :
1664 : : /* Validate the ctrl version without the implementation ID */
1665 [ # # ]: 0 : if (ctrl_ver_masked < MIN_ENA_CTRL_VER) {
1666 : 0 : ena_trc_err(ena_dev, "ENA ctrl version is lower than the minimal ctrl version the driver supports\n");
1667 : 0 : return -1;
1668 : : }
1669 : :
1670 : : return 0;
1671 : : }
1672 : :
1673 : : static void
1674 : : ena_com_free_ena_admin_queue_comp_ctx(struct ena_com_dev *ena_dev,
1675 : : struct ena_com_admin_queue *admin_queue)
1676 : :
1677 : : {
1678 : 0 : if (!admin_queue->comp_ctx)
1679 : : return;
1680 : :
1681 : : ENA_WAIT_EVENTS_DESTROY(admin_queue);
1682 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
1683 : : admin_queue->comp_ctx,
1684 : : (admin_queue->q_depth * sizeof(struct ena_comp_ctx)));
1685 : :
1686 : 0 : admin_queue->comp_ctx = NULL;
1687 : : }
1688 : :
1689 [ # # ]: 0 : void ena_com_admin_destroy(struct ena_com_dev *ena_dev)
1690 : : {
1691 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1692 : : struct ena_com_admin_cq *cq = &admin_queue->cq;
1693 : : struct ena_com_admin_sq *sq = &admin_queue->sq;
1694 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
1695 : : u16 size;
1696 : :
1697 : : ena_com_free_ena_admin_queue_comp_ctx(ena_dev, admin_queue);
1698 : :
1699 : : size = ADMIN_SQ_SIZE(admin_queue->q_depth);
1700 [ # # ]: 0 : if (sq->entries)
1701 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, sq->entries,
1702 : : sq->dma_addr, sq->mem_handle);
1703 : 0 : sq->entries = NULL;
1704 : :
1705 : : size = ADMIN_CQ_SIZE(admin_queue->q_depth);
1706 [ # # ]: 0 : if (cq->entries)
1707 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, cq->entries,
1708 : : cq->dma_addr, cq->mem_handle);
1709 : 0 : cq->entries = NULL;
1710 : :
1711 : : size = ADMIN_AENQ_SIZE(aenq->q_depth);
1712 [ # # ]: 0 : if (ena_dev->aenq.entries)
1713 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, aenq->entries,
1714 : : aenq->dma_addr, aenq->mem_handle);
1715 : 0 : aenq->entries = NULL;
1716 : : ENA_SPINLOCK_DESTROY(admin_queue->q_lock);
1717 : 0 : }
1718 : :
1719 : 0 : void ena_com_set_admin_polling_mode(struct ena_com_dev *ena_dev, bool polling)
1720 : : {
1721 : : u32 mask_value = 0;
1722 : :
1723 [ # # ]: 0 : if (polling)
1724 : : mask_value = ENA_REGS_ADMIN_INTR_MASK;
1725 : :
1726 : 0 : ENA_REG_WRITE32(ena_dev->bus, mask_value,
1727 : : ena_dev->reg_bar + ENA_REGS_INTR_MASK_OFF);
1728 : 0 : ena_dev->admin_queue.polling = polling;
1729 : 0 : }
1730 : :
1731 : 0 : bool ena_com_get_admin_polling_mode(struct ena_com_dev *ena_dev)
1732 : : {
1733 : 0 : return ena_dev->admin_queue.polling;
1734 : : }
1735 : :
1736 : 0 : void ena_com_set_admin_auto_polling_mode(struct ena_com_dev *ena_dev,
1737 : : bool polling)
1738 : : {
1739 : 0 : ena_dev->admin_queue.auto_polling = polling;
1740 : 0 : }
1741 : :
1742 [ # # ]: 0 : bool ena_com_phc_supported(struct ena_com_dev *ena_dev)
1743 : : {
1744 : 0 : return ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_PHC_CONFIG);
1745 : : }
1746 : :
1747 : 0 : int ena_com_phc_init(struct ena_com_dev *ena_dev)
1748 : : {
1749 : 0 : struct ena_com_phc_info *phc = &ena_dev->phc;
1750 : :
1751 : : memset(phc, 0x0, sizeof(*phc));
1752 : :
1753 : : /* Allocate shared mem used PHC timestamp retrieved from device */
1754 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1755 : : sizeof(*phc->virt_addr),
1756 : : phc->virt_addr,
1757 : : phc->phys_addr,
1758 : : phc->mem_handle);
1759 [ # # ]: 0 : if (unlikely(!phc->virt_addr))
1760 : : return ENA_COM_NO_MEM;
1761 : :
1762 : : ENA_SPINLOCK_INIT(phc->lock);
1763 : :
1764 : 0 : phc->virt_addr->req_id = 0;
1765 : 0 : phc->virt_addr->timestamp = 0;
1766 : :
1767 : 0 : return 0;
1768 : : }
1769 : :
1770 : 0 : int ena_com_phc_config(struct ena_com_dev *ena_dev)
1771 : : {
1772 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1773 : : struct ena_admin_get_feat_resp get_feat_resp;
1774 : : struct ena_admin_set_feat_resp set_feat_resp;
1775 : : struct ena_admin_set_feat_cmd set_feat_cmd;
1776 : : int ret = 0;
1777 : :
1778 : : /* Get device PHC default configuration */
1779 : : ret = ena_com_get_feature(ena_dev, &get_feat_resp, ENA_ADMIN_PHC_CONFIG, 0);
1780 [ # # ]: 0 : if (unlikely(ret)) {
1781 : 0 : ena_trc_err(ena_dev, "Failed to get PHC feature configuration, error: %d\n", ret);
1782 : 0 : return ret;
1783 : : }
1784 : :
1785 : : /* Supporting only readless PHC retrieval */
1786 [ # # ]: 0 : if (get_feat_resp.u.phc.type != ENA_ADMIN_PHC_TYPE_READLESS) {
1787 : 0 : ena_trc_err(ena_dev, "Unsupported PHC type, error: %d\n", ENA_COM_UNSUPPORTED);
1788 : 0 : return ENA_COM_UNSUPPORTED;
1789 : : }
1790 : :
1791 : : /* Update PHC doorbell offset according to device value, used to write req_id to PHC bar */
1792 : 0 : phc->doorbell_offset = get_feat_resp.u.phc.doorbell_offset;
1793 : :
1794 : : /* Update PHC expire timeout according to device or default driver value */
1795 : 0 : phc->expire_timeout_usec = (get_feat_resp.u.phc.expire_timeout_usec) ?
1796 [ # # ]: 0 : get_feat_resp.u.phc.expire_timeout_usec :
1797 : : ENA_PHC_DEFAULT_EXPIRE_TIMEOUT_USEC;
1798 : :
1799 : : /* Update PHC block timeout according to device or default driver value */
1800 : 0 : phc->block_timeout_usec = (get_feat_resp.u.phc.block_timeout_usec) ?
1801 [ # # ]: 0 : get_feat_resp.u.phc.block_timeout_usec :
1802 : : ENA_PHC_DEFAULT_BLOCK_TIMEOUT_USEC;
1803 : :
1804 : : /* Sanity check - expire timeout must not be above skip timeout */
1805 [ # # ]: 0 : if (phc->expire_timeout_usec > phc->block_timeout_usec)
1806 : 0 : phc->expire_timeout_usec = phc->block_timeout_usec;
1807 : :
1808 : : /* Prepare PHC feature command with PHC output address */
1809 : : memset(&set_feat_cmd, 0x0, sizeof(set_feat_cmd));
1810 : 0 : set_feat_cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
1811 : 0 : set_feat_cmd.feat_common.feature_id = ENA_ADMIN_PHC_CONFIG;
1812 : 0 : set_feat_cmd.u.phc.output_length = sizeof(*phc->virt_addr);
1813 : 0 : ret = ena_com_mem_addr_set(ena_dev, &set_feat_cmd.u.phc.output_address, phc->phys_addr);
1814 [ # # ]: 0 : if (unlikely(ret)) {
1815 : 0 : ena_trc_err(ena_dev, "Failed setting PHC output address, error: %d\n", ret);
1816 : 0 : return ret;
1817 : : }
1818 : :
1819 : : /* Send PHC feature command to the device */
1820 : 0 : ret = ena_com_execute_admin_command(&ena_dev->admin_queue,
1821 : : (struct ena_admin_aq_entry *)&set_feat_cmd,
1822 : : sizeof(set_feat_cmd),
1823 : : (struct ena_admin_acq_entry *)&set_feat_resp,
1824 : : sizeof(set_feat_resp));
1825 : :
1826 [ # # ]: 0 : if (unlikely(ret)) {
1827 : 0 : ena_trc_err(ena_dev, "Failed to enable PHC, error: %d\n", ret);
1828 : 0 : return ret;
1829 : : }
1830 : :
1831 : 0 : phc->active = true;
1832 : 0 : ena_trc_dbg(ena_dev, "PHC is active in the device\n");
1833 : :
1834 : 0 : return ret;
1835 : : }
1836 : :
1837 : 0 : void ena_com_phc_destroy(struct ena_com_dev *ena_dev)
1838 : : {
1839 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1840 : :
1841 : 0 : phc->active = false;
1842 : :
1843 : : /* In case PHC is not supported by the device, silently exiting */
1844 [ # # ]: 0 : if (!phc->virt_addr)
1845 : : return;
1846 : :
1847 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1848 : : sizeof(*phc->virt_addr),
1849 : : phc->virt_addr,
1850 : : phc->phys_addr,
1851 : : phc->mem_handle);
1852 : 0 : phc->virt_addr = NULL;
1853 : :
1854 : : ENA_SPINLOCK_DESTROY(phc->lock);
1855 : : }
1856 : :
1857 : 0 : int ena_com_phc_get(struct ena_com_dev *ena_dev, u64 *timestamp)
1858 : : {
1859 : 0 : volatile struct ena_admin_phc_resp *read_resp = ena_dev->phc.virt_addr;
1860 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1861 : : ena_time_high_res_t initial_time = ENA_TIME_INIT_HIGH_RES();
1862 : : static ena_time_high_res_t start_time;
1863 : : unsigned long flags = 0;
1864 : : ena_time_high_res_t expire_time;
1865 : : ena_time_high_res_t block_time;
1866 : : int ret = ENA_COM_OK;
1867 : :
1868 [ # # ]: 0 : if (!phc->active) {
1869 : 0 : ena_trc_err(ena_dev, "PHC feature is not active in the device\n");
1870 : 0 : return ENA_COM_UNSUPPORTED;
1871 : : }
1872 : :
1873 : 0 : ENA_SPINLOCK_LOCK(phc->lock, flags);
1874 : :
1875 : : /* Check if PHC is in blocked state */
1876 : : if (unlikely(ENA_TIME_COMPARE_HIGH_RES(start_time, initial_time))) {
1877 : : /* Check if blocking time expired */
1878 : : block_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(start_time, phc->block_timeout_usec);
1879 : : if (!ENA_TIME_EXPIRE_HIGH_RES(block_time)) {
1880 : : /* PHC is still in blocked state, skip PHC request */
1881 : : phc->stats.phc_skp++;
1882 : : ret = ENA_COM_DEVICE_BUSY;
1883 : : goto skip;
1884 : : }
1885 : :
1886 : : /* PHC is in active state, update statistics according to req_id and timestamp */
1887 : : if ((READ_ONCE16(read_resp->req_id) != phc->req_id) ||
1888 : : read_resp->timestamp == ENA_PHC_TIMESTAMP_ERROR)
1889 : : /* Device didn't update req_id during blocking time or timestamp is invalid,
1890 : : * this indicates on a device error
1891 : : */
1892 : : phc->stats.phc_err++;
1893 : : else
1894 : : /* Device updated req_id during blocking time with valid timestamp */
1895 : : phc->stats.phc_exp++;
1896 : : }
1897 : :
1898 : : /* Setting relative timeouts */
1899 : 0 : start_time = ENA_GET_SYSTEM_TIME_HIGH_RES();
1900 : : block_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(start_time, phc->block_timeout_usec);
1901 : : expire_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(start_time, phc->expire_timeout_usec);
1902 : :
1903 : : /* We expect the device to return this req_id once the new PHC timestamp is updated */
1904 : 0 : phc->req_id++;
1905 : :
1906 : : /* Initialize PHC shared memory with different req_id value to be able to identify once the
1907 : : * device changes it to req_id
1908 : : */
1909 : 0 : read_resp->req_id = phc->req_id + ENA_PHC_REQ_ID_OFFSET;
1910 : :
1911 : : /* Writing req_id to PHC bar */
1912 : 0 : ENA_REG_WRITE32(ena_dev->bus, phc->req_id, ena_dev->reg_bar + phc->doorbell_offset);
1913 : :
1914 : : /* Stalling until the device updates req_id */
1915 : : while (1) {
1916 : 0 : if (unlikely(ENA_TIME_EXPIRE_HIGH_RES(expire_time))) {
1917 : : /* Gave up waiting for updated req_id, PHC enters into blocked state until
1918 : : * passing blocking time
1919 : : */
1920 : : ret = ENA_COM_DEVICE_BUSY;
1921 : : break;
1922 : : }
1923 : :
1924 : : /* Check if req_id was updated by the device */
1925 [ # # ]: 0 : if (READ_ONCE16(read_resp->req_id) != phc->req_id) {
1926 : : /* req_id was not updated by the device, check again on next loop */
1927 : : continue;
1928 : : }
1929 : :
1930 : : /* req_id was updated which indicates that PHC timestamp was updated too */
1931 : 0 : *timestamp = read_resp->timestamp;
1932 : :
1933 : : /* PHC timestamp validty check */
1934 [ # # ]: 0 : if (unlikely(*timestamp == ENA_PHC_TIMESTAMP_ERROR)) {
1935 : : /* Retrieved invalid PHC timestamp, PHC enters into blocked state until
1936 : : * passing blocking time
1937 : : */
1938 : : ret = ENA_COM_DEVICE_BUSY;
1939 : : break;
1940 : : }
1941 : :
1942 : : /* Retrieved valid PHC timestamp */
1943 : 0 : phc->stats.phc_cnt++;
1944 : :
1945 : : /* This indicates PHC state is active */
1946 : 0 : start_time = initial_time;
1947 : 0 : break;
1948 : : }
1949 : :
1950 : 0 : skip:
1951 : : ENA_SPINLOCK_UNLOCK(phc->lock, flags);
1952 : :
1953 : 0 : return ret;
1954 : : }
1955 : :
1956 : 0 : int ena_com_mmio_reg_read_request_init(struct ena_com_dev *ena_dev)
1957 : : {
1958 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
1959 : :
1960 : : ENA_SPINLOCK_INIT(mmio_read->lock);
1961 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1962 : : sizeof(*mmio_read->read_resp),
1963 : : mmio_read->read_resp,
1964 : : mmio_read->read_resp_dma_addr,
1965 : : mmio_read->read_resp_mem_handle);
1966 [ # # ]: 0 : if (unlikely(!mmio_read->read_resp))
1967 : 0 : goto err;
1968 : :
1969 : 0 : ena_com_mmio_reg_read_request_write_dev_addr(ena_dev);
1970 : :
1971 : 0 : mmio_read->read_resp->req_id = 0x0;
1972 : 0 : mmio_read->seq_num = 0x0;
1973 : 0 : mmio_read->readless_supported = true;
1974 : :
1975 : 0 : return 0;
1976 : :
1977 : : err:
1978 : : ENA_SPINLOCK_DESTROY(mmio_read->lock);
1979 : 0 : return ENA_COM_NO_MEM;
1980 : : }
1981 : :
1982 : 0 : void ena_com_set_mmio_read_mode(struct ena_com_dev *ena_dev, bool readless_supported)
1983 : : {
1984 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
1985 : :
1986 : 0 : mmio_read->readless_supported = readless_supported;
1987 : 0 : }
1988 : :
1989 : 0 : void ena_com_mmio_reg_read_request_destroy(struct ena_com_dev *ena_dev)
1990 : : {
1991 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
1992 : :
1993 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0x0, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_LO_OFF);
1994 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0x0, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_HI_OFF);
1995 : :
1996 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1997 : : sizeof(*mmio_read->read_resp),
1998 : : mmio_read->read_resp,
1999 : : mmio_read->read_resp_dma_addr,
2000 : : mmio_read->read_resp_mem_handle);
2001 : :
2002 : 0 : mmio_read->read_resp = NULL;
2003 : : ENA_SPINLOCK_DESTROY(mmio_read->lock);
2004 : 0 : }
2005 : :
2006 : 0 : void ena_com_mmio_reg_read_request_write_dev_addr(struct ena_com_dev *ena_dev)
2007 : : {
2008 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2009 : : u32 addr_low, addr_high;
2010 : :
2011 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(mmio_read->read_resp_dma_addr);
2012 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(mmio_read->read_resp_dma_addr);
2013 : :
2014 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_LO_OFF);
2015 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_HI_OFF);
2016 : 0 : }
2017 : :
2018 : 0 : int ena_com_admin_init(struct ena_com_dev *ena_dev,
2019 : : struct ena_aenq_handlers *aenq_handlers)
2020 : : {
2021 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2022 : : u32 aq_caps, acq_caps, dev_sts, addr_low, addr_high;
2023 : : int ret;
2024 : :
2025 : 0 : dev_sts = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
2026 : :
2027 [ # # ]: 0 : if (unlikely(dev_sts == ENA_MMIO_READ_TIMEOUT)) {
2028 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
2029 : 0 : return ENA_COM_TIMER_EXPIRED;
2030 : : }
2031 : :
2032 [ # # ]: 0 : if (!(dev_sts & ENA_REGS_DEV_STS_READY_MASK)) {
2033 : 0 : ena_trc_err(ena_dev, "Device isn't ready, abort com init\n");
2034 : 0 : return ENA_COM_NO_DEVICE;
2035 : : }
2036 : :
2037 : 0 : admin_queue->q_depth = ENA_ADMIN_QUEUE_DEPTH;
2038 : :
2039 : 0 : admin_queue->bus = ena_dev->bus;
2040 : 0 : admin_queue->q_dmadev = ena_dev->dmadev;
2041 : 0 : admin_queue->polling = false;
2042 : 0 : admin_queue->curr_cmd_id = 0;
2043 : :
2044 : : ATOMIC32_SET(&admin_queue->outstanding_cmds, 0);
2045 : :
2046 : : ENA_SPINLOCK_INIT(admin_queue->q_lock);
2047 : :
2048 : 0 : ret = ena_com_init_comp_ctxt(admin_queue);
2049 [ # # ]: 0 : if (ret)
2050 : 0 : goto error;
2051 : :
2052 : 0 : ret = ena_com_admin_init_sq(admin_queue);
2053 [ # # ]: 0 : if (ret)
2054 : 0 : goto error;
2055 : :
2056 : 0 : ret = ena_com_admin_init_cq(admin_queue);
2057 [ # # ]: 0 : if (ret)
2058 : 0 : goto error;
2059 : :
2060 : 0 : admin_queue->sq.db_addr = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
2061 : : ENA_REGS_AQ_DB_OFF);
2062 : :
2063 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(admin_queue->sq.dma_addr);
2064 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(admin_queue->sq.dma_addr);
2065 : :
2066 : : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_AQ_BASE_LO_OFF);
2067 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_AQ_BASE_HI_OFF);
2068 : :
2069 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(admin_queue->cq.dma_addr);
2070 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(admin_queue->cq.dma_addr);
2071 : :
2072 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_ACQ_BASE_LO_OFF);
2073 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_ACQ_BASE_HI_OFF);
2074 : :
2075 : : aq_caps = 0;
2076 : 0 : aq_caps |= admin_queue->q_depth & ENA_REGS_AQ_CAPS_AQ_DEPTH_MASK;
2077 : 0 : aq_caps |= (sizeof(struct ena_admin_aq_entry) <<
2078 : : ENA_REGS_AQ_CAPS_AQ_ENTRY_SIZE_SHIFT) &
2079 : : ENA_REGS_AQ_CAPS_AQ_ENTRY_SIZE_MASK;
2080 : :
2081 : : acq_caps = 0;
2082 : : acq_caps |= admin_queue->q_depth & ENA_REGS_ACQ_CAPS_ACQ_DEPTH_MASK;
2083 : : acq_caps |= (sizeof(struct ena_admin_acq_entry) <<
2084 : : ENA_REGS_ACQ_CAPS_ACQ_ENTRY_SIZE_SHIFT) &
2085 : : ENA_REGS_ACQ_CAPS_ACQ_ENTRY_SIZE_MASK;
2086 : :
2087 : 0 : ENA_REG_WRITE32(ena_dev->bus, aq_caps, ena_dev->reg_bar + ENA_REGS_AQ_CAPS_OFF);
2088 : 0 : ENA_REG_WRITE32(ena_dev->bus, acq_caps, ena_dev->reg_bar + ENA_REGS_ACQ_CAPS_OFF);
2089 : 0 : ret = ena_com_admin_init_aenq(ena_dev, aenq_handlers);
2090 [ # # ]: 0 : if (ret)
2091 : 0 : goto error;
2092 : :
2093 : 0 : admin_queue->ena_dev = ena_dev;
2094 : 0 : admin_queue->running_state = true;
2095 : :
2096 : 0 : return 0;
2097 : 0 : error:
2098 : 0 : ena_com_admin_destroy(ena_dev);
2099 : :
2100 : 0 : return ret;
2101 : : }
2102 : :
2103 : 0 : int ena_com_create_io_queue(struct ena_com_dev *ena_dev,
2104 : : struct ena_com_create_io_ctx *ctx)
2105 : : {
2106 : : struct ena_com_io_sq *io_sq;
2107 : : struct ena_com_io_cq *io_cq;
2108 : : int ret;
2109 : :
2110 [ # # ]: 0 : if (ctx->qid >= ENA_TOTAL_NUM_QUEUES) {
2111 : 0 : ena_trc_err(ena_dev, "Qid (%d) is bigger than max num of queues (%d)\n",
2112 : : ctx->qid, ENA_TOTAL_NUM_QUEUES);
2113 : 0 : return ENA_COM_INVAL;
2114 : : }
2115 : :
2116 : 0 : io_sq = &ena_dev->io_sq_queues[ctx->qid];
2117 [ # # ]: 0 : io_cq = &ena_dev->io_cq_queues[ctx->qid];
2118 : :
2119 : : memset(io_sq, 0x0, sizeof(*io_sq));
2120 : : memset(io_cq, 0x0, sizeof(*io_cq));
2121 : :
2122 : : /* Init CQ */
2123 : 0 : io_cq->q_depth = ctx->queue_size;
2124 : 0 : io_cq->direction = ctx->direction;
2125 : 0 : io_cq->qid = ctx->qid;
2126 : :
2127 : 0 : io_cq->msix_vector = ctx->msix_vector;
2128 : :
2129 : 0 : io_sq->q_depth = ctx->queue_size;
2130 : 0 : io_sq->direction = ctx->direction;
2131 : 0 : io_sq->qid = ctx->qid;
2132 : :
2133 : 0 : io_sq->mem_queue_type = ctx->mem_queue_type;
2134 : :
2135 [ # # ]: 0 : if (ctx->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
2136 : : /* header length is limited to 8 bits */
2137 : 0 : io_sq->tx_max_header_size =
2138 : 0 : ENA_MIN32(ena_dev->tx_max_header_size, SZ_256);
2139 : :
2140 : 0 : ret = ena_com_init_io_sq(ena_dev, ctx, io_sq);
2141 [ # # ]: 0 : if (ret)
2142 : 0 : goto error;
2143 : 0 : ret = ena_com_init_io_cq(ena_dev, ctx, io_cq);
2144 [ # # ]: 0 : if (ret)
2145 : 0 : goto error;
2146 : :
2147 : 0 : ret = ena_com_create_io_cq(ena_dev, io_cq);
2148 [ # # ]: 0 : if (ret)
2149 : 0 : goto error;
2150 : :
2151 : 0 : ret = ena_com_create_io_sq(ena_dev, io_sq, io_cq->idx);
2152 [ # # ]: 0 : if (ret)
2153 : 0 : goto destroy_io_cq;
2154 : :
2155 : : return 0;
2156 : :
2157 : : destroy_io_cq:
2158 : 0 : ena_com_destroy_io_cq(ena_dev, io_cq);
2159 : 0 : error:
2160 : 0 : ena_com_io_queue_free(ena_dev, io_sq, io_cq);
2161 : 0 : return ret;
2162 : : }
2163 : :
2164 : 0 : void ena_com_destroy_io_queue(struct ena_com_dev *ena_dev, u16 qid)
2165 : : {
2166 : : struct ena_com_io_sq *io_sq;
2167 : : struct ena_com_io_cq *io_cq;
2168 : :
2169 [ # # ]: 0 : if (qid >= ENA_TOTAL_NUM_QUEUES) {
2170 : 0 : ena_trc_err(ena_dev, "Qid (%d) is bigger than max num of queues (%d)\n",
2171 : : qid, ENA_TOTAL_NUM_QUEUES);
2172 : 0 : return;
2173 : : }
2174 : :
2175 : 0 : io_sq = &ena_dev->io_sq_queues[qid];
2176 : 0 : io_cq = &ena_dev->io_cq_queues[qid];
2177 : :
2178 : 0 : ena_com_destroy_io_sq(ena_dev, io_sq);
2179 : 0 : ena_com_destroy_io_cq(ena_dev, io_cq);
2180 : :
2181 : 0 : ena_com_io_queue_free(ena_dev, io_sq, io_cq);
2182 : : }
2183 : :
2184 : 0 : int ena_com_get_link_params(struct ena_com_dev *ena_dev,
2185 : : struct ena_admin_get_feat_resp *resp)
2186 : : {
2187 : 0 : return ena_com_get_feature(ena_dev, resp, ENA_ADMIN_LINK_CONFIG, 0);
2188 : : }
2189 : :
2190 : 0 : static int ena_get_dev_stats(struct ena_com_dev *ena_dev,
2191 : : struct ena_com_stats_ctx *ctx,
2192 : : enum ena_admin_get_stats_type type)
2193 : : {
2194 : 0 : struct ena_admin_acq_get_stats_resp *get_resp = &ctx->get_resp;
2195 : 0 : struct ena_admin_aq_get_stats_cmd *get_cmd = &ctx->get_cmd;
2196 : : struct ena_com_admin_queue *admin_queue;
2197 : : int ret;
2198 : :
2199 : 0 : admin_queue = &ena_dev->admin_queue;
2200 : :
2201 : 0 : get_cmd->aq_common_descriptor.opcode = ENA_ADMIN_GET_STATS;
2202 : 0 : get_cmd->aq_common_descriptor.flags = 0;
2203 : 0 : get_cmd->type = type;
2204 : :
2205 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2206 : : (struct ena_admin_aq_entry *)get_cmd,
2207 : : sizeof(*get_cmd),
2208 : : (struct ena_admin_acq_entry *)get_resp,
2209 : : sizeof(*get_resp));
2210 : :
2211 [ # # ]: 0 : if (unlikely(ret))
2212 : 0 : ena_trc_err(ena_dev, "Failed to get stats. error: %d\n", ret);
2213 : :
2214 : 0 : return ret;
2215 : : }
2216 : :
2217 [ # # ]: 0 : static void ena_com_set_supported_customer_metrics(struct ena_com_dev *ena_dev)
2218 : : {
2219 : : struct ena_customer_metrics *customer_metrics;
2220 : : struct ena_com_stats_ctx ctx;
2221 : : int ret;
2222 : :
2223 : : customer_metrics = &ena_dev->customer_metrics;
2224 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_CUSTOMER_METRICS)) {
2225 : 0 : customer_metrics->supported_metrics = ENA_ADMIN_CUSTOMER_METRICS_MIN_SUPPORT_MASK;
2226 : 0 : return;
2227 : : }
2228 : :
2229 : : memset(&ctx, 0x0, sizeof(ctx));
2230 : 0 : ctx.get_cmd.requested_metrics = ENA_ADMIN_CUSTOMER_METRICS_SUPPORT_MASK;
2231 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_CUSTOMER_METRICS);
2232 [ # # ]: 0 : if (likely(ret == 0))
2233 : 0 : customer_metrics->supported_metrics =
2234 : 0 : ctx.get_resp.u.customer_metrics.reported_metrics;
2235 : : else
2236 : 0 : ena_trc_err(ena_dev, "Failed to query customer metrics support. error: %d\n", ret);
2237 : : }
2238 : :
2239 : 0 : int ena_com_get_dev_attr_feat(struct ena_com_dev *ena_dev,
2240 : : struct ena_com_dev_get_features_ctx *get_feat_ctx)
2241 : : {
2242 : : struct ena_admin_get_feat_resp get_resp;
2243 : : int rc;
2244 : :
2245 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2246 : : ENA_ADMIN_DEVICE_ATTRIBUTES, 0);
2247 [ # # ]: 0 : if (rc)
2248 : : return rc;
2249 : :
2250 [ # # ]: 0 : memcpy(&get_feat_ctx->dev_attr, &get_resp.u.dev_attr,
2251 : : sizeof(get_resp.u.dev_attr));
2252 : :
2253 : 0 : ena_dev->supported_features = get_resp.u.dev_attr.supported_features;
2254 : 0 : ena_dev->capabilities = get_resp.u.dev_attr.capabilities;
2255 : :
2256 [ # # ]: 0 : if (ena_dev->supported_features & BIT(ENA_ADMIN_MAX_QUEUES_EXT)) {
2257 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2258 : : ENA_ADMIN_MAX_QUEUES_EXT,
2259 : : ENA_FEATURE_MAX_QUEUE_EXT_VER);
2260 [ # # ]: 0 : if (rc)
2261 : : return rc;
2262 : :
2263 [ # # ]: 0 : if (get_resp.u.max_queue_ext.version != ENA_FEATURE_MAX_QUEUE_EXT_VER)
2264 : : return ENA_COM_INVAL;
2265 : :
2266 [ # # ]: 0 : memcpy(&get_feat_ctx->max_queue_ext, &get_resp.u.max_queue_ext,
2267 : : sizeof(get_resp.u.max_queue_ext));
2268 : 0 : ena_dev->tx_max_header_size =
2269 : 0 : get_resp.u.max_queue_ext.max_queue_ext.max_tx_header_size;
2270 : : } else {
2271 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2272 : : ENA_ADMIN_MAX_QUEUES_NUM, 0);
2273 [ # # ]: 0 : memcpy(&get_feat_ctx->max_queues, &get_resp.u.max_queue,
2274 : : sizeof(get_resp.u.max_queue));
2275 : 0 : ena_dev->tx_max_header_size =
2276 : 0 : get_resp.u.max_queue.max_header_size;
2277 : :
2278 [ # # ]: 0 : if (rc)
2279 : : return rc;
2280 : : }
2281 : :
2282 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2283 : : ENA_ADMIN_AENQ_CONFIG, 0);
2284 [ # # ]: 0 : if (rc)
2285 : : return rc;
2286 : :
2287 [ # # ]: 0 : memcpy(&get_feat_ctx->aenq, &get_resp.u.aenq,
2288 : : sizeof(get_resp.u.aenq));
2289 : :
2290 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2291 : : ENA_ADMIN_STATELESS_OFFLOAD_CONFIG, 0);
2292 [ # # ]: 0 : if (rc)
2293 : : return rc;
2294 : :
2295 [ # # ]: 0 : memcpy(&get_feat_ctx->offload, &get_resp.u.offload,
2296 : : sizeof(get_resp.u.offload));
2297 : :
2298 : : /* Driver hints isn't mandatory admin command. So in case the
2299 : : * command isn't supported set driver hints to 0
2300 : : */
2301 : : rc = ena_com_get_feature(ena_dev, &get_resp, ENA_ADMIN_HW_HINTS, 0);
2302 : :
2303 [ # # ]: 0 : if (!rc)
2304 [ # # ]: 0 : memcpy(&get_feat_ctx->hw_hints, &get_resp.u.hw_hints,
2305 : : sizeof(get_resp.u.hw_hints));
2306 [ # # ]: 0 : else if (rc == ENA_COM_UNSUPPORTED)
2307 : 0 : memset(&get_feat_ctx->hw_hints, 0x0, sizeof(get_feat_ctx->hw_hints));
2308 : : else
2309 : : return rc;
2310 : :
2311 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2312 : : ENA_ADMIN_LLQ, ENA_ADMIN_LLQ_FEATURE_VERSION_1);
2313 [ # # ]: 0 : if (!rc)
2314 [ # # ]: 0 : memcpy(&get_feat_ctx->llq, &get_resp.u.llq,
2315 : : sizeof(get_resp.u.llq));
2316 [ # # ]: 0 : else if (rc == ENA_COM_UNSUPPORTED)
2317 : 0 : memset(&get_feat_ctx->llq, 0x0, sizeof(get_feat_ctx->llq));
2318 : : else
2319 : : return rc;
2320 : :
2321 : 0 : ena_com_set_supported_customer_metrics(ena_dev);
2322 : :
2323 : 0 : return 0;
2324 : : }
2325 : :
2326 : 0 : void ena_com_admin_q_comp_intr_handler(struct ena_com_dev *ena_dev)
2327 : : {
2328 : 0 : ena_com_handle_admin_completion(&ena_dev->admin_queue);
2329 : 0 : }
2330 : :
2331 : : /* ena_handle_specific_aenq_event:
2332 : : * return the handler that is relevant to the specific event group
2333 : : */
2334 : : static ena_aenq_handler ena_com_get_specific_aenq_cb(struct ena_com_dev *ena_dev,
2335 : : u16 group)
2336 : : {
2337 : 0 : struct ena_aenq_handlers *aenq_handlers = ena_dev->aenq.aenq_handlers;
2338 : :
2339 [ # # ]: 0 : if ((group < ENA_MAX_HANDLERS) && aenq_handlers->handlers[group])
2340 : : return aenq_handlers->handlers[group];
2341 : :
2342 : 0 : return aenq_handlers->unimplemented_handler;
2343 : : }
2344 : :
2345 : : /* ena_aenq_intr_handler:
2346 : : * handles the aenq incoming events.
2347 : : * pop events from the queue and apply the specific handler
2348 : : */
2349 : 0 : void ena_com_aenq_intr_handler(struct ena_com_dev *ena_dev, void *data)
2350 : : {
2351 : : struct ena_admin_aenq_entry *aenq_e;
2352 : : struct ena_admin_aenq_common_desc *aenq_common;
2353 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
2354 : : u64 timestamp;
2355 : : ena_aenq_handler handler_cb;
2356 : : u16 masked_head, processed = 0;
2357 : : u8 phase;
2358 : :
2359 : 0 : masked_head = aenq->head & (aenq->q_depth - 1);
2360 : 0 : phase = aenq->phase;
2361 : 0 : aenq_e = &aenq->entries[masked_head]; /* Get first entry */
2362 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2363 : :
2364 : : /* Go over all the events */
2365 : 0 : while ((READ_ONCE8(aenq_common->flags) &
2366 [ # # ]: 0 : ENA_ADMIN_AENQ_COMMON_DESC_PHASE_MASK) == phase) {
2367 : : /* Make sure the phase bit (ownership) is as expected before
2368 : : * reading the rest of the descriptor.
2369 : : */
2370 : : dma_rmb();
2371 : :
2372 : 0 : timestamp = (u64)aenq_common->timestamp_low |
2373 : 0 : ((u64)aenq_common->timestamp_high << 32);
2374 : :
2375 : 0 : ena_trc_dbg(ena_dev, "AENQ! Group[%x] Syndrome[%x] timestamp: [%" ENA_PRIU64 "s]\n",
2376 : : aenq_common->group,
2377 : : aenq_common->syndrome,
2378 : : timestamp);
2379 : :
2380 : : /* Handle specific event*/
2381 : 0 : handler_cb = ena_com_get_specific_aenq_cb(ena_dev,
2382 [ # # ]: 0 : aenq_common->group);
2383 : 0 : handler_cb(data, aenq_e); /* call the actual event handler*/
2384 : :
2385 : : /* Get next event entry */
2386 : 0 : masked_head++;
2387 : 0 : processed++;
2388 : :
2389 [ # # ]: 0 : if (unlikely(masked_head == aenq->q_depth)) {
2390 : : masked_head = 0;
2391 : 0 : phase = !phase;
2392 : : }
2393 : 0 : aenq_e = &aenq->entries[masked_head];
2394 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2395 : : }
2396 : :
2397 : 0 : aenq->head += processed;
2398 : 0 : aenq->phase = phase;
2399 : :
2400 : : /* Don't update aenq doorbell if there weren't any processed events */
2401 [ # # ]: 0 : if (!processed)
2402 : : return;
2403 : :
2404 : : /* write the aenq doorbell after all AENQ descriptors were read */
2405 : : mb();
2406 : 0 : ENA_REG_WRITE32_RELAXED(ena_dev->bus, (u32)aenq->head,
2407 : : ena_dev->reg_bar + ENA_REGS_AENQ_HEAD_DB_OFF);
2408 : 0 : mmiowb();
2409 : : }
2410 : :
2411 : 0 : int ena_com_dev_reset(struct ena_com_dev *ena_dev,
2412 : : enum ena_regs_reset_reason_types reset_reason)
2413 : : {
2414 : : u32 reset_reason_msb, reset_reason_lsb;
2415 : : u32 stat, timeout, cap, reset_val;
2416 : : int rc;
2417 : :
2418 : 0 : stat = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
2419 : 0 : cap = ena_com_reg_bar_read32(ena_dev, ENA_REGS_CAPS_OFF);
2420 : :
2421 [ # # ]: 0 : if (unlikely((stat == ENA_MMIO_READ_TIMEOUT) ||
2422 : : (cap == ENA_MMIO_READ_TIMEOUT))) {
2423 : 0 : ena_trc_err(ena_dev, "Reg read32 timeout occurred\n");
2424 : 0 : return ENA_COM_TIMER_EXPIRED;
2425 : : }
2426 : :
2427 [ # # ]: 0 : if ((stat & ENA_REGS_DEV_STS_READY_MASK) == 0) {
2428 : 0 : ena_trc_err(ena_dev, "Device isn't ready, can't reset device\n");
2429 : 0 : return ENA_COM_INVAL;
2430 : : }
2431 : :
2432 : 0 : timeout = (cap & ENA_REGS_CAPS_RESET_TIMEOUT_MASK) >>
2433 : : ENA_REGS_CAPS_RESET_TIMEOUT_SHIFT;
2434 [ # # ]: 0 : if (timeout == 0) {
2435 : 0 : ena_trc_err(ena_dev, "Invalid timeout value\n");
2436 : 0 : return ENA_COM_INVAL;
2437 : : }
2438 : :
2439 : : /* start reset */
2440 : : reset_val = ENA_REGS_DEV_CTL_DEV_RESET_MASK;
2441 : :
2442 : : /* For backward compatibility, device will interpret
2443 : : * bits 24-27 as MSB, bits 28-31 as LSB
2444 : : */
2445 : : reset_reason_lsb = ENA_FIELD_GET(reset_reason, ENA_RESET_REASON_LSB_MASK,
2446 : : ENA_RESET_REASON_LSB_OFFSET);
2447 : :
2448 : 0 : reset_reason_msb = ENA_FIELD_GET(reset_reason, ENA_RESET_REASON_MSB_MASK,
2449 : : ENA_RESET_REASON_MSB_OFFSET);
2450 : :
2451 [ # # ]: 0 : reset_val |= reset_reason_lsb << ENA_REGS_DEV_CTL_RESET_REASON_SHIFT;
2452 : :
2453 [ # # ]: 0 : if (ena_com_get_cap(ena_dev, ENA_ADMIN_EXTENDED_RESET_REASONS)) {
2454 : 0 : reset_val |= reset_reason_msb << ENA_REGS_DEV_CTL_RESET_REASON_EXT_SHIFT;
2455 [ # # ]: 0 : } else if (reset_reason_msb) {
2456 : : /* In case the device does not support intended
2457 : : * extended reset reason fallback to generic
2458 : : */
2459 : : reset_val = ENA_REGS_DEV_CTL_DEV_RESET_MASK;
2460 : : reset_val |= (ENA_REGS_RESET_GENERIC << ENA_REGS_DEV_CTL_RESET_REASON_SHIFT) &
2461 : : ENA_REGS_DEV_CTL_RESET_REASON_MASK;
2462 : : }
2463 : 0 : ENA_REG_WRITE32(ena_dev->bus, reset_val, ena_dev->reg_bar + ENA_REGS_DEV_CTL_OFF);
2464 : :
2465 : : /* Write again the MMIO read request address */
2466 : 0 : ena_com_mmio_reg_read_request_write_dev_addr(ena_dev);
2467 : :
2468 : 0 : rc = wait_for_reset_state(ena_dev, timeout,
2469 : : ENA_REGS_DEV_STS_RESET_IN_PROGRESS_MASK);
2470 [ # # ]: 0 : if (rc != 0) {
2471 : 0 : ena_trc_err(ena_dev, "Reset indication didn't turn on\n");
2472 : 0 : return rc;
2473 : : }
2474 : :
2475 : : /* reset done */
2476 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0, ena_dev->reg_bar + ENA_REGS_DEV_CTL_OFF);
2477 : 0 : rc = wait_for_reset_state(ena_dev, timeout, 0);
2478 [ # # ]: 0 : if (rc != 0) {
2479 : 0 : ena_trc_err(ena_dev, "Reset indication didn't turn off\n");
2480 : 0 : return rc;
2481 : : }
2482 : :
2483 : 0 : timeout = (cap & ENA_REGS_CAPS_ADMIN_CMD_TO_MASK) >>
2484 : : ENA_REGS_CAPS_ADMIN_CMD_TO_SHIFT;
2485 [ # # ]: 0 : if (timeout)
2486 : : /* the resolution of timeout reg is 100ms */
2487 : 0 : ena_dev->admin_queue.completion_timeout = timeout * 100000;
2488 : : else
2489 : 0 : ena_dev->admin_queue.completion_timeout = ADMIN_CMD_TIMEOUT_US;
2490 : :
2491 : : return 0;
2492 : : }
2493 : :
2494 [ # # ]: 0 : int ena_com_get_eni_stats(struct ena_com_dev *ena_dev,
2495 : : struct ena_admin_eni_stats *stats)
2496 : : {
2497 : : struct ena_com_stats_ctx ctx;
2498 : : int ret;
2499 : :
2500 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_ENI_STATS)) {
2501 : 0 : ena_trc_err(ena_dev, "Capability %d isn't supported\n", ENA_ADMIN_ENI_STATS);
2502 : 0 : return ENA_COM_UNSUPPORTED;
2503 : : }
2504 : :
2505 : : memset(&ctx, 0x0, sizeof(ctx));
2506 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_ENI);
2507 [ # # ]: 0 : if (likely(ret == 0))
2508 : : memcpy(stats, &ctx.get_resp.u.eni_stats,
2509 : : sizeof(ctx.get_resp.u.eni_stats));
2510 : :
2511 : : return ret;
2512 : : }
2513 : :
2514 [ # # ]: 0 : int ena_com_get_ena_srd_info(struct ena_com_dev *ena_dev,
2515 : : struct ena_admin_ena_srd_info *info)
2516 : : {
2517 : : struct ena_com_stats_ctx ctx;
2518 : : int ret;
2519 : :
2520 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_ENA_SRD_INFO)) {
2521 : 0 : ena_trc_err(ena_dev, "Capability %d isn't supported\n", ENA_ADMIN_ENA_SRD_INFO);
2522 : 0 : return ENA_COM_UNSUPPORTED;
2523 : : }
2524 : :
2525 : : memset(&ctx, 0x0, sizeof(ctx));
2526 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_ENA_SRD);
2527 [ # # ]: 0 : if (likely(ret == 0))
2528 : : memcpy(info, &ctx.get_resp.u.ena_srd_info,
2529 : : sizeof(ctx.get_resp.u.ena_srd_info));
2530 : :
2531 : : return ret;
2532 : : }
2533 : :
2534 : 0 : int ena_com_get_dev_basic_stats(struct ena_com_dev *ena_dev,
2535 : : struct ena_admin_basic_stats *stats)
2536 : : {
2537 : : struct ena_com_stats_ctx ctx;
2538 : : int ret;
2539 : :
2540 : : memset(&ctx, 0x0, sizeof(ctx));
2541 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_BASIC);
2542 [ # # ]: 0 : if (likely(ret == 0))
2543 : : memcpy(stats, &ctx.get_resp.u.basic_stats,
2544 : : sizeof(ctx.get_resp.u.basic_stats));
2545 : :
2546 : 0 : return ret;
2547 : : }
2548 : :
2549 : 0 : int ena_com_get_customer_metrics(struct ena_com_dev *ena_dev, char *buffer, u32 len)
2550 : : {
2551 : : struct ena_admin_aq_get_stats_cmd *get_cmd;
2552 : : struct ena_com_stats_ctx ctx;
2553 : : int ret;
2554 : :
2555 [ # # ]: 0 : if (unlikely(len > ena_dev->customer_metrics.buffer_len)) {
2556 : 0 : ena_trc_err(ena_dev, "Invalid buffer size %u. The given buffer is too big.\n", len);
2557 : 0 : return ENA_COM_INVAL;
2558 : : }
2559 : :
2560 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_CUSTOMER_METRICS)) {
2561 : 0 : ena_trc_err(ena_dev, "Capability %d not supported.\n", ENA_ADMIN_CUSTOMER_METRICS);
2562 : 0 : return ENA_COM_UNSUPPORTED;
2563 : : }
2564 : :
2565 [ # # ]: 0 : if (!ena_dev->customer_metrics.supported_metrics) {
2566 : 0 : ena_trc_err(ena_dev, "No supported customer metrics.\n");
2567 : 0 : return ENA_COM_UNSUPPORTED;
2568 : : }
2569 : :
2570 : : get_cmd = &ctx.get_cmd;
2571 : : memset(&ctx, 0x0, sizeof(ctx));
2572 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2573 : : &get_cmd->u.control_buffer.address,
2574 : : ena_dev->customer_metrics.buffer_dma_addr);
2575 [ # # ]: 0 : if (unlikely(ret)) {
2576 : 0 : ena_trc_err(ena_dev, "Memory address set failed.\n");
2577 : 0 : return ret;
2578 : : }
2579 : :
2580 : 0 : get_cmd->u.control_buffer.length = ena_dev->customer_metrics.buffer_len;
2581 : 0 : get_cmd->requested_metrics = ena_dev->customer_metrics.supported_metrics;
2582 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_CUSTOMER_METRICS);
2583 [ # # ]: 0 : if (likely(ret == 0))
2584 [ # # ]: 0 : memcpy(buffer, ena_dev->customer_metrics.buffer_virt_addr, len);
2585 : : else
2586 : 0 : ena_trc_err(ena_dev, "Failed to get customer metrics. error: %d\n", ret);
2587 : :
2588 : : return ret;
2589 : : }
2590 : :
2591 [ # # ]: 0 : int ena_com_set_dev_mtu(struct ena_com_dev *ena_dev, u32 mtu)
2592 : : {
2593 : : struct ena_com_admin_queue *admin_queue;
2594 : : struct ena_admin_set_feat_cmd cmd;
2595 : : struct ena_admin_set_feat_resp resp;
2596 : : int ret;
2597 : :
2598 : : if (!ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_MTU)) {
2599 : 0 : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n", ENA_ADMIN_MTU);
2600 : 0 : return ENA_COM_UNSUPPORTED;
2601 : : }
2602 : :
2603 : : memset(&cmd, 0x0, sizeof(cmd));
2604 : 0 : admin_queue = &ena_dev->admin_queue;
2605 : :
2606 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2607 : : cmd.aq_common_descriptor.flags = 0;
2608 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_MTU;
2609 : 0 : cmd.u.mtu.mtu = mtu;
2610 : :
2611 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2612 : : (struct ena_admin_aq_entry *)&cmd,
2613 : : sizeof(cmd),
2614 : : (struct ena_admin_acq_entry *)&resp,
2615 : : sizeof(resp));
2616 : :
2617 [ # # ]: 0 : if (unlikely(ret))
2618 : 0 : ena_trc_err(ena_dev, "Failed to set mtu %d. error: %d\n", mtu, ret);
2619 : :
2620 : : return ret;
2621 : : }
2622 : :
2623 : 0 : int ena_com_get_offload_settings(struct ena_com_dev *ena_dev,
2624 : : struct ena_admin_feature_offload_desc *offload)
2625 : : {
2626 : : int ret;
2627 : : struct ena_admin_get_feat_resp resp;
2628 : :
2629 : : ret = ena_com_get_feature(ena_dev, &resp,
2630 : : ENA_ADMIN_STATELESS_OFFLOAD_CONFIG, 0);
2631 [ # # ]: 0 : if (unlikely(ret)) {
2632 : 0 : ena_trc_err(ena_dev, "Failed to get offload capabilities %d\n", ret);
2633 : 0 : return ret;
2634 : : }
2635 : :
2636 : : memcpy(offload, &resp.u.offload, sizeof(resp.u.offload));
2637 : :
2638 : : return 0;
2639 : : }
2640 : :
2641 : 0 : int ena_com_set_hash_function(struct ena_com_dev *ena_dev)
2642 : : {
2643 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2644 : : struct ena_rss *rss = &ena_dev->rss;
2645 : : struct ena_admin_set_feat_cmd cmd;
2646 : : struct ena_admin_set_feat_resp resp;
2647 : : struct ena_admin_get_feat_resp get_resp;
2648 : : int ret;
2649 : :
2650 : : if (!ena_com_check_supported_feature_id(ena_dev,
2651 : : ENA_ADMIN_RSS_HASH_FUNCTION)) {
2652 : 0 : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
2653 : : ENA_ADMIN_RSS_HASH_FUNCTION);
2654 : 0 : return ENA_COM_UNSUPPORTED;
2655 : : }
2656 : :
2657 : : /* Validate hash function is supported */
2658 : : ret = ena_com_get_feature(ena_dev, &get_resp,
2659 : : ENA_ADMIN_RSS_HASH_FUNCTION, 0);
2660 [ # # ]: 0 : if (unlikely(ret))
2661 : : return ret;
2662 : :
2663 [ # # ]: 0 : if (!(get_resp.u.flow_hash_func.supported_func & BIT(rss->hash_func))) {
2664 : 0 : ena_trc_err(ena_dev, "Func hash %d isn't supported by device, abort\n",
2665 : : rss->hash_func);
2666 : 0 : return ENA_COM_UNSUPPORTED;
2667 : : }
2668 : :
2669 : : memset(&cmd, 0x0, sizeof(cmd));
2670 : :
2671 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2672 : 0 : cmd.aq_common_descriptor.flags =
2673 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
2674 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_HASH_FUNCTION;
2675 : 0 : cmd.u.flow_hash_func.init_val = rss->hash_init_val;
2676 : 0 : cmd.u.flow_hash_func.selected_func = 1 << rss->hash_func;
2677 : :
2678 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2679 : : &cmd.control_buffer.address,
2680 : : rss->hash_key_dma_addr);
2681 [ # # ]: 0 : if (unlikely(ret)) {
2682 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
2683 : 0 : return ret;
2684 : : }
2685 : :
2686 : 0 : cmd.control_buffer.length = sizeof(*rss->hash_key);
2687 : :
2688 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2689 : : (struct ena_admin_aq_entry *)&cmd,
2690 : : sizeof(cmd),
2691 : : (struct ena_admin_acq_entry *)&resp,
2692 : : sizeof(resp));
2693 [ # # ]: 0 : if (unlikely(ret)) {
2694 : 0 : ena_trc_err(ena_dev, "Failed to set hash function %d. error: %d\n",
2695 : : rss->hash_func, ret);
2696 : 0 : return ENA_COM_INVAL;
2697 : : }
2698 : :
2699 : : return 0;
2700 : : }
2701 : :
2702 : 0 : int ena_com_fill_hash_function(struct ena_com_dev *ena_dev,
2703 : : enum ena_admin_hash_functions func,
2704 : : const u8 *key, u16 key_len, u32 init_val)
2705 : : {
2706 : : struct ena_admin_feature_rss_flow_hash_control *hash_key;
2707 : : struct ena_admin_get_feat_resp get_resp;
2708 : : enum ena_admin_hash_functions old_func;
2709 : : struct ena_rss *rss = &ena_dev->rss;
2710 : : int rc;
2711 : :
2712 : 0 : hash_key = rss->hash_key;
2713 : :
2714 : : /* Make sure size is a mult of DWs */
2715 [ # # ]: 0 : if (unlikely(key_len & 0x3))
2716 : : return ENA_COM_INVAL;
2717 : :
2718 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2719 : : ENA_ADMIN_RSS_HASH_FUNCTION,
2720 : : rss->hash_key_dma_addr,
2721 : : sizeof(*rss->hash_key), 0);
2722 [ # # ]: 0 : if (unlikely(rc))
2723 : : return rc;
2724 : :
2725 [ # # ]: 0 : if (!(BIT(func) & get_resp.u.flow_hash_func.supported_func)) {
2726 : 0 : ena_trc_err(ena_dev, "Flow hash function %d isn't supported\n", func);
2727 : 0 : return ENA_COM_UNSUPPORTED;
2728 : : }
2729 : :
2730 [ # # ]: 0 : if (func == ENA_ADMIN_TOEPLITZ && key) {
2731 [ # # ]: 0 : if (key_len != sizeof(hash_key->key)) {
2732 : 0 : ena_trc_err(ena_dev, "key len (%u) doesn't equal the supported size (%zu)\n",
2733 : : key_len, sizeof(hash_key->key));
2734 : 0 : return ENA_COM_INVAL;
2735 : : }
2736 [ # # ]: 0 : memcpy(hash_key->key, key, key_len);
2737 : 0 : hash_key->key_parts = key_len / sizeof(hash_key->key[0]);
2738 : : }
2739 : :
2740 : 0 : rss->hash_init_val = init_val;
2741 : 0 : old_func = rss->hash_func;
2742 : 0 : rss->hash_func = func;
2743 : 0 : rc = ena_com_set_hash_function(ena_dev);
2744 : :
2745 : : /* Restore the old function */
2746 [ # # ]: 0 : if (unlikely(rc))
2747 : 0 : rss->hash_func = old_func;
2748 : :
2749 : : return rc;
2750 : : }
2751 : :
2752 : 0 : int ena_com_get_hash_function(struct ena_com_dev *ena_dev,
2753 : : enum ena_admin_hash_functions *func)
2754 : : {
2755 : : struct ena_rss *rss = &ena_dev->rss;
2756 : : struct ena_admin_get_feat_resp get_resp;
2757 : : int rc;
2758 : :
2759 [ # # ]: 0 : if (unlikely(!func))
2760 : : return ENA_COM_INVAL;
2761 : :
2762 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2763 : : ENA_ADMIN_RSS_HASH_FUNCTION,
2764 : : rss->hash_key_dma_addr,
2765 : : sizeof(*rss->hash_key), 0);
2766 [ # # ]: 0 : if (unlikely(rc))
2767 : : return rc;
2768 : :
2769 : : /* ENA_FFS() returns 1 in case the lsb is set */
2770 : 0 : rss->hash_func = ENA_FFS(get_resp.u.flow_hash_func.selected_func);
2771 [ # # ]: 0 : if (rss->hash_func)
2772 : 0 : rss->hash_func--;
2773 : :
2774 : 0 : *func = rss->hash_func;
2775 : :
2776 : 0 : return 0;
2777 : : }
2778 : :
2779 : 0 : int ena_com_get_hash_key(struct ena_com_dev *ena_dev, u8 *key)
2780 : : {
2781 : 0 : struct ena_admin_feature_rss_flow_hash_control *hash_key =
2782 : : ena_dev->rss.hash_key;
2783 : :
2784 [ # # ]: 0 : if (key)
2785 : 0 : memcpy(key, hash_key->key,
2786 [ # # ]: 0 : (size_t)(hash_key->key_parts) * sizeof(hash_key->key[0]));
2787 : :
2788 : 0 : return 0;
2789 : : }
2790 : :
2791 : 0 : int ena_com_get_hash_ctrl(struct ena_com_dev *ena_dev,
2792 : : enum ena_admin_flow_hash_proto proto,
2793 : : u16 *fields)
2794 : : {
2795 : : struct ena_rss *rss = &ena_dev->rss;
2796 : : struct ena_admin_get_feat_resp get_resp;
2797 : : int rc;
2798 : :
2799 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2800 : : ENA_ADMIN_RSS_HASH_INPUT,
2801 : : rss->hash_ctrl_dma_addr,
2802 : : sizeof(*rss->hash_ctrl), 0);
2803 [ # # ]: 0 : if (unlikely(rc))
2804 : : return rc;
2805 : :
2806 [ # # ]: 0 : if (fields)
2807 : 0 : *fields = rss->hash_ctrl->selected_fields[proto].fields;
2808 : :
2809 : : return 0;
2810 : : }
2811 : :
2812 : 0 : int ena_com_set_hash_ctrl(struct ena_com_dev *ena_dev)
2813 : : {
2814 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2815 : : struct ena_rss *rss = &ena_dev->rss;
2816 : : struct ena_admin_feature_rss_hash_control *hash_ctrl = rss->hash_ctrl;
2817 : : struct ena_admin_set_feat_cmd cmd;
2818 : : struct ena_admin_set_feat_resp resp;
2819 : : int ret;
2820 : :
2821 : : if (!ena_com_check_supported_feature_id(ena_dev,
2822 : : ENA_ADMIN_RSS_HASH_INPUT)) {
2823 : 0 : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
2824 : : ENA_ADMIN_RSS_HASH_INPUT);
2825 : 0 : return ENA_COM_UNSUPPORTED;
2826 : : }
2827 : :
2828 : : memset(&cmd, 0x0, sizeof(cmd));
2829 : :
2830 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2831 : 0 : cmd.aq_common_descriptor.flags =
2832 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
2833 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_HASH_INPUT;
2834 : 0 : cmd.u.flow_hash_input.enabled_input_sort =
2835 : : ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L3_SORT_MASK |
2836 : : ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L4_SORT_MASK;
2837 : :
2838 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2839 : : &cmd.control_buffer.address,
2840 : : rss->hash_ctrl_dma_addr);
2841 [ # # ]: 0 : if (unlikely(ret)) {
2842 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
2843 : 0 : return ret;
2844 : : }
2845 : 0 : cmd.control_buffer.length = sizeof(*hash_ctrl);
2846 : :
2847 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2848 : : (struct ena_admin_aq_entry *)&cmd,
2849 : : sizeof(cmd),
2850 : : (struct ena_admin_acq_entry *)&resp,
2851 : : sizeof(resp));
2852 [ # # ]: 0 : if (unlikely(ret))
2853 : 0 : ena_trc_err(ena_dev, "Failed to set hash input. error: %d\n", ret);
2854 : :
2855 : : return ret;
2856 : : }
2857 : :
2858 : 0 : int ena_com_set_default_hash_ctrl(struct ena_com_dev *ena_dev)
2859 : : {
2860 : : struct ena_rss *rss = &ena_dev->rss;
2861 : 0 : struct ena_admin_feature_rss_hash_control *hash_ctrl =
2862 : : rss->hash_ctrl;
2863 : : u16 available_fields = 0;
2864 : : int rc, i;
2865 : :
2866 : : /* Get the supported hash input */
2867 : 0 : rc = ena_com_get_hash_ctrl(ena_dev, 0, NULL);
2868 [ # # ]: 0 : if (unlikely(rc))
2869 : : return rc;
2870 : :
2871 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_TCP4].fields =
2872 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2873 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2874 : :
2875 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_UDP4].fields =
2876 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2877 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2878 : :
2879 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_TCP6].fields =
2880 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2881 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2882 : :
2883 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_UDP6].fields =
2884 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2885 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2886 : :
2887 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP4].fields =
2888 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
2889 : :
2890 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP6].fields =
2891 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
2892 : :
2893 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP4_FRAG].fields =
2894 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
2895 : :
2896 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_NOT_IP].fields =
2897 : : ENA_ADMIN_RSS_L2_DA | ENA_ADMIN_RSS_L2_SA;
2898 : :
2899 [ # # ]: 0 : for (i = 0; i < ENA_ADMIN_RSS_PROTO_NUM; i++) {
2900 : 0 : available_fields = hash_ctrl->selected_fields[i].fields &
2901 : 0 : hash_ctrl->supported_fields[i].fields;
2902 [ # # ]: 0 : if (available_fields != hash_ctrl->selected_fields[i].fields) {
2903 : 0 : ena_trc_err(ena_dev, "Hash control doesn't support all the desire configuration. proto %x supported %x selected %x\n",
2904 : : i, hash_ctrl->supported_fields[i].fields,
2905 : : hash_ctrl->selected_fields[i].fields);
2906 : 0 : return ENA_COM_UNSUPPORTED;
2907 : : }
2908 : : }
2909 : :
2910 : 0 : rc = ena_com_set_hash_ctrl(ena_dev);
2911 : :
2912 : : /* In case of failure, restore the old hash ctrl */
2913 [ # # ]: 0 : if (unlikely(rc))
2914 : 0 : ena_com_get_hash_ctrl(ena_dev, 0, NULL);
2915 : :
2916 : : return rc;
2917 : : }
2918 : :
2919 : 0 : int ena_com_fill_hash_ctrl(struct ena_com_dev *ena_dev,
2920 : : enum ena_admin_flow_hash_proto proto,
2921 : : u16 hash_fields)
2922 : : {
2923 : : struct ena_rss *rss = &ena_dev->rss;
2924 : 0 : struct ena_admin_feature_rss_hash_control *hash_ctrl = rss->hash_ctrl;
2925 : : u16 supported_fields;
2926 : : int rc;
2927 : :
2928 [ # # ]: 0 : if (proto >= ENA_ADMIN_RSS_PROTO_NUM) {
2929 : 0 : ena_trc_err(ena_dev, "Invalid proto num (%u)\n", proto);
2930 : 0 : return ENA_COM_INVAL;
2931 : : }
2932 : :
2933 : : /* Get the ctrl table */
2934 : 0 : rc = ena_com_get_hash_ctrl(ena_dev, proto, NULL);
2935 [ # # ]: 0 : if (unlikely(rc))
2936 : : return rc;
2937 : :
2938 : : /* Make sure all the fields are supported */
2939 : 0 : supported_fields = hash_ctrl->supported_fields[proto].fields;
2940 [ # # ]: 0 : if ((hash_fields & supported_fields) != hash_fields) {
2941 : 0 : ena_trc_err(ena_dev, "Proto %d doesn't support the required fields %x. supports only: %x\n",
2942 : : proto, hash_fields, supported_fields);
2943 : : }
2944 : :
2945 : 0 : hash_ctrl->selected_fields[proto].fields = hash_fields;
2946 : :
2947 : 0 : rc = ena_com_set_hash_ctrl(ena_dev);
2948 : :
2949 : : /* In case of failure, restore the old hash ctrl */
2950 [ # # ]: 0 : if (unlikely(rc))
2951 : 0 : ena_com_get_hash_ctrl(ena_dev, 0, NULL);
2952 : :
2953 : : return 0;
2954 : : }
2955 : :
2956 : 0 : int ena_com_indirect_table_fill_entry(struct ena_com_dev *ena_dev,
2957 : : u16 entry_idx, u16 entry_value)
2958 : : {
2959 : : struct ena_rss *rss = &ena_dev->rss;
2960 : :
2961 [ # # ]: 0 : if (unlikely(entry_idx >= (1 << rss->tbl_log_size)))
2962 : : return ENA_COM_INVAL;
2963 : :
2964 [ # # ]: 0 : if (unlikely((entry_value > ENA_TOTAL_NUM_QUEUES)))
2965 : : return ENA_COM_INVAL;
2966 : :
2967 : 0 : rss->host_rss_ind_tbl[entry_idx] = entry_value;
2968 : :
2969 : 0 : return 0;
2970 : : }
2971 : :
2972 : 0 : int ena_com_indirect_table_set(struct ena_com_dev *ena_dev)
2973 : : {
2974 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2975 : : struct ena_rss *rss = &ena_dev->rss;
2976 : : struct ena_admin_set_feat_cmd cmd;
2977 : : struct ena_admin_set_feat_resp resp;
2978 : : int ret;
2979 : :
2980 : : if (!ena_com_check_supported_feature_id(ena_dev,
2981 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG)) {
2982 : 0 : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
2983 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG);
2984 : 0 : return ENA_COM_UNSUPPORTED;
2985 : : }
2986 : :
2987 : 0 : ret = ena_com_ind_tbl_convert_to_device(ena_dev);
2988 [ # # ]: 0 : if (ret) {
2989 : 0 : ena_trc_err(ena_dev, "Failed to convert host indirection table to device table\n");
2990 : 0 : return ret;
2991 : : }
2992 : :
2993 : : memset(&cmd, 0x0, sizeof(cmd));
2994 : :
2995 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2996 : 0 : cmd.aq_common_descriptor.flags =
2997 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
2998 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG;
2999 : 0 : cmd.u.ind_table.size = rss->tbl_log_size;
3000 : 0 : cmd.u.ind_table.inline_index = 0xFFFFFFFF;
3001 : :
3002 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3003 : : &cmd.control_buffer.address,
3004 : : rss->rss_ind_tbl_dma_addr);
3005 [ # # ]: 0 : if (unlikely(ret)) {
3006 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3007 : 0 : return ret;
3008 : : }
3009 : :
3010 : 0 : cmd.control_buffer.length = (1ULL << rss->tbl_log_size) *
3011 : : sizeof(struct ena_admin_rss_ind_table_entry);
3012 : :
3013 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3014 : : (struct ena_admin_aq_entry *)&cmd,
3015 : : sizeof(cmd),
3016 : : (struct ena_admin_acq_entry *)&resp,
3017 : : sizeof(resp));
3018 : :
3019 [ # # ]: 0 : if (unlikely(ret))
3020 : 0 : ena_trc_err(ena_dev, "Failed to set indirect table. error: %d\n", ret);
3021 : :
3022 : : return ret;
3023 : : }
3024 : :
3025 : 0 : int ena_com_indirect_table_get(struct ena_com_dev *ena_dev, u32 *ind_tbl)
3026 : : {
3027 : : struct ena_rss *rss = &ena_dev->rss;
3028 : : struct ena_admin_get_feat_resp get_resp;
3029 : : u32 tbl_size;
3030 : : int i, rc;
3031 : :
3032 : 0 : tbl_size = (1ULL << rss->tbl_log_size) *
3033 : : sizeof(struct ena_admin_rss_ind_table_entry);
3034 : :
3035 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
3036 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG,
3037 : : rss->rss_ind_tbl_dma_addr,
3038 : : tbl_size, 0);
3039 [ # # ]: 0 : if (unlikely(rc))
3040 : : return rc;
3041 : :
3042 [ # # ]: 0 : if (!ind_tbl)
3043 : : return 0;
3044 : :
3045 [ # # ]: 0 : for (i = 0; i < (1 << rss->tbl_log_size); i++)
3046 : 0 : ind_tbl[i] = rss->host_rss_ind_tbl[i];
3047 : :
3048 : : return 0;
3049 : : }
3050 : :
3051 : 0 : int ena_com_rss_init(struct ena_com_dev *ena_dev, u16 indr_tbl_log_size)
3052 : : {
3053 : : int rc;
3054 : :
3055 : 0 : memset(&ena_dev->rss, 0x0, sizeof(ena_dev->rss));
3056 : :
3057 : 0 : rc = ena_com_indirect_table_allocate(ena_dev, indr_tbl_log_size);
3058 [ # # ]: 0 : if (unlikely(rc))
3059 : 0 : goto err_indr_tbl;
3060 : :
3061 : : /* The following function might return unsupported in case the
3062 : : * device doesn't support setting the key / hash function. We can safely
3063 : : * ignore this error and have indirection table support only.
3064 : : */
3065 : 0 : rc = ena_com_hash_key_allocate(ena_dev);
3066 [ # # ]: 0 : if (likely(!rc))
3067 : : ena_com_hash_key_fill_default_key(ena_dev);
3068 [ # # ]: 0 : else if (rc != ENA_COM_UNSUPPORTED)
3069 : 0 : goto err_hash_key;
3070 : :
3071 : 0 : rc = ena_com_hash_ctrl_init(ena_dev);
3072 [ # # ]: 0 : if (unlikely(rc))
3073 [ # # ]: 0 : goto err_hash_ctrl;
3074 : :
3075 : : return 0;
3076 : :
3077 : : err_hash_ctrl:
3078 : : ena_com_hash_key_destroy(ena_dev);
3079 : 0 : err_hash_key:
3080 : 0 : ena_com_indirect_table_destroy(ena_dev);
3081 : : err_indr_tbl:
3082 : :
3083 : : return rc;
3084 : : }
3085 : :
3086 : 0 : void ena_com_rss_destroy(struct ena_com_dev *ena_dev)
3087 : : {
3088 : 0 : ena_com_indirect_table_destroy(ena_dev);
3089 : : ena_com_hash_key_destroy(ena_dev);
3090 : : ena_com_hash_ctrl_destroy(ena_dev);
3091 : :
3092 : 0 : memset(&ena_dev->rss, 0x0, sizeof(ena_dev->rss));
3093 : 0 : }
3094 : :
3095 : 0 : int ena_com_allocate_host_info(struct ena_com_dev *ena_dev)
3096 : : {
3097 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3098 : :
3099 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3100 : : SZ_4K,
3101 : : host_attr->host_info,
3102 : : host_attr->host_info_dma_addr,
3103 : : host_attr->host_info_dma_handle);
3104 [ # # ]: 0 : if (unlikely(!host_attr->host_info))
3105 : : return ENA_COM_NO_MEM;
3106 : :
3107 : 0 : host_attr->host_info->ena_spec_version = ((ENA_COMMON_SPEC_VERSION_MAJOR <<
3108 : : ENA_REGS_VERSION_MAJOR_VERSION_SHIFT) |
3109 : : (ENA_COMMON_SPEC_VERSION_MINOR));
3110 : :
3111 : 0 : return 0;
3112 : : }
3113 : :
3114 : 0 : int ena_com_allocate_debug_area(struct ena_com_dev *ena_dev,
3115 : : u32 debug_area_size)
3116 : : {
3117 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3118 : :
3119 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3120 : : debug_area_size,
3121 : : host_attr->debug_area_virt_addr,
3122 : : host_attr->debug_area_dma_addr,
3123 : : host_attr->debug_area_dma_handle);
3124 [ # # ]: 0 : if (unlikely(!host_attr->debug_area_virt_addr)) {
3125 : 0 : host_attr->debug_area_size = 0;
3126 : 0 : return ENA_COM_NO_MEM;
3127 : : }
3128 : :
3129 : 0 : host_attr->debug_area_size = debug_area_size;
3130 : :
3131 : 0 : return 0;
3132 : : }
3133 : :
3134 : 0 : int ena_com_allocate_customer_metrics_buffer(struct ena_com_dev *ena_dev)
3135 : : {
3136 : : struct ena_customer_metrics *customer_metrics = &ena_dev->customer_metrics;
3137 : :
3138 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3139 : : customer_metrics->buffer_len,
3140 : : customer_metrics->buffer_virt_addr,
3141 : : customer_metrics->buffer_dma_addr,
3142 : : customer_metrics->buffer_dma_handle);
3143 [ # # ]: 0 : if (unlikely(customer_metrics->buffer_virt_addr == NULL))
3144 : : return ENA_COM_NO_MEM;
3145 : :
3146 : 0 : customer_metrics->buffer_len = ENA_CUSTOMER_METRICS_BUFFER_SIZE;
3147 : :
3148 : 0 : return 0;
3149 : : }
3150 : :
3151 : 0 : void ena_com_delete_host_info(struct ena_com_dev *ena_dev)
3152 : : {
3153 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3154 : :
3155 [ # # ]: 0 : if (host_attr->host_info) {
3156 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3157 : : SZ_4K,
3158 : : host_attr->host_info,
3159 : : host_attr->host_info_dma_addr,
3160 : : host_attr->host_info_dma_handle);
3161 : 0 : host_attr->host_info = NULL;
3162 : : }
3163 : 0 : }
3164 : :
3165 : 0 : void ena_com_delete_debug_area(struct ena_com_dev *ena_dev)
3166 : : {
3167 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3168 : :
3169 [ # # ]: 0 : if (host_attr->debug_area_virt_addr) {
3170 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3171 : : host_attr->debug_area_size,
3172 : : host_attr->debug_area_virt_addr,
3173 : : host_attr->debug_area_dma_addr,
3174 : : host_attr->debug_area_dma_handle);
3175 : 0 : host_attr->debug_area_virt_addr = NULL;
3176 : : }
3177 : 0 : }
3178 : :
3179 : 0 : void ena_com_delete_customer_metrics_buffer(struct ena_com_dev *ena_dev)
3180 : : {
3181 : : struct ena_customer_metrics *customer_metrics = &ena_dev->customer_metrics;
3182 : :
3183 [ # # ]: 0 : if (customer_metrics->buffer_virt_addr) {
3184 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3185 : : customer_metrics->buffer_len,
3186 : : customer_metrics->buffer_virt_addr,
3187 : : customer_metrics->buffer_dma_addr,
3188 : : customer_metrics->buffer_dma_handle);
3189 : 0 : customer_metrics->buffer_virt_addr = NULL;
3190 : 0 : customer_metrics->buffer_len = 0;
3191 : : }
3192 : 0 : }
3193 : :
3194 : 0 : int ena_com_set_host_attributes(struct ena_com_dev *ena_dev)
3195 : : {
3196 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3197 : : struct ena_com_admin_queue *admin_queue;
3198 : : struct ena_admin_set_feat_cmd cmd;
3199 : : struct ena_admin_set_feat_resp resp;
3200 : :
3201 : : int ret;
3202 : :
3203 : : /* Host attribute config is called before ena_com_get_dev_attr_feat
3204 : : * so ena_com can't check if the feature is supported.
3205 : : */
3206 : :
3207 : : memset(&cmd, 0x0, sizeof(cmd));
3208 : 0 : admin_queue = &ena_dev->admin_queue;
3209 : :
3210 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
3211 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_HOST_ATTR_CONFIG;
3212 : :
3213 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3214 : : &cmd.u.host_attr.debug_ba,
3215 : : host_attr->debug_area_dma_addr);
3216 [ # # ]: 0 : if (unlikely(ret)) {
3217 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3218 : 0 : return ret;
3219 : : }
3220 : :
3221 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3222 : : &cmd.u.host_attr.os_info_ba,
3223 : : host_attr->host_info_dma_addr);
3224 [ # # ]: 0 : if (unlikely(ret)) {
3225 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3226 : 0 : return ret;
3227 : : }
3228 : :
3229 : 0 : cmd.u.host_attr.debug_area_size = host_attr->debug_area_size;
3230 : :
3231 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3232 : : (struct ena_admin_aq_entry *)&cmd,
3233 : : sizeof(cmd),
3234 : : (struct ena_admin_acq_entry *)&resp,
3235 : : sizeof(resp));
3236 : :
3237 [ # # ]: 0 : if (unlikely(ret))
3238 : 0 : ena_trc_err(ena_dev, "Failed to set host attributes: %d\n", ret);
3239 : :
3240 : : return ret;
3241 : : }
3242 : :
3243 : : /* Interrupt moderation */
3244 [ # # ]: 0 : bool ena_com_interrupt_moderation_supported(struct ena_com_dev *ena_dev)
3245 : : {
3246 : 0 : return ena_com_check_supported_feature_id(ena_dev,
3247 : : ENA_ADMIN_INTERRUPT_MODERATION);
3248 : : }
3249 : :
3250 : : static int ena_com_update_nonadaptive_moderation_interval(struct ena_com_dev *ena_dev,
3251 : : u32 coalesce_usecs,
3252 : : u32 intr_delay_resolution,
3253 : : u32 *intr_moder_interval)
3254 : : {
3255 : 0 : if (!intr_delay_resolution) {
3256 : 0 : ena_trc_err(ena_dev, "Illegal interrupt delay granularity value\n");
3257 : 0 : return ENA_COM_FAULT;
3258 : : }
3259 : :
3260 : 0 : *intr_moder_interval = coalesce_usecs / intr_delay_resolution;
3261 : :
3262 : 0 : return 0;
3263 : : }
3264 : :
3265 : 0 : int ena_com_update_nonadaptive_moderation_interval_tx(struct ena_com_dev *ena_dev,
3266 : : u32 tx_coalesce_usecs)
3267 : : {
3268 : 0 : return ena_com_update_nonadaptive_moderation_interval(ena_dev,
3269 : : tx_coalesce_usecs,
3270 [ # # ]: 0 : ena_dev->intr_delay_resolution,
3271 : : &ena_dev->intr_moder_tx_interval);
3272 : : }
3273 : :
3274 : 0 : int ena_com_update_nonadaptive_moderation_interval_rx(struct ena_com_dev *ena_dev,
3275 : : u32 rx_coalesce_usecs)
3276 : : {
3277 : 0 : return ena_com_update_nonadaptive_moderation_interval(ena_dev,
3278 : : rx_coalesce_usecs,
3279 [ # # ]: 0 : ena_dev->intr_delay_resolution,
3280 : : &ena_dev->intr_moder_rx_interval);
3281 : : }
3282 : :
3283 : 0 : int ena_com_init_interrupt_moderation(struct ena_com_dev *ena_dev)
3284 : : {
3285 : : struct ena_admin_get_feat_resp get_resp;
3286 : : u16 delay_resolution;
3287 : : int rc;
3288 : :
3289 : : rc = ena_com_get_feature(ena_dev, &get_resp,
3290 : : ENA_ADMIN_INTERRUPT_MODERATION, 0);
3291 : :
3292 [ # # ]: 0 : if (rc) {
3293 [ # # ]: 0 : if (rc == ENA_COM_UNSUPPORTED) {
3294 : 0 : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
3295 : : ENA_ADMIN_INTERRUPT_MODERATION);
3296 : : rc = 0;
3297 : : } else {
3298 : 0 : ena_trc_err(ena_dev,
3299 : : "Failed to get interrupt moderation admin cmd. rc: %d\n", rc);
3300 : : }
3301 : :
3302 : : /* no moderation supported, disable adaptive support */
3303 : : ena_com_disable_adaptive_moderation(ena_dev);
3304 : 0 : return rc;
3305 : : }
3306 : :
3307 : : /* if moderation is supported by device we set adaptive moderation */
3308 : 0 : delay_resolution = get_resp.u.intr_moderation.intr_delay_resolution;
3309 : 0 : ena_com_update_intr_delay_resolution(ena_dev, delay_resolution);
3310 : :
3311 : : /* Disable adaptive moderation by default - can be enabled later */
3312 : : ena_com_disable_adaptive_moderation(ena_dev);
3313 : :
3314 : 0 : return 0;
3315 : : }
3316 : :
3317 : 0 : unsigned int ena_com_get_nonadaptive_moderation_interval_tx(struct ena_com_dev *ena_dev)
3318 : : {
3319 : 0 : return ena_dev->intr_moder_tx_interval;
3320 : : }
3321 : :
3322 : 0 : unsigned int ena_com_get_nonadaptive_moderation_interval_rx(struct ena_com_dev *ena_dev)
3323 : : {
3324 : 0 : return ena_dev->intr_moder_rx_interval;
3325 : : }
3326 : :
3327 : 0 : int ena_com_config_dev_mode(struct ena_com_dev *ena_dev,
3328 : : struct ena_admin_feature_llq_desc *llq_features,
3329 : : struct ena_llq_configurations *llq_default_cfg)
3330 : : {
3331 : : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
3332 : : int rc;
3333 : :
3334 [ # # ]: 0 : if (!llq_features->max_llq_num) {
3335 : 0 : ena_dev->tx_mem_queue_type = ENA_ADMIN_PLACEMENT_POLICY_HOST;
3336 : 0 : return 0;
3337 : : }
3338 : :
3339 : 0 : rc = ena_com_config_llq_info(ena_dev, llq_features, llq_default_cfg);
3340 [ # # ]: 0 : if (rc)
3341 : : return rc;
3342 : :
3343 : 0 : ena_dev->tx_max_header_size = llq_info->desc_list_entry_size -
3344 : 0 : (llq_info->descs_num_before_header * sizeof(struct ena_eth_io_tx_desc));
3345 : :
3346 [ # # ]: 0 : if (unlikely(ena_dev->tx_max_header_size == 0)) {
3347 : 0 : ena_trc_err(ena_dev, "The size of the LLQ entry is smaller than needed\n");
3348 : 0 : return ENA_COM_INVAL;
3349 : : }
3350 : :
3351 : 0 : ena_dev->tx_mem_queue_type = ENA_ADMIN_PLACEMENT_POLICY_DEV;
3352 : :
3353 : 0 : return 0;
3354 : : }
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