Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #include <stdint.h>
6 : : #include <ethdev_driver.h>
7 : : #include <rte_malloc.h>
8 : :
9 : : #include "base/i40e_prototype.h"
10 : : #include "base/i40e_type.h"
11 : : #include "i40e_ethdev.h"
12 : : #include "i40e_rxtx.h"
13 : : #include "i40e_rxtx_vec_common.h"
14 : : #include "i40e_rxtx_common_avx.h"
15 : :
16 : : #include <rte_vect.h>
17 : :
18 : : #ifndef __INTEL_COMPILER
19 : : #pragma GCC diagnostic ignored "-Wcast-qual"
20 : : #endif
21 : :
22 : : static __rte_always_inline void
23 : : i40e_rxq_rearm(struct i40e_rx_queue *rxq)
24 : : {
25 : : return i40e_rxq_rearm_common(rxq, false);
26 : : }
27 : :
28 : : #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
29 : : /* Handles 32B descriptor FDIR ID processing:
30 : : * rxdp: receive descriptor ring, required to load 2nd 16B half of each desc
31 : : * rx_pkts: required to store metadata back to mbufs
32 : : * pkt_idx: offset into the burst, increments in vector widths
33 : : * desc_idx: required to select the correct shift at compile time
34 : : */
35 : : static inline __m256i
36 : 0 : desc_fdir_processing_32b(volatile union i40e_rx_desc *rxdp,
37 : : struct rte_mbuf **rx_pkts,
38 : : const uint32_t pkt_idx,
39 : : const uint32_t desc_idx)
40 : : {
41 : : /* 32B desc path: load rxdp.wb.qword2 for EXT_STATUS and FLEXBH_STAT */
42 : 0 : __m128i *rxdp_desc_0 = (void *)(&rxdp[desc_idx + 0].wb.qword2);
43 [ # # # # : 0 : __m128i *rxdp_desc_1 = (void *)(&rxdp[desc_idx + 1].wb.qword2);
# ]
44 : : const __m128i desc_qw2_0 = _mm_load_si128(rxdp_desc_0);
45 : : const __m128i desc_qw2_1 = _mm_load_si128(rxdp_desc_1);
46 : :
47 : : /* Mask for FLEXBH_STAT, and the FDIR_ID value to compare against. The
48 : : * remaining data is set to all 1's to pass through data.
49 : : */
50 : : const __m256i flexbh_mask = _mm256_set_epi32(-1, -1, -1, 3 << 4,
51 : : -1, -1, -1, 3 << 4);
52 : : const __m256i flexbh_id = _mm256_set_epi32(-1, -1, -1, 1 << 4,
53 : : -1, -1, -1, 1 << 4);
54 : :
55 : : /* Load descriptor, check for FLEXBH bits, generate a mask for both
56 : : * packets in the register.
57 : : */
58 : : __m256i desc_qw2_0_1 =
59 : : _mm256_inserti128_si256(_mm256_castsi128_si256(desc_qw2_0),
60 : : desc_qw2_1, 1);
61 : : __m256i desc_tmp_msk = _mm256_and_si256(flexbh_mask, desc_qw2_0_1);
62 : : __m256i fdir_mask = _mm256_cmpeq_epi32(flexbh_id, desc_tmp_msk);
63 : : __m256i fdir_data = _mm256_alignr_epi8(desc_qw2_0_1, desc_qw2_0_1, 12);
64 : : __m256i desc_fdir_data = _mm256_and_si256(fdir_mask, fdir_data);
65 : :
66 : : /* Write data out to the mbuf. There is no store to this area of the
67 : : * mbuf today, so we cannot combine it with another store.
68 : : */
69 : 0 : const uint32_t idx_0 = pkt_idx + desc_idx;
70 [ # # # # : 0 : const uint32_t idx_1 = pkt_idx + desc_idx + 1;
# ]
71 : 0 : rx_pkts[idx_0]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 0);
72 : 0 : rx_pkts[idx_1]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 4);
73 : :
74 : : /* Create mbuf flags as required for mbuf_flags layout
75 : : * (That's high lane [1,3,5,7, 0,2,4,6] as u32 lanes).
76 : : * Approach:
77 : : * - Mask away bits not required from the fdir_mask
78 : : * - Leave the PKT_FDIR_ID bit (1 << 13)
79 : : * - Position that bit correctly based on packet number
80 : : * - OR in the resulting bit to mbuf_flags
81 : : */
82 : : RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR_ID != (1 << 13));
83 : : __m256i mbuf_flag_mask = _mm256_set_epi32(0, 0, 0, 1 << 13,
84 : : 0, 0, 0, 1 << 13);
85 : : __m256i desc_flag_bit = _mm256_and_si256(mbuf_flag_mask, fdir_mask);
86 : :
87 : : /* For static-inline function, this will be stripped out
88 : : * as the desc_idx is a hard-coded constant.
89 : : */
90 [ # # # # : 0 : switch (desc_idx) {
# ]
91 : : case 0:
92 : 0 : return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 4);
93 : : case 2:
94 : 0 : return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 8);
95 : : case 4:
96 : 0 : return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 12);
97 : : case 6:
98 : : return desc_flag_bit;
99 : : default:
100 : : break;
101 : : }
102 : :
103 : : /* NOT REACHED, see above switch returns */
104 : 0 : return _mm256_setzero_si256();
105 : : }
106 : : #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
107 : :
108 : : #define PKTLEN_SHIFT 10
109 : :
110 : : /* Force inline as some compilers will not inline by default. */
111 : : static __rte_always_inline uint16_t
112 : : _recv_raw_pkts_vec_avx2(struct i40e_rx_queue *rxq, struct rte_mbuf **rx_pkts,
113 : : uint16_t nb_pkts, uint8_t *split_packet)
114 : : {
115 : : #define RTE_I40E_DESCS_PER_LOOP_AVX 8
116 : :
117 : 0 : const uint32_t *ptype_tbl = rxq->vsi->adapter->ptype_tbl;
118 : 0 : const __m256i mbuf_init = _mm256_set_epi64x(0, 0,
119 : 0 : 0, rxq->mbuf_initializer);
120 : 0 : struct i40e_rx_entry *sw_ring = &rxq->sw_ring[rxq->rx_tail];
121 : 0 : volatile union i40e_rx_desc *rxdp = rxq->rx_ring + rxq->rx_tail;
122 : : const int avx_aligned = ((rxq->rx_tail & 1) == 0);
123 : : rte_prefetch0(rxdp);
124 : :
125 : : /* nb_pkts has to be floor-aligned to RTE_I40E_DESCS_PER_LOOP_AVX */
126 : 0 : nb_pkts = RTE_ALIGN_FLOOR(nb_pkts, RTE_I40E_DESCS_PER_LOOP_AVX);
127 : :
128 : : /* See if we need to rearm the RX queue - gives the prefetch a bit
129 : : * of time to act
130 : : */
131 [ # # # # ]: 0 : if (rxq->rxrearm_nb > RTE_I40E_RXQ_REARM_THRESH)
132 : : i40e_rxq_rearm(rxq);
133 : :
134 : : /* Before we start moving massive data around, check to see if
135 : : * there is actually a packet available
136 : : */
137 [ # # # # ]: 0 : if (!(rxdp->wb.qword1.status_error_len &
138 : : rte_cpu_to_le_32(1 << I40E_RX_DESC_STATUS_DD_SHIFT)))
139 : : return 0;
140 : :
141 : : /* constants used in processing loop */
142 : 0 : const __m256i crc_adjust = _mm256_set_epi16(
143 : : /* first descriptor */
144 : : 0, 0, 0, /* ignore non-length fields */
145 : : -rxq->crc_len, /* sub crc on data_len */
146 : : 0, /* ignore high-16bits of pkt_len */
147 : : -rxq->crc_len, /* sub crc on pkt_len */
148 : : 0, 0, /* ignore pkt_type field */
149 : : /* second descriptor */
150 : : 0, 0, 0, /* ignore non-length fields */
151 : : -rxq->crc_len, /* sub crc on data_len */
152 : : 0, /* ignore high-16bits of pkt_len */
153 : 0 : -rxq->crc_len, /* sub crc on pkt_len */
154 : : 0, 0 /* ignore pkt_type field */
155 : : );
156 : :
157 : : /* 8 packets DD mask, LSB in each 32-bit value */
158 : : const __m256i dd_check = _mm256_set1_epi32(1);
159 : :
160 : : /* 8 packets EOP mask, second-LSB in each 32-bit value */
161 : : const __m256i eop_check = _mm256_slli_epi32(dd_check,
162 : : I40E_RX_DESC_STATUS_EOF_SHIFT);
163 : :
164 : : /* mask to shuffle from desc. to mbuf (2 descriptors)*/
165 : : const __m256i shuf_msk = _mm256_set_epi8(
166 : : /* first descriptor */
167 : : 7, 6, 5, 4, /* octet 4~7, 32bits rss */
168 : : 3, 2, /* octet 2~3, low 16 bits vlan_macip */
169 : : 15, 14, /* octet 15~14, 16 bits data_len */
170 : : 0xFF, 0xFF, /* skip high 16 bits pkt_len, zero out */
171 : : 15, 14, /* octet 15~14, low 16 bits pkt_len */
172 : : 0xFF, 0xFF, /* pkt_type set as unknown */
173 : : 0xFF, 0xFF, /*pkt_type set as unknown */
174 : : /* second descriptor */
175 : : 7, 6, 5, 4, /* octet 4~7, 32bits rss */
176 : : 3, 2, /* octet 2~3, low 16 bits vlan_macip */
177 : : 15, 14, /* octet 15~14, 16 bits data_len */
178 : : 0xFF, 0xFF, /* skip high 16 bits pkt_len, zero out */
179 : : 15, 14, /* octet 15~14, low 16 bits pkt_len */
180 : : 0xFF, 0xFF, /* pkt_type set as unknown */
181 : : 0xFF, 0xFF /*pkt_type set as unknown */
182 : : );
183 : : /*
184 : : * compile-time check the above crc and shuffle layout is correct.
185 : : * NOTE: the first field (lowest address) is given last in set_epi
186 : : * calls above.
187 : : */
188 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
189 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 4);
190 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_len) !=
191 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 8);
192 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, vlan_tci) !=
193 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 10);
194 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, hash) !=
195 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 12);
196 : :
197 : : /* Status/Error flag masks */
198 : : /*
199 : : * mask everything except RSS, flow director and VLAN flags
200 : : * bit2 is for VLAN tag, bit11 for flow director indication
201 : : * bit13:12 for RSS indication. Bits 3-5 of error
202 : : * field (bits 22-24) are for IP/L4 checksum errors
203 : : */
204 : : const __m256i flags_mask = _mm256_set1_epi32(
205 : : (1 << 2) | (1 << 11) | (3 << 12) | (7 << 22));
206 : : /*
207 : : * data to be shuffled by result of flag mask. If VLAN bit is set,
208 : : * (bit 2), then position 4 in this array will be used in the
209 : : * destination
210 : : */
211 : : const __m256i vlan_flags_shuf = _mm256_set_epi32(
212 : : 0, 0, RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED, 0,
213 : : 0, 0, RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED, 0);
214 : : /*
215 : : * data to be shuffled by result of flag mask, shifted down 11.
216 : : * If RSS/FDIR bits are set, shuffle moves appropriate flags in
217 : : * place.
218 : : */
219 : : const __m256i rss_flags_shuf = _mm256_set_epi8(
220 : : 0, 0, 0, 0, 0, 0, 0, 0,
221 : : RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_FDIR, RTE_MBUF_F_RX_RSS_HASH, 0, 0,
222 : : 0, 0, RTE_MBUF_F_RX_FDIR, 0, /* end up 128-bits */
223 : : 0, 0, 0, 0, 0, 0, 0, 0,
224 : : RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_FDIR, RTE_MBUF_F_RX_RSS_HASH, 0, 0,
225 : : 0, 0, RTE_MBUF_F_RX_FDIR, 0);
226 : :
227 : : /*
228 : : * data to be shuffled by the result of the flags mask shifted by 22
229 : : * bits. This gives use the l3_l4 flags.
230 : : */
231 : : const __m256i l3_l4_flags_shuf = _mm256_set_epi8(0, 0, 0, 0, 0, 0, 0, 0,
232 : : /* shift right 1 bit to make sure it not exceed 255 */
233 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
234 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
235 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
236 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
237 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
238 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
239 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
240 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
241 : : (RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
242 : : (RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
243 : : (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
244 : : (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
245 : : /* second 128-bits */
246 : : 0, 0, 0, 0, 0, 0, 0, 0,
247 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
248 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
249 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
250 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
251 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
252 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
253 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
254 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
255 : : (RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
256 : : (RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
257 : : (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
258 : : (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1);
259 : :
260 : : const __m256i cksum_mask = _mm256_set1_epi32(
261 : : RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD |
262 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
263 : : RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD);
264 : :
265 : : RTE_SET_USED(avx_aligned); /* for 32B descriptors we don't use this */
266 : :
267 : : uint16_t i, received;
268 [ # # # # ]: 0 : for (i = 0, received = 0; i < nb_pkts;
269 : 0 : i += RTE_I40E_DESCS_PER_LOOP_AVX,
270 : 0 : rxdp += RTE_I40E_DESCS_PER_LOOP_AVX) {
271 : : /* step 1, copy over 8 mbuf pointers to rx_pkts array */
272 : 0 : _mm256_storeu_si256((void *)&rx_pkts[i],
273 : 0 : _mm256_loadu_si256((void *)&sw_ring[i]));
274 : : #ifdef RTE_ARCH_X86_64
275 : 0 : _mm256_storeu_si256((void *)&rx_pkts[i + 4],
276 : 0 : _mm256_loadu_si256((void *)&sw_ring[i + 4]));
277 : : #endif
278 : :
279 : : const __m128i raw_desc7 = _mm_load_si128((void *)(rxdp + 7));
280 : 0 : rte_compiler_barrier();
281 : : const __m128i raw_desc6 = _mm_load_si128((void *)(rxdp + 6));
282 : 0 : rte_compiler_barrier();
283 : : const __m128i raw_desc5 = _mm_load_si128((void *)(rxdp + 5));
284 : 0 : rte_compiler_barrier();
285 : : const __m128i raw_desc4 = _mm_load_si128((void *)(rxdp + 4));
286 : 0 : rte_compiler_barrier();
287 : : const __m128i raw_desc3 = _mm_load_si128((void *)(rxdp + 3));
288 : 0 : rte_compiler_barrier();
289 : : const __m128i raw_desc2 = _mm_load_si128((void *)(rxdp + 2));
290 : 0 : rte_compiler_barrier();
291 : : const __m128i raw_desc1 = _mm_load_si128((void *)(rxdp + 1));
292 : 0 : rte_compiler_barrier();
293 : : const __m128i raw_desc0 = _mm_load_si128((void *)(rxdp + 0));
294 : :
295 : : const __m256i raw_desc6_7 = _mm256_inserti128_si256(
296 : : _mm256_castsi128_si256(raw_desc6), raw_desc7, 1);
297 : : const __m256i raw_desc4_5 = _mm256_inserti128_si256(
298 : : _mm256_castsi128_si256(raw_desc4), raw_desc5, 1);
299 : : const __m256i raw_desc2_3 = _mm256_inserti128_si256(
300 : : _mm256_castsi128_si256(raw_desc2), raw_desc3, 1);
301 : : const __m256i raw_desc0_1 = _mm256_inserti128_si256(
302 : : _mm256_castsi128_si256(raw_desc0), raw_desc1, 1);
303 : :
304 [ # # ]: 0 : if (split_packet) {
305 : : int j;
306 [ # # ]: 0 : for (j = 0; j < RTE_I40E_DESCS_PER_LOOP_AVX; j++)
307 : 0 : rte_mbuf_prefetch_part2(rx_pkts[i + j]);
308 : : }
309 : :
310 : : /*
311 : : * convert descriptors 4-7 into mbufs, adjusting length and
312 : : * re-arranging fields. Then write into the mbuf
313 : : */
314 : : const __m256i len6_7 = _mm256_slli_epi32(raw_desc6_7, PKTLEN_SHIFT);
315 : : const __m256i len4_5 = _mm256_slli_epi32(raw_desc4_5, PKTLEN_SHIFT);
316 : : const __m256i desc6_7 = _mm256_blend_epi16(raw_desc6_7, len6_7, 0x80);
317 : : const __m256i desc4_5 = _mm256_blend_epi16(raw_desc4_5, len4_5, 0x80);
318 : : __m256i mb6_7 = _mm256_shuffle_epi8(desc6_7, shuf_msk);
319 : : __m256i mb4_5 = _mm256_shuffle_epi8(desc4_5, shuf_msk);
320 : : mb6_7 = _mm256_add_epi16(mb6_7, crc_adjust);
321 : : mb4_5 = _mm256_add_epi16(mb4_5, crc_adjust);
322 : : /*
323 : : * to get packet types, shift 64-bit values down 30 bits
324 : : * and so ptype is in lower 8-bits in each
325 : : */
326 : : const __m256i ptypes6_7 = _mm256_srli_epi64(desc6_7, 30);
327 : : const __m256i ptypes4_5 = _mm256_srli_epi64(desc4_5, 30);
328 : : const uint8_t ptype7 = _mm256_extract_epi8(ptypes6_7, 24);
329 : : const uint8_t ptype6 = _mm256_extract_epi8(ptypes6_7, 8);
330 : : const uint8_t ptype5 = _mm256_extract_epi8(ptypes4_5, 24);
331 : : const uint8_t ptype4 = _mm256_extract_epi8(ptypes4_5, 8);
332 [ # # # # ]: 0 : mb6_7 = _mm256_insert_epi32(mb6_7, ptype_tbl[ptype7], 4);
333 : 0 : mb6_7 = _mm256_insert_epi32(mb6_7, ptype_tbl[ptype6], 0);
334 : 0 : mb4_5 = _mm256_insert_epi32(mb4_5, ptype_tbl[ptype5], 4);
335 [ # # # # ]: 0 : mb4_5 = _mm256_insert_epi32(mb4_5, ptype_tbl[ptype4], 0);
336 : : /* merge the status bits into one register */
337 : : const __m256i status4_7 = _mm256_unpackhi_epi32(desc6_7,
338 : : desc4_5);
339 : :
340 : : /*
341 : : * convert descriptors 0-3 into mbufs, adjusting length and
342 : : * re-arranging fields. Then write into the mbuf
343 : : */
344 : : const __m256i len2_3 = _mm256_slli_epi32(raw_desc2_3, PKTLEN_SHIFT);
345 : : const __m256i len0_1 = _mm256_slli_epi32(raw_desc0_1, PKTLEN_SHIFT);
346 : : const __m256i desc2_3 = _mm256_blend_epi16(raw_desc2_3, len2_3, 0x80);
347 : : const __m256i desc0_1 = _mm256_blend_epi16(raw_desc0_1, len0_1, 0x80);
348 : : __m256i mb2_3 = _mm256_shuffle_epi8(desc2_3, shuf_msk);
349 : : __m256i mb0_1 = _mm256_shuffle_epi8(desc0_1, shuf_msk);
350 : : mb2_3 = _mm256_add_epi16(mb2_3, crc_adjust);
351 : : mb0_1 = _mm256_add_epi16(mb0_1, crc_adjust);
352 : : /* get the packet types */
353 : : const __m256i ptypes2_3 = _mm256_srli_epi64(desc2_3, 30);
354 : : const __m256i ptypes0_1 = _mm256_srli_epi64(desc0_1, 30);
355 : : const uint8_t ptype3 = _mm256_extract_epi8(ptypes2_3, 24);
356 : : const uint8_t ptype2 = _mm256_extract_epi8(ptypes2_3, 8);
357 : : const uint8_t ptype1 = _mm256_extract_epi8(ptypes0_1, 24);
358 : : const uint8_t ptype0 = _mm256_extract_epi8(ptypes0_1, 8);
359 : 0 : mb2_3 = _mm256_insert_epi32(mb2_3, ptype_tbl[ptype3], 4);
360 : 0 : mb2_3 = _mm256_insert_epi32(mb2_3, ptype_tbl[ptype2], 0);
361 : 0 : mb0_1 = _mm256_insert_epi32(mb0_1, ptype_tbl[ptype1], 4);
362 [ # # # # ]: 0 : mb0_1 = _mm256_insert_epi32(mb0_1, ptype_tbl[ptype0], 0);
363 : : /* merge the status bits into one register */
364 : : const __m256i status0_3 = _mm256_unpackhi_epi32(desc2_3,
365 : : desc0_1);
366 : :
367 : : /*
368 : : * take the two sets of status bits and merge to one
369 : : * After merge, the packets status flags are in the
370 : : * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
371 : : */
372 : : __m256i status0_7 = _mm256_unpacklo_epi64(status4_7,
373 : : status0_3);
374 : :
375 : : /* now do flag manipulation */
376 : :
377 : : /* get only flag/error bits we want */
378 : : const __m256i flag_bits = _mm256_and_si256(
379 : : status0_7, flags_mask);
380 : : /* set vlan and rss flags */
381 : : const __m256i vlan_flags = _mm256_shuffle_epi8(
382 : : vlan_flags_shuf, flag_bits);
383 : : const __m256i rss_fdir_bits = _mm256_srli_epi32(flag_bits, 11);
384 : : const __m256i rss_flags = _mm256_shuffle_epi8(rss_flags_shuf,
385 : : rss_fdir_bits);
386 : :
387 : : /*
388 : : * l3_l4_error flags, shuffle, then shift to correct adjustment
389 : : * of flags in flags_shuf, and finally mask out extra bits
390 : : */
391 : : __m256i l3_l4_flags = _mm256_shuffle_epi8(l3_l4_flags_shuf,
392 : : _mm256_srli_epi32(flag_bits, 22));
393 : : l3_l4_flags = _mm256_slli_epi32(l3_l4_flags, 1);
394 : : l3_l4_flags = _mm256_and_si256(l3_l4_flags, cksum_mask);
395 : :
396 : : /* merge flags */
397 : : __m256i mbuf_flags = _mm256_or_si256(l3_l4_flags,
398 : : _mm256_or_si256(rss_flags, vlan_flags));
399 : :
400 : : /* If the rxq has FDIR enabled, read and process the FDIR info
401 : : * from the descriptor. This can cause more loads/stores, so is
402 : : * not always performed. Branch over the code when not enabled.
403 : : */
404 [ # # # # ]: 0 : if (rxq->fdir_enabled) {
405 : : #ifdef RTE_LIBRTE_I40E_16BYTE_RX_DESC
406 : : /* 16B descriptor code path:
407 : : * RSS and FDIR ID use the same offset in the desc, so
408 : : * only one can be present at a time. The code below
409 : : * identifies an FDIR ID match, and zeros the RSS value
410 : : * in the mbuf on FDIR match to keep mbuf data clean.
411 : : */
412 : : #define FDIR_BLEND_MASK ((1 << 3) | (1 << 7))
413 : :
414 : : /* Flags:
415 : : * - Take flags, shift bits to null out
416 : : * - CMPEQ with known FDIR ID, to get 0xFFFF or 0 mask
417 : : * - Strip bits from mask, leaving 0 or 1 for FDIR ID
418 : : * - Merge with mbuf_flags
419 : : */
420 : : /* FLM = 1, FLTSTAT = 0b01, (FLM | FLTSTAT) == 3.
421 : : * Shift left by 28 to avoid having to mask.
422 : : */
423 : : const __m256i fdir = _mm256_slli_epi32(rss_fdir_bits, 28);
424 : : const __m256i fdir_id = _mm256_set1_epi32(3 << 28);
425 : :
426 : : /* As above, the fdir_mask to packet mapping is this:
427 : : * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
428 : : * Then OR FDIR flags to mbuf_flags on FDIR ID hit.
429 : : */
430 : : RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR_ID != (1 << 13));
431 : : const __m256i pkt_fdir_bit = _mm256_set1_epi32(1 << 13);
432 : : const __m256i fdir_mask = _mm256_cmpeq_epi32(fdir, fdir_id);
433 : : __m256i fdir_bits = _mm256_and_si256(fdir_mask, pkt_fdir_bit);
434 : : mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_bits);
435 : :
436 : : /* Based on FDIR_MASK, clear the RSS or FDIR value.
437 : : * The FDIR ID value is masked to zero if not a hit,
438 : : * otherwise the mb0_1 register RSS field is zeroed.
439 : : */
440 : : const __m256i fdir_zero_mask = _mm256_setzero_si256();
441 : : __m256i tmp0_1 = _mm256_blend_epi32(fdir_zero_mask,
442 : : fdir_mask, FDIR_BLEND_MASK);
443 : : __m256i fdir_mb0_1 = _mm256_and_si256(mb0_1, fdir_mask);
444 : : mb0_1 = _mm256_andnot_si256(tmp0_1, mb0_1);
445 : :
446 : : /* Write to mbuf: no stores to combine with, so just a
447 : : * scalar store to push data here.
448 : : */
449 : : rx_pkts[i + 0]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb0_1, 3);
450 : : rx_pkts[i + 1]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb0_1, 7);
451 : :
452 : : /* Same as above, only shift the fdir_mask to align
453 : : * the packet FDIR mask with the FDIR_ID desc lane.
454 : : */
455 : : __m256i tmp2_3 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 12);
456 : : __m256i fdir_mb2_3 = _mm256_and_si256(mb2_3, tmp2_3);
457 : : tmp2_3 = _mm256_blend_epi32(fdir_zero_mask, tmp2_3,
458 : : FDIR_BLEND_MASK);
459 : : mb2_3 = _mm256_andnot_si256(tmp2_3, mb2_3);
460 : : rx_pkts[i + 2]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb2_3, 3);
461 : : rx_pkts[i + 3]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb2_3, 7);
462 : :
463 : : __m256i tmp4_5 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 8);
464 : : __m256i fdir_mb4_5 = _mm256_and_si256(mb4_5, tmp4_5);
465 : : tmp4_5 = _mm256_blend_epi32(fdir_zero_mask, tmp4_5,
466 : : FDIR_BLEND_MASK);
467 : : mb4_5 = _mm256_andnot_si256(tmp4_5, mb4_5);
468 : : rx_pkts[i + 4]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb4_5, 3);
469 : : rx_pkts[i + 5]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb4_5, 7);
470 : :
471 : : __m256i tmp6_7 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 4);
472 : : __m256i fdir_mb6_7 = _mm256_and_si256(mb6_7, tmp6_7);
473 : : tmp6_7 = _mm256_blend_epi32(fdir_zero_mask, tmp6_7,
474 : : FDIR_BLEND_MASK);
475 : : mb6_7 = _mm256_andnot_si256(tmp6_7, mb6_7);
476 : : rx_pkts[i + 6]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb6_7, 3);
477 : : rx_pkts[i + 7]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb6_7, 7);
478 : :
479 : : /* End of 16B descriptor handling */
480 : : #else
481 : : /* 32B descriptor FDIR ID mark handling. Returns bits
482 : : * to be OR-ed into the mbuf olflags.
483 : : */
484 : : __m256i fdir_add_flags;
485 : 0 : fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 0);
486 : : mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
487 : :
488 : 0 : fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 2);
489 : : mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
490 : :
491 : 0 : fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 4);
492 : : mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
493 : :
494 : 0 : fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 6);
495 : : mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
496 : : /* End 32B desc handling */
497 : : #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
498 : :
499 : : } /* if() on FDIR enabled */
500 : :
501 : : /*
502 : : * At this point, we have the 8 sets of flags in the low 16-bits
503 : : * of each 32-bit value in vlan0.
504 : : * We want to extract these, and merge them with the mbuf init data
505 : : * so we can do a single write to the mbuf to set the flags
506 : : * and all the other initialization fields. Extracting the
507 : : * appropriate flags means that we have to do a shift and blend for
508 : : * each mbuf before we do the write. However, we can also
509 : : * add in the previously computed rx_descriptor fields to
510 : : * make a single 256-bit write per mbuf
511 : : */
512 : : /* check the structure matches expectations */
513 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
514 : : offsetof(struct rte_mbuf, rearm_data) + 8);
515 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, rearm_data) !=
516 : : RTE_ALIGN(offsetof(struct rte_mbuf, rearm_data), 16));
517 : : /* build up data and do writes */
518 : : __m256i rearm0, rearm1, rearm2, rearm3, rearm4, rearm5,
519 : : rearm6, rearm7;
520 : : rearm6 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(mbuf_flags, 8), 0x04);
521 : : rearm4 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(mbuf_flags, 4), 0x04);
522 : : rearm2 = _mm256_blend_epi32(mbuf_init, mbuf_flags, 0x04);
523 : : rearm0 = _mm256_blend_epi32(mbuf_init, _mm256_srli_si256(mbuf_flags, 4), 0x04);
524 : : /* permute to add in the rx_descriptor e.g. rss fields */
525 : : rearm6 = _mm256_permute2f128_si256(rearm6, mb6_7, 0x20);
526 : : rearm4 = _mm256_permute2f128_si256(rearm4, mb4_5, 0x20);
527 : : rearm2 = _mm256_permute2f128_si256(rearm2, mb2_3, 0x20);
528 : : rearm0 = _mm256_permute2f128_si256(rearm0, mb0_1, 0x20);
529 : : /* write to mbuf */
530 [ # # # # ]: 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 6]->rearm_data, rearm6);
531 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 4]->rearm_data, rearm4);
532 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 2]->rearm_data, rearm2);
533 [ # # # # ]: 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 0]->rearm_data, rearm0);
534 : :
535 : : /* repeat for the odd mbufs */
536 : : const __m256i odd_flags = _mm256_castsi128_si256(
537 : : _mm256_extracti128_si256(mbuf_flags, 1));
538 : : rearm7 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(odd_flags, 8), 0x04);
539 : : rearm5 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(odd_flags, 4), 0x04);
540 : : rearm3 = _mm256_blend_epi32(mbuf_init, odd_flags, 0x04);
541 : : rearm1 = _mm256_blend_epi32(mbuf_init, _mm256_srli_si256(odd_flags, 4), 0x04);
542 : : /* since odd mbufs are already in hi 128-bits use blend */
543 : : rearm7 = _mm256_blend_epi32(rearm7, mb6_7, 0xF0);
544 : : rearm5 = _mm256_blend_epi32(rearm5, mb4_5, 0xF0);
545 : : rearm3 = _mm256_blend_epi32(rearm3, mb2_3, 0xF0);
546 : : rearm1 = _mm256_blend_epi32(rearm1, mb0_1, 0xF0);
547 : : /* again write to mbufs */
548 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 7]->rearm_data, rearm7);
549 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 5]->rearm_data, rearm5);
550 : 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 3]->rearm_data, rearm3);
551 [ # # ]: 0 : _mm256_storeu_si256((__m256i *)&rx_pkts[i + 1]->rearm_data, rearm1);
552 : :
553 : : /* extract and record EOP bit */
554 [ # # ]: 0 : if (split_packet) {
555 : : const __m128i eop_mask = _mm_set1_epi16(
556 : : 1 << I40E_RX_DESC_STATUS_EOF_SHIFT);
557 : : const __m256i eop_bits256 = _mm256_and_si256(status0_7,
558 : : eop_check);
559 : : /* pack status bits into a single 128-bit register */
560 : : const __m128i eop_bits = _mm_packus_epi32(
561 : : _mm256_castsi256_si128(eop_bits256),
562 : : _mm256_extractf128_si256(eop_bits256, 1));
563 : : /*
564 : : * flip bits, and mask out the EOP bit, which is now
565 : : * a split-packet bit i.e. !EOP, rather than EOP one.
566 : : */
567 : : __m128i split_bits = _mm_andnot_si128(eop_bits,
568 : : eop_mask);
569 : : /*
570 : : * eop bits are out of order, so we need to shuffle them
571 : : * back into order again. In doing so, only use low 8
572 : : * bits, which acts like another pack instruction
573 : : * The original order is (hi->lo): 1,3,5,7,0,2,4,6
574 : : * [Since we use epi8, the 16-bit positions are
575 : : * multiplied by 2 in the eop_shuffle value.]
576 : : */
577 : : __m128i eop_shuffle = _mm_set_epi8(
578 : : 0xFF, 0xFF, 0xFF, 0xFF, /* zero hi 64b */
579 : : 0xFF, 0xFF, 0xFF, 0xFF,
580 : : 8, 0, 10, 2, /* move values to lo 64b */
581 : : 12, 4, 14, 6);
582 : : split_bits = _mm_shuffle_epi8(split_bits, eop_shuffle);
583 : 0 : *(uint64_t *)split_packet = _mm_cvtsi128_si64(split_bits);
584 : 0 : split_packet += RTE_I40E_DESCS_PER_LOOP_AVX;
585 : : }
586 : :
587 : : /* perform dd_check */
588 : : status0_7 = _mm256_and_si256(status0_7, dd_check);
589 : : status0_7 = _mm256_packs_epi32(status0_7,
590 : : _mm256_setzero_si256());
591 : :
592 [ # # ]: 0 : uint64_t burst = rte_popcount64(_mm_cvtsi128_si64(
593 : : _mm256_extracti128_si256(status0_7, 1)));
594 : 0 : burst += rte_popcount64(_mm_cvtsi128_si64(
595 : : _mm256_castsi256_si128(status0_7)));
596 : 0 : received += burst;
597 [ # # # # ]: 0 : if (burst != RTE_I40E_DESCS_PER_LOOP_AVX)
598 : : break;
599 : : }
600 : :
601 : : /* update tail pointers */
602 : 0 : rxq->rx_tail += received;
603 : 0 : rxq->rx_tail &= (rxq->nb_rx_desc - 1);
604 [ # # # # : 0 : if ((rxq->rx_tail & 1) == 1 && received > 1) { /* keep avx2 aligned */
# # # # ]
605 : 0 : rxq->rx_tail--;
606 : 0 : received--;
607 : : }
608 : 0 : rxq->rxrearm_nb += received;
609 : 0 : return received;
610 : : }
611 : :
612 : : /*
613 : : * Notice:
614 : : * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
615 : : */
616 : : uint16_t
617 : 0 : i40e_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
618 : : uint16_t nb_pkts)
619 : : {
620 : 0 : return _recv_raw_pkts_vec_avx2(rx_queue, rx_pkts, nb_pkts, NULL);
621 : : }
622 : :
623 : : /*
624 : : * vPMD receive routine that reassembles single burst of 32 scattered packets
625 : : * Notice:
626 : : * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
627 : : */
628 : : static uint16_t
629 : 0 : i40e_recv_scattered_burst_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
630 : : uint16_t nb_pkts)
631 : : {
632 : : struct i40e_rx_queue *rxq = rx_queue;
633 : 0 : uint8_t split_flags[RTE_I40E_VPMD_RX_BURST] = {0};
634 : :
635 : : /* get some new buffers */
636 : : uint16_t nb_bufs = _recv_raw_pkts_vec_avx2(rxq, rx_pkts, nb_pkts,
637 : : split_flags);
638 [ # # ]: 0 : if (nb_bufs == 0)
639 : 0 : return 0;
640 : :
641 : : /* happy day case, full burst + no packets to be joined */
642 : : const uint64_t *split_fl64 = (uint64_t *)split_flags;
643 : :
644 [ # # ]: 0 : if (rxq->pkt_first_seg == NULL &&
645 [ # # # # ]: 0 : split_fl64[0] == 0 && split_fl64[1] == 0 &&
646 [ # # # # ]: 0 : split_fl64[2] == 0 && split_fl64[3] == 0)
647 : : return nb_bufs;
648 : :
649 : : /* reassemble any packets that need reassembly*/
650 : : unsigned int i = 0;
651 : :
652 [ # # ]: 0 : if (rxq->pkt_first_seg == NULL) {
653 : : /* find the first split flag, and only reassemble then*/
654 [ # # # # ]: 0 : while (i < nb_bufs && !split_flags[i])
655 : 0 : i++;
656 [ # # ]: 0 : if (i == nb_bufs)
657 : : return nb_bufs;
658 : 0 : rxq->pkt_first_seg = rx_pkts[i];
659 : : }
660 : 0 : return i + reassemble_packets(rxq, &rx_pkts[i], nb_bufs - i,
661 : : &split_flags[i]);
662 : : }
663 : :
664 : : /*
665 : : * vPMD receive routine that reassembles scattered packets.
666 : : * Main receive routine that can handle arbitrary burst sizes
667 : : * Notice:
668 : : * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
669 : : */
670 : : uint16_t
671 : 0 : i40e_recv_scattered_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
672 : : uint16_t nb_pkts)
673 : : {
674 : : uint16_t retval = 0;
675 [ # # ]: 0 : while (nb_pkts > RTE_I40E_VPMD_RX_BURST) {
676 : 0 : uint16_t burst = i40e_recv_scattered_burst_vec_avx2(rx_queue,
677 : 0 : rx_pkts + retval, RTE_I40E_VPMD_RX_BURST);
678 : 0 : retval += burst;
679 : 0 : nb_pkts -= burst;
680 [ # # ]: 0 : if (burst < RTE_I40E_VPMD_RX_BURST)
681 : 0 : return retval;
682 : : }
683 : 0 : return retval + i40e_recv_scattered_burst_vec_avx2(rx_queue,
684 : 0 : rx_pkts + retval, nb_pkts);
685 : : }
686 : :
687 : :
688 : : static inline void
689 : : vtx1(volatile struct i40e_tx_desc *txdp,
690 : : struct rte_mbuf *pkt, uint64_t flags)
691 : : {
692 : 0 : uint64_t high_qw = (I40E_TX_DESC_DTYPE_DATA |
693 : : ((uint64_t)flags << I40E_TXD_QW1_CMD_SHIFT) |
694 : 0 : ((uint64_t)pkt->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT));
695 : :
696 : 0 : __m128i descriptor = _mm_set_epi64x(high_qw,
697 : 0 : pkt->buf_iova + pkt->data_off);
698 : : _mm_store_si128((__m128i *)txdp, descriptor);
699 : : }
700 : :
701 : : static inline void
702 : 0 : vtx(volatile struct i40e_tx_desc *txdp,
703 : : struct rte_mbuf **pkt, uint16_t nb_pkts, uint64_t flags)
704 : : {
705 : 0 : const uint64_t hi_qw_tmpl = (I40E_TX_DESC_DTYPE_DATA |
706 : : ((uint64_t)flags << I40E_TXD_QW1_CMD_SHIFT));
707 : :
708 : : /* if unaligned on 32-bit boundary, do one to align */
709 [ # # # # ]: 0 : if (((uintptr_t)txdp & 0x1F) != 0 && nb_pkts != 0) {
710 : 0 : vtx1(txdp, *pkt, flags);
711 : 0 : nb_pkts--, txdp++, pkt++;
712 : : }
713 : :
714 : : /* do two at a time while possible, in bursts */
715 [ # # ]: 0 : for (; nb_pkts > 3; txdp += 4, pkt += 4, nb_pkts -= 4) {
716 : 0 : uint64_t hi_qw3 = hi_qw_tmpl |
717 : 0 : ((uint64_t)pkt[3]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
718 : 0 : uint64_t hi_qw2 = hi_qw_tmpl |
719 : 0 : ((uint64_t)pkt[2]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
720 : 0 : uint64_t hi_qw1 = hi_qw_tmpl |
721 : 0 : ((uint64_t)pkt[1]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
722 : 0 : uint64_t hi_qw0 = hi_qw_tmpl |
723 : 0 : ((uint64_t)pkt[0]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
724 : :
725 : 0 : __m256i desc2_3 = _mm256_set_epi64x(
726 : 0 : hi_qw3, pkt[3]->buf_iova + pkt[3]->data_off,
727 : 0 : hi_qw2, pkt[2]->buf_iova + pkt[2]->data_off);
728 : 0 : __m256i desc0_1 = _mm256_set_epi64x(
729 : 0 : hi_qw1, pkt[1]->buf_iova + pkt[1]->data_off,
730 : 0 : hi_qw0, pkt[0]->buf_iova + pkt[0]->data_off);
731 : : _mm256_store_si256((void *)(txdp + 2), desc2_3);
732 : : _mm256_store_si256((void *)txdp, desc0_1);
733 : : }
734 : :
735 : : /* do any last ones */
736 [ # # ]: 0 : while (nb_pkts) {
737 : 0 : vtx1(txdp, *pkt, flags);
738 : 0 : txdp++, pkt++, nb_pkts--;
739 : : }
740 : 0 : }
741 : :
742 : : static inline uint16_t
743 : 0 : i40e_xmit_fixed_burst_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
744 : : uint16_t nb_pkts)
745 : : {
746 : : struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
747 : : volatile struct i40e_tx_desc *txdp;
748 : : struct i40e_tx_entry *txep;
749 : : uint16_t n, nb_commit, tx_id;
750 : : uint64_t flags = I40E_TD_CMD;
751 : : uint64_t rs = I40E_TX_DESC_CMD_RS | I40E_TD_CMD;
752 : :
753 [ # # ]: 0 : if (txq->nb_tx_free < txq->tx_free_thresh)
754 : : i40e_tx_free_bufs(txq);
755 : :
756 : 0 : nb_commit = nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
757 [ # # ]: 0 : if (unlikely(nb_pkts == 0))
758 : : return 0;
759 : :
760 : 0 : tx_id = txq->tx_tail;
761 : 0 : txdp = &txq->tx_ring[tx_id];
762 : 0 : txep = &txq->sw_ring[tx_id];
763 : :
764 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
765 : :
766 : 0 : n = (uint16_t)(txq->nb_tx_desc - tx_id);
767 [ # # ]: 0 : if (nb_commit >= n) {
768 : 0 : tx_backlog_entry(txep, tx_pkts, n);
769 : :
770 : 0 : vtx(txdp, tx_pkts, n - 1, flags);
771 : 0 : tx_pkts += (n - 1);
772 : 0 : txdp += (n - 1);
773 : :
774 : 0 : vtx1(txdp, *tx_pkts++, rs);
775 : :
776 : 0 : nb_commit = (uint16_t)(nb_commit - n);
777 : :
778 : : tx_id = 0;
779 : 0 : txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
780 : :
781 : : /* avoid reach the end of ring */
782 : 0 : txdp = &txq->tx_ring[tx_id];
783 : 0 : txep = &txq->sw_ring[tx_id];
784 : : }
785 : :
786 : 0 : tx_backlog_entry(txep, tx_pkts, nb_commit);
787 : :
788 : 0 : vtx(txdp, tx_pkts, nb_commit, flags);
789 : :
790 : 0 : tx_id = (uint16_t)(tx_id + nb_commit);
791 [ # # ]: 0 : if (tx_id > txq->tx_next_rs) {
792 : 0 : txq->tx_ring[txq->tx_next_rs].cmd_type_offset_bsz |=
793 : : rte_cpu_to_le_64(((uint64_t)I40E_TX_DESC_CMD_RS) <<
794 : : I40E_TXD_QW1_CMD_SHIFT);
795 : 0 : txq->tx_next_rs =
796 : 0 : (uint16_t)(txq->tx_next_rs + txq->tx_rs_thresh);
797 : : }
798 : :
799 : 0 : txq->tx_tail = tx_id;
800 : :
801 : 0 : I40E_PCI_REG_WC_WRITE(txq->qtx_tail, txq->tx_tail);
802 : :
803 : : return nb_pkts;
804 : : }
805 : :
806 : : uint16_t
807 : 0 : i40e_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
808 : : uint16_t nb_pkts)
809 : : {
810 : : uint16_t nb_tx = 0;
811 : : struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
812 : :
813 [ # # ]: 0 : while (nb_pkts) {
814 : : uint16_t ret, num;
815 : :
816 : : /* cross rs_thresh boundary is not allowed */
817 : 0 : num = (uint16_t)RTE_MIN(nb_pkts, txq->tx_rs_thresh);
818 : 0 : ret = i40e_xmit_fixed_burst_vec_avx2(tx_queue, &tx_pkts[nb_tx],
819 : : num);
820 : 0 : nb_tx += ret;
821 : 0 : nb_pkts -= ret;
822 [ # # ]: 0 : if (ret < num)
823 : : break;
824 : : }
825 : :
826 : 0 : return nb_tx;
827 : : }
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