Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2020 Intel Corporation
3 : : */
4 : :
5 : : #include <stdint.h>
6 : : #include <ethdev_driver.h>
7 : : #include <rte_malloc.h>
8 : :
9 : : #include "base/i40e_prototype.h"
10 : : #include "base/i40e_type.h"
11 : : #include "i40e_ethdev.h"
12 : : #include "i40e_rxtx.h"
13 : : #include "i40e_rxtx_vec_common.h"
14 : : #include "i40e_rxtx_common_avx.h"
15 : :
16 : : #include <rte_vect.h>
17 : :
18 : : #ifndef __INTEL_COMPILER
19 : : #pragma GCC diagnostic ignored "-Wcast-qual"
20 : : #endif
21 : :
22 : : #define RTE_I40E_DESCS_PER_LOOP_AVX 8
23 : :
24 : : static __rte_always_inline void
25 : : i40e_rxq_rearm(struct i40e_rx_queue *rxq)
26 : : {
27 : : return i40e_rxq_rearm_common(rxq, true);
28 : : }
29 : :
30 : : #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
31 : : /* Handles 32B descriptor FDIR ID processing:
32 : : * rxdp: receive descriptor ring, required to load 2nd 16B half of each desc
33 : : * rx_pkts: required to store metadata back to mbufs
34 : : * pkt_idx: offset into the burst, increments in vector widths
35 : : * desc_idx: required to select the correct shift at compile time
36 : : */
37 : : static inline __m256i
38 : 0 : desc_fdir_processing_32b(volatile union i40e_rx_desc *rxdp,
39 : : struct rte_mbuf **rx_pkts,
40 : : const uint32_t pkt_idx,
41 : : const uint32_t desc_idx)
42 : : {
43 : : /* 32B desc path: load rxdp.wb.qword2 for EXT_STATUS and FLEXBH_STAT */
44 : 0 : __m128i *rxdp_desc_0 = (void *)(&rxdp[desc_idx + 0].wb.qword2);
45 [ # # # # : 0 : __m128i *rxdp_desc_1 = (void *)(&rxdp[desc_idx + 1].wb.qword2);
# ]
46 : : const __m128i desc_qw2_0 = _mm_load_si128(rxdp_desc_0);
47 : : const __m128i desc_qw2_1 = _mm_load_si128(rxdp_desc_1);
48 : :
49 : : /* Mask for FLEXBH_STAT, and the FDIR_ID value to compare against. The
50 : : * remaining data is set to all 1's to pass through data.
51 : : */
52 : : const __m256i flexbh_mask = _mm256_set_epi32(-1, -1, -1, 3 << 4,
53 : : -1, -1, -1, 3 << 4);
54 : : const __m256i flexbh_id = _mm256_set_epi32(-1, -1, -1, 1 << 4,
55 : : -1, -1, -1, 1 << 4);
56 : :
57 : : /* Load descriptor, check for FLEXBH bits, generate a mask for both
58 : : * packets in the register.
59 : : */
60 : : __m256i desc_qw2_0_1 =
61 : : _mm256_inserti128_si256(_mm256_castsi128_si256(desc_qw2_0),
62 : : desc_qw2_1, 1);
63 : : __m256i desc_tmp_msk = _mm256_and_si256(flexbh_mask, desc_qw2_0_1);
64 : : __m256i fdir_mask = _mm256_cmpeq_epi32(flexbh_id, desc_tmp_msk);
65 : : __m256i fdir_data = _mm256_alignr_epi8(desc_qw2_0_1, desc_qw2_0_1, 12);
66 : : __m256i desc_fdir_data = _mm256_and_si256(fdir_mask, fdir_data);
67 : :
68 : : /* Write data out to the mbuf. There is no store to this area of the
69 : : * mbuf today, so we cannot combine it with another store.
70 : : */
71 : 0 : const uint32_t idx_0 = pkt_idx + desc_idx;
72 [ # # # # : 0 : const uint32_t idx_1 = pkt_idx + desc_idx + 1;
# ]
73 : :
74 : 0 : rx_pkts[idx_0]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 0);
75 : 0 : rx_pkts[idx_1]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 4);
76 : :
77 : : /* Create mbuf flags as required for mbuf_flags layout
78 : : * (That's high lane [1,3,5,7, 0,2,4,6] as u32 lanes).
79 : : * Approach:
80 : : * - Mask away bits not required from the fdir_mask
81 : : * - Leave the PKT_FDIR_ID bit (1 << 13)
82 : : * - Position that bit correctly based on packet number
83 : : * - OR in the resulting bit to mbuf_flags
84 : : */
85 : : RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR_ID != (1 << 13));
86 : : __m256i mbuf_flag_mask = _mm256_set_epi32(0, 0, 0, 1 << 13,
87 : : 0, 0, 0, 1 << 13);
88 : : __m256i desc_flag_bit = _mm256_and_si256(mbuf_flag_mask, fdir_mask);
89 : :
90 : : /* For static-inline function, this will be stripped out
91 : : * as the desc_idx is a hard-coded constant.
92 : : */
93 [ # # # # : 0 : switch (desc_idx) {
# ]
94 : : case 0:
95 : 0 : return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 4);
96 : : case 2:
97 : 0 : return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 8);
98 : : case 4:
99 : 0 : return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 12);
100 : : case 6:
101 : : return desc_flag_bit;
102 : : default:
103 : : break;
104 : : }
105 : :
106 : : /* NOT REACHED, see above switch returns */
107 : 0 : return _mm256_setzero_si256();
108 : : }
109 : : #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
110 : :
111 : : #define PKTLEN_SHIFT 10
112 : :
113 : : /* Force inline as some compilers will not inline by default. */
114 : : static __rte_always_inline uint16_t
115 : : _recv_raw_pkts_vec_avx512(struct i40e_rx_queue *rxq, struct rte_mbuf **rx_pkts,
116 : : uint16_t nb_pkts, uint8_t *split_packet)
117 : : {
118 : 0 : const uint32_t *ptype_tbl = rxq->vsi->adapter->ptype_tbl;
119 : 0 : const __m256i mbuf_init = _mm256_set_epi64x(0, 0,
120 : 0 : 0, rxq->mbuf_initializer);
121 : 0 : struct i40e_rx_entry *sw_ring = &rxq->sw_ring[rxq->rx_tail];
122 : 0 : volatile union i40e_rx_desc *rxdp = rxq->rx_ring + rxq->rx_tail;
123 : :
124 : : rte_prefetch0(rxdp);
125 : :
126 : : /* nb_pkts has to be floor-aligned to RTE_I40E_DESCS_PER_LOOP_AVX */
127 : 0 : nb_pkts = RTE_ALIGN_FLOOR(nb_pkts, RTE_I40E_DESCS_PER_LOOP_AVX);
128 : :
129 : : /* See if we need to rearm the RX queue - gives the prefetch a bit
130 : : * of time to act
131 : : */
132 [ # # # # ]: 0 : if (rxq->rxrearm_nb > RTE_I40E_RXQ_REARM_THRESH)
133 : : i40e_rxq_rearm(rxq);
134 : :
135 : : /* Before we start moving massive data around, check to see if
136 : : * there is actually a packet available
137 : : */
138 [ # # # # ]: 0 : if (!(rxdp->wb.qword1.status_error_len &
139 : : rte_cpu_to_le_32(1 << I40E_RX_DESC_STATUS_DD_SHIFT)))
140 : : return 0;
141 : :
142 : : /* constants used in processing loop */
143 : : const __m512i crc_adjust =
144 : 0 : _mm512_set4_epi32
145 : : (0, /* ignore non-length fields */
146 : : -rxq->crc_len, /* sub crc on data_len */
147 : 0 : -rxq->crc_len, /* sub crc on pkt_len */
148 : : 0 /* ignore non-length fields */
149 : : );
150 : :
151 : : /* 8 packets DD mask, LSB in each 32-bit value */
152 : : const __m256i dd_check = _mm256_set1_epi32(1);
153 : :
154 : : /* 8 packets EOP mask, second-LSB in each 32-bit value */
155 : : const __m256i eop_check = _mm256_slli_epi32(dd_check,
156 : : I40E_RX_DESC_STATUS_EOF_SHIFT);
157 : :
158 : : /* mask to shuffle from desc. to mbuf (2 descriptors)*/
159 : : const __m512i shuf_msk =
160 : : _mm512_set4_epi32
161 : : (/* rss hash parsed separately */
162 : : /* octet 4~7, 32bits rss */
163 : : 7 << 24 | 6 << 16 | 5 << 8 | 4,
164 : : /* octet 2~3, low 16 bits vlan_macip */
165 : : /* octet 14~15, 16 bits data_len */
166 : : 3 << 24 | 2 << 16 | 15 << 8 | 14,
167 : : /* skip hi 16 bits pkt_len, zero out */
168 : : /* octet 14~15, 16 bits pkt_len */
169 : : 0xFFFF << 16 | 15 << 8 | 14,
170 : : /* pkt_type set as unknown */
171 : : 0xFFFFFFFF
172 : : );
173 : : /* compile-time check the above crc and shuffle layout is correct.
174 : : * NOTE: the first field (lowest address) is given last in set_epi
175 : : * calls above.
176 : : */
177 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
178 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 4);
179 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_len) !=
180 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 8);
181 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, vlan_tci) !=
182 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 10);
183 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, hash) !=
184 : : offsetof(struct rte_mbuf, rx_descriptor_fields1) + 12);
185 : :
186 : : /* Status/Error flag masks */
187 : : /* mask everything except RSS, flow director and VLAN flags
188 : : * bit2 is for VLAN tag, bit11 for flow director indication
189 : : * bit13:12 for RSS indication. Bits 3-5 of error
190 : : * field (bits 22-24) are for IP/L4 checksum errors
191 : : */
192 : : const __m256i flags_mask = _mm256_set1_epi32
193 : : ((1 << 2) | (1 << 11) | (3 << 12) | (7 << 22));
194 : :
195 : : /* data to be shuffled by result of flag mask. If VLAN bit is set,
196 : : * (bit 2), then position 4 in this array will be used in the
197 : : * destination
198 : : */
199 : : const __m256i vlan_flags_shuf = _mm256_set_epi32
200 : : (0, 0, RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED, 0,
201 : : 0, 0, RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED, 0);
202 : :
203 : : /* data to be shuffled by result of flag mask, shifted down 11.
204 : : * If RSS/FDIR bits are set, shuffle moves appropriate flags in
205 : : * place.
206 : : */
207 : : const __m256i rss_flags_shuf = _mm256_set_epi8
208 : : (0, 0, 0, 0, 0, 0, 0, 0,
209 : : RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_FDIR, RTE_MBUF_F_RX_RSS_HASH, 0, 0,
210 : : 0, 0, RTE_MBUF_F_RX_FDIR, 0, /* end up 128-bits */
211 : : 0, 0, 0, 0, 0, 0, 0, 0,
212 : : RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_FDIR, RTE_MBUF_F_RX_RSS_HASH, 0, 0,
213 : : 0, 0, RTE_MBUF_F_RX_FDIR, 0);
214 : :
215 : : /* data to be shuffled by the result of the flags mask shifted by 22
216 : : * bits. This gives use the l3_l4 flags.
217 : : */
218 : : const __m256i l3_l4_flags_shuf = _mm256_set_epi8
219 : : (0, 0, 0, 0, 0, 0, 0, 0,
220 : : /* shift right 1 bit to make sure it not exceed 255 */
221 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
222 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
223 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
224 : : RTE_MBUF_F_RX_L4_CKSUM_BAD) >> 1,
225 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
226 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD) >> 1,
227 : : (RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
228 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_BAD) >> 1,
229 : : RTE_MBUF_F_RX_IP_CKSUM_BAD >> 1,
230 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_GOOD) >> 1,
231 : : /* second 128-bits */
232 : : 0, 0, 0, 0, 0, 0, 0, 0,
233 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
234 : : RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
235 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD |
236 : : RTE_MBUF_F_RX_L4_CKSUM_BAD) >> 1,
237 : : (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
238 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD) >> 1,
239 : : (RTE_MBUF_F_RX_L4_CKSUM_BAD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
240 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_BAD) >> 1,
241 : : RTE_MBUF_F_RX_IP_CKSUM_BAD >> 1,
242 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_GOOD) >> 1);
243 : :
244 : : const __m256i cksum_mask = _mm256_set1_epi32
245 : : (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD |
246 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
247 : : RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD);
248 : :
249 : : uint16_t i, received;
250 : :
251 [ # # # # ]: 0 : for (i = 0, received = 0; i < nb_pkts;
252 : 0 : i += RTE_I40E_DESCS_PER_LOOP_AVX,
253 : 0 : rxdp += RTE_I40E_DESCS_PER_LOOP_AVX) {
254 : : /* step 1, copy over 8 mbuf pointers to rx_pkts array */
255 : 0 : _mm256_storeu_si256((void *)&rx_pkts[i],
256 : 0 : _mm256_loadu_si256((void *)&sw_ring[i]));
257 : : #ifdef RTE_ARCH_X86_64
258 : 0 : _mm256_storeu_si256((void *)&rx_pkts[i + 4],
259 : 0 : _mm256_loadu_si256((void *)&sw_ring[i + 4]));
260 : : #endif
261 : :
262 : : __m512i raw_desc0_3, raw_desc4_7;
263 : : __m256i raw_desc0_1, raw_desc2_3, raw_desc4_5, raw_desc6_7;
264 : :
265 : : /* load in descriptors, in reverse order */
266 : : const __m128i raw_desc7 =
267 : : _mm_load_si128((void *)(rxdp + 7));
268 : 0 : rte_compiler_barrier();
269 : : const __m128i raw_desc6 =
270 : : _mm_load_si128((void *)(rxdp + 6));
271 : 0 : rte_compiler_barrier();
272 : : const __m128i raw_desc5 =
273 : : _mm_load_si128((void *)(rxdp + 5));
274 : 0 : rte_compiler_barrier();
275 : : const __m128i raw_desc4 =
276 : : _mm_load_si128((void *)(rxdp + 4));
277 : 0 : rte_compiler_barrier();
278 : : const __m128i raw_desc3 =
279 : : _mm_load_si128((void *)(rxdp + 3));
280 : 0 : rte_compiler_barrier();
281 : : const __m128i raw_desc2 =
282 : : _mm_load_si128((void *)(rxdp + 2));
283 : 0 : rte_compiler_barrier();
284 : : const __m128i raw_desc1 =
285 : : _mm_load_si128((void *)(rxdp + 1));
286 : 0 : rte_compiler_barrier();
287 : : const __m128i raw_desc0 =
288 : : _mm_load_si128((void *)(rxdp + 0));
289 : :
290 : : raw_desc6_7 =
291 : : _mm256_inserti128_si256
292 : : (_mm256_castsi128_si256(raw_desc6),
293 : : raw_desc7, 1);
294 : : raw_desc4_5 =
295 : : _mm256_inserti128_si256
296 : : (_mm256_castsi128_si256(raw_desc4),
297 : : raw_desc5, 1);
298 : : raw_desc2_3 =
299 : : _mm256_inserti128_si256
300 : : (_mm256_castsi128_si256(raw_desc2),
301 : : raw_desc3, 1);
302 : : raw_desc0_1 =
303 : : _mm256_inserti128_si256
304 : : (_mm256_castsi128_si256(raw_desc0),
305 : : raw_desc1, 1);
306 : :
307 : : raw_desc4_7 =
308 : : _mm512_inserti64x4
309 : : (_mm512_castsi256_si512(raw_desc4_5),
310 : : raw_desc6_7, 1);
311 : : raw_desc0_3 =
312 : : _mm512_inserti64x4
313 : : (_mm512_castsi256_si512(raw_desc0_1),
314 : : raw_desc2_3, 1);
315 : :
316 [ # # ]: 0 : if (split_packet) {
317 : : int j;
318 : :
319 [ # # ]: 0 : for (j = 0; j < RTE_I40E_DESCS_PER_LOOP_AVX; j++)
320 : 0 : rte_mbuf_prefetch_part2(rx_pkts[i + j]);
321 : : }
322 : :
323 : : /* convert descriptors 0-7 into mbufs, adjusting length and
324 : : * re-arranging fields. Then write into the mbuf
325 : : */
326 : : const __m512i len4_7 = _mm512_slli_epi32
327 : : (raw_desc4_7, PKTLEN_SHIFT);
328 : : const __m512i len0_3 = _mm512_slli_epi32
329 : : (raw_desc0_3, PKTLEN_SHIFT);
330 : : const __m512i desc4_7 = _mm512_mask_blend_epi16
331 : : (0x80808080, raw_desc4_7, len4_7);
332 : : const __m512i desc0_3 = _mm512_mask_blend_epi16
333 : : (0x80808080, raw_desc0_3, len0_3);
334 : : __m512i mb4_7 = _mm512_shuffle_epi8(desc4_7, shuf_msk);
335 : : __m512i mb0_3 = _mm512_shuffle_epi8(desc0_3, shuf_msk);
336 : :
337 : : mb4_7 = _mm512_add_epi32(mb4_7, crc_adjust);
338 : : mb0_3 = _mm512_add_epi32(mb0_3, crc_adjust);
339 : :
340 : : /* to get packet types, shift 64-bit values down 30 bits
341 : : * and so ptype is in lower 8-bits in each
342 : : */
343 : : const __m512i ptypes4_7 = _mm512_srli_epi64(desc4_7, 30);
344 : : const __m512i ptypes0_3 = _mm512_srli_epi64(desc0_3, 30);
345 : : const __m256i ptypes6_7 =
346 : : _mm512_extracti64x4_epi64(ptypes4_7, 1);
347 : : const __m256i ptypes4_5 =
348 : : _mm512_extracti64x4_epi64(ptypes4_7, 0);
349 : : const __m256i ptypes2_3 =
350 : : _mm512_extracti64x4_epi64(ptypes0_3, 1);
351 : : const __m256i ptypes0_1 =
352 : : _mm512_extracti64x4_epi64(ptypes0_3, 0);
353 : : const uint8_t ptype7 = _mm256_extract_epi8(ptypes6_7, 24);
354 : : const uint8_t ptype6 = _mm256_extract_epi8(ptypes6_7, 8);
355 : : const uint8_t ptype5 = _mm256_extract_epi8(ptypes4_5, 24);
356 : : const uint8_t ptype4 = _mm256_extract_epi8(ptypes4_5, 8);
357 : : const uint8_t ptype3 = _mm256_extract_epi8(ptypes2_3, 24);
358 : : const uint8_t ptype2 = _mm256_extract_epi8(ptypes2_3, 8);
359 : : const uint8_t ptype1 = _mm256_extract_epi8(ptypes0_1, 24);
360 : : const uint8_t ptype0 = _mm256_extract_epi8(ptypes0_1, 8);
361 : :
362 : 0 : const __m512i ptype4_7 = _mm512_set_epi32
363 : 0 : (0, 0, 0, ptype_tbl[ptype7],
364 : 0 : 0, 0, 0, ptype_tbl[ptype6],
365 : 0 : 0, 0, 0, ptype_tbl[ptype5],
366 [ # # # # ]: 0 : 0, 0, 0, ptype_tbl[ptype4]);
367 : 0 : const __m512i ptype0_3 = _mm512_set_epi32
368 : 0 : (0, 0, 0, ptype_tbl[ptype3],
369 : 0 : 0, 0, 0, ptype_tbl[ptype2],
370 : 0 : 0, 0, 0, ptype_tbl[ptype1],
371 [ # # # # ]: 0 : 0, 0, 0, ptype_tbl[ptype0]);
372 : :
373 : : mb4_7 = _mm512_mask_blend_epi32(0x1111, mb4_7, ptype4_7);
374 : : mb0_3 = _mm512_mask_blend_epi32(0x1111, mb0_3, ptype0_3);
375 : :
376 : : __m256i mb4_5 = _mm512_extracti64x4_epi64(mb4_7, 0);
377 : : __m256i mb6_7 = _mm512_extracti64x4_epi64(mb4_7, 1);
378 : : __m256i mb0_1 = _mm512_extracti64x4_epi64(mb0_3, 0);
379 : : __m256i mb2_3 = _mm512_extracti64x4_epi64(mb0_3, 1);
380 : :
381 : : /**
382 : : * use permute/extract to get status content
383 : : * After the operations, the packets status flags are in the
384 : : * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
385 : : */
386 : : /* merge the status bits into one register */
387 : : const __m512i status_permute_msk = _mm512_set_epi32
388 : : (0, 0, 0, 0,
389 : : 0, 0, 0, 0,
390 : : 22, 30, 6, 14,
391 : : 18, 26, 2, 10);
392 : : const __m512i raw_status0_7 = _mm512_permutex2var_epi32
393 : : (desc4_7, status_permute_msk, desc0_3);
394 : : __m256i status0_7 = _mm512_extracti64x4_epi64
395 : : (raw_status0_7, 0);
396 : :
397 : : /* now do flag manipulation */
398 : :
399 : : /* get only flag/error bits we want */
400 : : const __m256i flag_bits =
401 : : _mm256_and_si256(status0_7, flags_mask);
402 : : /* set vlan and rss flags */
403 : : const __m256i vlan_flags =
404 : : _mm256_shuffle_epi8(vlan_flags_shuf, flag_bits);
405 : : const __m256i rss_fdir_bits = _mm256_srli_epi32(flag_bits, 11);
406 : : const __m256i rss_flags = _mm256_shuffle_epi8(rss_flags_shuf,
407 : : rss_fdir_bits);
408 : :
409 : : /* l3_l4_error flags, shuffle, then shift to correct adjustment
410 : : * of flags in flags_shuf, and finally mask out extra bits
411 : : */
412 : : __m256i l3_l4_flags = _mm256_shuffle_epi8(l3_l4_flags_shuf,
413 : : _mm256_srli_epi32(flag_bits, 22));
414 : : l3_l4_flags = _mm256_slli_epi32(l3_l4_flags, 1);
415 : : l3_l4_flags = _mm256_and_si256(l3_l4_flags, cksum_mask);
416 : :
417 : : /* merge flags */
418 : : __m256i mbuf_flags = _mm256_or_si256(l3_l4_flags,
419 : : _mm256_or_si256(rss_flags, vlan_flags));
420 : :
421 : : /* If the rxq has FDIR enabled, read and process the FDIR info
422 : : * from the descriptor. This can cause more loads/stores, so is
423 : : * not always performed. Branch over the code when not enabled.
424 : : */
425 [ # # # # ]: 0 : if (rxq->fdir_enabled) {
426 : : #ifdef RTE_LIBRTE_I40E_16BYTE_RX_DESC
427 : : /* 16B descriptor code path:
428 : : * RSS and FDIR ID use the same offset in the desc, so
429 : : * only one can be present at a time. The code below
430 : : * identifies an FDIR ID match, and zeros the RSS value
431 : : * in the mbuf on FDIR match to keep mbuf data clean.
432 : : */
433 : : #define FDIR_BLEND_MASK ((1 << 3) | (1 << 7))
434 : :
435 : : /* Flags:
436 : : * - Take flags, shift bits to null out
437 : : * - CMPEQ with known FDIR ID, to get 0xFFFF or 0 mask
438 : : * - Strip bits from mask, leaving 0 or 1 for FDIR ID
439 : : * - Merge with mbuf_flags
440 : : */
441 : : /* FLM = 1, FLTSTAT = 0b01, (FLM | FLTSTAT) == 3.
442 : : * Shift left by 28 to avoid having to mask.
443 : : */
444 : : const __m256i fdir =
445 : : _mm256_slli_epi32(rss_fdir_bits, 28);
446 : : const __m256i fdir_id = _mm256_set1_epi32(3 << 28);
447 : :
448 : : /* As above, the fdir_mask to packet mapping is this:
449 : : * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
450 : : * Then OR FDIR flags to mbuf_flags on FDIR ID hit.
451 : : */
452 : : RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR_ID != (1 << 13));
453 : : const __m256i pkt_fdir_bit = _mm256_set1_epi32(1 << 13);
454 : : const __m256i fdir_mask =
455 : : _mm256_cmpeq_epi32(fdir, fdir_id);
456 : : __m256i fdir_bits =
457 : : _mm256_and_si256(fdir_mask, pkt_fdir_bit);
458 : :
459 : : mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_bits);
460 : :
461 : : /* Based on FDIR_MASK, clear the RSS or FDIR value.
462 : : * The FDIR ID value is masked to zero if not a hit,
463 : : * otherwise the mb0_1 register RSS field is zeroed.
464 : : */
465 : : const __m256i fdir_zero_mask = _mm256_setzero_si256();
466 : : __m256i tmp0_1 = _mm256_blend_epi32(fdir_zero_mask,
467 : : fdir_mask, FDIR_BLEND_MASK);
468 : : __m256i fdir_mb0_1 = _mm256_and_si256(mb0_1, fdir_mask);
469 : :
470 : : mb0_1 = _mm256_andnot_si256(tmp0_1, mb0_1);
471 : :
472 : : /* Write to mbuf: no stores to combine with, so just a
473 : : * scalar store to push data here.
474 : : */
475 : : rx_pkts[i + 0]->hash.fdir.hi =
476 : : _mm256_extract_epi32(fdir_mb0_1, 3);
477 : : rx_pkts[i + 1]->hash.fdir.hi =
478 : : _mm256_extract_epi32(fdir_mb0_1, 7);
479 : :
480 : : /* Same as above, only shift the fdir_mask to align
481 : : * the packet FDIR mask with the FDIR_ID desc lane.
482 : : */
483 : : __m256i tmp2_3 =
484 : : _mm256_alignr_epi8(fdir_mask, fdir_mask, 12);
485 : : __m256i fdir_mb2_3 = _mm256_and_si256(mb2_3, tmp2_3);
486 : :
487 : : tmp2_3 = _mm256_blend_epi32(fdir_zero_mask, tmp2_3,
488 : : FDIR_BLEND_MASK);
489 : : mb2_3 = _mm256_andnot_si256(tmp2_3, mb2_3);
490 : : rx_pkts[i + 2]->hash.fdir.hi =
491 : : _mm256_extract_epi32(fdir_mb2_3, 3);
492 : : rx_pkts[i + 3]->hash.fdir.hi =
493 : : _mm256_extract_epi32(fdir_mb2_3, 7);
494 : :
495 : : __m256i tmp4_5 =
496 : : _mm256_alignr_epi8(fdir_mask, fdir_mask, 8);
497 : : __m256i fdir_mb4_5 = _mm256_and_si256(mb4_5, tmp4_5);
498 : :
499 : : tmp4_5 = _mm256_blend_epi32(fdir_zero_mask, tmp4_5,
500 : : FDIR_BLEND_MASK);
501 : : mb4_5 = _mm256_andnot_si256(tmp4_5, mb4_5);
502 : : rx_pkts[i + 4]->hash.fdir.hi =
503 : : _mm256_extract_epi32(fdir_mb4_5, 3);
504 : : rx_pkts[i + 5]->hash.fdir.hi =
505 : : _mm256_extract_epi32(fdir_mb4_5, 7);
506 : :
507 : : __m256i tmp6_7 =
508 : : _mm256_alignr_epi8(fdir_mask, fdir_mask, 4);
509 : : __m256i fdir_mb6_7 = _mm256_and_si256(mb6_7, tmp6_7);
510 : :
511 : : tmp6_7 = _mm256_blend_epi32(fdir_zero_mask, tmp6_7,
512 : : FDIR_BLEND_MASK);
513 : : mb6_7 = _mm256_andnot_si256(tmp6_7, mb6_7);
514 : : rx_pkts[i + 6]->hash.fdir.hi =
515 : : _mm256_extract_epi32(fdir_mb6_7, 3);
516 : : rx_pkts[i + 7]->hash.fdir.hi =
517 : : _mm256_extract_epi32(fdir_mb6_7, 7);
518 : :
519 : : /* End of 16B descriptor handling */
520 : : #else
521 : : /* 32B descriptor FDIR ID mark handling. Returns bits
522 : : * to be OR-ed into the mbuf olflags.
523 : : */
524 : : __m256i fdir_add_flags;
525 : :
526 : : fdir_add_flags =
527 : 0 : desc_fdir_processing_32b(rxdp, rx_pkts, i, 0);
528 : : mbuf_flags =
529 : : _mm256_or_si256(mbuf_flags, fdir_add_flags);
530 : :
531 : : fdir_add_flags =
532 : 0 : desc_fdir_processing_32b(rxdp, rx_pkts, i, 2);
533 : : mbuf_flags =
534 : : _mm256_or_si256(mbuf_flags, fdir_add_flags);
535 : :
536 : : fdir_add_flags =
537 : 0 : desc_fdir_processing_32b(rxdp, rx_pkts, i, 4);
538 : : mbuf_flags =
539 : : _mm256_or_si256(mbuf_flags, fdir_add_flags);
540 : :
541 : : fdir_add_flags =
542 : 0 : desc_fdir_processing_32b(rxdp, rx_pkts, i, 6);
543 : : mbuf_flags =
544 : : _mm256_or_si256(mbuf_flags, fdir_add_flags);
545 : : /* End 32B desc handling */
546 : : #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
547 : :
548 : : } /* if() on FDIR enabled */
549 : :
550 : : /* At this point, we have the 8 sets of flags in the low 16-bits
551 : : * of each 32-bit value in vlan0.
552 : : * We want to extract these, and merge them with the mbuf init data
553 : : * so we can do a single write to the mbuf to set the flags
554 : : * and all the other initialization fields. Extracting the
555 : : * appropriate flags means that we have to do a shift and blend for
556 : : * each mbuf before we do the write. However, we can also
557 : : * add in the previously computed rx_descriptor fields to
558 : : * make a single 256-bit write per mbuf
559 : : */
560 : : /* check the structure matches expectations */
561 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
562 : : offsetof(struct rte_mbuf, rearm_data) + 8);
563 : : RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, rearm_data) !=
564 : : RTE_ALIGN(offsetof(struct rte_mbuf, rearm_data), 16));
565 : : /* build up data and do writes */
566 : : __m256i rearm0, rearm1, rearm2, rearm3, rearm4, rearm5,
567 : : rearm6, rearm7;
568 : : rearm6 = _mm256_blend_epi32
569 : : (mbuf_init, _mm256_slli_si256(mbuf_flags, 8), 0x04);
570 : : rearm4 = _mm256_blend_epi32
571 : : (mbuf_init, _mm256_slli_si256(mbuf_flags, 4), 0x04);
572 : : rearm2 = _mm256_blend_epi32
573 : : (mbuf_init, mbuf_flags, 0x04);
574 : : rearm0 = _mm256_blend_epi32
575 : : (mbuf_init, _mm256_srli_si256(mbuf_flags, 4), 0x04);
576 : : /* permute to add in the rx_descriptor e.g. rss fields */
577 : : rearm6 = _mm256_permute2f128_si256(rearm6, mb6_7, 0x20);
578 : : rearm4 = _mm256_permute2f128_si256(rearm4, mb4_5, 0x20);
579 : : rearm2 = _mm256_permute2f128_si256(rearm2, mb2_3, 0x20);
580 : : rearm0 = _mm256_permute2f128_si256(rearm0, mb0_1, 0x20);
581 : : /* write to mbuf */
582 : : _mm256_storeu_si256
583 [ # # # # ]: 0 : ((__m256i *)&rx_pkts[i + 6]->rearm_data, rearm6);
584 : : _mm256_storeu_si256
585 : 0 : ((__m256i *)&rx_pkts[i + 4]->rearm_data, rearm4);
586 : : _mm256_storeu_si256
587 : 0 : ((__m256i *)&rx_pkts[i + 2]->rearm_data, rearm2);
588 : : _mm256_storeu_si256
589 [ # # # # ]: 0 : ((__m256i *)&rx_pkts[i + 0]->rearm_data, rearm0);
590 : :
591 : : /* repeat for the odd mbufs */
592 : : const __m256i odd_flags = _mm256_castsi128_si256
593 : : (_mm256_extracti128_si256(mbuf_flags, 1));
594 : : rearm7 = _mm256_blend_epi32
595 : : (mbuf_init, _mm256_slli_si256(odd_flags, 8), 0x04);
596 : : rearm5 = _mm256_blend_epi32
597 : : (mbuf_init, _mm256_slli_si256(odd_flags, 4), 0x04);
598 : : rearm3 = _mm256_blend_epi32
599 : : (mbuf_init, odd_flags, 0x04);
600 : : rearm1 = _mm256_blend_epi32
601 : : (mbuf_init, _mm256_srli_si256(odd_flags, 4), 0x04);
602 : : /* since odd mbufs are already in hi 128-bits use blend */
603 : : rearm7 = _mm256_blend_epi32(rearm7, mb6_7, 0xF0);
604 : : rearm5 = _mm256_blend_epi32(rearm5, mb4_5, 0xF0);
605 : : rearm3 = _mm256_blend_epi32(rearm3, mb2_3, 0xF0);
606 : : rearm1 = _mm256_blend_epi32(rearm1, mb0_1, 0xF0);
607 : : /* again write to mbufs */
608 : : _mm256_storeu_si256
609 : 0 : ((__m256i *)&rx_pkts[i + 7]->rearm_data, rearm7);
610 : : _mm256_storeu_si256
611 : 0 : ((__m256i *)&rx_pkts[i + 5]->rearm_data, rearm5);
612 : : _mm256_storeu_si256
613 : 0 : ((__m256i *)&rx_pkts[i + 3]->rearm_data, rearm3);
614 : : _mm256_storeu_si256
615 [ # # ]: 0 : ((__m256i *)&rx_pkts[i + 1]->rearm_data, rearm1);
616 : :
617 : : /* extract and record EOP bit */
618 [ # # ]: 0 : if (split_packet) {
619 : : const __m128i eop_mask =
620 : : _mm_set1_epi16
621 : : (1 << I40E_RX_DESC_STATUS_EOF_SHIFT);
622 : : const __m256i eop_bits256 =
623 : : _mm256_and_si256(status0_7, eop_check);
624 : : /* pack status bits into a single 128-bit register */
625 : : const __m128i eop_bits =
626 : : _mm_packus_epi32
627 : : (_mm256_castsi256_si128(eop_bits256),
628 : : _mm256_extractf128_si256(eop_bits256, 1));
629 : : /* flip bits, and mask out the EOP bit, which is now
630 : : * a split-packet bit i.e. !EOP, rather than EOP one.
631 : : */
632 : : __m128i split_bits = _mm_andnot_si128(eop_bits,
633 : : eop_mask);
634 : : /* eop bits are out of order, so we need to shuffle them
635 : : * back into order again. In doing so, only use low 8
636 : : * bits, which acts like another pack instruction
637 : : * The original order is (hi->lo): 1,3,5,7,0,2,4,6
638 : : * [Since we use epi8, the 16-bit positions are
639 : : * multiplied by 2 in the eop_shuffle value.]
640 : : */
641 : : __m128i eop_shuffle = _mm_set_epi8
642 : : (0xFF, 0xFF, 0xFF, 0xFF, /* zero hi 64b */
643 : : 0xFF, 0xFF, 0xFF, 0xFF,
644 : : 8, 0, 10, 2, /* move values to lo 64b */
645 : : 12, 4, 14, 6);
646 : : split_bits = _mm_shuffle_epi8(split_bits, eop_shuffle);
647 : 0 : *(uint64_t *)split_packet =
648 : 0 : _mm_cvtsi128_si64(split_bits);
649 : 0 : split_packet += RTE_I40E_DESCS_PER_LOOP_AVX;
650 : : }
651 : :
652 : : /* perform dd_check */
653 : : status0_7 = _mm256_and_si256(status0_7, dd_check);
654 : : status0_7 = _mm256_packs_epi32
655 : : (status0_7, _mm256_setzero_si256());
656 : :
657 [ # # ]: 0 : uint64_t burst = rte_popcount64
658 : : (_mm_cvtsi128_si64
659 : : (_mm256_extracti128_si256
660 : : (status0_7, 1)));
661 : 0 : burst += rte_popcount64(_mm_cvtsi128_si64
662 : : (_mm256_castsi256_si128(status0_7)));
663 : 0 : received += burst;
664 [ # # # # ]: 0 : if (burst != RTE_I40E_DESCS_PER_LOOP_AVX)
665 : : break;
666 : : }
667 : :
668 : : /* update tail pointers */
669 : 0 : rxq->rx_tail += received;
670 : 0 : rxq->rx_tail &= (rxq->nb_rx_desc - 1);
671 [ # # # # : 0 : if ((rxq->rx_tail & 1) == 1 && received > 1) { /* keep avx2 aligned */
# # # # ]
672 : 0 : rxq->rx_tail--;
673 : 0 : received--;
674 : : }
675 : 0 : rxq->rxrearm_nb += received;
676 : 0 : return received;
677 : : }
678 : :
679 : : /**
680 : : * Notice:
681 : : * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
682 : : */
683 : : uint16_t
684 : 0 : i40e_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
685 : : uint16_t nb_pkts)
686 : : {
687 : 0 : return _recv_raw_pkts_vec_avx512(rx_queue, rx_pkts, nb_pkts, NULL);
688 : : }
689 : :
690 : : /**
691 : : * vPMD receive routine that reassembles single burst of 32 scattered packets
692 : : * Notice:
693 : : * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
694 : : */
695 : : static uint16_t
696 : 0 : i40e_recv_scattered_burst_vec_avx512(void *rx_queue,
697 : : struct rte_mbuf **rx_pkts,
698 : : uint16_t nb_pkts)
699 : : {
700 : : struct i40e_rx_queue *rxq = rx_queue;
701 : 0 : uint8_t split_flags[RTE_I40E_VPMD_RX_BURST] = {0};
702 : :
703 : : /* get some new buffers */
704 : : uint16_t nb_bufs = _recv_raw_pkts_vec_avx512(rxq, rx_pkts, nb_pkts,
705 : : split_flags);
706 [ # # ]: 0 : if (nb_bufs == 0)
707 : 0 : return 0;
708 : :
709 : : /* happy day case, full burst + no packets to be joined */
710 : : const uint64_t *split_fl64 = (uint64_t *)split_flags;
711 : :
712 [ # # ]: 0 : if (!rxq->pkt_first_seg &&
713 [ # # # # ]: 0 : split_fl64[0] == 0 && split_fl64[1] == 0 &&
714 [ # # # # ]: 0 : split_fl64[2] == 0 && split_fl64[3] == 0)
715 : : return nb_bufs;
716 : :
717 : : /* reassemble any packets that need reassembly*/
718 : : unsigned int i = 0;
719 : :
720 [ # # ]: 0 : if (!rxq->pkt_first_seg) {
721 : : /* find the first split flag, and only reassemble then*/
722 [ # # # # ]: 0 : while (i < nb_bufs && !split_flags[i])
723 : 0 : i++;
724 [ # # ]: 0 : if (i == nb_bufs)
725 : : return nb_bufs;
726 : 0 : rxq->pkt_first_seg = rx_pkts[i];
727 : : }
728 : 0 : return i + reassemble_packets(rxq, &rx_pkts[i], nb_bufs - i,
729 : : &split_flags[i]);
730 : : }
731 : :
732 : : /**
733 : : * vPMD receive routine that reassembles scattered packets.
734 : : * Main receive routine that can handle arbitrary burst sizes
735 : : * Notice:
736 : : * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
737 : : */
738 : : uint16_t
739 : 0 : i40e_recv_scattered_pkts_vec_avx512(void *rx_queue,
740 : : struct rte_mbuf **rx_pkts,
741 : : uint16_t nb_pkts)
742 : : {
743 : : uint16_t retval = 0;
744 : :
745 [ # # ]: 0 : while (nb_pkts > RTE_I40E_VPMD_RX_BURST) {
746 : 0 : uint16_t burst = i40e_recv_scattered_burst_vec_avx512(rx_queue,
747 : 0 : rx_pkts + retval, RTE_I40E_VPMD_RX_BURST);
748 : 0 : retval += burst;
749 : 0 : nb_pkts -= burst;
750 [ # # ]: 0 : if (burst < RTE_I40E_VPMD_RX_BURST)
751 : 0 : return retval;
752 : : }
753 : 0 : return retval + i40e_recv_scattered_burst_vec_avx512(rx_queue,
754 : 0 : rx_pkts + retval, nb_pkts);
755 : : }
756 : :
757 : : static __rte_always_inline int
758 : : i40e_tx_free_bufs_avx512(struct i40e_tx_queue *txq)
759 : : {
760 : : struct i40e_vec_tx_entry *txep;
761 : : uint32_t n;
762 : : uint32_t i;
763 : : int nb_free = 0;
764 : : struct rte_mbuf *m, *free[RTE_I40E_TX_MAX_FREE_BUF_SZ];
765 : :
766 : : /* check DD bits on threshold descriptor */
767 [ # # ]: 0 : if ((txq->tx_ring[txq->tx_next_dd].cmd_type_offset_bsz &
768 : : rte_cpu_to_le_64(I40E_TXD_QW1_DTYPE_MASK)) !=
769 : : rte_cpu_to_le_64(I40E_TX_DESC_DTYPE_DESC_DONE))
770 : : return 0;
771 : :
772 : 0 : n = txq->tx_rs_thresh;
773 : :
774 : : /* first buffer to free from S/W ring is at index
775 : : * tx_next_dd - (tx_rs_thresh-1)
776 : : */
777 : 0 : txep = (void *)txq->sw_ring;
778 : 0 : txep += txq->tx_next_dd - (n - 1);
779 : :
780 [ # # # # ]: 0 : if (txq->offloads & RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE && (n & 31) == 0) {
781 [ # # ]: 0 : struct rte_mempool *mp = txep[0].mbuf->pool;
782 : : void **cache_objs;
783 : : struct rte_mempool_cache *cache = rte_mempool_default_cache(mp,
784 : : rte_lcore_id());
785 : :
786 [ # # ]: 0 : if (!cache || n > RTE_MEMPOOL_CACHE_MAX_SIZE) {
787 : : rte_mempool_generic_put(mp, (void *)txep, n, cache);
788 : 0 : goto done;
789 : : }
790 : :
791 : 0 : cache_objs = &cache->objs[cache->len];
792 : :
793 : : /* The cache follows the following algorithm
794 : : * 1. Add the objects to the cache
795 : : * 2. Anything greater than the cache min value (if it
796 : : * crosses the cache flush threshold) is flushed to the ring.
797 : : */
798 : : /* Add elements back into the cache */
799 : : uint32_t copied = 0;
800 : : /* n is multiple of 32 */
801 [ # # ]: 0 : while (copied < n) {
802 : 0 : const __m512i a = _mm512_load_si512(&txep[copied]);
803 : 0 : const __m512i b = _mm512_load_si512(&txep[copied + 8]);
804 : 0 : const __m512i c = _mm512_load_si512(&txep[copied + 16]);
805 : 0 : const __m512i d = _mm512_load_si512(&txep[copied + 24]);
806 : :
807 : 0 : _mm512_storeu_si512(&cache_objs[copied], a);
808 : 0 : _mm512_storeu_si512(&cache_objs[copied + 8], b);
809 : 0 : _mm512_storeu_si512(&cache_objs[copied + 16], c);
810 : 0 : _mm512_storeu_si512(&cache_objs[copied + 24], d);
811 : 0 : copied += 32;
812 : : }
813 : 0 : cache->len += n;
814 : :
815 [ # # ]: 0 : if (cache->len >= cache->flushthresh) {
816 : 0 : rte_mempool_ops_enqueue_bulk
817 : 0 : (mp, &cache->objs[cache->size],
818 : 0 : cache->len - cache->size);
819 : 0 : cache->len = cache->size;
820 : : }
821 : 0 : goto done;
822 : : }
823 : :
824 : 0 : m = rte_pktmbuf_prefree_seg(txep[0].mbuf);
825 [ # # ]: 0 : if (likely(m)) {
826 : 0 : free[0] = m;
827 : : nb_free = 1;
828 [ # # ]: 0 : for (i = 1; i < n; i++) {
829 : 0 : rte_prefetch0(&txep[i + 3].mbuf->cacheline1);
830 : 0 : m = rte_pktmbuf_prefree_seg(txep[i].mbuf);
831 [ # # ]: 0 : if (likely(m)) {
832 [ # # ]: 0 : if (likely(m->pool == free[0]->pool)) {
833 : 0 : free[nb_free++] = m;
834 : : } else {
835 [ # # ]: 0 : rte_mempool_put_bulk(free[0]->pool,
836 : : (void *)free,
837 : : nb_free);
838 : 0 : free[0] = m;
839 : : nb_free = 1;
840 : : }
841 : : }
842 : : }
843 [ # # ]: 0 : rte_mempool_put_bulk(free[0]->pool, (void **)free, nb_free);
844 : : } else {
845 [ # # ]: 0 : for (i = 1; i < n; i++) {
846 : 0 : m = rte_pktmbuf_prefree_seg(txep[i].mbuf);
847 [ # # ]: 0 : if (m)
848 [ # # ]: 0 : rte_mempool_put(m->pool, m);
849 : : }
850 : : }
851 : :
852 : 0 : done:
853 : : /* buffers were freed, update counters */
854 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + txq->tx_rs_thresh);
855 : 0 : txq->tx_next_dd = (uint16_t)(txq->tx_next_dd + txq->tx_rs_thresh);
856 [ # # ]: 0 : if (txq->tx_next_dd >= txq->nb_tx_desc)
857 : 0 : txq->tx_next_dd = (uint16_t)(txq->tx_rs_thresh - 1);
858 : :
859 : 0 : return txq->tx_rs_thresh;
860 : : }
861 : :
862 : : static inline void
863 : : vtx1(volatile struct i40e_tx_desc *txdp, struct rte_mbuf *pkt, uint64_t flags)
864 : : {
865 : 0 : uint64_t high_qw = (I40E_TX_DESC_DTYPE_DATA |
866 : : ((uint64_t)flags << I40E_TXD_QW1_CMD_SHIFT) |
867 : 0 : ((uint64_t)pkt->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT));
868 : :
869 : 0 : __m128i descriptor = _mm_set_epi64x(high_qw,
870 : 0 : pkt->buf_iova + pkt->data_off);
871 : : _mm_store_si128((__m128i *)txdp, descriptor);
872 : : }
873 : :
874 : : static inline void
875 : 0 : vtx(volatile struct i40e_tx_desc *txdp,
876 : : struct rte_mbuf **pkt, uint16_t nb_pkts, uint64_t flags)
877 : : {
878 : 0 : const uint64_t hi_qw_tmpl = (I40E_TX_DESC_DTYPE_DATA |
879 : : ((uint64_t)flags << I40E_TXD_QW1_CMD_SHIFT));
880 : :
881 [ # # ]: 0 : for (; nb_pkts > 3; txdp += 4, pkt += 4, nb_pkts -= 4) {
882 : 0 : uint64_t hi_qw3 =
883 : : hi_qw_tmpl |
884 : 0 : ((uint64_t)pkt[3]->data_len <<
885 : : I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
886 : 0 : uint64_t hi_qw2 =
887 : : hi_qw_tmpl |
888 : 0 : ((uint64_t)pkt[2]->data_len <<
889 : : I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
890 : 0 : uint64_t hi_qw1 =
891 : : hi_qw_tmpl |
892 : 0 : ((uint64_t)pkt[1]->data_len <<
893 : : I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
894 : 0 : uint64_t hi_qw0 =
895 : : hi_qw_tmpl |
896 : 0 : ((uint64_t)pkt[0]->data_len <<
897 : : I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
898 : :
899 : : __m512i desc0_3 =
900 : 0 : _mm512_set_epi64
901 : 0 : (hi_qw3, pkt[3]->buf_iova + pkt[3]->data_off,
902 : 0 : hi_qw2, pkt[2]->buf_iova + pkt[2]->data_off,
903 : 0 : hi_qw1, pkt[1]->buf_iova + pkt[1]->data_off,
904 : 0 : hi_qw0, pkt[0]->buf_iova + pkt[0]->data_off);
905 : : _mm512_storeu_si512((void *)txdp, desc0_3);
906 : : }
907 : :
908 : : /* do any last ones */
909 [ # # ]: 0 : while (nb_pkts) {
910 : 0 : vtx1(txdp, *pkt, flags);
911 : 0 : txdp++, pkt++, nb_pkts--;
912 : : }
913 : 0 : }
914 : :
915 : : static __rte_always_inline void
916 : : tx_backlog_entry_avx512(struct i40e_vec_tx_entry *txep,
917 : : struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
918 : : {
919 : : int i;
920 : :
921 [ # # # # ]: 0 : for (i = 0; i < (int)nb_pkts; ++i)
922 : 0 : txep[i].mbuf = tx_pkts[i];
923 : : }
924 : :
925 : : static inline uint16_t
926 : 0 : i40e_xmit_fixed_burst_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
927 : : uint16_t nb_pkts)
928 : : {
929 : : struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
930 : : volatile struct i40e_tx_desc *txdp;
931 : : struct i40e_vec_tx_entry *txep;
932 : : uint16_t n, nb_commit, tx_id;
933 : : uint64_t flags = I40E_TD_CMD;
934 : : uint64_t rs = I40E_TX_DESC_CMD_RS | I40E_TD_CMD;
935 : :
936 [ # # ]: 0 : if (txq->nb_tx_free < txq->tx_free_thresh)
937 : : i40e_tx_free_bufs_avx512(txq);
938 : :
939 : 0 : nb_commit = nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
940 [ # # ]: 0 : if (unlikely(nb_pkts == 0))
941 : : return 0;
942 : :
943 : 0 : tx_id = txq->tx_tail;
944 : 0 : txdp = &txq->tx_ring[tx_id];
945 : 0 : txep = (void *)txq->sw_ring;
946 : 0 : txep += tx_id;
947 : :
948 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
949 : :
950 : 0 : n = (uint16_t)(txq->nb_tx_desc - tx_id);
951 [ # # ]: 0 : if (nb_commit >= n) {
952 : 0 : tx_backlog_entry_avx512(txep, tx_pkts, n);
953 : :
954 : 0 : vtx(txdp, tx_pkts, n - 1, flags);
955 : 0 : tx_pkts += (n - 1);
956 : 0 : txdp += (n - 1);
957 : :
958 : 0 : vtx1(txdp, *tx_pkts++, rs);
959 : :
960 : 0 : nb_commit = (uint16_t)(nb_commit - n);
961 : :
962 : : tx_id = 0;
963 : 0 : txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
964 : :
965 : : /* avoid reach the end of ring */
966 : 0 : txdp = txq->tx_ring;
967 : 0 : txep = (void *)txq->sw_ring;
968 : : }
969 : :
970 : 0 : tx_backlog_entry_avx512(txep, tx_pkts, nb_commit);
971 : :
972 : 0 : vtx(txdp, tx_pkts, nb_commit, flags);
973 : :
974 : 0 : tx_id = (uint16_t)(tx_id + nb_commit);
975 [ # # ]: 0 : if (tx_id > txq->tx_next_rs) {
976 : 0 : txq->tx_ring[txq->tx_next_rs].cmd_type_offset_bsz |=
977 : : rte_cpu_to_le_64(((uint64_t)I40E_TX_DESC_CMD_RS) <<
978 : : I40E_TXD_QW1_CMD_SHIFT);
979 : 0 : txq->tx_next_rs =
980 : 0 : (uint16_t)(txq->tx_next_rs + txq->tx_rs_thresh);
981 : : }
982 : :
983 : 0 : txq->tx_tail = tx_id;
984 : :
985 : 0 : I40E_PCI_REG_WC_WRITE(txq->qtx_tail, txq->tx_tail);
986 : :
987 : : return nb_pkts;
988 : : }
989 : :
990 : : uint16_t
991 : 0 : i40e_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
992 : : uint16_t nb_pkts)
993 : : {
994 : : uint16_t nb_tx = 0;
995 : : struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
996 : :
997 [ # # ]: 0 : while (nb_pkts) {
998 : : uint16_t ret, num;
999 : :
1000 : : /* cross rs_thresh boundary is not allowed */
1001 : 0 : num = (uint16_t)RTE_MIN(nb_pkts, txq->tx_rs_thresh);
1002 : 0 : ret = i40e_xmit_fixed_burst_vec_avx512
1003 : 0 : (tx_queue, &tx_pkts[nb_tx], num);
1004 : 0 : nb_tx += ret;
1005 : 0 : nb_pkts -= ret;
1006 [ # # ]: 0 : if (ret < num)
1007 : : break;
1008 : : }
1009 : :
1010 : 0 : return nb_tx;
1011 : : }
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