Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2016-2022 Intel Corporation
3 : : */
4 : :
5 : : #include <assert.h>
6 : : #include <errno.h>
7 : : #include <nmmintrin.h>
8 : : #include <pthread.h>
9 : : #include <stdint.h>
10 : : #include <stdbool.h>
11 : : #include <stdio.h>
12 : : #include <string.h>
13 : : #include <sys/mman.h>
14 : : #include <fcntl.h>
15 : :
16 : : #include <rte_common.h>
17 : : #include <rte_config.h>
18 : : #include <rte_cycles.h>
19 : : #include <rte_debug.h>
20 : : #include <dev_driver.h>
21 : : #include <rte_errno.h>
22 : : #include <rte_eventdev.h>
23 : : #include <eventdev_pmd.h>
24 : : #include <rte_io.h>
25 : : #include <rte_kvargs.h>
26 : : #include <rte_log.h>
27 : : #include <rte_malloc.h>
28 : : #include <rte_mbuf.h>
29 : : #include <rte_power_intrinsics.h>
30 : : #include <rte_prefetch.h>
31 : : #include <rte_ring.h>
32 : : #include <rte_string_fns.h>
33 : :
34 : : #include "dlb2_priv.h"
35 : : #include "dlb2_iface.h"
36 : : #include "dlb2_inline_fns.h"
37 : :
38 : : /*
39 : : * Bypass memory fencing instructions when port is of Producer type.
40 : : * This should be enabled very carefully with understanding that producer
41 : : * is not doing any writes which need fencing. The movdir64 instruction used to
42 : : * enqueue events to DLB is a weakly-ordered instruction and movdir64 write
43 : : * to DLB can go ahead of relevant application writes like updates to buffers
44 : : * being sent with event
45 : : */
46 : : #define DLB2_BYPASS_FENCE_ON_PP 0 /* 1 == Bypass fence, 0 == do not bypass */
47 : :
48 : : /*
49 : : * Resources exposed to eventdev. Some values overridden at runtime using
50 : : * values returned by the DLB kernel driver.
51 : : */
52 : : #if (RTE_EVENT_MAX_QUEUES_PER_DEV > UINT8_MAX)
53 : : #error "RTE_EVENT_MAX_QUEUES_PER_DEV cannot fit in member max_event_queues"
54 : : #endif
55 : : static struct rte_event_dev_info evdev_dlb2_default_info = {
56 : : .driver_name = "", /* probe will set */
57 : : .min_dequeue_timeout_ns = DLB2_MIN_DEQUEUE_TIMEOUT_NS,
58 : : .max_dequeue_timeout_ns = DLB2_MAX_DEQUEUE_TIMEOUT_NS,
59 : : #if (RTE_EVENT_MAX_QUEUES_PER_DEV < DLB2_MAX_NUM_LDB_QUEUES)
60 : : .max_event_queues = RTE_EVENT_MAX_QUEUES_PER_DEV,
61 : : #else
62 : : .max_event_queues = DLB2_MAX_NUM_LDB_QUEUES,
63 : : #endif
64 : : .max_event_queue_flows = DLB2_MAX_NUM_FLOWS,
65 : : .max_event_queue_priority_levels = DLB2_QID_PRIORITIES,
66 : : .max_event_priority_levels = DLB2_QID_PRIORITIES,
67 : : .max_event_ports = DLB2_MAX_NUM_LDB_PORTS,
68 : : .max_event_port_dequeue_depth = DLB2_DEFAULT_CQ_DEPTH,
69 : : .max_event_port_enqueue_depth = DLB2_MAX_ENQUEUE_DEPTH,
70 : : .max_event_port_links = DLB2_MAX_NUM_QIDS_PER_LDB_CQ,
71 : : .max_num_events = DLB2_MAX_NUM_LDB_CREDITS,
72 : : .max_single_link_event_port_queue_pairs =
73 : : DLB2_MAX_NUM_DIR_PORTS(DLB2_HW_V2),
74 : : .event_dev_cap = (RTE_EVENT_DEV_CAP_ATOMIC |
75 : : RTE_EVENT_DEV_CAP_ORDERED |
76 : : RTE_EVENT_DEV_CAP_PARALLEL |
77 : : RTE_EVENT_DEV_CAP_EVENT_QOS |
78 : : RTE_EVENT_DEV_CAP_NONSEQ_MODE |
79 : : RTE_EVENT_DEV_CAP_DISTRIBUTED_SCHED |
80 : : RTE_EVENT_DEV_CAP_QUEUE_ALL_TYPES |
81 : : RTE_EVENT_DEV_CAP_BURST_MODE |
82 : : RTE_EVENT_DEV_CAP_IMPLICIT_RELEASE_DISABLE |
83 : : RTE_EVENT_DEV_CAP_RUNTIME_PORT_LINK |
84 : : RTE_EVENT_DEV_CAP_MULTIPLE_QUEUE_PORT |
85 : : RTE_EVENT_DEV_CAP_MAINTENANCE_FREE),
86 : : .max_profiles_per_port = 1,
87 : : };
88 : :
89 : : struct process_local_port_data
90 : : dlb2_port[DLB2_MAX_NUM_PORTS_ALL][DLB2_NUM_PORT_TYPES];
91 : :
92 : : static void
93 : 0 : dlb2_free_qe_mem(struct dlb2_port *qm_port)
94 : : {
95 [ # # ]: 0 : if (qm_port == NULL)
96 : : return;
97 : :
98 : 0 : rte_free(qm_port->qe4);
99 : 0 : qm_port->qe4 = NULL;
100 : :
101 : 0 : rte_free(qm_port->int_arm_qe);
102 : 0 : qm_port->int_arm_qe = NULL;
103 : :
104 : 0 : rte_free(qm_port->consume_qe);
105 : 0 : qm_port->consume_qe = NULL;
106 : :
107 : 0 : rte_memzone_free(dlb2_port[qm_port->id][PORT_TYPE(qm_port)].mz);
108 : 0 : dlb2_port[qm_port->id][PORT_TYPE(qm_port)].mz = NULL;
109 : : }
110 : :
111 : : /* override defaults with value(s) provided on command line */
112 : : static void
113 : : dlb2_init_queue_depth_thresholds(struct dlb2_eventdev *dlb2,
114 : : int *qid_depth_thresholds)
115 : : {
116 : : int q;
117 : :
118 [ # # # # ]: 0 : for (q = 0; q < DLB2_MAX_NUM_QUEUES(dlb2->version); q++) {
119 [ # # ]: 0 : if (qid_depth_thresholds[q] != 0)
120 : 0 : dlb2->ev_queues[q].depth_threshold =
121 : : qid_depth_thresholds[q];
122 : : }
123 : : }
124 : :
125 : : /* override defaults with value(s) provided on command line */
126 : : static void
127 : : dlb2_init_port_cos(struct dlb2_eventdev *dlb2, int *port_cos)
128 : : {
129 : : int q;
130 : :
131 [ # # ]: 0 : for (q = 0; q < DLB2_MAX_NUM_PORTS_ALL; q++) {
132 : 0 : dlb2->ev_ports[q].cos_id = port_cos[q];
133 [ # # ]: 0 : if (port_cos[q] != DLB2_COS_DEFAULT &&
134 [ # # ]: 0 : dlb2->cos_ports[port_cos[q]] < DLB2_MAX_NUM_LDB_PORTS_PER_COS) {
135 : 0 : dlb2->cos_ports[port_cos[q]]++;
136 : 0 : dlb2->max_cos_port = q;
137 : : }
138 : : }
139 : : }
140 : :
141 : : static void
142 : 0 : dlb2_init_cos_bw(struct dlb2_eventdev *dlb2,
143 : : struct dlb2_cos_bw *cos_bw)
144 : : {
145 : : int q;
146 : :
147 : :
148 : : /* If cos_bw not set, then split evenly */
149 [ # # # # ]: 0 : if (cos_bw->val[0] == 0 && cos_bw->val[1] == 0 &&
150 [ # # # # ]: 0 : cos_bw->val[2] == 0 && cos_bw->val[3] == 0) {
151 : 0 : cos_bw->val[0] = 25;
152 : 0 : cos_bw->val[1] = 25;
153 : 0 : cos_bw->val[2] = 25;
154 : 0 : cos_bw->val[3] = 25;
155 : : }
156 : :
157 [ # # ]: 0 : for (q = 0; q < DLB2_COS_NUM_VALS; q++)
158 : 0 : dlb2->cos_bw[q] = cos_bw->val[q];
159 : :
160 : 0 : }
161 : :
162 : : static int
163 : 0 : dlb2_hw_query_resources(struct dlb2_eventdev *dlb2)
164 : : {
165 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
166 : 0 : struct dlb2_hw_resource_info *dlb2_info = &handle->info;
167 : : int num_ldb_ports;
168 : : int ret;
169 : :
170 : : /* Query driver resources provisioned for this device */
171 : :
172 : 0 : ret = dlb2_iface_get_num_resources(handle,
173 : : &dlb2->hw_rsrc_query_results);
174 [ # # ]: 0 : if (ret) {
175 : 0 : DLB2_LOG_ERR("ioctl get dlb2 num resources, err=%d\n", ret);
176 : 0 : return ret;
177 : : }
178 : :
179 : : /* Complete filling in device resource info returned to evdev app,
180 : : * overriding any default values.
181 : : * The capabilities (CAPs) were set at compile time.
182 : : */
183 : :
184 [ # # ]: 0 : if (dlb2->max_cq_depth != DLB2_DEFAULT_CQ_DEPTH)
185 : 0 : num_ldb_ports = DLB2_MAX_HL_ENTRIES / dlb2->max_cq_depth;
186 : : else
187 : 0 : num_ldb_ports = dlb2->hw_rsrc_query_results.num_ldb_ports;
188 : :
189 : 0 : evdev_dlb2_default_info.max_event_queues =
190 : 0 : dlb2->hw_rsrc_query_results.num_ldb_queues;
191 : :
192 : 0 : evdev_dlb2_default_info.max_event_ports = num_ldb_ports;
193 : :
194 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
195 : 0 : evdev_dlb2_default_info.max_num_events =
196 : 0 : dlb2->hw_rsrc_query_results.num_credits;
197 : : } else {
198 : 0 : evdev_dlb2_default_info.max_num_events =
199 : 0 : dlb2->hw_rsrc_query_results.num_ldb_credits;
200 : : }
201 : : /* Save off values used when creating the scheduling domain. */
202 : :
203 : 0 : handle->info.num_sched_domains =
204 : 0 : dlb2->hw_rsrc_query_results.num_sched_domains;
205 : :
206 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
207 : 0 : handle->info.hw_rsrc_max.nb_events_limit =
208 : 0 : dlb2->hw_rsrc_query_results.num_credits;
209 : : } else {
210 : 0 : handle->info.hw_rsrc_max.nb_events_limit =
211 : 0 : dlb2->hw_rsrc_query_results.num_ldb_credits;
212 : : }
213 : 0 : handle->info.hw_rsrc_max.num_queues =
214 : 0 : dlb2->hw_rsrc_query_results.num_ldb_queues +
215 : 0 : dlb2->hw_rsrc_query_results.num_dir_ports;
216 : :
217 : 0 : handle->info.hw_rsrc_max.num_ldb_queues =
218 : : dlb2->hw_rsrc_query_results.num_ldb_queues;
219 : :
220 : 0 : handle->info.hw_rsrc_max.num_ldb_ports = num_ldb_ports;
221 : :
222 : 0 : handle->info.hw_rsrc_max.num_dir_ports =
223 : : dlb2->hw_rsrc_query_results.num_dir_ports;
224 : :
225 : 0 : handle->info.hw_rsrc_max.reorder_window_size =
226 : 0 : dlb2->hw_rsrc_query_results.num_hist_list_entries;
227 : :
228 : 0 : rte_memcpy(dlb2_info, &handle->info.hw_rsrc_max, sizeof(*dlb2_info));
229 : :
230 : : return 0;
231 : : }
232 : :
233 : : #define DLB2_BASE_10 10
234 : :
235 : : static int
236 : 0 : dlb2_string_to_int(int *result, const char *str)
237 : : {
238 : : long ret;
239 : : char *endptr;
240 : :
241 [ # # ]: 0 : if (str == NULL || result == NULL)
242 : : return -EINVAL;
243 : :
244 : 0 : errno = 0;
245 : 0 : ret = strtol(str, &endptr, DLB2_BASE_10);
246 [ # # ]: 0 : if (errno)
247 : 0 : return -errno;
248 : :
249 : : /* long int and int may be different width for some architectures */
250 [ # # # # ]: 0 : if (ret < INT_MIN || ret > INT_MAX || endptr == str)
251 : : return -EINVAL;
252 : :
253 : 0 : *result = ret;
254 : 0 : return 0;
255 : : }
256 : :
257 : : static int
258 : 0 : set_producer_coremask(const char *key __rte_unused,
259 : : const char *value,
260 : : void *opaque)
261 : : {
262 : : const char **mask_str = opaque;
263 : :
264 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
265 : 0 : DLB2_LOG_ERR("NULL pointer\n");
266 : 0 : return -EINVAL;
267 : : }
268 : :
269 : 0 : *mask_str = value;
270 : :
271 : 0 : return 0;
272 : : }
273 : :
274 : : static int
275 : 0 : set_numa_node(const char *key __rte_unused, const char *value, void *opaque)
276 : : {
277 : : int *socket_id = opaque;
278 : : int ret;
279 : :
280 : 0 : ret = dlb2_string_to_int(socket_id, value);
281 [ # # ]: 0 : if (ret < 0)
282 : : return ret;
283 : :
284 [ # # ]: 0 : if (*socket_id > RTE_MAX_NUMA_NODES)
285 : 0 : return -EINVAL;
286 : : return 0;
287 : : }
288 : :
289 : :
290 : : static int
291 : 0 : set_max_cq_depth(const char *key __rte_unused,
292 : : const char *value,
293 : : void *opaque)
294 : : {
295 : : int *max_cq_depth = opaque;
296 : : int ret;
297 : :
298 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
299 : 0 : DLB2_LOG_ERR("NULL pointer\n");
300 : 0 : return -EINVAL;
301 : : }
302 : :
303 : 0 : ret = dlb2_string_to_int(max_cq_depth, value);
304 [ # # ]: 0 : if (ret < 0)
305 : : return ret;
306 : :
307 [ # # ]: 0 : if (*max_cq_depth < DLB2_MIN_CQ_DEPTH_OVERRIDE ||
308 : : *max_cq_depth > DLB2_MAX_CQ_DEPTH_OVERRIDE ||
309 : : !rte_is_power_of_2(*max_cq_depth)) {
310 : 0 : DLB2_LOG_ERR("dlb2: max_cq_depth %d and %d and a power of 2\n",
311 : : DLB2_MIN_CQ_DEPTH_OVERRIDE,
312 : : DLB2_MAX_CQ_DEPTH_OVERRIDE);
313 : 0 : return -EINVAL;
314 : : }
315 : :
316 : : return 0;
317 : : }
318 : :
319 : : static int
320 : 0 : set_max_enq_depth(const char *key __rte_unused,
321 : : const char *value,
322 : : void *opaque)
323 : : {
324 : : int *max_enq_depth = opaque;
325 : : int ret;
326 : :
327 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
328 : 0 : DLB2_LOG_ERR("NULL pointer\n");
329 : 0 : return -EINVAL;
330 : : }
331 : :
332 : 0 : ret = dlb2_string_to_int(max_enq_depth, value);
333 [ # # ]: 0 : if (ret < 0)
334 : : return ret;
335 : :
336 [ # # ]: 0 : if (*max_enq_depth < DLB2_MIN_ENQ_DEPTH_OVERRIDE ||
337 : : *max_enq_depth > DLB2_MAX_ENQ_DEPTH_OVERRIDE ||
338 : : !rte_is_power_of_2(*max_enq_depth)) {
339 : 0 : DLB2_LOG_ERR("dlb2: max_enq_depth %d and %d and a power of 2\n",
340 : : DLB2_MIN_ENQ_DEPTH_OVERRIDE,
341 : : DLB2_MAX_ENQ_DEPTH_OVERRIDE);
342 : 0 : return -EINVAL;
343 : : }
344 : :
345 : : return 0;
346 : : }
347 : :
348 : : static int
349 : 0 : set_max_num_events(const char *key __rte_unused,
350 : : const char *value,
351 : : void *opaque)
352 : : {
353 : : int *max_num_events = opaque;
354 : : int ret;
355 : :
356 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
357 : 0 : DLB2_LOG_ERR("NULL pointer\n");
358 : 0 : return -EINVAL;
359 : : }
360 : :
361 : 0 : ret = dlb2_string_to_int(max_num_events, value);
362 [ # # ]: 0 : if (ret < 0)
363 : : return ret;
364 : :
365 [ # # ]: 0 : if (*max_num_events < 0 || *max_num_events >
366 : : DLB2_MAX_NUM_LDB_CREDITS) {
367 : 0 : DLB2_LOG_ERR("dlb2: max_num_events must be between 0 and %d\n",
368 : : DLB2_MAX_NUM_LDB_CREDITS);
369 : 0 : return -EINVAL;
370 : : }
371 : :
372 : : return 0;
373 : : }
374 : :
375 : : static int
376 : 0 : set_num_dir_credits(const char *key __rte_unused,
377 : : const char *value,
378 : : void *opaque)
379 : : {
380 : : int *num_dir_credits = opaque;
381 : : int ret;
382 : :
383 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
384 : 0 : DLB2_LOG_ERR("NULL pointer\n");
385 : 0 : return -EINVAL;
386 : : }
387 : :
388 : 0 : ret = dlb2_string_to_int(num_dir_credits, value);
389 [ # # ]: 0 : if (ret < 0)
390 : : return ret;
391 : :
392 [ # # ]: 0 : if (*num_dir_credits < 0 ||
393 : : *num_dir_credits > DLB2_MAX_NUM_DIR_CREDITS(DLB2_HW_V2)) {
394 : 0 : DLB2_LOG_ERR("dlb2: num_dir_credits must be between 0 and %d\n",
395 : : DLB2_MAX_NUM_DIR_CREDITS(DLB2_HW_V2));
396 : 0 : return -EINVAL;
397 : : }
398 : :
399 : : return 0;
400 : : }
401 : :
402 : : static int
403 : 0 : set_dev_id(const char *key __rte_unused,
404 : : const char *value,
405 : : void *opaque)
406 : : {
407 : : int *dev_id = opaque;
408 : : int ret;
409 : :
410 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
411 : 0 : DLB2_LOG_ERR("NULL pointer\n");
412 : 0 : return -EINVAL;
413 : : }
414 : :
415 : 0 : ret = dlb2_string_to_int(dev_id, value);
416 : : if (ret < 0)
417 : : return ret;
418 : :
419 : : return 0;
420 : : }
421 : :
422 : : static int
423 : 0 : set_poll_interval(const char *key __rte_unused,
424 : : const char *value,
425 : : void *opaque)
426 : : {
427 : : int *poll_interval = opaque;
428 : : int ret;
429 : :
430 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
431 : 0 : DLB2_LOG_ERR("NULL pointer\n");
432 : 0 : return -EINVAL;
433 : : }
434 : :
435 : 0 : ret = dlb2_string_to_int(poll_interval, value);
436 : : if (ret < 0)
437 : : return ret;
438 : :
439 : : return 0;
440 : : }
441 : :
442 : : static int
443 : 0 : set_port_cos(const char *key __rte_unused,
444 : : const char *value,
445 : : void *opaque)
446 : : {
447 : : struct dlb2_port_cos *port_cos = opaque;
448 : : int first, last, cos_id, i;
449 : :
450 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
451 : 0 : DLB2_LOG_ERR("NULL pointer\n");
452 : 0 : return -EINVAL;
453 : : }
454 : :
455 : : /* command line override may take one of the following 3 forms:
456 : : * port_cos=port-port:<cos_id> ... a range of ports
457 : : * port_cos=port:<cos_id> ... just one port
458 : : */
459 [ # # ]: 0 : if (sscanf(value, "%d-%d:%d", &first, &last, &cos_id) == 3) {
460 : : /* we have everything we need */
461 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &cos_id) == 2) {
462 : 0 : last = first;
463 : : } else {
464 : 0 : DLB2_LOG_ERR("Error parsing ldb port port_cos devarg. Should be port-port:val, or port:val\n");
465 : 0 : return -EINVAL;
466 : : }
467 : :
468 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
469 : : last >= DLB2_MAX_NUM_LDB_PORTS) {
470 : 0 : DLB2_LOG_ERR("Error parsing ldb port cos_id arg, invalid port value\n");
471 : 0 : return -EINVAL;
472 : : }
473 : :
474 [ # # ]: 0 : if (cos_id < DLB2_COS_0 || cos_id > DLB2_COS_3) {
475 : 0 : DLB2_LOG_ERR("Error parsing ldb port cos_id devarg, must be between 0 and 4\n");
476 : 0 : return -EINVAL;
477 : : }
478 : :
479 [ # # ]: 0 : for (i = first; i <= last; i++)
480 : 0 : port_cos->cos_id[i] = cos_id; /* indexed by port */
481 : :
482 : : return 0;
483 : : }
484 : :
485 : : static int
486 : 0 : set_cos_bw(const char *key __rte_unused,
487 : : const char *value,
488 : : void *opaque)
489 : : {
490 : : struct dlb2_cos_bw *cos_bw = opaque;
491 : :
492 [ # # ]: 0 : if (opaque == NULL) {
493 : 0 : DLB2_LOG_ERR("NULL pointer\n");
494 : 0 : return -EINVAL;
495 : : }
496 : :
497 : : /* format must be %d,%d,%d,%d */
498 : :
499 [ # # ]: 0 : if (sscanf(value, "%d:%d:%d:%d", &cos_bw->val[0], &cos_bw->val[1],
500 : : &cos_bw->val[2], &cos_bw->val[3]) != 4) {
501 : 0 : DLB2_LOG_ERR("Error parsing cos bandwidth devarg. Should be bw0:bw1:bw2:bw3 where all values combined are <= 100\n");
502 : 0 : return -EINVAL;
503 : : }
504 [ # # ]: 0 : if (cos_bw->val[0] + cos_bw->val[1] + cos_bw->val[2] + cos_bw->val[3] > 100) {
505 : 0 : DLB2_LOG_ERR("Error parsing cos bandwidth devarg. Should be bw0:bw1:bw2:bw3 where all values combined are <= 100\n");
506 : 0 : return -EINVAL;
507 : : }
508 : :
509 : : return 0;
510 : : }
511 : :
512 : : static int
513 : 0 : set_sw_credit_quanta(const char *key __rte_unused,
514 : : const char *value,
515 : : void *opaque)
516 : : {
517 : : int *sw_credit_quanta = opaque;
518 : : int ret;
519 : :
520 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
521 : 0 : DLB2_LOG_ERR("NULL pointer\n");
522 : 0 : return -EINVAL;
523 : : }
524 : :
525 : 0 : ret = dlb2_string_to_int(sw_credit_quanta, value);
526 [ # # ]: 0 : if (ret < 0)
527 : : return ret;
528 : :
529 [ # # ]: 0 : if (*sw_credit_quanta <= 0) {
530 : 0 : DLB2_LOG_ERR("sw_credit_quanta must be > 0\n");
531 : 0 : return -EINVAL;
532 : : }
533 : :
534 : : return 0;
535 : : }
536 : :
537 : : static int
538 : 0 : set_hw_credit_quanta(const char *key __rte_unused,
539 : : const char *value,
540 : : void *opaque)
541 : : {
542 : : int *hw_credit_quanta = opaque;
543 : : int ret;
544 : :
545 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
546 : 0 : DLB2_LOG_ERR("NULL pointer\n");
547 : 0 : return -EINVAL;
548 : : }
549 : :
550 : 0 : ret = dlb2_string_to_int(hw_credit_quanta, value);
551 : : if (ret < 0)
552 : : return ret;
553 : :
554 : : return 0;
555 : : }
556 : :
557 : : static int
558 : 0 : set_default_depth_thresh(const char *key __rte_unused,
559 : : const char *value,
560 : : void *opaque)
561 : : {
562 : : int *default_depth_thresh = opaque;
563 : : int ret;
564 : :
565 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
566 : 0 : DLB2_LOG_ERR("NULL pointer\n");
567 : 0 : return -EINVAL;
568 : : }
569 : :
570 : 0 : ret = dlb2_string_to_int(default_depth_thresh, value);
571 : : if (ret < 0)
572 : : return ret;
573 : :
574 : : return 0;
575 : : }
576 : :
577 : : static int
578 : 0 : set_vector_opts_enab(const char *key __rte_unused,
579 : : const char *value,
580 : : void *opaque)
581 : : {
582 : : bool *dlb2_vector_opts_enabled = opaque;
583 : :
584 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
585 : 0 : DLB2_LOG_ERR("NULL pointer\n");
586 : 0 : return -EINVAL;
587 : : }
588 : :
589 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
590 : 0 : *dlb2_vector_opts_enabled = true;
591 : : else
592 : 0 : *dlb2_vector_opts_enabled = false;
593 : :
594 : : return 0;
595 : : }
596 : :
597 : : static int
598 : 0 : set_default_ldb_port_allocation(const char *key __rte_unused,
599 : : const char *value,
600 : : void *opaque)
601 : : {
602 : : bool *default_ldb_port_allocation = opaque;
603 : :
604 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
605 : 0 : DLB2_LOG_ERR("NULL pointer\n");
606 : 0 : return -EINVAL;
607 : : }
608 : :
609 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
610 : 0 : *default_ldb_port_allocation = true;
611 : : else
612 : 0 : *default_ldb_port_allocation = false;
613 : :
614 : : return 0;
615 : : }
616 : :
617 : : static int
618 : 0 : set_enable_cq_weight(const char *key __rte_unused,
619 : : const char *value,
620 : : void *opaque)
621 : : {
622 : : bool *enable_cq_weight = opaque;
623 : :
624 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
625 : 0 : DLB2_LOG_ERR("NULL pointer\n");
626 : 0 : return -EINVAL;
627 : : }
628 : :
629 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
630 : 0 : *enable_cq_weight = true;
631 : : else
632 : 0 : *enable_cq_weight = false;
633 : :
634 : : return 0;
635 : : }
636 : :
637 : : static int
638 : 0 : set_qid_depth_thresh(const char *key __rte_unused,
639 : : const char *value,
640 : : void *opaque)
641 : : {
642 : : struct dlb2_qid_depth_thresholds *qid_thresh = opaque;
643 : : int first, last, thresh, i;
644 : :
645 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
646 : 0 : DLB2_LOG_ERR("NULL pointer\n");
647 : 0 : return -EINVAL;
648 : : }
649 : :
650 : : /* command line override may take one of the following 3 forms:
651 : : * qid_depth_thresh=all:<threshold_value> ... all queues
652 : : * qid_depth_thresh=qidA-qidB:<threshold_value> ... a range of queues
653 : : * qid_depth_thresh=qid:<threshold_value> ... just one queue
654 : : */
655 [ # # ]: 0 : if (sscanf(value, "all:%d", &thresh) == 1) {
656 : 0 : first = 0;
657 : 0 : last = DLB2_MAX_NUM_QUEUES(DLB2_HW_V2) - 1;
658 [ # # ]: 0 : } else if (sscanf(value, "%d-%d:%d", &first, &last, &thresh) == 3) {
659 : : /* we have everything we need */
660 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &thresh) == 2) {
661 : 0 : last = first;
662 : : } else {
663 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg. Should be all:val, qid-qid:val, or qid:val\n");
664 : 0 : return -EINVAL;
665 : : }
666 : :
667 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
668 : : last >= DLB2_MAX_NUM_QUEUES(DLB2_HW_V2)) {
669 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, invalid qid value\n");
670 : 0 : return -EINVAL;
671 : : }
672 : :
673 [ # # ]: 0 : if (thresh < 0 || thresh > DLB2_MAX_QUEUE_DEPTH_THRESHOLD) {
674 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, threshold > %d\n",
675 : : DLB2_MAX_QUEUE_DEPTH_THRESHOLD);
676 : 0 : return -EINVAL;
677 : : }
678 : :
679 [ # # ]: 0 : for (i = first; i <= last; i++)
680 : 0 : qid_thresh->val[i] = thresh; /* indexed by qid */
681 : :
682 : : return 0;
683 : : }
684 : :
685 : : static int
686 : 0 : set_qid_depth_thresh_v2_5(const char *key __rte_unused,
687 : : const char *value,
688 : : void *opaque)
689 : : {
690 : : struct dlb2_qid_depth_thresholds *qid_thresh = opaque;
691 : : int first, last, thresh, i;
692 : :
693 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
694 : 0 : DLB2_LOG_ERR("NULL pointer\n");
695 : 0 : return -EINVAL;
696 : : }
697 : :
698 : : /* command line override may take one of the following 3 forms:
699 : : * qid_depth_thresh=all:<threshold_value> ... all queues
700 : : * qid_depth_thresh=qidA-qidB:<threshold_value> ... a range of queues
701 : : * qid_depth_thresh=qid:<threshold_value> ... just one queue
702 : : */
703 [ # # ]: 0 : if (sscanf(value, "all:%d", &thresh) == 1) {
704 : 0 : first = 0;
705 : 0 : last = DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5) - 1;
706 [ # # ]: 0 : } else if (sscanf(value, "%d-%d:%d", &first, &last, &thresh) == 3) {
707 : : /* we have everything we need */
708 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &thresh) == 2) {
709 : 0 : last = first;
710 : : } else {
711 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg. Should be all:val, qid-qid:val, or qid:val\n");
712 : 0 : return -EINVAL;
713 : : }
714 : :
715 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
716 : : last >= DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5)) {
717 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, invalid qid value\n");
718 : 0 : return -EINVAL;
719 : : }
720 : :
721 [ # # ]: 0 : if (thresh < 0 || thresh > DLB2_MAX_QUEUE_DEPTH_THRESHOLD) {
722 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, threshold > %d\n",
723 : : DLB2_MAX_QUEUE_DEPTH_THRESHOLD);
724 : 0 : return -EINVAL;
725 : : }
726 : :
727 [ # # ]: 0 : for (i = first; i <= last; i++)
728 : 0 : qid_thresh->val[i] = thresh; /* indexed by qid */
729 : :
730 : : return 0;
731 : : }
732 : :
733 : : static void
734 : 0 : dlb2_eventdev_info_get(struct rte_eventdev *dev,
735 : : struct rte_event_dev_info *dev_info)
736 : : {
737 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
738 : : int ret;
739 : :
740 : 0 : ret = dlb2_hw_query_resources(dlb2);
741 [ # # ]: 0 : if (ret) {
742 : 0 : const struct rte_eventdev_data *data = dev->data;
743 : :
744 : 0 : DLB2_LOG_ERR("get resources err=%d, devid=%d\n",
745 : : ret, data->dev_id);
746 : : /* fn is void, so fall through and return values set up in
747 : : * probe
748 : : */
749 : : }
750 : :
751 : : /* Add num resources currently owned by this domain.
752 : : * These would become available if the scheduling domain were reset due
753 : : * to the application recalling eventdev_configure to *reconfigure* the
754 : : * domain.
755 : : */
756 : 0 : evdev_dlb2_default_info.max_event_ports += dlb2->num_ldb_ports;
757 : 0 : evdev_dlb2_default_info.max_event_queues += dlb2->num_ldb_queues;
758 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
759 : 0 : evdev_dlb2_default_info.max_num_events +=
760 : 0 : dlb2->max_credits;
761 : : } else {
762 : 0 : evdev_dlb2_default_info.max_num_events +=
763 : 0 : dlb2->max_ldb_credits;
764 : : }
765 : 0 : evdev_dlb2_default_info.max_event_queues =
766 : 0 : RTE_MIN(evdev_dlb2_default_info.max_event_queues,
767 : : RTE_EVENT_MAX_QUEUES_PER_DEV);
768 : :
769 : 0 : evdev_dlb2_default_info.max_num_events =
770 : 0 : RTE_MIN(evdev_dlb2_default_info.max_num_events,
771 : : dlb2->max_num_events_override);
772 : :
773 : 0 : *dev_info = evdev_dlb2_default_info;
774 : 0 : }
775 : :
776 : : static int
777 : 0 : dlb2_hw_create_sched_domain(struct dlb2_eventdev *dlb2,
778 : : struct dlb2_hw_dev *handle,
779 : : const struct dlb2_hw_rsrcs *resources_asked,
780 : : uint8_t device_version)
781 : : {
782 : : int ret = 0;
783 : : uint32_t cos_ports = 0;
784 : : struct dlb2_create_sched_domain_args *cfg;
785 : :
786 [ # # ]: 0 : if (resources_asked == NULL) {
787 : 0 : DLB2_LOG_ERR("dlb2: dlb2_create NULL parameter\n");
788 : : ret = EINVAL;
789 : 0 : goto error_exit;
790 : : }
791 : :
792 : : /* Map generic qm resources to dlb2 resources */
793 : 0 : cfg = &handle->cfg.resources;
794 : :
795 : : /* DIR ports and queues */
796 : :
797 : 0 : cfg->num_dir_ports = resources_asked->num_dir_ports;
798 [ # # ]: 0 : if (device_version == DLB2_HW_V2_5)
799 : 0 : cfg->num_credits = resources_asked->num_credits;
800 : : else
801 : 0 : cfg->num_dir_credits = resources_asked->num_dir_credits;
802 : :
803 : : /* LDB queues */
804 : :
805 : 0 : cfg->num_ldb_queues = resources_asked->num_ldb_queues;
806 : :
807 : : /* LDB ports */
808 : :
809 : : /* tally of COS ports from cmd line */
810 : 0 : cos_ports = dlb2->cos_ports[0] + dlb2->cos_ports[1] +
811 : 0 : dlb2->cos_ports[2] + dlb2->cos_ports[3];
812 : :
813 [ # # # # ]: 0 : if (cos_ports > resources_asked->num_ldb_ports ||
814 [ # # ]: 0 : (cos_ports && dlb2->max_cos_port >= resources_asked->num_ldb_ports)) {
815 : 0 : DLB2_LOG_ERR("dlb2: num_ldb_ports < cos_ports\n");
816 : : ret = EINVAL;
817 : 0 : goto error_exit;
818 : : }
819 : :
820 : 0 : cfg->cos_strict = 0; /* Best effort */
821 : 0 : cfg->num_cos_ldb_ports[0] = dlb2->cos_ports[0];
822 : 0 : cfg->num_cos_ldb_ports[1] = dlb2->cos_ports[1];
823 : 0 : cfg->num_cos_ldb_ports[2] = dlb2->cos_ports[2];
824 : 0 : cfg->num_cos_ldb_ports[3] = dlb2->cos_ports[3];
825 : 0 : cfg->num_ldb_ports = resources_asked->num_ldb_ports - cos_ports;
826 : :
827 [ # # ]: 0 : if (device_version == DLB2_HW_V2)
828 : 0 : cfg->num_ldb_credits = resources_asked->num_ldb_credits;
829 : :
830 : 0 : cfg->num_atomic_inflights =
831 : 0 : DLB2_NUM_ATOMIC_INFLIGHTS_PER_QUEUE *
832 : : cfg->num_ldb_queues;
833 : :
834 : 0 : cfg->num_hist_list_entries = resources_asked->num_ldb_ports *
835 : 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth;
836 : :
837 : : if (device_version == DLB2_HW_V2_5) {
838 : : DLB2_LOG_DBG("sched domain create - ldb_qs=%d, ldb_ports=%d, dir_ports=%d, atomic_inflights=%d, hist_list_entries=%d, credits=%d\n",
839 : : cfg->num_ldb_queues,
840 : : resources_asked->num_ldb_ports,
841 : : cfg->num_dir_ports,
842 : : cfg->num_atomic_inflights,
843 : : cfg->num_hist_list_entries,
844 : : cfg->num_credits);
845 : : } else {
846 : : DLB2_LOG_DBG("sched domain create - ldb_qs=%d, ldb_ports=%d, dir_ports=%d, atomic_inflights=%d, hist_list_entries=%d, ldb_credits=%d, dir_credits=%d\n",
847 : : cfg->num_ldb_queues,
848 : : resources_asked->num_ldb_ports,
849 : : cfg->num_dir_ports,
850 : : cfg->num_atomic_inflights,
851 : : cfg->num_hist_list_entries,
852 : : cfg->num_ldb_credits,
853 : : cfg->num_dir_credits);
854 : : }
855 : :
856 : : /* Configure the QM */
857 : :
858 : 0 : ret = dlb2_iface_sched_domain_create(handle, cfg);
859 [ # # ]: 0 : if (ret < 0) {
860 : 0 : DLB2_LOG_ERR("dlb2: domain create failed, ret = %d, extra status: %s\n",
861 : : ret,
862 : : dlb2_error_strings[cfg->response.status]);
863 : :
864 : 0 : goto error_exit;
865 : : }
866 : :
867 : 0 : handle->domain_id = cfg->response.id;
868 : 0 : handle->cfg.configured = true;
869 : :
870 : 0 : error_exit:
871 : :
872 : 0 : return ret;
873 : : }
874 : :
875 : : static void
876 : 0 : dlb2_hw_reset_sched_domain(const struct rte_eventdev *dev, bool reconfig)
877 : : {
878 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
879 : : enum dlb2_configuration_state config_state;
880 : : int i, j;
881 : :
882 : 0 : dlb2_iface_domain_reset(dlb2);
883 : :
884 : : /* Free all dynamically allocated port memory */
885 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
886 : 0 : dlb2_free_qe_mem(&dlb2->ev_ports[i].qm_port);
887 : :
888 : : /* If reconfiguring, mark the device's queues and ports as "previously
889 : : * configured." If the user doesn't reconfigure them, the PMD will
890 : : * reapply their previous configuration when the device is started.
891 : : */
892 : 0 : config_state = (reconfig) ? DLB2_PREV_CONFIGURED :
893 : : DLB2_NOT_CONFIGURED;
894 : :
895 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
896 : 0 : dlb2->ev_ports[i].qm_port.config_state = config_state;
897 : : /* Reset setup_done so ports can be reconfigured */
898 : 0 : dlb2->ev_ports[i].setup_done = false;
899 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
900 : 0 : dlb2->ev_ports[i].link[j].mapped = false;
901 : : }
902 : :
903 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++)
904 : 0 : dlb2->ev_queues[i].qm_queue.config_state = config_state;
905 : :
906 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5); i++)
907 : 0 : dlb2->ev_queues[i].setup_done = false;
908 : :
909 : 0 : dlb2->num_ports = 0;
910 : 0 : dlb2->num_ldb_ports = 0;
911 : 0 : dlb2->num_dir_ports = 0;
912 : 0 : dlb2->num_queues = 0;
913 : 0 : dlb2->num_ldb_queues = 0;
914 : 0 : dlb2->num_dir_queues = 0;
915 : 0 : dlb2->configured = false;
916 : 0 : }
917 : :
918 : : /* Note: 1 QM instance per QM device, QM instance/device == event device */
919 : : static int
920 [ # # ]: 0 : dlb2_eventdev_configure(const struct rte_eventdev *dev)
921 : : {
922 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
923 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
924 : 0 : struct dlb2_hw_rsrcs *rsrcs = &handle->info.hw_rsrc_max;
925 : : const struct rte_eventdev_data *data = dev->data;
926 : : const struct rte_event_dev_config *config = &data->dev_conf;
927 : : int ret;
928 : :
929 : : /* If this eventdev is already configured, we must release the current
930 : : * scheduling domain before attempting to configure a new one.
931 : : */
932 [ # # ]: 0 : if (dlb2->configured) {
933 : 0 : dlb2_hw_reset_sched_domain(dev, true);
934 : 0 : ret = dlb2_hw_query_resources(dlb2);
935 [ # # ]: 0 : if (ret) {
936 : 0 : DLB2_LOG_ERR("get resources err=%d, devid=%d\n",
937 : : ret, data->dev_id);
938 : 0 : return ret;
939 : : }
940 : : }
941 : :
942 [ # # ]: 0 : if (config->nb_event_queues > rsrcs->num_queues) {
943 : 0 : DLB2_LOG_ERR("nb_event_queues parameter (%d) exceeds the QM device's capabilities (%d).\n",
944 : : config->nb_event_queues,
945 : : rsrcs->num_queues);
946 : 0 : return -EINVAL;
947 : : }
948 : 0 : if (config->nb_event_ports > (rsrcs->num_ldb_ports
949 [ # # ]: 0 : + rsrcs->num_dir_ports)) {
950 : 0 : DLB2_LOG_ERR("nb_event_ports parameter (%d) exceeds the QM device's capabilities (%d).\n",
951 : : config->nb_event_ports,
952 : : (rsrcs->num_ldb_ports + rsrcs->num_dir_ports));
953 : 0 : return -EINVAL;
954 : : }
955 [ # # ]: 0 : if (config->nb_events_limit > rsrcs->nb_events_limit) {
956 : 0 : DLB2_LOG_ERR("nb_events_limit parameter (%d) exceeds the QM device's capabilities (%d).\n",
957 : : config->nb_events_limit,
958 : : rsrcs->nb_events_limit);
959 : 0 : return -EINVAL;
960 : : }
961 : :
962 [ # # ]: 0 : if (config->event_dev_cfg & RTE_EVENT_DEV_CFG_PER_DEQUEUE_TIMEOUT)
963 : 0 : dlb2->global_dequeue_wait = false;
964 : : else {
965 : : uint32_t timeout32;
966 : :
967 : 0 : dlb2->global_dequeue_wait = true;
968 : :
969 : : /* note size mismatch of timeout vals in eventdev lib. */
970 : 0 : timeout32 = config->dequeue_timeout_ns;
971 : :
972 : 0 : dlb2->global_dequeue_wait_ticks =
973 : 0 : timeout32 * (rte_get_timer_hz() / 1E9);
974 : : }
975 : :
976 : : /* Does this platform support umonitor/umwait? */
977 [ # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_WAITPKG))
978 : 0 : dlb2->umwait_allowed = true;
979 : :
980 : 0 : rsrcs->num_dir_ports = config->nb_single_link_event_port_queues;
981 : 0 : rsrcs->num_ldb_ports = config->nb_event_ports - rsrcs->num_dir_ports;
982 : : /* 1 dir queue per dir port */
983 : 0 : rsrcs->num_ldb_queues = config->nb_event_queues - rsrcs->num_dir_ports;
984 : :
985 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
986 : 0 : rsrcs->num_credits = 0;
987 [ # # # # ]: 0 : if (rsrcs->num_ldb_queues || rsrcs->num_dir_ports)
988 : 0 : rsrcs->num_credits = config->nb_events_limit;
989 : : } else {
990 : : /* Scale down nb_events_limit by 4 for directed credits,
991 : : * since there are 4x as many load-balanced credits.
992 : : */
993 : 0 : rsrcs->num_ldb_credits = 0;
994 : 0 : rsrcs->num_dir_credits = 0;
995 : :
996 [ # # ]: 0 : if (rsrcs->num_ldb_queues)
997 : 0 : rsrcs->num_ldb_credits = config->nb_events_limit;
998 [ # # ]: 0 : if (rsrcs->num_dir_ports)
999 : 0 : rsrcs->num_dir_credits = config->nb_events_limit / 2;
1000 [ # # ]: 0 : if (dlb2->num_dir_credits_override != -1)
1001 : 0 : rsrcs->num_dir_credits = dlb2->num_dir_credits_override;
1002 : : }
1003 : :
1004 [ # # ]: 0 : if (dlb2_hw_create_sched_domain(dlb2, handle, rsrcs,
1005 : : dlb2->version) < 0) {
1006 : 0 : DLB2_LOG_ERR("dlb2_hw_create_sched_domain failed\n");
1007 : 0 : return -ENODEV;
1008 : : }
1009 : :
1010 : 0 : dlb2->new_event_limit = config->nb_events_limit;
1011 : 0 : __atomic_store_n(&dlb2->inflights, 0, __ATOMIC_SEQ_CST);
1012 : :
1013 : : /* Save number of ports/queues for this event dev */
1014 : 0 : dlb2->num_ports = config->nb_event_ports;
1015 : 0 : dlb2->num_queues = config->nb_event_queues;
1016 : 0 : dlb2->num_dir_ports = rsrcs->num_dir_ports;
1017 : 0 : dlb2->num_ldb_ports = dlb2->num_ports - dlb2->num_dir_ports;
1018 : 0 : dlb2->num_ldb_queues = dlb2->num_queues - dlb2->num_dir_ports;
1019 : 0 : dlb2->num_dir_queues = dlb2->num_dir_ports;
1020 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
1021 : 0 : dlb2->credit_pool = rsrcs->num_credits;
1022 : 0 : dlb2->max_credits = rsrcs->num_credits;
1023 : : } else {
1024 : 0 : dlb2->ldb_credit_pool = rsrcs->num_ldb_credits;
1025 : 0 : dlb2->max_ldb_credits = rsrcs->num_ldb_credits;
1026 : 0 : dlb2->dir_credit_pool = rsrcs->num_dir_credits;
1027 : 0 : dlb2->max_dir_credits = rsrcs->num_dir_credits;
1028 : : }
1029 : :
1030 : 0 : dlb2->configured = true;
1031 : :
1032 : 0 : return 0;
1033 : : }
1034 : :
1035 : : static void
1036 : 0 : dlb2_eventdev_port_default_conf_get(struct rte_eventdev *dev,
1037 : : uint8_t port_id,
1038 : : struct rte_event_port_conf *port_conf)
1039 : : {
1040 : : RTE_SET_USED(port_id);
1041 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1042 : :
1043 : 0 : port_conf->new_event_threshold = dlb2->new_event_limit;
1044 : 0 : port_conf->dequeue_depth = 32;
1045 : 0 : port_conf->enqueue_depth = DLB2_MAX_ENQUEUE_DEPTH;
1046 : 0 : port_conf->event_port_cfg = 0;
1047 : 0 : }
1048 : :
1049 : : static void
1050 : 0 : dlb2_eventdev_queue_default_conf_get(struct rte_eventdev *dev,
1051 : : uint8_t queue_id,
1052 : : struct rte_event_queue_conf *queue_conf)
1053 : : {
1054 : : RTE_SET_USED(dev);
1055 : : RTE_SET_USED(queue_id);
1056 : :
1057 : 0 : queue_conf->nb_atomic_flows = 1024;
1058 : 0 : queue_conf->nb_atomic_order_sequences = 64;
1059 : 0 : queue_conf->event_queue_cfg = 0;
1060 : 0 : queue_conf->priority = 0;
1061 : 0 : }
1062 : :
1063 : : static int32_t
1064 : 0 : dlb2_get_sn_allocation(struct dlb2_eventdev *dlb2, int group)
1065 : : {
1066 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1067 : : struct dlb2_get_sn_allocation_args cfg;
1068 : : int ret;
1069 : :
1070 : 0 : cfg.group = group;
1071 : :
1072 : 0 : ret = dlb2_iface_get_sn_allocation(handle, &cfg);
1073 [ # # ]: 0 : if (ret < 0) {
1074 : 0 : DLB2_LOG_ERR("dlb2: get_sn_allocation ret=%d (driver status: %s)\n",
1075 : : ret, dlb2_error_strings[cfg.response.status]);
1076 : 0 : return ret;
1077 : : }
1078 : :
1079 : 0 : return cfg.response.id;
1080 : : }
1081 : :
1082 : : static int
1083 : 0 : dlb2_set_sn_allocation(struct dlb2_eventdev *dlb2, int group, int num)
1084 : : {
1085 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1086 : : struct dlb2_set_sn_allocation_args cfg;
1087 : : int ret;
1088 : :
1089 : 0 : cfg.num = num;
1090 : 0 : cfg.group = group;
1091 : :
1092 : 0 : ret = dlb2_iface_set_sn_allocation(handle, &cfg);
1093 [ # # ]: 0 : if (ret < 0) {
1094 : 0 : DLB2_LOG_ERR("dlb2: set_sn_allocation ret=%d (driver status: %s)\n",
1095 : : ret, dlb2_error_strings[cfg.response.status]);
1096 : 0 : return ret;
1097 : : }
1098 : :
1099 : : return ret;
1100 : : }
1101 : :
1102 : : static int32_t
1103 : 0 : dlb2_get_sn_occupancy(struct dlb2_eventdev *dlb2, int group)
1104 : : {
1105 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1106 : : struct dlb2_get_sn_occupancy_args cfg;
1107 : : int ret;
1108 : :
1109 : 0 : cfg.group = group;
1110 : :
1111 : 0 : ret = dlb2_iface_get_sn_occupancy(handle, &cfg);
1112 [ # # ]: 0 : if (ret < 0) {
1113 : 0 : DLB2_LOG_ERR("dlb2: get_sn_occupancy ret=%d (driver status: %s)\n",
1114 : : ret, dlb2_error_strings[cfg.response.status]);
1115 : 0 : return ret;
1116 : : }
1117 : :
1118 : 0 : return cfg.response.id;
1119 : : }
1120 : :
1121 : : /* Query the current sequence number allocations and, if they conflict with the
1122 : : * requested LDB queue configuration, attempt to re-allocate sequence numbers.
1123 : : * This is best-effort; if it fails, the PMD will attempt to configure the
1124 : : * load-balanced queue and return an error.
1125 : : */
1126 : : static void
1127 : 0 : dlb2_program_sn_allocation(struct dlb2_eventdev *dlb2,
1128 : : const struct rte_event_queue_conf *queue_conf)
1129 : : {
1130 : : int grp_occupancy[DLB2_NUM_SN_GROUPS];
1131 : : int grp_alloc[DLB2_NUM_SN_GROUPS];
1132 : : int i, sequence_numbers;
1133 : :
1134 : 0 : sequence_numbers = (int)queue_conf->nb_atomic_order_sequences;
1135 : :
1136 [ # # ]: 0 : for (i = 0; i < DLB2_NUM_SN_GROUPS; i++) {
1137 : : int total_slots;
1138 : :
1139 : 0 : grp_alloc[i] = dlb2_get_sn_allocation(dlb2, i);
1140 [ # # ]: 0 : if (grp_alloc[i] < 0)
1141 : 0 : return;
1142 : :
1143 : 0 : total_slots = DLB2_MAX_LDB_SN_ALLOC / grp_alloc[i];
1144 : :
1145 : 0 : grp_occupancy[i] = dlb2_get_sn_occupancy(dlb2, i);
1146 [ # # ]: 0 : if (grp_occupancy[i] < 0)
1147 : : return;
1148 : :
1149 : : /* DLB has at least one available slot for the requested
1150 : : * sequence numbers, so no further configuration required.
1151 : : */
1152 [ # # # # ]: 0 : if (grp_alloc[i] == sequence_numbers &&
1153 : : grp_occupancy[i] < total_slots)
1154 : : return;
1155 : : }
1156 : :
1157 : : /* None of the sequence number groups are configured for the requested
1158 : : * sequence numbers, so we have to reconfigure one of them. This is
1159 : : * only possible if a group is not in use.
1160 : : */
1161 [ # # ]: 0 : for (i = 0; i < DLB2_NUM_SN_GROUPS; i++) {
1162 [ # # ]: 0 : if (grp_occupancy[i] == 0)
1163 : : break;
1164 : : }
1165 : :
1166 [ # # ]: 0 : if (i == DLB2_NUM_SN_GROUPS) {
1167 : 0 : DLB2_LOG_ERR("[%s()] No groups with %d sequence_numbers are available or have free slots\n",
1168 : : __func__, sequence_numbers);
1169 : 0 : return;
1170 : : }
1171 : :
1172 : : /* Attempt to configure slot i with the requested number of sequence
1173 : : * numbers. Ignore the return value -- if this fails, the error will be
1174 : : * caught during subsequent queue configuration.
1175 : : */
1176 : 0 : dlb2_set_sn_allocation(dlb2, i, sequence_numbers);
1177 : : }
1178 : :
1179 : : static int32_t
1180 : 0 : dlb2_hw_create_ldb_queue(struct dlb2_eventdev *dlb2,
1181 : : struct dlb2_eventdev_queue *ev_queue,
1182 : : const struct rte_event_queue_conf *evq_conf)
1183 : : {
1184 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1185 : : struct dlb2_queue *queue = &ev_queue->qm_queue;
1186 : : struct dlb2_create_ldb_queue_args cfg;
1187 : : int32_t ret;
1188 : : uint32_t qm_qid;
1189 : : int sched_type = -1;
1190 : :
1191 [ # # ]: 0 : if (evq_conf == NULL)
1192 : : return -EINVAL;
1193 : :
1194 [ # # ]: 0 : if (evq_conf->event_queue_cfg & RTE_EVENT_QUEUE_CFG_ALL_TYPES) {
1195 [ # # ]: 0 : if (evq_conf->nb_atomic_order_sequences != 0)
1196 : : sched_type = RTE_SCHED_TYPE_ORDERED;
1197 : : else
1198 : : sched_type = RTE_SCHED_TYPE_PARALLEL;
1199 : : } else
1200 : 0 : sched_type = evq_conf->schedule_type;
1201 : :
1202 : 0 : cfg.num_atomic_inflights = DLB2_NUM_ATOMIC_INFLIGHTS_PER_QUEUE;
1203 : 0 : cfg.num_sequence_numbers = evq_conf->nb_atomic_order_sequences;
1204 : 0 : cfg.num_qid_inflights = evq_conf->nb_atomic_order_sequences;
1205 : :
1206 [ # # ]: 0 : if (sched_type != RTE_SCHED_TYPE_ORDERED) {
1207 : 0 : cfg.num_sequence_numbers = 0;
1208 : 0 : cfg.num_qid_inflights = 2048;
1209 : : }
1210 : :
1211 : : /* App should set this to the number of hardware flows they want, not
1212 : : * the overall number of flows they're going to use. E.g. if app is
1213 : : * using 64 flows and sets compression to 64, best-case they'll get
1214 : : * 64 unique hashed flows in hardware.
1215 : : */
1216 [ # # ]: 0 : switch (evq_conf->nb_atomic_flows) {
1217 : : /* Valid DLB2 compression levels */
1218 : 0 : case 64:
1219 : : case 128:
1220 : : case 256:
1221 : : case 512:
1222 : : case (1 * 1024): /* 1K */
1223 : : case (2 * 1024): /* 2K */
1224 : : case (4 * 1024): /* 4K */
1225 : : case (64 * 1024): /* 64K */
1226 : 0 : cfg.lock_id_comp_level = evq_conf->nb_atomic_flows;
1227 : 0 : break;
1228 : 0 : default:
1229 : : /* Invalid compression level */
1230 : 0 : cfg.lock_id_comp_level = 0; /* no compression */
1231 : : }
1232 : :
1233 [ # # ]: 0 : if (ev_queue->depth_threshold == 0) {
1234 : 0 : cfg.depth_threshold = dlb2->default_depth_thresh;
1235 : 0 : ev_queue->depth_threshold =
1236 : : dlb2->default_depth_thresh;
1237 : : } else
1238 : 0 : cfg.depth_threshold = ev_queue->depth_threshold;
1239 : :
1240 : 0 : ret = dlb2_iface_ldb_queue_create(handle, &cfg);
1241 [ # # ]: 0 : if (ret < 0) {
1242 : 0 : DLB2_LOG_ERR("dlb2: create LB event queue error, ret=%d (driver status: %s)\n",
1243 : : ret, dlb2_error_strings[cfg.response.status]);
1244 : 0 : return -EINVAL;
1245 : : }
1246 : :
1247 : 0 : qm_qid = cfg.response.id;
1248 : :
1249 : : /* Save off queue config for debug, resource lookups, and reconfig */
1250 : 0 : queue->num_qid_inflights = cfg.num_qid_inflights;
1251 : 0 : queue->num_atm_inflights = cfg.num_atomic_inflights;
1252 : :
1253 : 0 : queue->sched_type = sched_type;
1254 : 0 : queue->config_state = DLB2_CONFIGURED;
1255 : :
1256 : : DLB2_LOG_DBG("Created LB event queue %d, nb_inflights=%d, nb_seq=%d, qid inflights=%d\n",
1257 : : qm_qid,
1258 : : cfg.num_atomic_inflights,
1259 : : cfg.num_sequence_numbers,
1260 : : cfg.num_qid_inflights);
1261 : :
1262 : 0 : return qm_qid;
1263 : : }
1264 : :
1265 : : static int
1266 [ # # ]: 0 : dlb2_eventdev_ldb_queue_setup(struct rte_eventdev *dev,
1267 : : struct dlb2_eventdev_queue *ev_queue,
1268 : : const struct rte_event_queue_conf *queue_conf)
1269 : : {
1270 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1271 : : int32_t qm_qid;
1272 : :
1273 [ # # ]: 0 : if (queue_conf->nb_atomic_order_sequences)
1274 : 0 : dlb2_program_sn_allocation(dlb2, queue_conf);
1275 : :
1276 : 0 : qm_qid = dlb2_hw_create_ldb_queue(dlb2, ev_queue, queue_conf);
1277 [ # # ]: 0 : if (qm_qid < 0) {
1278 : 0 : DLB2_LOG_ERR("Failed to create the load-balanced queue\n");
1279 : :
1280 : 0 : return qm_qid;
1281 : : }
1282 : :
1283 : 0 : dlb2->qm_ldb_to_ev_queue_id[qm_qid] = ev_queue->id;
1284 : :
1285 : 0 : ev_queue->qm_queue.id = qm_qid;
1286 : :
1287 : 0 : return 0;
1288 : : }
1289 : :
1290 : : static int dlb2_num_dir_queues_setup(struct dlb2_eventdev *dlb2)
1291 : : {
1292 : : int i, num = 0;
1293 : :
1294 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
1295 [ # # ]: 0 : if (dlb2->ev_queues[i].setup_done &&
1296 [ # # ]: 0 : dlb2->ev_queues[i].qm_queue.is_directed)
1297 : 0 : num++;
1298 : : }
1299 : :
1300 : : return num;
1301 : : }
1302 : :
1303 : : static void
1304 : 0 : dlb2_queue_link_teardown(struct dlb2_eventdev *dlb2,
1305 : : struct dlb2_eventdev_queue *ev_queue)
1306 : : {
1307 : : struct dlb2_eventdev_port *ev_port;
1308 : : int i, j;
1309 : :
1310 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
1311 : : ev_port = &dlb2->ev_ports[i];
1312 : :
1313 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++) {
1314 [ # # ]: 0 : if (!ev_port->link[j].valid ||
1315 [ # # ]: 0 : ev_port->link[j].queue_id != ev_queue->id)
1316 : 0 : continue;
1317 : :
1318 : 0 : ev_port->link[j].valid = false;
1319 : 0 : ev_port->num_links--;
1320 : : }
1321 : : }
1322 : :
1323 : 0 : ev_queue->num_links = 0;
1324 : 0 : }
1325 : :
1326 : : static int
1327 [ # # ]: 0 : dlb2_eventdev_queue_setup(struct rte_eventdev *dev,
1328 : : uint8_t ev_qid,
1329 : : const struct rte_event_queue_conf *queue_conf)
1330 : : {
1331 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1332 : : struct dlb2_eventdev_queue *ev_queue;
1333 : : int ret;
1334 : :
1335 [ # # ]: 0 : if (queue_conf == NULL)
1336 : : return -EINVAL;
1337 : :
1338 [ # # ]: 0 : if (ev_qid >= dlb2->num_queues)
1339 : : return -EINVAL;
1340 : :
1341 : 0 : ev_queue = &dlb2->ev_queues[ev_qid];
1342 : :
1343 : 0 : ev_queue->qm_queue.is_directed = queue_conf->event_queue_cfg &
1344 : : RTE_EVENT_QUEUE_CFG_SINGLE_LINK;
1345 : 0 : ev_queue->id = ev_qid;
1346 : 0 : ev_queue->conf = *queue_conf;
1347 : :
1348 [ # # ]: 0 : if (!ev_queue->qm_queue.is_directed) {
1349 : 0 : ret = dlb2_eventdev_ldb_queue_setup(dev, ev_queue, queue_conf);
1350 : : } else {
1351 : : /* The directed queue isn't setup until link time, at which
1352 : : * point we know its directed port ID. Directed queue setup
1353 : : * will only fail if this queue is already setup or there are
1354 : : * no directed queues left to configure.
1355 : : */
1356 : : ret = 0;
1357 : :
1358 : 0 : ev_queue->qm_queue.config_state = DLB2_NOT_CONFIGURED;
1359 : :
1360 [ # # ]: 0 : if (ev_queue->setup_done ||
1361 [ # # ]: 0 : dlb2_num_dir_queues_setup(dlb2) == dlb2->num_dir_queues)
1362 : : ret = -EINVAL;
1363 : : }
1364 : :
1365 : : /* Tear down pre-existing port->queue links */
1366 [ # # # # ]: 0 : if (!ret && dlb2->run_state == DLB2_RUN_STATE_STOPPED)
1367 : 0 : dlb2_queue_link_teardown(dlb2, ev_queue);
1368 : :
1369 [ # # ]: 0 : if (!ret)
1370 : 0 : ev_queue->setup_done = true;
1371 : :
1372 : : return ret;
1373 : : }
1374 : :
1375 : : static int
1376 : 0 : dlb2_init_consume_qe(struct dlb2_port *qm_port, char *mz_name)
1377 : : {
1378 : : struct dlb2_cq_pop_qe *qe;
1379 : :
1380 : 0 : qe = rte_zmalloc(mz_name,
1381 : : DLB2_NUM_QES_PER_CACHE_LINE *
1382 : : sizeof(struct dlb2_cq_pop_qe),
1383 : : RTE_CACHE_LINE_SIZE);
1384 : :
1385 [ # # ]: 0 : if (qe == NULL) {
1386 : 0 : DLB2_LOG_ERR("dlb2: no memory for consume_qe\n");
1387 : 0 : return -ENOMEM;
1388 : : }
1389 : 0 : qm_port->consume_qe = qe;
1390 : :
1391 : 0 : qe->qe_valid = 0;
1392 : 0 : qe->qe_frag = 0;
1393 : 0 : qe->qe_comp = 0;
1394 : 0 : qe->cq_token = 1;
1395 : : /* Tokens value is 0-based; i.e. '0' returns 1 token, '1' returns 2,
1396 : : * and so on.
1397 : : */
1398 : 0 : qe->tokens = 0; /* set at run time */
1399 : 0 : qe->meas_lat = 0;
1400 : 0 : qe->no_dec = 0;
1401 : : /* Completion IDs are disabled */
1402 : 0 : qe->cmp_id = 0;
1403 : :
1404 : 0 : return 0;
1405 : : }
1406 : :
1407 : : static int
1408 : 0 : dlb2_init_int_arm_qe(struct dlb2_port *qm_port, char *mz_name)
1409 : : {
1410 : : struct dlb2_enqueue_qe *qe;
1411 : :
1412 : 0 : qe = rte_zmalloc(mz_name,
1413 : : DLB2_NUM_QES_PER_CACHE_LINE *
1414 : : sizeof(struct dlb2_enqueue_qe),
1415 : : RTE_CACHE_LINE_SIZE);
1416 : :
1417 [ # # ]: 0 : if (qe == NULL) {
1418 : 0 : DLB2_LOG_ERR("dlb2: no memory for complete_qe\n");
1419 : 0 : return -ENOMEM;
1420 : : }
1421 : 0 : qm_port->int_arm_qe = qe;
1422 : :
1423 : : /* V2 - INT ARM is CQ_TOKEN + FRAG */
1424 : 0 : qe->qe_valid = 0;
1425 : 0 : qe->qe_frag = 1;
1426 : 0 : qe->qe_comp = 0;
1427 : 0 : qe->cq_token = 1;
1428 : 0 : qe->meas_lat = 0;
1429 : 0 : qe->no_dec = 0;
1430 : : /* Completion IDs are disabled */
1431 : 0 : qe->cmp_id = 0;
1432 : :
1433 : 0 : return 0;
1434 : : }
1435 : :
1436 : : static int
1437 : 0 : dlb2_init_qe_mem(struct dlb2_port *qm_port, char *mz_name)
1438 : : {
1439 : : int ret, sz;
1440 : :
1441 : : sz = DLB2_NUM_QES_PER_CACHE_LINE * sizeof(struct dlb2_enqueue_qe);
1442 : :
1443 : 0 : qm_port->qe4 = rte_zmalloc(mz_name, sz, RTE_CACHE_LINE_SIZE);
1444 : :
1445 [ # # ]: 0 : if (qm_port->qe4 == NULL) {
1446 : 0 : DLB2_LOG_ERR("dlb2: no qe4 memory\n");
1447 : : ret = -ENOMEM;
1448 : 0 : goto error_exit;
1449 : : }
1450 : :
1451 : 0 : ret = dlb2_init_int_arm_qe(qm_port, mz_name);
1452 [ # # ]: 0 : if (ret < 0) {
1453 : 0 : DLB2_LOG_ERR("dlb2: dlb2_init_int_arm_qe ret=%d\n", ret);
1454 : 0 : goto error_exit;
1455 : : }
1456 : :
1457 : 0 : ret = dlb2_init_consume_qe(qm_port, mz_name);
1458 [ # # ]: 0 : if (ret < 0) {
1459 : 0 : DLB2_LOG_ERR("dlb2: dlb2_init_consume_qe ret=%d\n", ret);
1460 : 0 : goto error_exit;
1461 : : }
1462 : :
1463 : : return 0;
1464 : :
1465 : 0 : error_exit:
1466 : :
1467 : 0 : dlb2_free_qe_mem(qm_port);
1468 : :
1469 : 0 : return ret;
1470 : : }
1471 : :
1472 : : static inline uint16_t
1473 : : dlb2_event_enqueue_delayed(void *event_port,
1474 : : const struct rte_event events[]);
1475 : :
1476 : : static inline uint16_t
1477 : : dlb2_event_enqueue_burst_delayed(void *event_port,
1478 : : const struct rte_event events[],
1479 : : uint16_t num);
1480 : :
1481 : : static inline uint16_t
1482 : : dlb2_event_enqueue_new_burst_delayed(void *event_port,
1483 : : const struct rte_event events[],
1484 : : uint16_t num);
1485 : :
1486 : : static inline uint16_t
1487 : : dlb2_event_enqueue_forward_burst_delayed(void *event_port,
1488 : : const struct rte_event events[],
1489 : : uint16_t num);
1490 : :
1491 : : /* Generate the required bitmask for rotate-style expected QE gen bits.
1492 : : * This requires a pattern of 1's and zeros, starting with expected as
1493 : : * 1 bits, so when hardware writes 0's they're "new". This requires the
1494 : : * ring size to be powers of 2 to wrap correctly.
1495 : : */
1496 : : static void
1497 : : dlb2_hw_cq_bitmask_init(struct dlb2_port *qm_port, uint32_t cq_depth)
1498 : : {
1499 : : uint64_t cq_build_mask = 0;
1500 : : uint32_t i;
1501 : :
1502 : 0 : if (cq_depth > 64)
1503 : : return; /* need to fall back to scalar code */
1504 : :
1505 : : /*
1506 : : * all 1's in first u64, all zeros in second is correct bit pattern to
1507 : : * start. Special casing == 64 easier than adapting complex loop logic.
1508 : : */
1509 [ # # # # ]: 0 : if (cq_depth == 64) {
1510 : 0 : qm_port->cq_rolling_mask = 0;
1511 : 0 : qm_port->cq_rolling_mask_2 = -1;
1512 : 0 : return;
1513 : : }
1514 : :
1515 [ # # # # ]: 0 : for (i = 0; i < 64; i += (cq_depth * 2))
1516 : 0 : cq_build_mask |= ((1ULL << cq_depth) - 1) << (i + cq_depth);
1517 : :
1518 : 0 : qm_port->cq_rolling_mask = cq_build_mask;
1519 : 0 : qm_port->cq_rolling_mask_2 = cq_build_mask;
1520 : : }
1521 : :
1522 : : static int
1523 : 0 : dlb2_hw_create_ldb_port(struct dlb2_eventdev *dlb2,
1524 : : struct dlb2_eventdev_port *ev_port,
1525 : : uint32_t dequeue_depth,
1526 : : uint32_t enqueue_depth)
1527 : : {
1528 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1529 : 0 : struct dlb2_create_ldb_port_args cfg = { {0} };
1530 : : int ret;
1531 : : struct dlb2_port *qm_port = NULL;
1532 : : char mz_name[RTE_MEMZONE_NAMESIZE];
1533 : : uint32_t qm_port_id;
1534 : : uint16_t ldb_credit_high_watermark = 0;
1535 : : uint16_t dir_credit_high_watermark = 0;
1536 : : uint16_t credit_high_watermark = 0;
1537 : :
1538 : : if (handle == NULL)
1539 : : return -EINVAL;
1540 : :
1541 [ # # ]: 0 : if (dequeue_depth < DLB2_MIN_CQ_DEPTH) {
1542 : 0 : DLB2_LOG_ERR("dlb2: invalid cq depth, must be at least %d\n",
1543 : : DLB2_MIN_CQ_DEPTH);
1544 : 0 : return -EINVAL;
1545 : : }
1546 : :
1547 [ # # # # : 0 : if (dlb2->version == DLB2_HW_V2 && ev_port->cq_weight != 0 &&
# # ]
1548 : : ev_port->cq_weight > dequeue_depth) {
1549 : 0 : DLB2_LOG_ERR("dlb2: invalid cq dequeue depth %d, must be >= cq weight %d\n",
1550 : : dequeue_depth, ev_port->cq_weight);
1551 : 0 : return -EINVAL;
1552 : : }
1553 : :
1554 : 0 : rte_spinlock_lock(&handle->resource_lock);
1555 : :
1556 : : /* We round up to the next power of 2 if necessary */
1557 : 0 : cfg.cq_depth = rte_align32pow2(dequeue_depth);
1558 : 0 : cfg.cq_depth_threshold = 1;
1559 : :
1560 : 0 : cfg.cq_history_list_size = cfg.cq_depth;
1561 : :
1562 : 0 : cfg.cos_id = ev_port->cos_id;
1563 : 0 : cfg.cos_strict = 0;/* best effots */
1564 : :
1565 : : /* User controls the LDB high watermark via enqueue depth. The DIR high
1566 : : * watermark is equal, unless the directed credit pool is too small.
1567 : : */
1568 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1569 : 0 : ldb_credit_high_watermark = enqueue_depth;
1570 : : /* If there are no directed ports, the kernel driver will
1571 : : * ignore this port's directed credit settings. Don't use
1572 : : * enqueue_depth if it would require more directed credits
1573 : : * than are available.
1574 : : */
1575 : 0 : dir_credit_high_watermark =
1576 : 0 : RTE_MIN(enqueue_depth,
1577 : : handle->cfg.num_dir_credits / dlb2->num_ports);
1578 : : } else
1579 : 0 : credit_high_watermark = enqueue_depth;
1580 : :
1581 : : /* Per QM values */
1582 : :
1583 : 0 : ret = dlb2_iface_ldb_port_create(handle, &cfg, dlb2->poll_mode);
1584 [ # # ]: 0 : if (ret < 0) {
1585 : 0 : DLB2_LOG_ERR("dlb2: dlb2_ldb_port_create error, ret=%d (driver status: %s)\n",
1586 : : ret, dlb2_error_strings[cfg.response.status]);
1587 : 0 : goto error_exit;
1588 : : }
1589 : :
1590 : 0 : qm_port_id = cfg.response.id;
1591 : :
1592 : : DLB2_LOG_DBG("dlb2: ev_port %d uses qm LB port %d <<<<<\n",
1593 : : ev_port->id, qm_port_id);
1594 : :
1595 : 0 : qm_port = &ev_port->qm_port;
1596 : 0 : qm_port->ev_port = ev_port; /* back ptr */
1597 : 0 : qm_port->dlb2 = dlb2; /* back ptr */
1598 : : /*
1599 : : * Allocate and init local qe struct(s).
1600 : : * Note: MOVDIR64 requires the enqueue QE (qe4) to be aligned.
1601 : : */
1602 : :
1603 : 0 : snprintf(mz_name, sizeof(mz_name), "dlb2_ldb_port%d",
1604 : : ev_port->id);
1605 : :
1606 : 0 : ret = dlb2_init_qe_mem(qm_port, mz_name);
1607 [ # # ]: 0 : if (ret < 0) {
1608 : 0 : DLB2_LOG_ERR("dlb2: init_qe_mem failed, ret=%d\n", ret);
1609 : 0 : goto error_exit;
1610 : : }
1611 : :
1612 : 0 : qm_port->id = qm_port_id;
1613 : :
1614 [ # # # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5 && (dlb2->enable_cq_weight == true)) {
1615 : 0 : struct dlb2_enable_cq_weight_args cq_weight_args = { {0} };
1616 : 0 : cq_weight_args.port_id = qm_port->id;
1617 : 0 : cq_weight_args.limit = dequeue_depth;
1618 : 0 : ret = dlb2_iface_enable_cq_weight(handle, &cq_weight_args);
1619 : :
1620 [ # # ]: 0 : if (ret < 0) {
1621 : 0 : DLB2_LOG_ERR("dlb2: dlb2_dir_port_create error, ret=%d (driver status: %s)\n",
1622 : : ret,
1623 : : dlb2_error_strings[cfg.response. status]);
1624 : 0 : goto error_exit;
1625 : : }
1626 : 0 : qm_port->cq_weight = dequeue_depth;
1627 : : } else {
1628 : 0 : qm_port->cq_weight = 0;
1629 : : }
1630 : :
1631 : : /* CQs with depth < 8 use an 8-entry queue, but withhold credits so
1632 : : * the effective depth is smaller.
1633 : : */
1634 : 0 : qm_port->cq_depth = cfg.cq_depth <= 8 ? 8 : cfg.cq_depth;
1635 : 0 : qm_port->cq_idx = 0;
1636 : 0 : qm_port->cq_idx_unmasked = 0;
1637 : :
1638 [ # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
1639 : 0 : qm_port->cq_depth_mask = (qm_port->cq_depth * 4) - 1;
1640 : : else
1641 : 0 : qm_port->cq_depth_mask = qm_port->cq_depth - 1;
1642 : :
1643 [ # # ]: 0 : qm_port->gen_bit_shift = rte_popcount32(qm_port->cq_depth_mask);
1644 : : /* starting value of gen bit - it toggles at wrap time */
1645 : 0 : qm_port->gen_bit = 1;
1646 : :
1647 [ # # ]: 0 : dlb2_hw_cq_bitmask_init(qm_port, qm_port->cq_depth);
1648 : :
1649 : 0 : qm_port->int_armed = false;
1650 : :
1651 : : /* Save off for later use in info and lookup APIs. */
1652 : 0 : qm_port->qid_mappings = &dlb2->qm_ldb_to_ev_queue_id[0];
1653 : :
1654 : 0 : qm_port->dequeue_depth = dequeue_depth;
1655 : 0 : qm_port->token_pop_thresh = dequeue_depth;
1656 : :
1657 : : /* The default enqueue functions do not include delayed-pop support for
1658 : : * performance reasons.
1659 : : */
1660 [ # # ]: 0 : if (qm_port->token_pop_mode == DELAYED_POP) {
1661 : 0 : dlb2->event_dev->enqueue = dlb2_event_enqueue_delayed;
1662 : 0 : dlb2->event_dev->enqueue_burst =
1663 : : dlb2_event_enqueue_burst_delayed;
1664 : 0 : dlb2->event_dev->enqueue_new_burst =
1665 : : dlb2_event_enqueue_new_burst_delayed;
1666 : 0 : dlb2->event_dev->enqueue_forward_burst =
1667 : : dlb2_event_enqueue_forward_burst_delayed;
1668 : : }
1669 : :
1670 : 0 : qm_port->owed_tokens = 0;
1671 : 0 : qm_port->issued_releases = 0;
1672 : :
1673 : : /* Save config message too. */
1674 [ # # ]: 0 : rte_memcpy(&qm_port->cfg.ldb, &cfg, sizeof(qm_port->cfg.ldb));
1675 : :
1676 : : /* update state */
1677 : 0 : qm_port->state = PORT_STARTED; /* enabled at create time */
1678 : 0 : qm_port->config_state = DLB2_CONFIGURED;
1679 : :
1680 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1681 : 0 : qm_port->dir_credits = dir_credit_high_watermark;
1682 : 0 : qm_port->ldb_credits = ldb_credit_high_watermark;
1683 : 0 : qm_port->credit_pool[DLB2_DIR_QUEUE] = &dlb2->dir_credit_pool;
1684 : 0 : qm_port->credit_pool[DLB2_LDB_QUEUE] = &dlb2->ldb_credit_pool;
1685 : :
1686 : : DLB2_LOG_DBG("dlb2: created ldb port %d, depth = %d, ldb credits=%d, dir credits=%d\n",
1687 : : qm_port_id,
1688 : : dequeue_depth,
1689 : : qm_port->ldb_credits,
1690 : : qm_port->dir_credits);
1691 : : } else {
1692 : 0 : qm_port->credits = credit_high_watermark;
1693 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL] = &dlb2->credit_pool;
1694 : :
1695 : : DLB2_LOG_DBG("dlb2: created ldb port %d, depth = %d, credits=%d\n",
1696 : : qm_port_id,
1697 : : dequeue_depth,
1698 : : qm_port->credits);
1699 : : }
1700 : :
1701 : 0 : qm_port->use_scalar = false;
1702 : :
1703 : : #if (!defined RTE_ARCH_X86_64)
1704 : : qm_port->use_scalar = true;
1705 : : #else
1706 [ # # ]: 0 : if ((qm_port->cq_depth > 64) ||
1707 : 0 : (!rte_is_power_of_2(qm_port->cq_depth)) ||
1708 [ # # ]: 0 : (dlb2->vector_opts_enabled == false))
1709 : 0 : qm_port->use_scalar = true;
1710 : : #endif
1711 : :
1712 : : rte_spinlock_unlock(&handle->resource_lock);
1713 : :
1714 : 0 : return 0;
1715 : :
1716 : 0 : error_exit:
1717 : :
1718 : : if (qm_port)
1719 : 0 : dlb2_free_qe_mem(qm_port);
1720 : :
1721 : : rte_spinlock_unlock(&handle->resource_lock);
1722 : :
1723 : 0 : DLB2_LOG_ERR("dlb2: create ldb port failed!\n");
1724 : :
1725 : 0 : return ret;
1726 : : }
1727 : :
1728 : : static void
1729 : : dlb2_port_link_teardown(struct dlb2_eventdev *dlb2,
1730 : : struct dlb2_eventdev_port *ev_port)
1731 : : {
1732 : : struct dlb2_eventdev_queue *ev_queue;
1733 : : int i;
1734 : :
1735 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
1736 [ # # ]: 0 : if (!ev_port->link[i].valid)
1737 : 0 : continue;
1738 : :
1739 : 0 : ev_queue = &dlb2->ev_queues[ev_port->link[i].queue_id];
1740 : :
1741 : 0 : ev_port->link[i].valid = false;
1742 : 0 : ev_port->num_links--;
1743 : 0 : ev_queue->num_links--;
1744 : : }
1745 : : }
1746 : :
1747 : : static int
1748 : 0 : dlb2_hw_create_dir_port(struct dlb2_eventdev *dlb2,
1749 : : struct dlb2_eventdev_port *ev_port,
1750 : : uint32_t dequeue_depth,
1751 : : uint32_t enqueue_depth)
1752 : : {
1753 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1754 : 0 : struct dlb2_create_dir_port_args cfg = { {0} };
1755 : : int ret;
1756 : : struct dlb2_port *qm_port = NULL;
1757 : : char mz_name[RTE_MEMZONE_NAMESIZE];
1758 : : uint32_t qm_port_id;
1759 : : uint16_t ldb_credit_high_watermark = 0;
1760 : : uint16_t dir_credit_high_watermark = 0;
1761 : : uint16_t credit_high_watermark = 0;
1762 : :
1763 [ # # ]: 0 : if (dlb2 == NULL || handle == NULL)
1764 : : return -EINVAL;
1765 : :
1766 [ # # ]: 0 : if (dequeue_depth < DLB2_MIN_CQ_DEPTH) {
1767 : 0 : DLB2_LOG_ERR("dlb2: invalid dequeue_depth, must be %d-%d\n",
1768 : : DLB2_MIN_CQ_DEPTH, DLB2_MAX_INPUT_QUEUE_DEPTH);
1769 : 0 : return -EINVAL;
1770 : : }
1771 : :
1772 [ # # ]: 0 : if (enqueue_depth < DLB2_MIN_ENQUEUE_DEPTH) {
1773 : 0 : DLB2_LOG_ERR("dlb2: invalid enqueue_depth, must be at least %d\n",
1774 : : DLB2_MIN_ENQUEUE_DEPTH);
1775 : 0 : return -EINVAL;
1776 : : }
1777 : :
1778 : 0 : rte_spinlock_lock(&handle->resource_lock);
1779 : :
1780 : : /* Directed queues are configured at link time. */
1781 [ # # ]: 0 : cfg.queue_id = -1;
1782 : :
1783 : : /* We round up to the next power of 2 if necessary */
1784 : 0 : cfg.cq_depth = rte_align32pow2(dequeue_depth);
1785 : 0 : cfg.cq_depth_threshold = 1;
1786 : :
1787 : : /* User controls the LDB high watermark via enqueue depth. The DIR high
1788 : : * watermark is equal, unless the directed credit pool is too small.
1789 : : */
1790 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1791 : 0 : ldb_credit_high_watermark = enqueue_depth;
1792 : : /* Don't use enqueue_depth if it would require more directed
1793 : : * credits than are available.
1794 : : */
1795 : 0 : dir_credit_high_watermark =
1796 : 0 : RTE_MIN(enqueue_depth,
1797 : : handle->cfg.num_dir_credits / dlb2->num_ports);
1798 : : } else
1799 : 0 : credit_high_watermark = enqueue_depth;
1800 : :
1801 [ # # ]: 0 : if (ev_port->conf.event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER)
1802 : 0 : cfg.is_producer = 1;
1803 : :
1804 : : /* Per QM values */
1805 : :
1806 : 0 : ret = dlb2_iface_dir_port_create(handle, &cfg, dlb2->poll_mode);
1807 [ # # ]: 0 : if (ret < 0) {
1808 : 0 : DLB2_LOG_ERR("dlb2: dlb2_dir_port_create error, ret=%d (driver status: %s)\n",
1809 : : ret, dlb2_error_strings[cfg.response.status]);
1810 : 0 : goto error_exit;
1811 : : }
1812 : :
1813 : 0 : qm_port_id = cfg.response.id;
1814 : :
1815 : : DLB2_LOG_DBG("dlb2: ev_port %d uses qm DIR port %d <<<<<\n",
1816 : : ev_port->id, qm_port_id);
1817 : :
1818 : 0 : qm_port = &ev_port->qm_port;
1819 : 0 : qm_port->ev_port = ev_port; /* back ptr */
1820 : 0 : qm_port->dlb2 = dlb2; /* back ptr */
1821 : :
1822 : : /*
1823 : : * Init local qe struct(s).
1824 : : * Note: MOVDIR64 requires the enqueue QE to be aligned
1825 : : */
1826 : :
1827 : 0 : snprintf(mz_name, sizeof(mz_name), "dlb2_dir_port%d",
1828 : : ev_port->id);
1829 : :
1830 : 0 : ret = dlb2_init_qe_mem(qm_port, mz_name);
1831 : :
1832 [ # # ]: 0 : if (ret < 0) {
1833 : 0 : DLB2_LOG_ERR("dlb2: init_qe_mem failed, ret=%d\n", ret);
1834 : 0 : goto error_exit;
1835 : : }
1836 : :
1837 : 0 : qm_port->id = qm_port_id;
1838 : :
1839 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1840 : 0 : qm_port->cached_ldb_credits = 0;
1841 : 0 : qm_port->cached_dir_credits = 0;
1842 : : } else
1843 : 0 : qm_port->cached_credits = 0;
1844 : :
1845 : : /* CQs with depth < 8 use an 8-entry queue, but withhold credits so
1846 : : * the effective depth is smaller.
1847 : : */
1848 : 0 : qm_port->cq_depth = cfg.cq_depth <= 8 ? 8 : cfg.cq_depth;
1849 : 0 : qm_port->cq_idx = 0;
1850 : 0 : qm_port->cq_idx_unmasked = 0;
1851 : :
1852 [ # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
1853 : 0 : qm_port->cq_depth_mask = (cfg.cq_depth * 4) - 1;
1854 : : else
1855 : 0 : qm_port->cq_depth_mask = cfg.cq_depth - 1;
1856 : :
1857 [ # # ]: 0 : qm_port->gen_bit_shift = rte_popcount32(qm_port->cq_depth_mask);
1858 : : /* starting value of gen bit - it toggles at wrap time */
1859 : 0 : qm_port->gen_bit = 1;
1860 [ # # ]: 0 : dlb2_hw_cq_bitmask_init(qm_port, qm_port->cq_depth);
1861 : :
1862 : 0 : qm_port->int_armed = false;
1863 : :
1864 : : /* Save off for later use in info and lookup APIs. */
1865 : 0 : qm_port->qid_mappings = &dlb2->qm_dir_to_ev_queue_id[0];
1866 : :
1867 : 0 : qm_port->dequeue_depth = dequeue_depth;
1868 : :
1869 : : /* Directed ports are auto-pop, by default. */
1870 : 0 : qm_port->token_pop_mode = AUTO_POP;
1871 : 0 : qm_port->owed_tokens = 0;
1872 : 0 : qm_port->issued_releases = 0;
1873 : :
1874 : : /* Save config message too. */
1875 [ # # ]: 0 : rte_memcpy(&qm_port->cfg.dir, &cfg, sizeof(qm_port->cfg.dir));
1876 : :
1877 : : /* update state */
1878 : 0 : qm_port->state = PORT_STARTED; /* enabled at create time */
1879 : 0 : qm_port->config_state = DLB2_CONFIGURED;
1880 : :
1881 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1882 : 0 : qm_port->dir_credits = dir_credit_high_watermark;
1883 : 0 : qm_port->ldb_credits = ldb_credit_high_watermark;
1884 : 0 : qm_port->credit_pool[DLB2_DIR_QUEUE] = &dlb2->dir_credit_pool;
1885 : 0 : qm_port->credit_pool[DLB2_LDB_QUEUE] = &dlb2->ldb_credit_pool;
1886 : :
1887 : : DLB2_LOG_DBG("dlb2: created dir port %d, depth = %d cr=%d,%d\n",
1888 : : qm_port_id,
1889 : : dequeue_depth,
1890 : : dir_credit_high_watermark,
1891 : : ldb_credit_high_watermark);
1892 : : } else {
1893 : 0 : qm_port->credits = credit_high_watermark;
1894 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL] = &dlb2->credit_pool;
1895 : :
1896 : : DLB2_LOG_DBG("dlb2: created dir port %d, depth = %d cr=%d\n",
1897 : : qm_port_id,
1898 : : dequeue_depth,
1899 : : credit_high_watermark);
1900 : : }
1901 : :
1902 : : #if (!defined RTE_ARCH_X86_64)
1903 : : qm_port->use_scalar = true;
1904 : : #else
1905 [ # # ]: 0 : if ((qm_port->cq_depth > 64) ||
1906 : 0 : (!rte_is_power_of_2(qm_port->cq_depth)) ||
1907 [ # # ]: 0 : (dlb2->vector_opts_enabled == false))
1908 : 0 : qm_port->use_scalar = true;
1909 : : #endif
1910 : :
1911 : : rte_spinlock_unlock(&handle->resource_lock);
1912 : :
1913 : 0 : return 0;
1914 : :
1915 : : error_exit:
1916 : :
1917 : : if (qm_port)
1918 : 0 : dlb2_free_qe_mem(qm_port);
1919 : :
1920 : : rte_spinlock_unlock(&handle->resource_lock);
1921 : :
1922 : 0 : DLB2_LOG_ERR("dlb2: create dir port failed!\n");
1923 : :
1924 : 0 : return ret;
1925 : : }
1926 : :
1927 : : static int
1928 : 0 : dlb2_eventdev_port_setup(struct rte_eventdev *dev,
1929 : : uint8_t ev_port_id,
1930 : : const struct rte_event_port_conf *port_conf)
1931 : : {
1932 : : struct dlb2_eventdev *dlb2;
1933 : : struct dlb2_eventdev_port *ev_port;
1934 : : uint32_t hw_credit_quanta, sw_credit_quanta;
1935 : : int ret;
1936 : :
1937 [ # # ]: 0 : if (dev == NULL || port_conf == NULL) {
1938 : 0 : DLB2_LOG_ERR("Null parameter\n");
1939 : 0 : return -EINVAL;
1940 : : }
1941 : :
1942 : : dlb2 = dlb2_pmd_priv(dev);
1943 : :
1944 [ # # # # ]: 0 : if (ev_port_id >= DLB2_MAX_NUM_PORTS(dlb2->version))
1945 : : return -EINVAL;
1946 : :
1947 : 0 : if (port_conf->dequeue_depth >
1948 [ # # ]: 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth ||
1949 : 0 : port_conf->enqueue_depth >
1950 [ # # ]: 0 : evdev_dlb2_default_info.max_event_port_enqueue_depth)
1951 : : return -EINVAL;
1952 : :
1953 : 0 : ev_port = &dlb2->ev_ports[ev_port_id];
1954 : : /* configured? */
1955 [ # # ]: 0 : if (ev_port->setup_done) {
1956 : 0 : DLB2_LOG_ERR("evport %d is already configured\n", ev_port_id);
1957 : 0 : return -EINVAL;
1958 : : }
1959 : :
1960 : : /* Default for worker ports */
1961 : 0 : sw_credit_quanta = dlb2->sw_credit_quanta;
1962 : 0 : hw_credit_quanta = dlb2->hw_credit_quanta;
1963 : :
1964 : 0 : ev_port->qm_port.is_producer = false;
1965 : 0 : ev_port->qm_port.is_directed = port_conf->event_port_cfg &
1966 : : RTE_EVENT_PORT_CFG_SINGLE_LINK;
1967 : :
1968 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER) {
1969 : : /* Producer type ports. Mostly enqueue */
1970 : : sw_credit_quanta = DLB2_SW_CREDIT_P_QUANTA_DEFAULT;
1971 : : hw_credit_quanta = DLB2_SW_CREDIT_P_BATCH_SZ;
1972 : 0 : ev_port->qm_port.is_producer = true;
1973 : : }
1974 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_CONSUMER) {
1975 : : /* Consumer type ports. Mostly dequeue */
1976 : : sw_credit_quanta = DLB2_SW_CREDIT_C_QUANTA_DEFAULT;
1977 : : hw_credit_quanta = DLB2_SW_CREDIT_C_BATCH_SZ;
1978 : : }
1979 : 0 : ev_port->credit_update_quanta = sw_credit_quanta;
1980 : 0 : ev_port->qm_port.hw_credit_quanta = hw_credit_quanta;
1981 : :
1982 : : /*
1983 : : * Validate credit config before creating port
1984 : : */
1985 : :
1986 [ # # # # ]: 0 : if (port_conf->enqueue_depth > sw_credit_quanta ||
1987 : : port_conf->enqueue_depth > hw_credit_quanta) {
1988 : 0 : DLB2_LOG_ERR("Invalid port config. Enqueue depth %d must be <= credit quanta %d and batch size %d\n",
1989 : : port_conf->enqueue_depth,
1990 : : sw_credit_quanta,
1991 : : hw_credit_quanta);
1992 : 0 : return -EINVAL;
1993 : : }
1994 : 0 : ev_port->enq_retries = port_conf->enqueue_depth / sw_credit_quanta;
1995 : :
1996 : : /* Save off port config for reconfig */
1997 : 0 : ev_port->conf = *port_conf;
1998 : :
1999 : :
2000 : : /*
2001 : : * Create port
2002 : : */
2003 : :
2004 [ # # ]: 0 : if (!ev_port->qm_port.is_directed) {
2005 : 0 : ret = dlb2_hw_create_ldb_port(dlb2,
2006 : : ev_port,
2007 : 0 : port_conf->dequeue_depth,
2008 : 0 : port_conf->enqueue_depth);
2009 [ # # ]: 0 : if (ret < 0) {
2010 : 0 : DLB2_LOG_ERR("Failed to create the lB port ve portId=%d\n",
2011 : : ev_port_id);
2012 : :
2013 : 0 : return ret;
2014 : : }
2015 : : } else {
2016 : 0 : ret = dlb2_hw_create_dir_port(dlb2,
2017 : : ev_port,
2018 : 0 : port_conf->dequeue_depth,
2019 : 0 : port_conf->enqueue_depth);
2020 [ # # ]: 0 : if (ret < 0) {
2021 : 0 : DLB2_LOG_ERR("Failed to create the DIR port\n");
2022 : 0 : return ret;
2023 : : }
2024 : : }
2025 : :
2026 : 0 : ev_port->id = ev_port_id;
2027 : 0 : ev_port->enq_configured = true;
2028 : 0 : ev_port->setup_done = true;
2029 : 0 : ev_port->inflight_max = port_conf->new_event_threshold;
2030 : 0 : ev_port->implicit_release = !(port_conf->event_port_cfg &
2031 : : RTE_EVENT_PORT_CFG_DISABLE_IMPL_REL);
2032 : 0 : ev_port->outstanding_releases = 0;
2033 : 0 : ev_port->inflight_credits = 0;
2034 : 0 : ev_port->dlb2 = dlb2; /* reverse link */
2035 : :
2036 : : /* Default for worker ports */
2037 : 0 : sw_credit_quanta = dlb2->sw_credit_quanta;
2038 : 0 : hw_credit_quanta = dlb2->hw_credit_quanta;
2039 : :
2040 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER) {
2041 : : /* Producer type ports. Mostly enqueue */
2042 : : sw_credit_quanta = DLB2_SW_CREDIT_P_QUANTA_DEFAULT;
2043 : : hw_credit_quanta = DLB2_SW_CREDIT_P_BATCH_SZ;
2044 : : }
2045 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_CONSUMER) {
2046 : : /* Consumer type ports. Mostly dequeue */
2047 : : sw_credit_quanta = DLB2_SW_CREDIT_C_QUANTA_DEFAULT;
2048 : : hw_credit_quanta = DLB2_SW_CREDIT_C_BATCH_SZ;
2049 : : }
2050 : 0 : ev_port->credit_update_quanta = sw_credit_quanta;
2051 : 0 : ev_port->qm_port.hw_credit_quanta = hw_credit_quanta;
2052 : :
2053 : :
2054 : : /* Tear down pre-existing port->queue links */
2055 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2056 : : dlb2_port_link_teardown(dlb2, &dlb2->ev_ports[ev_port_id]);
2057 : :
2058 : 0 : dev->data->ports[ev_port_id] = &dlb2->ev_ports[ev_port_id];
2059 : :
2060 [ # # # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512VL) &&
2061 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_512)
2062 : 0 : ev_port->qm_port.use_avx512 = true;
2063 : : else
2064 : 0 : ev_port->qm_port.use_avx512 = false;
2065 : :
2066 : : return 0;
2067 : : }
2068 : :
2069 : : static int16_t
2070 : 0 : dlb2_hw_map_ldb_qid_to_port(struct dlb2_hw_dev *handle,
2071 : : uint32_t qm_port_id,
2072 : : uint16_t qm_qid,
2073 : : uint8_t priority)
2074 : : {
2075 : : struct dlb2_map_qid_args cfg;
2076 : : int32_t ret;
2077 : :
2078 [ # # ]: 0 : if (handle == NULL)
2079 : : return -EINVAL;
2080 : :
2081 : : /* Build message */
2082 : 0 : cfg.port_id = qm_port_id;
2083 : 0 : cfg.qid = qm_qid;
2084 : 0 : cfg.priority = EV_TO_DLB2_PRIO(priority);
2085 : :
2086 : 0 : ret = dlb2_iface_map_qid(handle, &cfg);
2087 [ # # ]: 0 : if (ret < 0) {
2088 : 0 : DLB2_LOG_ERR("dlb2: map qid error, ret=%d (driver status: %s)\n",
2089 : : ret, dlb2_error_strings[cfg.response.status]);
2090 : 0 : DLB2_LOG_ERR("dlb2: grp=%d, qm_port=%d, qm_qid=%d prio=%d\n",
2091 : : handle->domain_id, cfg.port_id,
2092 : : cfg.qid,
2093 : : cfg.priority);
2094 : : } else {
2095 : : DLB2_LOG_DBG("dlb2: mapped queue %d to qm_port %d\n",
2096 : : qm_qid, qm_port_id);
2097 : : }
2098 : :
2099 : 0 : return ret;
2100 : : }
2101 : :
2102 : : static int
2103 : 0 : dlb2_event_queue_join_ldb(struct dlb2_eventdev *dlb2,
2104 : : struct dlb2_eventdev_port *ev_port,
2105 : : struct dlb2_eventdev_queue *ev_queue,
2106 : : uint8_t priority)
2107 : : {
2108 : : int first_avail = -1;
2109 : : int ret, i;
2110 : :
2111 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
2112 [ # # ]: 0 : if (ev_port->link[i].valid) {
2113 [ # # ]: 0 : if (ev_port->link[i].queue_id == ev_queue->id &&
2114 [ # # ]: 0 : ev_port->link[i].priority == priority) {
2115 [ # # ]: 0 : if (ev_port->link[i].mapped)
2116 : : return 0; /* already mapped */
2117 : : first_avail = i;
2118 : : }
2119 [ # # ]: 0 : } else if (first_avail == -1)
2120 : : first_avail = i;
2121 : : }
2122 [ # # ]: 0 : if (first_avail == -1) {
2123 : 0 : DLB2_LOG_ERR("dlb2: qm_port %d has no available QID slots.\n",
2124 : : ev_port->qm_port.id);
2125 : 0 : return -EINVAL;
2126 : : }
2127 : :
2128 : 0 : ret = dlb2_hw_map_ldb_qid_to_port(&dlb2->qm_instance,
2129 : : ev_port->qm_port.id,
2130 : 0 : ev_queue->qm_queue.id,
2131 : : priority);
2132 : :
2133 [ # # ]: 0 : if (!ret)
2134 : 0 : ev_port->link[first_avail].mapped = true;
2135 : :
2136 : : return ret;
2137 : : }
2138 : :
2139 : : static int32_t
2140 : 0 : dlb2_hw_create_dir_queue(struct dlb2_eventdev *dlb2,
2141 : : struct dlb2_eventdev_queue *ev_queue,
2142 : : int32_t qm_port_id)
2143 : : {
2144 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
2145 : : struct dlb2_create_dir_queue_args cfg;
2146 : : int32_t ret;
2147 : :
2148 : : /* The directed port is always configured before its queue */
2149 : 0 : cfg.port_id = qm_port_id;
2150 : :
2151 [ # # ]: 0 : if (ev_queue->depth_threshold == 0) {
2152 : 0 : cfg.depth_threshold = dlb2->default_depth_thresh;
2153 : 0 : ev_queue->depth_threshold =
2154 : : dlb2->default_depth_thresh;
2155 : : } else
2156 : 0 : cfg.depth_threshold = ev_queue->depth_threshold;
2157 : :
2158 : 0 : ret = dlb2_iface_dir_queue_create(handle, &cfg);
2159 [ # # ]: 0 : if (ret < 0) {
2160 : 0 : DLB2_LOG_ERR("dlb2: create DIR event queue error, ret=%d (driver status: %s)\n",
2161 : : ret, dlb2_error_strings[cfg.response.status]);
2162 : 0 : return -EINVAL;
2163 : : }
2164 : :
2165 : 0 : return cfg.response.id;
2166 : : }
2167 : :
2168 : : static int
2169 : 0 : dlb2_eventdev_dir_queue_setup(struct dlb2_eventdev *dlb2,
2170 : : struct dlb2_eventdev_queue *ev_queue,
2171 : : struct dlb2_eventdev_port *ev_port)
2172 : : {
2173 : : int32_t qm_qid;
2174 : :
2175 : 0 : qm_qid = dlb2_hw_create_dir_queue(dlb2, ev_queue, ev_port->qm_port.id);
2176 : :
2177 [ # # ]: 0 : if (qm_qid < 0) {
2178 : 0 : DLB2_LOG_ERR("Failed to create the DIR queue\n");
2179 : 0 : return qm_qid;
2180 : : }
2181 : :
2182 : 0 : dlb2->qm_dir_to_ev_queue_id[qm_qid] = ev_queue->id;
2183 : :
2184 : 0 : ev_queue->qm_queue.id = qm_qid;
2185 : :
2186 : 0 : return 0;
2187 : : }
2188 : :
2189 : : static int
2190 [ # # ]: 0 : dlb2_do_port_link(struct rte_eventdev *dev,
2191 : : struct dlb2_eventdev_queue *ev_queue,
2192 : : struct dlb2_eventdev_port *ev_port,
2193 : : uint8_t prio)
2194 : : {
2195 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2196 : : int err;
2197 : :
2198 : : /* Don't link until start time. */
2199 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2200 : : return 0;
2201 : :
2202 [ # # ]: 0 : if (ev_queue->qm_queue.is_directed)
2203 : 0 : err = dlb2_eventdev_dir_queue_setup(dlb2, ev_queue, ev_port);
2204 : : else
2205 : 0 : err = dlb2_event_queue_join_ldb(dlb2, ev_port, ev_queue, prio);
2206 : :
2207 [ # # ]: 0 : if (err) {
2208 [ # # ]: 0 : DLB2_LOG_ERR("port link failure for %s ev_q %d, ev_port %d\n",
2209 : : ev_queue->qm_queue.is_directed ? "DIR" : "LDB",
2210 : : ev_queue->id, ev_port->id);
2211 : :
2212 : 0 : rte_errno = err;
2213 : 0 : return -1;
2214 : : }
2215 : :
2216 : : return 0;
2217 : : }
2218 : :
2219 : : static int
2220 : 0 : dlb2_validate_port_link(struct dlb2_eventdev_port *ev_port,
2221 : : uint8_t queue_id,
2222 : : bool link_exists,
2223 : : int index)
2224 : : {
2225 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
2226 : : struct dlb2_eventdev_queue *ev_queue;
2227 : : bool port_is_dir, queue_is_dir;
2228 : :
2229 [ # # ]: 0 : if (queue_id > dlb2->num_queues) {
2230 : 0 : rte_errno = -EINVAL;
2231 : 0 : return -1;
2232 : : }
2233 : :
2234 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2235 : :
2236 [ # # ]: 0 : if (!ev_queue->setup_done &&
2237 [ # # ]: 0 : ev_queue->qm_queue.config_state != DLB2_PREV_CONFIGURED) {
2238 : 0 : rte_errno = -EINVAL;
2239 : 0 : return -1;
2240 : : }
2241 : :
2242 : 0 : port_is_dir = ev_port->qm_port.is_directed;
2243 : 0 : queue_is_dir = ev_queue->qm_queue.is_directed;
2244 : :
2245 [ # # ]: 0 : if (port_is_dir != queue_is_dir) {
2246 [ # # # # ]: 0 : DLB2_LOG_ERR("%s queue %u can't link to %s port %u\n",
2247 : : queue_is_dir ? "DIR" : "LDB", ev_queue->id,
2248 : : port_is_dir ? "DIR" : "LDB", ev_port->id);
2249 : :
2250 : 0 : rte_errno = -EINVAL;
2251 : 0 : return -1;
2252 : : }
2253 : :
2254 : : /* Check if there is space for the requested link */
2255 [ # # ]: 0 : if (!link_exists && index == -1) {
2256 : 0 : DLB2_LOG_ERR("no space for new link\n");
2257 : 0 : rte_errno = -ENOSPC;
2258 : 0 : return -1;
2259 : : }
2260 : :
2261 : : /* Check if the directed port is already linked */
2262 [ # # # # : 0 : if (ev_port->qm_port.is_directed && ev_port->num_links > 0 &&
# # ]
2263 : : !link_exists) {
2264 : 0 : DLB2_LOG_ERR("Can't link DIR port %d to >1 queues\n",
2265 : : ev_port->id);
2266 : 0 : rte_errno = -EINVAL;
2267 : 0 : return -1;
2268 : : }
2269 : :
2270 : : /* Check if the directed queue is already linked */
2271 [ # # # # : 0 : if (ev_queue->qm_queue.is_directed && ev_queue->num_links > 0 &&
# # ]
2272 : : !link_exists) {
2273 : 0 : DLB2_LOG_ERR("Can't link DIR queue %d to >1 ports\n",
2274 : : ev_queue->id);
2275 : 0 : rte_errno = -EINVAL;
2276 : 0 : return -1;
2277 : : }
2278 : :
2279 : : return 0;
2280 : : }
2281 : :
2282 : : static int
2283 : 0 : dlb2_eventdev_port_link(struct rte_eventdev *dev, void *event_port,
2284 : : const uint8_t queues[], const uint8_t priorities[],
2285 : : uint16_t nb_links)
2286 : :
2287 : : {
2288 : : struct dlb2_eventdev_port *ev_port = event_port;
2289 : : struct dlb2_eventdev *dlb2;
2290 : : int i, j;
2291 : :
2292 : : RTE_SET_USED(dev);
2293 : :
2294 [ # # ]: 0 : if (ev_port == NULL) {
2295 : 0 : DLB2_LOG_ERR("dlb2: evport not setup\n");
2296 : 0 : rte_errno = -EINVAL;
2297 : 0 : return 0;
2298 : : }
2299 : :
2300 [ # # ]: 0 : if (!ev_port->setup_done &&
2301 [ # # ]: 0 : ev_port->qm_port.config_state != DLB2_PREV_CONFIGURED) {
2302 : 0 : DLB2_LOG_ERR("dlb2: evport not setup\n");
2303 : 0 : rte_errno = -EINVAL;
2304 : 0 : return 0;
2305 : : }
2306 : :
2307 : : /* Note: rte_event_port_link() ensures the PMD won't receive a NULL
2308 : : * queues pointer.
2309 : : */
2310 [ # # ]: 0 : if (nb_links == 0) {
2311 : : DLB2_LOG_DBG("dlb2: nb_links is 0\n");
2312 : : return 0; /* Ignore and return success */
2313 : : }
2314 : :
2315 : 0 : dlb2 = ev_port->dlb2;
2316 : :
2317 : : DLB2_LOG_DBG("Linking %u queues to %s port %d\n",
2318 : : nb_links,
2319 : : ev_port->qm_port.is_directed ? "DIR" : "LDB",
2320 : : ev_port->id);
2321 : :
2322 [ # # ]: 0 : for (i = 0; i < nb_links; i++) {
2323 : : struct dlb2_eventdev_queue *ev_queue;
2324 : : uint8_t queue_id, prio;
2325 : : bool found = false;
2326 : : int index = -1;
2327 : :
2328 : 0 : queue_id = queues[i];
2329 : 0 : prio = priorities[i];
2330 : :
2331 : : /* Check if the link already exists. */
2332 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
2333 [ # # ]: 0 : if (ev_port->link[j].valid) {
2334 [ # # ]: 0 : if (ev_port->link[j].queue_id == queue_id) {
2335 : : found = true;
2336 : : index = j;
2337 : : break;
2338 : : }
2339 [ # # ]: 0 : } else if (index == -1) {
2340 : : index = j;
2341 : : }
2342 : :
2343 : : /* could not link */
2344 [ # # ]: 0 : if (index == -1)
2345 : : break;
2346 : :
2347 : : /* Check if already linked at the requested priority */
2348 [ # # # # ]: 0 : if (found && ev_port->link[j].priority == prio)
2349 : 0 : continue;
2350 : :
2351 [ # # ]: 0 : if (dlb2_validate_port_link(ev_port, queue_id, found, index))
2352 : : break; /* return index of offending queue */
2353 : :
2354 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2355 : :
2356 [ # # ]: 0 : if (dlb2_do_port_link(dev, ev_queue, ev_port, prio))
2357 : : break; /* return index of offending queue */
2358 : :
2359 : 0 : ev_queue->num_links++;
2360 : :
2361 : 0 : ev_port->link[index].queue_id = queue_id;
2362 : 0 : ev_port->link[index].priority = prio;
2363 : 0 : ev_port->link[index].valid = true;
2364 : : /* Entry already exists? If so, then must be prio change */
2365 [ # # ]: 0 : if (!found)
2366 : 0 : ev_port->num_links++;
2367 : : }
2368 : : return i;
2369 : : }
2370 : :
2371 : : static int16_t
2372 : 0 : dlb2_hw_unmap_ldb_qid_from_port(struct dlb2_hw_dev *handle,
2373 : : uint32_t qm_port_id,
2374 : : uint16_t qm_qid)
2375 : : {
2376 : : struct dlb2_unmap_qid_args cfg;
2377 : : int32_t ret;
2378 : :
2379 [ # # ]: 0 : if (handle == NULL)
2380 : : return -EINVAL;
2381 : :
2382 : 0 : cfg.port_id = qm_port_id;
2383 : 0 : cfg.qid = qm_qid;
2384 : :
2385 : 0 : ret = dlb2_iface_unmap_qid(handle, &cfg);
2386 [ # # ]: 0 : if (ret < 0)
2387 : 0 : DLB2_LOG_ERR("dlb2: unmap qid error, ret=%d (driver status: %s)\n",
2388 : : ret, dlb2_error_strings[cfg.response.status]);
2389 : :
2390 : 0 : return ret;
2391 : : }
2392 : :
2393 : : static int
2394 : 0 : dlb2_event_queue_detach_ldb(struct dlb2_eventdev *dlb2,
2395 : : struct dlb2_eventdev_port *ev_port,
2396 : : struct dlb2_eventdev_queue *ev_queue)
2397 : : {
2398 : : int ret, i;
2399 : :
2400 : : /* Don't unlink until start time. */
2401 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2402 : : return 0;
2403 : :
2404 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
2405 [ # # ]: 0 : if (ev_port->link[i].valid &&
2406 [ # # ]: 0 : ev_port->link[i].queue_id == ev_queue->id)
2407 : : break; /* found */
2408 : : }
2409 : :
2410 : : /* This is expected with eventdev API!
2411 : : * It blindly attempts to unmap all queues.
2412 : : */
2413 [ # # ]: 0 : if (i == DLB2_MAX_NUM_QIDS_PER_LDB_CQ) {
2414 : : DLB2_LOG_DBG("dlb2: ignoring LB QID %d not mapped for qm_port %d.\n",
2415 : : ev_queue->qm_queue.id,
2416 : : ev_port->qm_port.id);
2417 : : return 0;
2418 : : }
2419 : :
2420 : 0 : ret = dlb2_hw_unmap_ldb_qid_from_port(&dlb2->qm_instance,
2421 : : ev_port->qm_port.id,
2422 : 0 : ev_queue->qm_queue.id);
2423 [ # # ]: 0 : if (!ret)
2424 : 0 : ev_port->link[i].mapped = false;
2425 : :
2426 : : return ret;
2427 : : }
2428 : :
2429 : : static int
2430 : 0 : dlb2_eventdev_port_unlink(struct rte_eventdev *dev, void *event_port,
2431 : : uint8_t queues[], uint16_t nb_unlinks)
2432 : : {
2433 : : struct dlb2_eventdev_port *ev_port = event_port;
2434 : : struct dlb2_eventdev *dlb2;
2435 : : int i;
2436 : :
2437 : : RTE_SET_USED(dev);
2438 : :
2439 [ # # ]: 0 : if (!ev_port->setup_done) {
2440 : 0 : DLB2_LOG_ERR("dlb2: evport %d is not configured\n",
2441 : : ev_port->id);
2442 : 0 : rte_errno = -EINVAL;
2443 : 0 : return 0;
2444 : : }
2445 : :
2446 [ # # ]: 0 : if (queues == NULL || nb_unlinks == 0) {
2447 : : DLB2_LOG_DBG("dlb2: queues is NULL or nb_unlinks is 0\n");
2448 : : return 0; /* Ignore and return success */
2449 : : }
2450 : :
2451 [ # # ]: 0 : if (ev_port->qm_port.is_directed) {
2452 : : DLB2_LOG_DBG("dlb2: ignore unlink from dir port %d\n",
2453 : : ev_port->id);
2454 : 0 : rte_errno = 0;
2455 : 0 : return nb_unlinks; /* as if success */
2456 : : }
2457 : :
2458 : 0 : dlb2 = ev_port->dlb2;
2459 : :
2460 [ # # ]: 0 : for (i = 0; i < nb_unlinks; i++) {
2461 : : struct dlb2_eventdev_queue *ev_queue;
2462 : : int ret, j;
2463 : :
2464 [ # # ]: 0 : if (queues[i] >= dlb2->num_queues) {
2465 : 0 : DLB2_LOG_ERR("dlb2: invalid queue id %d\n", queues[i]);
2466 : 0 : rte_errno = -EINVAL;
2467 : 0 : return i; /* return index of offending queue */
2468 : : }
2469 : :
2470 : 0 : ev_queue = &dlb2->ev_queues[queues[i]];
2471 : :
2472 : : /* Does a link exist? */
2473 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
2474 [ # # ]: 0 : if (ev_port->link[j].queue_id == queues[i] &&
2475 [ # # ]: 0 : ev_port->link[j].valid)
2476 : : break;
2477 : :
2478 [ # # ]: 0 : if (j == DLB2_MAX_NUM_QIDS_PER_LDB_CQ)
2479 : 0 : continue;
2480 : :
2481 : 0 : ret = dlb2_event_queue_detach_ldb(dlb2, ev_port, ev_queue);
2482 [ # # ]: 0 : if (ret) {
2483 : 0 : DLB2_LOG_ERR("unlink err=%d for port %d queue %d\n",
2484 : : ret, ev_port->id, queues[i]);
2485 : 0 : rte_errno = -ENOENT;
2486 : 0 : return i; /* return index of offending queue */
2487 : : }
2488 : :
2489 : 0 : ev_port->link[j].valid = false;
2490 : 0 : ev_port->num_links--;
2491 : 0 : ev_queue->num_links--;
2492 : : }
2493 : :
2494 : : return nb_unlinks;
2495 : : }
2496 : :
2497 : : static int
2498 : 0 : dlb2_eventdev_port_unlinks_in_progress(struct rte_eventdev *dev,
2499 : : void *event_port)
2500 : : {
2501 : : struct dlb2_eventdev_port *ev_port = event_port;
2502 : : struct dlb2_eventdev *dlb2;
2503 : : struct dlb2_hw_dev *handle;
2504 : : struct dlb2_pending_port_unmaps_args cfg;
2505 : : int ret;
2506 : :
2507 : : RTE_SET_USED(dev);
2508 : :
2509 [ # # ]: 0 : if (!ev_port->setup_done) {
2510 : 0 : DLB2_LOG_ERR("dlb2: evport %d is not configured\n",
2511 : : ev_port->id);
2512 : 0 : rte_errno = -EINVAL;
2513 : 0 : return 0;
2514 : : }
2515 : :
2516 : 0 : cfg.port_id = ev_port->qm_port.id;
2517 : 0 : dlb2 = ev_port->dlb2;
2518 : 0 : handle = &dlb2->qm_instance;
2519 : 0 : ret = dlb2_iface_pending_port_unmaps(handle, &cfg);
2520 : :
2521 [ # # ]: 0 : if (ret < 0) {
2522 : 0 : DLB2_LOG_ERR("dlb2: num_unlinks_in_progress ret=%d (driver status: %s)\n",
2523 : : ret, dlb2_error_strings[cfg.response.status]);
2524 : 0 : return ret;
2525 : : }
2526 : :
2527 : 0 : return cfg.response.id;
2528 : : }
2529 : :
2530 : : static int
2531 : 0 : dlb2_eventdev_reapply_configuration(struct rte_eventdev *dev)
2532 : : {
2533 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2534 : : int ret, i;
2535 : :
2536 : : /* If an event queue or port was previously configured, but hasn't been
2537 : : * reconfigured, reapply its original configuration.
2538 : : */
2539 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
2540 : : struct dlb2_eventdev_queue *ev_queue;
2541 : :
2542 : : ev_queue = &dlb2->ev_queues[i];
2543 : :
2544 [ # # ]: 0 : if (ev_queue->qm_queue.config_state != DLB2_PREV_CONFIGURED)
2545 : 0 : continue;
2546 : :
2547 : 0 : ret = dlb2_eventdev_queue_setup(dev, i, &ev_queue->conf);
2548 [ # # ]: 0 : if (ret < 0) {
2549 : 0 : DLB2_LOG_ERR("dlb2: failed to reconfigure queue %d", i);
2550 : 0 : return ret;
2551 : : }
2552 : : }
2553 : :
2554 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2555 : : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[i];
2556 : :
2557 [ # # ]: 0 : if (ev_port->qm_port.config_state != DLB2_PREV_CONFIGURED)
2558 : 0 : continue;
2559 : :
2560 : 0 : ret = dlb2_eventdev_port_setup(dev, i, &ev_port->conf);
2561 [ # # ]: 0 : if (ret < 0) {
2562 : 0 : DLB2_LOG_ERR("dlb2: failed to reconfigure ev_port %d",
2563 : : i);
2564 : 0 : return ret;
2565 : : }
2566 : : }
2567 : :
2568 : : return 0;
2569 : : }
2570 : :
2571 : : static int
2572 : 0 : dlb2_eventdev_apply_port_links(struct rte_eventdev *dev)
2573 : : {
2574 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2575 : : int i;
2576 : :
2577 : : /* Perform requested port->queue links */
2578 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2579 : 0 : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[i];
2580 : : int j;
2581 : :
2582 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++) {
2583 : : struct dlb2_eventdev_queue *ev_queue;
2584 : : uint8_t prio, queue_id;
2585 : :
2586 [ # # ]: 0 : if (!ev_port->link[j].valid)
2587 : 0 : continue;
2588 : :
2589 : 0 : prio = ev_port->link[j].priority;
2590 : 0 : queue_id = ev_port->link[j].queue_id;
2591 : :
2592 [ # # ]: 0 : if (dlb2_validate_port_link(ev_port, queue_id, true, j))
2593 : : return -EINVAL;
2594 : :
2595 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2596 : :
2597 [ # # ]: 0 : if (dlb2_do_port_link(dev, ev_queue, ev_port, prio))
2598 : : return -EINVAL;
2599 : : }
2600 : : }
2601 : :
2602 : : return 0;
2603 : : }
2604 : :
2605 : : static int
2606 : 0 : dlb2_eventdev_start(struct rte_eventdev *dev)
2607 : : {
2608 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2609 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
2610 : : struct dlb2_start_domain_args cfg;
2611 : : int ret, i;
2612 : :
2613 : 0 : rte_spinlock_lock(&dlb2->qm_instance.resource_lock);
2614 [ # # ]: 0 : if (dlb2->run_state != DLB2_RUN_STATE_STOPPED) {
2615 : 0 : DLB2_LOG_ERR("bad state %d for dev_start\n",
2616 : : (int)dlb2->run_state);
2617 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
2618 : 0 : return -EINVAL;
2619 : : }
2620 : 0 : dlb2->run_state = DLB2_RUN_STATE_STARTING;
2621 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
2622 : :
2623 : : /* If the device was configured more than once, some event ports and/or
2624 : : * queues may need to be reconfigured.
2625 : : */
2626 : 0 : ret = dlb2_eventdev_reapply_configuration(dev);
2627 [ # # ]: 0 : if (ret)
2628 : : return ret;
2629 : :
2630 : : /* The DLB PMD delays port links until the device is started. */
2631 : 0 : ret = dlb2_eventdev_apply_port_links(dev);
2632 [ # # ]: 0 : if (ret)
2633 : : return ret;
2634 : :
2635 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2636 [ # # ]: 0 : if (!dlb2->ev_ports[i].setup_done) {
2637 : 0 : DLB2_LOG_ERR("dlb2: port %d not setup", i);
2638 : 0 : return -ESTALE;
2639 : : }
2640 : : }
2641 : :
2642 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
2643 [ # # ]: 0 : if (dlb2->ev_queues[i].num_links == 0) {
2644 : 0 : DLB2_LOG_ERR("dlb2: queue %d is not linked", i);
2645 : 0 : return -ENOLINK;
2646 : : }
2647 : : }
2648 : :
2649 : 0 : ret = dlb2_iface_sched_domain_start(handle, &cfg);
2650 [ # # ]: 0 : if (ret < 0) {
2651 : 0 : DLB2_LOG_ERR("dlb2: sched_domain_start ret=%d (driver status: %s)\n",
2652 : : ret, dlb2_error_strings[cfg.response.status]);
2653 : 0 : return ret;
2654 : : }
2655 : :
2656 : 0 : dlb2->run_state = DLB2_RUN_STATE_STARTED;
2657 : : DLB2_LOG_DBG("dlb2: sched_domain_start completed OK\n");
2658 : :
2659 : 0 : return 0;
2660 : : }
2661 : :
2662 : : static inline uint32_t
2663 : : dlb2_port_credits_get(struct dlb2_port *qm_port,
2664 : : enum dlb2_hw_queue_types type)
2665 : : {
2666 : 0 : uint32_t credits = *qm_port->credit_pool[type];
2667 : : /* By default hw_credit_quanta is DLB2_SW_CREDIT_BATCH_SZ */
2668 : 0 : uint32_t batch_size = qm_port->hw_credit_quanta;
2669 : :
2670 [ # # # # : 0 : if (unlikely(credits < batch_size))
# # ]
2671 : : batch_size = credits;
2672 : :
2673 [ # # # # : 0 : if (likely(credits &&
# # # # #
# # # ]
2674 : : __atomic_compare_exchange_n(
2675 : : qm_port->credit_pool[type],
2676 : : &credits, credits - batch_size, false,
2677 : : __ATOMIC_SEQ_CST, __ATOMIC_SEQ_CST)))
2678 : : return batch_size;
2679 : : else
2680 : : return 0;
2681 : : }
2682 : :
2683 : : static inline void
2684 : 0 : dlb2_replenish_sw_credits(struct dlb2_eventdev *dlb2,
2685 : : struct dlb2_eventdev_port *ev_port)
2686 : : {
2687 : 0 : uint16_t quanta = ev_port->credit_update_quanta;
2688 : :
2689 [ # # ]: 0 : if (ev_port->inflight_credits >= quanta * 2) {
2690 : : /* Replenish credits, saving one quanta for enqueues */
2691 : 0 : uint16_t val = ev_port->inflight_credits - quanta;
2692 : :
2693 : 0 : __atomic_fetch_sub(&dlb2->inflights, val, __ATOMIC_SEQ_CST);
2694 : 0 : ev_port->inflight_credits -= val;
2695 : : }
2696 : 0 : }
2697 : :
2698 : : static inline int
2699 : 0 : dlb2_check_enqueue_sw_credits(struct dlb2_eventdev *dlb2,
2700 : : struct dlb2_eventdev_port *ev_port)
2701 : : {
2702 : 0 : uint32_t sw_inflights = __atomic_load_n(&dlb2->inflights,
2703 : : __ATOMIC_SEQ_CST);
2704 : : const int num = 1;
2705 : :
2706 [ # # ]: 0 : if (unlikely(ev_port->inflight_max < sw_inflights)) {
2707 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.tx_nospc_inflight_max, 1);
2708 : 0 : rte_errno = -ENOSPC;
2709 : 0 : return 1;
2710 : : }
2711 : :
2712 [ # # ]: 0 : if (ev_port->inflight_credits < num) {
2713 : : /* check if event enqueue brings ev_port over max threshold */
2714 : 0 : uint32_t credit_update_quanta = ev_port->credit_update_quanta;
2715 : :
2716 : 0 : if (sw_inflights + credit_update_quanta >
2717 [ # # ]: 0 : dlb2->new_event_limit) {
2718 : 0 : DLB2_INC_STAT(
2719 : : ev_port->stats.traffic.tx_nospc_new_event_limit,
2720 : : 1);
2721 : 0 : rte_errno = -ENOSPC;
2722 : 0 : return 1;
2723 : : }
2724 : :
2725 : 0 : __atomic_fetch_add(&dlb2->inflights, credit_update_quanta,
2726 : : __ATOMIC_SEQ_CST);
2727 : 0 : ev_port->inflight_credits += (credit_update_quanta);
2728 : :
2729 [ # # ]: 0 : if (ev_port->inflight_credits < num) {
2730 : 0 : DLB2_INC_STAT(
2731 : : ev_port->stats.traffic.tx_nospc_inflight_credits,
2732 : : 1);
2733 : 0 : rte_errno = -ENOSPC;
2734 : 0 : return 1;
2735 : : }
2736 : : }
2737 : :
2738 : : return 0;
2739 : : }
2740 : :
2741 : : static inline int
2742 : 0 : dlb2_check_enqueue_hw_ldb_credits(struct dlb2_port *qm_port)
2743 : : {
2744 [ # # ]: 0 : if (unlikely(qm_port->cached_ldb_credits == 0)) {
2745 : 0 : qm_port->cached_ldb_credits =
2746 : : dlb2_port_credits_get(qm_port,
2747 : : DLB2_LDB_QUEUE);
2748 [ # # ]: 0 : if (unlikely(qm_port->cached_ldb_credits == 0)) {
2749 : 0 : DLB2_INC_STAT(
2750 : : qm_port->ev_port->stats.traffic.tx_nospc_ldb_hw_credits,
2751 : : 1);
2752 : : DLB2_LOG_DBG("ldb credits exhausted\n");
2753 : 0 : return 1; /* credits exhausted */
2754 : : }
2755 : : }
2756 : :
2757 : : return 0;
2758 : : }
2759 : :
2760 : : static inline int
2761 : 0 : dlb2_check_enqueue_hw_dir_credits(struct dlb2_port *qm_port)
2762 : : {
2763 [ # # ]: 0 : if (unlikely(qm_port->cached_dir_credits == 0)) {
2764 : 0 : qm_port->cached_dir_credits =
2765 : : dlb2_port_credits_get(qm_port,
2766 : : DLB2_DIR_QUEUE);
2767 [ # # ]: 0 : if (unlikely(qm_port->cached_dir_credits == 0)) {
2768 : 0 : DLB2_INC_STAT(
2769 : : qm_port->ev_port->stats.traffic.tx_nospc_dir_hw_credits,
2770 : : 1);
2771 : : DLB2_LOG_DBG("dir credits exhausted\n");
2772 : 0 : return 1; /* credits exhausted */
2773 : : }
2774 : : }
2775 : :
2776 : : return 0;
2777 : : }
2778 : :
2779 : : static inline int
2780 : 0 : dlb2_check_enqueue_hw_credits(struct dlb2_port *qm_port)
2781 : : {
2782 [ # # ]: 0 : if (unlikely(qm_port->cached_credits == 0)) {
2783 : 0 : qm_port->cached_credits =
2784 : : dlb2_port_credits_get(qm_port,
2785 : : DLB2_COMBINED_POOL);
2786 [ # # ]: 0 : if (unlikely(qm_port->cached_credits == 0)) {
2787 : 0 : DLB2_INC_STAT(
2788 : : qm_port->ev_port->stats.traffic.tx_nospc_hw_credits, 1);
2789 : : DLB2_LOG_DBG("credits exhausted\n");
2790 : 0 : return 1; /* credits exhausted */
2791 : : }
2792 : : }
2793 : :
2794 : : return 0;
2795 : : }
2796 : :
2797 : : static __rte_always_inline void
2798 : : dlb2_pp_write(struct dlb2_enqueue_qe *qe4,
2799 : : struct process_local_port_data *port_data)
2800 : : {
2801 : 0 : dlb2_movdir64b(port_data->pp_addr, qe4);
2802 : : }
2803 : :
2804 : : static inline int
2805 : : dlb2_consume_qe_immediate(struct dlb2_port *qm_port, int num)
2806 : : {
2807 : : struct process_local_port_data *port_data;
2808 : : struct dlb2_cq_pop_qe *qe;
2809 : :
2810 : : RTE_ASSERT(qm_port->config_state == DLB2_CONFIGURED);
2811 : :
2812 : 0 : qe = qm_port->consume_qe;
2813 : :
2814 : 0 : qe->tokens = num - 1;
2815 : :
2816 : : /* No store fence needed since no pointer is being sent, and CQ token
2817 : : * pops can be safely reordered with other HCWs.
2818 : : */
2819 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
2820 : :
2821 : 0 : dlb2_movntdq_single(port_data->pp_addr, qe);
2822 : :
2823 : : DLB2_LOG_DBG("dlb2: consume immediate - %d QEs\n", num);
2824 : :
2825 : 0 : qm_port->owed_tokens = 0;
2826 : :
2827 : 0 : return 0;
2828 : : }
2829 : :
2830 : : static inline void
2831 : : dlb2_hw_do_enqueue(struct dlb2_port *qm_port,
2832 : : bool do_sfence,
2833 : : struct process_local_port_data *port_data)
2834 : : {
2835 : : /* Since MOVDIR64B is weakly-ordered, use an SFENCE to ensure that
2836 : : * application writes complete before enqueueing the QE.
2837 : : */
2838 [ # # # # ]: 0 : if (do_sfence)
2839 : : rte_wmb();
2840 : :
2841 : 0 : dlb2_pp_write(qm_port->qe4, port_data);
2842 : : }
2843 : :
2844 : : static inline void
2845 : : dlb2_construct_token_pop_qe(struct dlb2_port *qm_port, int idx)
2846 : : {
2847 : 0 : struct dlb2_cq_pop_qe *qe = (void *)qm_port->qe4;
2848 : 0 : int num = qm_port->owed_tokens;
2849 : :
2850 : 0 : qe[idx].cmd_byte = DLB2_POP_CMD_BYTE;
2851 : 0 : qe[idx].tokens = num - 1;
2852 : :
2853 : 0 : qm_port->owed_tokens = 0;
2854 : : }
2855 : :
2856 : : static inline int
2857 : 0 : dlb2_event_enqueue_prep(struct dlb2_eventdev_port *ev_port,
2858 : : struct dlb2_port *qm_port,
2859 : : const struct rte_event ev[],
2860 : : uint8_t *sched_type,
2861 : : uint8_t *queue_id)
2862 : : {
2863 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
2864 : : struct dlb2_eventdev_queue *ev_queue;
2865 : : uint16_t *cached_credits = NULL;
2866 : : struct dlb2_queue *qm_queue;
2867 : :
2868 : 0 : ev_queue = &dlb2->ev_queues[ev->queue_id];
2869 : : qm_queue = &ev_queue->qm_queue;
2870 : 0 : *queue_id = qm_queue->id;
2871 : :
2872 : : /* Ignore sched_type and hardware credits on release events */
2873 [ # # ]: 0 : if (ev->op == RTE_EVENT_OP_RELEASE)
2874 : 0 : goto op_check;
2875 : :
2876 [ # # ]: 0 : if (!qm_queue->is_directed) {
2877 : : /* Load balanced destination queue */
2878 : :
2879 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
2880 [ # # ]: 0 : if (dlb2_check_enqueue_hw_ldb_credits(qm_port)) {
2881 : 0 : rte_errno = -ENOSPC;
2882 : 0 : return 1;
2883 : : }
2884 : 0 : cached_credits = &qm_port->cached_ldb_credits;
2885 : : } else {
2886 [ # # ]: 0 : if (dlb2_check_enqueue_hw_credits(qm_port)) {
2887 : 0 : rte_errno = -ENOSPC;
2888 : 0 : return 1;
2889 : : }
2890 : 0 : cached_credits = &qm_port->cached_credits;
2891 : : }
2892 [ # # # # ]: 0 : switch (ev->sched_type) {
2893 : 0 : case RTE_SCHED_TYPE_ORDERED:
2894 : : DLB2_LOG_DBG("dlb2: put_qe: RTE_SCHED_TYPE_ORDERED\n");
2895 [ # # ]: 0 : if (qm_queue->sched_type != RTE_SCHED_TYPE_ORDERED) {
2896 : 0 : DLB2_LOG_ERR("dlb2: tried to send ordered event to unordered queue %d\n",
2897 : : *queue_id);
2898 : 0 : rte_errno = -EINVAL;
2899 : 0 : return 1;
2900 : : }
2901 : 0 : *sched_type = DLB2_SCHED_ORDERED;
2902 : 0 : break;
2903 : 0 : case RTE_SCHED_TYPE_ATOMIC:
2904 : : DLB2_LOG_DBG("dlb2: put_qe: RTE_SCHED_TYPE_ATOMIC\n");
2905 : 0 : *sched_type = DLB2_SCHED_ATOMIC;
2906 : 0 : break;
2907 : 0 : case RTE_SCHED_TYPE_PARALLEL:
2908 : : DLB2_LOG_DBG("dlb2: put_qe: RTE_SCHED_TYPE_PARALLEL\n");
2909 [ # # ]: 0 : if (qm_queue->sched_type == RTE_SCHED_TYPE_ORDERED)
2910 : 0 : *sched_type = DLB2_SCHED_ORDERED;
2911 : : else
2912 : 0 : *sched_type = DLB2_SCHED_UNORDERED;
2913 : : break;
2914 : 0 : default:
2915 : 0 : DLB2_LOG_ERR("Unsupported LDB sched type in put_qe\n");
2916 : 0 : DLB2_INC_STAT(ev_port->stats.tx_invalid, 1);
2917 : 0 : rte_errno = -EINVAL;
2918 : 0 : return 1;
2919 : : }
2920 : : } else {
2921 : : /* Directed destination queue */
2922 : :
2923 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
2924 [ # # ]: 0 : if (dlb2_check_enqueue_hw_dir_credits(qm_port)) {
2925 : 0 : rte_errno = -ENOSPC;
2926 : 0 : return 1;
2927 : : }
2928 : 0 : cached_credits = &qm_port->cached_dir_credits;
2929 : : } else {
2930 [ # # ]: 0 : if (dlb2_check_enqueue_hw_credits(qm_port)) {
2931 : 0 : rte_errno = -ENOSPC;
2932 : 0 : return 1;
2933 : : }
2934 : 0 : cached_credits = &qm_port->cached_credits;
2935 : : }
2936 : : DLB2_LOG_DBG("dlb2: put_qe: RTE_SCHED_TYPE_DIRECTED\n");
2937 : :
2938 : 0 : *sched_type = DLB2_SCHED_DIRECTED;
2939 : : }
2940 : :
2941 : 0 : op_check:
2942 [ # # # # ]: 0 : switch (ev->op) {
2943 : 0 : case RTE_EVENT_OP_NEW:
2944 : : /* Check that a sw credit is available */
2945 [ # # ]: 0 : if (dlb2_check_enqueue_sw_credits(dlb2, ev_port)) {
2946 : 0 : rte_errno = -ENOSPC;
2947 : 0 : return 1;
2948 : : }
2949 : 0 : ev_port->inflight_credits--;
2950 : 0 : (*cached_credits)--;
2951 : 0 : break;
2952 : 0 : case RTE_EVENT_OP_FORWARD:
2953 : : /* Check for outstanding_releases underflow. If this occurs,
2954 : : * the application is not using the EVENT_OPs correctly; for
2955 : : * example, forwarding or releasing events that were not
2956 : : * dequeued.
2957 : : */
2958 : : RTE_ASSERT(ev_port->outstanding_releases > 0);
2959 : 0 : ev_port->outstanding_releases--;
2960 : 0 : qm_port->issued_releases++;
2961 : 0 : (*cached_credits)--;
2962 : 0 : break;
2963 : 0 : case RTE_EVENT_OP_RELEASE:
2964 : 0 : ev_port->inflight_credits++;
2965 : : /* Check for outstanding_releases underflow. If this occurs,
2966 : : * the application is not using the EVENT_OPs correctly; for
2967 : : * example, forwarding or releasing events that were not
2968 : : * dequeued.
2969 : : */
2970 : : RTE_ASSERT(ev_port->outstanding_releases > 0);
2971 : 0 : ev_port->outstanding_releases--;
2972 : 0 : qm_port->issued_releases++;
2973 : :
2974 : : /* Replenish s/w credits if enough are cached */
2975 : 0 : dlb2_replenish_sw_credits(dlb2, ev_port);
2976 : 0 : break;
2977 : : }
2978 : :
2979 : 0 : DLB2_INC_STAT(ev_port->stats.tx_op_cnt[ev->op], 1);
2980 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.tx_ok, 1);
2981 : :
2982 : : #ifndef RTE_LIBRTE_PMD_DLB_QUELL_STATS
2983 [ # # ]: 0 : if (ev->op != RTE_EVENT_OP_RELEASE) {
2984 : 0 : DLB2_INC_STAT(ev_port->stats.queue[ev->queue_id].enq_ok, 1);
2985 : 0 : DLB2_INC_STAT(ev_port->stats.tx_sched_cnt[*sched_type], 1);
2986 : : }
2987 : : #endif
2988 : :
2989 : : return 0;
2990 : : }
2991 : :
2992 : : static inline uint16_t
2993 : 0 : __dlb2_event_enqueue_burst(void *event_port,
2994 : : const struct rte_event events[],
2995 : : uint16_t num,
2996 : : bool use_delayed)
2997 : : {
2998 : : struct dlb2_eventdev_port *ev_port = event_port;
2999 : 0 : struct dlb2_port *qm_port = &ev_port->qm_port;
3000 : : struct process_local_port_data *port_data;
3001 : 0 : int retries = ev_port->enq_retries;
3002 : : int num_tx;
3003 : : int i;
3004 : :
3005 : : RTE_ASSERT(ev_port->enq_configured);
3006 : : RTE_ASSERT(events != NULL);
3007 : :
3008 : : i = 0;
3009 : :
3010 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3011 : 0 : num_tx = RTE_MIN(num, ev_port->conf.enqueue_depth);
3012 [ # # ]: 0 : while (i < num_tx) {
3013 : : uint8_t sched_types[DLB2_NUM_QES_PER_CACHE_LINE];
3014 : : uint8_t queue_ids[DLB2_NUM_QES_PER_CACHE_LINE];
3015 : : int pop_offs = 0;
3016 : : int j = 0;
3017 : :
3018 : 0 : memset(qm_port->qe4,
3019 : : 0,
3020 : : DLB2_NUM_QES_PER_CACHE_LINE *
3021 : : sizeof(struct dlb2_enqueue_qe));
3022 : :
3023 [ # # # # ]: 0 : for (; j < DLB2_NUM_QES_PER_CACHE_LINE && (i + j) < num; j++) {
3024 : 0 : const struct rte_event *ev = &events[i + j];
3025 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3026 : : int ret;
3027 : :
3028 [ # # ]: 0 : if (use_delayed &&
3029 [ # # ]: 0 : qm_port->token_pop_mode == DELAYED_POP &&
3030 [ # # ]: 0 : (ev->op == RTE_EVENT_OP_FORWARD ||
3031 : 0 : ev->op == RTE_EVENT_OP_RELEASE) &&
3032 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3033 : : /* Insert the token pop QE and break out. This
3034 : : * may result in a partial HCW, but that is
3035 : : * simpler than supporting arbitrary QE
3036 : : * insertion.
3037 : : */
3038 : : dlb2_construct_token_pop_qe(qm_port, j);
3039 : :
3040 : : /* Reset the releases for the next QE batch */
3041 : 0 : qm_port->issued_releases -= thresh;
3042 : :
3043 : : pop_offs = 1;
3044 : 0 : j++;
3045 : 0 : break;
3046 : : }
3047 : :
3048 : : /*
3049 : : * Retry if insufficient credits
3050 : : */
3051 : : do {
3052 : 0 : ret = dlb2_event_enqueue_prep(ev_port,
3053 : : qm_port,
3054 : : ev,
3055 : : &sched_types[j],
3056 : : &queue_ids[j]);
3057 [ # # # # ]: 0 : } while ((ret == -ENOSPC) && (retries-- > 0));
3058 : :
3059 [ # # ]: 0 : if (ret != 0)
3060 : : break;
3061 : : }
3062 : :
3063 [ # # ]: 0 : if (j == 0)
3064 : : break;
3065 : :
3066 : 0 : dlb2_event_build_hcws(qm_port, &events[i], j - pop_offs,
3067 : : sched_types, queue_ids);
3068 : :
3069 : : #if DLB2_BYPASS_FENCE_ON_PP == 1
3070 : : /* Bypass fence instruction for producer ports */
3071 : : dlb2_hw_do_enqueue(qm_port, i == 0 && !qm_port->is_producer, port_data);
3072 : : #else
3073 : : dlb2_hw_do_enqueue(qm_port, i == 0, port_data);
3074 : : #endif
3075 : :
3076 : : /* Don't include the token pop QE in the enqueue count */
3077 : 0 : i += j - pop_offs;
3078 : :
3079 : : /* Don't interpret j < DLB2_NUM_... as out-of-credits if
3080 : : * pop_offs != 0
3081 : : */
3082 [ # # ]: 0 : if (j < DLB2_NUM_QES_PER_CACHE_LINE && pop_offs == 0)
3083 : : break;
3084 : : }
3085 : :
3086 : 0 : return i;
3087 : : }
3088 : :
3089 : : static uint16_t
3090 : 0 : dlb2_event_enqueue_burst(void *event_port,
3091 : : const struct rte_event events[],
3092 : : uint16_t num)
3093 : : {
3094 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3095 : : }
3096 : :
3097 : : static uint16_t
3098 : 0 : dlb2_event_enqueue_burst_delayed(void *event_port,
3099 : : const struct rte_event events[],
3100 : : uint16_t num)
3101 : : {
3102 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3103 : : }
3104 : :
3105 : : static inline uint16_t
3106 : 0 : dlb2_event_enqueue(void *event_port,
3107 : : const struct rte_event events[])
3108 : : {
3109 : 0 : return __dlb2_event_enqueue_burst(event_port, events, 1, false);
3110 : : }
3111 : :
3112 : : static inline uint16_t
3113 : 0 : dlb2_event_enqueue_delayed(void *event_port,
3114 : : const struct rte_event events[])
3115 : : {
3116 : 0 : return __dlb2_event_enqueue_burst(event_port, events, 1, true);
3117 : : }
3118 : :
3119 : : static uint16_t
3120 : 0 : dlb2_event_enqueue_new_burst(void *event_port,
3121 : : const struct rte_event events[],
3122 : : uint16_t num)
3123 : : {
3124 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3125 : : }
3126 : :
3127 : : static uint16_t
3128 : 0 : dlb2_event_enqueue_new_burst_delayed(void *event_port,
3129 : : const struct rte_event events[],
3130 : : uint16_t num)
3131 : : {
3132 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3133 : : }
3134 : :
3135 : : static uint16_t
3136 : 0 : dlb2_event_enqueue_forward_burst(void *event_port,
3137 : : const struct rte_event events[],
3138 : : uint16_t num)
3139 : : {
3140 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3141 : : }
3142 : :
3143 : : static uint16_t
3144 : 0 : dlb2_event_enqueue_forward_burst_delayed(void *event_port,
3145 : : const struct rte_event events[],
3146 : : uint16_t num)
3147 : : {
3148 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3149 : : }
3150 : :
3151 : : static void
3152 : 0 : dlb2_event_release(struct dlb2_eventdev *dlb2,
3153 : : uint8_t port_id,
3154 : : int n)
3155 : : {
3156 : : struct process_local_port_data *port_data;
3157 : : struct dlb2_eventdev_port *ev_port;
3158 : : struct dlb2_port *qm_port;
3159 : : int i;
3160 : :
3161 [ # # ]: 0 : if (port_id > dlb2->num_ports) {
3162 : 0 : DLB2_LOG_ERR("Invalid port id %d in dlb2-event_release\n",
3163 : : port_id);
3164 : 0 : rte_errno = -EINVAL;
3165 : 0 : return;
3166 : : }
3167 : :
3168 : 0 : ev_port = &dlb2->ev_ports[port_id];
3169 : : qm_port = &ev_port->qm_port;
3170 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3171 : :
3172 : : i = 0;
3173 : :
3174 [ # # ]: 0 : if (qm_port->is_directed) {
3175 : : i = n;
3176 : 0 : goto sw_credit_update;
3177 : : }
3178 : :
3179 [ # # ]: 0 : while (i < n) {
3180 : : int pop_offs = 0;
3181 : : int j = 0;
3182 : :
3183 : : /* Zero-out QEs */
3184 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[0], _mm_setzero_si128());
3185 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[1], _mm_setzero_si128());
3186 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[2], _mm_setzero_si128());
3187 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[3], _mm_setzero_si128());
3188 : :
3189 : :
3190 [ # # # # ]: 0 : for (; j < DLB2_NUM_QES_PER_CACHE_LINE && (i + j) < n; j++) {
3191 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3192 : :
3193 [ # # ]: 0 : if (qm_port->token_pop_mode == DELAYED_POP &&
3194 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3195 : : /* Insert the token pop QE */
3196 : : dlb2_construct_token_pop_qe(qm_port, j);
3197 : :
3198 : : /* Reset the releases for the next QE batch */
3199 : 0 : qm_port->issued_releases -= thresh;
3200 : :
3201 : : pop_offs = 1;
3202 : 0 : j++;
3203 : 0 : break;
3204 : : }
3205 : :
3206 : 0 : qm_port->qe4[j].cmd_byte = DLB2_COMP_CMD_BYTE;
3207 : 0 : qm_port->issued_releases++;
3208 : : }
3209 : :
3210 : : dlb2_hw_do_enqueue(qm_port, i == 0, port_data);
3211 : :
3212 : : /* Don't include the token pop QE in the release count */
3213 : 0 : i += j - pop_offs;
3214 : : }
3215 : :
3216 : 0 : sw_credit_update:
3217 : : /* each release returns one credit */
3218 [ # # ]: 0 : if (unlikely(!ev_port->outstanding_releases)) {
3219 : 0 : DLB2_LOG_ERR("%s: Outstanding releases underflowed.\n",
3220 : : __func__);
3221 : 0 : return;
3222 : : }
3223 : 0 : ev_port->outstanding_releases -= i;
3224 : 0 : ev_port->inflight_credits += i;
3225 : :
3226 : : /* Replenish s/w credits if enough releases are performed */
3227 : 0 : dlb2_replenish_sw_credits(dlb2, ev_port);
3228 : : }
3229 : :
3230 : : static inline void
3231 : 0 : dlb2_port_credits_inc(struct dlb2_port *qm_port, int num)
3232 : : {
3233 : 0 : uint32_t batch_size = qm_port->hw_credit_quanta;
3234 : :
3235 : : /* increment port credits, and return to pool if exceeds threshold */
3236 [ # # ]: 0 : if (!qm_port->is_directed) {
3237 [ # # ]: 0 : if (qm_port->dlb2->version == DLB2_HW_V2) {
3238 : 0 : qm_port->cached_ldb_credits += num;
3239 [ # # ]: 0 : if (qm_port->cached_ldb_credits >= 2 * batch_size) {
3240 : 0 : __atomic_fetch_add(
3241 : 0 : qm_port->credit_pool[DLB2_LDB_QUEUE],
3242 : : batch_size, __ATOMIC_SEQ_CST);
3243 : 0 : qm_port->cached_ldb_credits -= batch_size;
3244 : : }
3245 : : } else {
3246 : 0 : qm_port->cached_credits += num;
3247 [ # # ]: 0 : if (qm_port->cached_credits >= 2 * batch_size) {
3248 : 0 : __atomic_fetch_add(
3249 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL],
3250 : : batch_size, __ATOMIC_SEQ_CST);
3251 : 0 : qm_port->cached_credits -= batch_size;
3252 : : }
3253 : : }
3254 : : } else {
3255 [ # # ]: 0 : if (qm_port->dlb2->version == DLB2_HW_V2) {
3256 : 0 : qm_port->cached_dir_credits += num;
3257 [ # # ]: 0 : if (qm_port->cached_dir_credits >= 2 * batch_size) {
3258 : 0 : __atomic_fetch_add(
3259 : 0 : qm_port->credit_pool[DLB2_DIR_QUEUE],
3260 : : batch_size, __ATOMIC_SEQ_CST);
3261 : 0 : qm_port->cached_dir_credits -= batch_size;
3262 : : }
3263 : : } else {
3264 : 0 : qm_port->cached_credits += num;
3265 [ # # ]: 0 : if (qm_port->cached_credits >= 2 * batch_size) {
3266 : 0 : __atomic_fetch_add(
3267 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL],
3268 : : batch_size, __ATOMIC_SEQ_CST);
3269 : 0 : qm_port->cached_credits -= batch_size;
3270 : : }
3271 : : }
3272 : : }
3273 : 0 : }
3274 : :
3275 : : #define CLB_MASK_IDX 0
3276 : : #define CLB_VAL_IDX 1
3277 : : static int
3278 : 0 : dlb2_monitor_callback(const uint64_t val,
3279 : : const uint64_t opaque[RTE_POWER_MONITOR_OPAQUE_SZ])
3280 : : {
3281 : : /* abort if the value matches */
3282 [ # # ]: 0 : return (val & opaque[CLB_MASK_IDX]) == opaque[CLB_VAL_IDX] ? -1 : 0;
3283 : : }
3284 : :
3285 : : static inline int
3286 : 0 : dlb2_dequeue_wait(struct dlb2_eventdev *dlb2,
3287 : : struct dlb2_eventdev_port *ev_port,
3288 : : struct dlb2_port *qm_port,
3289 : : uint64_t timeout,
3290 : : uint64_t start_ticks)
3291 : : {
3292 : : struct process_local_port_data *port_data;
3293 : : uint64_t elapsed_ticks;
3294 : :
3295 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3296 : :
3297 : 0 : elapsed_ticks = rte_get_timer_cycles() - start_ticks;
3298 : :
3299 : : /* Wait/poll time expired */
3300 [ # # ]: 0 : if (elapsed_ticks >= timeout) {
3301 : : return 1;
3302 [ # # ]: 0 : } else if (dlb2->umwait_allowed) {
3303 : : struct rte_power_monitor_cond pmc;
3304 : : volatile struct dlb2_dequeue_qe *cq_base;
3305 : : union {
3306 : : uint64_t raw_qe[2];
3307 : : struct dlb2_dequeue_qe qe;
3308 : : } qe_mask;
3309 : : uint64_t expected_value;
3310 : : volatile uint64_t *monitor_addr;
3311 : :
3312 : 0 : qe_mask.qe.cq_gen = 1; /* set mask */
3313 : :
3314 : 0 : cq_base = port_data->cq_base;
3315 : : monitor_addr = (volatile uint64_t *)(volatile void *)
3316 : 0 : &cq_base[qm_port->cq_idx];
3317 : 0 : monitor_addr++; /* cq_gen bit is in second 64bit location */
3318 : :
3319 [ # # ]: 0 : if (qm_port->gen_bit)
3320 : 0 : expected_value = qe_mask.raw_qe[1];
3321 : : else
3322 : : expected_value = 0;
3323 : :
3324 : 0 : pmc.addr = monitor_addr;
3325 : : /* store expected value and comparison mask in opaque data */
3326 : 0 : pmc.opaque[CLB_VAL_IDX] = expected_value;
3327 : 0 : pmc.opaque[CLB_MASK_IDX] = qe_mask.raw_qe[1];
3328 : : /* set up callback */
3329 : 0 : pmc.fn = dlb2_monitor_callback;
3330 : 0 : pmc.size = sizeof(uint64_t);
3331 : :
3332 : 0 : rte_power_monitor(&pmc, timeout + start_ticks);
3333 : :
3334 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_umonitor_umwait, 1);
3335 : : } else {
3336 : 0 : uint64_t poll_interval = dlb2->poll_interval;
3337 : : uint64_t curr_ticks = rte_get_timer_cycles();
3338 : : uint64_t init_ticks = curr_ticks;
3339 : :
3340 [ # # ]: 0 : while ((curr_ticks - start_ticks < timeout) &&
3341 [ # # ]: 0 : (curr_ticks - init_ticks < poll_interval))
3342 : : curr_ticks = rte_get_timer_cycles();
3343 : : }
3344 : :
3345 : : return 0;
3346 : : }
3347 : :
3348 : : static __rte_noinline int
3349 : 0 : dlb2_process_dequeue_qes(struct dlb2_eventdev_port *ev_port,
3350 : : struct dlb2_port *qm_port,
3351 : : struct rte_event *events,
3352 : : struct dlb2_dequeue_qe *qes,
3353 : : int cnt)
3354 : : {
3355 : 0 : uint8_t *qid_mappings = qm_port->qid_mappings;
3356 : : int i, num, evq_id;
3357 : :
3358 [ # # ]: 0 : for (i = 0, num = 0; i < cnt; i++) {
3359 : 0 : struct dlb2_dequeue_qe *qe = &qes[i];
3360 : 0 : int sched_type_map[DLB2_NUM_HW_SCHED_TYPES] = {
3361 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3362 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3363 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3364 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3365 : : };
3366 : :
3367 : : /* Fill in event information.
3368 : : * Note that flow_id must be embedded in the data by
3369 : : * the app, such as the mbuf RSS hash field if the data
3370 : : * buffer is a mbuf.
3371 : : */
3372 [ # # ]: 0 : if (unlikely(qe->error)) {
3373 : 0 : DLB2_LOG_ERR("QE error bit ON\n");
3374 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_drop, 1);
3375 : : dlb2_consume_qe_immediate(qm_port, 1);
3376 : 0 : continue; /* Ignore */
3377 : : }
3378 : :
3379 : 0 : events[num].u64 = qe->data;
3380 : 0 : events[num].flow_id = qe->flow_id;
3381 : 0 : events[num].priority = DLB2_TO_EV_PRIO((uint8_t)qe->priority);
3382 : 0 : events[num].event_type = qe->u.event_type.major;
3383 : 0 : events[num].sub_event_type = qe->u.event_type.sub;
3384 : 0 : events[num].sched_type = sched_type_map[qe->sched_type];
3385 : 0 : events[num].impl_opaque = qe->qid_depth;
3386 : :
3387 : : /* qid not preserved for directed queues */
3388 [ # # ]: 0 : if (qm_port->is_directed)
3389 : 0 : evq_id = ev_port->link[0].queue_id;
3390 : : else
3391 : 0 : evq_id = qid_mappings[qe->qid];
3392 : :
3393 : 0 : events[num].queue_id = evq_id;
3394 : 0 : DLB2_INC_STAT(
3395 : : ev_port->stats.queue[evq_id].qid_depth[qe->qid_depth],
3396 : : 1);
3397 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qe->sched_type], 1);
3398 : 0 : num++;
3399 : : }
3400 : :
3401 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num);
3402 : :
3403 : 0 : return num;
3404 : : }
3405 : :
3406 : : static inline int
3407 : 0 : dlb2_process_dequeue_four_qes(struct dlb2_eventdev_port *ev_port,
3408 : : struct dlb2_port *qm_port,
3409 : : struct rte_event *events,
3410 : : struct dlb2_dequeue_qe *qes)
3411 : : {
3412 : 0 : int sched_type_map[] = {
3413 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3414 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3415 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3416 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3417 : : };
3418 : : const int num_events = DLB2_NUM_QES_PER_CACHE_LINE;
3419 : 0 : uint8_t *qid_mappings = qm_port->qid_mappings;
3420 : : __m128i sse_evt[2];
3421 : :
3422 : : /* In the unlikely case that any of the QE error bits are set, process
3423 : : * them one at a time.
3424 : : */
3425 [ # # # # : 0 : if (unlikely(qes[0].error || qes[1].error ||
# # # # ]
3426 : : qes[2].error || qes[3].error))
3427 : 0 : return dlb2_process_dequeue_qes(ev_port, qm_port, events,
3428 : : qes, num_events);
3429 : :
3430 : 0 : events[0].u64 = qes[0].data;
3431 : 0 : events[1].u64 = qes[1].data;
3432 : 0 : events[2].u64 = qes[2].data;
3433 : 0 : events[3].u64 = qes[3].data;
3434 : :
3435 : : /* Construct the metadata portion of two struct rte_events
3436 : : * in one 128b SSE register. Event metadata is constructed in the SSE
3437 : : * registers like so:
3438 : : * sse_evt[0][63:0]: event[0]'s metadata
3439 : : * sse_evt[0][127:64]: event[1]'s metadata
3440 : : * sse_evt[1][63:0]: event[2]'s metadata
3441 : : * sse_evt[1][127:64]: event[3]'s metadata
3442 : : */
3443 : : sse_evt[0] = _mm_setzero_si128();
3444 : : sse_evt[1] = _mm_setzero_si128();
3445 : :
3446 : : /* Convert the hardware queue ID to an event queue ID and store it in
3447 : : * the metadata:
3448 : : * sse_evt[0][47:40] = qid_mappings[qes[0].qid]
3449 : : * sse_evt[0][111:104] = qid_mappings[qes[1].qid]
3450 : : * sse_evt[1][47:40] = qid_mappings[qes[2].qid]
3451 : : * sse_evt[1][111:104] = qid_mappings[qes[3].qid]
3452 : : */
3453 : : #define DLB_EVENT_QUEUE_ID_BYTE 5
3454 : : sse_evt[0] = _mm_insert_epi8(sse_evt[0],
3455 : 0 : qid_mappings[qes[0].qid],
3456 : : DLB_EVENT_QUEUE_ID_BYTE);
3457 : : sse_evt[0] = _mm_insert_epi8(sse_evt[0],
3458 : 0 : qid_mappings[qes[1].qid],
3459 : : DLB_EVENT_QUEUE_ID_BYTE + 8);
3460 : : sse_evt[1] = _mm_insert_epi8(sse_evt[1],
3461 : 0 : qid_mappings[qes[2].qid],
3462 : : DLB_EVENT_QUEUE_ID_BYTE);
3463 : : sse_evt[1] = _mm_insert_epi8(sse_evt[1],
3464 : 0 : qid_mappings[qes[3].qid],
3465 : : DLB_EVENT_QUEUE_ID_BYTE + 8);
3466 : :
3467 : : /* Convert the hardware priority to an event priority and store it in
3468 : : * the metadata, while also returning the queue depth status
3469 : : * value captured by the hardware, storing it in impl_opaque, which can
3470 : : * be read by the application but not modified
3471 : : * sse_evt[0][55:48] = DLB2_TO_EV_PRIO(qes[0].priority)
3472 : : * sse_evt[0][63:56] = qes[0].qid_depth
3473 : : * sse_evt[0][119:112] = DLB2_TO_EV_PRIO(qes[1].priority)
3474 : : * sse_evt[0][127:120] = qes[1].qid_depth
3475 : : * sse_evt[1][55:48] = DLB2_TO_EV_PRIO(qes[2].priority)
3476 : : * sse_evt[1][63:56] = qes[2].qid_depth
3477 : : * sse_evt[1][119:112] = DLB2_TO_EV_PRIO(qes[3].priority)
3478 : : * sse_evt[1][127:120] = qes[3].qid_depth
3479 : : */
3480 : : #define DLB_EVENT_PRIO_IMPL_OPAQUE_WORD 3
3481 : : #define DLB_BYTE_SHIFT 8
3482 : : sse_evt[0] =
3483 : 0 : _mm_insert_epi16(sse_evt[0],
3484 : 0 : DLB2_TO_EV_PRIO((uint8_t)qes[0].priority) |
3485 : 0 : (qes[0].qid_depth << DLB_BYTE_SHIFT),
3486 : : DLB_EVENT_PRIO_IMPL_OPAQUE_WORD);
3487 : : sse_evt[0] =
3488 : 0 : _mm_insert_epi16(sse_evt[0],
3489 : 0 : DLB2_TO_EV_PRIO((uint8_t)qes[1].priority) |
3490 : 0 : (qes[1].qid_depth << DLB_BYTE_SHIFT),
3491 : : DLB_EVENT_PRIO_IMPL_OPAQUE_WORD + 4);
3492 : : sse_evt[1] =
3493 : 0 : _mm_insert_epi16(sse_evt[1],
3494 : 0 : DLB2_TO_EV_PRIO((uint8_t)qes[2].priority) |
3495 : 0 : (qes[2].qid_depth << DLB_BYTE_SHIFT),
3496 : : DLB_EVENT_PRIO_IMPL_OPAQUE_WORD);
3497 : : sse_evt[1] =
3498 : 0 : _mm_insert_epi16(sse_evt[1],
3499 : 0 : DLB2_TO_EV_PRIO((uint8_t)qes[3].priority) |
3500 : 0 : (qes[3].qid_depth << DLB_BYTE_SHIFT),
3501 : : DLB_EVENT_PRIO_IMPL_OPAQUE_WORD + 4);
3502 : :
3503 : : /* Write the event type, sub event type, and flow_id to the event
3504 : : * metadata.
3505 : : * sse_evt[0][31:0] = qes[0].flow_id |
3506 : : * qes[0].u.event_type.major << 28 |
3507 : : * qes[0].u.event_type.sub << 20;
3508 : : * sse_evt[0][95:64] = qes[1].flow_id |
3509 : : * qes[1].u.event_type.major << 28 |
3510 : : * qes[1].u.event_type.sub << 20;
3511 : : * sse_evt[1][31:0] = qes[2].flow_id |
3512 : : * qes[2].u.event_type.major << 28 |
3513 : : * qes[2].u.event_type.sub << 20;
3514 : : * sse_evt[1][95:64] = qes[3].flow_id |
3515 : : * qes[3].u.event_type.major << 28 |
3516 : : * qes[3].u.event_type.sub << 20;
3517 : : */
3518 : : #define DLB_EVENT_EV_TYPE_DW 0
3519 : : #define DLB_EVENT_EV_TYPE_SHIFT 28
3520 : : #define DLB_EVENT_SUB_EV_TYPE_SHIFT 20
3521 : 0 : sse_evt[0] = _mm_insert_epi32(sse_evt[0],
3522 : 0 : qes[0].flow_id |
3523 : 0 : qes[0].u.event_type.major << DLB_EVENT_EV_TYPE_SHIFT |
3524 : 0 : qes[0].u.event_type.sub << DLB_EVENT_SUB_EV_TYPE_SHIFT,
3525 : : DLB_EVENT_EV_TYPE_DW);
3526 : 0 : sse_evt[0] = _mm_insert_epi32(sse_evt[0],
3527 : 0 : qes[1].flow_id |
3528 : 0 : qes[1].u.event_type.major << DLB_EVENT_EV_TYPE_SHIFT |
3529 : 0 : qes[1].u.event_type.sub << DLB_EVENT_SUB_EV_TYPE_SHIFT,
3530 : : DLB_EVENT_EV_TYPE_DW + 2);
3531 : 0 : sse_evt[1] = _mm_insert_epi32(sse_evt[1],
3532 : 0 : qes[2].flow_id |
3533 : 0 : qes[2].u.event_type.major << DLB_EVENT_EV_TYPE_SHIFT |
3534 : 0 : qes[2].u.event_type.sub << DLB_EVENT_SUB_EV_TYPE_SHIFT,
3535 : : DLB_EVENT_EV_TYPE_DW);
3536 : 0 : sse_evt[1] = _mm_insert_epi32(sse_evt[1],
3537 : 0 : qes[3].flow_id |
3538 : 0 : qes[3].u.event_type.major << DLB_EVENT_EV_TYPE_SHIFT |
3539 : 0 : qes[3].u.event_type.sub << DLB_EVENT_SUB_EV_TYPE_SHIFT,
3540 : : DLB_EVENT_EV_TYPE_DW + 2);
3541 : :
3542 : : /* Write the sched type to the event metadata. 'op' and 'rsvd' are not
3543 : : * set:
3544 : : * sse_evt[0][39:32] = sched_type_map[qes[0].sched_type] << 6
3545 : : * sse_evt[0][103:96] = sched_type_map[qes[1].sched_type] << 6
3546 : : * sse_evt[1][39:32] = sched_type_map[qes[2].sched_type] << 6
3547 : : * sse_evt[1][103:96] = sched_type_map[qes[3].sched_type] << 6
3548 : : */
3549 : : #define DLB_EVENT_SCHED_TYPE_BYTE 4
3550 : : #define DLB_EVENT_SCHED_TYPE_SHIFT 6
3551 : 0 : sse_evt[0] = _mm_insert_epi8(sse_evt[0],
3552 : 0 : sched_type_map[qes[0].sched_type] << DLB_EVENT_SCHED_TYPE_SHIFT,
3553 : : DLB_EVENT_SCHED_TYPE_BYTE);
3554 : 0 : sse_evt[0] = _mm_insert_epi8(sse_evt[0],
3555 : 0 : sched_type_map[qes[1].sched_type] << DLB_EVENT_SCHED_TYPE_SHIFT,
3556 : : DLB_EVENT_SCHED_TYPE_BYTE + 8);
3557 : 0 : sse_evt[1] = _mm_insert_epi8(sse_evt[1],
3558 : 0 : sched_type_map[qes[2].sched_type] << DLB_EVENT_SCHED_TYPE_SHIFT,
3559 : : DLB_EVENT_SCHED_TYPE_BYTE);
3560 : 0 : sse_evt[1] = _mm_insert_epi8(sse_evt[1],
3561 : 0 : sched_type_map[qes[3].sched_type] << DLB_EVENT_SCHED_TYPE_SHIFT,
3562 : : DLB_EVENT_SCHED_TYPE_BYTE + 8);
3563 : :
3564 : : /* Store the metadata to the event (use the double-precision
3565 : : * _mm_storeh_pd because there is no integer function for storing the
3566 : : * upper 64b):
3567 : : * events[0].event = sse_evt[0][63:0]
3568 : : * events[1].event = sse_evt[0][127:64]
3569 : : * events[2].event = sse_evt[1][63:0]
3570 : : * events[3].event = sse_evt[1][127:64]
3571 : : */
3572 : : _mm_storel_epi64((__m128i *)&events[0].event, sse_evt[0]);
3573 : : _mm_storeh_pd((double *)&events[1].event, (__m128d) sse_evt[0]);
3574 : : _mm_storel_epi64((__m128i *)&events[2].event, sse_evt[1]);
3575 : : _mm_storeh_pd((double *)&events[3].event, (__m128d) sse_evt[1]);
3576 : :
3577 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[0].sched_type], 1);
3578 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[1].sched_type], 1);
3579 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[2].sched_type], 1);
3580 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[3].sched_type], 1);
3581 : :
3582 : 0 : DLB2_INC_STAT(
3583 : : ev_port->stats.queue[events[0].queue_id].
3584 : : qid_depth[qes[0].qid_depth],
3585 : : 1);
3586 : 0 : DLB2_INC_STAT(
3587 : : ev_port->stats.queue[events[1].queue_id].
3588 : : qid_depth[qes[1].qid_depth],
3589 : : 1);
3590 : 0 : DLB2_INC_STAT(
3591 : : ev_port->stats.queue[events[2].queue_id].
3592 : : qid_depth[qes[2].qid_depth],
3593 : : 1);
3594 : 0 : DLB2_INC_STAT(
3595 : : ev_port->stats.queue[events[3].queue_id].
3596 : : qid_depth[qes[3].qid_depth],
3597 : : 1);
3598 : :
3599 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num_events);
3600 : :
3601 : 0 : return num_events;
3602 : : }
3603 : :
3604 : : static __rte_always_inline int
3605 : : dlb2_recv_qe_sparse(struct dlb2_port *qm_port, struct dlb2_dequeue_qe *qe)
3606 : : {
3607 : : volatile struct dlb2_dequeue_qe *cq_addr;
3608 : 0 : uint8_t xor_mask[2] = {0x0F, 0x00};
3609 : : const uint8_t and_mask = 0x0F;
3610 : : __m128i *qes = (__m128i *)qe;
3611 : : uint8_t gen_bits, gen_bit;
3612 : : uintptr_t addr[4];
3613 : : uint16_t idx;
3614 : :
3615 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
3616 : :
3617 : 0 : idx = qm_port->cq_idx_unmasked & qm_port->cq_depth_mask;
3618 : : /* Load the next 4 QEs */
3619 : 0 : addr[0] = (uintptr_t)&cq_addr[idx];
3620 : 0 : addr[1] = (uintptr_t)&cq_addr[(idx + 4) & qm_port->cq_depth_mask];
3621 : 0 : addr[2] = (uintptr_t)&cq_addr[(idx + 8) & qm_port->cq_depth_mask];
3622 : 0 : addr[3] = (uintptr_t)&cq_addr[(idx + 12) & qm_port->cq_depth_mask];
3623 : :
3624 : : /* Prefetch next batch of QEs (all CQs occupy minimum 8 cache lines) */
3625 : 0 : rte_prefetch0(&cq_addr[(idx + 16) & qm_port->cq_depth_mask]);
3626 : 0 : rte_prefetch0(&cq_addr[(idx + 20) & qm_port->cq_depth_mask]);
3627 : 0 : rte_prefetch0(&cq_addr[(idx + 24) & qm_port->cq_depth_mask]);
3628 : 0 : rte_prefetch0(&cq_addr[(idx + 28) & qm_port->cq_depth_mask]);
3629 : :
3630 : : /* Correct the xor_mask for wrap-around QEs */
3631 : 0 : gen_bit = qm_port->gen_bit;
3632 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 4) > qm_port->cq_depth_mask) << 1;
3633 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 8) > qm_port->cq_depth_mask) << 2;
3634 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 12) > qm_port->cq_depth_mask) << 3;
3635 : :
3636 : : /* Read the cache lines backwards to ensure that if QE[N] (N > 0) is
3637 : : * valid, then QEs[0:N-1] are too.
3638 : : */
3639 : 0 : qes[3] = _mm_load_si128((__m128i *)(void *)addr[3]);
3640 : 0 : rte_compiler_barrier();
3641 : 0 : qes[2] = _mm_load_si128((__m128i *)(void *)addr[2]);
3642 : 0 : rte_compiler_barrier();
3643 : 0 : qes[1] = _mm_load_si128((__m128i *)(void *)addr[1]);
3644 : 0 : rte_compiler_barrier();
3645 [ # # ]: 0 : qes[0] = _mm_load_si128((__m128i *)(void *)addr[0]);
3646 : :
3647 : : /* Extract and combine the gen bits */
3648 : 0 : gen_bits = ((_mm_extract_epi8(qes[0], 15) & 0x1) << 0) |
3649 : 0 : ((_mm_extract_epi8(qes[1], 15) & 0x1) << 1) |
3650 : 0 : ((_mm_extract_epi8(qes[2], 15) & 0x1) << 2) |
3651 : 0 : ((_mm_extract_epi8(qes[3], 15) & 0x1) << 3);
3652 : :
3653 : : /* XOR the combined bits such that a 1 represents a valid QE */
3654 : 0 : gen_bits ^= xor_mask[gen_bit];
3655 : :
3656 : : /* Mask off gen bits we don't care about */
3657 : 0 : gen_bits &= and_mask;
3658 : :
3659 [ # # ]: 0 : return rte_popcount32(gen_bits);
3660 : : }
3661 : :
3662 : : static inline void
3663 [ # # # # : 0 : _process_deq_qes_vec_impl(struct dlb2_port *qm_port,
# ]
3664 : : struct rte_event *events,
3665 : : __m128i v_qe_3,
3666 : : __m128i v_qe_2,
3667 : : __m128i v_qe_1,
3668 : : __m128i v_qe_0,
3669 : : __m128i v_qe_meta,
3670 : : __m128i v_qe_status,
3671 : : uint32_t valid_events)
3672 : : {
3673 : : /* Look up the event QIDs, using the hardware QIDs to index the
3674 : : * port's QID mapping.
3675 : : *
3676 : : * Each v_qe_[0-4] is just a 16-byte load of the whole QE. It is
3677 : : * passed along in registers as the QE data is required later.
3678 : : *
3679 : : * v_qe_meta is an u32 unpack of all 4x QEs. A.k.a, it contains one
3680 : : * 32-bit slice of each QE, so makes up a full SSE register. This
3681 : : * allows parallel processing of 4x QEs in a single register.
3682 : : */
3683 : :
3684 : : __m128i v_qid_done = {0};
3685 : : int hw_qid0 = _mm_extract_epi8(v_qe_meta, 2);
3686 : : int hw_qid1 = _mm_extract_epi8(v_qe_meta, 6);
3687 : : int hw_qid2 = _mm_extract_epi8(v_qe_meta, 10);
3688 : : int hw_qid3 = _mm_extract_epi8(v_qe_meta, 14);
3689 : :
3690 : 0 : int ev_qid0 = qm_port->qid_mappings[hw_qid0];
3691 : 0 : int ev_qid1 = qm_port->qid_mappings[hw_qid1];
3692 : 0 : int ev_qid2 = qm_port->qid_mappings[hw_qid2];
3693 : 0 : int ev_qid3 = qm_port->qid_mappings[hw_qid3];
3694 : :
3695 : 0 : int hw_sched0 = _mm_extract_epi8(v_qe_meta, 3) & 3ul;
3696 : 0 : int hw_sched1 = _mm_extract_epi8(v_qe_meta, 7) & 3ul;
3697 : 0 : int hw_sched2 = _mm_extract_epi8(v_qe_meta, 11) & 3ul;
3698 [ # # # # : 0 : int hw_sched3 = _mm_extract_epi8(v_qe_meta, 15) & 3ul;
# ]
3699 : :
3700 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid0, 2);
3701 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid1, 6);
3702 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid2, 10);
3703 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid3, 14);
3704 : :
3705 : : /* Schedule field remapping using byte shuffle
3706 : : * - Full byte containing sched field handled here (op, rsvd are zero)
3707 : : * - Note sanitizing the register requires two masking ANDs:
3708 : : * 1) to strip prio/msg_type from byte for correct shuffle lookup
3709 : : * 2) to strip any non-sched-field lanes from any results to OR later
3710 : : * - Final byte result is >> 10 to another byte-lane inside the u32.
3711 : : * This makes the final combination OR easier to make the rte_event.
3712 : : */
3713 : : __m128i v_sched_done;
3714 : : __m128i v_sched_bits;
3715 : : {
3716 : : static const uint8_t sched_type_map[16] = {
3717 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3718 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3719 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3720 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3721 : : };
3722 : : static const uint8_t sched_and_mask[16] = {
3723 : : 0x00, 0x00, 0x00, 0x03,
3724 : : 0x00, 0x00, 0x00, 0x03,
3725 : : 0x00, 0x00, 0x00, 0x03,
3726 : : 0x00, 0x00, 0x00, 0x03,
3727 : : };
3728 : : const __m128i v_sched_map = _mm_loadu_si128(
3729 : : (const __m128i *)sched_type_map);
3730 : : __m128i v_sched_mask = _mm_loadu_si128(
3731 : : (const __m128i *)&sched_and_mask);
3732 : : v_sched_bits = _mm_and_si128(v_qe_meta, v_sched_mask);
3733 : : __m128i v_sched_remapped = _mm_shuffle_epi8(v_sched_map,
3734 : : v_sched_bits);
3735 : : __m128i v_preshift = _mm_and_si128(v_sched_remapped,
3736 : : v_sched_mask);
3737 : : v_sched_done = _mm_srli_epi32(v_preshift, 10);
3738 : : }
3739 : :
3740 : : /* Priority handling
3741 : : * - QE provides 3 bits of priority
3742 : : * - Shift << 3 to move to MSBs for byte-prio in rte_event
3743 : : * - Mask bits to avoid pollution, leaving only 3 prio MSBs in reg
3744 : : */
3745 : : __m128i v_prio_done;
3746 : : {
3747 : : static const uint8_t prio_mask[16] = {
3748 : : 0x00, 0x00, 0x00, 0x07 << 5,
3749 : : 0x00, 0x00, 0x00, 0x07 << 5,
3750 : : 0x00, 0x00, 0x00, 0x07 << 5,
3751 : : 0x00, 0x00, 0x00, 0x07 << 5,
3752 : : };
3753 : : __m128i v_prio_mask = _mm_loadu_si128(
3754 : : (const __m128i *)prio_mask);
3755 : : __m128i v_prio_shifted = _mm_slli_epi32(v_qe_meta, 3);
3756 : : v_prio_done = _mm_and_si128(v_prio_shifted, v_prio_mask);
3757 : : }
3758 : :
3759 : : /* Event Sub/Type handling:
3760 : : * we want to keep the lower 12 bits of each QE. Shift up by 20 bits
3761 : : * to get the sub/ev type data into rte_event location, clearing the
3762 : : * lower 20 bits in the process.
3763 : : */
3764 : : __m128i v_types_done;
3765 : : {
3766 : : static const uint8_t event_mask[16] = {
3767 : : 0x0f, 0x00, 0x00, 0x00,
3768 : : 0x0f, 0x00, 0x00, 0x00,
3769 : : 0x0f, 0x00, 0x00, 0x00,
3770 : : 0x0f, 0x00, 0x00, 0x00,
3771 : : };
3772 : : static const uint8_t sub_event_mask[16] = {
3773 : : 0xff, 0x00, 0x00, 0x00,
3774 : : 0xff, 0x00, 0x00, 0x00,
3775 : : 0xff, 0x00, 0x00, 0x00,
3776 : : 0xff, 0x00, 0x00, 0x00,
3777 : : };
3778 : : static const uint8_t flow_mask[16] = {
3779 : : 0xff, 0xff, 0x00, 0x00,
3780 : : 0xff, 0xff, 0x00, 0x00,
3781 : : 0xff, 0xff, 0x00, 0x00,
3782 : : 0xff, 0xff, 0x00, 0x00,
3783 : : };
3784 : : __m128i v_event_mask = _mm_loadu_si128(
3785 : : (const __m128i *)event_mask);
3786 : : __m128i v_sub_event_mask = _mm_loadu_si128(
3787 : : (const __m128i *)sub_event_mask);
3788 : : __m128i v_flow_mask = _mm_loadu_si128(
3789 : : (const __m128i *)flow_mask);
3790 : : __m128i v_sub = _mm_srli_epi32(v_qe_meta, 8);
3791 : : v_sub = _mm_and_si128(v_sub, v_sub_event_mask);
3792 : : __m128i v_type = _mm_and_si128(v_qe_meta, v_event_mask);
3793 : : v_type = _mm_slli_epi32(v_type, 8);
3794 : : v_types_done = _mm_or_si128(v_type, v_sub);
3795 : : v_types_done = _mm_slli_epi32(v_types_done, 20);
3796 : : __m128i v_flow = _mm_and_si128(v_qe_status, v_flow_mask);
3797 : : v_types_done = _mm_or_si128(v_types_done, v_flow);
3798 : : }
3799 : :
3800 : : /* Combine QID, Sched and Prio fields, then Shift >> 8 bits to align
3801 : : * with the rte_event, allowing unpacks to move/blend with payload.
3802 : : */
3803 : : __m128i v_q_s_p_done;
3804 : : {
3805 : : __m128i v_qid_sched = _mm_or_si128(v_qid_done, v_sched_done);
3806 : : __m128i v_q_s_prio = _mm_or_si128(v_qid_sched, v_prio_done);
3807 : : v_q_s_p_done = _mm_srli_epi32(v_q_s_prio, 8);
3808 : : }
3809 : :
3810 : : __m128i v_unpk_ev_23, v_unpk_ev_01, v_ev_2, v_ev_3, v_ev_0, v_ev_1;
3811 : :
3812 : : /* Unpack evs into u64 metadata, then indiv events */
3813 : : v_unpk_ev_23 = _mm_unpackhi_epi32(v_types_done, v_q_s_p_done);
3814 : : v_unpk_ev_01 = _mm_unpacklo_epi32(v_types_done, v_q_s_p_done);
3815 : :
3816 [ # # # # : 0 : switch (valid_events) {
# ]
3817 : : case 4:
3818 : : v_ev_3 = _mm_blend_epi16(v_unpk_ev_23, v_qe_3, 0x0F);
3819 : : v_ev_3 = _mm_alignr_epi8(v_ev_3, v_ev_3, 8);
3820 : : _mm_storeu_si128((__m128i *)&events[3], v_ev_3);
3821 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched3],
3822 : : 1);
3823 : : /* fallthrough */
3824 : 0 : case 3:
3825 : : v_ev_2 = _mm_unpacklo_epi64(v_unpk_ev_23, v_qe_2);
3826 : : _mm_storeu_si128((__m128i *)&events[2], v_ev_2);
3827 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched2],
3828 : : 1);
3829 : : /* fallthrough */
3830 : 0 : case 2:
3831 : : v_ev_1 = _mm_blend_epi16(v_unpk_ev_01, v_qe_1, 0x0F);
3832 : : v_ev_1 = _mm_alignr_epi8(v_ev_1, v_ev_1, 8);
3833 : : _mm_storeu_si128((__m128i *)&events[1], v_ev_1);
3834 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched1],
3835 : : 1);
3836 : : /* fallthrough */
3837 : 0 : case 1:
3838 : : v_ev_0 = _mm_unpacklo_epi64(v_unpk_ev_01, v_qe_0);
3839 : : _mm_storeu_si128((__m128i *)&events[0], v_ev_0);
3840 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched0],
3841 : : 1);
3842 : : }
3843 : 0 : }
3844 : :
3845 : : static __rte_always_inline int
3846 : : dlb2_recv_qe_sparse_vec(struct dlb2_port *qm_port, void *events,
3847 : : uint32_t max_events)
3848 : : {
3849 : : /* Using unmasked idx for perf, and masking manually */
3850 : 0 : uint16_t idx = qm_port->cq_idx_unmasked;
3851 : : volatile struct dlb2_dequeue_qe *cq_addr;
3852 : :
3853 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
3854 : :
3855 : 0 : uintptr_t qe_ptr_3 = (uintptr_t)&cq_addr[(idx + 12) &
3856 : 0 : qm_port->cq_depth_mask];
3857 : 0 : uintptr_t qe_ptr_2 = (uintptr_t)&cq_addr[(idx + 8) &
3858 : : qm_port->cq_depth_mask];
3859 : 0 : uintptr_t qe_ptr_1 = (uintptr_t)&cq_addr[(idx + 4) &
3860 : : qm_port->cq_depth_mask];
3861 : 0 : uintptr_t qe_ptr_0 = (uintptr_t)&cq_addr[(idx + 0) &
3862 : : qm_port->cq_depth_mask];
3863 : :
3864 : : /* Load QEs from CQ: use compiler barriers to avoid load reordering */
3865 : : __m128i v_qe_3 = _mm_loadu_si128((const __m128i *)qe_ptr_3);
3866 : 0 : rte_compiler_barrier();
3867 : : __m128i v_qe_2 = _mm_loadu_si128((const __m128i *)qe_ptr_2);
3868 : 0 : rte_compiler_barrier();
3869 : : __m128i v_qe_1 = _mm_loadu_si128((const __m128i *)qe_ptr_1);
3870 : 0 : rte_compiler_barrier();
3871 : : __m128i v_qe_0 = _mm_loadu_si128((const __m128i *)qe_ptr_0);
3872 : :
3873 : : /* Generate the pkt_shuffle mask;
3874 : : * - Avoids load in otherwise load-heavy section of code
3875 : : * - Moves bytes 3,7,11,15 (gen bit bytes) to LSB bytes in XMM
3876 : : */
3877 : : const uint32_t stat_shuf_bytes = (15 << 24) | (11 << 16) | (7 << 8) | 3;
3878 : : __m128i v_zeros = _mm_setzero_si128();
3879 : : __m128i v_ffff = _mm_cmpeq_epi8(v_zeros, v_zeros);
3880 : : __m128i v_stat_shuf_mask = _mm_insert_epi32(v_ffff, stat_shuf_bytes, 0);
3881 : :
3882 : : /* Extract u32 components required from the QE
3883 : : * - QE[64 to 95 ] for metadata (qid, sched, prio, event type, ...)
3884 : : * - QE[96 to 127] for status (cq gen bit, error)
3885 : : *
3886 : : * Note that stage 1 of the unpacking is re-used for both u32 extracts
3887 : : */
3888 : : __m128i v_qe_02 = _mm_unpackhi_epi32(v_qe_0, v_qe_2);
3889 : : __m128i v_qe_13 = _mm_unpackhi_epi32(v_qe_1, v_qe_3);
3890 : : __m128i v_qe_status = _mm_unpackhi_epi32(v_qe_02, v_qe_13);
3891 : : __m128i v_qe_meta = _mm_unpacklo_epi32(v_qe_02, v_qe_13);
3892 : :
3893 : : /* Status byte (gen_bit, error) handling:
3894 : : * - Shuffle to lanes 0,1,2,3, clear all others
3895 : : * - Shift right by 7 for gen bit to MSB, movemask to scalar
3896 : : * - Shift right by 2 for error bit to MSB, movemask to scalar
3897 : : */
3898 : : __m128i v_qe_shuffled = _mm_shuffle_epi8(v_qe_status, v_stat_shuf_mask);
3899 : : __m128i v_qes_shift_gen_bit = _mm_slli_epi32(v_qe_shuffled, 7);
3900 : 0 : int32_t qe_gen_bits = _mm_movemask_epi8(v_qes_shift_gen_bit) & 0xf;
3901 : :
3902 : : /* Expected vs Reality of QE Gen bits
3903 : : * - cq_rolling_mask provides expected bits
3904 : : * - QE loads, unpacks/shuffle and movemask provides reality
3905 : : * - XOR of the two gives bitmask of new packets
3906 : : * - POPCNT to get the number of new events
3907 : : */
3908 : 0 : uint64_t rolling = qm_port->cq_rolling_mask & 0xF;
3909 : 0 : uint64_t qe_xor_bits = (qe_gen_bits ^ rolling);
3910 [ # # ]: 0 : uint32_t count_new = rte_popcount32(qe_xor_bits);
3911 : 0 : count_new = RTE_MIN(count_new, max_events);
3912 [ # # ]: 0 : if (!count_new)
3913 : : return 0;
3914 : :
3915 : : /* emulate a 128 bit rotate using 2x 64-bit numbers and bit-shifts */
3916 : :
3917 : 0 : uint64_t m_rshift = qm_port->cq_rolling_mask >> count_new;
3918 : 0 : uint64_t m_lshift = qm_port->cq_rolling_mask << (64 - count_new);
3919 : 0 : uint64_t m2_rshift = qm_port->cq_rolling_mask_2 >> count_new;
3920 : 0 : uint64_t m2_lshift = qm_port->cq_rolling_mask_2 << (64 - count_new);
3921 : :
3922 : : /* shifted out of m2 into MSB of m */
3923 : 0 : qm_port->cq_rolling_mask = (m_rshift | m2_lshift);
3924 : :
3925 : : /* shifted out of m "looped back" into MSB of m2 */
3926 : 0 : qm_port->cq_rolling_mask_2 = (m2_rshift | m_lshift);
3927 : :
3928 : : /* Prefetch the next QEs - should run as IPC instead of cycles */
3929 : 0 : rte_prefetch0(&cq_addr[(idx + 16) & qm_port->cq_depth_mask]);
3930 : 0 : rte_prefetch0(&cq_addr[(idx + 20) & qm_port->cq_depth_mask]);
3931 : 0 : rte_prefetch0(&cq_addr[(idx + 24) & qm_port->cq_depth_mask]);
3932 : 0 : rte_prefetch0(&cq_addr[(idx + 28) & qm_port->cq_depth_mask]);
3933 : :
3934 : : /* Convert QEs from XMM regs to events and store events directly */
3935 : 0 : _process_deq_qes_vec_impl(qm_port, events, v_qe_3, v_qe_2, v_qe_1,
3936 : : v_qe_0, v_qe_meta, v_qe_status, count_new);
3937 : :
3938 : 0 : return count_new;
3939 : : }
3940 : :
3941 : : static inline void
3942 : : dlb2_inc_cq_idx(struct dlb2_port *qm_port, int cnt)
3943 : : {
3944 : 0 : uint16_t idx = qm_port->cq_idx_unmasked + cnt;
3945 : :
3946 : 0 : qm_port->cq_idx_unmasked = idx;
3947 : 0 : qm_port->cq_idx = idx & qm_port->cq_depth_mask;
3948 : 0 : qm_port->gen_bit = (~(idx >> qm_port->gen_bit_shift)) & 0x1;
3949 : : }
3950 : :
3951 : : static inline int16_t
3952 : 0 : dlb2_hw_dequeue_sparse(struct dlb2_eventdev *dlb2,
3953 : : struct dlb2_eventdev_port *ev_port,
3954 : : struct rte_event *events,
3955 : : uint16_t max_num,
3956 : : uint64_t dequeue_timeout_ticks)
3957 : : {
3958 : : uint64_t start_ticks = 0ULL;
3959 : : struct dlb2_port *qm_port;
3960 : : int num = 0;
3961 : : bool use_scalar;
3962 : : uint64_t timeout;
3963 : :
3964 : 0 : qm_port = &ev_port->qm_port;
3965 : 0 : use_scalar = qm_port->use_scalar;
3966 : :
3967 [ # # ]: 0 : if (!dlb2->global_dequeue_wait)
3968 : : timeout = dequeue_timeout_ticks;
3969 : : else
3970 : 0 : timeout = dlb2->global_dequeue_wait_ticks;
3971 : :
3972 [ # # ]: 0 : if (timeout != 0)
3973 : : start_ticks = rte_get_timer_cycles();
3974 : :
3975 [ # # # # ]: 0 : use_scalar = use_scalar || (max_num & 0x3);
3976 : :
3977 [ # # ]: 0 : while (num < max_num) {
3978 : : struct dlb2_dequeue_qe qes[DLB2_NUM_QES_PER_CACHE_LINE];
3979 : : int num_avail;
3980 : :
3981 [ # # ]: 0 : if (use_scalar) {
3982 : : int n_iter = 0;
3983 : : uint64_t m_rshift, m_lshift, m2_rshift, m2_lshift;
3984 : :
3985 : : num_avail = dlb2_recv_qe_sparse(qm_port, qes);
3986 : 0 : num_avail = RTE_MIN(num_avail, max_num - num);
3987 : 0 : dlb2_inc_cq_idx(qm_port, num_avail << 2);
3988 [ # # ]: 0 : if (num_avail == DLB2_NUM_QES_PER_CACHE_LINE)
3989 : 0 : n_iter = dlb2_process_dequeue_four_qes(ev_port,
3990 : : qm_port,
3991 : 0 : &events[num],
3992 : : &qes[0]);
3993 [ # # ]: 0 : else if (num_avail)
3994 : 0 : n_iter = dlb2_process_dequeue_qes(ev_port,
3995 : : qm_port,
3996 : 0 : &events[num],
3997 : : &qes[0],
3998 : : num_avail);
3999 [ # # ]: 0 : if (n_iter != 0) {
4000 : 0 : num += n_iter;
4001 : : /* update rolling_mask for vector code support */
4002 : 0 : m_rshift = qm_port->cq_rolling_mask >> n_iter;
4003 : 0 : m_lshift = qm_port->cq_rolling_mask << (64 - n_iter);
4004 : 0 : m2_rshift = qm_port->cq_rolling_mask_2 >> n_iter;
4005 : 0 : m2_lshift = qm_port->cq_rolling_mask_2 <<
4006 : : (64 - n_iter);
4007 : 0 : qm_port->cq_rolling_mask = (m_rshift | m2_lshift);
4008 : 0 : qm_port->cq_rolling_mask_2 = (m2_rshift | m_lshift);
4009 : : }
4010 : : } else { /* !use_scalar */
4011 : 0 : num_avail = dlb2_recv_qe_sparse_vec(qm_port,
4012 : 0 : &events[num],
4013 : 0 : max_num - num);
4014 : 0 : dlb2_inc_cq_idx(qm_port, num_avail << 2);
4015 : 0 : num += num_avail;
4016 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num_avail);
4017 : : }
4018 [ # # ]: 0 : if (!num_avail) {
4019 [ # # ]: 0 : if ((timeout == 0) || (num > 0))
4020 : : /* Not waiting in any form or 1+ events recd */
4021 : : break;
4022 [ # # ]: 0 : else if (dlb2_dequeue_wait(dlb2, ev_port, qm_port,
4023 : : timeout, start_ticks))
4024 : : break;
4025 : : }
4026 : : }
4027 : :
4028 : 0 : qm_port->owed_tokens += num;
4029 : :
4030 [ # # ]: 0 : if (num) {
4031 [ # # ]: 0 : if (qm_port->token_pop_mode == AUTO_POP)
4032 : : dlb2_consume_qe_immediate(qm_port, num);
4033 : :
4034 : 0 : ev_port->outstanding_releases += num;
4035 : :
4036 : 0 : dlb2_port_credits_inc(qm_port, num);
4037 : : }
4038 : :
4039 : 0 : return num;
4040 : : }
4041 : :
4042 : : static __rte_always_inline int
4043 : : dlb2_recv_qe(struct dlb2_port *qm_port, struct dlb2_dequeue_qe *qe,
4044 : : uint8_t *offset)
4045 : : {
4046 : 0 : uint8_t xor_mask[2][4] = { {0x0F, 0x0E, 0x0C, 0x08},
4047 : : {0x00, 0x01, 0x03, 0x07} };
4048 : 0 : uint8_t and_mask[4] = {0x0F, 0x0E, 0x0C, 0x08};
4049 : : volatile struct dlb2_dequeue_qe *cq_addr;
4050 : : __m128i *qes = (__m128i *)qe;
4051 : : uint64_t *cache_line_base;
4052 : : uint8_t gen_bits;
4053 : :
4054 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
4055 : 0 : cq_addr = &cq_addr[qm_port->cq_idx];
4056 : :
4057 : 0 : cache_line_base = (void *)(((uintptr_t)cq_addr) & ~0x3F);
4058 : 0 : *offset = ((uintptr_t)cq_addr & 0x30) >> 4;
4059 : :
4060 : : /* Load the next CQ cache line from memory. Pack these reads as tight
4061 : : * as possible to reduce the chance that DLB invalidates the line while
4062 : : * the CPU is reading it. Read the cache line backwards to ensure that
4063 : : * if QE[N] (N > 0) is valid, then QEs[0:N-1] are too.
4064 : : *
4065 : : * (Valid QEs start at &qe[offset])
4066 : : */
4067 : 0 : qes[3] = _mm_load_si128((__m128i *)&cache_line_base[6]);
4068 : 0 : qes[2] = _mm_load_si128((__m128i *)&cache_line_base[4]);
4069 : 0 : qes[1] = _mm_load_si128((__m128i *)&cache_line_base[2]);
4070 : 0 : qes[0] = _mm_load_si128((__m128i *)&cache_line_base[0]);
4071 : :
4072 : : /* Evict the cache line ASAP */
4073 : : rte_cldemote(cache_line_base);
4074 : :
4075 : : /* Extract and combine the gen bits */
4076 : 0 : gen_bits = ((_mm_extract_epi8(qes[0], 15) & 0x1) << 0) |
4077 : 0 : ((_mm_extract_epi8(qes[1], 15) & 0x1) << 1) |
4078 : 0 : ((_mm_extract_epi8(qes[2], 15) & 0x1) << 2) |
4079 : 0 : ((_mm_extract_epi8(qes[3], 15) & 0x1) << 3);
4080 : :
4081 : : /* XOR the combined bits such that a 1 represents a valid QE */
4082 : 0 : gen_bits ^= xor_mask[qm_port->gen_bit][*offset];
4083 : :
4084 : : /* Mask off gen bits we don't care about */
4085 : 0 : gen_bits &= and_mask[*offset];
4086 : :
4087 [ # # ]: 0 : return rte_popcount32(gen_bits);
4088 : : }
4089 : :
4090 : : static inline int16_t
4091 : 0 : dlb2_hw_dequeue(struct dlb2_eventdev *dlb2,
4092 : : struct dlb2_eventdev_port *ev_port,
4093 : : struct rte_event *events,
4094 : : uint16_t max_num,
4095 : : uint64_t dequeue_timeout_ticks)
4096 : : {
4097 : : uint64_t timeout;
4098 : : uint64_t start_ticks = 0ULL;
4099 : : struct dlb2_port *qm_port;
4100 : : int num = 0;
4101 : :
4102 : 0 : qm_port = &ev_port->qm_port;
4103 : :
4104 : : /* We have a special implementation for waiting. Wait can be:
4105 : : * 1) no waiting at all
4106 : : * 2) busy poll only
4107 : : * 3) wait for interrupt. If wakeup and poll time
4108 : : * has expired, then return to caller
4109 : : * 4) umonitor/umwait repeatedly up to poll time
4110 : : */
4111 : :
4112 : : /* If configured for per dequeue wait, then use wait value provided
4113 : : * to this API. Otherwise we must use the global
4114 : : * value from eventdev config time.
4115 : : */
4116 [ # # ]: 0 : if (!dlb2->global_dequeue_wait)
4117 : : timeout = dequeue_timeout_ticks;
4118 : : else
4119 : 0 : timeout = dlb2->global_dequeue_wait_ticks;
4120 : :
4121 [ # # ]: 0 : if (timeout != 0)
4122 : : start_ticks = rte_get_timer_cycles();
4123 : :
4124 [ # # ]: 0 : while (num < max_num) {
4125 : : struct dlb2_dequeue_qe qes[DLB2_NUM_QES_PER_CACHE_LINE];
4126 : : uint8_t offset;
4127 : : int num_avail;
4128 : :
4129 : : /* Copy up to 4 QEs from the current cache line into qes */
4130 : : num_avail = dlb2_recv_qe(qm_port, qes, &offset);
4131 : :
4132 : : /* But don't process more than the user requested */
4133 : 0 : num_avail = RTE_MIN(num_avail, max_num - num);
4134 : :
4135 : : dlb2_inc_cq_idx(qm_port, num_avail);
4136 : :
4137 [ # # ]: 0 : if (num_avail == DLB2_NUM_QES_PER_CACHE_LINE)
4138 : 0 : num += dlb2_process_dequeue_four_qes(ev_port,
4139 : : qm_port,
4140 : 0 : &events[num],
4141 : : &qes[offset]);
4142 [ # # ]: 0 : else if (num_avail)
4143 : 0 : num += dlb2_process_dequeue_qes(ev_port,
4144 : : qm_port,
4145 : 0 : &events[num],
4146 : : &qes[offset],
4147 : : num_avail);
4148 [ # # ]: 0 : else if ((timeout == 0) || (num > 0))
4149 : : /* Not waiting in any form, or 1+ events received? */
4150 : : break;
4151 [ # # ]: 0 : else if (dlb2_dequeue_wait(dlb2, ev_port, qm_port,
4152 : : timeout, start_ticks))
4153 : : break;
4154 : : }
4155 : :
4156 : 0 : qm_port->owed_tokens += num;
4157 : :
4158 [ # # ]: 0 : if (num) {
4159 [ # # ]: 0 : if (qm_port->token_pop_mode == AUTO_POP)
4160 : : dlb2_consume_qe_immediate(qm_port, num);
4161 : :
4162 : 0 : ev_port->outstanding_releases += num;
4163 : :
4164 : 0 : dlb2_port_credits_inc(qm_port, num);
4165 : : }
4166 : :
4167 : 0 : return num;
4168 : : }
4169 : :
4170 : : static uint16_t
4171 : 0 : dlb2_event_dequeue_burst(void *event_port, struct rte_event *ev, uint16_t num,
4172 : : uint64_t wait)
4173 : : {
4174 : : struct dlb2_eventdev_port *ev_port = event_port;
4175 : : struct dlb2_port *qm_port = &ev_port->qm_port;
4176 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
4177 : : uint16_t cnt;
4178 : :
4179 : : RTE_ASSERT(ev_port->setup_done);
4180 : : RTE_ASSERT(ev != NULL);
4181 : :
4182 [ # # # # ]: 0 : if (ev_port->implicit_release && ev_port->outstanding_releases > 0) {
4183 : : uint16_t out_rels = ev_port->outstanding_releases;
4184 : :
4185 : 0 : dlb2_event_release(dlb2, ev_port->id, out_rels);
4186 : :
4187 : 0 : DLB2_INC_STAT(ev_port->stats.tx_implicit_rel, out_rels);
4188 : : }
4189 : :
4190 [ # # # # ]: 0 : if (qm_port->token_pop_mode == DEFERRED_POP && qm_port->owed_tokens)
4191 : : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
4192 : :
4193 : 0 : cnt = dlb2_hw_dequeue(dlb2, ev_port, ev, num, wait);
4194 : :
4195 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.total_polls, 1);
4196 [ # # ]: 0 : DLB2_INC_STAT(ev_port->stats.traffic.zero_polls, ((cnt == 0) ? 1 : 0));
4197 : :
4198 : 0 : return cnt;
4199 : : }
4200 : :
4201 : : static uint16_t
4202 : 0 : dlb2_event_dequeue(void *event_port, struct rte_event *ev, uint64_t wait)
4203 : : {
4204 : 0 : return dlb2_event_dequeue_burst(event_port, ev, 1, wait);
4205 : : }
4206 : :
4207 : : static uint16_t
4208 : 0 : dlb2_event_dequeue_burst_sparse(void *event_port, struct rte_event *ev,
4209 : : uint16_t num, uint64_t wait)
4210 : : {
4211 : : struct dlb2_eventdev_port *ev_port = event_port;
4212 : : struct dlb2_port *qm_port = &ev_port->qm_port;
4213 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
4214 : : uint16_t cnt;
4215 : :
4216 : : RTE_ASSERT(ev_port->setup_done);
4217 : : RTE_ASSERT(ev != NULL);
4218 : :
4219 [ # # # # ]: 0 : if (ev_port->implicit_release && ev_port->outstanding_releases > 0) {
4220 : : uint16_t out_rels = ev_port->outstanding_releases;
4221 : :
4222 : 0 : dlb2_event_release(dlb2, ev_port->id, out_rels);
4223 : :
4224 : 0 : DLB2_INC_STAT(ev_port->stats.tx_implicit_rel, out_rels);
4225 : : }
4226 : :
4227 [ # # # # ]: 0 : if (qm_port->token_pop_mode == DEFERRED_POP && qm_port->owed_tokens)
4228 : : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
4229 : :
4230 : 0 : cnt = dlb2_hw_dequeue_sparse(dlb2, ev_port, ev, num, wait);
4231 : :
4232 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.total_polls, 1);
4233 [ # # ]: 0 : DLB2_INC_STAT(ev_port->stats.traffic.zero_polls, ((cnt == 0) ? 1 : 0));
4234 : 0 : return cnt;
4235 : : }
4236 : :
4237 : : static uint16_t
4238 : 0 : dlb2_event_dequeue_sparse(void *event_port, struct rte_event *ev,
4239 : : uint64_t wait)
4240 : : {
4241 : 0 : return dlb2_event_dequeue_burst_sparse(event_port, ev, 1, wait);
4242 : : }
4243 : :
4244 : : static void
4245 : 0 : dlb2_flush_port(struct rte_eventdev *dev, int port_id)
4246 : : {
4247 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4248 : : eventdev_stop_flush_t flush;
4249 : : struct rte_event ev;
4250 : : uint8_t dev_id;
4251 : : void *arg;
4252 : : int i;
4253 : :
4254 : 0 : flush = dev->dev_ops->dev_stop_flush;
4255 : 0 : dev_id = dev->data->dev_id;
4256 : 0 : arg = dev->data->dev_stop_flush_arg;
4257 : :
4258 [ # # ]: 0 : while (rte_event_dequeue_burst(dev_id, port_id, &ev, 1, 0)) {
4259 [ # # ]: 0 : if (flush)
4260 : 0 : flush(dev_id, ev, arg);
4261 : :
4262 [ # # ]: 0 : if (dlb2->ev_ports[port_id].qm_port.is_directed)
4263 : 0 : continue;
4264 : :
4265 : 0 : ev.op = RTE_EVENT_OP_RELEASE;
4266 : :
4267 : 0 : rte_event_enqueue_burst(dev_id, port_id, &ev, 1);
4268 : : }
4269 : :
4270 : : /* Enqueue any additional outstanding releases */
4271 : 0 : ev.op = RTE_EVENT_OP_RELEASE;
4272 : :
4273 [ # # ]: 0 : for (i = dlb2->ev_ports[port_id].outstanding_releases; i > 0; i--)
4274 : 0 : rte_event_enqueue_burst(dev_id, port_id, &ev, 1);
4275 : 0 : }
4276 : :
4277 : : static uint32_t
4278 : 0 : dlb2_get_ldb_queue_depth(struct dlb2_eventdev *dlb2,
4279 : : struct dlb2_eventdev_queue *queue)
4280 : : {
4281 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
4282 : : struct dlb2_get_ldb_queue_depth_args cfg;
4283 : : int ret;
4284 : :
4285 : 0 : cfg.queue_id = queue->qm_queue.id;
4286 : :
4287 : 0 : ret = dlb2_iface_get_ldb_queue_depth(handle, &cfg);
4288 [ # # ]: 0 : if (ret < 0) {
4289 : 0 : DLB2_LOG_ERR("dlb2: get_ldb_queue_depth ret=%d (driver status: %s)\n",
4290 : : ret, dlb2_error_strings[cfg.response.status]);
4291 : 0 : return ret;
4292 : : }
4293 : :
4294 : 0 : return cfg.response.id;
4295 : : }
4296 : :
4297 : : static uint32_t
4298 : 0 : dlb2_get_dir_queue_depth(struct dlb2_eventdev *dlb2,
4299 : : struct dlb2_eventdev_queue *queue)
4300 : : {
4301 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
4302 : : struct dlb2_get_dir_queue_depth_args cfg;
4303 : : int ret;
4304 : :
4305 : 0 : cfg.queue_id = queue->qm_queue.id;
4306 : :
4307 : 0 : ret = dlb2_iface_get_dir_queue_depth(handle, &cfg);
4308 [ # # ]: 0 : if (ret < 0) {
4309 : 0 : DLB2_LOG_ERR("dlb2: get_dir_queue_depth ret=%d (driver status: %s)\n",
4310 : : ret, dlb2_error_strings[cfg.response.status]);
4311 : 0 : return ret;
4312 : : }
4313 : :
4314 : 0 : return cfg.response.id;
4315 : : }
4316 : :
4317 : : uint32_t
4318 : 0 : dlb2_get_queue_depth(struct dlb2_eventdev *dlb2,
4319 : : struct dlb2_eventdev_queue *queue)
4320 : : {
4321 [ # # ]: 0 : if (queue->qm_queue.is_directed)
4322 : 0 : return dlb2_get_dir_queue_depth(dlb2, queue);
4323 : : else
4324 : 0 : return dlb2_get_ldb_queue_depth(dlb2, queue);
4325 : : }
4326 : :
4327 : : static bool
4328 : : dlb2_queue_is_empty(struct dlb2_eventdev *dlb2,
4329 : : struct dlb2_eventdev_queue *queue)
4330 : : {
4331 : 0 : return dlb2_get_queue_depth(dlb2, queue) == 0;
4332 : : }
4333 : :
4334 : : static bool
4335 : 0 : dlb2_linked_queues_empty(struct dlb2_eventdev *dlb2)
4336 : : {
4337 : : int i;
4338 : :
4339 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4340 [ # # ]: 0 : if (dlb2->ev_queues[i].num_links == 0)
4341 : 0 : continue;
4342 [ # # ]: 0 : if (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4343 : : return false;
4344 : : }
4345 : :
4346 : : return true;
4347 : : }
4348 : :
4349 : : static bool
4350 : : dlb2_queues_empty(struct dlb2_eventdev *dlb2)
4351 : : {
4352 : : int i;
4353 : :
4354 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4355 [ # # ]: 0 : if (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4356 : : return false;
4357 : : }
4358 : :
4359 : : return true;
4360 : : }
4361 : :
4362 : : static void
4363 : 0 : dlb2_drain(struct rte_eventdev *dev)
4364 : : {
4365 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4366 : : struct dlb2_eventdev_port *ev_port = NULL;
4367 : : uint8_t dev_id;
4368 : : int i;
4369 : :
4370 : 0 : dev_id = dev->data->dev_id;
4371 : :
4372 [ # # ]: 0 : while (!dlb2_linked_queues_empty(dlb2)) {
4373 : : /* Flush all the ev_ports, which will drain all their connected
4374 : : * queues.
4375 : : */
4376 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
4377 : 0 : dlb2_flush_port(dev, i);
4378 : : }
4379 : :
4380 : : /* The queues are empty, but there may be events left in the ports. */
4381 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
4382 : 0 : dlb2_flush_port(dev, i);
4383 : :
4384 : : /* If the domain's queues are empty, we're done. */
4385 [ # # ]: 0 : if (dlb2_queues_empty(dlb2))
4386 : : return;
4387 : :
4388 : : /* Else, there must be at least one unlinked load-balanced queue.
4389 : : * Select a load-balanced port with which to drain the unlinked
4390 : : * queue(s).
4391 : : */
4392 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
4393 : 0 : ev_port = &dlb2->ev_ports[i];
4394 : :
4395 [ # # ]: 0 : if (!ev_port->qm_port.is_directed)
4396 : : break;
4397 : : }
4398 : :
4399 [ # # ]: 0 : if (i == dlb2->num_ports) {
4400 : 0 : DLB2_LOG_ERR("internal error: no LDB ev_ports\n");
4401 : 0 : return;
4402 : : }
4403 : :
4404 : 0 : rte_errno = 0;
4405 : 0 : rte_event_port_unlink(dev_id, ev_port->id, NULL, 0);
4406 : :
4407 [ # # ]: 0 : if (rte_errno) {
4408 : 0 : DLB2_LOG_ERR("internal error: failed to unlink ev_port %d\n",
4409 : : ev_port->id);
4410 : 0 : return;
4411 : : }
4412 : :
4413 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4414 : : uint8_t qid, prio;
4415 : : int ret;
4416 : :
4417 [ # # ]: 0 : if (dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4418 : 0 : continue;
4419 : :
4420 : 0 : qid = i;
4421 : 0 : prio = 0;
4422 : :
4423 : : /* Link the ev_port to the queue */
4424 : 0 : ret = rte_event_port_link(dev_id, ev_port->id, &qid, &prio, 1);
4425 [ # # ]: 0 : if (ret != 1) {
4426 : 0 : DLB2_LOG_ERR("internal error: failed to link ev_port %d to queue %d\n",
4427 : : ev_port->id, qid);
4428 : 0 : return;
4429 : : }
4430 : :
4431 : : /* Flush the queue */
4432 [ # # ]: 0 : while (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4433 : 0 : dlb2_flush_port(dev, ev_port->id);
4434 : :
4435 : : /* Drain any extant events in the ev_port. */
4436 : 0 : dlb2_flush_port(dev, ev_port->id);
4437 : :
4438 : : /* Unlink the ev_port from the queue */
4439 : 0 : ret = rte_event_port_unlink(dev_id, ev_port->id, &qid, 1);
4440 [ # # ]: 0 : if (ret != 1) {
4441 : 0 : DLB2_LOG_ERR("internal error: failed to unlink ev_port %d to queue %d\n",
4442 : : ev_port->id, qid);
4443 : 0 : return;
4444 : : }
4445 : : }
4446 : : }
4447 : :
4448 : : static void
4449 : 0 : dlb2_eventdev_stop(struct rte_eventdev *dev)
4450 : : {
4451 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4452 : :
4453 : 0 : rte_spinlock_lock(&dlb2->qm_instance.resource_lock);
4454 : :
4455 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED) {
4456 : : DLB2_LOG_DBG("Internal error: already stopped\n");
4457 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4458 : 0 : return;
4459 [ # # ]: 0 : } else if (dlb2->run_state != DLB2_RUN_STATE_STARTED) {
4460 : 0 : DLB2_LOG_ERR("Internal error: bad state %d for dev_stop\n",
4461 : : (int)dlb2->run_state);
4462 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4463 : 0 : return;
4464 : : }
4465 : :
4466 : 0 : dlb2->run_state = DLB2_RUN_STATE_STOPPING;
4467 : :
4468 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4469 : :
4470 : 0 : dlb2_drain(dev);
4471 : :
4472 : 0 : dlb2->run_state = DLB2_RUN_STATE_STOPPED;
4473 : : }
4474 : :
4475 : : static int
4476 : 0 : dlb2_eventdev_close(struct rte_eventdev *dev)
4477 : : {
4478 : 0 : dlb2_hw_reset_sched_domain(dev, false);
4479 : :
4480 : 0 : return 0;
4481 : : }
4482 : :
4483 : : static void
4484 : 0 : dlb2_eventdev_queue_release(struct rte_eventdev *dev, uint8_t id)
4485 : : {
4486 : : RTE_SET_USED(dev);
4487 : : RTE_SET_USED(id);
4488 : :
4489 : : /* This function intentionally left blank. */
4490 : 0 : }
4491 : :
4492 : : static void
4493 : 0 : dlb2_eventdev_port_release(void *port)
4494 : : {
4495 : : struct dlb2_eventdev_port *ev_port = port;
4496 : : struct dlb2_port *qm_port;
4497 : :
4498 [ # # ]: 0 : if (ev_port) {
4499 : 0 : qm_port = &ev_port->qm_port;
4500 [ # # ]: 0 : if (qm_port->config_state == DLB2_CONFIGURED)
4501 : 0 : dlb2_free_qe_mem(qm_port);
4502 : : }
4503 : 0 : }
4504 : :
4505 : : static int
4506 : 0 : dlb2_eventdev_timeout_ticks(struct rte_eventdev *dev, uint64_t ns,
4507 : : uint64_t *timeout_ticks)
4508 : : {
4509 : : RTE_SET_USED(dev);
4510 : 0 : uint64_t cycles_per_ns = rte_get_timer_hz() / 1E9;
4511 : :
4512 : 0 : *timeout_ticks = ns * cycles_per_ns;
4513 : :
4514 : 0 : return 0;
4515 : : }
4516 : :
4517 : : static void
4518 : : dlb2_entry_points_init(struct rte_eventdev *dev)
4519 : : {
4520 : : struct dlb2_eventdev *dlb2;
4521 : :
4522 : : /* Expose PMD's eventdev interface */
4523 : : static struct eventdev_ops dlb2_eventdev_entry_ops = {
4524 : : .dev_infos_get = dlb2_eventdev_info_get,
4525 : : .dev_configure = dlb2_eventdev_configure,
4526 : : .dev_start = dlb2_eventdev_start,
4527 : : .dev_stop = dlb2_eventdev_stop,
4528 : : .dev_close = dlb2_eventdev_close,
4529 : : .queue_def_conf = dlb2_eventdev_queue_default_conf_get,
4530 : : .queue_setup = dlb2_eventdev_queue_setup,
4531 : : .queue_release = dlb2_eventdev_queue_release,
4532 : : .port_def_conf = dlb2_eventdev_port_default_conf_get,
4533 : : .port_setup = dlb2_eventdev_port_setup,
4534 : : .port_release = dlb2_eventdev_port_release,
4535 : : .port_link = dlb2_eventdev_port_link,
4536 : : .port_unlink = dlb2_eventdev_port_unlink,
4537 : : .port_unlinks_in_progress =
4538 : : dlb2_eventdev_port_unlinks_in_progress,
4539 : : .timeout_ticks = dlb2_eventdev_timeout_ticks,
4540 : : .dump = dlb2_eventdev_dump,
4541 : : .xstats_get = dlb2_eventdev_xstats_get,
4542 : : .xstats_get_names = dlb2_eventdev_xstats_get_names,
4543 : : .xstats_get_by_name = dlb2_eventdev_xstats_get_by_name,
4544 : : .xstats_reset = dlb2_eventdev_xstats_reset,
4545 : : .dev_selftest = test_dlb2_eventdev,
4546 : : };
4547 : :
4548 : : /* Expose PMD's eventdev interface */
4549 : :
4550 : 0 : dev->dev_ops = &dlb2_eventdev_entry_ops;
4551 : 0 : dev->enqueue = dlb2_event_enqueue;
4552 : 0 : dev->enqueue_burst = dlb2_event_enqueue_burst;
4553 : 0 : dev->enqueue_new_burst = dlb2_event_enqueue_new_burst;
4554 : 0 : dev->enqueue_forward_burst = dlb2_event_enqueue_forward_burst;
4555 : :
4556 : 0 : dlb2 = dev->data->dev_private;
4557 [ # # # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE) {
4558 : 0 : dev->dequeue = dlb2_event_dequeue_sparse;
4559 : 0 : dev->dequeue_burst = dlb2_event_dequeue_burst_sparse;
4560 : : } else {
4561 : 0 : dev->dequeue = dlb2_event_dequeue;
4562 : 0 : dev->dequeue_burst = dlb2_event_dequeue_burst;
4563 : : }
4564 : : }
4565 : :
4566 : : int
4567 : 0 : dlb2_primary_eventdev_probe(struct rte_eventdev *dev,
4568 : : const char *name,
4569 : : struct dlb2_devargs *dlb2_args)
4570 : : {
4571 : : struct dlb2_eventdev *dlb2;
4572 : : int err, i;
4573 : :
4574 : 0 : dlb2 = dev->data->dev_private;
4575 : :
4576 : 0 : dlb2->event_dev = dev; /* backlink */
4577 : :
4578 : 0 : evdev_dlb2_default_info.driver_name = name;
4579 : :
4580 : 0 : dlb2->max_num_events_override = dlb2_args->max_num_events;
4581 : 0 : dlb2->num_dir_credits_override = dlb2_args->num_dir_credits_override;
4582 : 0 : dlb2->poll_interval = dlb2_args->poll_interval;
4583 : 0 : dlb2->sw_credit_quanta = dlb2_args->sw_credit_quanta;
4584 : 0 : dlb2->hw_credit_quanta = dlb2_args->hw_credit_quanta;
4585 : 0 : dlb2->default_depth_thresh = dlb2_args->default_depth_thresh;
4586 : 0 : dlb2->vector_opts_enabled = dlb2_args->vector_opts_enabled;
4587 : 0 : dlb2->enable_cq_weight = dlb2_args->enable_cq_weight;
4588 : :
4589 : :
4590 [ # # ]: 0 : if (dlb2_args->max_cq_depth != 0)
4591 : 0 : dlb2->max_cq_depth = dlb2_args->max_cq_depth;
4592 : : else
4593 : 0 : dlb2->max_cq_depth = DLB2_DEFAULT_CQ_DEPTH;
4594 : :
4595 : 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth = dlb2->max_cq_depth;
4596 : :
4597 [ # # ]: 0 : if (dlb2_args->max_enq_depth != 0)
4598 : 0 : dlb2->max_enq_depth = dlb2_args->max_enq_depth;
4599 : : else
4600 : 0 : dlb2->max_enq_depth = DLB2_DEFAULT_CQ_DEPTH;
4601 : :
4602 : 0 : evdev_dlb2_default_info.max_event_port_enqueue_depth =
4603 : 0 : dlb2->max_enq_depth;
4604 : :
4605 : : dlb2_init_queue_depth_thresholds(dlb2,
4606 : 0 : dlb2_args->qid_depth_thresholds.val);
4607 : :
4608 : : dlb2_init_port_cos(dlb2,
4609 : 0 : dlb2_args->port_cos.cos_id);
4610 : :
4611 : 0 : dlb2_init_cos_bw(dlb2,
4612 : : &dlb2_args->cos_bw);
4613 : :
4614 : 0 : err = dlb2_iface_open(&dlb2->qm_instance, name);
4615 [ # # ]: 0 : if (err < 0) {
4616 : 0 : DLB2_LOG_ERR("could not open event hardware device, err=%d\n",
4617 : : err);
4618 : 0 : return err;
4619 : : }
4620 : :
4621 : 0 : err = dlb2_iface_get_device_version(&dlb2->qm_instance,
4622 : : &dlb2->revision);
4623 [ # # ]: 0 : if (err < 0) {
4624 : 0 : DLB2_LOG_ERR("dlb2: failed to get the device version, err=%d\n",
4625 : : err);
4626 : 0 : return err;
4627 : : }
4628 : :
4629 : 0 : err = dlb2_hw_query_resources(dlb2);
4630 [ # # ]: 0 : if (err) {
4631 : 0 : DLB2_LOG_ERR("get resources err=%d for %s\n",
4632 : : err, name);
4633 : 0 : return err;
4634 : : }
4635 : :
4636 : 0 : dlb2_iface_hardware_init(&dlb2->qm_instance);
4637 : :
4638 : : /* configure class of service */
4639 : : {
4640 : : struct dlb2_set_cos_bw_args
4641 : 0 : set_cos_bw_args = { {0} };
4642 : : int id;
4643 : : int ret = 0;
4644 : :
4645 [ # # ]: 0 : for (id = 0; id < DLB2_COS_NUM_VALS; id++) {
4646 : 0 : set_cos_bw_args.cos_id = id;
4647 : 0 : set_cos_bw_args.bandwidth = dlb2->cos_bw[id];
4648 : 0 : ret = dlb2_iface_set_cos_bw(&dlb2->qm_instance,
4649 : : &set_cos_bw_args);
4650 [ # # ]: 0 : if (ret != 0)
4651 : : break;
4652 : : }
4653 [ # # ]: 0 : if (ret) {
4654 : 0 : DLB2_LOG_ERR("dlb2: failed to configure class of service, err=%d\n",
4655 : : err);
4656 : 0 : return err;
4657 : : }
4658 : : }
4659 : :
4660 : 0 : err = dlb2_iface_get_cq_poll_mode(&dlb2->qm_instance, &dlb2->poll_mode);
4661 [ # # ]: 0 : if (err < 0) {
4662 : 0 : DLB2_LOG_ERR("dlb2: failed to get the poll mode, err=%d\n",
4663 : : err);
4664 : 0 : return err;
4665 : : }
4666 : :
4667 : : /* Complete xtstats runtime initialization */
4668 : 0 : err = dlb2_xstats_init(dlb2);
4669 [ # # ]: 0 : if (err) {
4670 : 0 : DLB2_LOG_ERR("dlb2: failed to init xstats, err=%d\n", err);
4671 : 0 : return err;
4672 : : }
4673 : :
4674 : : /* Initialize each port's token pop mode */
4675 [ # # # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_PORTS(dlb2->version); i++)
4676 : 0 : dlb2->ev_ports[i].qm_port.token_pop_mode = AUTO_POP;
4677 : :
4678 : : rte_spinlock_init(&dlb2->qm_instance.resource_lock);
4679 : :
4680 : 0 : dlb2_iface_low_level_io_init();
4681 : :
4682 : : dlb2_entry_points_init(dev);
4683 : :
4684 : : return 0;
4685 : : }
4686 : :
4687 : : int
4688 : 0 : dlb2_secondary_eventdev_probe(struct rte_eventdev *dev,
4689 : : const char *name)
4690 : : {
4691 : : struct dlb2_eventdev *dlb2;
4692 : : int err;
4693 : :
4694 : 0 : dlb2 = dev->data->dev_private;
4695 : :
4696 : 0 : evdev_dlb2_default_info.driver_name = name;
4697 : :
4698 : 0 : err = dlb2_iface_open(&dlb2->qm_instance, name);
4699 [ # # ]: 0 : if (err < 0) {
4700 : 0 : DLB2_LOG_ERR("could not open event hardware device, err=%d\n",
4701 : : err);
4702 : 0 : return err;
4703 : : }
4704 : :
4705 : 0 : err = dlb2_hw_query_resources(dlb2);
4706 [ # # ]: 0 : if (err) {
4707 : 0 : DLB2_LOG_ERR("get resources err=%d for %s\n",
4708 : : err, name);
4709 : 0 : return err;
4710 : : }
4711 : :
4712 : 0 : dlb2_iface_low_level_io_init();
4713 : :
4714 : : dlb2_entry_points_init(dev);
4715 : :
4716 : : return 0;
4717 : : }
4718 : :
4719 : : int
4720 : 0 : dlb2_parse_params(const char *params,
4721 : : const char *name,
4722 : : struct dlb2_devargs *dlb2_args,
4723 : : uint8_t version)
4724 : : {
4725 : : int ret = 0;
4726 : : static const char * const args[] = { NUMA_NODE_ARG,
4727 : : DLB2_MAX_NUM_EVENTS,
4728 : : DLB2_NUM_DIR_CREDITS,
4729 : : DEV_ID_ARG,
4730 : : DLB2_QID_DEPTH_THRESH_ARG,
4731 : : DLB2_POLL_INTERVAL_ARG,
4732 : : DLB2_SW_CREDIT_QUANTA_ARG,
4733 : : DLB2_HW_CREDIT_QUANTA_ARG,
4734 : : DLB2_DEPTH_THRESH_ARG,
4735 : : DLB2_VECTOR_OPTS_ENAB_ARG,
4736 : : DLB2_MAX_CQ_DEPTH,
4737 : : DLB2_MAX_ENQ_DEPTH,
4738 : : DLB2_PORT_COS,
4739 : : DLB2_COS_BW,
4740 : : DLB2_PRODUCER_COREMASK,
4741 : : DLB2_DEFAULT_LDB_PORT_ALLOCATION_ARG,
4742 : : DLB2_ENABLE_CQ_WEIGHT_ARG,
4743 : : NULL };
4744 : :
4745 [ # # # # ]: 0 : if (params != NULL && params[0] != '\0') {
4746 : 0 : struct rte_kvargs *kvlist = rte_kvargs_parse(params, args);
4747 : :
4748 [ # # ]: 0 : if (kvlist == NULL) {
4749 : 0 : DLB2_LOG_INFO("Ignoring unsupported parameters when creating device '%s'",
4750 : : name);
4751 : : } else {
4752 : 0 : int ret = rte_kvargs_process(kvlist, NUMA_NODE_ARG,
4753 : : set_numa_node,
4754 : 0 : &dlb2_args->socket_id);
4755 [ # # ]: 0 : if (ret != 0) {
4756 : 0 : DLB2_LOG_ERR("%s: Error parsing numa node parameter",
4757 : : name);
4758 : 0 : rte_kvargs_free(kvlist);
4759 : 0 : return ret;
4760 : : }
4761 : :
4762 : 0 : ret = rte_kvargs_process(kvlist, DLB2_MAX_NUM_EVENTS,
4763 : : set_max_num_events,
4764 : 0 : &dlb2_args->max_num_events);
4765 [ # # ]: 0 : if (ret != 0) {
4766 : 0 : DLB2_LOG_ERR("%s: Error parsing max_num_events parameter",
4767 : : name);
4768 : 0 : rte_kvargs_free(kvlist);
4769 : 0 : return ret;
4770 : : }
4771 : :
4772 [ # # ]: 0 : if (version == DLB2_HW_V2) {
4773 : 0 : ret = rte_kvargs_process(kvlist,
4774 : : DLB2_NUM_DIR_CREDITS,
4775 : : set_num_dir_credits,
4776 : 0 : &dlb2_args->num_dir_credits_override);
4777 [ # # ]: 0 : if (ret != 0) {
4778 : 0 : DLB2_LOG_ERR("%s: Error parsing num_dir_credits parameter",
4779 : : name);
4780 : 0 : rte_kvargs_free(kvlist);
4781 : 0 : return ret;
4782 : : }
4783 : : }
4784 : 0 : ret = rte_kvargs_process(kvlist, DEV_ID_ARG,
4785 : : set_dev_id,
4786 : 0 : &dlb2_args->dev_id);
4787 [ # # ]: 0 : if (ret != 0) {
4788 : 0 : DLB2_LOG_ERR("%s: Error parsing dev_id parameter",
4789 : : name);
4790 : 0 : rte_kvargs_free(kvlist);
4791 : 0 : return ret;
4792 : : }
4793 : :
4794 [ # # ]: 0 : if (version == DLB2_HW_V2) {
4795 : 0 : ret = rte_kvargs_process(
4796 : : kvlist,
4797 : : DLB2_QID_DEPTH_THRESH_ARG,
4798 : : set_qid_depth_thresh,
4799 : 0 : &dlb2_args->qid_depth_thresholds);
4800 : : } else {
4801 : 0 : ret = rte_kvargs_process(
4802 : : kvlist,
4803 : : DLB2_QID_DEPTH_THRESH_ARG,
4804 : : set_qid_depth_thresh_v2_5,
4805 : 0 : &dlb2_args->qid_depth_thresholds);
4806 : : }
4807 [ # # ]: 0 : if (ret != 0) {
4808 : 0 : DLB2_LOG_ERR("%s: Error parsing qid_depth_thresh parameter",
4809 : : name);
4810 : 0 : rte_kvargs_free(kvlist);
4811 : 0 : return ret;
4812 : : }
4813 : :
4814 : 0 : ret = rte_kvargs_process(kvlist, DLB2_POLL_INTERVAL_ARG,
4815 : : set_poll_interval,
4816 : 0 : &dlb2_args->poll_interval);
4817 [ # # ]: 0 : if (ret != 0) {
4818 : 0 : DLB2_LOG_ERR("%s: Error parsing poll interval parameter",
4819 : : name);
4820 : 0 : rte_kvargs_free(kvlist);
4821 : 0 : return ret;
4822 : : }
4823 : :
4824 : 0 : ret = rte_kvargs_process(kvlist,
4825 : : DLB2_SW_CREDIT_QUANTA_ARG,
4826 : : set_sw_credit_quanta,
4827 : 0 : &dlb2_args->sw_credit_quanta);
4828 [ # # ]: 0 : if (ret != 0) {
4829 : 0 : DLB2_LOG_ERR("%s: Error parsing sw credit quanta parameter",
4830 : : name);
4831 : 0 : rte_kvargs_free(kvlist);
4832 : 0 : return ret;
4833 : : }
4834 : :
4835 : 0 : ret = rte_kvargs_process(kvlist,
4836 : : DLB2_HW_CREDIT_QUANTA_ARG,
4837 : : set_hw_credit_quanta,
4838 : 0 : &dlb2_args->hw_credit_quanta);
4839 [ # # ]: 0 : if (ret != 0) {
4840 : 0 : DLB2_LOG_ERR("%s: Error parsing hw credit quanta parameter",
4841 : : name);
4842 : 0 : rte_kvargs_free(kvlist);
4843 : 0 : return ret;
4844 : : }
4845 : :
4846 : 0 : ret = rte_kvargs_process(kvlist, DLB2_DEPTH_THRESH_ARG,
4847 : : set_default_depth_thresh,
4848 : 0 : &dlb2_args->default_depth_thresh);
4849 [ # # ]: 0 : if (ret != 0) {
4850 : 0 : DLB2_LOG_ERR("%s: Error parsing set depth thresh parameter",
4851 : : name);
4852 : 0 : rte_kvargs_free(kvlist);
4853 : 0 : return ret;
4854 : : }
4855 : :
4856 : 0 : ret = rte_kvargs_process(kvlist,
4857 : : DLB2_VECTOR_OPTS_ENAB_ARG,
4858 : : set_vector_opts_enab,
4859 : 0 : &dlb2_args->vector_opts_enabled);
4860 [ # # ]: 0 : if (ret != 0) {
4861 : 0 : DLB2_LOG_ERR("%s: Error parsing vector opts enabled",
4862 : : name);
4863 : 0 : rte_kvargs_free(kvlist);
4864 : 0 : return ret;
4865 : : }
4866 : :
4867 : 0 : ret = rte_kvargs_process(kvlist,
4868 : : DLB2_MAX_CQ_DEPTH,
4869 : : set_max_cq_depth,
4870 : 0 : &dlb2_args->max_cq_depth);
4871 [ # # ]: 0 : if (ret != 0) {
4872 : 0 : DLB2_LOG_ERR("%s: Error parsing max cq depth",
4873 : : name);
4874 : 0 : rte_kvargs_free(kvlist);
4875 : 0 : return ret;
4876 : : }
4877 : :
4878 : 0 : ret = rte_kvargs_process(kvlist,
4879 : : DLB2_MAX_ENQ_DEPTH,
4880 : : set_max_enq_depth,
4881 : 0 : &dlb2_args->max_enq_depth);
4882 [ # # ]: 0 : if (ret != 0) {
4883 : 0 : DLB2_LOG_ERR("%s: Error parsing vector opts enabled",
4884 : : name);
4885 : 0 : rte_kvargs_free(kvlist);
4886 : 0 : return ret;
4887 : : }
4888 : :
4889 : 0 : ret = rte_kvargs_process(kvlist,
4890 : : DLB2_PORT_COS,
4891 : : set_port_cos,
4892 : 0 : &dlb2_args->port_cos);
4893 [ # # ]: 0 : if (ret != 0) {
4894 : 0 : DLB2_LOG_ERR("%s: Error parsing port cos",
4895 : : name);
4896 : 0 : rte_kvargs_free(kvlist);
4897 : 0 : return ret;
4898 : : }
4899 : :
4900 : 0 : ret = rte_kvargs_process(kvlist,
4901 : : DLB2_COS_BW,
4902 : : set_cos_bw,
4903 : 0 : &dlb2_args->cos_bw);
4904 [ # # ]: 0 : if (ret != 0) {
4905 : 0 : DLB2_LOG_ERR("%s: Error parsing cos_bw",
4906 : : name);
4907 : 0 : rte_kvargs_free(kvlist);
4908 : 0 : return ret;
4909 : : }
4910 : :
4911 : :
4912 : 0 : ret = rte_kvargs_process(kvlist,
4913 : : DLB2_PRODUCER_COREMASK,
4914 : : set_producer_coremask,
4915 : 0 : &dlb2_args->producer_coremask);
4916 [ # # ]: 0 : if (ret != 0) {
4917 : 0 : DLB2_LOG_ERR(
4918 : : "%s: Error parsing producer coremask",
4919 : : name);
4920 : 0 : rte_kvargs_free(kvlist);
4921 : 0 : return ret;
4922 : : }
4923 : :
4924 : 0 : ret = rte_kvargs_process(kvlist,
4925 : : DLB2_DEFAULT_LDB_PORT_ALLOCATION_ARG,
4926 : : set_default_ldb_port_allocation,
4927 : 0 : &dlb2_args->default_ldb_port_allocation);
4928 [ # # ]: 0 : if (ret != 0) {
4929 : 0 : DLB2_LOG_ERR("%s: Error parsing ldb default port allocation arg",
4930 : : name);
4931 : 0 : rte_kvargs_free(kvlist);
4932 : 0 : return ret;
4933 : : }
4934 : :
4935 : 0 : ret = rte_kvargs_process(kvlist,
4936 : : DLB2_ENABLE_CQ_WEIGHT_ARG,
4937 : : set_enable_cq_weight,
4938 : 0 : &dlb2_args->enable_cq_weight);
4939 [ # # ]: 0 : if (ret != 0) {
4940 : 0 : DLB2_LOG_ERR("%s: Error parsing enable_cq_weight arg",
4941 : : name);
4942 : 0 : rte_kvargs_free(kvlist);
4943 : 0 : return ret;
4944 : : }
4945 : :
4946 : 0 : rte_kvargs_free(kvlist);
4947 : : }
4948 : : }
4949 : : return ret;
4950 : : }
4951 [ - + ]: 238 : RTE_LOG_REGISTER_DEFAULT(eventdev_dlb2_log_level, NOTICE);
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