Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #ifndef _IAVF_RXTX_H_
6 : : #define _IAVF_RXTX_H_
7 : :
8 : : /* IAVF does not support 16-byte descriptors */
9 : : #ifdef RTE_NET_INTEL_USE_16BYTE_DESC
10 : : #undef RTE_NET_INTEL_USE_16BYTE_DESC
11 : : #endif
12 : :
13 : : #include "../common/rx.h"
14 : : #include "../common/tx.h"
15 : :
16 : : /* In QLEN must be whole number of 32 descriptors. */
17 : : #define IAVF_ALIGN_RING_DESC 32
18 : : #define IAVF_MIN_RING_DESC 64
19 : : #define IAVF_MAX_RING_DESC (8192 - 32)
20 : : #define IAVF_DMA_MEM_ALIGN 4096
21 : : /* Base address of the HW descriptor ring should be 128B aligned. */
22 : : #define IAVF_RING_BASE_ALIGN 128
23 : :
24 : : /* used for Rx Bulk Allocate */
25 : : #define IAVF_RX_MAX_BURST CI_RX_MAX_BURST
26 : :
27 : : /* Max data buffer size must be 16K - 128 bytes */
28 : : #define IAVF_RX_MAX_DATA_BUF_SIZE (16 * 1024 - 128)
29 : :
30 : : /* used for Vector PMD */
31 : : #define IAVF_VPMD_RX_BURST CI_VPMD_RX_BURST
32 : : #define IAVF_VPMD_RXQ_REARM_THRESH CI_VPMD_RX_REARM_THRESH
33 : : #define IAVF_VPMD_DESCS_PER_LOOP CI_VPMD_DESCS_PER_LOOP
34 : : #define IAVF_VPMD_DESCS_PER_LOOP_WIDE CI_VPMD_DESCS_PER_LOOP_WIDE
35 : :
36 : : /* basic scalar path */
37 : : #define IAVF_TX_SCALAR_OFFLOADS ( \
38 : : RTE_ETH_TX_OFFLOAD_VLAN_INSERT | \
39 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM | \
40 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM | \
41 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM | \
42 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM | \
43 : : RTE_ETH_TX_OFFLOAD_TCP_TSO | \
44 : : RTE_ETH_TX_OFFLOAD_UDP_TSO | \
45 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
46 : : RTE_ETH_TX_OFFLOAD_VXLAN_TNL_TSO | \
47 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT | \
48 : : RTE_ETH_TX_OFFLOAD_GRE_TNL_TSO | \
49 : : RTE_ETH_TX_OFFLOAD_IPIP_TNL_TSO | \
50 : : RTE_ETH_TX_OFFLOAD_GENEVE_TNL_TSO | \
51 : : RTE_ETH_TX_OFFLOAD_MULTI_SEGS | \
52 : : RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE | \
53 : : RTE_ETH_TX_OFFLOAD_SECURITY | \
54 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM)
55 : :
56 : : /* basic scalar path */
57 : : #define IAVF_RX_SCALAR_OFFLOADS ( \
58 : : RTE_ETH_RX_OFFLOAD_VLAN_STRIP | \
59 : : RTE_ETH_RX_OFFLOAD_QINQ_STRIP | \
60 : : RTE_ETH_RX_OFFLOAD_IPV4_CKSUM | \
61 : : RTE_ETH_RX_OFFLOAD_UDP_CKSUM | \
62 : : RTE_ETH_RX_OFFLOAD_TCP_CKSUM | \
63 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
64 : : RTE_ETH_RX_OFFLOAD_SCATTER | \
65 : : RTE_ETH_RX_OFFLOAD_VLAN_FILTER | \
66 : : RTE_ETH_RX_OFFLOAD_VLAN_EXTEND | \
67 : : RTE_ETH_RX_OFFLOAD_RSS_HASH | \
68 : : RTE_ETH_RX_OFFLOAD_OUTER_UDP_CKSUM | \
69 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC)
70 : : /* scalar path that uses the flex rx desc */
71 : : #define IAVF_RX_SCALAR_FLEX_OFFLOADS ( \
72 : : IAVF_RX_SCALAR_OFFLOADS | \
73 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
74 : : RTE_ETH_RX_OFFLOAD_SECURITY)
75 : : /* basic vector paths */
76 : : #define IAVF_RX_VECTOR_OFFLOADS ( \
77 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC | \
78 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
79 : : RTE_ETH_RX_OFFLOAD_SCATTER)
80 : : /* vector paths that use the flex rx desc */
81 : : #define IAVF_RX_VECTOR_FLEX_OFFLOADS ( \
82 : : IAVF_RX_VECTOR_OFFLOADS | \
83 : : RTE_ETH_RX_OFFLOAD_SECURITY)
84 : : /* vector offload paths */
85 : : #define IAVF_RX_VECTOR_OFFLOAD_OFFLOADS ( \
86 : : IAVF_RX_VECTOR_OFFLOADS | \
87 : : RTE_ETH_RX_OFFLOAD_CHECKSUM | \
88 : : RTE_ETH_RX_OFFLOAD_SCTP_CKSUM | \
89 : : RTE_ETH_RX_OFFLOAD_VLAN_STRIP | \
90 : : RTE_ETH_RX_OFFLOAD_VLAN_FILTER | \
91 : : RTE_ETH_RX_OFFLOAD_VLAN_EXTEND | \
92 : : RTE_ETH_RX_OFFLOAD_RSS_HASH)
93 : : /* vector offload paths that use the flex rx desc */
94 : : #define IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS ( \
95 : : IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | \
96 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
97 : : RTE_ETH_RX_OFFLOAD_SECURITY)
98 : :
99 : : /**
100 : : * According to the vlan capabilities returned by the driver and FW, the vlan tci
101 : : * needs to be inserted to the L2TAG1 or L2TAG2 fields.
102 : : * If L2TAG1, it should be inserted to the L2TAG1 field in data desc.
103 : : * If L2TAG2, it should be inserted to the L2TAG2 field in ctx desc.
104 : : * Besides, tunneling parameters and other fields need be configured in ctx desc
105 : : * if the outer checksum offload is enabled.
106 : : */
107 : :
108 : : #define IAVF_VECTOR_PATH 0
109 : : #define IAVF_VECTOR_OFFLOAD_PATH 1
110 : : #define IAVF_VECTOR_CTX_OFFLOAD_PATH 2
111 : : #define IAVF_VECTOR_CTX_PATH 3
112 : :
113 : : #define DEFAULT_TX_RS_THRESH 32
114 : : #define DEFAULT_TX_FREE_THRESH 32
115 : :
116 : : #define IAVF_MIN_TSO_MSS 256
117 : : #define IAVF_MAX_TSO_MSS 9668
118 : : #define IAVF_TSO_MAX_SEG UINT8_MAX
119 : : #define IAVF_TX_MAX_MTU_SEG 8
120 : :
121 : : #define IAVF_TX_MIN_PKT_LEN 17
122 : :
123 : : #define IAVF_TX_OFFLOAD_MASK ( \
124 : : RTE_MBUF_F_TX_OUTER_IPV6 | \
125 : : RTE_MBUF_F_TX_OUTER_IPV4 | \
126 : : RTE_MBUF_F_TX_IPV6 | \
127 : : RTE_MBUF_F_TX_IPV4 | \
128 : : RTE_MBUF_F_TX_VLAN | \
129 : : RTE_MBUF_F_TX_IP_CKSUM | \
130 : : RTE_MBUF_F_TX_L4_MASK | \
131 : : RTE_MBUF_F_TX_TCP_SEG | \
132 : : RTE_MBUF_F_TX_UDP_SEG | \
133 : : RTE_MBUF_F_TX_TUNNEL_MASK | \
134 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
135 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | \
136 : : RTE_MBUF_F_TX_SEC_OFFLOAD)
137 : :
138 : : #define IAVF_TX_OFFLOAD_NOTSUP_MASK \
139 : : (RTE_MBUF_F_TX_OFFLOAD_MASK ^ IAVF_TX_OFFLOAD_MASK)
140 : :
141 : : #define IAVF_CHECK_TX_LLDP(m, ptype_lldp_enabled) \
142 : : ((ptype_lldp_enabled) && \
143 : : ((m)->packet_type & RTE_PTYPE_L2_MASK) == RTE_PTYPE_L2_ETHER_LLDP)
144 : :
145 : : extern uint64_t iavf_timestamp_dynflag;
146 : : extern int iavf_timestamp_dynfield_offset;
147 : :
148 : : typedef void (*iavf_rxd_to_pkt_fields_t)(struct ci_rx_queue *rxq,
149 : : struct rte_mbuf *mb,
150 : : volatile union ci_rx_flex_desc *rxdp);
151 : :
152 : : struct iavf_rxq_ops {
153 : : void (*release_mbufs)(struct ci_rx_queue *rxq);
154 : : };
155 : :
156 : : struct iavf_txq_ops {
157 : : void (*release_mbufs)(struct ci_tx_queue *txq);
158 : : };
159 : :
160 : :
161 : : struct iavf_rx_queue_stats {
162 : : uint64_t reserved;
163 : : struct iavf_ipsec_crypto_stats ipsec_crypto;
164 : : };
165 : :
166 : : /* Rx Flex Descriptor
167 : : * RxDID Profile ID 16-21
168 : : * Flex-field 0: RSS hash lower 16-bits
169 : : * Flex-field 1: RSS hash upper 16-bits
170 : : * Flex-field 2: Flow ID lower 16-bits
171 : : * Flex-field 3: Flow ID upper 16-bits
172 : : * Flex-field 4: AUX0
173 : : * Flex-field 5: AUX1
174 : : */
175 : : struct iavf_32b_rx_flex_desc_comms {
176 : : /* Qword 0 */
177 : : u8 rxdid;
178 : : u8 mir_id_umb_cast;
179 : : __le16 ptype_flexi_flags0;
180 : : __le16 pkt_len;
181 : : __le16 hdr_len_sph_flex_flags1;
182 : :
183 : : /* Qword 1 */
184 : : __le16 status_error0;
185 : : __le16 l2tag1;
186 : : __le32 rss_hash;
187 : :
188 : : /* Qword 2 */
189 : : __le16 status_error1;
190 : : u8 flexi_flags2;
191 : : u8 ts_low;
192 : : __le16 l2tag2_1st;
193 : : __le16 l2tag2_2nd;
194 : :
195 : : /* Qword 3 */
196 : : __le32 flow_id;
197 : : union {
198 : : struct {
199 : : __le16 aux0;
200 : : __le16 aux1;
201 : : } flex;
202 : : __le32 ts_high;
203 : : } flex_ts;
204 : : };
205 : :
206 : : /* Rx Flex Descriptor
207 : : * RxDID Profile ID 22-23 (swap Hash and FlowID)
208 : : * Flex-field 0: Flow ID lower 16-bits
209 : : * Flex-field 1: Flow ID upper 16-bits
210 : : * Flex-field 2: RSS hash lower 16-bits
211 : : * Flex-field 3: RSS hash upper 16-bits
212 : : * Flex-field 4: AUX0
213 : : * Flex-field 5: AUX1
214 : : */
215 : : struct iavf_32b_rx_flex_desc_comms_ovs {
216 : : /* Qword 0 */
217 : : u8 rxdid;
218 : : u8 mir_id_umb_cast;
219 : : __le16 ptype_flexi_flags0;
220 : : __le16 pkt_len;
221 : : __le16 hdr_len_sph_flex_flags1;
222 : :
223 : : /* Qword 1 */
224 : : __le16 status_error0;
225 : : __le16 l2tag1;
226 : : __le32 flow_id;
227 : :
228 : : /* Qword 2 */
229 : : __le16 status_error1;
230 : : u8 flexi_flags2;
231 : : u8 ts_low;
232 : : __le16 l2tag2_1st;
233 : : __le16 l2tag2_2nd;
234 : :
235 : : /* Qword 3 */
236 : : __le32 rss_hash;
237 : : union {
238 : : struct {
239 : : __le16 aux0;
240 : : __le16 aux1;
241 : : } flex;
242 : : __le32 ts_high;
243 : : } flex_ts;
244 : : };
245 : :
246 : : /* Rx Flex Descriptor
247 : : * RxDID Profile ID 24 Inline IPsec
248 : : * Flex-field 0: RSS hash lower 16-bits
249 : : * Flex-field 1: RSS hash upper 16-bits
250 : : * Flex-field 2: Flow ID lower 16-bits
251 : : * Flex-field 3: Flow ID upper 16-bits
252 : : * Flex-field 4: Inline IPsec SAID lower 16-bits
253 : : * Flex-field 5: Inline IPsec SAID upper 16-bits
254 : : */
255 : : struct iavf_32b_rx_flex_desc_comms_ipsec {
256 : : /* Qword 0 */
257 : : u8 rxdid;
258 : : u8 mir_id_umb_cast;
259 : : __le16 ptype_flexi_flags0;
260 : : __le16 pkt_len;
261 : : __le16 hdr_len_sph_flex_flags1;
262 : :
263 : : /* Qword 1 */
264 : : __le16 status_error0;
265 : : __le16 l2tag1;
266 : : __le32 rss_hash;
267 : :
268 : : /* Qword 2 */
269 : : __le16 status_error1;
270 : : u8 flexi_flags2;
271 : : u8 ts_low;
272 : : __le16 l2tag2_1st;
273 : : __le16 l2tag2_2nd;
274 : :
275 : : /* Qword 3 */
276 : : __le32 flow_id;
277 : : __le32 ipsec_said;
278 : : };
279 : :
280 : : enum iavf_rxtx_rel_mbufs_type {
281 : : IAVF_REL_MBUFS_DEFAULT = 0,
282 : : IAVF_REL_MBUFS_VEC = 1,
283 : : IAVF_REL_MBUFS_NEON_VEC = 2,
284 : : };
285 : :
286 : : /* Receive Flex Descriptor profile IDs: There are a total
287 : : * of 64 profiles where profile IDs 0/1 are for legacy; and
288 : : * profiles 2-63 are flex profiles that can be programmed
289 : : * with a specific metadata (profile 7 reserved for HW)
290 : : */
291 : : enum iavf_rxdid {
292 : : IAVF_RXDID_LEGACY_0 = 0,
293 : : IAVF_RXDID_LEGACY_1 = 1,
294 : : IAVF_RXDID_FLEX_NIC = 2,
295 : : IAVF_RXDID_FLEX_NIC_2 = 6,
296 : : IAVF_RXDID_HW = 7,
297 : : IAVF_RXDID_COMMS_GENERIC = 16,
298 : : IAVF_RXDID_COMMS_AUX_VLAN = 17,
299 : : IAVF_RXDID_COMMS_AUX_IPV4 = 18,
300 : : IAVF_RXDID_COMMS_AUX_IPV6 = 19,
301 : : IAVF_RXDID_COMMS_AUX_IPV6_FLOW = 20,
302 : : IAVF_RXDID_COMMS_AUX_TCP = 21,
303 : : IAVF_RXDID_COMMS_OVS_1 = 22,
304 : : IAVF_RXDID_COMMS_OVS_2 = 23,
305 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO = 24,
306 : : IAVF_RXDID_COMMS_AUX_IP_OFFSET = 25,
307 : : IAVF_RXDID_LAST = 63,
308 : : };
309 : :
310 : : enum iavf_rx_flex_desc_status_error_0_bits {
311 : : /* Note: These are predefined bit offsets */
312 : : IAVF_RX_FLEX_DESC_STATUS0_DD_S = 0,
313 : : IAVF_RX_FLEX_DESC_STATUS0_EOF_S,
314 : : IAVF_RX_FLEX_DESC_STATUS0_HBO_S,
315 : : IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S,
316 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S,
317 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S,
318 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S,
319 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S,
320 : : IAVF_RX_FLEX_DESC_STATUS0_LPBK_S,
321 : : IAVF_RX_FLEX_DESC_STATUS0_IPV6EXADD_S,
322 : : IAVF_RX_FLEX_DESC_STATUS0_RXE_S,
323 : : IAVF_RX_FLEX_DESC_STATUS0_CRCP_S,
324 : : IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S,
325 : : IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S,
326 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD0_VALID_S,
327 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD1_VALID_S,
328 : : IAVF_RX_FLEX_DESC_STATUS0_LAST /* this entry must be last!!! */
329 : : };
330 : :
331 : : enum iavf_rx_flex_desc_status_error_1_bits {
332 : : /* Note: These are predefined bit offsets */
333 : : /* Bits 3:0 are reserved for inline ipsec status */
334 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0 = 0,
335 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1,
336 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2,
337 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3,
338 : : IAVF_RX_FLEX_DESC_STATUS1_NAT_S,
339 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED,
340 : : /* [10:6] reserved */
341 : : IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S = 11,
342 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD2_VALID_S = 12,
343 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD3_VALID_S = 13,
344 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S = 14,
345 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S = 15,
346 : : IAVF_RX_FLEX_DESC_STATUS1_LAST /* this entry must be last!!! */
347 : : };
348 : :
349 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK ( \
350 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0) | \
351 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1) | \
352 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2) | \
353 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3))
354 : :
355 : : enum iavf_rx_flex_desc_ipsec_crypto_status {
356 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS = 0,
357 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS,
358 : : IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED,
359 : : IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL,
360 : : IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR,
361 : : /* Reserved */
362 : : IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR = 0xF
363 : : };
364 : :
365 : :
366 : :
367 : : #define IAVF_TXD_DATA_QW1_DTYPE_SHIFT (0)
368 : : #define IAVF_TXD_DATA_QW1_DTYPE_MASK (0xFUL << CI_TXD_QW1_DTYPE_S)
369 : :
370 : : #define IAVF_TXD_DATA_QW1_CMD_SHIFT (4)
371 : : #define IAVF_TXD_DATA_QW1_CMD_MASK (0x3FFUL << IAVF_TXD_DATA_QW1_CMD_SHIFT)
372 : :
373 : : #define IAVF_TXD_DATA_QW1_OFFSET_SHIFT (16)
374 : : #define IAVF_TXD_DATA_QW1_OFFSET_MASK (0x3FFFFULL << \
375 : : IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
376 : :
377 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT (IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
378 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_MASK \
379 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT)
380 : :
381 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT \
382 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
383 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_MASK \
384 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT)
385 : :
386 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT \
387 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
388 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_MASK \
389 : : (0xFUL << IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT)
390 : :
391 : : #define IAVF_TXD_DATA_QW1_MACLEN_MASK \
392 : : (0x7FUL << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT)
393 : : #define IAVF_TXD_DATA_QW1_IPLEN_MASK \
394 : : (0x7FUL << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
395 : : #define IAVF_TXD_DATA_QW1_L4LEN_MASK \
396 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
397 : : #define IAVF_TXD_DATA_QW1_FCLEN_MASK \
398 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
399 : :
400 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT (34)
401 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK \
402 : : (0x3FFFULL << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT)
403 : :
404 : : #define IAVF_TXD_DATA_QW1_L2TAG1_SHIFT (48)
405 : : #define IAVF_TXD_DATA_QW1_L2TAG1_MASK \
406 : : (0xFFFFULL << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT)
407 : :
408 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT (11)
409 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_MASK \
410 : : (0x7UL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT)
411 : :
412 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT (14)
413 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_MASK \
414 : : (0xFUL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT)
415 : :
416 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT (30)
417 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_MASK \
418 : : (0x3FFFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
419 : :
420 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_SHIFT (30)
421 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_MASK \
422 : : (0x3FUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
423 : :
424 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT (50)
425 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_MASK \
426 : : (0x3FFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT)
427 : :
428 : : #define IAVF_TXD_CTX_QW0_L2TAG2_PARAM (32)
429 : : #define IAVF_TXD_CTX_QW0_L2TAG2_MASK (0xFFFFUL)
430 : :
431 : :
432 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK (0xFFFFF)
433 : :
434 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
435 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
436 : :
437 : :
438 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
439 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
440 : :
441 : : /* for iavf_32b_rx_flex_desc.pkt_len member */
442 : : #define IAVF_RX_FLX_DESC_PKT_LEN_M (0x3FFF) /* 14-bits */
443 : :
444 : : /* Valid indicator bit for the time_stamp_low field */
445 : : #define IAVF_RX_FLX_DESC_TS_VALID (0x1UL)
446 : :
447 : : #define IAVF_TX_DRAIN_TIMEOUT_US 10000 /* total drain budget: 10 ms */
448 : : #define IAVF_TX_DRAIN_SETTLE_US 100 /* let in-flight burst land */
449 : : #define IAVF_TX_DRAIN_POLL_US 50 /* poll interval */
450 : : #define IAVF_TX_DRAIN_IDLE_MAX 20 /* ~1 ms of no RS write-back */
451 : :
452 : : int iavf_dev_rx_queue_setup(struct rte_eth_dev *dev,
453 : : uint16_t queue_idx,
454 : : uint16_t nb_desc,
455 : : unsigned int socket_id,
456 : : const struct rte_eth_rxconf *rx_conf,
457 : : struct rte_mempool *mp);
458 : :
459 : : int iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id);
460 : : int iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id);
461 : : void iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
462 : : int iavf_rx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
463 : : struct rte_eth_burst_mode *mode);
464 : : int iavf_tx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
465 : : struct rte_eth_burst_mode *mode);
466 : : int iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
467 : : uint16_t queue_idx,
468 : : uint16_t nb_desc,
469 : : unsigned int socket_id,
470 : : const struct rte_eth_txconf *tx_conf);
471 : : int iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id);
472 : : int iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id);
473 : : int iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt);
474 : : void iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
475 : : void iavf_stop_queues(struct rte_eth_dev *dev);
476 : : uint16_t iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
477 : : uint16_t nb_pkts);
478 : : uint16_t iavf_recv_pkts_flex_rxd(void *rx_queue,
479 : : struct rte_mbuf **rx_pkts,
480 : : uint16_t nb_pkts);
481 : : uint16_t iavf_recv_scattered_pkts(void *rx_queue,
482 : : struct rte_mbuf **rx_pkts,
483 : : uint16_t nb_pkts);
484 : : uint16_t iavf_recv_scattered_pkts_flex_rxd(void *rx_queue,
485 : : struct rte_mbuf **rx_pkts,
486 : : uint16_t nb_pkts);
487 : : uint16_t iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
488 : : uint16_t nb_pkts);
489 : : uint16_t iavf_prep_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
490 : : uint16_t nb_pkts);
491 : : void iavf_set_rx_function(struct rte_eth_dev *dev);
492 : : void iavf_set_tx_function(struct rte_eth_dev *dev);
493 : : void iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
494 : : struct rte_eth_rxq_info *qinfo);
495 : : void iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
496 : : struct rte_eth_txq_info *qinfo);
497 : : int iavf_dev_rxq_count(void *rx_queue);
498 : : int iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset);
499 : : int iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset);
500 : :
501 : : uint16_t iavf_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
502 : : uint16_t nb_pkts);
503 : : uint16_t iavf_recv_pkts_vec_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
504 : : uint16_t nb_pkts);
505 : : uint16_t iavf_recv_scattered_pkts_vec(void *rx_queue,
506 : : struct rte_mbuf **rx_pkts,
507 : : uint16_t nb_pkts);
508 : : uint16_t iavf_recv_scattered_pkts_vec_flex_rxd(void *rx_queue,
509 : : struct rte_mbuf **rx_pkts,
510 : : uint16_t nb_pkts);
511 : : uint16_t iavf_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
512 : : uint16_t nb_pkts);
513 : : uint16_t iavf_recv_pkts_vec_avx2_offload(void *rx_queue, struct rte_mbuf **rx_pkts,
514 : : uint16_t nb_pkts);
515 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd(void *rx_queue,
516 : : struct rte_mbuf **rx_pkts,
517 : : uint16_t nb_pkts);
518 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
519 : : struct rte_mbuf **rx_pkts,
520 : : uint16_t nb_pkts);
521 : : uint16_t iavf_recv_scattered_pkts_vec_avx2(void *rx_queue,
522 : : struct rte_mbuf **rx_pkts,
523 : : uint16_t nb_pkts);
524 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_offload(void *rx_queue,
525 : : struct rte_mbuf **rx_pkts,
526 : : uint16_t nb_pkts);
527 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd(void *rx_queue,
528 : : struct rte_mbuf **rx_pkts,
529 : : uint16_t nb_pkts);
530 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
531 : : struct rte_mbuf **rx_pkts,
532 : : uint16_t nb_pkts);
533 : : uint16_t iavf_xmit_pkts_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
534 : : uint16_t nb_pkts);
535 : : uint16_t iavf_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
536 : : uint16_t nb_pkts);
537 : : uint16_t iavf_xmit_pkts_vec_avx2_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
538 : : uint16_t nb_pkts);
539 : : uint16_t iavf_xmit_pkts_vec_avx2_ctx(void *tx_queue, struct rte_mbuf **tx_pkts,
540 : : uint16_t nb_pkts);
541 : : uint16_t iavf_xmit_pkts_vec_avx2_ctx_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
542 : : uint16_t nb_pkts);
543 : : int iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc);
544 : : int iavf_rx_vec_dev_check(struct rte_eth_dev *dev);
545 : : int iavf_tx_vec_dev_check(struct rte_eth_dev *dev);
546 : : int iavf_rxq_vec_setup(struct ci_rx_queue *rxq);
547 : : uint16_t iavf_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
548 : : uint16_t nb_pkts);
549 : : uint16_t iavf_recv_pkts_vec_avx512_offload(void *rx_queue,
550 : : struct rte_mbuf **rx_pkts,
551 : : uint16_t nb_pkts);
552 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd(void *rx_queue,
553 : : struct rte_mbuf **rx_pkts,
554 : : uint16_t nb_pkts);
555 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
556 : : struct rte_mbuf **rx_pkts,
557 : : uint16_t nb_pkts);
558 : : uint16_t iavf_recv_scattered_pkts_vec_avx512(void *rx_queue,
559 : : struct rte_mbuf **rx_pkts,
560 : : uint16_t nb_pkts);
561 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_offload(void *rx_queue,
562 : : struct rte_mbuf **rx_pkts,
563 : : uint16_t nb_pkts);
564 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd(void *rx_queue,
565 : : struct rte_mbuf **rx_pkts,
566 : : uint16_t nb_pkts);
567 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
568 : : struct rte_mbuf **rx_pkts,
569 : : uint16_t nb_pkts);
570 : : uint16_t iavf_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
571 : : uint16_t nb_pkts);
572 : : uint16_t iavf_xmit_pkts_vec_avx512_offload(void *tx_queue,
573 : : struct rte_mbuf **tx_pkts,
574 : : uint16_t nb_pkts);
575 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
576 : : uint16_t nb_pkts);
577 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx(void *tx_queue, struct rte_mbuf **tx_pkts,
578 : : uint16_t nb_pkts);
579 : : int iavf_txq_vec_setup_avx512(struct ci_tx_queue *txq);
580 : :
581 : : uint8_t iavf_proto_xtr_type_to_rxdid(uint8_t xtr_type);
582 : :
583 : : void iavf_set_default_ptype_table(struct rte_eth_dev *dev);
584 : : void iavf_rx_queue_release_mbufs_vec(struct ci_rx_queue *rxq);
585 : : void iavf_rx_queue_release_mbufs_neon(struct ci_rx_queue *rxq);
586 : : enum rte_vect_max_simd iavf_get_max_simd_bitwidth(void);
587 : : void iavf_dev_tx_drain(struct rte_eth_dev *dev);
588 : :
589 : : static inline
590 : : void iavf_dump_rx_descriptor(struct ci_rx_queue *rxq,
591 : : const volatile void *desc,
592 : : uint16_t rx_id)
593 : : {
594 : : const volatile union ci_rx_desc *rx_desc = desc;
595 : :
596 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64
597 : : " QW2: 0x%016"PRIx64" QW3: 0x%016"PRIx64"\n", rxq->queue_id,
598 : : rx_id, rx_desc->read.pkt_addr, rx_desc->read.hdr_addr,
599 : : rx_desc->read.rsvd1, rx_desc->read.rsvd2);
600 : : }
601 : :
602 : : /* All the descriptors are 16 bytes, so just use one of them
603 : : * to print the qwords
604 : : */
605 : : static inline
606 : : void iavf_dump_tx_descriptor(const struct ci_tx_queue *txq,
607 : : const volatile void *desc, uint16_t tx_id)
608 : : {
609 : : const char *name;
610 : : const volatile struct ci_tx_desc *tx_desc = desc;
611 : : enum iavf_tx_desc_dtype_value type;
612 : :
613 : :
614 : : type = (enum iavf_tx_desc_dtype_value)
615 : : rte_le_to_cpu_64(tx_desc->cmd_type_offset_bsz &
616 : : rte_cpu_to_le_64(IAVF_TXD_DATA_QW1_DTYPE_MASK));
617 : : switch (type) {
618 : : case CI_TX_DESC_DTYPE_DATA:
619 : : name = "Tx_data_desc";
620 : : break;
621 : : case IAVF_TX_DESC_DTYPE_CONTEXT:
622 : : name = "Tx_context_desc";
623 : : break;
624 : : case IAVF_TX_DESC_DTYPE_IPSEC:
625 : : name = "Tx_IPsec_desc";
626 : : break;
627 : : default:
628 : : name = "unknown_desc";
629 : : break;
630 : : }
631 : :
632 : : printf("Queue %d %s %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
633 : : txq->queue_id, name, tx_id, tx_desc->buffer_addr,
634 : : tx_desc->cmd_type_offset_bsz);
635 : : }
636 : :
637 : : #define FDIR_PROC_ENABLE_PER_QUEUE(ad, on) do { \
638 : : int i; \
639 : : for (i = 0; i < (ad)->dev_data->nb_rx_queues; i++) { \
640 : : struct ci_rx_queue *rxq = (ad)->dev_data->rx_queues[i]; \
641 : : if (!rxq) \
642 : : continue; \
643 : : rxq->fdir_enabled = on; \
644 : : } \
645 : : PMD_DRV_LOG(DEBUG, "FDIR processing on RX set to %d", on); \
646 : : } while (0)
647 : :
648 : : /* Enable/disable flow director Rx processing in data path. */
649 : : static inline
650 : 0 : void iavf_fdir_rx_proc_enable(struct iavf_adapter *ad, bool on)
651 : : {
652 [ # # ]: 0 : if (on) {
653 : : /* enable flow director processing */
654 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
655 : 0 : ad->fdir_ref_cnt++;
656 : : } else {
657 [ # # ]: 0 : if (ad->fdir_ref_cnt >= 1) {
658 : 0 : ad->fdir_ref_cnt--;
659 : :
660 [ # # ]: 0 : if (ad->fdir_ref_cnt == 0)
661 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
662 : : }
663 : : }
664 : 0 : }
665 : :
666 : : static inline
667 : : uint64_t iavf_tstamp_convert_32b_64b(uint64_t time, uint32_t in_timestamp)
668 : : {
669 : : const uint64_t mask = 0xFFFFFFFF;
670 : : uint32_t delta;
671 : : uint64_t ns;
672 : :
673 : 0 : delta = (in_timestamp - (uint32_t)(time & mask));
674 [ # # # # : 0 : if (delta > (mask / 2)) {
# # ]
675 : 0 : delta = ((uint32_t)(time & mask) - in_timestamp);
676 : 0 : ns = time - delta;
677 : : } else {
678 : 0 : ns = time + delta;
679 : : }
680 : :
681 : : return ns;
682 : : }
683 : :
684 : : #ifdef RTE_LIBRTE_IAVF_DEBUG_DUMP_DESC
685 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) \
686 : : iavf_dump_rx_descriptor(rxq, desc, rx_id)
687 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) \
688 : : iavf_dump_tx_descriptor(txq, desc, tx_id)
689 : : #else
690 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) do { } while (0)
691 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) do { } while (0)
692 : : #endif
693 : :
694 : : #endif /* _IAVF_RXTX_H_ */
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