Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2015-2020 Beijing WangXun Technology Co., Ltd.
3 : : * Copyright(c) 2010-2017 Intel Corporation
4 : : */
5 : :
6 : : #include <stdio.h>
7 : : #include <errno.h>
8 : : #include <stdint.h>
9 : : #include <string.h>
10 : : #include <rte_common.h>
11 : : #include <ethdev_pci.h>
12 : :
13 : : #include <rte_interrupts.h>
14 : : #include <rte_log.h>
15 : : #include <rte_debug.h>
16 : : #include <rte_pci.h>
17 : : #include <rte_memory.h>
18 : : #include <rte_eal.h>
19 : : #include <rte_alarm.h>
20 : : #include <rte_kvargs.h>
21 : :
22 : : #include "txgbe_logs.h"
23 : : #include "base/txgbe.h"
24 : : #include "txgbe_ethdev.h"
25 : : #include "txgbe_rxtx.h"
26 : : #include "txgbe_regs_group.h"
27 : :
28 : : static const struct reg_info txgbe_regs_general[] = {
29 : : {TXGBE_RST, 1, 1, "TXGBE_RST"},
30 : : {TXGBE_STAT, 1, 1, "TXGBE_STAT"},
31 : : {TXGBE_PORTCTL, 1, 1, "TXGBE_PORTCTL"},
32 : : {TXGBE_SDP, 1, 1, "TXGBE_SDP"},
33 : : {TXGBE_SDPCTL, 1, 1, "TXGBE_SDPCTL"},
34 : : {TXGBE_LEDCTL, 1, 1, "TXGBE_LEDCTL"},
35 : : {0, 0, 0, ""}
36 : : };
37 : :
38 : : static const struct reg_info txgbe_regs_nvm[] = {
39 : : {0, 0, 0, ""}
40 : : };
41 : :
42 : : static const struct reg_info txgbe_regs_interrupt[] = {
43 : : {0, 0, 0, ""}
44 : : };
45 : :
46 : : static const struct reg_info txgbe_regs_fctl_others[] = {
47 : : {0, 0, 0, ""}
48 : : };
49 : :
50 : : static const struct reg_info txgbe_regs_rxdma[] = {
51 : : {0, 0, 0, ""}
52 : : };
53 : :
54 : : static const struct reg_info txgbe_regs_rx[] = {
55 : : {0, 0, 0, ""}
56 : : };
57 : :
58 : : static struct reg_info txgbe_regs_tx[] = {
59 : : {0, 0, 0, ""}
60 : : };
61 : :
62 : : static const struct reg_info txgbe_regs_wakeup[] = {
63 : : {0, 0, 0, ""}
64 : : };
65 : :
66 : : static const struct reg_info txgbe_regs_dcb[] = {
67 : : {0, 0, 0, ""}
68 : : };
69 : :
70 : : static const struct reg_info txgbe_regs_mac[] = {
71 : : {0, 0, 0, ""}
72 : : };
73 : :
74 : : static const struct reg_info txgbe_regs_diagnostic[] = {
75 : : {0, 0, 0, ""},
76 : : };
77 : :
78 : : /* PF registers */
79 : : static const struct reg_info *txgbe_regs_others[] = {
80 : : txgbe_regs_general,
81 : : txgbe_regs_nvm,
82 : : txgbe_regs_interrupt,
83 : : txgbe_regs_fctl_others,
84 : : txgbe_regs_rxdma,
85 : : txgbe_regs_rx,
86 : : txgbe_regs_tx,
87 : : txgbe_regs_wakeup,
88 : : txgbe_regs_dcb,
89 : : txgbe_regs_mac,
90 : : txgbe_regs_diagnostic,
91 : : NULL};
92 : :
93 : : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev);
94 : : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev);
95 : : static int txgbe_dev_set_link_up(struct rte_eth_dev *dev);
96 : : static int txgbe_dev_set_link_down(struct rte_eth_dev *dev);
97 : : static int txgbe_dev_close(struct rte_eth_dev *dev);
98 : : static int txgbe_dev_link_update(struct rte_eth_dev *dev,
99 : : int wait_to_complete);
100 : : static int txgbe_dev_stats_reset(struct rte_eth_dev *dev);
101 : : static void txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue);
102 : : static void txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev,
103 : : uint16_t queue);
104 : :
105 : : static void txgbe_dev_link_status_print(struct rte_eth_dev *dev);
106 : : static int txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on);
107 : : static int txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev);
108 : : static int txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev);
109 : : static int txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev);
110 : : static int txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
111 : : struct rte_intr_handle *handle);
112 : : static int txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
113 : : struct rte_intr_handle *handle);
114 : : static void txgbe_dev_interrupt_handler(void *param);
115 : : static void txgbe_dev_detect_sfp(void *param);
116 : : static void txgbe_dev_interrupt_delayed_handler(void *param);
117 : : static void txgbe_configure_msix(struct rte_eth_dev *dev);
118 : :
119 : : static int txgbe_filter_restore(struct rte_eth_dev *dev);
120 : : static void txgbe_l2_tunnel_conf(struct rte_eth_dev *dev);
121 : :
122 : : #define TXGBE_SET_HWSTRIP(h, q) do {\
123 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
124 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
125 : : (h)->bitmap[idx] |= 1 << bit;\
126 : : } while (0)
127 : :
128 : : #define TXGBE_CLEAR_HWSTRIP(h, q) do {\
129 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
130 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
131 : : (h)->bitmap[idx] &= ~(1 << bit);\
132 : : } while (0)
133 : :
134 : : #define TXGBE_GET_HWSTRIP(h, q, r) do {\
135 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
136 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
137 : : (r) = (h)->bitmap[idx] >> bit & 1;\
138 : : } while (0)
139 : :
140 : : /*
141 : : * The set of PCI devices this driver supports
142 : : */
143 : : static const struct rte_pci_id pci_id_txgbe_map[] = {
144 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_SP1000) },
145 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_WX1820) },
146 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML) },
147 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5025) },
148 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5125) },
149 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5040) },
150 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5140) },
151 : : { .vendor_id = 0, /* sentinel */ },
152 : : };
153 : :
154 : : static const struct rte_eth_desc_lim rx_desc_lim = {
155 : : .nb_max = TXGBE_RING_DESC_MAX,
156 : : .nb_min = TXGBE_RING_DESC_MIN,
157 : : .nb_align = TXGBE_RXD_ALIGN,
158 : : };
159 : :
160 : : static const struct rte_eth_desc_lim tx_desc_lim = {
161 : : .nb_max = TXGBE_RING_DESC_MAX,
162 : : .nb_min = TXGBE_RING_DESC_MIN,
163 : : .nb_align = TXGBE_TXD_ALIGN,
164 : : .nb_seg_max = TXGBE_TX_MAX_SEG,
165 : : .nb_mtu_seg_max = TXGBE_TX_MAX_SEG,
166 : : };
167 : :
168 : : static const struct eth_dev_ops txgbe_eth_dev_ops;
169 : :
170 : : #define HW_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, m)}
171 : : #define HW_XSTAT_NAME(m, n) {n, offsetof(struct txgbe_hw_stats, m)}
172 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_stats_strings[] = {
173 : : /* MNG RxTx */
174 : : HW_XSTAT(mng_bmc2host_packets),
175 : : HW_XSTAT(mng_host2bmc_packets),
176 : : /* Basic RxTx */
177 : : HW_XSTAT(rx_packets),
178 : : HW_XSTAT(tx_packets),
179 : : HW_XSTAT(rx_bytes),
180 : : HW_XSTAT(tx_bytes),
181 : : HW_XSTAT(rx_total_bytes),
182 : : HW_XSTAT(rx_total_packets),
183 : : HW_XSTAT(tx_total_packets),
184 : : HW_XSTAT(rx_total_missed_packets),
185 : : HW_XSTAT(rx_broadcast_packets),
186 : : HW_XSTAT(tx_broadcast_packets),
187 : : HW_XSTAT(rx_multicast_packets),
188 : : HW_XSTAT(tx_multicast_packets),
189 : : HW_XSTAT(rx_management_packets),
190 : : HW_XSTAT(tx_management_packets),
191 : : HW_XSTAT(rx_management_dropped),
192 : : HW_XSTAT(rx_dma_drop),
193 : :
194 : : /* Basic Error */
195 : : HW_XSTAT(rx_rdb_drop),
196 : : HW_XSTAT(rx_crc_errors),
197 : : HW_XSTAT(rx_illegal_byte_errors),
198 : : HW_XSTAT(rx_error_bytes),
199 : : HW_XSTAT(rx_mac_short_packet_dropped),
200 : : HW_XSTAT(rx_length_errors),
201 : : HW_XSTAT(rx_undersize_errors),
202 : : HW_XSTAT(rx_fragment_errors),
203 : : HW_XSTAT(rx_oversize_cnt),
204 : : HW_XSTAT(rx_jabber_errors),
205 : : HW_XSTAT(rx_l3_l4_xsum_error),
206 : : HW_XSTAT(mac_local_errors),
207 : : HW_XSTAT(mac_remote_errors),
208 : :
209 : : /* Flow Director */
210 : : HW_XSTAT(flow_director_added_filters),
211 : : HW_XSTAT(flow_director_removed_filters),
212 : : HW_XSTAT(flow_director_filter_add_errors),
213 : : HW_XSTAT(flow_director_filter_remove_errors),
214 : : HW_XSTAT(flow_director_matched_filters),
215 : : HW_XSTAT(flow_director_missed_filters),
216 : :
217 : : /* FCoE */
218 : : HW_XSTAT(rx_fcoe_crc_errors),
219 : : HW_XSTAT(rx_fcoe_mbuf_allocation_errors),
220 : : HW_XSTAT(rx_fcoe_dropped),
221 : : HW_XSTAT(rx_fcoe_packets),
222 : : HW_XSTAT(tx_fcoe_packets),
223 : : HW_XSTAT(rx_fcoe_bytes),
224 : : HW_XSTAT(tx_fcoe_bytes),
225 : : HW_XSTAT(rx_fcoe_no_ddp),
226 : : HW_XSTAT(rx_fcoe_no_ddp_ext_buff),
227 : :
228 : : /* MACSEC */
229 : : HW_XSTAT(tx_macsec_pkts_untagged),
230 : : HW_XSTAT(tx_macsec_pkts_encrypted),
231 : : HW_XSTAT(tx_macsec_pkts_protected),
232 : : HW_XSTAT(tx_macsec_octets_encrypted),
233 : : HW_XSTAT(tx_macsec_octets_protected),
234 : : HW_XSTAT(rx_macsec_pkts_untagged),
235 : : HW_XSTAT(rx_macsec_pkts_badtag),
236 : : HW_XSTAT(rx_macsec_pkts_nosci),
237 : : HW_XSTAT(rx_macsec_pkts_unknownsci),
238 : : HW_XSTAT(rx_macsec_octets_decrypted),
239 : : HW_XSTAT(rx_macsec_octets_validated),
240 : : HW_XSTAT(rx_macsec_sc_pkts_unchecked),
241 : : HW_XSTAT(rx_macsec_sc_pkts_delayed),
242 : : HW_XSTAT(rx_macsec_sc_pkts_late),
243 : : HW_XSTAT(rx_macsec_sa_pkts_ok),
244 : : HW_XSTAT(rx_macsec_sa_pkts_invalid),
245 : : HW_XSTAT(rx_macsec_sa_pkts_notvalid),
246 : : HW_XSTAT(rx_macsec_sa_pkts_unusedsa),
247 : : HW_XSTAT(rx_macsec_sa_pkts_notusingsa),
248 : :
249 : : /* MAC RxTx */
250 : : HW_XSTAT(rx_size_64_packets),
251 : : HW_XSTAT(rx_size_65_to_127_packets),
252 : : HW_XSTAT(rx_size_128_to_255_packets),
253 : : HW_XSTAT(rx_size_256_to_511_packets),
254 : : HW_XSTAT(rx_size_512_to_1023_packets),
255 : : HW_XSTAT(rx_size_1024_to_max_packets),
256 : : HW_XSTAT(tx_size_64_packets),
257 : : HW_XSTAT(tx_size_65_to_127_packets),
258 : : HW_XSTAT(tx_size_128_to_255_packets),
259 : : HW_XSTAT(tx_size_256_to_511_packets),
260 : : HW_XSTAT(tx_size_512_to_1023_packets),
261 : : HW_XSTAT(tx_size_1024_to_max_packets),
262 : :
263 : : /* Flow Control */
264 : : HW_XSTAT_NAME(tx_xon_packets, "tx_flow_control_xon_packets"),
265 : : HW_XSTAT_NAME(rx_xon_packets, "rx_flow_control_xon_packets"),
266 : : HW_XSTAT_NAME(tx_xoff_packets, "tx_flow_control_xoff_packets"),
267 : : HW_XSTAT_NAME(rx_xoff_packets, "rx_flow_control_xoff_packets"),
268 : : };
269 : :
270 : : #define TXGBE_NB_HW_STATS (sizeof(rte_txgbe_stats_strings) / \
271 : : sizeof(rte_txgbe_stats_strings[0]))
272 : :
273 : : /* Per-priority statistics */
274 : : #define UP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, up[0].m)}
275 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_up_strings[] = {
276 : : UP_XSTAT(rx_up_packets),
277 : : UP_XSTAT(tx_up_packets),
278 : : UP_XSTAT(rx_up_bytes),
279 : : UP_XSTAT(tx_up_bytes),
280 : : UP_XSTAT(rx_up_drop_packets),
281 : :
282 : : UP_XSTAT(tx_up_xon_packets),
283 : : UP_XSTAT(rx_up_xon_packets),
284 : : UP_XSTAT(tx_up_xoff_packets),
285 : : UP_XSTAT(rx_up_xoff_packets),
286 : : UP_XSTAT(rx_up_dropped),
287 : : UP_XSTAT(rx_up_mbuf_alloc_errors),
288 : : UP_XSTAT(tx_up_xon2off_packets),
289 : : };
290 : :
291 : : #define TXGBE_NB_UP_STATS (sizeof(rte_txgbe_up_strings) / \
292 : : sizeof(rte_txgbe_up_strings[0]))
293 : :
294 : : /* Per-queue statistics */
295 : : #define QP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, qp[0].m)}
296 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_qp_strings[] = {
297 : : QP_XSTAT(rx_qp_packets),
298 : : QP_XSTAT(tx_qp_packets),
299 : : QP_XSTAT(rx_qp_bytes),
300 : : QP_XSTAT(tx_qp_bytes),
301 : : QP_XSTAT(rx_qp_mc_packets),
302 : : };
303 : :
304 : : #define TXGBE_NB_QP_STATS (sizeof(rte_txgbe_qp_strings) / \
305 : : sizeof(rte_txgbe_qp_strings[0]))
306 : :
307 : : static inline int
308 : : txgbe_is_sfp(struct txgbe_hw *hw)
309 : : {
310 [ # # # # ]: 0 : switch (hw->phy.type) {
311 : : case txgbe_phy_sfp_avago:
312 : : case txgbe_phy_sfp_ftl:
313 : : case txgbe_phy_sfp_intel:
314 : : case txgbe_phy_sfp_unknown:
315 : : case txgbe_phy_sfp_tyco_passive:
316 : : case txgbe_phy_sfp_unknown_passive:
317 : : return 1;
318 : : default:
319 : : return 0;
320 : : }
321 : : }
322 : :
323 : : static inline int32_t
324 : 0 : txgbe_pf_reset_hw(struct txgbe_hw *hw)
325 : : {
326 : : uint32_t ctrl_ext;
327 : : int32_t status;
328 : :
329 : 0 : status = hw->mac.reset_hw(hw);
330 : :
331 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
332 : : /* let hardware know driver is loaded */
333 : : ctrl_ext |= TXGBE_PORTCTL_DRVLOAD;
334 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
335 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
336 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
337 : : txgbe_flush(hw);
338 : :
339 [ # # ]: 0 : if (status == TXGBE_ERR_SFP_NOT_PRESENT)
340 : : status = 0;
341 : 0 : return status;
342 : : }
343 : :
344 : : static inline void
345 : 0 : txgbe_enable_intr(struct rte_eth_dev *dev)
346 : : {
347 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
348 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
349 : : uint32_t gpie;
350 : :
351 : 0 : wr32(hw, TXGBE_IENMISC, intr->mask_misc);
352 : : wr32(hw, TXGBE_IMC(0), TXGBE_IMC_MASK);
353 : : wr32(hw, TXGBE_IMC(1), TXGBE_IMC_MASK);
354 : : txgbe_flush(hw);
355 : :
356 : : /* To avoid gpio intr lost, enable pcie intr first. Then enable gpio intr. */
357 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
358 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
359 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
360 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
361 : :
362 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
363 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
364 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
365 : : }
366 : :
367 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
368 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
369 : 0 : gpie |= TXGBE_GPIOBIT_4;
370 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
371 : :
372 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
373 : 0 : gpie |= TXGBE_GPIOBIT_4;
374 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
375 : : }
376 : 0 : }
377 : :
378 : : static void
379 : 0 : txgbe_disable_intr(struct txgbe_hw *hw)
380 : : {
381 : 0 : PMD_INIT_FUNC_TRACE();
382 : :
383 : : wr32(hw, TXGBE_IENMISC, ~BIT_MASK32);
384 : : wr32(hw, TXGBE_IMS(0), TXGBE_IMC_MASK);
385 : : wr32(hw, TXGBE_IMS(1), TXGBE_IMC_MASK);
386 : : txgbe_flush(hw);
387 : 0 : }
388 : :
389 : : static int
390 : 0 : txgbe_dev_queue_stats_mapping_set(struct rte_eth_dev *eth_dev,
391 : : uint16_t queue_id,
392 : : uint8_t stat_idx,
393 : : uint8_t is_rx)
394 : : {
395 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
396 : : struct txgbe_stat_mappings *stat_mappings =
397 : : TXGBE_DEV_STAT_MAPPINGS(eth_dev);
398 : : uint32_t qsmr_mask = 0;
399 : : uint32_t clearing_mask = QMAP_FIELD_RESERVED_BITS_MASK;
400 : : uint32_t q_map;
401 : : uint8_t n, offset;
402 : :
403 [ # # ]: 0 : if (!txgbe_is_pf(hw))
404 : : return -ENOSYS;
405 : :
406 [ # # ]: 0 : if (stat_idx & ~QMAP_FIELD_RESERVED_BITS_MASK)
407 : : return -EIO;
408 : :
409 [ # # ]: 0 : PMD_INIT_LOG(DEBUG, "Setting port %d, %s queue_id %d to stat index %d",
410 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
411 : : queue_id, stat_idx);
412 : :
413 : 0 : n = (uint8_t)(queue_id / NB_QMAP_FIELDS_PER_QSM_REG);
414 [ # # ]: 0 : if (n >= TXGBE_NB_STAT_MAPPING) {
415 : 0 : PMD_INIT_LOG(ERR, "Nb of stat mapping registers exceeded");
416 : 0 : return -EIO;
417 : : }
418 : 0 : offset = (uint8_t)(queue_id % NB_QMAP_FIELDS_PER_QSM_REG);
419 : :
420 : : /* Now clear any previous stat_idx set */
421 : 0 : clearing_mask <<= (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
422 [ # # ]: 0 : if (!is_rx)
423 : 0 : stat_mappings->tqsm[n] &= ~clearing_mask;
424 : : else
425 : 0 : stat_mappings->rqsm[n] &= ~clearing_mask;
426 : :
427 : : q_map = (uint32_t)stat_idx;
428 : 0 : q_map &= QMAP_FIELD_RESERVED_BITS_MASK;
429 : 0 : qsmr_mask = q_map << (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
430 [ # # ]: 0 : if (!is_rx)
431 : 0 : stat_mappings->tqsm[n] |= qsmr_mask;
432 : : else
433 : 0 : stat_mappings->rqsm[n] |= qsmr_mask;
434 : :
435 : 0 : PMD_INIT_LOG(DEBUG, "Set port %d, %s queue_id %d to stat index %d",
436 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
437 : : queue_id, stat_idx);
438 [ # # # # ]: 0 : PMD_INIT_LOG(DEBUG, "%s[%d] = 0x%08x", is_rx ? "RQSMR" : "TQSM", n,
439 : : is_rx ? stat_mappings->rqsm[n] : stat_mappings->tqsm[n]);
440 : 0 : return 0;
441 : : }
442 : :
443 : : static void
444 : 0 : txgbe_dcb_init(struct txgbe_hw *hw, struct txgbe_dcb_config *dcb_config)
445 : : {
446 : : int i;
447 : : u8 bwgp;
448 : : struct txgbe_dcb_tc_config *tc;
449 : :
450 : : UNREFERENCED_PARAMETER(hw);
451 : :
452 : 0 : dcb_config->num_tcs.pg_tcs = TXGBE_DCB_TC_MAX;
453 : 0 : dcb_config->num_tcs.pfc_tcs = TXGBE_DCB_TC_MAX;
454 : : bwgp = (u8)(100 / TXGBE_DCB_TC_MAX);
455 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
456 : : tc = &dcb_config->tc_config[i];
457 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_id = i;
458 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent = bwgp + (i & 1);
459 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_id = i;
460 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_percent = bwgp + (i & 1);
461 : 0 : tc->pfc = txgbe_dcb_pfc_disabled;
462 : : }
463 : :
464 : : /* Initialize default user to priority mapping, UPx->TC0 */
465 : : tc = &dcb_config->tc_config[0];
466 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].up_to_tc_bitmap = 0xFF;
467 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].up_to_tc_bitmap = 0xFF;
468 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_BWG_MAX; i++) {
469 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_TX_CONFIG] = 100;
470 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_RX_CONFIG] = 100;
471 : : }
472 : 0 : dcb_config->rx_pba_cfg = txgbe_dcb_pba_equal;
473 : 0 : dcb_config->pfc_mode_enable = false;
474 : 0 : dcb_config->vt_mode = true;
475 : 0 : dcb_config->round_robin_enable = false;
476 : : /* support all DCB capabilities */
477 : 0 : dcb_config->support.capabilities = 0xFF;
478 : 0 : }
479 : :
480 : : /*
481 : : * Ensure that all locks are released before first NVM or PHY access
482 : : */
483 : : static void
484 : 0 : txgbe_swfw_lock_reset(struct txgbe_hw *hw)
485 : : {
486 : : uint16_t mask;
487 : :
488 : : /*
489 : : * These ones are more tricky since they are common to all ports; but
490 : : * swfw_sync retries last long enough (1s) to be almost sure that if
491 : : * lock can not be taken it is due to an improper lock of the
492 : : * semaphore.
493 : : */
494 : : mask = TXGBE_MNGSEM_SWPHY |
495 : : TXGBE_MNGSEM_SWMBX |
496 : : TXGBE_MNGSEM_SWFLASH;
497 [ # # ]: 0 : if (hw->mac.acquire_swfw_sync(hw, mask) < 0)
498 : 0 : PMD_DRV_LOG(DEBUG, "SWFW common locks released");
499 : :
500 : 0 : hw->mac.release_swfw_sync(hw, mask);
501 : 0 : }
502 : :
503 : : static int
504 : 0 : txgbe_handle_devarg(__rte_unused const char *key, const char *value,
505 : : void *extra_args)
506 : : {
507 : : uint16_t *n = extra_args;
508 : :
509 [ # # ]: 0 : if (value == NULL || extra_args == NULL)
510 : : return -EINVAL;
511 : :
512 : 0 : *n = (uint16_t)strtoul(value, NULL, 10);
513 [ # # # # ]: 0 : if (*n == USHRT_MAX && errno == ERANGE)
514 : 0 : return -1;
515 : :
516 : : return 0;
517 : : }
518 : :
519 : : static void
520 : 0 : txgbe_parse_devargs(struct rte_eth_dev *dev)
521 : : {
522 : 0 : struct rte_eth_fdir_conf *fdir_conf = TXGBE_DEV_FDIR_CONF(dev);
523 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
524 : 0 : struct rte_devargs *devargs = pci_dev->device.devargs;
525 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
526 : : struct rte_kvargs *kvlist;
527 : 0 : u16 auto_neg = 1;
528 : 0 : u16 poll = 0;
529 : 0 : u16 present = 0;
530 : 0 : u16 sgmii = 0;
531 : 0 : u16 ffe_set = 0;
532 : 0 : u16 ffe_main = 27;
533 : 0 : u16 ffe_pre = 8;
534 : 0 : u16 ffe_post = 44;
535 : : /* FDIR args */
536 : 0 : u8 pballoc = 0;
537 : 0 : u8 drop_queue = 127;
538 : : /* New devargs for amberlite config */
539 : 0 : u16 tx_headwb = 1;
540 : 0 : u16 tx_headwb_size = 16;
541 : 0 : u16 rx_desc_merge = 1;
542 : :
543 [ # # ]: 0 : if (devargs == NULL)
544 : 0 : goto null;
545 : :
546 : 0 : kvlist = rte_kvargs_parse(devargs->args, txgbe_valid_arguments);
547 [ # # ]: 0 : if (kvlist == NULL)
548 : 0 : goto null;
549 : :
550 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_BP_AUTO,
551 : : &txgbe_handle_devarg, &auto_neg);
552 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_POLL,
553 : : &txgbe_handle_devarg, &poll);
554 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_PRESENT,
555 : : &txgbe_handle_devarg, &present);
556 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KX_SGMII,
557 : : &txgbe_handle_devarg, &sgmii);
558 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_SET,
559 : : &txgbe_handle_devarg, &ffe_set);
560 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_MAIN,
561 : : &txgbe_handle_devarg, &ffe_main);
562 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_PRE,
563 : : &txgbe_handle_devarg, &ffe_pre);
564 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_POST,
565 : : &txgbe_handle_devarg, &ffe_post);
566 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FDIR_PBALLOC,
567 : : &txgbe_handle_devarg, &pballoc);
568 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FDIR_DROP_QUEUE,
569 : : &txgbe_handle_devarg, &drop_queue);
570 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_TX_HEAD_WB,
571 : : &txgbe_handle_devarg, &tx_headwb);
572 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_TX_HEAD_WB_SIZE,
573 : : &txgbe_handle_devarg, &tx_headwb_size);
574 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_RX_DESC_MERGE,
575 : : &txgbe_handle_devarg, &rx_desc_merge);
576 : 0 : rte_kvargs_free(kvlist);
577 : :
578 : 0 : null:
579 : 0 : hw->devarg.auto_neg = auto_neg;
580 : 0 : hw->devarg.poll = poll;
581 : 0 : hw->devarg.present = present;
582 : 0 : hw->devarg.sgmii = sgmii;
583 : 0 : hw->devarg.tx_headwb = tx_headwb;
584 : 0 : hw->devarg.tx_headwb_size = tx_headwb_size;
585 : 0 : hw->devarg.rx_desc_merge = rx_desc_merge;
586 : 0 : hw->phy.ffe_set = ffe_set;
587 : 0 : hw->phy.ffe_main = ffe_main;
588 : 0 : hw->phy.ffe_pre = ffe_pre;
589 : 0 : hw->phy.ffe_post = ffe_post;
590 : :
591 : 0 : fdir_conf->pballoc = pballoc;
592 : 0 : fdir_conf->drop_queue = drop_queue;
593 : 0 : }
594 : :
595 : : static void
596 : : txgbe_override_mac_ops(struct txgbe_hw *hw)
597 : : {
598 : : struct txgbe_mac_info *mac = &hw->mac;
599 : :
600 [ # # ]: 0 : if (hw->phy.multispeed_fiber)
601 : 0 : mac->setup_mac_link = txgbe_setup_mac_link_aml;
602 : : else
603 : 0 : mac->setup_link = txgbe_setup_mac_link_aml;
604 : : }
605 : :
606 : : static int
607 : 0 : eth_txgbe_dev_init(struct rte_eth_dev *eth_dev, void *init_params __rte_unused)
608 : : {
609 : 0 : struct txgbe_adapter *ad = eth_dev->data->dev_private;
610 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(eth_dev, *pci_dev);
611 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
612 : 0 : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(eth_dev);
613 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(eth_dev);
614 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(eth_dev);
615 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
616 : 0 : struct txgbe_bw_conf *bw_conf = TXGBE_DEV_BW_CONF(eth_dev);
617 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
618 : : const struct rte_memzone *mz;
619 : : uint32_t ctrl_ext;
620 : : uint16_t csum;
621 : : int err, i, ret;
622 : :
623 : 0 : PMD_INIT_FUNC_TRACE();
624 : :
625 : 0 : eth_dev->dev_ops = &txgbe_eth_dev_ops;
626 : 0 : eth_dev->rx_queue_count = txgbe_dev_rx_queue_count;
627 : 0 : eth_dev->rx_descriptor_status = txgbe_dev_rx_descriptor_status;
628 : 0 : eth_dev->tx_descriptor_status = txgbe_dev_tx_descriptor_status;
629 : 0 : eth_dev->rx_pkt_burst = &txgbe_recv_pkts;
630 : 0 : eth_dev->tx_pkt_burst = &txgbe_xmit_pkts;
631 : 0 : eth_dev->tx_pkt_prepare = &txgbe_prep_pkts;
632 : :
633 : : /*
634 : : * For secondary processes, we don't initialise any further as primary
635 : : * has already done this work. Only check we don't need a different
636 : : * RX and TX function.
637 : : */
638 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
639 : : struct txgbe_tx_queue *txq;
640 : : /* TX queue function in primary, set by last queue initialized
641 : : * Tx queue may not initialized by primary process
642 : : */
643 [ # # ]: 0 : if (eth_dev->data->tx_queues) {
644 : 0 : uint16_t nb_tx_queues = eth_dev->data->nb_tx_queues;
645 : 0 : txq = eth_dev->data->tx_queues[nb_tx_queues - 1];
646 : 0 : txgbe_set_tx_function(eth_dev, txq);
647 : : } else {
648 : : /* Use default TX function if we get here */
649 : 0 : PMD_INIT_LOG(NOTICE, "No TX queues configured yet. "
650 : : "Using default TX function.");
651 : : }
652 : :
653 : 0 : txgbe_set_rx_function(eth_dev);
654 : :
655 : 0 : return 0;
656 : : }
657 : :
658 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0, rte_memory_order_seq_cst);
659 : 0 : rte_eth_copy_pci_info(eth_dev, pci_dev);
660 : :
661 : 0 : hw->hw_addr = (void *)pci_dev->mem_resource[0].addr;
662 : :
663 : : /* Vendor and Device ID need to be set before init of shared code */
664 : 0 : hw->back = pci_dev;
665 : 0 : hw->dev_back = eth_dev;
666 : 0 : hw->port_id = eth_dev->data->port_id;
667 : 0 : hw->device_id = pci_dev->id.device_id;
668 : 0 : hw->vendor_id = pci_dev->id.vendor_id;
669 [ # # ]: 0 : if (pci_dev->id.subsystem_vendor_id == PCI_VENDOR_ID_WANGXUN) {
670 : 0 : hw->subsystem_device_id = pci_dev->id.subsystem_device_id;
671 : : } else {
672 : 0 : u32 ssid = 0;
673 : :
674 : 0 : err = txgbe_flash_read_dword(hw, 0xFFFDC, &ssid);
675 [ # # ]: 0 : if (err) {
676 : 0 : PMD_INIT_LOG(ERR,
677 : : "Read of internal subsystem device id failed");
678 : 0 : return -ENODEV;
679 : : }
680 : 0 : hw->subsystem_device_id = (u16)ssid >> 8 | (u16)ssid << 8;
681 : : }
682 : 0 : hw->allow_unsupported_sfp = 1;
683 : :
684 : : /* Reserve memory for interrupt status block */
685 : 0 : mz = rte_eth_dma_zone_reserve(eth_dev, "txgbe_driver", -1,
686 : : 16, TXGBE_ALIGN, SOCKET_ID_ANY);
687 [ # # ]: 0 : if (mz == NULL)
688 : : return -ENOMEM;
689 : :
690 : 0 : hw->isb_dma = TMZ_PADDR(mz);
691 : 0 : hw->isb_mem = TMZ_VADDR(mz);
692 : :
693 : 0 : txgbe_parse_devargs(eth_dev);
694 : : /* Initialize the shared code (base driver) */
695 : 0 : err = txgbe_init_shared_code(hw);
696 [ # # ]: 0 : if (err != 0) {
697 : 0 : PMD_INIT_LOG(ERR, "Shared code init failed: %d", err);
698 : 0 : return -EIO;
699 : : }
700 : :
701 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml)
702 : : txgbe_override_mac_ops(hw);
703 : :
704 : : /* Unlock any pending hardware semaphore */
705 : 0 : txgbe_swfw_lock_reset(hw);
706 : :
707 : : #ifdef RTE_LIB_SECURITY
708 : : /* Initialize security_ctx only for primary process*/
709 [ # # ]: 0 : if (txgbe_ipsec_ctx_create(eth_dev))
710 : : return -ENOMEM;
711 : : #endif
712 : :
713 : : /* Initialize DCB configuration*/
714 : : memset(dcb_config, 0, sizeof(struct txgbe_dcb_config));
715 : 0 : txgbe_dcb_init(hw, dcb_config);
716 : :
717 : : /* Get Hardware Flow Control setting */
718 : 0 : hw->fc.requested_mode = txgbe_fc_full;
719 : 0 : hw->fc.current_mode = txgbe_fc_full;
720 : 0 : hw->fc.pause_time = TXGBE_FC_PAUSE_TIME;
721 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
722 : 0 : hw->fc.low_water[i] = TXGBE_FC_XON_LOTH;
723 : 0 : hw->fc.high_water[i] = TXGBE_FC_XOFF_HITH;
724 : : }
725 : 0 : hw->fc.send_xon = 1;
726 : :
727 : 0 : err = hw->rom.init_params(hw);
728 [ # # ]: 0 : if (err != 0) {
729 : 0 : PMD_INIT_LOG(ERR, "The EEPROM init failed: %d", err);
730 : 0 : return -EIO;
731 : : }
732 : :
733 : : /* Make sure we have a good EEPROM before we read from it */
734 : 0 : err = hw->rom.validate_checksum(hw, &csum);
735 [ # # ]: 0 : if (err != 0) {
736 : 0 : PMD_INIT_LOG(ERR, "The EEPROM checksum is not valid: %d", err);
737 : 0 : return -EIO;
738 : : }
739 : :
740 : 0 : err = hw->mac.init_hw(hw);
741 : :
742 : : /*
743 : : * Devices with copper phys will fail to initialise if txgbe_init_hw()
744 : : * is called too soon after the kernel driver unbinding/binding occurs.
745 : : * The failure occurs in txgbe_identify_phy() for all devices,
746 : : * but for non-copper devies, txgbe_identify_sfp_module() is
747 : : * also called. See txgbe_identify_phy(). The reason for the
748 : : * failure is not known, and only occuts when virtualisation features
749 : : * are disabled in the bios. A delay of 200ms was found to be enough by
750 : : * trial-and-error, and is doubled to be safe.
751 : : */
752 [ # # # # ]: 0 : if (err && hw->phy.media_type == txgbe_media_type_copper) {
753 : : rte_delay_ms(200);
754 : 0 : err = hw->mac.init_hw(hw);
755 : : }
756 : :
757 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_PRESENT)
758 : : err = 0;
759 : :
760 [ # # ]: 0 : if (err == TXGBE_ERR_EEPROM_VERSION) {
761 : 0 : PMD_INIT_LOG(ERR, "This device is a pre-production adapter/"
762 : : "LOM. Please be aware there may be issues associated "
763 : : "with your hardware.");
764 : 0 : PMD_INIT_LOG(ERR, "If you are experiencing problems "
765 : : "please contact your hardware representative "
766 : : "who provided you with this hardware.");
767 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
768 : 0 : PMD_INIT_LOG(ERR, "Unsupported SFP+ Module");
769 : : }
770 [ # # ]: 0 : if (err) {
771 : 0 : PMD_INIT_LOG(ERR, "Hardware Initialization Failure: %d", err);
772 : 0 : return -EIO;
773 : : }
774 : :
775 : : /* Reset the hw statistics */
776 : 0 : txgbe_dev_stats_reset(eth_dev);
777 : :
778 : : /* disable interrupt */
779 : 0 : txgbe_disable_intr(hw);
780 : :
781 : : /* Allocate memory for storing MAC addresses */
782 : 0 : eth_dev->data->mac_addrs = rte_zmalloc("txgbe", RTE_ETHER_ADDR_LEN *
783 : 0 : hw->mac.num_rar_entries, 0);
784 [ # # ]: 0 : if (eth_dev->data->mac_addrs == NULL) {
785 : 0 : PMD_INIT_LOG(ERR,
786 : : "Failed to allocate %u bytes needed to store "
787 : : "MAC addresses",
788 : : RTE_ETHER_ADDR_LEN * hw->mac.num_rar_entries);
789 : 0 : return -ENOMEM;
790 : : }
791 : :
792 : : /* Copy the permanent MAC address */
793 : : rte_ether_addr_copy((struct rte_ether_addr *)hw->mac.perm_addr,
794 : : ð_dev->data->mac_addrs[0]);
795 : :
796 : : /* Allocate memory for storing hash filter MAC addresses */
797 : 0 : eth_dev->data->hash_mac_addrs = rte_zmalloc("txgbe",
798 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC, 0);
799 [ # # ]: 0 : if (eth_dev->data->hash_mac_addrs == NULL) {
800 : 0 : PMD_INIT_LOG(ERR,
801 : : "Failed to allocate %d bytes needed to store MAC addresses",
802 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC);
803 : 0 : rte_free(eth_dev->data->mac_addrs);
804 : 0 : eth_dev->data->mac_addrs = NULL;
805 : 0 : return -ENOMEM;
806 : : }
807 : :
808 : : /* initialize the vfta */
809 : : memset(shadow_vfta, 0, sizeof(*shadow_vfta));
810 : :
811 : : /* initialize the hw strip bitmap*/
812 : : memset(hwstrip, 0, sizeof(*hwstrip));
813 : :
814 : : /* initialize PF if max_vfs not zero */
815 : 0 : ret = txgbe_pf_host_init(eth_dev);
816 [ # # ]: 0 : if (ret) {
817 : 0 : rte_free(eth_dev->data->mac_addrs);
818 : 0 : eth_dev->data->mac_addrs = NULL;
819 : 0 : rte_free(eth_dev->data->hash_mac_addrs);
820 : 0 : eth_dev->data->hash_mac_addrs = NULL;
821 : 0 : return ret;
822 : : }
823 : :
824 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
825 : : /* let hardware know driver is loaded */
826 : : ctrl_ext |= TXGBE_PORTCTL_DRVLOAD;
827 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
828 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
829 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
830 : : txgbe_flush(hw);
831 : :
832 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.sfp_type != txgbe_sfp_type_not_present)
833 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d, SFP+: %d",
834 : : (int)hw->mac.type, (int)hw->phy.type,
835 : : (int)hw->phy.sfp_type);
836 : : else
837 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d",
838 : : (int)hw->mac.type, (int)hw->phy.type);
839 : :
840 : 0 : PMD_INIT_LOG(DEBUG, "port %d vendorID=0x%x deviceID=0x%x",
841 : : eth_dev->data->port_id, pci_dev->id.vendor_id,
842 : : pci_dev->id.device_id);
843 : :
844 : 0 : rte_intr_callback_register(intr_handle,
845 : : txgbe_dev_interrupt_handler, eth_dev);
846 : :
847 : : /* enable uio/vfio intr/eventfd mapping */
848 : 0 : rte_intr_enable(intr_handle);
849 : :
850 : : /* enable support intr */
851 : 0 : txgbe_enable_intr(eth_dev);
852 : :
853 : : /* initialize filter info */
854 : : memset(filter_info, 0,
855 : : sizeof(struct txgbe_filter_info));
856 : :
857 : : /* initialize 5tuple filter list */
858 : 0 : TAILQ_INIT(&filter_info->fivetuple_list);
859 : :
860 : : /* initialize flow director filter list & hash */
861 : 0 : txgbe_fdir_filter_init(eth_dev);
862 : :
863 : : /* initialize l2 tunnel filter list & hash */
864 : 0 : txgbe_l2_tn_filter_init(eth_dev);
865 : :
866 : : /* initialize flow filter lists */
867 : 0 : txgbe_filterlist_init();
868 : :
869 : : /* initialize bandwidth configuration info */
870 : : memset(bw_conf, 0, sizeof(struct txgbe_bw_conf));
871 : :
872 : : /* initialize Traffic Manager configuration */
873 : 0 : txgbe_tm_conf_init(eth_dev);
874 : :
875 : 0 : return 0;
876 : : }
877 : :
878 : : static int
879 : 0 : eth_txgbe_dev_uninit(struct rte_eth_dev *eth_dev)
880 : : {
881 : 0 : PMD_INIT_FUNC_TRACE();
882 : :
883 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
884 : : return 0;
885 : :
886 : 0 : txgbe_dev_close(eth_dev);
887 : :
888 : 0 : return 0;
889 : : }
890 : :
891 : 0 : int txgbe_ntuple_filter_uninit(struct rte_eth_dev *eth_dev)
892 : : {
893 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
894 : : struct txgbe_5tuple_filter *p_5tuple;
895 : :
896 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list))) {
897 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list,
898 : : p_5tuple,
899 : : entries);
900 : 0 : rte_free(p_5tuple);
901 : : }
902 : 0 : memset(filter_info->fivetuple_mask, 0,
903 : : sizeof(uint32_t) * TXGBE_5TUPLE_ARRAY_SIZE);
904 : 0 : filter_info->ntuple_is_full = false;
905 : :
906 : 0 : return 0;
907 : : }
908 : :
909 : 0 : int txgbe_fdir_filter_uninit(struct rte_eth_dev *eth_dev)
910 : : {
911 : 0 : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
912 : : struct txgbe_fdir_filter *fdir_filter;
913 : :
914 : 0 : rte_free(fdir_info->hash_map);
915 : 0 : rte_hash_free(fdir_info->hash_handle);
916 : :
917 [ # # ]: 0 : while ((fdir_filter = TAILQ_FIRST(&fdir_info->fdir_list))) {
918 [ # # ]: 0 : TAILQ_REMOVE(&fdir_info->fdir_list,
919 : : fdir_filter,
920 : : entries);
921 : 0 : rte_free(fdir_filter);
922 : : }
923 : :
924 : 0 : return 0;
925 : : }
926 : :
927 : 0 : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev)
928 : : {
929 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
930 : : struct txgbe_l2_tn_filter *l2_tn_filter;
931 : :
932 : 0 : rte_free(l2_tn_info->hash_map);
933 : 0 : rte_hash_free(l2_tn_info->hash_handle);
934 : :
935 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
936 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list,
937 : : l2_tn_filter,
938 : : entries);
939 : 0 : rte_free(l2_tn_filter);
940 : : }
941 : :
942 : 0 : return 0;
943 : : }
944 : :
945 : 0 : int txgbe_fdir_filter_init(struct rte_eth_dev *eth_dev)
946 : : {
947 : 0 : struct rte_eth_fdir_conf *fdir_conf = TXGBE_DEV_FDIR_CONF(eth_dev);
948 : : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
949 : : char fdir_hash_name[RTE_HASH_NAMESIZE];
950 : 0 : u16 max_fdir_num = (1024 << (fdir_conf->pballoc + 1)) - 2;
951 : 0 : struct rte_hash_parameters fdir_hash_params = {
952 : : .name = fdir_hash_name,
953 : : .entries = max_fdir_num,
954 : : .key_len = sizeof(struct txgbe_atr_input),
955 : : .hash_func = rte_hash_crc,
956 : : .hash_func_init_val = 0,
957 : 0 : .socket_id = rte_socket_id(),
958 : : };
959 : :
960 : 0 : TAILQ_INIT(&fdir_info->fdir_list);
961 : 0 : snprintf(fdir_hash_name, RTE_HASH_NAMESIZE,
962 : 0 : "fdir_%s", TDEV_NAME(eth_dev));
963 : 0 : fdir_info->hash_handle = rte_hash_create(&fdir_hash_params);
964 [ # # ]: 0 : if (!fdir_info->hash_handle) {
965 : 0 : PMD_INIT_LOG(ERR, "Failed to create fdir hash table!");
966 : 0 : return -EINVAL;
967 : : }
968 : 0 : fdir_info->hash_map = rte_zmalloc("txgbe",
969 : : sizeof(struct txgbe_fdir_filter *) *
970 : : max_fdir_num,
971 : : 0);
972 [ # # ]: 0 : if (!fdir_info->hash_map) {
973 : 0 : PMD_INIT_LOG(ERR,
974 : : "Failed to allocate memory for fdir hash map!");
975 : 0 : rte_hash_free(fdir_info->hash_handle);
976 : 0 : return -ENOMEM;
977 : : }
978 : 0 : fdir_info->mask_added = FALSE;
979 : :
980 : 0 : return 0;
981 : : }
982 : :
983 : 0 : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev)
984 : : {
985 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
986 : : char l2_tn_hash_name[RTE_HASH_NAMESIZE];
987 : 0 : struct rte_hash_parameters l2_tn_hash_params = {
988 : : .name = l2_tn_hash_name,
989 : : .entries = TXGBE_MAX_L2_TN_FILTER_NUM,
990 : : .key_len = sizeof(struct txgbe_l2_tn_key),
991 : : .hash_func = rte_hash_crc,
992 : : .hash_func_init_val = 0,
993 : 0 : .socket_id = rte_socket_id(),
994 : : };
995 : :
996 : 0 : TAILQ_INIT(&l2_tn_info->l2_tn_list);
997 : 0 : snprintf(l2_tn_hash_name, RTE_HASH_NAMESIZE,
998 : 0 : "l2_tn_%s", TDEV_NAME(eth_dev));
999 : 0 : l2_tn_info->hash_handle = rte_hash_create(&l2_tn_hash_params);
1000 [ # # ]: 0 : if (!l2_tn_info->hash_handle) {
1001 : 0 : PMD_INIT_LOG(ERR, "Failed to create L2 TN hash table!");
1002 : 0 : return -EINVAL;
1003 : : }
1004 : 0 : l2_tn_info->hash_map = rte_zmalloc("txgbe",
1005 : : sizeof(struct txgbe_l2_tn_filter *) *
1006 : : TXGBE_MAX_L2_TN_FILTER_NUM,
1007 : : 0);
1008 [ # # ]: 0 : if (!l2_tn_info->hash_map) {
1009 : 0 : PMD_INIT_LOG(ERR,
1010 : : "Failed to allocate memory for L2 TN hash map!");
1011 : 0 : rte_hash_free(l2_tn_info->hash_handle);
1012 : 0 : return -ENOMEM;
1013 : : }
1014 : 0 : l2_tn_info->e_tag_en = FALSE;
1015 : 0 : l2_tn_info->e_tag_fwd_en = FALSE;
1016 : 0 : l2_tn_info->e_tag_ether_type = RTE_ETHER_TYPE_ETAG;
1017 : :
1018 : 0 : return 0;
1019 : : }
1020 : :
1021 : : static int
1022 : 0 : eth_txgbe_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1023 : : struct rte_pci_device *pci_dev)
1024 : : {
1025 : 0 : return rte_eth_dev_create(&pci_dev->device, pci_dev->device.name,
1026 : : sizeof(struct txgbe_adapter),
1027 : : eth_dev_pci_specific_init, pci_dev,
1028 : : eth_txgbe_dev_init, NULL);
1029 : : }
1030 : :
1031 : 0 : static int eth_txgbe_pci_remove(struct rte_pci_device *pci_dev)
1032 : : {
1033 : : struct rte_eth_dev *ethdev;
1034 : :
1035 : 0 : ethdev = rte_eth_dev_allocated(pci_dev->device.name);
1036 [ # # ]: 0 : if (!ethdev)
1037 : : return 0;
1038 : :
1039 : 0 : return rte_eth_dev_pci_generic_remove(pci_dev, eth_txgbe_dev_uninit);
1040 : : }
1041 : :
1042 : : static struct rte_pci_driver rte_txgbe_pmd = {
1043 : : .id_table = pci_id_txgbe_map,
1044 : : .drv_flags = RTE_PCI_DRV_NEED_MAPPING |
1045 : : RTE_PCI_DRV_INTR_LSC,
1046 : : .probe = eth_txgbe_pci_probe,
1047 : : .remove = eth_txgbe_pci_remove,
1048 : : };
1049 : :
1050 : : static int
1051 : 0 : txgbe_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on)
1052 : : {
1053 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1054 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
1055 : : uint32_t vfta;
1056 : : uint32_t vid_idx;
1057 : : uint32_t vid_bit;
1058 : :
1059 : 0 : vid_idx = (uint32_t)((vlan_id >> 5) & 0x7F);
1060 : 0 : vid_bit = (uint32_t)(1 << (vlan_id & 0x1F));
1061 : 0 : vfta = rd32(hw, TXGBE_VLANTBL(vid_idx));
1062 [ # # ]: 0 : if (on)
1063 : 0 : vfta |= vid_bit;
1064 : : else
1065 : 0 : vfta &= ~vid_bit;
1066 : : wr32(hw, TXGBE_VLANTBL(vid_idx), vfta);
1067 : :
1068 : : /* update local VFTA copy */
1069 : 0 : shadow_vfta->vfta[vid_idx] = vfta;
1070 : :
1071 : 0 : return 0;
1072 : : }
1073 : :
1074 : : static void
1075 : 0 : txgbe_vlan_strip_q_set(struct rte_eth_dev *dev, uint16_t queue, int on)
1076 : : {
1077 [ # # ]: 0 : if (on)
1078 : 0 : txgbe_vlan_hw_strip_enable(dev, queue);
1079 : : else
1080 : 0 : txgbe_vlan_hw_strip_disable(dev, queue);
1081 : 0 : }
1082 : :
1083 : : static void
1084 : 0 : txgbe_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on)
1085 : : {
1086 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1087 : :
1088 [ # # ]: 0 : if (!hw->adapter_stopped) {
1089 : 0 : PMD_DRV_LOG(ERR, "Please stop port first");
1090 : 0 : return;
1091 : : }
1092 : :
1093 : 0 : txgbe_vlan_strip_q_set(dev, queue, on);
1094 : : }
1095 : :
1096 : : static int
1097 : 0 : txgbe_vlan_tpid_set(struct rte_eth_dev *dev,
1098 : : enum rte_vlan_type vlan_type,
1099 : : uint16_t tpid)
1100 : : {
1101 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1102 : : int ret = 0;
1103 : : uint32_t portctrl, vlan_ext, qinq;
1104 : :
1105 : : portctrl = rd32(hw, TXGBE_PORTCTL);
1106 : :
1107 : 0 : vlan_ext = (portctrl & TXGBE_PORTCTL_VLANEXT);
1108 [ # # # # ]: 0 : qinq = vlan_ext && (portctrl & TXGBE_PORTCTL_QINQ);
1109 [ # # # ]: 0 : switch (vlan_type) {
1110 : 0 : case RTE_ETH_VLAN_TYPE_INNER:
1111 [ # # ]: 0 : if (vlan_ext) {
1112 : 0 : wr32m(hw, TXGBE_VLANCTL,
1113 : : TXGBE_VLANCTL_TPID_MASK,
1114 : : TXGBE_VLANCTL_TPID(tpid));
1115 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1116 : : TXGBE_DMATXCTRL_TPID_MASK,
1117 : : TXGBE_DMATXCTRL_TPID(tpid));
1118 : : } else {
1119 : : ret = -ENOTSUP;
1120 : 0 : PMD_DRV_LOG(ERR, "Inner type is not supported"
1121 : : " by single VLAN");
1122 : : }
1123 : :
1124 [ # # ]: 0 : if (qinq) {
1125 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1126 : : TXGBE_TAGTPID_LSB_MASK,
1127 : : TXGBE_TAGTPID_LSB(tpid));
1128 : : }
1129 : : break;
1130 : 0 : case RTE_ETH_VLAN_TYPE_OUTER:
1131 [ # # ]: 0 : if (vlan_ext) {
1132 : : /* Only the high 16-bits is valid */
1133 : 0 : wr32m(hw, TXGBE_EXTAG,
1134 : : TXGBE_EXTAG_VLAN_MASK,
1135 : 0 : TXGBE_EXTAG_VLAN(tpid));
1136 : : } else {
1137 : 0 : wr32m(hw, TXGBE_VLANCTL,
1138 : : TXGBE_VLANCTL_TPID_MASK,
1139 : : TXGBE_VLANCTL_TPID(tpid));
1140 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1141 : : TXGBE_DMATXCTRL_TPID_MASK,
1142 : : TXGBE_DMATXCTRL_TPID(tpid));
1143 : : }
1144 : :
1145 [ # # ]: 0 : if (qinq) {
1146 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1147 : : TXGBE_TAGTPID_MSB_MASK,
1148 : 0 : TXGBE_TAGTPID_MSB(tpid));
1149 : : }
1150 : : break;
1151 : 0 : default:
1152 : 0 : PMD_DRV_LOG(ERR, "Unsupported VLAN type %d", vlan_type);
1153 : 0 : return -EINVAL;
1154 : : }
1155 : :
1156 : : return ret;
1157 : : }
1158 : :
1159 : : void
1160 : 0 : txgbe_vlan_hw_filter_disable(struct rte_eth_dev *dev)
1161 : : {
1162 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1163 : : uint32_t vlnctrl;
1164 : :
1165 : 0 : PMD_INIT_FUNC_TRACE();
1166 : :
1167 : : /* Filter Table Disable */
1168 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1169 : 0 : vlnctrl &= ~TXGBE_VLANCTL_VFE;
1170 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1171 : 0 : }
1172 : :
1173 : : void
1174 : 0 : txgbe_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1175 : : {
1176 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1177 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
1178 : : uint32_t vlnctrl;
1179 : : uint16_t i;
1180 : :
1181 : 0 : PMD_INIT_FUNC_TRACE();
1182 : :
1183 : : /* Filter Table Enable */
1184 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1185 : 0 : vlnctrl &= ~TXGBE_VLANCTL_CFIENA;
1186 : 0 : vlnctrl |= TXGBE_VLANCTL_VFE;
1187 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1188 : :
1189 : : /* write whatever is in local vfta copy */
1190 [ # # ]: 0 : for (i = 0; i < TXGBE_VFTA_SIZE; i++)
1191 : 0 : wr32(hw, TXGBE_VLANTBL(i), shadow_vfta->vfta[i]);
1192 : 0 : }
1193 : :
1194 : : void
1195 : 0 : txgbe_vlan_hw_strip_bitmap_set(struct rte_eth_dev *dev, uint16_t queue, bool on)
1196 : : {
1197 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(dev);
1198 : : struct txgbe_rx_queue *rxq;
1199 : :
1200 [ # # ]: 0 : if (queue >= TXGBE_MAX_RX_QUEUE_NUM)
1201 : : return;
1202 : :
1203 [ # # ]: 0 : if (on)
1204 : 0 : TXGBE_SET_HWSTRIP(hwstrip, queue);
1205 : : else
1206 : 0 : TXGBE_CLEAR_HWSTRIP(hwstrip, queue);
1207 : :
1208 [ # # ]: 0 : if (queue >= dev->data->nb_rx_queues)
1209 : : return;
1210 : :
1211 : 0 : rxq = dev->data->rx_queues[queue];
1212 : :
1213 [ # # ]: 0 : if (on) {
1214 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1215 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1216 : : } else {
1217 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN;
1218 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1219 : : }
1220 : : }
1221 : :
1222 : : static void
1223 : 0 : txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev, uint16_t queue)
1224 : : {
1225 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1226 : : uint32_t ctrl;
1227 : :
1228 : 0 : PMD_INIT_FUNC_TRACE();
1229 : :
1230 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1231 : 0 : ctrl &= ~TXGBE_RXCFG_VLAN;
1232 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1233 : :
1234 : : /* record those setting for HW strip per queue */
1235 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 0);
1236 : 0 : }
1237 : :
1238 : : static void
1239 : 0 : txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue)
1240 : : {
1241 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1242 : : uint32_t ctrl;
1243 : :
1244 : 0 : PMD_INIT_FUNC_TRACE();
1245 : :
1246 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1247 : 0 : ctrl |= TXGBE_RXCFG_VLAN;
1248 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1249 : :
1250 : : /* record those setting for HW strip per queue */
1251 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 1);
1252 : 0 : }
1253 : :
1254 : : static void
1255 : 0 : txgbe_vlan_hw_extend_disable(struct rte_eth_dev *dev)
1256 : : {
1257 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1258 : : uint32_t ctrl;
1259 : :
1260 : 0 : PMD_INIT_FUNC_TRACE();
1261 : :
1262 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1263 : 0 : ctrl &= ~TXGBE_PORTCTL_VLANEXT;
1264 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1265 : 0 : }
1266 : :
1267 : : static void
1268 : 0 : txgbe_vlan_hw_extend_enable(struct rte_eth_dev *dev)
1269 : : {
1270 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1271 : : uint32_t ctrl;
1272 : :
1273 : 0 : PMD_INIT_FUNC_TRACE();
1274 : :
1275 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1276 : 0 : ctrl |= TXGBE_PORTCTL_VLANEXT;
1277 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1278 : 0 : }
1279 : :
1280 : : static void
1281 : 0 : txgbe_qinq_hw_strip_disable(struct rte_eth_dev *dev)
1282 : : {
1283 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1284 : : uint32_t ctrl;
1285 : :
1286 : 0 : PMD_INIT_FUNC_TRACE();
1287 : :
1288 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1289 : 0 : ctrl &= ~TXGBE_PORTCTL_QINQ;
1290 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1291 : 0 : }
1292 : :
1293 : : static void
1294 : 0 : txgbe_qinq_hw_strip_enable(struct rte_eth_dev *dev)
1295 : : {
1296 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1297 : : uint32_t ctrl;
1298 : :
1299 : 0 : PMD_INIT_FUNC_TRACE();
1300 : :
1301 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1302 : 0 : ctrl |= TXGBE_PORTCTL_QINQ | TXGBE_PORTCTL_VLANEXT;
1303 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1304 : 0 : }
1305 : :
1306 : : void
1307 : 0 : txgbe_vlan_hw_strip_config(struct rte_eth_dev *dev)
1308 : : {
1309 : : struct txgbe_rx_queue *rxq;
1310 : : uint16_t i;
1311 : :
1312 : 0 : PMD_INIT_FUNC_TRACE();
1313 : :
1314 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1315 : 0 : rxq = dev->data->rx_queues[i];
1316 : :
1317 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1318 : 0 : txgbe_vlan_strip_q_set(dev, i, 1);
1319 : : else
1320 : 0 : txgbe_vlan_strip_q_set(dev, i, 0);
1321 : : }
1322 : 0 : }
1323 : :
1324 : : void
1325 : 0 : txgbe_config_vlan_strip_on_all_queues(struct rte_eth_dev *dev, int mask)
1326 : : {
1327 : : uint16_t i;
1328 : : struct rte_eth_rxmode *rxmode;
1329 : : struct txgbe_rx_queue *rxq;
1330 : :
1331 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK) {
1332 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1333 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1334 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1335 : 0 : rxq = dev->data->rx_queues[i];
1336 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1337 : : }
1338 : : else
1339 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1340 : 0 : rxq = dev->data->rx_queues[i];
1341 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1342 : : }
1343 : : }
1344 : 0 : }
1345 : :
1346 : : static int
1347 : 0 : txgbe_vlan_offload_config(struct rte_eth_dev *dev, int mask)
1348 : : {
1349 : : struct rte_eth_rxmode *rxmode;
1350 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1351 : :
1352 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK)
1353 : 0 : txgbe_vlan_hw_strip_config(dev);
1354 : :
1355 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_FILTER_MASK) {
1356 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_FILTER)
1357 : 0 : txgbe_vlan_hw_filter_enable(dev);
1358 : : else
1359 : 0 : txgbe_vlan_hw_filter_disable(dev);
1360 : : }
1361 : :
1362 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_EXTEND_MASK) {
1363 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_EXTEND)
1364 : 0 : txgbe_vlan_hw_extend_enable(dev);
1365 : : else
1366 : 0 : txgbe_vlan_hw_extend_disable(dev);
1367 : : }
1368 : :
1369 [ # # ]: 0 : if (mask & RTE_ETH_QINQ_STRIP_MASK) {
1370 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_QINQ_STRIP)
1371 : 0 : txgbe_qinq_hw_strip_enable(dev);
1372 : : else
1373 : 0 : txgbe_qinq_hw_strip_disable(dev);
1374 : : }
1375 : :
1376 : 0 : return 0;
1377 : : }
1378 : :
1379 : : static int
1380 : 0 : txgbe_vlan_offload_set(struct rte_eth_dev *dev, int mask)
1381 : : {
1382 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1383 : :
1384 [ # # # # ]: 0 : if (!hw->adapter_stopped && (mask & RTE_ETH_VLAN_STRIP_MASK)) {
1385 : 0 : PMD_DRV_LOG(ERR, "Please stop port first");
1386 : 0 : return -EPERM;
1387 : : }
1388 : :
1389 : 0 : txgbe_config_vlan_strip_on_all_queues(dev, mask);
1390 : :
1391 : 0 : txgbe_vlan_offload_config(dev, mask);
1392 : :
1393 : 0 : return 0;
1394 : : }
1395 : :
1396 : : static void
1397 : : txgbe_vmdq_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1398 : : {
1399 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1400 : : /* VLNCTL: enable vlan filtering and allow all vlan tags through */
1401 : : uint32_t vlanctrl = rd32(hw, TXGBE_VLANCTL);
1402 : :
1403 : 0 : vlanctrl |= TXGBE_VLANCTL_VFE; /* enable vlan filters */
1404 : : wr32(hw, TXGBE_VLANCTL, vlanctrl);
1405 : 0 : }
1406 : :
1407 : : static int
1408 : : txgbe_check_vf_rss_rxq_num(struct rte_eth_dev *dev, uint16_t nb_rx_q)
1409 : : {
1410 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
1411 : :
1412 [ # # # ]: 0 : switch (nb_rx_q) {
1413 : 0 : case 1:
1414 : : case 2:
1415 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_64_POOLS;
1416 : 0 : break;
1417 : 0 : case 4:
1418 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_32_POOLS;
1419 : 0 : break;
1420 : : default:
1421 : : return -EINVAL;
1422 : : }
1423 : :
1424 : 0 : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool =
1425 : 0 : TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1426 : 0 : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx =
1427 : 0 : pci_dev->max_vfs * RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1428 : : return 0;
1429 : : }
1430 : :
1431 : : static int
1432 : 0 : txgbe_check_mq_mode(struct rte_eth_dev *dev)
1433 : : {
1434 : 0 : struct rte_eth_conf *dev_conf = &dev->data->dev_conf;
1435 : 0 : uint16_t nb_rx_q = dev->data->nb_rx_queues;
1436 : 0 : uint16_t nb_tx_q = dev->data->nb_tx_queues;
1437 : :
1438 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active != 0) {
1439 : : /* check multi-queue mode */
1440 [ # # # # : 0 : switch (dev_conf->rxmode.mq_mode) {
# ]
1441 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB:
1442 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_RX_VMDQ_DCB mode supported in SRIOV");
1443 : 0 : break;
1444 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB_RSS:
1445 : : /* DCB/RSS VMDQ in SRIOV mode, not implement yet */
1446 : 0 : PMD_INIT_LOG(ERR, "SRIOV active,"
1447 : : " unsupported mq_mode rx %d.",
1448 : : dev_conf->rxmode.mq_mode);
1449 : 0 : return -EINVAL;
1450 : 0 : case RTE_ETH_MQ_RX_RSS:
1451 : : case RTE_ETH_MQ_RX_VMDQ_RSS:
1452 : 0 : dev->data->dev_conf.rxmode.mq_mode = RTE_ETH_MQ_RX_VMDQ_RSS;
1453 [ # # ]: 0 : if (nb_rx_q <= RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)
1454 : : if (txgbe_check_vf_rss_rxq_num(dev, nb_rx_q)) {
1455 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1456 : : " invalid queue number"
1457 : : " for VMDQ RSS, allowed"
1458 : : " value are 1, 2 or 4.");
1459 : 0 : return -EINVAL;
1460 : : }
1461 : : break;
1462 : 0 : case RTE_ETH_MQ_RX_VMDQ_ONLY:
1463 : : case RTE_ETH_MQ_RX_NONE:
1464 : : /* if nothing mq mode configure, use default scheme */
1465 : 0 : dev->data->dev_conf.rxmode.mq_mode =
1466 : : RTE_ETH_MQ_RX_VMDQ_ONLY;
1467 : 0 : break;
1468 : 0 : default: /* RTE_ETH_MQ_RX_DCB, RTE_ETH_MQ_RX_DCB_RSS or RTE_ETH_MQ_TX_DCB*/
1469 : : /* SRIOV only works in VMDq enable mode */
1470 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1471 : : " wrong mq_mode rx %d.",
1472 : : dev_conf->rxmode.mq_mode);
1473 : 0 : return -EINVAL;
1474 : : }
1475 : :
1476 [ # # ]: 0 : switch (dev_conf->txmode.mq_mode) {
1477 : 0 : case RTE_ETH_MQ_TX_VMDQ_DCB:
1478 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_TX_VMDQ_DCB mode supported in SRIOV");
1479 : 0 : dev->data->dev_conf.txmode.mq_mode = RTE_ETH_MQ_TX_VMDQ_DCB;
1480 : 0 : break;
1481 : 0 : default: /* RTE_ETH_MQ_TX_VMDQ_ONLY or RTE_ETH_MQ_TX_NONE */
1482 : 0 : dev->data->dev_conf.txmode.mq_mode =
1483 : : RTE_ETH_MQ_TX_VMDQ_ONLY;
1484 : 0 : break;
1485 : : }
1486 : :
1487 : : /* check valid queue number */
1488 [ # # # # ]: 0 : if ((nb_rx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool) ||
1489 : : (nb_tx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)) {
1490 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1491 : : " nb_rx_q=%d nb_tx_q=%d queue number"
1492 : : " must be less than or equal to %d.",
1493 : : nb_rx_q, nb_tx_q,
1494 : : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool);
1495 : 0 : return -EINVAL;
1496 : : }
1497 : : } else {
1498 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB_RSS) {
1499 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB+RSS mq_mode is"
1500 : : " not supported.");
1501 : 0 : return -EINVAL;
1502 : : }
1503 : : /* check configuration for vmdb+dcb mode */
1504 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB) {
1505 : : const struct rte_eth_vmdq_dcb_conf *conf;
1506 : :
1507 [ # # ]: 0 : if (nb_rx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1508 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_rx_q != %d.",
1509 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1510 : 0 : return -EINVAL;
1511 : : }
1512 : : conf = &dev_conf->rx_adv_conf.vmdq_dcb_conf;
1513 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1514 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1515 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1516 : : " nb_queue_pools must be %d or %d.",
1517 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1518 : 0 : return -EINVAL;
1519 : : }
1520 : : }
1521 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_VMDQ_DCB) {
1522 : : const struct rte_eth_vmdq_dcb_tx_conf *conf;
1523 : :
1524 [ # # ]: 0 : if (nb_tx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1525 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_tx_q != %d",
1526 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1527 : 0 : return -EINVAL;
1528 : : }
1529 : : conf = &dev_conf->tx_adv_conf.vmdq_dcb_tx_conf;
1530 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1531 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1532 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1533 : : " nb_queue_pools != %d and"
1534 : : " nb_queue_pools != %d.",
1535 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1536 : 0 : return -EINVAL;
1537 : : }
1538 : : }
1539 : :
1540 : : /* For DCB mode check our configuration before we go further */
1541 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_DCB) {
1542 : : const struct rte_eth_dcb_rx_conf *conf;
1543 : :
1544 : : conf = &dev_conf->rx_adv_conf.dcb_rx_conf;
1545 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1546 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1547 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1548 : : " and nb_tcs != %d.",
1549 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1550 : 0 : return -EINVAL;
1551 : : }
1552 : : }
1553 : :
1554 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_DCB) {
1555 : : const struct rte_eth_dcb_tx_conf *conf;
1556 : :
1557 : : conf = &dev_conf->tx_adv_conf.dcb_tx_conf;
1558 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1559 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1560 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1561 : : " and nb_tcs != %d.",
1562 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1563 : 0 : return -EINVAL;
1564 : : }
1565 : : }
1566 : :
1567 : : /*
1568 : : * When DCB/VT is off, maximum number of queues changes
1569 : : */
1570 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_NONE) {
1571 [ # # ]: 0 : if (nb_tx_q > TXGBE_NONE_MODE_TX_NB_QUEUES) {
1572 : 0 : PMD_INIT_LOG(ERR,
1573 : : "Neither VT nor DCB are enabled, "
1574 : : "nb_tx_q > %d.",
1575 : : TXGBE_NONE_MODE_TX_NB_QUEUES);
1576 : 0 : return -EINVAL;
1577 : : }
1578 : : }
1579 : : }
1580 : : return 0;
1581 : : }
1582 : :
1583 : : static int
1584 : 0 : txgbe_dev_configure(struct rte_eth_dev *dev)
1585 : : {
1586 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1587 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
1588 : : int ret;
1589 : :
1590 : 0 : PMD_INIT_FUNC_TRACE();
1591 : :
1592 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_RSS_FLAG)
1593 : 0 : dev->data->dev_conf.rxmode.offloads |= RTE_ETH_RX_OFFLOAD_RSS_HASH;
1594 : :
1595 : : /* multiple queue mode checking */
1596 : 0 : ret = txgbe_check_mq_mode(dev);
1597 [ # # ]: 0 : if (ret != 0) {
1598 : 0 : PMD_DRV_LOG(ERR, "txgbe_check_mq_mode fails with %d.",
1599 : : ret);
1600 : 0 : return ret;
1601 : : }
1602 : :
1603 : : /* set flag to update link status after init */
1604 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
1605 : :
1606 : : /*
1607 : : * Initialize to TRUE. If any of Rx queues doesn't meet the bulk
1608 : : * allocation Rx preconditions we will reset it.
1609 : : */
1610 : 0 : adapter->rx_bulk_alloc_allowed = true;
1611 : 0 : adapter->rx_vec_allowed = true;
1612 : :
1613 : 0 : return 0;
1614 : : }
1615 : :
1616 : 0 : static void txgbe_reinit_gpio_intr(struct txgbe_hw *hw)
1617 : : {
1618 : : u32 reg;
1619 : :
1620 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
1621 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
1622 : :
1623 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
1624 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
1625 : :
1626 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2)
1627 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
1628 : :
1629 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3)
1630 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
1631 : :
1632 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6)
1633 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
1634 : :
1635 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
1636 : 0 : }
1637 : :
1638 : : static void
1639 : 0 : txgbe_dev_phy_intr_setup(struct rte_eth_dev *dev)
1640 : : {
1641 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1642 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1643 : 0 : u8 device_type = hw->subsystem_device_id & 0xF0;
1644 : : uint32_t gpie;
1645 : :
1646 : 0 : if (device_type != TXGBE_DEV_ID_MAC_XAUI &&
1647 [ # # ]: 0 : device_type != TXGBE_DEV_ID_MAC_SGMII) {
1648 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
1649 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1650 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
1651 : :
1652 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
1653 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1654 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
1655 : : }
1656 : :
1657 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
1658 : 0 : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
1659 : 0 : intr->mask_misc |= TXGBE_ICRMISC_HEAT;
1660 : 0 : }
1661 : :
1662 : : int
1663 : 0 : txgbe_set_vf_rate_limit(struct rte_eth_dev *dev, uint16_t vf,
1664 : : uint16_t tx_rate, uint64_t q_msk)
1665 : : {
1666 : : struct txgbe_hw *hw;
1667 : : struct txgbe_vf_info *vfinfo;
1668 : : struct rte_eth_link link;
1669 : : uint8_t nb_q_per_pool;
1670 : : uint32_t queue_stride;
1671 : : uint32_t queue_idx, idx = 0, vf_idx;
1672 : : uint32_t queue_end;
1673 : : uint16_t total_rate = 0;
1674 : : struct rte_pci_device *pci_dev;
1675 : : int ret;
1676 : :
1677 : 0 : pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
1678 : 0 : ret = rte_eth_link_get_nowait(dev->data->port_id, &link);
1679 [ # # ]: 0 : if (ret < 0)
1680 : : return ret;
1681 : :
1682 [ # # ]: 0 : if (vf >= pci_dev->max_vfs)
1683 : : return -EINVAL;
1684 : :
1685 [ # # ]: 0 : if (tx_rate > link.link_speed)
1686 : : return -EINVAL;
1687 : :
1688 [ # # ]: 0 : if (q_msk == 0)
1689 : : return 0;
1690 : :
1691 : 0 : hw = TXGBE_DEV_HW(dev);
1692 : 0 : vfinfo = *(TXGBE_DEV_VFDATA(dev));
1693 : 0 : nb_q_per_pool = RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1694 : 0 : queue_stride = TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1695 : 0 : queue_idx = vf * queue_stride;
1696 : 0 : queue_end = queue_idx + nb_q_per_pool - 1;
1697 [ # # ]: 0 : if (queue_end >= hw->mac.max_tx_queues)
1698 : : return -EINVAL;
1699 : :
1700 [ # # ]: 0 : if (vfinfo) {
1701 [ # # ]: 0 : for (vf_idx = 0; vf_idx < pci_dev->max_vfs; vf_idx++) {
1702 [ # # ]: 0 : if (vf_idx == vf)
1703 : 0 : continue;
1704 [ # # ]: 0 : for (idx = 0; idx < RTE_DIM(vfinfo[vf_idx].tx_rate);
1705 : 0 : idx++)
1706 : 0 : total_rate += vfinfo[vf_idx].tx_rate[idx];
1707 : : }
1708 : : } else {
1709 : : return -EINVAL;
1710 : : }
1711 : :
1712 : : /* Store tx_rate for this vf. */
1713 [ # # ]: 0 : for (idx = 0; idx < nb_q_per_pool; idx++) {
1714 [ # # ]: 0 : if (((uint64_t)0x1 << idx) & q_msk) {
1715 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != tx_rate)
1716 : 0 : vfinfo[vf].tx_rate[idx] = tx_rate;
1717 : 0 : total_rate += tx_rate;
1718 : : }
1719 : : }
1720 : :
1721 [ # # ]: 0 : if (total_rate > dev->data->dev_link.link_speed) {
1722 : : /* Reset stored TX rate of the VF if it causes exceed
1723 : : * link speed.
1724 : : */
1725 : 0 : memset(vfinfo[vf].tx_rate, 0, sizeof(vfinfo[vf].tx_rate));
1726 : 0 : return -EINVAL;
1727 : : }
1728 : :
1729 : : /* Set ARBTXRATE of each queue/pool for vf X */
1730 [ # # ]: 0 : for (; queue_idx <= queue_end; queue_idx++) {
1731 [ # # ]: 0 : if (0x1 & q_msk)
1732 : 0 : txgbe_set_queue_rate_limit(dev, queue_idx, tx_rate);
1733 : 0 : q_msk = q_msk >> 1;
1734 : : }
1735 : :
1736 : : return 0;
1737 : : }
1738 : :
1739 : : /*
1740 : : * Configure device link speed and setup link.
1741 : : * It returns 0 on success.
1742 : : */
1743 : : static int
1744 : 0 : txgbe_dev_start(struct rte_eth_dev *dev)
1745 : : {
1746 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1747 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
1748 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
1749 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
1750 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
1751 : : uint32_t intr_vector = 0;
1752 : : int err;
1753 : 0 : bool link_up = false, negotiate = 0;
1754 : 0 : uint32_t speed = 0;
1755 : : uint32_t allowed_speeds = 0;
1756 : : int mask = 0;
1757 : : int status;
1758 : : uint16_t vf, idx;
1759 : : uint32_t *link_speeds;
1760 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
1761 : : u32 links_reg;
1762 : :
1763 : 0 : PMD_INIT_FUNC_TRACE();
1764 : :
1765 : : /* Stop the link setup handler before resetting the HW. */
1766 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
1767 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
1768 : :
1769 : : /* disable uio/vfio intr/eventfd mapping */
1770 : 0 : rte_intr_disable(intr_handle);
1771 : :
1772 : : /* stop adapter */
1773 : 0 : hw->adapter_stopped = 0;
1774 : 0 : txgbe_stop_hw(hw);
1775 : :
1776 : : /* reinitialize adapter
1777 : : * this calls reset and start
1778 : : */
1779 : 0 : hw->nb_rx_queues = dev->data->nb_rx_queues;
1780 : 0 : hw->nb_tx_queues = dev->data->nb_tx_queues;
1781 : 0 : status = txgbe_pf_reset_hw(hw);
1782 [ # # ]: 0 : if (status != 0)
1783 : : return -1;
1784 : 0 : hw->mac.start_hw(hw);
1785 : 0 : hw->mac.get_link_status = true;
1786 : 0 : hw->dev_start = true;
1787 : :
1788 : 0 : txgbe_set_pcie_master(hw, true);
1789 : :
1790 : : /* workaround for GPIO intr lost when mng_veto bit is set */
1791 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
1792 : 0 : txgbe_reinit_gpio_intr(hw);
1793 : :
1794 : : /* configure PF module if SRIOV enabled */
1795 : 0 : txgbe_pf_host_configure(dev);
1796 : :
1797 : 0 : txgbe_dev_phy_intr_setup(dev);
1798 : :
1799 : : /* check and configure queue intr-vector mapping */
1800 [ # # ]: 0 : if ((rte_intr_cap_multiple(intr_handle) ||
1801 [ # # ]: 0 : !RTE_ETH_DEV_SRIOV(dev).active) &&
1802 [ # # ]: 0 : dev->data->dev_conf.intr_conf.rxq != 0) {
1803 : 0 : intr_vector = dev->data->nb_rx_queues;
1804 [ # # ]: 0 : if (rte_intr_efd_enable(intr_handle, intr_vector))
1805 : : return -1;
1806 : : }
1807 : :
1808 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
1809 [ # # ]: 0 : if (rte_intr_vec_list_alloc(intr_handle, "intr_vec",
1810 : 0 : dev->data->nb_rx_queues)) {
1811 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate %d rx_queues"
1812 : : " intr_vec", dev->data->nb_rx_queues);
1813 : 0 : return -ENOMEM;
1814 : : }
1815 : : }
1816 : : /* configure msix for sleep until rx interrupt */
1817 : 0 : txgbe_configure_msix(dev);
1818 : :
1819 : : /* initialize transmission unit */
1820 : 0 : txgbe_dev_tx_init(dev);
1821 : :
1822 : : /* This can fail when allocating mbufs for descriptor rings */
1823 : 0 : err = txgbe_dev_rx_init(dev);
1824 [ # # ]: 0 : if (err) {
1825 : 0 : PMD_INIT_LOG(ERR, "Unable to initialize RX hardware");
1826 : 0 : goto error;
1827 : : }
1828 : :
1829 : : mask = RTE_ETH_VLAN_STRIP_MASK | RTE_ETH_VLAN_FILTER_MASK |
1830 : : RTE_ETH_VLAN_EXTEND_MASK;
1831 : 0 : err = txgbe_vlan_offload_config(dev, mask);
1832 [ # # ]: 0 : if (err) {
1833 : 0 : PMD_INIT_LOG(ERR, "Unable to set VLAN offload");
1834 : 0 : goto error;
1835 : : }
1836 : :
1837 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_ONLY) {
1838 : : /* Enable vlan filtering for VMDq */
1839 : : txgbe_vmdq_vlan_hw_filter_enable(dev);
1840 : : }
1841 : :
1842 : : /* Configure DCB hw */
1843 : 0 : txgbe_configure_pb(dev);
1844 : 0 : txgbe_configure_port(dev);
1845 : 0 : txgbe_configure_dcb(dev);
1846 : :
1847 [ # # ]: 0 : if (TXGBE_DEV_FDIR_CONF(dev)->mode != RTE_FDIR_MODE_NONE) {
1848 : 0 : err = txgbe_fdir_configure(dev);
1849 [ # # ]: 0 : if (err)
1850 : 0 : goto error;
1851 : : }
1852 : :
1853 : : /* Restore vf rate limit */
1854 [ # # ]: 0 : if (vfinfo != NULL) {
1855 [ # # ]: 0 : for (vf = 0; vf < pci_dev->max_vfs; vf++)
1856 [ # # ]: 0 : for (idx = 0; idx < TXGBE_MAX_QUEUE_NUM_PER_VF; idx++)
1857 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != 0)
1858 : 0 : txgbe_set_vf_rate_limit(dev, vf,
1859 : : vfinfo[vf].tx_rate[idx],
1860 : 0 : 1 << idx);
1861 : : }
1862 : :
1863 : 0 : err = txgbe_dev_rxtx_start(dev);
1864 [ # # ]: 0 : if (err < 0) {
1865 : 0 : PMD_INIT_LOG(ERR, "Unable to start rxtx queues");
1866 : 0 : goto error;
1867 : : }
1868 : :
1869 : : /* Skip link setup if loopback mode is enabled. */
1870 [ # # ]: 0 : if (txgbe_is_pf(hw) &&
1871 [ # # ]: 0 : dev->data->dev_conf.lpbk_mode)
1872 : 0 : goto skip_link_setup;
1873 : :
1874 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.multispeed_fiber) {
1875 : 0 : err = hw->mac.setup_sfp(hw);
1876 [ # # ]: 0 : if (err)
1877 : 0 : goto error;
1878 : : }
1879 : :
1880 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
1881 : : /* Turn on the copper */
1882 : 0 : hw->phy.set_phy_power(hw, true);
1883 : : } else {
1884 : : /* Turn on the laser */
1885 : 0 : hw->mac.enable_tx_laser(hw);
1886 : : }
1887 : :
1888 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) != TXGBE_DEV_ID_KR_KX_KX4)
1889 : 0 : err = hw->mac.check_link(hw, &speed, &link_up, 0);
1890 [ # # ]: 0 : if (err)
1891 : 0 : goto error;
1892 : 0 : dev->data->dev_link.link_status = link_up;
1893 : :
1894 : 0 : err = hw->mac.get_link_capabilities(hw, &speed, &negotiate);
1895 [ # # ]: 0 : if (err)
1896 : 0 : goto error;
1897 : :
1898 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40)
1899 : : allowed_speeds = RTE_ETH_LINK_SPEED_40G;
1900 [ # # ]: 0 : else if (hw->mac.type == txgbe_mac_aml)
1901 : : allowed_speeds = RTE_ETH_LINK_SPEED_10G | RTE_ETH_LINK_SPEED_25G;
1902 : : else
1903 : : allowed_speeds = RTE_ETH_LINK_SPEED_100M | RTE_ETH_LINK_SPEED_1G |
1904 : : RTE_ETH_LINK_SPEED_10G;
1905 : :
1906 : 0 : link_speeds = &dev->data->dev_conf.link_speeds;
1907 [ # # ]: 0 : if (((*link_speeds) >> 1) & ~(allowed_speeds >> 1)) {
1908 : 0 : PMD_INIT_LOG(ERR, "Invalid link setting");
1909 : 0 : goto error;
1910 : : }
1911 : :
1912 : 0 : speed = 0x0;
1913 [ # # ]: 0 : if (*link_speeds == RTE_ETH_LINK_SPEED_AUTONEG) {
1914 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
1915 : 0 : speed = TXGBE_LINK_SPEED_40GB_FULL;
1916 [ # # ]: 0 : } else if (hw->mac.type == txgbe_mac_aml) {
1917 : 0 : speed = (TXGBE_LINK_SPEED_10GB_FULL |
1918 : : TXGBE_LINK_SPEED_25GB_FULL);
1919 : : } else {
1920 : 0 : speed = (TXGBE_LINK_SPEED_100M_FULL |
1921 : : TXGBE_LINK_SPEED_1GB_FULL |
1922 : : TXGBE_LINK_SPEED_10GB_FULL);
1923 : : }
1924 : 0 : hw->autoneg = true;
1925 : : } else {
1926 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_40G)
1927 : 0 : speed |= TXGBE_LINK_SPEED_40GB_FULL;
1928 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_25G)
1929 : 0 : speed |= TXGBE_LINK_SPEED_25GB_FULL;
1930 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_10G)
1931 : 0 : speed |= TXGBE_LINK_SPEED_10GB_FULL;
1932 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_1G)
1933 : 0 : speed |= TXGBE_LINK_SPEED_1GB_FULL;
1934 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_100M)
1935 : 0 : speed |= TXGBE_LINK_SPEED_100M_FULL;
1936 : 0 : hw->autoneg = false;
1937 : : }
1938 : :
1939 : 0 : err = hw->mac.setup_link(hw, speed, link_up);
1940 [ # # ]: 0 : if (err)
1941 : 0 : goto error;
1942 : :
1943 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
1944 : : links_reg = rd32(hw, TXGBE_PORT);
1945 [ # # ]: 0 : if (links_reg & TXGBE_PORT_LINKUP) {
1946 [ # # ]: 0 : if (links_reg & TXGBE_CFG_PORT_ST_AML_LINK_25G) {
1947 : 0 : wr32(hw, TXGBE_MACTXCFG,
1948 : 0 : (rd32(hw, TXGBE_MACTXCFG) &
1949 : : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) |
1950 : : TXGBE_MAC_TX_CFG_AML_SPEED_25G);
1951 [ # # ]: 0 : } else if (links_reg & TXGBE_CFG_PORT_ST_AML_LINK_10G) {
1952 : 0 : wr32(hw, TXGBE_MACTXCFG,
1953 : 0 : (rd32(hw, TXGBE_MACTXCFG) &
1954 : : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) |
1955 : : TXGBE_MAC_TX_CFG_AML_SPEED_10G);
1956 : : }
1957 : : }
1958 : :
1959 : : /* amlite: restart gpio */
1960 : : wr32(hw, TXGBE_GPIODIR, TXGBE_GPIOBIT_0 | TXGBE_GPIOBIT_1 |
1961 : : TXGBE_GPIOBIT_4 | TXGBE_GPIOBIT_5);
1962 : : wr32(hw, TXGBE_GPIODATA, TXGBE_GPIOBIT_4 | TXGBE_GPIOBIT_5);
1963 : : msleep(10);
1964 : : wr32(hw, TXGBE_GPIODATA, TXGBE_GPIOBIT_0);
1965 : : wr32m(hw, TXGBE_GPIO_INT_POLARITY, TXGBE_GPIO_INT_POLARITY_3, 0x0);
1966 [ # # ]: 0 : } else if (hw->mac.type == txgbe_mac_aml40) {
1967 : : links_reg = rd32(hw, TXGBE_PORT);
1968 [ # # ]: 0 : if (links_reg & TXGBE_PORT_LINKUP) {
1969 [ # # ]: 0 : if (links_reg & TXGBE_CFG_PORT_ST_AML_LINK_40G) {
1970 : 0 : wr32(hw, TXGBE_MACTXCFG,
1971 : : (rd32(hw, TXGBE_MACTXCFG) &
1972 : : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) |
1973 : : TXGBE_MAC_TX_CFG_AML_SPEED_40G);
1974 : : }
1975 : : }
1976 : :
1977 : : wr32(hw, TXGBE_GPIODIR, TXGBE_GPIOBIT_0 | TXGBE_GPIOBIT_1
1978 : : | TXGBE_GPIOBIT_3);
1979 : : wr32(hw, TXGBE_GPIODATA, TXGBE_GPIOBIT_1);
1980 : : }
1981 : 0 : skip_link_setup:
1982 : :
1983 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
1984 : : txgbe_dev_misc_interrupt_setup(dev);
1985 : : /* check if lsc interrupt is enabled */
1986 : 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1987 : : txgbe_dev_lsc_interrupt_setup(dev, TRUE);
1988 : : else
1989 : : txgbe_dev_lsc_interrupt_setup(dev, FALSE);
1990 : : txgbe_dev_macsec_interrupt_setup(dev);
1991 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
1992 : : } else {
1993 : 0 : rte_intr_callback_unregister(intr_handle,
1994 : : txgbe_dev_interrupt_handler, dev);
1995 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1996 : 0 : PMD_INIT_LOG(INFO, "lsc won't enable because of"
1997 : : " no intr multiplex");
1998 : : }
1999 : :
2000 : : /* check if rxq interrupt is enabled */
2001 [ # # # # ]: 0 : if (dev->data->dev_conf.intr_conf.rxq != 0 &&
2002 : 0 : rte_intr_dp_is_en(intr_handle))
2003 : : txgbe_dev_rxq_interrupt_setup(dev);
2004 : :
2005 : : /* enable uio/vfio intr/eventfd mapping */
2006 : 0 : rte_intr_enable(intr_handle);
2007 : :
2008 : : /* resume enabled intr since hw reset */
2009 : 0 : txgbe_enable_intr(dev);
2010 : 0 : txgbe_l2_tunnel_conf(dev);
2011 : 0 : txgbe_filter_restore(dev);
2012 : :
2013 : 0 : hw->bp_event_interval = 100 * 1000;
2014 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
2015 : 0 : rte_eal_alarm_set(hw->bp_event_interval, txgbe_dev_e56_check_bp_event, dev);
2016 : 0 : rte_eal_alarm_set(1000 * 1000 * 2, txgbe_dev_check_aml_temp_event, dev);
2017 : : }
2018 : :
2019 [ # # # # ]: 0 : if (tm_conf->root && !tm_conf->committed)
2020 : 0 : PMD_DRV_LOG(WARNING,
2021 : : "please call hierarchy_commit() "
2022 : : "before starting the port");
2023 : :
2024 : : /*
2025 : : * Update link status right before return, because it may
2026 : : * start link configuration process in a separate thread.
2027 : : */
2028 : : txgbe_dev_link_update(dev, 0);
2029 : :
2030 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_ORD_MASK);
2031 : :
2032 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2033 : 0 : hw->offset_loaded = 1;
2034 : :
2035 : 0 : return 0;
2036 : :
2037 : 0 : error:
2038 : 0 : PMD_INIT_LOG(ERR, "failure in dev start: %d", err);
2039 : 0 : txgbe_dev_clear_queues(dev);
2040 : 0 : return -EIO;
2041 : : }
2042 : :
2043 : : /*
2044 : : * Stop device: disable rx and tx functions to allow for reconfiguring.
2045 : : */
2046 : : static int
2047 : 0 : txgbe_dev_stop(struct rte_eth_dev *dev)
2048 : : {
2049 : : struct rte_eth_link link;
2050 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
2051 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2052 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
2053 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
2054 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2055 : : int vf;
2056 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
2057 : :
2058 [ # # ]: 0 : if (hw->adapter_stopped)
2059 : 0 : goto out;
2060 : :
2061 : 0 : PMD_INIT_FUNC_TRACE();
2062 : :
2063 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
2064 : 0 : rte_eal_alarm_cancel(txgbe_dev_e56_check_bp_event, dev);
2065 : 0 : rte_eal_alarm_cancel(txgbe_dev_check_aml_temp_event, dev);
2066 : 0 : rte_eal_alarm_cancel(txgbe_dev_setup_link_alarm_handler_aml, hw);
2067 : : }
2068 : :
2069 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
2070 : 0 : rte_eal_alarm_cancel(txgbe_tx_queue_clear_error, dev);
2071 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
2072 : :
2073 : : /* disable interrupts */
2074 : 0 : txgbe_disable_intr(hw);
2075 : :
2076 : : /* workaround for GPIO intr lost when mng_veto bit is set */
2077 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
2078 : 0 : txgbe_reinit_gpio_intr(hw);
2079 : :
2080 : : /* reset the NIC */
2081 : 0 : txgbe_pf_reset_hw(hw);
2082 : 0 : hw->adapter_stopped = 0;
2083 : :
2084 : : /* stop adapter */
2085 : 0 : txgbe_stop_hw(hw);
2086 : :
2087 [ # # # # ]: 0 : for (vf = 0; vfinfo != NULL && vf < pci_dev->max_vfs; vf++)
2088 : 0 : vfinfo[vf].clear_to_send = false;
2089 : :
2090 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml)
2091 : : wr32m(hw, TXGBE_AML_EPCS_MISC_CTL,
2092 : : TXGBE_AML_LINK_STATUS_OVRD_EN, 0x0);
2093 : :
2094 : 0 : txgbe_dev_clear_queues(dev);
2095 : :
2096 : : /* Clear stored conf */
2097 : 0 : dev->data->scattered_rx = 0;
2098 : 0 : dev->data->lro = 0;
2099 : :
2100 : : /* Clear recorded link status */
2101 : : memset(&link, 0, sizeof(link));
2102 : 0 : rte_eth_linkstatus_set(dev, &link);
2103 : :
2104 [ # # ]: 0 : if (!rte_intr_allow_others(intr_handle))
2105 : : /* resume to the default handler */
2106 : 0 : rte_intr_callback_register(intr_handle,
2107 : : txgbe_dev_interrupt_handler,
2108 : : (void *)dev);
2109 : :
2110 : : /* Clean datapath event and queue/vec mapping */
2111 : 0 : rte_intr_efd_disable(intr_handle);
2112 : 0 : rte_intr_vec_list_free(intr_handle);
2113 : :
2114 : : /* reset hierarchy commit */
2115 : 0 : tm_conf->committed = false;
2116 : :
2117 : 0 : adapter->rss_reta_updated = 0;
2118 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_SEL_MASK);
2119 : :
2120 : 0 : txgbe_set_pcie_master(hw, true);
2121 : :
2122 : 0 : hw->adapter_stopped = true;
2123 : 0 : dev->data->dev_started = 0;
2124 : 0 : hw->dev_start = false;
2125 : :
2126 : 0 : out:
2127 : : /* close phy to prevent reset in dev_close from restarting physical link */
2128 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2129 : : /* Turn off the copper */
2130 : 0 : hw->phy.set_phy_power(hw, false);
2131 : : } else {
2132 : : /* Turn off the laser */
2133 : 0 : hw->mac.disable_tx_laser(hw);
2134 : : }
2135 : :
2136 : 0 : return 0;
2137 : : }
2138 : :
2139 : : /*
2140 : : * Set device link up: enable tx.
2141 : : */
2142 : : static int
2143 : 0 : txgbe_dev_set_link_up(struct rte_eth_dev *dev)
2144 : : {
2145 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2146 : :
2147 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2148 : : /* Turn on the copper */
2149 : 0 : hw->phy.set_phy_power(hw, true);
2150 : : } else {
2151 : : /* Turn on the laser */
2152 : 0 : hw->mac.enable_tx_laser(hw);
2153 : 0 : hw->dev_start = true;
2154 : : txgbe_dev_link_update(dev, 0);
2155 : : }
2156 : :
2157 : 0 : return 0;
2158 : : }
2159 : :
2160 : : /*
2161 : : * Set device link down: disable tx.
2162 : : */
2163 : : static int
2164 : 0 : txgbe_dev_set_link_down(struct rte_eth_dev *dev)
2165 : : {
2166 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2167 : :
2168 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2169 : : /* Turn off the copper */
2170 : 0 : hw->phy.set_phy_power(hw, false);
2171 : : } else {
2172 : : /* Turn off the laser */
2173 : 0 : hw->mac.disable_tx_laser(hw);
2174 : 0 : hw->dev_start = false;
2175 : : txgbe_dev_link_update(dev, 0);
2176 : : }
2177 : :
2178 : 0 : return 0;
2179 : : }
2180 : :
2181 : : /*
2182 : : * Reset and stop device.
2183 : : */
2184 : : static int
2185 : 0 : txgbe_dev_close(struct rte_eth_dev *dev)
2186 : : {
2187 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2188 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
2189 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2190 : : int retries = 0;
2191 : : int ret;
2192 : :
2193 : 0 : PMD_INIT_FUNC_TRACE();
2194 : :
2195 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2196 : : return 0;
2197 : :
2198 : 0 : txgbe_pf_reset_hw(hw);
2199 : :
2200 : 0 : ret = txgbe_dev_stop(dev);
2201 : :
2202 : : /* Let firmware take over control of hardware */
2203 : : wr32m(hw, TXGBE_PORTCTL, TXGBE_PORTCTL_DRVLOAD, 0);
2204 : :
2205 : 0 : txgbe_dev_free_queues(dev);
2206 : :
2207 : 0 : txgbe_set_pcie_master(hw, false);
2208 : :
2209 : : /* reprogram the RAR[0] in case user changed it. */
2210 : 0 : txgbe_set_rar(hw, 0, hw->mac.addr, 0, true);
2211 : :
2212 : : /* Unlock any pending hardware semaphore */
2213 : 0 : txgbe_swfw_lock_reset(hw);
2214 : :
2215 : : /* disable uio intr before callback unregister */
2216 : 0 : rte_intr_disable(intr_handle);
2217 : :
2218 : : do {
2219 : 0 : ret = rte_intr_callback_unregister(intr_handle,
2220 : : txgbe_dev_interrupt_handler, dev);
2221 [ # # ]: 0 : if (ret >= 0 || ret == -ENOENT) {
2222 : : break;
2223 [ # # ]: 0 : } else if (ret != -EAGAIN) {
2224 : 0 : PMD_INIT_LOG(ERR,
2225 : : "intr callback unregister failed: %d",
2226 : : ret);
2227 : : }
2228 : : rte_delay_ms(100);
2229 [ # # ]: 0 : } while (retries++ < (10 + TXGBE_LINK_UP_TIME));
2230 : :
2231 : : /* cancel all alarm handler before remove dev */
2232 : 0 : rte_eal_alarm_cancel(txgbe_dev_interrupt_delayed_handler, dev);
2233 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
2234 : 0 : rte_eal_alarm_cancel(txgbe_dev_setup_link_alarm_handler, dev);
2235 : :
2236 : : /* uninitialize PF if max_vfs not zero */
2237 : 0 : txgbe_pf_host_uninit(dev);
2238 : :
2239 : 0 : rte_free(dev->data->mac_addrs);
2240 : 0 : dev->data->mac_addrs = NULL;
2241 : :
2242 : 0 : rte_free(dev->data->hash_mac_addrs);
2243 : 0 : dev->data->hash_mac_addrs = NULL;
2244 : :
2245 : : /* remove all the fdir filters & hash */
2246 : 0 : txgbe_fdir_filter_uninit(dev);
2247 : :
2248 : : /* remove all the L2 tunnel filters & hash */
2249 : 0 : txgbe_l2_tn_filter_uninit(dev);
2250 : :
2251 : : /* Remove all ntuple filters of the device */
2252 : 0 : txgbe_ntuple_filter_uninit(dev);
2253 : :
2254 : : /* clear all the filters list */
2255 : 0 : txgbe_filterlist_flush();
2256 : :
2257 : : /* Remove all Traffic Manager configuration */
2258 : 0 : txgbe_tm_conf_uninit(dev);
2259 : :
2260 : : #ifdef RTE_LIB_SECURITY
2261 : 0 : rte_free(dev->security_ctx);
2262 : 0 : dev->security_ctx = NULL;
2263 : : #endif
2264 : :
2265 : 0 : return ret;
2266 : : }
2267 : :
2268 : : /*
2269 : : * Reset PF device.
2270 : : */
2271 : : static int
2272 : 0 : txgbe_dev_reset(struct rte_eth_dev *dev)
2273 : : {
2274 : : int ret;
2275 : :
2276 : : /* When a DPDK PMD PF begin to reset PF port, it should notify all
2277 : : * its VF to make them align with it. The detailed notification
2278 : : * mechanism is PMD specific. As to txgbe PF, it is rather complex.
2279 : : * To avoid unexpected behavior in VF, currently reset of PF with
2280 : : * SR-IOV activation is not supported. It might be supported later.
2281 : : */
2282 [ # # ]: 0 : if (dev->data->sriov.active)
2283 : : return -ENOTSUP;
2284 : :
2285 : 0 : ret = eth_txgbe_dev_uninit(dev);
2286 [ # # ]: 0 : if (ret)
2287 : : return ret;
2288 : :
2289 : 0 : ret = eth_txgbe_dev_init(dev, NULL);
2290 : :
2291 : 0 : return ret;
2292 : : }
2293 : :
2294 : : #define TXGBE_UPDATE_COUNTER_32BIT_GENERIC(reg, last, count, reset) \
2295 : : do { \
2296 : : uint32_t current = rd32(hw, reg); \
2297 : : if ((current) < (last)) \
2298 : : current += 0x100000000ULL; \
2299 : : if (reset) \
2300 : : (last) = current; \
2301 : : (count) = (uint32_t)((current) - (last)); \
2302 : : } while (0)
2303 : :
2304 : : #define UPDATE_QP_COUNTER_32bit(reg, last_counter, counter) \
2305 : : TXGBE_UPDATE_COUNTER_32BIT_GENERIC(reg, last_counter, counter, !hw->offset_loaded)
2306 : :
2307 : : #define UPDATE_QP_COUNTER_36bit(reg_lsb, reg_msb, last_counter, counter) \
2308 : : { \
2309 : : uint64_t current_counter_lsb = rd32(hw, reg_lsb); \
2310 : : uint64_t current_counter_msb = rd32(hw, reg_msb); \
2311 : : uint64_t current_counter = (current_counter_msb << 32) | \
2312 : : current_counter_lsb; \
2313 : : if (current_counter < last_counter) \
2314 : : current_counter += 0x1000000000LL; \
2315 : : if (!hw->offset_loaded) \
2316 : : last_counter = current_counter; \
2317 : : counter = current_counter - last_counter; \
2318 : : counter &= 0xFFFFFFFFFLL; \
2319 : : }
2320 : :
2321 : : void
2322 : 0 : txgbe_read_stats_registers(struct txgbe_hw *hw,
2323 : : struct txgbe_hw_stats *hw_stats)
2324 : : {
2325 : : unsigned int i;
2326 : :
2327 : : /* QP Stats */
2328 [ # # ]: 0 : for (i = 0; i < hw->nb_rx_queues; i++) {
2329 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXPKT(i),
2330 : : hw->qp_last[i].rx_qp_packets,
2331 : : hw_stats->qp[i].rx_qp_packets);
2332 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPRXOCTL(i), TXGBE_QPRXOCTH(i),
2333 : : hw->qp_last[i].rx_qp_bytes,
2334 : : hw_stats->qp[i].rx_qp_bytes);
2335 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXMPKT(i),
2336 : : hw->qp_last[i].rx_qp_mc_packets,
2337 : : hw_stats->qp[i].rx_qp_mc_packets);
2338 : : }
2339 : :
2340 [ # # ]: 0 : for (i = 0; i < hw->nb_tx_queues; i++) {
2341 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPTXPKT(i),
2342 : : hw->qp_last[i].tx_qp_packets,
2343 : : hw_stats->qp[i].tx_qp_packets);
2344 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPTXOCTL(i), TXGBE_QPTXOCTH(i),
2345 : : hw->qp_last[i].tx_qp_bytes,
2346 : : hw_stats->qp[i].tx_qp_bytes);
2347 : : }
2348 : : /* PB Stats */
2349 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2350 : 0 : hw_stats->up[i].rx_up_xon_packets +=
2351 : 0 : rd32(hw, TXGBE_PBRXUPXON(i));
2352 : 0 : hw_stats->up[i].rx_up_xoff_packets +=
2353 : 0 : rd32(hw, TXGBE_PBRXUPXOFF(i));
2354 : 0 : hw_stats->up[i].tx_up_xon_packets +=
2355 : 0 : rd32(hw, TXGBE_PBTXUPXON(i));
2356 : 0 : hw_stats->up[i].tx_up_xoff_packets +=
2357 : 0 : rd32(hw, TXGBE_PBTXUPXOFF(i));
2358 : 0 : hw_stats->up[i].tx_up_xon2off_packets +=
2359 : 0 : rd32(hw, TXGBE_PBTXUPOFF(i));
2360 : 0 : hw_stats->up[i].rx_up_dropped +=
2361 : 0 : rd32(hw, TXGBE_PBRXMISS(i));
2362 : : }
2363 : :
2364 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
2365 [ # # ]: 0 : TXGBE_UPDATE_COUNTER_32BIT_GENERIC(TXGBE_PBRXLNKXON_AML,
2366 : : hw->last_stats.rx_xon_packets,
2367 : : hw_stats->rx_xon_packets, !hw->offset_loaded);
2368 [ # # ]: 0 : TXGBE_UPDATE_COUNTER_32BIT_GENERIC(TXGBE_PBRXLNKXOFF_AML,
2369 : : hw->last_stats.rx_xoff_packets,
2370 : : hw_stats->rx_xoff_packets, !hw->offset_loaded);
2371 : : } else {
2372 : 0 : hw_stats->rx_xon_packets += rd32(hw, TXGBE_PBRXLNKXON);
2373 : 0 : hw_stats->rx_xoff_packets += rd32(hw, TXGBE_PBRXLNKXOFF);
2374 : : }
2375 : 0 : hw_stats->tx_xon_packets += rd32(hw, TXGBE_PBTXLNKXON);
2376 : 0 : hw_stats->tx_xoff_packets += rd32(hw, TXGBE_PBTXLNKXOFF);
2377 : :
2378 : : /* DMA Stats */
2379 : 0 : hw_stats->rx_packets += rd32(hw, TXGBE_DMARXPKT);
2380 : 0 : hw_stats->tx_packets += rd32(hw, TXGBE_DMATXPKT);
2381 : :
2382 : 0 : hw_stats->rx_bytes += rd64(hw, TXGBE_DMARXOCTL);
2383 : 0 : hw_stats->tx_bytes += rd64(hw, TXGBE_DMATXOCTL);
2384 : 0 : hw_stats->rx_dma_drop += rd32(hw, TXGBE_DMARXDROP);
2385 : 0 : hw_stats->rx_rdb_drop += rd32(hw, TXGBE_PBRXDROP);
2386 : :
2387 : : /* MAC Stats */
2388 : 0 : hw_stats->rx_crc_errors += rd64(hw, TXGBE_MACRXERRCRCL);
2389 : 0 : hw_stats->rx_multicast_packets += rd64(hw, TXGBE_MACRXMPKTL);
2390 : 0 : hw_stats->tx_multicast_packets += rd64(hw, TXGBE_MACTXMPKTL);
2391 : :
2392 : 0 : hw_stats->rx_total_packets += rd64(hw, TXGBE_MACRXPKTL);
2393 : 0 : hw_stats->tx_total_packets += rd64(hw, TXGBE_MACTXPKTL);
2394 : 0 : hw_stats->rx_total_bytes += rd64(hw, TXGBE_MACRXGBOCTL);
2395 : :
2396 : 0 : hw_stats->rx_broadcast_packets += rd64(hw, TXGBE_MACRXOCTL);
2397 : 0 : hw_stats->tx_broadcast_packets += rd64(hw, TXGBE_MACTXOCTL);
2398 : :
2399 : 0 : hw_stats->rx_size_64_packets += rd64(hw, TXGBE_MACRX1TO64L);
2400 : 0 : hw_stats->rx_size_65_to_127_packets += rd64(hw, TXGBE_MACRX65TO127L);
2401 : 0 : hw_stats->rx_size_128_to_255_packets += rd64(hw, TXGBE_MACRX128TO255L);
2402 : 0 : hw_stats->rx_size_256_to_511_packets += rd64(hw, TXGBE_MACRX256TO511L);
2403 : 0 : hw_stats->rx_size_512_to_1023_packets +=
2404 : : rd64(hw, TXGBE_MACRX512TO1023L);
2405 : 0 : hw_stats->rx_size_1024_to_max_packets +=
2406 : : rd64(hw, TXGBE_MACRX1024TOMAXL);
2407 : 0 : hw_stats->tx_size_64_packets += rd64(hw, TXGBE_MACTX1TO64L);
2408 : 0 : hw_stats->tx_size_65_to_127_packets += rd64(hw, TXGBE_MACTX65TO127L);
2409 : 0 : hw_stats->tx_size_128_to_255_packets += rd64(hw, TXGBE_MACTX128TO255L);
2410 : 0 : hw_stats->tx_size_256_to_511_packets += rd64(hw, TXGBE_MACTX256TO511L);
2411 : 0 : hw_stats->tx_size_512_to_1023_packets +=
2412 : : rd64(hw, TXGBE_MACTX512TO1023L);
2413 : 0 : hw_stats->tx_size_1024_to_max_packets +=
2414 : : rd64(hw, TXGBE_MACTX1024TOMAXL);
2415 : :
2416 : 0 : hw_stats->rx_length_errors += rd64(hw, TXGBE_MACRXERRLENL);
2417 : 0 : hw_stats->rx_undersize_errors += rd32(hw, TXGBE_MACRXUNDERSIZE);
2418 : 0 : hw_stats->rx_oversize_cnt += rd32(hw, TXGBE_MACRXOVERSIZE);
2419 : 0 : hw_stats->rx_jabber_errors += rd32(hw, TXGBE_MACRXJABBER);
2420 : :
2421 : : /* MNG Stats */
2422 : 0 : hw_stats->mng_bmc2host_packets = rd32(hw, TXGBE_MNGBMC2OS);
2423 : 0 : hw_stats->mng_host2bmc_packets = rd32(hw, TXGBE_MNGOS2BMC);
2424 : 0 : hw_stats->rx_management_packets = rd32(hw, TXGBE_DMARXMNG);
2425 : 0 : hw_stats->tx_management_packets = rd32(hw, TXGBE_DMATXMNG);
2426 : :
2427 : : /* FCoE Stats */
2428 : 0 : hw_stats->rx_fcoe_crc_errors += rd32(hw, TXGBE_FCOECRC);
2429 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors += rd32(hw, TXGBE_FCOELAST);
2430 : 0 : hw_stats->rx_fcoe_dropped += rd32(hw, TXGBE_FCOERPDC);
2431 : 0 : hw_stats->rx_fcoe_packets += rd32(hw, TXGBE_FCOEPRC);
2432 : 0 : hw_stats->tx_fcoe_packets += rd32(hw, TXGBE_FCOEPTC);
2433 : 0 : hw_stats->rx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWRC);
2434 : 0 : hw_stats->tx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWTC);
2435 : :
2436 : : /* Flow Director Stats */
2437 : 0 : hw_stats->flow_director_matched_filters += rd32(hw, TXGBE_FDIRMATCH);
2438 : 0 : hw_stats->flow_director_missed_filters += rd32(hw, TXGBE_FDIRMISS);
2439 : 0 : hw_stats->flow_director_added_filters +=
2440 : 0 : TXGBE_FDIRUSED_ADD(rd32(hw, TXGBE_FDIRUSED));
2441 : 0 : hw_stats->flow_director_removed_filters +=
2442 : 0 : TXGBE_FDIRUSED_REM(rd32(hw, TXGBE_FDIRUSED));
2443 : 0 : hw_stats->flow_director_filter_add_errors +=
2444 : 0 : TXGBE_FDIRFAIL_ADD(rd32(hw, TXGBE_FDIRFAIL));
2445 : 0 : hw_stats->flow_director_filter_remove_errors +=
2446 : 0 : TXGBE_FDIRFAIL_REM(rd32(hw, TXGBE_FDIRFAIL));
2447 : :
2448 : : /* MACsec Stats */
2449 : 0 : hw_stats->tx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECTX_UTPKT);
2450 : 0 : hw_stats->tx_macsec_pkts_encrypted +=
2451 : 0 : rd32(hw, TXGBE_LSECTX_ENCPKT);
2452 : 0 : hw_stats->tx_macsec_pkts_protected +=
2453 : 0 : rd32(hw, TXGBE_LSECTX_PROTPKT);
2454 : 0 : hw_stats->tx_macsec_octets_encrypted +=
2455 : 0 : rd32(hw, TXGBE_LSECTX_ENCOCT);
2456 : 0 : hw_stats->tx_macsec_octets_protected +=
2457 : 0 : rd32(hw, TXGBE_LSECTX_PROTOCT);
2458 : 0 : hw_stats->rx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECRX_UTPKT);
2459 : 0 : hw_stats->rx_macsec_pkts_badtag += rd32(hw, TXGBE_LSECRX_BTPKT);
2460 : 0 : hw_stats->rx_macsec_pkts_nosci += rd32(hw, TXGBE_LSECRX_NOSCIPKT);
2461 : 0 : hw_stats->rx_macsec_pkts_unknownsci += rd32(hw, TXGBE_LSECRX_UNSCIPKT);
2462 : 0 : hw_stats->rx_macsec_octets_decrypted += rd32(hw, TXGBE_LSECRX_DECOCT);
2463 : 0 : hw_stats->rx_macsec_octets_validated += rd32(hw, TXGBE_LSECRX_VLDOCT);
2464 : 0 : hw_stats->rx_macsec_sc_pkts_unchecked +=
2465 : 0 : rd32(hw, TXGBE_LSECRX_UNCHKPKT);
2466 : 0 : hw_stats->rx_macsec_sc_pkts_delayed += rd32(hw, TXGBE_LSECRX_DLYPKT);
2467 : 0 : hw_stats->rx_macsec_sc_pkts_late += rd32(hw, TXGBE_LSECRX_LATEPKT);
2468 [ # # ]: 0 : for (i = 0; i < 2; i++) {
2469 : 0 : hw_stats->rx_macsec_sa_pkts_ok +=
2470 : 0 : rd32(hw, TXGBE_LSECRX_OKPKT(i));
2471 : 0 : hw_stats->rx_macsec_sa_pkts_invalid +=
2472 : 0 : rd32(hw, TXGBE_LSECRX_INVPKT(i));
2473 : 0 : hw_stats->rx_macsec_sa_pkts_notvalid +=
2474 : 0 : rd32(hw, TXGBE_LSECRX_BADPKT(i));
2475 : : }
2476 : 0 : hw_stats->rx_macsec_sa_pkts_unusedsa +=
2477 : 0 : rd32(hw, TXGBE_LSECRX_INVSAPKT);
2478 : 0 : hw_stats->rx_macsec_sa_pkts_notusingsa +=
2479 : 0 : rd32(hw, TXGBE_LSECRX_BADSAPKT);
2480 : :
2481 : 0 : hw_stats->rx_total_missed_packets = 0;
2482 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2483 : 0 : hw_stats->rx_total_missed_packets +=
2484 : 0 : hw_stats->up[i].rx_up_dropped;
2485 : : }
2486 : 0 : }
2487 : :
2488 : : static int
2489 : 0 : txgbe_dev_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats,
2490 : : struct eth_queue_stats *qstats)
2491 : : {
2492 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2493 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2494 : : struct txgbe_stat_mappings *stat_mappings =
2495 : : TXGBE_DEV_STAT_MAPPINGS(dev);
2496 : : struct txgbe_tx_queue *txq;
2497 : : uint32_t i, j;
2498 : :
2499 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2500 : :
2501 [ # # ]: 0 : if (stats == NULL)
2502 : : return -EINVAL;
2503 : :
2504 : : /* Fill out the rte_eth_stats statistics structure */
2505 : 0 : stats->ipackets = hw_stats->rx_packets;
2506 : 0 : stats->ibytes = hw_stats->rx_bytes;
2507 : 0 : stats->opackets = hw_stats->tx_packets;
2508 : 0 : stats->obytes = hw_stats->tx_bytes;
2509 : :
2510 [ # # ]: 0 : if (qstats != NULL) {
2511 : 0 : memset(&qstats->q_ipackets, 0, sizeof(qstats->q_ipackets));
2512 : 0 : memset(&qstats->q_opackets, 0, sizeof(qstats->q_opackets));
2513 : 0 : memset(&qstats->q_ibytes, 0, sizeof(qstats->q_ibytes));
2514 : 0 : memset(&qstats->q_obytes, 0, sizeof(qstats->q_obytes));
2515 : 0 : memset(&qstats->q_errors, 0, sizeof(qstats->q_errors));
2516 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_QP; i++) {
2517 : 0 : uint32_t n = i / NB_QMAP_FIELDS_PER_QSM_REG;
2518 : 0 : uint32_t offset = (i % NB_QMAP_FIELDS_PER_QSM_REG) * 8;
2519 : : uint32_t q_map;
2520 : :
2521 : 0 : q_map = (stat_mappings->rqsm[n] >> offset)
2522 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2523 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2524 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2525 : 0 : qstats->q_ipackets[j] += hw_stats->qp[i].rx_qp_packets;
2526 : 0 : qstats->q_ibytes[j] += hw_stats->qp[i].rx_qp_bytes;
2527 : :
2528 : 0 : q_map = (stat_mappings->tqsm[n] >> offset)
2529 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2530 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2531 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2532 : 0 : qstats->q_opackets[j] += hw_stats->qp[i].tx_qp_packets;
2533 : 0 : qstats->q_obytes[j] += hw_stats->qp[i].tx_qp_bytes;
2534 : : }
2535 : : }
2536 : :
2537 : : /* Rx Errors */
2538 : 0 : stats->imissed = hw_stats->rx_total_missed_packets +
2539 : 0 : hw_stats->rx_dma_drop;
2540 : 0 : stats->ierrors = hw_stats->rx_crc_errors +
2541 : 0 : hw_stats->rx_mac_short_packet_dropped +
2542 : 0 : hw_stats->rx_length_errors +
2543 : 0 : hw_stats->rx_undersize_errors +
2544 : 0 : hw_stats->rx_rdb_drop +
2545 : 0 : hw_stats->rx_illegal_byte_errors +
2546 : 0 : hw_stats->rx_error_bytes +
2547 : 0 : hw_stats->rx_fragment_errors +
2548 : 0 : hw_stats->rx_fcoe_crc_errors +
2549 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors;
2550 : :
2551 : : /* Tx Errors */
2552 : 0 : stats->oerrors = 0;
2553 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2554 : 0 : txq = dev->data->tx_queues[i];
2555 : 0 : stats->oerrors += txq->desc_error;
2556 : : }
2557 : :
2558 : : return 0;
2559 : : }
2560 : :
2561 : : static int
2562 : 0 : txgbe_dev_stats_reset(struct rte_eth_dev *dev)
2563 : : {
2564 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2565 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2566 : : struct txgbe_tx_queue *txq;
2567 : : uint32_t i;
2568 : :
2569 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2570 : 0 : txq = dev->data->tx_queues[i];
2571 : 0 : txq->desc_error = 0;
2572 : : }
2573 : :
2574 : : /* HW registers are cleared on read */
2575 : 0 : hw->offset_loaded = 0;
2576 : : txgbe_dev_stats_get(dev, NULL, NULL);
2577 : 0 : hw->offset_loaded = 1;
2578 : :
2579 : : /* Reset software totals */
2580 : : memset(hw_stats, 0, sizeof(*hw_stats));
2581 : :
2582 : 0 : return 0;
2583 : : }
2584 : :
2585 : : /* This function calculates the number of xstats based on the current config */
2586 : : static unsigned
2587 : : txgbe_xstats_calc_num(struct rte_eth_dev *dev)
2588 : : {
2589 : 0 : int nb_queues = max(dev->data->nb_rx_queues, dev->data->nb_tx_queues);
2590 : : return TXGBE_NB_HW_STATS +
2591 : 0 : TXGBE_NB_UP_STATS * TXGBE_MAX_UP +
2592 : : TXGBE_NB_QP_STATS * nb_queues;
2593 : : }
2594 : :
2595 : : static inline int
2596 : 0 : txgbe_get_name_by_id(uint32_t id, char *name, uint32_t size)
2597 : : {
2598 : : int nb, st;
2599 : :
2600 : : /* Extended stats from txgbe_hw_stats */
2601 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2602 : 0 : snprintf(name, size, "[hw]%s",
2603 : 0 : rte_txgbe_stats_strings[id].name);
2604 : 0 : return 0;
2605 : : }
2606 : 0 : id -= TXGBE_NB_HW_STATS;
2607 : :
2608 : : /* Priority Stats */
2609 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2610 : 0 : nb = id / TXGBE_NB_UP_STATS;
2611 : 0 : st = id % TXGBE_NB_UP_STATS;
2612 : 0 : snprintf(name, size, "[p%u]%s", nb,
2613 : 0 : rte_txgbe_up_strings[st].name);
2614 : 0 : return 0;
2615 : : }
2616 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2617 : :
2618 : : /* Queue Stats */
2619 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2620 : 0 : nb = id / TXGBE_NB_QP_STATS;
2621 : 0 : st = id % TXGBE_NB_QP_STATS;
2622 : 0 : snprintf(name, size, "[q%u]%s", nb,
2623 : 0 : rte_txgbe_qp_strings[st].name);
2624 : 0 : return 0;
2625 : : }
2626 : : id -= TXGBE_NB_QP_STATS * TXGBE_MAX_QP;
2627 : :
2628 : 0 : return -(int)(id + 1);
2629 : : }
2630 : :
2631 : : static inline int
2632 : 0 : txgbe_get_offset_by_id(uint32_t id, uint32_t *offset)
2633 : : {
2634 : : int nb, st;
2635 : :
2636 : : /* Extended stats from txgbe_hw_stats */
2637 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2638 : 0 : *offset = rte_txgbe_stats_strings[id].offset;
2639 : 0 : return 0;
2640 : : }
2641 : 0 : id -= TXGBE_NB_HW_STATS;
2642 : :
2643 : : /* Priority Stats */
2644 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2645 : 0 : nb = id / TXGBE_NB_UP_STATS;
2646 : 0 : st = id % TXGBE_NB_UP_STATS;
2647 : 0 : *offset = rte_txgbe_up_strings[st].offset +
2648 : : nb * (TXGBE_NB_UP_STATS * sizeof(uint64_t));
2649 : 0 : return 0;
2650 : : }
2651 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2652 : :
2653 : : /* Queue Stats */
2654 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2655 : 0 : nb = id / TXGBE_NB_QP_STATS;
2656 : 0 : st = id % TXGBE_NB_QP_STATS;
2657 : 0 : *offset = rte_txgbe_qp_strings[st].offset +
2658 : : nb * (TXGBE_NB_QP_STATS * sizeof(uint64_t));
2659 : 0 : return 0;
2660 : : }
2661 : :
2662 : : return -1;
2663 : : }
2664 : :
2665 : 0 : static int txgbe_dev_xstats_get_names(struct rte_eth_dev *dev,
2666 : : struct rte_eth_xstat_name *xstats_names, unsigned int limit)
2667 : : {
2668 : : unsigned int i, count;
2669 : :
2670 : : count = txgbe_xstats_calc_num(dev);
2671 [ # # ]: 0 : if (xstats_names == NULL)
2672 : 0 : return count;
2673 : :
2674 : : /* Note: limit >= cnt_stats checked upstream
2675 : : * in rte_eth_xstats_names()
2676 : : */
2677 : 0 : limit = min(limit, count);
2678 : :
2679 : : /* Extended stats from txgbe_hw_stats */
2680 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2681 [ # # ]: 0 : if (txgbe_get_name_by_id(i, xstats_names[i].name,
2682 : : sizeof(xstats_names[i].name))) {
2683 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2684 : 0 : break;
2685 : : }
2686 : : }
2687 : :
2688 : 0 : return i;
2689 : : }
2690 : :
2691 : 0 : static int txgbe_dev_xstats_get_names_by_id(struct rte_eth_dev *dev,
2692 : : const uint64_t *ids,
2693 : : struct rte_eth_xstat_name *xstats_names,
2694 : : unsigned int limit)
2695 : : {
2696 : : unsigned int i;
2697 : :
2698 [ # # ]: 0 : if (ids == NULL)
2699 : 0 : return txgbe_dev_xstats_get_names(dev, xstats_names, limit);
2700 : :
2701 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2702 [ # # ]: 0 : if (txgbe_get_name_by_id(ids[i], xstats_names[i].name,
2703 : : sizeof(xstats_names[i].name))) {
2704 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2705 : 0 : return -1;
2706 : : }
2707 : : }
2708 : :
2709 : 0 : return i;
2710 : : }
2711 : :
2712 : : static int
2713 : 0 : txgbe_dev_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *xstats,
2714 : : unsigned int limit)
2715 : : {
2716 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2717 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2718 : : struct txgbe_rx_queue *rxq;
2719 : : uint64_t rx_csum_err = 0;
2720 : : unsigned int i, count;
2721 : :
2722 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2723 : :
2724 : : /* If this is a reset xstats is NULL, and we have cleared the
2725 : : * registers by reading them.
2726 : : */
2727 : : count = txgbe_xstats_calc_num(dev);
2728 [ # # ]: 0 : if (xstats == NULL)
2729 : 0 : return count;
2730 : :
2731 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2732 : :
2733 : : /* Rx Checksum Errors */
2734 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
2735 : 0 : rxq = dev->data->rx_queues[i];
2736 : 0 : rx_csum_err += rxq->csum_err;
2737 : : }
2738 : 0 : hw_stats->rx_l3_l4_xsum_error = rx_csum_err;
2739 : :
2740 : : /* Extended stats from txgbe_hw_stats */
2741 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2742 : 0 : uint32_t offset = 0;
2743 : :
2744 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2745 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2746 : 0 : break;
2747 : : }
2748 : 0 : xstats[i].value = *(uint64_t *)(((char *)hw_stats) + offset);
2749 : 0 : xstats[i].id = i;
2750 : : }
2751 : :
2752 : 0 : return i;
2753 : : }
2754 : :
2755 : : static int
2756 : 0 : txgbe_dev_xstats_get_(struct rte_eth_dev *dev, uint64_t *values,
2757 : : unsigned int limit)
2758 : : {
2759 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2760 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2761 : : unsigned int i, count;
2762 : :
2763 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2764 : :
2765 : : /* If this is a reset xstats is NULL, and we have cleared the
2766 : : * registers by reading them.
2767 : : */
2768 : : count = txgbe_xstats_calc_num(dev);
2769 [ # # ]: 0 : if (values == NULL)
2770 : 0 : return count;
2771 : :
2772 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2773 : :
2774 : : /* Extended stats from txgbe_hw_stats */
2775 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2776 : : uint32_t offset;
2777 : :
2778 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2779 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2780 : 0 : break;
2781 : : }
2782 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2783 : : }
2784 : :
2785 : 0 : return i;
2786 : : }
2787 : :
2788 : : static int
2789 : 0 : txgbe_dev_xstats_get_by_id(struct rte_eth_dev *dev, const uint64_t *ids,
2790 : : uint64_t *values, unsigned int limit)
2791 : : {
2792 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2793 : : unsigned int i;
2794 : :
2795 [ # # ]: 0 : if (ids == NULL)
2796 : 0 : return txgbe_dev_xstats_get_(dev, values, limit);
2797 : :
2798 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2799 : : uint32_t offset;
2800 : :
2801 [ # # ]: 0 : if (txgbe_get_offset_by_id(ids[i], &offset)) {
2802 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2803 : 0 : break;
2804 : : }
2805 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2806 : : }
2807 : :
2808 : 0 : return i;
2809 : : }
2810 : :
2811 : : static int
2812 : 0 : txgbe_dev_xstats_reset(struct rte_eth_dev *dev)
2813 : : {
2814 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2815 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2816 : : struct txgbe_rx_queue *rxq;
2817 : : int i = 0;
2818 : :
2819 : : /* HW registers are cleared on read */
2820 : 0 : hw->offset_loaded = 0;
2821 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2822 : 0 : hw->offset_loaded = 1;
2823 : :
2824 : : /* Reset software totals */
2825 : : memset(hw_stats, 0, sizeof(*hw_stats));
2826 : :
2827 : : /* Reset rxq checksum errors */
2828 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
2829 : 0 : rxq = dev->data->rx_queues[i];
2830 : 0 : rxq->csum_err = 0;
2831 : : }
2832 : :
2833 : 0 : return 0;
2834 : : }
2835 : :
2836 : : static int
2837 : 0 : txgbe_fw_version_get(struct rte_eth_dev *dev, char *fw_version, size_t fw_size)
2838 : : {
2839 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2840 : : u32 etrack_id;
2841 : : int ret;
2842 : :
2843 : 0 : hw->phy.get_fw_version(hw, &etrack_id);
2844 : :
2845 [ # # ]: 0 : ret = snprintf(fw_version, fw_size, "0x%08x", etrack_id);
2846 [ # # ]: 0 : if (ret < 0)
2847 : : return -EINVAL;
2848 : :
2849 : 0 : ret += 1; /* add the size of '\0' */
2850 [ # # ]: 0 : if (fw_size < (size_t)ret)
2851 : : return ret;
2852 : : else
2853 : 0 : return 0;
2854 : : }
2855 : :
2856 : : static int
2857 : 0 : txgbe_dev_info_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *dev_info)
2858 : : {
2859 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
2860 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2861 : :
2862 : 0 : dev_info->max_rx_queues = (uint16_t)hw->mac.max_rx_queues;
2863 : 0 : dev_info->max_tx_queues = (uint16_t)hw->mac.max_tx_queues;
2864 : 0 : dev_info->min_rx_bufsize = 1024;
2865 : 0 : dev_info->max_rx_pktlen = TXGBE_MAX_MTU + TXGBE_ETH_OVERHEAD;
2866 : 0 : dev_info->min_mtu = RTE_ETHER_MIN_MTU;
2867 : 0 : dev_info->max_mtu = TXGBE_MAX_MTU;
2868 : 0 : dev_info->max_mac_addrs = hw->mac.num_rar_entries;
2869 : 0 : dev_info->max_hash_mac_addrs = TXGBE_VMDQ_NUM_UC_MAC;
2870 : 0 : dev_info->max_vfs = pci_dev->max_vfs;
2871 : 0 : dev_info->max_vmdq_pools = RTE_ETH_64_POOLS;
2872 : 0 : dev_info->vmdq_queue_num = dev_info->max_rx_queues;
2873 : 0 : dev_info->dev_capa &= ~RTE_ETH_DEV_CAPA_FLOW_RULE_KEEP;
2874 : 0 : dev_info->rx_queue_offload_capa = txgbe_get_rx_queue_offloads(dev);
2875 : 0 : dev_info->rx_offload_capa = (txgbe_get_rx_port_offloads(dev) |
2876 : 0 : dev_info->rx_queue_offload_capa);
2877 : 0 : dev_info->tx_queue_offload_capa = txgbe_get_tx_queue_offloads(dev);
2878 : 0 : dev_info->tx_offload_capa = txgbe_get_tx_port_offloads(dev);
2879 : :
2880 : 0 : dev_info->default_rxconf = (struct rte_eth_rxconf) {
2881 : : .rx_thresh = {
2882 : : .pthresh = TXGBE_DEFAULT_RX_PTHRESH,
2883 : : .hthresh = TXGBE_DEFAULT_RX_HTHRESH,
2884 : : .wthresh = TXGBE_DEFAULT_RX_WTHRESH,
2885 : : },
2886 : : .rx_free_thresh = TXGBE_DEFAULT_RX_FREE_THRESH,
2887 : : .rx_drop_en = 0,
2888 : : .offloads = 0,
2889 : : };
2890 : :
2891 : 0 : dev_info->default_txconf = (struct rte_eth_txconf) {
2892 : : .tx_thresh = {
2893 : : .pthresh = TXGBE_DEFAULT_TX_PTHRESH,
2894 : : .hthresh = TXGBE_DEFAULT_TX_HTHRESH,
2895 : : .wthresh = TXGBE_DEFAULT_TX_WTHRESH,
2896 : : },
2897 : : .tx_free_thresh = TXGBE_DEFAULT_TX_FREE_THRESH,
2898 : : .offloads = 0,
2899 : : };
2900 : :
2901 : 0 : dev_info->rx_desc_lim = rx_desc_lim;
2902 : 0 : dev_info->tx_desc_lim = tx_desc_lim;
2903 : :
2904 : 0 : dev_info->hash_key_size = TXGBE_HKEY_MAX_INDEX * sizeof(uint32_t);
2905 : 0 : dev_info->reta_size = RTE_ETH_RSS_RETA_SIZE_128;
2906 : 0 : dev_info->flow_type_rss_offloads = TXGBE_RSS_OFFLOAD_ALL;
2907 : :
2908 : : dev_info->speed_capa = RTE_ETH_LINK_SPEED_1G | RTE_ETH_LINK_SPEED_10G;
2909 : 0 : dev_info->speed_capa |= RTE_ETH_LINK_SPEED_100M;
2910 : :
2911 : : /* Driver-preferred Rx/Tx parameters */
2912 : 0 : dev_info->default_rxportconf.burst_size = 32;
2913 : 0 : dev_info->default_txportconf.burst_size = 32;
2914 : 0 : dev_info->default_rxportconf.nb_queues = 1;
2915 : 0 : dev_info->default_txportconf.nb_queues = 1;
2916 : 0 : dev_info->default_rxportconf.ring_size = 256;
2917 : 0 : dev_info->default_txportconf.ring_size = 256;
2918 : :
2919 : 0 : return 0;
2920 : : }
2921 : :
2922 : : const uint32_t *
2923 : 0 : txgbe_dev_supported_ptypes_get(struct rte_eth_dev *dev, size_t *no_of_elements)
2924 : : {
2925 [ # # # # ]: 0 : if (dev->rx_pkt_burst == txgbe_recv_pkts ||
2926 : : #if defined(RTE_ARCH_X86) || defined(RTE_ARCH_ARM)
2927 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_vec ||
2928 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_scattered_pkts_vec ||
2929 : : #endif
2930 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_single_alloc ||
2931 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_bulk_alloc ||
2932 : : dev->rx_pkt_burst == txgbe_recv_pkts_bulk_alloc)
2933 : 0 : return txgbe_get_supported_ptypes(no_of_elements);
2934 : :
2935 : : return NULL;
2936 : : }
2937 : :
2938 : 0 : void txgbe_dev_check_aml_temp_event(void *param)
2939 : : {
2940 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2941 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2942 : : uint32_t link_speed = 0, val = 0;
2943 : : s32 status = 0;
2944 : : int temp;
2945 : :
2946 [ # # ]: 0 : if (hw == NULL)
2947 : 0 : return;
2948 : :
2949 : 0 : status = txgbe_e56_get_temp(hw, &temp);
2950 [ # # ]: 0 : if (status)
2951 : 0 : temp = DEFAULT_TEMP;
2952 : :
2953 [ # # ]: 0 : if (!(temp - hw->temperature > 4 ||
2954 [ # # ]: 0 : hw->temperature - temp > 4))
2955 : 0 : goto out;
2956 : :
2957 : 0 : hw->temperature = temp;
2958 : : val = rd32(hw, TXGBE_PORT);
2959 [ # # ]: 0 : if (val & TXGBE_AMLITE_LED_LINK_40G)
2960 : : link_speed = TXGBE_LINK_SPEED_40GB_FULL;
2961 [ # # ]: 0 : else if (val & TXGBE_AMLITE_LED_LINK_25G)
2962 : : link_speed = TXGBE_LINK_SPEED_25GB_FULL;
2963 : : else
2964 : : link_speed = TXGBE_LINK_SPEED_10GB_FULL;
2965 : :
2966 : 0 : rte_spinlock_lock(&hw->phy_lock);
2967 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml)
2968 : 0 : txgbe_temp_track_seq(hw, link_speed);
2969 [ # # ]: 0 : else if (hw->mac.type == txgbe_mac_aml40)
2970 : 0 : txgbe_temp_track_seq_40g(hw, link_speed);
2971 : : rte_spinlock_unlock(&hw->phy_lock);
2972 : :
2973 : 0 : out:
2974 : 0 : rte_eal_alarm_set(1000 * 1000 * 2, txgbe_dev_check_aml_temp_event, dev);
2975 : : }
2976 : :
2977 : 0 : void txgbe_dev_e56_check_bp_event(void *param)
2978 : : {
2979 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2980 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2981 : : u32 an_int1 = 0, value = 0, fsm = 0;
2982 : : u32 __rte_unused an_int = 0;
2983 : : int ret = 0;
2984 : : bool need_link_update = false;
2985 : :
2986 [ # # ]: 0 : if (!hw)
2987 : : return;
2988 : :
2989 [ # # ]: 0 : if (!(txgbe_xpcs_an_enabled(hw)))
2990 : : return;
2991 : :
2992 [ # # ]: 0 : if (!hw->devarg.auto_neg)
2993 : : return;
2994 : :
2995 : : /* only continue if link is down */
2996 [ # # ]: 0 : if (dev->data->dev_link.link_status)
2997 : 0 : goto out;
2998 : :
2999 : : value = rd32_epcs(hw, VR_AN_INTR);
3000 : : an_int = value;
3001 [ # # ]: 0 : if (value & 0xF)
3002 : 0 : hw->bp_event_interval = 100 * 1000;
3003 : :
3004 [ # # ]: 0 : if (value & VR_AN_INTR_CMPLT) {
3005 : 0 : hw->an_done = true;
3006 : : need_link_update = true;
3007 : 0 : value &= ~VR_AN_INTR_CMPLT;
3008 : : wr32_epcs(hw, VR_AN_INTR, value);
3009 : : }
3010 : :
3011 [ # # ]: 0 : if (value & VR_AN_INTR_LINK) {
3012 : 0 : value &= ~VR_AN_INTR_LINK;
3013 : : wr32_epcs(hw, VR_AN_INTR, value);
3014 : : }
3015 : :
3016 [ # # ]: 0 : if (value & TXGBE_E56_AN_TXDIS) {
3017 : 0 : value &= ~TXGBE_E56_AN_TXDIS;
3018 : : wr32_epcs(hw, VR_AN_INTR, value);
3019 : 0 : rte_spinlock_lock(&hw->phy_lock);
3020 : 0 : txgbe_e56_set_phy_link_mode(hw, 10, hw->bypass_ctle);
3021 : : rte_spinlock_unlock(&hw->phy_lock);
3022 : 0 : goto an_status;
3023 : : }
3024 : :
3025 [ # # ]: 0 : if (value & VR_AN_INTR_PG_RCV) {
3026 : 0 : BP_LOG("%d Enter training\n", hw->port_id);
3027 : 0 : ret = txgbe_handle_e56_bkp_an73_flow(hw);
3028 : : if (!AN_TRAINING_MODE) {
3029 : : fsm = rd32_epcs(hw, 0x78010);
3030 [ # # ]: 0 : if (fsm & 0x8)
3031 : 0 : goto an_status;
3032 [ # # ]: 0 : if (ret) {
3033 : 0 : BP_LOG("Training FAILED, do reset\n");
3034 : 0 : rte_spinlock_lock(&hw->phy_lock);
3035 : 0 : txgbe_e56_set_phy_link_mode(hw, 10, hw->bypass_ctle);
3036 : : rte_spinlock_unlock(&hw->phy_lock);
3037 : : } else {
3038 : 0 : BP_LOG("ALL SUCCEEDED\n");
3039 : : }
3040 : : } else {
3041 : : if (ret) {
3042 : : BP_LOG("Training FAILED, do reset\n");
3043 : : rte_spinlock_lock(&hw->phy_lock);
3044 : : txgbe_e56_set_phy_link_mode(hw, 10, hw->bypass_ctle);
3045 : : rte_spinlock_unlock(&hw->phy_lock);
3046 : : } else {
3047 : : hw->an_done = true;
3048 : : }
3049 : : }
3050 : : }
3051 : :
3052 : 0 : an_status:
3053 : : an_int1 = rd32_epcs(hw, 0x78002);
3054 [ # # ]: 0 : if (an_int1 & VR_AN_INTR_CMPLT) {
3055 : 0 : hw->an_done = true;
3056 : : need_link_update = true;
3057 : : }
3058 : :
3059 : 0 : BP_LOG("%d RLU:%x MLU:%x INT:%x-%x CTL:%x fsm:%x pmd_cfg0:%x an_done:%d\n",
3060 : : hw->port_id, rd32_epcs(hw, 0x30001), rd32(hw, 0x14404),
3061 : : an_int, an_int1,
3062 : : rd32_epcs(hw, 0x70000),
3063 : : rd32_epcs(hw, 0x78010),
3064 : : rd32_ephy(hw, 0x1400),
3065 : : hw->an_done);
3066 : :
3067 [ # # ]: 0 : if (need_link_update)
3068 : : txgbe_dev_link_update(dev, 0);
3069 : :
3070 [ # # ]: 0 : if (dev->data->dev_link.link_status)
3071 : 0 : hw->bp_event_interval = 2000 * 1000;
3072 : :
3073 : 0 : out:
3074 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40)
3075 : 0 : rte_eal_alarm_set(hw->bp_event_interval, txgbe_dev_e56_check_bp_event, dev);
3076 : : }
3077 : :
3078 : : static void
3079 : 0 : txgbe_dev_detect_sfp(void *param)
3080 : : {
3081 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3082 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3083 : : u32 value = 0;
3084 : : s32 err;
3085 : :
3086 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
3087 : : value = rd32(hw, TXGBE_GPIOEXT);
3088 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_PRST_LS) {
3089 : : err = TXGBE_ERR_SFP_NOT_PRESENT;
3090 : 0 : goto out;
3091 : : }
3092 : : }
3093 : :
3094 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
3095 : : value = rd32(hw, TXGBE_GPIOEXT);
3096 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_ABS_LS) {
3097 : : err = TXGBE_ERR_SFP_NOT_PRESENT;
3098 : 0 : goto out;
3099 : : }
3100 : : }
3101 : :
3102 : : /* wait for sfp module ready*/
3103 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40)
3104 : : msec_delay(200);
3105 : :
3106 : 0 : err = hw->phy.identify_sfp(hw);
3107 : : out:
3108 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
3109 : 0 : PMD_DRV_LOG(ERR, "Unsupported SFP+ module type was detected.");
3110 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_PRESENT) {
3111 : 0 : PMD_DRV_LOG(INFO, "SFP not present.");
3112 [ # # ]: 0 : } else if (err == 0) {
3113 : 0 : hw->mac.setup_sfp(hw);
3114 : 0 : PMD_DRV_LOG(INFO, "detected SFP+: %d", hw->phy.sfp_type);
3115 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
3116 : : txgbe_dev_link_update(dev, 0);
3117 : : }
3118 : 0 : }
3119 : :
3120 : : static void
3121 : 0 : txgbe_dev_sfp_event(struct rte_eth_dev *dev)
3122 : : {
3123 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3124 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3125 : : u32 reg;
3126 : :
3127 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
3128 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
3129 : :
3130 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
3131 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
3132 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2) {
3133 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
3134 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
3135 : : }
3136 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3) {
3137 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
3138 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3139 : : }
3140 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6) {
3141 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
3142 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3143 : : }
3144 : :
3145 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
3146 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_4) {
3147 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_4);
3148 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
3149 : : }
3150 [ # # ]: 0 : } else if (hw->mac.type == txgbe_mac_sp || hw->mac.type == txgbe_mac_aml) {
3151 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
3152 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
3153 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2) {
3154 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
3155 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
3156 : : }
3157 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3) {
3158 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
3159 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3160 : : }
3161 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6) {
3162 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
3163 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3164 : : }
3165 : : }
3166 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
3167 : 0 : }
3168 : :
3169 : : static void
3170 : 0 : txgbe_dev_overheat(struct rte_eth_dev *dev)
3171 : : {
3172 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3173 : : s32 temp_state;
3174 : :
3175 : 0 : temp_state = hw->phy.check_overtemp(hw);
3176 [ # # ]: 0 : if (!temp_state)
3177 : : return;
3178 : :
3179 [ # # ]: 0 : if (temp_state == TXGBE_ERR_UNDERTEMP) {
3180 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been started again, "
3181 : : "since the temperature has been back to normal state.");
3182 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, TXGBE_PBRXCTL_ENA);
3183 : 0 : txgbe_dev_set_link_up(dev);
3184 [ # # ]: 0 : } else if (temp_state == TXGBE_ERR_OVERTEMP) {
3185 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been stopped because it has over heated.");
3186 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, 0);
3187 : 0 : txgbe_dev_set_link_down(dev);
3188 : : }
3189 : : }
3190 : :
3191 : : void
3192 : 0 : txgbe_dev_setup_link_alarm_handler(void *param)
3193 : : {
3194 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3195 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3196 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3197 : : u32 speed;
3198 : 0 : bool autoneg = false;
3199 : :
3200 : 0 : speed = hw->phy.autoneg_advertised;
3201 [ # # ]: 0 : if (!speed)
3202 : 0 : hw->mac.get_link_capabilities(hw, &speed, &autoneg);
3203 : :
3204 : 0 : hw->mac.setup_link(hw, speed, true);
3205 : :
3206 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
3207 : 0 : }
3208 : :
3209 : : static void
3210 : 0 : txgbe_do_reset(struct rte_eth_dev *dev)
3211 : : {
3212 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3213 : : struct txgbe_tx_queue *txq;
3214 : : u32 i;
3215 : :
3216 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
3217 : 0 : txq = dev->data->tx_queues[i];
3218 : 0 : txq->resetting = true;
3219 : : }
3220 : :
3221 : : rte_delay_ms(1);
3222 : 0 : wr32(hw, TXGBE_RST, TXGBE_RST_LAN(hw->bus.lan_id));
3223 : : txgbe_flush(hw);
3224 : :
3225 : 0 : PMD_DRV_LOG(ERR, "Please manually restart the port %d",
3226 : : dev->data->port_id);
3227 : 0 : }
3228 : :
3229 : : static void
3230 : 0 : txgbe_tx_ring_recovery(struct rte_eth_dev *dev)
3231 : : {
3232 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3233 : 0 : u32 desc_error[4] = {0, 0, 0, 0};
3234 : : struct txgbe_tx_queue *txq;
3235 : : u32 i;
3236 : :
3237 : : /* check tdm fatal error */
3238 [ # # ]: 0 : for (i = 0; i < 4; i++) {
3239 : 0 : desc_error[i] = rd32(hw, TXGBE_TDM_DESC_FATAL(i));
3240 [ # # ]: 0 : if (desc_error[i] != 0) {
3241 : 0 : PMD_DRV_LOG(ERR, "TDM fatal error reg[%d]: 0x%x", i, desc_error[i]);
3242 : 0 : txgbe_do_reset(dev);
3243 : 0 : return;
3244 : : }
3245 : : }
3246 : :
3247 : : /* check tdm non-fatal error */
3248 [ # # ]: 0 : for (i = 0; i < 4; i++)
3249 : 0 : desc_error[i] = rd32(hw, TXGBE_TDM_DESC_NONFATAL(i));
3250 : :
3251 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
3252 [ # # ]: 0 : if (desc_error[i / 32] & (1 << i % 32)) {
3253 : 0 : PMD_DRV_LOG(ERR, "TDM non-fatal error, reset port[%d] queue[%d]",
3254 : : dev->data->port_id, i);
3255 : 0 : dev->data->tx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
3256 : 0 : txq = dev->data->tx_queues[i];
3257 : 0 : txq->resetting = true;
3258 : 0 : rte_eal_alarm_set(1000, txgbe_tx_queue_clear_error, (void *)dev);
3259 : : }
3260 : : }
3261 : : }
3262 : :
3263 : : void
3264 : 0 : txgbe_dev_setup_link_alarm_handler_aml(void *param)
3265 : : {
3266 : : struct txgbe_hw *hw = (struct txgbe_hw *)param;
3267 : :
3268 [ # # ]: 0 : if (!hw)
3269 : 0 : return;
3270 : :
3271 : 0 : struct rte_eth_dev *dev = (struct rte_eth_dev *)hw->dev_back;
3272 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3273 : : u32 speed;
3274 : 0 : bool autoneg = false;
3275 : 0 : u32 gssr = hw->phy.phy_semaphore_mask;
3276 : :
3277 : 0 : speed = hw->phy.autoneg_advertised;
3278 [ # # ]: 0 : if (!speed)
3279 : 0 : hw->mac.get_link_capabilities(hw, &speed, &autoneg);
3280 : :
3281 : : /* firmware is configuring phy now, delay host driver config action */
3282 [ # # ]: 0 : if (hw->mac.acquire_swfw_sync(hw, gssr) != 0) {
3283 : 0 : rte_eal_alarm_set(1000 * 1000 * 2,
3284 : : txgbe_dev_setup_link_alarm_handler_aml, hw);
3285 : 0 : PMD_DRV_LOG(DEBUG, "delay config ephy");
3286 : 0 : return;
3287 : : }
3288 : :
3289 : 0 : hw->mac.setup_link(hw, speed, true);
3290 : :
3291 : 0 : u32 link_speed = TXGBE_LINK_SPEED_UNKNOWN;
3292 : 0 : bool link_up = false;
3293 : :
3294 : 0 : hw->mac.check_link(hw, &link_speed, &link_up, false);
3295 [ # # ]: 0 : if (link_up) {
3296 : 0 : PMD_DRV_LOG(DEBUG, "LINK UP IN HANDLER");
3297 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
3298 : 0 : txgbe_dev_link_update_share(dev, 0);
3299 : : }
3300 : :
3301 : 0 : hw->mac.release_swfw_sync(hw, gssr);
3302 : :
3303 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
3304 : : }
3305 : :
3306 : 0 : s32 txgbe_setup_mac_link_aml(struct txgbe_hw *hw,
3307 : : u32 speed,
3308 : : bool autoneg_wait_to_complete)
3309 : : {
3310 : 0 : bool need_reset = false;
3311 : : s32 status = 0;
3312 : :
3313 : 0 : status = hw->phy.setup_link_core(hw, speed, autoneg_wait_to_complete, &need_reset);
3314 [ # # ]: 0 : if (status)
3315 : : return status;
3316 : :
3317 [ # # # # ]: 0 : if (!hw->adapter_stopped && need_reset)
3318 : 0 : rte_eal_alarm_set(2000 * 1000, txgbe_dev_setup_link_alarm_handler_aml, hw);
3319 : :
3320 : : return status;
3321 : : }
3322 : :
3323 : : /*
3324 : : * If @timeout_ms was 0, it means that it will not return until link complete.
3325 : : * It returns 1 on complete, return 0 on timeout.
3326 : : */
3327 : : int
3328 : 0 : txgbe_dev_wait_setup_link_complete(struct rte_eth_dev *dev, uint32_t timeout_ms)
3329 : : {
3330 : : #define WARNING_TIMEOUT 9000 /* 9s in total */
3331 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
3332 [ # # ]: 0 : uint32_t timeout = timeout_ms ? timeout_ms : WARNING_TIMEOUT;
3333 : :
3334 [ # # ]: 0 : while (rte_atomic_load_explicit(&ad->link_thread_running, rte_memory_order_seq_cst)) {
3335 : : msec_delay(1);
3336 : 0 : timeout--;
3337 : :
3338 [ # # ]: 0 : if (timeout_ms) {
3339 [ # # ]: 0 : if (!timeout)
3340 : : return 0;
3341 [ # # ]: 0 : } else if (!timeout) {
3342 : : /* It will not return until link complete */
3343 : : timeout = WARNING_TIMEOUT;
3344 : 0 : PMD_DRV_LOG(ERR, "TXGBE link thread not complete too long time!");
3345 : : }
3346 : : }
3347 : :
3348 : : return 1;
3349 : : }
3350 : :
3351 : : static uint32_t
3352 : 0 : txgbe_dev_setup_link_thread_handler(void *param)
3353 : : {
3354 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3355 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
3356 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3357 : :
3358 : 0 : rte_thread_detach(rte_thread_self());
3359 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40)
3360 : 0 : txgbe_dev_setup_link_alarm_handler_aml(hw);
3361 : : else
3362 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
3363 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0, rte_memory_order_seq_cst);
3364 : 0 : return 0;
3365 : : }
3366 : :
3367 : : /* return 0 means link status changed, -1 means not changed */
3368 : : int
3369 : 0 : txgbe_dev_link_update_share(struct rte_eth_dev *dev,
3370 : : int wait_to_complete)
3371 : : {
3372 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
3373 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3374 : : struct rte_eth_link link;
3375 [ # # ]: 0 : u32 link_speed = TXGBE_LINK_SPEED_UNKNOWN;
3376 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3377 : : bool link_up;
3378 : : int err;
3379 : : int wait = 1;
3380 : : u32 reg;
3381 : :
3382 : : memset(&link, 0, sizeof(link));
3383 : : link.link_status = RTE_ETH_LINK_DOWN;
3384 : : link.link_speed = RTE_ETH_SPEED_NUM_NONE;
3385 : : link.link_duplex = RTE_ETH_LINK_HALF_DUPLEX;
3386 : 0 : link.link_autoneg = !(dev->data->dev_conf.link_speeds &
3387 : : RTE_ETH_LINK_SPEED_FIXED);
3388 : :
3389 : 0 : hw->mac.get_link_status = true;
3390 : :
3391 [ # # # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_CONFIG ||
3392 [ # # ]: 0 : (txgbe_is_vf(hw) && !rte_atomic_load_explicit(&hw->pf_running,
3393 : : rte_memory_order_acquire)))
3394 : 0 : return rte_eth_linkstatus_set(dev, &link);
3395 : :
3396 : : /* check if it needs to wait to complete, if lsc interrupt is enabled */
3397 [ # # # # ]: 0 : if (wait_to_complete == 0 || dev->data->dev_conf.intr_conf.lsc != 0)
3398 : : wait = 0;
3399 : :
3400 : 0 : err = hw->mac.check_link(hw, &link_speed, &link_up, wait);
3401 : :
3402 [ # # ]: 0 : if (err != 0) {
3403 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3404 [ # # ]: 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3405 : 0 : return rte_eth_linkstatus_set(dev, &link);
3406 : : }
3407 : :
3408 [ # # ]: 0 : if (link_up == 0) {
3409 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml)
3410 : : wr32m(hw, TXGBE_GPIO_INT_POLARITY,
3411 : : TXGBE_GPIO_INT_POLARITY_3, 0x0);
3412 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) ==
3413 : : TXGBE_DEV_ID_KR_KX_KX4) {
3414 : 0 : hw->mac.bp_down_event(hw);
3415 [ # # ]: 0 : } else if (hw->phy.media_type == txgbe_media_type_fiber &&
3416 [ # # ]: 0 : dev->data->dev_conf.intr_conf.lsc != 0) {
3417 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
3418 [ # # ]: 0 : if (!rte_atomic_exchange_explicit(&ad->link_thread_running, 1,
3419 : : rte_memory_order_seq_cst)) {
3420 : : /* To avoid race condition between threads, set
3421 : : * the TXGBE_FLAG_NEED_LINK_CONFIG flag only
3422 : : * when there is no link thread running.
3423 : : */
3424 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_CONFIG;
3425 [ # # ]: 0 : if (rte_thread_create_internal_control(&ad->link_thread_tid,
3426 : : "txgbe-link",
3427 : : txgbe_dev_setup_link_thread_handler, dev) < 0) {
3428 : 0 : PMD_DRV_LOG(ERR, "Create link thread failed!");
3429 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0,
3430 : : rte_memory_order_seq_cst);
3431 : : }
3432 : : } else {
3433 : 0 : PMD_DRV_LOG(ERR,
3434 : : "Other link thread is running now!");
3435 : : }
3436 : : }
3437 : 0 : return rte_eth_linkstatus_set(dev, &link);
3438 [ # # ]: 0 : } else if (!hw->dev_start) {
3439 : 0 : return rte_eth_linkstatus_set(dev, &link);
3440 : : }
3441 : :
3442 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
3443 : 0 : link.link_status = RTE_ETH_LINK_UP;
3444 : 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3445 : :
3446 [ # # # # : 0 : switch (link_speed) {
# # # # ]
3447 : 0 : default:
3448 : : case TXGBE_LINK_SPEED_UNKNOWN:
3449 : : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3450 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3451 : 0 : break;
3452 : :
3453 : 0 : case TXGBE_LINK_SPEED_100M_FULL:
3454 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3455 : 0 : break;
3456 : :
3457 : 0 : case TXGBE_LINK_SPEED_1GB_FULL:
3458 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_1G;
3459 : 0 : break;
3460 : :
3461 : 0 : case TXGBE_LINK_SPEED_2_5GB_FULL:
3462 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_2_5G;
3463 : 0 : break;
3464 : :
3465 : 0 : case TXGBE_LINK_SPEED_5GB_FULL:
3466 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_5G;
3467 : 0 : break;
3468 : :
3469 : 0 : case TXGBE_LINK_SPEED_10GB_FULL:
3470 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_10G;
3471 : 0 : break;
3472 : :
3473 : 0 : case TXGBE_LINK_SPEED_25GB_FULL:
3474 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_25G;
3475 : 0 : break;
3476 : :
3477 : 0 : case TXGBE_LINK_SPEED_40GB_FULL:
3478 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_40G;
3479 : 0 : break;
3480 : : }
3481 : :
3482 : : /* enable mac receiver */
3483 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
3484 : 0 : txgbe_reconfig_mac(hw);
3485 : : wr32m(hw, TXGBE_MACRXCFG, TXGBE_MACRXCFG_ENA, TXGBE_MACRXCFG_ENA);
3486 : : }
3487 : :
3488 : : /* Re configure MAC RX */
3489 [ # # ]: 0 : if (txgbe_is_pf(hw)) {
3490 : : reg = rd32(hw, TXGBE_MACRXCFG);
3491 : : wr32(hw, TXGBE_MACRXCFG, reg);
3492 : : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_PROMISC,
3493 : : TXGBE_MACRXFLT_PROMISC);
3494 : : reg = rd32(hw, TXGBE_MAC_WDG_TIMEOUT);
3495 : : wr32(hw, TXGBE_MAC_WDG_TIMEOUT, reg);
3496 : : }
3497 : :
3498 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
3499 : : reg = rd32(hw, TXGBE_PORT);
3500 [ # # ]: 0 : if (reg & TXGBE_PORT_LINKUP) {
3501 [ # # ]: 0 : if (reg & TXGBE_CFG_PORT_ST_AML_LINK_40G) {
3502 : 0 : wr32(hw, TXGBE_MACTXCFG,
3503 : : (rd32(hw, TXGBE_MACTXCFG) &
3504 : 0 : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) | TXGBE_MACTXCFG_TXE |
3505 : : TXGBE_MAC_TX_CFG_AML_SPEED_40G);
3506 [ # # ]: 0 : } else if (reg & TXGBE_CFG_PORT_ST_AML_LINK_25G) {
3507 : 0 : wr32(hw, TXGBE_MACTXCFG,
3508 : : (rd32(hw, TXGBE_MACTXCFG) &
3509 : 0 : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) | TXGBE_MACTXCFG_TXE |
3510 : : TXGBE_MAC_TX_CFG_AML_SPEED_25G);
3511 [ # # ]: 0 : } else if (reg & TXGBE_CFG_PORT_ST_AML_LINK_10G) {
3512 : 0 : wr32(hw, TXGBE_MACTXCFG,
3513 : : (rd32(hw, TXGBE_MACTXCFG) &
3514 : 0 : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) | TXGBE_MACTXCFG_TXE |
3515 : : TXGBE_MAC_TX_CFG_AML_SPEED_10G);
3516 : : }
3517 : : }
3518 : : }
3519 : :
3520 : : return rte_eth_linkstatus_set(dev, &link);
3521 : : }
3522 : :
3523 : : static int
3524 : 0 : txgbe_dev_link_update(struct rte_eth_dev *dev, int wait_to_complete)
3525 : : {
3526 : 0 : return txgbe_dev_link_update_share(dev, wait_to_complete);
3527 : : }
3528 : :
3529 : : static int
3530 : 0 : txgbe_dev_promiscuous_enable(struct rte_eth_dev *dev)
3531 : : {
3532 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3533 : : uint32_t fctrl;
3534 : :
3535 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3536 : 0 : fctrl |= (TXGBE_PSRCTL_UCP | TXGBE_PSRCTL_MCP);
3537 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3538 : :
3539 : 0 : return 0;
3540 : : }
3541 : :
3542 : : static int
3543 : 0 : txgbe_dev_promiscuous_disable(struct rte_eth_dev *dev)
3544 : : {
3545 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3546 : : uint32_t fctrl;
3547 : :
3548 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3549 : 0 : fctrl &= (~TXGBE_PSRCTL_UCP);
3550 [ # # ]: 0 : if (dev->data->all_multicast == 1)
3551 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3552 : : else
3553 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3554 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3555 : :
3556 : 0 : return 0;
3557 : : }
3558 : :
3559 : : static int
3560 : 0 : txgbe_dev_allmulticast_enable(struct rte_eth_dev *dev)
3561 : : {
3562 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3563 : : uint32_t fctrl;
3564 : :
3565 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3566 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3567 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3568 : :
3569 : 0 : return 0;
3570 : : }
3571 : :
3572 : : static int
3573 : 0 : txgbe_dev_allmulticast_disable(struct rte_eth_dev *dev)
3574 : : {
3575 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3576 : : uint32_t fctrl;
3577 : :
3578 [ # # ]: 0 : if (dev->data->promiscuous == 1)
3579 : : return 0; /* must remain in all_multicast mode */
3580 : :
3581 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3582 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3583 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3584 : :
3585 : 0 : return 0;
3586 : : }
3587 : :
3588 : : /**
3589 : : * It clears the interrupt causes and enables the interrupt.
3590 : : * It will be called once only during nic initialized.
3591 : : *
3592 : : * @param dev
3593 : : * Pointer to struct rte_eth_dev.
3594 : : * @param on
3595 : : * Enable or Disable.
3596 : : *
3597 : : * @return
3598 : : * - On success, zero.
3599 : : * - On failure, a negative value.
3600 : : */
3601 : : static int
3602 : : txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on)
3603 : : {
3604 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3605 : :
3606 : 0 : txgbe_dev_link_status_print(dev);
3607 : : if (on)
3608 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3609 : : else
3610 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3611 : :
3612 : : return 0;
3613 : : }
3614 : :
3615 : : static int
3616 : : txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev)
3617 : : {
3618 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3619 : : u64 mask;
3620 : :
3621 : : mask = TXGBE_ICR_MASK;
3622 : : mask &= (1ULL << TXGBE_MISC_VEC_ID);
3623 : 0 : intr->mask |= mask;
3624 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
3625 : : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
3626 [ # # ]: 0 : intr->mask_misc |= TXGBE_ICRMISC_TXDESC;
3627 : : return 0;
3628 : : }
3629 : :
3630 : : /**
3631 : : * It clears the interrupt causes and enables the interrupt.
3632 : : * It will be called once only during nic initialized.
3633 : : *
3634 : : * @param dev
3635 : : * Pointer to struct rte_eth_dev.
3636 : : *
3637 : : * @return
3638 : : * - On success, zero.
3639 : : * - On failure, a negative value.
3640 : : */
3641 : : static int
3642 : : txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev)
3643 : : {
3644 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3645 : : u64 mask;
3646 : :
3647 : : mask = TXGBE_ICR_MASK;
3648 : : mask &= ~((1ULL << TXGBE_RX_VEC_START) - 1);
3649 : 0 : intr->mask |= mask;
3650 : :
3651 : 0 : return 0;
3652 : : }
3653 : :
3654 : : /**
3655 : : * It clears the interrupt causes and enables the interrupt.
3656 : : * It will be called once only during nic initialized.
3657 : : *
3658 : : * @param dev
3659 : : * Pointer to struct rte_eth_dev.
3660 : : *
3661 : : * @return
3662 : : * - On success, zero.
3663 : : * - On failure, a negative value.
3664 : : */
3665 : : static int
3666 : : txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev)
3667 : : {
3668 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3669 : :
3670 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LNKSEC;
3671 : :
3672 : : return 0;
3673 : : }
3674 : :
3675 : : /*
3676 : : * It reads ICR and sets flag (TXGBE_ICRMISC_LSC) for the link_update.
3677 : : *
3678 : : * @param dev
3679 : : * Pointer to struct rte_eth_dev.
3680 : : *
3681 : : * @return
3682 : : * - On success, zero.
3683 : : * - On failure, a negative value.
3684 : : */
3685 : : static int
3686 : 0 : txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
3687 : : struct rte_intr_handle *intr_handle)
3688 : : {
3689 : : uint32_t eicr;
3690 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3691 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3692 : :
3693 [ # # # # ]: 0 : if (rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_UIO &&
3694 : 0 : rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_VFIO_MSIX)
3695 : : wr32(hw, TXGBE_PX_INTA, 1);
3696 : :
3697 : : /* read-on-clear nic registers here */
3698 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3699 : 0 : PMD_DRV_LOG(DEBUG, "eicr %x", eicr);
3700 : :
3701 : 0 : intr->flags = 0;
3702 : :
3703 : : /* set flag for async link update */
3704 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LSC)
3705 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3706 : :
3707 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_ANDONE)
3708 : 0 : intr->flags |= TXGBE_FLAG_NEED_AN_CONFIG;
3709 : :
3710 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3711 : 0 : intr->flags |= TXGBE_FLAG_MAILBOX;
3712 : :
3713 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LNKSEC)
3714 : 0 : intr->flags |= TXGBE_FLAG_MACSEC;
3715 : :
3716 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_GPIO)
3717 : 0 : intr->flags |= TXGBE_FLAG_PHY_INTERRUPT;
3718 : :
3719 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_HEAT)
3720 : 0 : intr->flags |= TXGBE_FLAG_OVERHEAT;
3721 : :
3722 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_TXDESC)
3723 : 0 : intr->flags |= TXGBE_FLAG_TX_DESC_ERR;
3724 : :
3725 : 0 : ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC] = 0;
3726 : :
3727 : 0 : return 0;
3728 : : }
3729 : :
3730 : : /**
3731 : : * It gets and then prints the link status.
3732 : : *
3733 : : * @param dev
3734 : : * Pointer to struct rte_eth_dev.
3735 : : *
3736 : : * @return
3737 : : * - On success, zero.
3738 : : * - On failure, a negative value.
3739 : : */
3740 : : static void
3741 : 0 : txgbe_dev_link_status_print(struct rte_eth_dev *dev)
3742 : : {
3743 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
3744 : : struct rte_eth_link link;
3745 : :
3746 : 0 : rte_eth_linkstatus_get(dev, &link);
3747 : :
3748 [ # # ]: 0 : if (link.link_status) {
3749 [ # # ]: 0 : PMD_INIT_LOG(INFO, "Port %d: Link Up - speed %u Mbps - %s",
3750 : : (int)(dev->data->port_id),
3751 : : (unsigned int)link.link_speed,
3752 : : link.link_duplex == RTE_ETH_LINK_FULL_DUPLEX ?
3753 : : "full-duplex" : "half-duplex");
3754 : : } else {
3755 : 0 : PMD_INIT_LOG(INFO, " Port %d: Link Down",
3756 : : (int)(dev->data->port_id));
3757 : : }
3758 : 0 : PMD_INIT_LOG(DEBUG, "PCI Address: " PCI_PRI_FMT,
3759 : : pci_dev->addr.domain,
3760 : : pci_dev->addr.bus,
3761 : : pci_dev->addr.devid,
3762 : : pci_dev->addr.function);
3763 : 0 : }
3764 : :
3765 : : /*
3766 : : * It executes link_update after knowing an interrupt occurred.
3767 : : *
3768 : : * @param dev
3769 : : * Pointer to struct rte_eth_dev.
3770 : : *
3771 : : * @return
3772 : : * - On success, zero.
3773 : : * - On failure, a negative value.
3774 : : */
3775 : : static int
3776 : 0 : txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
3777 : : struct rte_intr_handle *intr_handle)
3778 : : {
3779 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3780 : : int64_t timeout;
3781 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3782 : :
3783 : 0 : PMD_DRV_LOG(DEBUG, "intr action type %d", intr->flags);
3784 : :
3785 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MAILBOX) {
3786 : 0 : txgbe_pf_mbx_process(dev);
3787 : 0 : intr->flags &= ~TXGBE_FLAG_MAILBOX;
3788 : : }
3789 : :
3790 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3791 : 0 : txgbe_dev_sfp_event(dev);
3792 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3793 : : }
3794 : :
3795 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_AN_CONFIG) {
3796 [ # # # # ]: 0 : if (hw->devarg.auto_neg == 1 && hw->devarg.poll == 0) {
3797 : 0 : hw->mac.kr_handle(hw);
3798 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_AN_CONFIG;
3799 : : }
3800 : : }
3801 : :
3802 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3803 : : struct rte_eth_link link;
3804 : :
3805 : : /*get the link status before link update, for predicting later*/
3806 : 0 : rte_eth_linkstatus_get(dev, &link);
3807 : :
3808 : : txgbe_dev_link_update(dev, 0);
3809 : :
3810 : : /* likely to up */
3811 [ # # ]: 0 : if (!link.link_status)
3812 : : /* handle it 1 sec later, wait it being stable */
3813 : : timeout = TXGBE_LINK_UP_CHECK_TIMEOUT;
3814 : : /* likely to down */
3815 [ # # ]: 0 : else if ((hw->subsystem_device_id & 0xFF) ==
3816 : 0 : TXGBE_DEV_ID_KR_KX_KX4 &&
3817 [ # # ]: 0 : hw->devarg.auto_neg == 1)
3818 : : /* handle it 2 sec later for backplane AN73 */
3819 : : timeout = 2000;
3820 : : else
3821 : : /* handle it 4 sec later, wait it being stable */
3822 : : timeout = TXGBE_LINK_DOWN_CHECK_TIMEOUT;
3823 : :
3824 : 0 : txgbe_dev_link_status_print(dev);
3825 [ # # ]: 0 : if (rte_eal_alarm_set(timeout * 1000,
3826 : : txgbe_dev_interrupt_delayed_handler,
3827 : : (void *)dev) < 0) {
3828 : 0 : PMD_DRV_LOG(ERR, "Error setting alarm");
3829 : : } else {
3830 : : /* only disable lsc interrupt */
3831 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3832 : :
3833 : 0 : intr->mask_orig = intr->mask;
3834 : : /* only disable all misc interrupts */
3835 : 0 : intr->mask &= ~(1ULL << TXGBE_MISC_VEC_ID);
3836 : : }
3837 : : }
3838 : :
3839 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_OVERHEAT) {
3840 : 0 : txgbe_dev_overheat(dev);
3841 : 0 : intr->flags &= ~TXGBE_FLAG_OVERHEAT;
3842 : : }
3843 : :
3844 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_TX_DESC_ERR) {
3845 : 0 : txgbe_tx_ring_recovery(dev);
3846 : 0 : intr->flags &= ~TXGBE_FLAG_TX_DESC_ERR;
3847 : : }
3848 : :
3849 : 0 : PMD_DRV_LOG(DEBUG, "enable intr immediately");
3850 : 0 : txgbe_enable_intr(dev);
3851 : 0 : rte_intr_enable(intr_handle);
3852 : :
3853 : 0 : return 0;
3854 : : }
3855 : :
3856 : : /**
3857 : : * Interrupt handler which shall be registered for alarm callback for delayed
3858 : : * handling specific interrupt to wait for the stable nic state. As the
3859 : : * NIC interrupt state is not stable for txgbe after link is just down,
3860 : : * it needs to wait 4 seconds to get the stable status.
3861 : : *
3862 : : * @param handle
3863 : : * Pointer to interrupt handle.
3864 : : * @param param
3865 : : * The address of parameter (struct rte_eth_dev *) registered before.
3866 : : *
3867 : : * @return
3868 : : * void
3869 : : */
3870 : : static void
3871 : 0 : txgbe_dev_interrupt_delayed_handler(void *param)
3872 : : {
3873 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3874 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
3875 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3876 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3877 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3878 : : uint32_t eicr;
3879 : :
3880 : 0 : txgbe_disable_intr(hw);
3881 : :
3882 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3883 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3884 : 0 : txgbe_pf_mbx_process(dev);
3885 : :
3886 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3887 : 0 : hw->phy.handle_lasi(hw);
3888 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3889 : : }
3890 : :
3891 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3892 : : txgbe_dev_link_update(dev, 0);
3893 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_UPDATE;
3894 : 0 : txgbe_dev_link_status_print(dev);
3895 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_INTR_LSC,
3896 : : NULL);
3897 : : }
3898 : :
3899 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MACSEC) {
3900 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_MACSEC,
3901 : : NULL);
3902 : 0 : intr->flags &= ~TXGBE_FLAG_MACSEC;
3903 : : }
3904 : :
3905 : : /* restore original mask */
3906 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc == 1)
3907 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3908 : :
3909 : 0 : intr->mask = intr->mask_orig;
3910 : 0 : intr->mask_orig = 0;
3911 : :
3912 : 0 : PMD_DRV_LOG(DEBUG, "enable intr in delayed handler S[%08x]", eicr);
3913 : 0 : txgbe_enable_intr(dev);
3914 : 0 : rte_intr_enable(intr_handle);
3915 : 0 : }
3916 : :
3917 : : /**
3918 : : * Interrupt handler triggered by NIC for handling
3919 : : * specific interrupt.
3920 : : *
3921 : : * @param handle
3922 : : * Pointer to interrupt handle.
3923 : : * @param param
3924 : : * The address of parameter (struct rte_eth_dev *) registered before.
3925 : : *
3926 : : * @return
3927 : : * void
3928 : : */
3929 : : static void
3930 : 0 : txgbe_dev_interrupt_handler(void *param)
3931 : : {
3932 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3933 : :
3934 : 0 : txgbe_dev_interrupt_get_status(dev, dev->intr_handle);
3935 : 0 : txgbe_dev_interrupt_action(dev, dev->intr_handle);
3936 : 0 : }
3937 : :
3938 : : static int
3939 : 0 : txgbe_dev_led_on(struct rte_eth_dev *dev)
3940 : : {
3941 : : struct txgbe_hw *hw;
3942 : :
3943 : 0 : hw = TXGBE_DEV_HW(dev);
3944 [ # # ]: 0 : return txgbe_led_on(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3945 : : }
3946 : :
3947 : : static int
3948 : 0 : txgbe_dev_led_off(struct rte_eth_dev *dev)
3949 : : {
3950 : : struct txgbe_hw *hw;
3951 : :
3952 : 0 : hw = TXGBE_DEV_HW(dev);
3953 [ # # ]: 0 : return txgbe_led_off(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3954 : : }
3955 : :
3956 : : static int
3957 : 0 : txgbe_flow_ctrl_get(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
3958 : : {
3959 : : struct txgbe_hw *hw;
3960 : : uint32_t mflcn_reg;
3961 : : uint32_t fccfg_reg;
3962 : : int rx_pause;
3963 : : int tx_pause;
3964 : :
3965 : 0 : hw = TXGBE_DEV_HW(dev);
3966 : :
3967 : 0 : fc_conf->pause_time = hw->fc.pause_time;
3968 : 0 : fc_conf->high_water = hw->fc.high_water[0];
3969 : 0 : fc_conf->low_water = hw->fc.low_water[0];
3970 : 0 : fc_conf->send_xon = hw->fc.send_xon;
3971 : 0 : fc_conf->autoneg = !hw->fc.disable_fc_autoneg;
3972 : :
3973 : : /*
3974 : : * Return rx_pause status according to actual setting of
3975 : : * RXFCCFG register.
3976 : : */
3977 : : mflcn_reg = rd32(hw, TXGBE_RXFCCFG);
3978 [ # # ]: 0 : if (mflcn_reg & (TXGBE_RXFCCFG_FC | TXGBE_RXFCCFG_PFC))
3979 : : rx_pause = 1;
3980 : : else
3981 : : rx_pause = 0;
3982 : :
3983 : : /*
3984 : : * Return tx_pause status according to actual setting of
3985 : : * TXFCCFG register.
3986 : : */
3987 : : fccfg_reg = rd32(hw, TXGBE_TXFCCFG);
3988 [ # # ]: 0 : if (fccfg_reg & (TXGBE_TXFCCFG_FC | TXGBE_TXFCCFG_PFC))
3989 : : tx_pause = 1;
3990 : : else
3991 : : tx_pause = 0;
3992 : :
3993 [ # # ]: 0 : if (rx_pause && tx_pause)
3994 : 0 : fc_conf->mode = RTE_ETH_FC_FULL;
3995 [ # # ]: 0 : else if (rx_pause)
3996 : 0 : fc_conf->mode = RTE_ETH_FC_RX_PAUSE;
3997 [ # # ]: 0 : else if (tx_pause)
3998 : 0 : fc_conf->mode = RTE_ETH_FC_TX_PAUSE;
3999 : : else
4000 : 0 : fc_conf->mode = RTE_ETH_FC_NONE;
4001 : :
4002 : 0 : return 0;
4003 : : }
4004 : :
4005 : : static int
4006 : 0 : txgbe_flow_ctrl_set(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
4007 : : {
4008 : : struct txgbe_hw *hw;
4009 : : int err;
4010 : : uint32_t rx_buf_size;
4011 : : uint32_t max_high_water;
4012 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
4013 : : txgbe_fc_none,
4014 : : txgbe_fc_rx_pause,
4015 : : txgbe_fc_tx_pause,
4016 : : txgbe_fc_full
4017 : : };
4018 : :
4019 : 0 : PMD_INIT_FUNC_TRACE();
4020 : :
4021 : 0 : hw = TXGBE_DEV_HW(dev);
4022 : : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(0));
4023 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
4024 : :
4025 : : /*
4026 : : * At least reserve one Ethernet frame for watermark
4027 : : * high_water/low_water in kilo bytes for txgbe
4028 : : */
4029 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
4030 [ # # ]: 0 : if (fc_conf->high_water > max_high_water ||
4031 [ # # ]: 0 : fc_conf->high_water < fc_conf->low_water) {
4032 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
4033 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
4034 : 0 : return -EINVAL;
4035 : : }
4036 : :
4037 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[fc_conf->mode];
4038 : 0 : hw->fc.pause_time = fc_conf->pause_time;
4039 : 0 : hw->fc.high_water[0] = fc_conf->high_water;
4040 : 0 : hw->fc.low_water[0] = fc_conf->low_water;
4041 : 0 : hw->fc.send_xon = fc_conf->send_xon;
4042 : 0 : hw->fc.disable_fc_autoneg = !fc_conf->autoneg;
4043 : 0 : hw->fc.mac_ctrl_frame_fwd = fc_conf->mac_ctrl_frame_fwd;
4044 : :
4045 : 0 : err = txgbe_fc_enable(hw);
4046 : :
4047 : : /* Not negotiated is not an error case */
4048 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED) {
4049 : 0 : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_CTL_MASK,
4050 [ # # ]: 0 : (fc_conf->mac_ctrl_frame_fwd
4051 : : ? TXGBE_MACRXFLT_CTL_NOPS : TXGBE_MACRXFLT_CTL_DROP));
4052 : : txgbe_flush(hw);
4053 : :
4054 : 0 : return 0;
4055 : : }
4056 : :
4057 : 0 : PMD_INIT_LOG(ERR, "txgbe_fc_enable = 0x%x", err);
4058 : 0 : return -EIO;
4059 : : }
4060 : :
4061 : : static int
4062 : 0 : txgbe_priority_flow_ctrl_set(struct rte_eth_dev *dev,
4063 : : struct rte_eth_pfc_conf *pfc_conf)
4064 : : {
4065 : : int err;
4066 : : uint32_t rx_buf_size;
4067 : : uint32_t max_high_water;
4068 : : uint8_t tc_num;
4069 : 0 : uint8_t map[TXGBE_DCB_UP_MAX] = { 0 };
4070 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4071 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
4072 : :
4073 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
4074 : : txgbe_fc_none,
4075 : : txgbe_fc_rx_pause,
4076 : : txgbe_fc_tx_pause,
4077 : : txgbe_fc_full
4078 : : };
4079 : :
4080 : 0 : PMD_INIT_FUNC_TRACE();
4081 : :
4082 : 0 : txgbe_dcb_unpack_map_cee(dcb_config, TXGBE_DCB_RX_CONFIG, map);
4083 : 0 : tc_num = map[pfc_conf->priority];
4084 : 0 : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(tc_num));
4085 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
4086 : : /*
4087 : : * At least reserve one Ethernet frame for watermark
4088 : : * high_water/low_water in kilo bytes for txgbe
4089 : : */
4090 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
4091 [ # # ]: 0 : if (pfc_conf->fc.high_water > max_high_water ||
4092 [ # # ]: 0 : pfc_conf->fc.high_water <= pfc_conf->fc.low_water) {
4093 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
4094 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
4095 : 0 : return -EINVAL;
4096 : : }
4097 : :
4098 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[pfc_conf->fc.mode];
4099 : 0 : hw->fc.pause_time = pfc_conf->fc.pause_time;
4100 : 0 : hw->fc.send_xon = pfc_conf->fc.send_xon;
4101 : 0 : hw->fc.low_water[tc_num] = pfc_conf->fc.low_water;
4102 : 0 : hw->fc.high_water[tc_num] = pfc_conf->fc.high_water;
4103 : :
4104 : 0 : err = txgbe_dcb_pfc_enable(hw, tc_num);
4105 : :
4106 : : /* Not negotiated is not an error case */
4107 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED)
4108 : : return 0;
4109 : :
4110 : 0 : PMD_INIT_LOG(ERR, "txgbe_dcb_pfc_enable = 0x%x", err);
4111 : 0 : return -EIO;
4112 : : }
4113 : :
4114 : : int
4115 : 0 : txgbe_dev_rss_reta_update(struct rte_eth_dev *dev,
4116 : : struct rte_eth_rss_reta_entry64 *reta_conf,
4117 : : uint16_t reta_size)
4118 : : {
4119 : : uint8_t i, j, mask;
4120 : : uint32_t reta;
4121 : : uint16_t idx, shift;
4122 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4123 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4124 : :
4125 : 0 : PMD_INIT_FUNC_TRACE();
4126 : :
4127 [ # # ]: 0 : if (!txgbe_rss_update(hw->mac.type)) {
4128 : 0 : PMD_DRV_LOG(ERR, "RSS reta update is not supported on this "
4129 : : "NIC.");
4130 : 0 : return -ENOTSUP;
4131 : : }
4132 : :
4133 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
4134 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
4135 : : "(%d) doesn't match the number hardware can supported "
4136 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
4137 : 0 : return -EINVAL;
4138 : : }
4139 : :
4140 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
4141 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
4142 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
4143 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
4144 [ # # ]: 0 : if (!mask)
4145 : 0 : continue;
4146 : :
4147 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
4148 [ # # ]: 0 : for (j = 0; j < 4; j++) {
4149 [ # # ]: 0 : if (RS8(mask, j, 0x1)) {
4150 : 0 : reta &= ~(MS32(8 * j, 0xFF));
4151 : 0 : reta |= LS32(reta_conf[idx].reta[shift + j],
4152 : : 8 * j, 0xFF);
4153 : : }
4154 : : }
4155 : 0 : wr32at(hw, TXGBE_REG_RSSTBL, i >> 2, reta);
4156 : : }
4157 : 0 : adapter->rss_reta_updated = 1;
4158 : :
4159 : 0 : return 0;
4160 : : }
4161 : :
4162 : : int
4163 : 0 : txgbe_dev_rss_reta_query(struct rte_eth_dev *dev,
4164 : : struct rte_eth_rss_reta_entry64 *reta_conf,
4165 : : uint16_t reta_size)
4166 : : {
4167 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4168 : : uint8_t i, j, mask;
4169 : : uint32_t reta;
4170 : : uint16_t idx, shift;
4171 : :
4172 : 0 : PMD_INIT_FUNC_TRACE();
4173 : :
4174 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
4175 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
4176 : : "(%d) doesn't match the number hardware can supported "
4177 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
4178 : 0 : return -EINVAL;
4179 : : }
4180 : :
4181 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
4182 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
4183 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
4184 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
4185 [ # # ]: 0 : if (!mask)
4186 : 0 : continue;
4187 : :
4188 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
4189 [ # # ]: 0 : for (j = 0; j < 4; j++) {
4190 [ # # ]: 0 : if (RS8(mask, j, 0x1))
4191 : 0 : reta_conf[idx].reta[shift + j] =
4192 : 0 : (uint16_t)RS32(reta, 8 * j, 0xFF);
4193 : : }
4194 : : }
4195 : :
4196 : : return 0;
4197 : : }
4198 : :
4199 : : static int
4200 : 0 : txgbe_add_rar(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr,
4201 : : uint32_t index, uint32_t pool)
4202 : : {
4203 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4204 : : uint32_t enable_addr = 1;
4205 : :
4206 : 0 : return txgbe_set_rar(hw, index, mac_addr->addr_bytes,
4207 : : pool, enable_addr);
4208 : : }
4209 : :
4210 : : static void
4211 : 0 : txgbe_remove_rar(struct rte_eth_dev *dev, uint32_t index)
4212 : : {
4213 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4214 : :
4215 : 0 : txgbe_clear_rar(hw, index);
4216 : 0 : }
4217 : :
4218 : : static int
4219 : 0 : txgbe_set_default_mac_addr(struct rte_eth_dev *dev, struct rte_ether_addr *addr)
4220 : : {
4221 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
4222 : :
4223 : : txgbe_remove_rar(dev, 0);
4224 : 0 : txgbe_add_rar(dev, addr, 0, pci_dev->max_vfs);
4225 : :
4226 : 0 : return 0;
4227 : : }
4228 : :
4229 : : static int
4230 : 0 : txgbe_dev_mtu_set(struct rte_eth_dev *dev, uint16_t mtu)
4231 : : {
4232 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4233 : : uint32_t frame_size = mtu + RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN;
4234 : : struct rte_eth_dev_data *dev_data = dev->data;
4235 : :
4236 : : /* If device is started, refuse mtu that requires the support of
4237 : : * scattered packets when this feature has not been enabled before.
4238 : : */
4239 [ # # ]: 0 : if (dev_data->dev_started && !dev_data->scattered_rx &&
4240 : 0 : (frame_size + 2 * RTE_VLAN_HLEN >
4241 [ # # ]: 0 : dev->data->min_rx_buf_size - RTE_PKTMBUF_HEADROOM)) {
4242 : 0 : PMD_INIT_LOG(ERR, "Stop port first.");
4243 : 0 : return -EINVAL;
4244 : : }
4245 : :
4246 : 0 : wr32m(hw, TXGBE_FRMSZ, TXGBE_FRMSZ_MAX_MASK,
4247 : 0 : TXGBE_FRMSZ_MAX(frame_size));
4248 : :
4249 : 0 : return 0;
4250 : : }
4251 : :
4252 : : static uint32_t
4253 : 0 : txgbe_uta_vector(struct txgbe_hw *hw, struct rte_ether_addr *uc_addr)
4254 : : {
4255 : : uint32_t vector = 0;
4256 : :
4257 [ # # # # : 0 : switch (hw->mac.mc_filter_type) {
# ]
4258 : 0 : case 0: /* use bits [47:36] of the address */
4259 : 0 : vector = ((uc_addr->addr_bytes[4] >> 4) |
4260 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 4));
4261 : 0 : break;
4262 : 0 : case 1: /* use bits [46:35] of the address */
4263 : 0 : vector = ((uc_addr->addr_bytes[4] >> 3) |
4264 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 5));
4265 : 0 : break;
4266 : 0 : case 2: /* use bits [45:34] of the address */
4267 : 0 : vector = ((uc_addr->addr_bytes[4] >> 2) |
4268 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 6));
4269 : 0 : break;
4270 : 0 : case 3: /* use bits [43:32] of the address */
4271 : 0 : vector = ((uc_addr->addr_bytes[4]) |
4272 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 8));
4273 : 0 : break;
4274 : : default: /* Invalid mc_filter_type */
4275 : : break;
4276 : : }
4277 : :
4278 : : /* vector can only be 12-bits or boundary will be exceeded */
4279 : 0 : vector &= 0xFFF;
4280 : 0 : return vector;
4281 : : }
4282 : :
4283 : : static int
4284 : 0 : txgbe_uc_hash_table_set(struct rte_eth_dev *dev,
4285 : : struct rte_ether_addr *mac_addr, uint8_t on)
4286 : : {
4287 : : uint32_t vector;
4288 : : uint32_t uta_idx;
4289 : : uint32_t reg_val;
4290 : : uint32_t uta_mask;
4291 : : uint32_t psrctl;
4292 : :
4293 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4294 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
4295 : :
4296 : : /* The UTA table only exists on pf hardware */
4297 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_sp)
4298 : : return -ENOTSUP;
4299 : :
4300 : 0 : vector = txgbe_uta_vector(hw, mac_addr);
4301 : 0 : uta_idx = (vector >> 5) & 0x7F;
4302 : 0 : uta_mask = 0x1UL << (vector & 0x1F);
4303 : :
4304 [ # # ]: 0 : if (!!on == !!(uta_info->uta_shadow[uta_idx] & uta_mask))
4305 : : return 0;
4306 : :
4307 : 0 : reg_val = rd32(hw, TXGBE_UCADDRTBL(uta_idx));
4308 [ # # ]: 0 : if (on) {
4309 : 0 : uta_info->uta_in_use++;
4310 : 0 : reg_val |= uta_mask;
4311 : 0 : uta_info->uta_shadow[uta_idx] |= uta_mask;
4312 : : } else {
4313 : 0 : uta_info->uta_in_use--;
4314 : 0 : reg_val &= ~uta_mask;
4315 : 0 : uta_info->uta_shadow[uta_idx] &= ~uta_mask;
4316 : : }
4317 : :
4318 : : wr32(hw, TXGBE_UCADDRTBL(uta_idx), reg_val);
4319 : :
4320 : : psrctl = rd32(hw, TXGBE_PSRCTL);
4321 [ # # ]: 0 : if (uta_info->uta_in_use > 0)
4322 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
4323 : : else
4324 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
4325 : :
4326 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
4327 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
4328 : : wr32(hw, TXGBE_PSRCTL, psrctl);
4329 : :
4330 : 0 : return 0;
4331 : : }
4332 : :
4333 : : static int
4334 : 0 : txgbe_uc_all_hash_table_set(struct rte_eth_dev *dev, uint8_t on)
4335 : : {
4336 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4337 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
4338 : : uint32_t psrctl;
4339 : : int i;
4340 : :
4341 : : /* The UTA table only exists on pf hardware */
4342 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_sp)
4343 : : return -ENOTSUP;
4344 : :
4345 [ # # ]: 0 : if (on) {
4346 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
4347 : 0 : uta_info->uta_shadow[i] = ~0;
4348 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), ~0);
4349 : : }
4350 : : } else {
4351 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
4352 : 0 : uta_info->uta_shadow[i] = 0;
4353 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), 0);
4354 : : }
4355 : : }
4356 : :
4357 : : psrctl = rd32(hw, TXGBE_PSRCTL);
4358 [ # # ]: 0 : if (on)
4359 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
4360 : : else
4361 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
4362 : :
4363 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
4364 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
4365 : : wr32(hw, TXGBE_PSRCTL, psrctl);
4366 : :
4367 : 0 : return 0;
4368 : : }
4369 : :
4370 : : uint32_t
4371 : 0 : txgbe_convert_vm_rx_mask_to_val(uint16_t rx_mask, uint32_t orig_val)
4372 : : {
4373 : : uint32_t new_val = orig_val;
4374 : :
4375 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_UNTAG)
4376 : 0 : new_val |= TXGBE_POOLETHCTL_UTA;
4377 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_MC)
4378 : 0 : new_val |= TXGBE_POOLETHCTL_MCHA;
4379 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_UC)
4380 : 0 : new_val |= TXGBE_POOLETHCTL_UCHA;
4381 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_BROADCAST)
4382 : 0 : new_val |= TXGBE_POOLETHCTL_BCA;
4383 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_MULTICAST)
4384 : 0 : new_val |= TXGBE_POOLETHCTL_MCP;
4385 : :
4386 : 0 : return new_val;
4387 : : }
4388 : :
4389 : : static int
4390 : 0 : txgbe_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
4391 : : {
4392 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
4393 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4394 : : uint32_t mask;
4395 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4396 : :
4397 [ # # ]: 0 : if (queue_id < 32) {
4398 : : mask = rd32(hw, TXGBE_IMC(0));
4399 : 0 : mask |= (1 << queue_id);
4400 : : wr32(hw, TXGBE_IMC(0), mask);
4401 [ # # ]: 0 : } else if (queue_id < 64) {
4402 : : mask = rd32(hw, TXGBE_IMC(1));
4403 : 0 : mask |= (1 << (queue_id - 32));
4404 : : wr32(hw, TXGBE_IMC(1), mask);
4405 : : }
4406 : 0 : rte_intr_enable(intr_handle);
4407 : :
4408 : 0 : return 0;
4409 : : }
4410 : :
4411 : : static int
4412 : 0 : txgbe_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
4413 : : {
4414 : : uint32_t mask;
4415 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4416 : :
4417 [ # # ]: 0 : if (queue_id < 32) {
4418 : : mask = rd32(hw, TXGBE_IMS(0));
4419 : 0 : mask |= (1 << queue_id);
4420 : : wr32(hw, TXGBE_IMS(0), mask);
4421 [ # # ]: 0 : } else if (queue_id < 64) {
4422 : : mask = rd32(hw, TXGBE_IMS(1));
4423 : 0 : mask |= (1 << (queue_id - 32));
4424 : : wr32(hw, TXGBE_IMS(1), mask);
4425 : : }
4426 : :
4427 : 0 : return 0;
4428 : : }
4429 : :
4430 : : /**
4431 : : * set the IVAR registers, mapping interrupt causes to vectors
4432 : : * @param hw
4433 : : * pointer to txgbe_hw struct
4434 : : * @direction
4435 : : * 0 for Rx, 1 for Tx, -1 for other causes
4436 : : * @queue
4437 : : * queue to map the corresponding interrupt to
4438 : : * @msix_vector
4439 : : * the vector to map to the corresponding queue
4440 : : */
4441 : : void
4442 : 0 : txgbe_set_ivar_map(struct txgbe_hw *hw, int8_t direction,
4443 : : uint8_t queue, uint8_t msix_vector)
4444 : : {
4445 : : uint32_t tmp, idx;
4446 : :
4447 [ # # ]: 0 : if (direction == -1) {
4448 : : /* other causes */
4449 : 0 : msix_vector |= TXGBE_IVARMISC_VLD;
4450 : : idx = 0;
4451 : : tmp = rd32(hw, TXGBE_IVARMISC);
4452 : 0 : tmp &= ~(0xFF << idx);
4453 : 0 : tmp |= (msix_vector << idx);
4454 : : wr32(hw, TXGBE_IVARMISC, tmp);
4455 : : } else {
4456 : : /* rx or tx causes */
4457 : 0 : msix_vector |= TXGBE_IVAR_VLD; /* Workaround for ICR lost */
4458 : 0 : idx = ((16 * (queue & 1)) + (8 * direction));
4459 : 0 : tmp = rd32(hw, TXGBE_IVAR(queue >> 1));
4460 : 0 : tmp &= ~(0xFF << idx);
4461 : 0 : tmp |= (msix_vector << idx);
4462 : : wr32(hw, TXGBE_IVAR(queue >> 1), tmp);
4463 : : }
4464 : 0 : }
4465 : :
4466 : : /**
4467 : : * Sets up the hardware to properly generate MSI-X interrupts
4468 : : * @hw
4469 : : * board private structure
4470 : : */
4471 : : static void
4472 : 0 : txgbe_configure_msix(struct rte_eth_dev *dev)
4473 : : {
4474 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
4475 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4476 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4477 : : uint32_t queue_id, base = TXGBE_MISC_VEC_ID;
4478 : : uint32_t vec = TXGBE_MISC_VEC_ID;
4479 : : uint32_t gpie;
4480 : :
4481 : : /* won't configure msix register if no mapping is done
4482 : : * between intr vector and event fd
4483 : : * but if misx has been enabled already, need to configure
4484 : : * auto clean, auto mask and throttling.
4485 : : */
4486 : : gpie = rd32(hw, TXGBE_GPIE);
4487 [ # # ]: 0 : if (!rte_intr_dp_is_en(intr_handle) &&
4488 [ # # ]: 0 : !(gpie & TXGBE_GPIE_MSIX))
4489 : : return;
4490 : :
4491 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
4492 : : base = TXGBE_RX_VEC_START;
4493 : : vec = base;
4494 : : }
4495 : :
4496 : : /* setup GPIE for MSI-x mode */
4497 : : gpie = rd32(hw, TXGBE_GPIE);
4498 : 0 : gpie |= TXGBE_GPIE_MSIX;
4499 : : wr32(hw, TXGBE_GPIE, gpie);
4500 : :
4501 : : /* Populate the IVAR table and set the ITR values to the
4502 : : * corresponding register.
4503 : : */
4504 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
4505 [ # # ]: 0 : for (queue_id = 0; queue_id < dev->data->nb_rx_queues;
4506 : 0 : queue_id++) {
4507 : : /* by default, 1:1 mapping */
4508 : 0 : txgbe_set_ivar_map(hw, 0, queue_id, vec);
4509 : 0 : rte_intr_vec_list_index_set(intr_handle,
4510 : : queue_id, vec);
4511 : 0 : if (vec < base + rte_intr_nb_efd_get(intr_handle)
4512 [ # # ]: 0 : - 1)
4513 : 0 : vec++;
4514 : : }
4515 : :
4516 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
4517 : : }
4518 : : wr32(hw, TXGBE_ITR(TXGBE_MISC_VEC_ID),
4519 : : TXGBE_ITR_IVAL_10G(TXGBE_QUEUE_ITR_INTERVAL_DEFAULT)
4520 : : | TXGBE_ITR_WRDSA);
4521 : : }
4522 : :
4523 : : static u16 txgbe_frac_to_bi(u16 frac, u16 denom, int max_bits)
4524 : : {
4525 : : u16 value = 0;
4526 : :
4527 [ # # ]: 0 : while (frac > 0 && max_bits > 0) {
4528 : 0 : max_bits -= 1;
4529 : 0 : frac *= 2;
4530 [ # # ]: 0 : if (frac >= denom) {
4531 : 0 : value |= BIT(max_bits);
4532 : 0 : frac -= denom;
4533 : : }
4534 : : }
4535 : :
4536 : : return value;
4537 : : }
4538 : :
4539 : : int
4540 : 0 : txgbe_set_queue_rate_limit(struct rte_eth_dev *dev,
4541 : : uint16_t queue_idx, uint32_t tx_rate)
4542 : : {
4543 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4544 : : uint32_t bcnrc_val;
4545 : : int factor_int, factor_fra;
4546 : : uint32_t link_speed;
4547 : :
4548 [ # # ]: 0 : if (queue_idx >= hw->mac.max_tx_queues)
4549 : : return -EINVAL;
4550 : :
4551 : : /*
4552 : : * Set global transmit compensation time to the MMW_SIZE in ARBTXMMW
4553 : : * register. MMW_SIZE=0x014 if 9728-byte jumbo is supported.
4554 : : */
4555 : : wr32(hw, TXGBE_ARBTXMMW, 0x14);
4556 : :
4557 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
4558 [ # # ]: 0 : if (tx_rate) {
4559 : : u16 frac;
4560 : :
4561 : 0 : link_speed = dev->data->dev_link.link_speed;
4562 : : /* Calculate the rate factor values to set */
4563 : 0 : factor_int = link_speed / tx_rate;
4564 : 0 : frac = (link_speed % tx_rate) * 10000 / tx_rate;
4565 : 0 : factor_fra = txgbe_frac_to_bi(frac, 10000, 14);
4566 [ # # ]: 0 : if (tx_rate > link_speed) {
4567 : : factor_int = 1;
4568 : : factor_fra = 0;
4569 : : }
4570 : :
4571 : : wr32(hw, TXGBE_TDM_RL_ADJ, TXGBE_FRAME_OVERHEAD);
4572 : : wr32(hw, TXGBE_TDM_RL_QUEUE_IDX, queue_idx);
4573 : 0 : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4574 : 0 : TXGBE_TDM_FACTOR_INT_MASK, factor_int << TXGBE_TDM_FACTOR_INT_SHIFT);
4575 : 0 : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4576 : 0 : TXGBE_TDM_FACTOR_FRA_MASK, factor_fra << TXGBE_TDM_FACTOR_FRA_SHIFT);
4577 : : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4578 : : TXGBE_TDM_RL_EN, TXGBE_TDM_RL_EN);
4579 : : } else {
4580 : : wr32(hw, TXGBE_TDM_RL_QUEUE_IDX, queue_idx);
4581 : : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4582 : : TXGBE_TDM_RL_EN, 0);
4583 : : }
4584 : : } else {
4585 [ # # ]: 0 : if (tx_rate != 0) {
4586 : 0 : bcnrc_val = TXGBE_ARBTXRATE_MAX(tx_rate);
4587 : 0 : bcnrc_val |= TXGBE_ARBTXRATE_MIN(tx_rate / 2);
4588 : : } else {
4589 : : bcnrc_val = 0;
4590 : : }
4591 : :
4592 : : /* Set ARBTXRATE of queue X */
4593 : : wr32(hw, TXGBE_ARBPOOLIDX, queue_idx);
4594 : : wr32(hw, TXGBE_ARBTXRATE, bcnrc_val);
4595 : : txgbe_flush(hw);
4596 : : }
4597 : :
4598 : : return 0;
4599 : : }
4600 : :
4601 : : int
4602 : 0 : txgbe_syn_filter_set(struct rte_eth_dev *dev,
4603 : : struct rte_eth_syn_filter *filter,
4604 : : bool add)
4605 : : {
4606 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4607 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4608 : : uint32_t syn_info;
4609 : : uint32_t synqf;
4610 : : uint16_t queue;
4611 : :
4612 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4613 : : return -EINVAL;
4614 : :
4615 : 0 : syn_info = filter_info->syn_info;
4616 : :
4617 [ # # ]: 0 : if (add) {
4618 [ # # ]: 0 : if (syn_info & TXGBE_SYNCLS_ENA)
4619 : : return -EINVAL;
4620 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active)
4621 : 0 : queue = RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue;
4622 : : else
4623 : : queue = filter->queue;
4624 : 0 : synqf = (uint32_t)TXGBE_SYNCLS_QPID(queue);
4625 : 0 : synqf |= TXGBE_SYNCLS_ENA;
4626 : :
4627 [ # # ]: 0 : if (filter->hig_pri)
4628 : 0 : synqf |= TXGBE_SYNCLS_HIPRIO;
4629 : : else
4630 : : synqf &= ~TXGBE_SYNCLS_HIPRIO;
4631 : : } else {
4632 : : synqf = rd32(hw, TXGBE_SYNCLS);
4633 [ # # ]: 0 : if (!(syn_info & TXGBE_SYNCLS_ENA))
4634 : : return -ENOENT;
4635 : 0 : synqf &= ~(TXGBE_SYNCLS_QPID_MASK | TXGBE_SYNCLS_ENA);
4636 : : }
4637 : :
4638 : 0 : filter_info->syn_info = synqf;
4639 : : wr32(hw, TXGBE_SYNCLS, synqf);
4640 : : txgbe_flush(hw);
4641 : : return 0;
4642 : : }
4643 : :
4644 : : static inline enum txgbe_5tuple_protocol
4645 : : convert_protocol_type(uint8_t protocol_value)
4646 : : {
4647 : 0 : if (protocol_value == IPPROTO_TCP)
4648 : : return TXGBE_5TF_PROT_TCP;
4649 [ # # ]: 0 : else if (protocol_value == IPPROTO_UDP)
4650 : : return TXGBE_5TF_PROT_UDP;
4651 [ # # ]: 0 : else if (protocol_value == IPPROTO_SCTP)
4652 : : return TXGBE_5TF_PROT_SCTP;
4653 : : else
4654 : 0 : return TXGBE_5TF_PROT_NONE;
4655 : : }
4656 : :
4657 : : /* inject a 5-tuple filter to HW */
4658 : : static inline void
4659 : 0 : txgbe_inject_5tuple_filter(struct rte_eth_dev *dev,
4660 : : struct txgbe_5tuple_filter *filter)
4661 : : {
4662 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4663 : : int i;
4664 : : uint32_t ftqf, sdpqf;
4665 : : uint32_t l34timir = 0;
4666 : : uint32_t mask = TXGBE_5TFCTL0_MASK;
4667 : :
4668 : 0 : i = filter->index;
4669 [ # # ]: 0 : sdpqf = TXGBE_5TFPORT_DST(be_to_le16(filter->filter_info.dst_port));
4670 [ # # ]: 0 : sdpqf |= TXGBE_5TFPORT_SRC(be_to_le16(filter->filter_info.src_port));
4671 : :
4672 : 0 : ftqf = TXGBE_5TFCTL0_PROTO(filter->filter_info.proto);
4673 : 0 : ftqf |= TXGBE_5TFCTL0_PRI(filter->filter_info.priority);
4674 [ # # ]: 0 : if (filter->filter_info.src_ip_mask == 0) /* 0 means compare. */
4675 : : mask &= ~TXGBE_5TFCTL0_MSADDR;
4676 [ # # ]: 0 : if (filter->filter_info.dst_ip_mask == 0)
4677 : 0 : mask &= ~TXGBE_5TFCTL0_MDADDR;
4678 [ # # ]: 0 : if (filter->filter_info.src_port_mask == 0)
4679 : 0 : mask &= ~TXGBE_5TFCTL0_MSPORT;
4680 [ # # ]: 0 : if (filter->filter_info.dst_port_mask == 0)
4681 : 0 : mask &= ~TXGBE_5TFCTL0_MDPORT;
4682 [ # # ]: 0 : if (filter->filter_info.proto_mask == 0)
4683 : 0 : mask &= ~TXGBE_5TFCTL0_MPROTO;
4684 : 0 : ftqf |= mask;
4685 : : ftqf |= TXGBE_5TFCTL0_MPOOL;
4686 : 0 : ftqf |= TXGBE_5TFCTL0_ENA;
4687 : :
4688 [ # # ]: 0 : wr32(hw, TXGBE_5TFDADDR(i), be_to_le32(filter->filter_info.dst_ip));
4689 [ # # ]: 0 : wr32(hw, TXGBE_5TFSADDR(i), be_to_le32(filter->filter_info.src_ip));
4690 : 0 : wr32(hw, TXGBE_5TFPORT(i), sdpqf);
4691 : 0 : wr32(hw, TXGBE_5TFCTL0(i), ftqf);
4692 : :
4693 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active)
4694 : 0 : l34timir |= TXGBE_5TFCTL1_QP(RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue);
4695 : : else
4696 : 0 : l34timir |= TXGBE_5TFCTL1_QP(filter->queue);
4697 : 0 : wr32(hw, TXGBE_5TFCTL1(i), l34timir);
4698 : 0 : }
4699 : :
4700 : : /*
4701 : : * add a 5tuple filter
4702 : : *
4703 : : * @param
4704 : : * dev: Pointer to struct rte_eth_dev.
4705 : : * index: the index the filter allocates.
4706 : : * filter: pointer to the filter that will be added.
4707 : : * rx_queue: the queue id the filter assigned to.
4708 : : *
4709 : : * @return
4710 : : * - On success, zero.
4711 : : * - On failure, a negative value.
4712 : : */
4713 : : static int
4714 : 0 : txgbe_add_5tuple_filter(struct rte_eth_dev *dev,
4715 : : struct txgbe_5tuple_filter *filter)
4716 : : {
4717 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4718 : : int i, idx, shift;
4719 : : int err;
4720 : :
4721 : : /*
4722 : : * look for an unused 5tuple filter index,
4723 : : * and insert the filter to list.
4724 : : */
4725 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_FTQF_FILTERS; i++) {
4726 : 0 : idx = i / (sizeof(uint32_t) * NBBY);
4727 : 0 : shift = i % (sizeof(uint32_t) * NBBY);
4728 [ # # ]: 0 : if (!(filter_info->fivetuple_mask[idx] & (1 << shift))) {
4729 : 0 : filter_info->fivetuple_mask[idx] |= 1 << shift;
4730 : 0 : filter->index = i;
4731 : 0 : TAILQ_INSERT_TAIL(&filter_info->fivetuple_list,
4732 : : filter,
4733 : : entries);
4734 : 0 : break;
4735 : : }
4736 : : }
4737 [ # # ]: 0 : if (i >= TXGBE_MAX_FTQF_FILTERS) {
4738 : 0 : PMD_DRV_LOG(INFO, "5tuple filters are full, switch to FDIR");
4739 : 0 : filter_info->ntuple_is_full = true;
4740 : 0 : return -ENOSYS;
4741 : : }
4742 : :
4743 [ # # ]: 0 : if (txgbe_is_pf(TXGBE_DEV_HW(dev))) {
4744 : 0 : txgbe_inject_5tuple_filter(dev, filter);
4745 : 0 : return 0;
4746 : : }
4747 : :
4748 : 0 : err = txgbevf_inject_5tuple_filter(dev, filter);
4749 [ # # ]: 0 : if (err) {
4750 : 0 : filter_info->fivetuple_mask[i / (sizeof(uint32_t) * NBBY)] &=
4751 : 0 : ~(1 << (i % (sizeof(uint32_t) * NBBY)));
4752 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list, filter, entries);
4753 : : }
4754 : :
4755 : : return err;
4756 : : }
4757 : :
4758 : : /*
4759 : : * remove a 5tuple filter
4760 : : *
4761 : : * @param
4762 : : * dev: Pointer to struct rte_eth_dev.
4763 : : * filter: the pointer of the filter will be removed.
4764 : : */
4765 : : static void
4766 : 0 : txgbe_remove_5tuple_filter(struct rte_eth_dev *dev,
4767 : : struct txgbe_5tuple_filter *filter)
4768 : : {
4769 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4770 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4771 : 0 : uint16_t index = filter->index;
4772 : :
4773 : 0 : filter_info->fivetuple_mask[index / (sizeof(uint32_t) * NBBY)] &=
4774 : 0 : ~(1 << (index % (sizeof(uint32_t) * NBBY)));
4775 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list, filter, entries);
4776 : 0 : rte_free(filter);
4777 : 0 : filter_info->ntuple_is_full = false;
4778 : :
4779 [ # # ]: 0 : if (!txgbe_is_pf(TXGBE_DEV_HW(dev))) {
4780 : 0 : txgbevf_remove_5tuple_filter(dev, index);
4781 : 0 : return;
4782 : : }
4783 : :
4784 : 0 : wr32(hw, TXGBE_5TFDADDR(index), 0);
4785 : 0 : wr32(hw, TXGBE_5TFSADDR(index), 0);
4786 : 0 : wr32(hw, TXGBE_5TFPORT(index), 0);
4787 : 0 : wr32(hw, TXGBE_5TFCTL0(index), 0);
4788 : 0 : wr32(hw, TXGBE_5TFCTL1(index), 0);
4789 : : }
4790 : :
4791 : : static inline struct txgbe_5tuple_filter *
4792 : : txgbe_5tuple_filter_lookup(struct txgbe_5tuple_filter_list *filter_list,
4793 : : struct txgbe_5tuple_filter_info *key)
4794 : : {
4795 : : struct txgbe_5tuple_filter *it;
4796 : :
4797 [ # # ]: 0 : TAILQ_FOREACH(it, filter_list, entries) {
4798 [ # # ]: 0 : if (memcmp(key, &it->filter_info,
4799 : : sizeof(struct txgbe_5tuple_filter_info)) == 0) {
4800 : : return it;
4801 : : }
4802 : : }
4803 : : return NULL;
4804 : : }
4805 : :
4806 : : /* translate elements in struct rte_eth_ntuple_filter
4807 : : * to struct txgbe_5tuple_filter_info
4808 : : */
4809 : : static inline int
4810 : 0 : ntuple_filter_to_5tuple(struct rte_eth_ntuple_filter *filter,
4811 : : struct txgbe_5tuple_filter_info *filter_info)
4812 : : {
4813 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM ||
4814 [ # # # # ]: 0 : filter->priority > TXGBE_5TUPLE_MAX_PRI ||
4815 : : filter->priority < TXGBE_5TUPLE_MIN_PRI)
4816 : : return -EINVAL;
4817 : :
4818 [ # # # ]: 0 : switch (filter->dst_ip_mask) {
4819 : 0 : case UINT32_MAX:
4820 : 0 : filter_info->dst_ip_mask = 0;
4821 : 0 : filter_info->dst_ip = filter->dst_ip;
4822 : 0 : break;
4823 : 0 : case 0:
4824 : 0 : filter_info->dst_ip_mask = 1;
4825 : 0 : break;
4826 : 0 : default:
4827 : 0 : PMD_DRV_LOG(ERR, "invalid dst_ip mask.");
4828 : 0 : return -EINVAL;
4829 : : }
4830 : :
4831 [ # # # ]: 0 : switch (filter->src_ip_mask) {
4832 : 0 : case UINT32_MAX:
4833 : 0 : filter_info->src_ip_mask = 0;
4834 : 0 : filter_info->src_ip = filter->src_ip;
4835 : 0 : break;
4836 : 0 : case 0:
4837 : 0 : filter_info->src_ip_mask = 1;
4838 : 0 : break;
4839 : 0 : default:
4840 : 0 : PMD_DRV_LOG(ERR, "invalid src_ip mask.");
4841 : 0 : return -EINVAL;
4842 : : }
4843 : :
4844 [ # # # ]: 0 : switch (filter->dst_port_mask) {
4845 : 0 : case UINT16_MAX:
4846 : 0 : filter_info->dst_port_mask = 0;
4847 : 0 : filter_info->dst_port = filter->dst_port;
4848 : 0 : break;
4849 : 0 : case 0:
4850 : 0 : filter_info->dst_port_mask = 1;
4851 : 0 : break;
4852 : 0 : default:
4853 : 0 : PMD_DRV_LOG(ERR, "invalid dst_port mask.");
4854 : 0 : return -EINVAL;
4855 : : }
4856 : :
4857 [ # # # ]: 0 : switch (filter->src_port_mask) {
4858 : 0 : case UINT16_MAX:
4859 : 0 : filter_info->src_port_mask = 0;
4860 : 0 : filter_info->src_port = filter->src_port;
4861 : 0 : break;
4862 : 0 : case 0:
4863 : 0 : filter_info->src_port_mask = 1;
4864 : 0 : break;
4865 : 0 : default:
4866 : 0 : PMD_DRV_LOG(ERR, "invalid src_port mask.");
4867 : 0 : return -EINVAL;
4868 : : }
4869 : :
4870 [ # # # ]: 0 : switch (filter->proto_mask) {
4871 : 0 : case UINT8_MAX:
4872 : 0 : filter_info->proto_mask = 0;
4873 : 0 : filter_info->proto =
4874 [ # # ]: 0 : convert_protocol_type(filter->proto);
4875 : 0 : break;
4876 : 0 : case 0:
4877 : 0 : filter_info->proto_mask = 1;
4878 : 0 : break;
4879 : 0 : default:
4880 : 0 : PMD_DRV_LOG(ERR, "invalid protocol mask.");
4881 : 0 : return -EINVAL;
4882 : : }
4883 : :
4884 : 0 : filter_info->priority = (uint8_t)filter->priority;
4885 : 0 : return 0;
4886 : : }
4887 : :
4888 : : /*
4889 : : * add or delete a ntuple filter
4890 : : *
4891 : : * @param
4892 : : * dev: Pointer to struct rte_eth_dev.
4893 : : * ntuple_filter: Pointer to struct rte_eth_ntuple_filter
4894 : : * add: if true, add filter, if false, remove filter
4895 : : *
4896 : : * @return
4897 : : * - On success, zero.
4898 : : * - On failure, a negative value.
4899 : : */
4900 : : int
4901 : 0 : txgbe_add_del_ntuple_filter(struct rte_eth_dev *dev,
4902 : : struct rte_eth_ntuple_filter *ntuple_filter,
4903 : : bool add)
4904 : : {
4905 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4906 : : struct txgbe_5tuple_filter_info filter_5tuple;
4907 : : struct txgbe_5tuple_filter *filter;
4908 : : int ret;
4909 : :
4910 [ # # ]: 0 : if (ntuple_filter->flags != RTE_5TUPLE_FLAGS) {
4911 : 0 : PMD_DRV_LOG(ERR, "only 5tuple is supported.");
4912 : 0 : return -EINVAL;
4913 : : }
4914 : :
4915 : : memset(&filter_5tuple, 0, sizeof(struct txgbe_5tuple_filter_info));
4916 : 0 : ret = ntuple_filter_to_5tuple(ntuple_filter, &filter_5tuple);
4917 [ # # ]: 0 : if (ret < 0)
4918 : : return ret;
4919 : :
4920 : : filter = txgbe_5tuple_filter_lookup(&filter_info->fivetuple_list,
4921 : : &filter_5tuple);
4922 [ # # ]: 0 : if (filter != NULL && add) {
4923 : 0 : PMD_DRV_LOG(ERR, "filter exists.");
4924 : 0 : return -EEXIST;
4925 : : }
4926 [ # # ]: 0 : if (filter == NULL && !add) {
4927 : 0 : PMD_DRV_LOG(ERR, "filter doesn't exist.");
4928 : 0 : return -ENOENT;
4929 : : }
4930 : :
4931 [ # # ]: 0 : if (add) {
4932 : 0 : filter = rte_zmalloc("txgbe_5tuple_filter",
4933 : : sizeof(struct txgbe_5tuple_filter), 0);
4934 [ # # ]: 0 : if (filter == NULL)
4935 : : return -ENOMEM;
4936 : : rte_memcpy(&filter->filter_info,
4937 : : &filter_5tuple,
4938 : : sizeof(struct txgbe_5tuple_filter_info));
4939 : 0 : filter->queue = ntuple_filter->queue;
4940 : 0 : ret = txgbe_add_5tuple_filter(dev, filter);
4941 [ # # ]: 0 : if (ret < 0) {
4942 : 0 : rte_free(filter);
4943 : 0 : return ret;
4944 : : }
4945 : : } else {
4946 : 0 : txgbe_remove_5tuple_filter(dev, filter);
4947 : : }
4948 : :
4949 : : return 0;
4950 : : }
4951 : :
4952 : : int
4953 : 0 : txgbe_add_del_ethertype_filter(struct rte_eth_dev *dev,
4954 : : struct rte_eth_ethertype_filter *filter,
4955 : : bool add)
4956 : : {
4957 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4958 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4959 : : uint32_t etqf = 0;
4960 : : uint32_t etqs = 0;
4961 : : int ret;
4962 : : struct txgbe_ethertype_filter ethertype_filter;
4963 : :
4964 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4965 : : return -EINVAL;
4966 : :
4967 [ # # ]: 0 : if (filter->ether_type == RTE_ETHER_TYPE_IPV4 ||
4968 : : filter->ether_type == RTE_ETHER_TYPE_IPV6) {
4969 : 0 : PMD_DRV_LOG(ERR, "unsupported ether_type(0x%04x) in"
4970 : : " ethertype filter.", filter->ether_type);
4971 : 0 : return -EINVAL;
4972 : : }
4973 : :
4974 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_MAC) {
4975 : 0 : PMD_DRV_LOG(ERR, "mac compare is unsupported.");
4976 : 0 : return -EINVAL;
4977 : : }
4978 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_DROP) {
4979 : 0 : PMD_DRV_LOG(ERR, "drop option is unsupported.");
4980 : 0 : return -EINVAL;
4981 : : }
4982 : :
4983 : 0 : ret = txgbe_ethertype_filter_lookup(filter_info, filter->ether_type);
4984 [ # # ]: 0 : if (ret >= 0 && add) {
4985 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter exists.",
4986 : : filter->ether_type);
4987 : 0 : return -EEXIST;
4988 : : }
4989 [ # # ]: 0 : if (ret < 0 && !add) {
4990 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter doesn't exist.",
4991 : : filter->ether_type);
4992 : 0 : return -ENOENT;
4993 : : }
4994 : :
4995 [ # # ]: 0 : if (add) {
4996 : : etqf = TXGBE_ETFLT_ENA;
4997 : 0 : etqf |= TXGBE_ETFLT_ETID(filter->ether_type);
4998 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active) {
4999 : : int pool, queue;
5000 : :
5001 : 0 : pool = RTE_ETH_DEV_SRIOV(dev).def_vmdq_idx;
5002 : 0 : queue = RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue;
5003 : 0 : etqf |= TXGBE_ETFLT_POOLENA;
5004 : 0 : etqf |= TXGBE_ETFLT_POOL(pool);
5005 : 0 : etqs |= TXGBE_ETCLS_QPID(queue);
5006 : : } else {
5007 : 0 : etqs |= TXGBE_ETCLS_QPID(filter->queue);
5008 : : }
5009 : 0 : etqs |= TXGBE_ETCLS_QENA;
5010 : :
5011 : 0 : ethertype_filter.ethertype = filter->ether_type;
5012 : 0 : ethertype_filter.etqf = etqf;
5013 : 0 : ethertype_filter.etqs = etqs;
5014 : 0 : ethertype_filter.conf = FALSE;
5015 : 0 : ret = txgbe_ethertype_filter_insert(filter_info,
5016 : : ðertype_filter);
5017 [ # # ]: 0 : if (ret < 0) {
5018 : 0 : PMD_DRV_LOG(ERR, "ethertype filters are full.");
5019 : 0 : return -ENOSPC;
5020 : : }
5021 : : } else {
5022 [ # # ]: 0 : ret = txgbe_ethertype_filter_remove(filter_info, (uint8_t)ret);
5023 : : if (ret < 0)
5024 : : return -ENOSYS;
5025 : : }
5026 : 0 : wr32(hw, TXGBE_ETFLT(ret), etqf);
5027 : 0 : wr32(hw, TXGBE_ETCLS(ret), etqs);
5028 : : txgbe_flush(hw);
5029 : :
5030 : : return 0;
5031 : : }
5032 : :
5033 : : static int
5034 : 0 : txgbe_dev_flow_ops_get(__rte_unused struct rte_eth_dev *dev,
5035 : : const struct rte_flow_ops **ops)
5036 : : {
5037 : 0 : *ops = &txgbe_flow_ops;
5038 : 0 : return 0;
5039 : : }
5040 : :
5041 : : static u8 *
5042 : 0 : txgbe_dev_addr_list_itr(__rte_unused struct txgbe_hw *hw,
5043 : : u8 **mc_addr_ptr, u32 *vmdq)
5044 : : {
5045 : : u8 *mc_addr;
5046 : :
5047 : 0 : *vmdq = 0;
5048 : 0 : mc_addr = *mc_addr_ptr;
5049 : 0 : *mc_addr_ptr = (mc_addr + sizeof(struct rte_ether_addr));
5050 : 0 : return mc_addr;
5051 : : }
5052 : :
5053 : : int
5054 : 0 : txgbe_dev_set_mc_addr_list(struct rte_eth_dev *dev,
5055 : : struct rte_ether_addr *mc_addr_set,
5056 : : uint32_t nb_mc_addr)
5057 : : {
5058 : : struct txgbe_hw *hw;
5059 : : u8 *mc_addr_list;
5060 : :
5061 : 0 : hw = TXGBE_DEV_HW(dev);
5062 : : mc_addr_list = (u8 *)mc_addr_set;
5063 : 0 : return hw->mac.update_mc_addr_list(hw, mc_addr_list, nb_mc_addr,
5064 : : txgbe_dev_addr_list_itr, TRUE);
5065 : : }
5066 : :
5067 : : static uint64_t
5068 : : txgbe_read_systime_cyclecounter(struct rte_eth_dev *dev)
5069 : : {
5070 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5071 : : uint64_t systime_cycles;
5072 : :
5073 : 0 : systime_cycles = (uint64_t)rd32(hw, TXGBE_TSTIMEL);
5074 [ # # ]: 0 : systime_cycles |= (uint64_t)rd32(hw, TXGBE_TSTIMEH) << 32;
5075 : :
5076 : : return systime_cycles;
5077 : : }
5078 : :
5079 : : static uint64_t
5080 : : txgbe_read_rx_tstamp_cyclecounter(struct rte_eth_dev *dev)
5081 : : {
5082 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5083 : : uint64_t rx_tstamp_cycles;
5084 : :
5085 : : /* TSRXSTMPL stores ns and TSRXSTMPH stores seconds. */
5086 : 0 : rx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSRXSTMPL);
5087 [ # # ]: 0 : rx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSRXSTMPH) << 32;
5088 : :
5089 : : return rx_tstamp_cycles;
5090 : : }
5091 : :
5092 : : static uint64_t
5093 : : txgbe_read_tx_tstamp_cyclecounter(struct rte_eth_dev *dev)
5094 : : {
5095 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5096 : : uint64_t tx_tstamp_cycles;
5097 : :
5098 : : /* TSTXSTMPL stores ns and TSTXSTMPH stores seconds. */
5099 : 0 : tx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSTXSTMPL);
5100 [ # # ]: 0 : tx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSTXSTMPH) << 32;
5101 : :
5102 : : return tx_tstamp_cycles;
5103 : : }
5104 : :
5105 : : static void
5106 : 0 : txgbe_start_timecounters(struct rte_eth_dev *dev)
5107 : : {
5108 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5109 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5110 : : struct rte_eth_link link;
5111 : : uint32_t incval = 0;
5112 : : uint32_t shift = 0;
5113 : :
5114 : : /* Get current link speed. */
5115 : : txgbe_dev_link_update(dev, 1);
5116 : 0 : rte_eth_linkstatus_get(dev, &link);
5117 : :
5118 [ # # # ]: 0 : switch (link.link_speed) {
5119 : : case RTE_ETH_SPEED_NUM_100M:
5120 : : incval = TXGBE_INCVAL_100;
5121 : : shift = TXGBE_INCVAL_SHIFT_100;
5122 : : break;
5123 : 0 : case RTE_ETH_SPEED_NUM_1G:
5124 : : incval = TXGBE_INCVAL_1GB;
5125 : : shift = TXGBE_INCVAL_SHIFT_1GB;
5126 : 0 : break;
5127 : 0 : case RTE_ETH_SPEED_NUM_10G:
5128 : : default:
5129 : : incval = TXGBE_INCVAL_10GB;
5130 : : shift = TXGBE_INCVAL_SHIFT_10GB;
5131 : 0 : break;
5132 : : }
5133 : :
5134 : 0 : wr32(hw, TXGBE_TSTIMEINC, TXGBE_TSTIMEINC_VP(incval, 2));
5135 : :
5136 : 0 : memset(&adapter->systime_tc, 0, sizeof(struct rte_timecounter));
5137 : 0 : memset(&adapter->rx_tstamp_tc, 0, sizeof(struct rte_timecounter));
5138 : 0 : memset(&adapter->tx_tstamp_tc, 0, sizeof(struct rte_timecounter));
5139 : :
5140 : 0 : adapter->systime_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
5141 : 0 : adapter->systime_tc.cc_shift = shift;
5142 : 0 : adapter->systime_tc.nsec_mask = (1ULL << shift) - 1;
5143 : :
5144 : 0 : adapter->rx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
5145 : 0 : adapter->rx_tstamp_tc.cc_shift = shift;
5146 : 0 : adapter->rx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
5147 : :
5148 : 0 : adapter->tx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
5149 : 0 : adapter->tx_tstamp_tc.cc_shift = shift;
5150 : 0 : adapter->tx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
5151 : 0 : }
5152 : :
5153 : : static int
5154 : 0 : txgbe_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta)
5155 : : {
5156 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5157 : :
5158 : 0 : adapter->systime_tc.nsec += delta;
5159 : 0 : adapter->rx_tstamp_tc.nsec += delta;
5160 : 0 : adapter->tx_tstamp_tc.nsec += delta;
5161 : :
5162 : 0 : return 0;
5163 : : }
5164 : :
5165 : : static int
5166 : 0 : txgbe_timesync_write_time(struct rte_eth_dev *dev, const struct timespec *ts)
5167 : : {
5168 : : uint64_t ns;
5169 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5170 : :
5171 : : ns = rte_timespec_to_ns(ts);
5172 : : /* Set the timecounters to a new value. */
5173 : 0 : adapter->systime_tc.nsec = ns;
5174 : 0 : adapter->rx_tstamp_tc.nsec = ns;
5175 : 0 : adapter->tx_tstamp_tc.nsec = ns;
5176 : :
5177 : 0 : return 0;
5178 : : }
5179 : :
5180 : : static int
5181 : 0 : txgbe_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts)
5182 : : {
5183 : : uint64_t ns, systime_cycles;
5184 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5185 : :
5186 : : systime_cycles = txgbe_read_systime_cyclecounter(dev);
5187 : : ns = rte_timecounter_update(&adapter->systime_tc, systime_cycles);
5188 : 0 : *ts = rte_ns_to_timespec(ns);
5189 : :
5190 : 0 : return 0;
5191 : : }
5192 : :
5193 : : static int
5194 : 0 : txgbe_timesync_enable(struct rte_eth_dev *dev)
5195 : : {
5196 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5197 : : uint32_t tsync_ctl;
5198 : :
5199 : : /* Stop the timesync system time. */
5200 : : wr32(hw, TXGBE_TSTIMEINC, 0x0);
5201 : : /* Reset the timesync system time value. */
5202 : : wr32(hw, TXGBE_TSTIMEL, 0x0);
5203 : : wr32(hw, TXGBE_TSTIMEH, 0x0);
5204 : :
5205 : 0 : txgbe_start_timecounters(dev);
5206 : :
5207 : : /* Enable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
5208 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588),
5209 : : RTE_ETHER_TYPE_1588 | TXGBE_ETFLT_ENA | TXGBE_ETFLT_1588);
5210 : :
5211 : : /* Enable timestamping of received PTP packets. */
5212 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
5213 : 0 : tsync_ctl |= TXGBE_TSRXCTL_ENA;
5214 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
5215 : :
5216 : : /* Enable timestamping of transmitted PTP packets. */
5217 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
5218 : 0 : tsync_ctl |= TXGBE_TSTXCTL_ENA;
5219 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
5220 : :
5221 : : txgbe_flush(hw);
5222 : :
5223 : 0 : return 0;
5224 : : }
5225 : :
5226 : : static int
5227 : 0 : txgbe_timesync_disable(struct rte_eth_dev *dev)
5228 : : {
5229 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5230 : : uint32_t tsync_ctl;
5231 : :
5232 : : /* Disable timestamping of transmitted PTP packets. */
5233 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
5234 : 0 : tsync_ctl &= ~TXGBE_TSTXCTL_ENA;
5235 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
5236 : :
5237 : : /* Disable timestamping of received PTP packets. */
5238 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
5239 : 0 : tsync_ctl &= ~TXGBE_TSRXCTL_ENA;
5240 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
5241 : :
5242 : : /* Disable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
5243 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588), 0);
5244 : :
5245 : : /* Stop incrementing the System Time registers. */
5246 : : wr32(hw, TXGBE_TSTIMEINC, 0);
5247 : :
5248 : 0 : return 0;
5249 : : }
5250 : :
5251 : : static int
5252 : 0 : txgbe_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
5253 : : struct timespec *timestamp,
5254 : : uint32_t flags __rte_unused)
5255 : : {
5256 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5257 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5258 : : uint32_t tsync_rxctl;
5259 : : uint64_t rx_tstamp_cycles;
5260 : : uint64_t ns;
5261 : :
5262 : : tsync_rxctl = rd32(hw, TXGBE_TSRXCTL);
5263 [ # # ]: 0 : if ((tsync_rxctl & TXGBE_TSRXCTL_VLD) == 0)
5264 : : return -EINVAL;
5265 : :
5266 : : rx_tstamp_cycles = txgbe_read_rx_tstamp_cyclecounter(dev);
5267 : : ns = rte_timecounter_update(&adapter->rx_tstamp_tc, rx_tstamp_cycles);
5268 : 0 : *timestamp = rte_ns_to_timespec(ns);
5269 : :
5270 : 0 : return 0;
5271 : : }
5272 : :
5273 : : static int
5274 : 0 : txgbe_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
5275 : : struct timespec *timestamp)
5276 : : {
5277 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5278 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5279 : : uint32_t tsync_txctl;
5280 : : uint64_t tx_tstamp_cycles;
5281 : : uint64_t ns;
5282 : :
5283 : : tsync_txctl = rd32(hw, TXGBE_TSTXCTL);
5284 [ # # ]: 0 : if ((tsync_txctl & TXGBE_TSTXCTL_VLD) == 0)
5285 : : return -EINVAL;
5286 : :
5287 : : tx_tstamp_cycles = txgbe_read_tx_tstamp_cyclecounter(dev);
5288 : : ns = rte_timecounter_update(&adapter->tx_tstamp_tc, tx_tstamp_cycles);
5289 : 0 : *timestamp = rte_ns_to_timespec(ns);
5290 : :
5291 : 0 : return 0;
5292 : : }
5293 : :
5294 : : static int
5295 : : txgbe_get_reg_length(struct rte_eth_dev *dev __rte_unused)
5296 : : {
5297 : : int count = 0;
5298 : : int g_ind = 0;
5299 : : const struct reg_info *reg_group;
5300 : : const struct reg_info **reg_set = txgbe_regs_others;
5301 : :
5302 [ # # # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
5303 : 0 : count += txgbe_regs_group_count(reg_group);
5304 : :
5305 : : return count;
5306 : : }
5307 : :
5308 : : static int
5309 : 0 : txgbe_get_regs(struct rte_eth_dev *dev,
5310 : : struct rte_dev_reg_info *regs)
5311 : : {
5312 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5313 : 0 : uint32_t *data = regs->data;
5314 : : int g_ind = 0;
5315 : : int count = 0;
5316 : : const struct reg_info *reg_group;
5317 : : const struct reg_info **reg_set = txgbe_regs_others;
5318 : :
5319 [ # # ]: 0 : if (data == NULL) {
5320 : 0 : regs->length = txgbe_get_reg_length(dev);
5321 : 0 : regs->width = sizeof(uint32_t);
5322 : 0 : return 0;
5323 : : }
5324 : :
5325 : : /* Support only full register dump */
5326 [ # # ]: 0 : if (regs->length == 0 ||
5327 [ # # ]: 0 : regs->length == (uint32_t)txgbe_get_reg_length(dev)) {
5328 : 0 : regs->version = hw->mac.type << 24 |
5329 : 0 : hw->revision_id << 16 |
5330 : 0 : hw->device_id;
5331 [ # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
5332 : 0 : count += txgbe_read_regs_group(dev, &data[count],
5333 : : reg_group);
5334 : : return 0;
5335 : : }
5336 : :
5337 : : return -ENOTSUP;
5338 : : }
5339 : :
5340 : : static int
5341 : 0 : txgbe_get_eeprom_length(struct rte_eth_dev *dev)
5342 : : {
5343 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5344 : :
5345 : : /* Return unit is byte count */
5346 : 0 : return hw->rom.word_size * 2;
5347 : : }
5348 : :
5349 : : static int
5350 : 0 : txgbe_get_eeprom(struct rte_eth_dev *dev,
5351 : : struct rte_dev_eeprom_info *in_eeprom)
5352 : : {
5353 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5354 : : struct txgbe_rom_info *eeprom = &hw->rom;
5355 : 0 : uint16_t *data = in_eeprom->data;
5356 : : int first, length;
5357 : :
5358 : 0 : first = in_eeprom->offset >> 1;
5359 : 0 : length = in_eeprom->length >> 1;
5360 [ # # ]: 0 : if (first > hw->rom.word_size ||
5361 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
5362 : : return -EINVAL;
5363 : :
5364 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
5365 : :
5366 : 0 : return eeprom->readw_buffer(hw, first, length, data);
5367 : : }
5368 : :
5369 : : static int
5370 : 0 : txgbe_set_eeprom(struct rte_eth_dev *dev,
5371 : : struct rte_dev_eeprom_info *in_eeprom)
5372 : : {
5373 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5374 : : struct txgbe_rom_info *eeprom = &hw->rom;
5375 : 0 : uint16_t *data = in_eeprom->data;
5376 : : int first, length;
5377 : :
5378 : 0 : first = in_eeprom->offset >> 1;
5379 : 0 : length = in_eeprom->length >> 1;
5380 [ # # ]: 0 : if (first > hw->rom.word_size ||
5381 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
5382 : : return -EINVAL;
5383 : :
5384 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
5385 : :
5386 : 0 : return eeprom->writew_buffer(hw, first, length, data);
5387 : : }
5388 : :
5389 : : static int
5390 : 0 : txgbe_get_module_info(struct rte_eth_dev *dev,
5391 : : struct rte_eth_dev_module_info *modinfo)
5392 : : {
5393 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5394 : : uint32_t status;
5395 : : uint8_t sff8472_rev, addr_mode;
5396 : : uint8_t identifier;
5397 : : uint8_t sff8636_rev;
5398 : : bool page_swap = false;
5399 : : uint32_t value;
5400 : :
5401 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
5402 : : value = rd32(hw, TXGBE_GPIOEXT);
5403 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_PRST_LS) {
5404 : 0 : PMD_DRV_LOG(WARNING, "QSFP module not present, cannot get module info.");
5405 : 0 : return -EINVAL;
5406 : : }
5407 : : }
5408 : :
5409 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
5410 : : value = rd32(hw, TXGBE_GPIOEXT);
5411 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_ABS_LS) {
5412 : 0 : PMD_DRV_LOG(WARNING, "SFP module not present, cannot get module info.");
5413 : 0 : return -EINVAL;
5414 : : }
5415 : : }
5416 : :
5417 : 0 : status = hw->mac.acquire_swfw_sync(hw, TXGBE_MNGSEM_SWPHY);
5418 [ # # ]: 0 : if (status != 0)
5419 : : return -EBUSY;
5420 : :
5421 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
5422 : 0 : status = hw->phy.read_i2c_sff8636(hw, 0,
5423 : : TXGBE_SFF_IDENTIFIER,
5424 : : &identifier);
5425 : : } else {
5426 : 0 : status = hw->phy.read_i2c_eeprom(hw,
5427 : : TXGBE_SFF_IDENTIFIER,
5428 : : &identifier);
5429 : : }
5430 : :
5431 [ # # ]: 0 : if (status != 0)
5432 : 0 : goto ERROR_IO;
5433 : :
5434 [ # # # ]: 0 : switch (identifier) {
5435 : 0 : case TXGBE_SFF_IDENTIFIER_SFP:
5436 : : /* Check whether we support SFF-8472 or not */
5437 : 0 : status = hw->phy.read_i2c_eeprom(hw,
5438 : : TXGBE_SFF_SFF_8472_COMP,
5439 : : &sff8472_rev);
5440 [ # # ]: 0 : if (status != 0)
5441 : 0 : goto ERROR_IO;
5442 : :
5443 : : /* addressing mode is not supported */
5444 : 0 : status = hw->phy.read_i2c_eeprom(hw,
5445 : : TXGBE_SFF_SFF_8472_SWAP,
5446 : : &addr_mode);
5447 [ # # ]: 0 : if (status != 0)
5448 : 0 : goto ERROR_IO;
5449 : :
5450 [ # # ]: 0 : if (addr_mode & TXGBE_SFF_ADDRESSING_MODE) {
5451 : 0 : PMD_DRV_LOG(ERR,
5452 : : "Address change required to access page 0xA2, "
5453 : : "but not supported. Please report the module "
5454 : : "type to the driver maintainers.");
5455 : : page_swap = true;
5456 : : }
5457 : :
5458 [ # # # # ]: 0 : if (sff8472_rev == TXGBE_SFF_SFF_8472_UNSUP || page_swap ||
5459 [ # # ]: 0 : !(addr_mode & TXGBE_SFF_DDM_IMPLEMENTED)) {
5460 : : /* We have a SFP, but it does not support SFF-8472 */
5461 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8079;
5462 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8079_LEN;
5463 : : } else {
5464 : : /* We have a SFP which supports a revision of SFF-8472. */
5465 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8472;
5466 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8472_LEN;
5467 : : }
5468 : : break;
5469 : 0 : case TXGBE_SFF_IDENTIFIER_QSFP:
5470 : : case TXGBE_SFF_IDENTIFIER_QSFP_PLUS:
5471 : 0 : status = hw->phy.read_i2c_sff8636(hw, 0,
5472 : : TXGBE_SFF_SFF_REVISION_ADDR,
5473 : : &sff8636_rev);
5474 [ # # ]: 0 : if (status != 0)
5475 : 0 : goto ERROR_IO;
5476 : : /* Check revision compliance */
5477 [ # # ]: 0 : if (sff8636_rev > 0x02) {
5478 : : /* Module is SFF-8636 compliant */
5479 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8636;
5480 : 0 : modinfo->eeprom_len = TXGBE_MODULE_QSFP_MAX_LEN;
5481 : : } else {
5482 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8436;
5483 : 0 : modinfo->eeprom_len = TXGBE_MODULE_QSFP_MAX_LEN;
5484 : : }
5485 : : break;
5486 : 0 : default:
5487 : 0 : PMD_DRV_LOG(ERR, "SFF Module Type not recognized, identifier=0x%x", identifier);
5488 : 0 : hw->mac.release_swfw_sync(hw, TXGBE_MNGSEM_SWPHY);
5489 : 0 : return -EINVAL;
5490 : : }
5491 : :
5492 : 0 : hw->mac.release_swfw_sync(hw, TXGBE_MNGSEM_SWPHY);
5493 : 0 : return 0;
5494 : :
5495 : 0 : ERROR_IO:
5496 : 0 : PMD_DRV_LOG(ERR, "I2C IO ERROR.");
5497 : 0 : hw->mac.release_swfw_sync(hw, TXGBE_MNGSEM_SWPHY);
5498 : 0 : return -EIO;
5499 : : }
5500 : :
5501 : : static int
5502 : 0 : txgbe_get_module_eeprom(struct rte_eth_dev *dev,
5503 : : struct rte_dev_eeprom_info *info)
5504 : : {
5505 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5506 : : uint32_t status = TXGBE_ERR_PHY_ADDR_INVALID;
5507 : 0 : uint8_t databyte = 0xFF;
5508 : 0 : uint8_t *data = info->data;
5509 : : uint32_t i = 0;
5510 : : bool is_sfp = false;
5511 : : uint32_t value;
5512 : 0 : uint8_t identifier = 0;
5513 : : uint16_t offset;
5514 : : uint8_t page = 0;
5515 : : bool is_flat_mem = false;
5516 : :
5517 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
5518 : : value = rd32(hw, TXGBE_GPIOEXT);
5519 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_PRST_LS)
5520 : : return -EIO;
5521 : : }
5522 : :
5523 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
5524 : : value = rd32(hw, TXGBE_GPIOEXT);
5525 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_ABS_LS)
5526 : : return -EIO;
5527 : : }
5528 : :
5529 [ # # ]: 0 : if (info->length == 0)
5530 : : return -EINVAL;
5531 : :
5532 : 0 : status = hw->mac.acquire_swfw_sync(hw, TXGBE_MNGSEM_SWPHY);
5533 [ # # ]: 0 : if (status)
5534 : : return -EBUSY;
5535 : :
5536 : 0 : status = hw->phy.read_i2c_eeprom(hw,
5537 : : TXGBE_SFF_IDENTIFIER,
5538 : : &identifier);
5539 [ # # ]: 0 : if (status != 0)
5540 : 0 : goto ERROR_IO;
5541 : :
5542 [ # # ]: 0 : if (identifier == TXGBE_SFF_IDENTIFIER_SFP) {
5543 : : is_sfp = true;
5544 : : } else {
5545 : 0 : uint8_t rdata = 0;
5546 : :
5547 : 0 : status = hw->phy.read_i2c_sff8636(hw, 0,
5548 : : TXGBE_SFF_8636_STATUS_OFFSET,
5549 : : &rdata);
5550 [ # # ]: 0 : if (status != 0)
5551 : 0 : goto ERROR_IO;
5552 : :
5553 [ # # ]: 0 : if (rdata & 0x4)
5554 : : is_flat_mem = true;
5555 : : }
5556 : :
5557 : 0 : memset(data, 0, info->length);
5558 : :
5559 [ # # ]: 0 : for (i = info->offset; i < info->offset + info->length; i++) {
5560 : 0 : databyte = 0;
5561 : :
5562 [ # # ]: 0 : if (is_sfp) {
5563 [ # # ]: 0 : if (i < RTE_ETH_MODULE_SFF_8079_LEN)
5564 : 0 : status = hw->phy.read_i2c_eeprom(hw, i,
5565 : : &databyte);
5566 : : else
5567 : 0 : status = hw->phy.read_i2c_sff8472(hw, i,
5568 : : &databyte);
5569 : :
5570 [ # # ]: 0 : if (status != 0)
5571 : 0 : goto ERROR_IO;
5572 : : } else {
5573 : 0 : offset = i;
5574 : : page = 0;
5575 [ # # ]: 0 : while (offset >= RTE_ETH_MODULE_SFF_8436_LEN) {
5576 : 0 : offset -= RTE_ETH_MODULE_SFF_8436_LEN / 2;
5577 : 0 : page++;
5578 : : }
5579 [ # # ]: 0 : if (page == 0 || !is_flat_mem) {
5580 : 0 : status = hw->phy.read_i2c_sff8636(hw, page, offset,
5581 : : &databyte);
5582 [ # # ]: 0 : if (status != 0)
5583 : 0 : goto ERROR_IO;
5584 : : }
5585 : : }
5586 : 0 : data[i - info->offset] = databyte;
5587 : : }
5588 : :
5589 : 0 : hw->mac.release_swfw_sync(hw, TXGBE_MNGSEM_SWPHY);
5590 : 0 : return 0;
5591 : :
5592 : 0 : ERROR_IO:
5593 : 0 : PMD_DRV_LOG(ERR, "I2C IO ERROR.");
5594 : 0 : hw->mac.release_swfw_sync(hw, TXGBE_MNGSEM_SWPHY);
5595 : 0 : return -EIO;
5596 : : }
5597 : :
5598 : : bool
5599 : 0 : txgbe_rss_update(enum txgbe_mac_type mac_type)
5600 : : {
5601 [ # # ]: 0 : switch (mac_type) {
5602 : : case txgbe_mac_sp:
5603 : : case txgbe_mac_sp_vf:
5604 : : case txgbe_mac_aml:
5605 : : case txgbe_mac_aml40:
5606 : : case txgbe_mac_aml_vf:
5607 : : case txgbe_mac_aml40_vf:
5608 : : return 1;
5609 : 0 : default:
5610 : 0 : return 0;
5611 : : }
5612 : : }
5613 : :
5614 : : static int
5615 : 0 : txgbe_dev_get_dcb_info(struct rte_eth_dev *dev,
5616 : : struct rte_eth_dcb_info *dcb_info)
5617 : : {
5618 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
5619 : : struct txgbe_dcb_tc_config *tc;
5620 : : struct rte_eth_dcb_tc_queue_mapping *tc_queue;
5621 : : uint8_t nb_tcs;
5622 : : uint8_t i, j;
5623 : :
5624 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_DCB_FLAG)
5625 : 0 : dcb_info->nb_tcs = dcb_config->num_tcs.pg_tcs;
5626 : : else
5627 : 0 : dcb_info->nb_tcs = 1;
5628 : :
5629 : : tc_queue = &dcb_info->tc_queue;
5630 : 0 : nb_tcs = dcb_info->nb_tcs;
5631 : :
5632 [ # # ]: 0 : if (dcb_config->vt_mode) { /* vt is enabled */
5633 : : struct rte_eth_vmdq_dcb_conf *vmdq_rx_conf =
5634 : : &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
5635 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
5636 : 0 : dcb_info->prio_tc[i] = vmdq_rx_conf->dcb_tc[i];
5637 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active > 0) {
5638 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
5639 : 0 : tc_queue->tc_rxq[0][j].base = j;
5640 : 0 : tc_queue->tc_rxq[0][j].nb_queue = 1;
5641 : 0 : tc_queue->tc_txq[0][j].base = j;
5642 : 0 : tc_queue->tc_txq[0][j].nb_queue = 1;
5643 : : }
5644 : : } else {
5645 [ # # ]: 0 : for (i = 0; i < vmdq_rx_conf->nb_queue_pools; i++) {
5646 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
5647 : 0 : tc_queue->tc_rxq[i][j].base =
5648 : 0 : i * nb_tcs + j;
5649 : 0 : tc_queue->tc_rxq[i][j].nb_queue = 1;
5650 : 0 : tc_queue->tc_txq[i][j].base =
5651 : : i * nb_tcs + j;
5652 : 0 : tc_queue->tc_txq[i][j].nb_queue = 1;
5653 : : }
5654 : : }
5655 : : }
5656 : : } else { /* vt is disabled */
5657 : : struct rte_eth_dcb_rx_conf *rx_conf =
5658 : : &dev->data->dev_conf.rx_adv_conf.dcb_rx_conf;
5659 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
5660 : 0 : dcb_info->prio_tc[i] = rx_conf->dcb_tc[i];
5661 [ # # ]: 0 : if (dcb_info->nb_tcs == RTE_ETH_4_TCS) {
5662 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5663 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 32;
5664 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
5665 : : }
5666 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
5667 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 64;
5668 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 96;
5669 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 112;
5670 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 64;
5671 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
5672 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
5673 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
5674 [ # # ]: 0 : } else if (dcb_info->nb_tcs == RTE_ETH_8_TCS) {
5675 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5676 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 16;
5677 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
5678 : : }
5679 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
5680 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 32;
5681 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 64;
5682 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 80;
5683 : 0 : dcb_info->tc_queue.tc_txq[0][4].base = 96;
5684 : 0 : dcb_info->tc_queue.tc_txq[0][5].base = 104;
5685 : 0 : dcb_info->tc_queue.tc_txq[0][6].base = 112;
5686 : 0 : dcb_info->tc_queue.tc_txq[0][7].base = 120;
5687 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 32;
5688 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
5689 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
5690 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
5691 : 0 : dcb_info->tc_queue.tc_txq[0][4].nb_queue = 8;
5692 : 0 : dcb_info->tc_queue.tc_txq[0][5].nb_queue = 8;
5693 : 0 : dcb_info->tc_queue.tc_txq[0][6].nb_queue = 8;
5694 : 0 : dcb_info->tc_queue.tc_txq[0][7].nb_queue = 8;
5695 : : }
5696 : : }
5697 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5698 : 0 : tc = &dcb_config->tc_config[i];
5699 : 0 : dcb_info->tc_bws[i] = tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent;
5700 : : }
5701 : 0 : return 0;
5702 : : }
5703 : :
5704 : : /* Update e-tag ether type */
5705 : : static int
5706 : 0 : txgbe_update_e_tag_eth_type(struct txgbe_hw *hw,
5707 : : uint16_t ether_type)
5708 : : {
5709 : : uint32_t etag_etype;
5710 : :
5711 : : etag_etype = rd32(hw, TXGBE_EXTAG);
5712 : 0 : etag_etype &= ~TXGBE_EXTAG_ETAG_MASK;
5713 : 0 : etag_etype |= ether_type;
5714 : : wr32(hw, TXGBE_EXTAG, etag_etype);
5715 : : txgbe_flush(hw);
5716 : :
5717 : 0 : return 0;
5718 : : }
5719 : :
5720 : : /* Enable e-tag tunnel */
5721 : : static int
5722 : 0 : txgbe_e_tag_enable(struct txgbe_hw *hw)
5723 : : {
5724 : : uint32_t etag_etype;
5725 : :
5726 : : etag_etype = rd32(hw, TXGBE_PORTCTL);
5727 : 0 : etag_etype |= TXGBE_PORTCTL_ETAG;
5728 : : wr32(hw, TXGBE_PORTCTL, etag_etype);
5729 : : txgbe_flush(hw);
5730 : :
5731 : 0 : return 0;
5732 : : }
5733 : :
5734 : : static int
5735 : 0 : txgbe_e_tag_filter_del(struct rte_eth_dev *dev,
5736 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5737 : : {
5738 : : int ret = 0;
5739 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5740 : : uint32_t i, rar_entries;
5741 : : uint32_t rar_low, rar_high;
5742 : :
5743 : 0 : rar_entries = hw->mac.num_rar_entries;
5744 : :
5745 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
5746 : : wr32(hw, TXGBE_ETHADDRIDX, i);
5747 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
5748 : : rar_low = rd32(hw, TXGBE_ETHADDRL);
5749 [ # # ]: 0 : if ((rar_high & TXGBE_ETHADDRH_VLD) &&
5750 [ # # ]: 0 : (rar_high & TXGBE_ETHADDRH_ETAG) &&
5751 : 0 : (TXGBE_ETHADDRL_ETAG(rar_low) ==
5752 [ # # ]: 0 : l2_tunnel->tunnel_id)) {
5753 : : wr32(hw, TXGBE_ETHADDRL, 0);
5754 : : wr32(hw, TXGBE_ETHADDRH, 0);
5755 : :
5756 : 0 : txgbe_clear_vmdq(hw, i, BIT_MASK32);
5757 : :
5758 : 0 : return ret;
5759 : : }
5760 : : }
5761 : :
5762 : : return ret;
5763 : : }
5764 : :
5765 : : static int
5766 : 0 : txgbe_e_tag_filter_add(struct rte_eth_dev *dev,
5767 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5768 : : {
5769 : : int ret = 0;
5770 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5771 : : uint32_t i, rar_entries;
5772 : : uint32_t rar_low, rar_high;
5773 : :
5774 : : /* One entry for one tunnel. Try to remove potential existing entry. */
5775 : 0 : txgbe_e_tag_filter_del(dev, l2_tunnel);
5776 : :
5777 : 0 : rar_entries = hw->mac.num_rar_entries;
5778 : :
5779 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
5780 : : wr32(hw, TXGBE_ETHADDRIDX, i);
5781 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
5782 [ # # ]: 0 : if (rar_high & TXGBE_ETHADDRH_VLD) {
5783 : : continue;
5784 : : } else {
5785 : 0 : txgbe_set_vmdq(hw, i, l2_tunnel->pool);
5786 : : rar_high = TXGBE_ETHADDRH_VLD | TXGBE_ETHADDRH_ETAG;
5787 : 0 : rar_low = l2_tunnel->tunnel_id;
5788 : :
5789 : : wr32(hw, TXGBE_ETHADDRL, rar_low);
5790 : : wr32(hw, TXGBE_ETHADDRH, rar_high);
5791 : :
5792 : 0 : return ret;
5793 : : }
5794 : : }
5795 : :
5796 : 0 : PMD_INIT_LOG(NOTICE, "The table of E-tag forwarding rule is full."
5797 : : " Please remove a rule before adding a new one.");
5798 : 0 : return -EINVAL;
5799 : : }
5800 : :
5801 : : static inline struct txgbe_l2_tn_filter *
5802 : : txgbe_l2_tn_filter_lookup(struct txgbe_l2_tn_info *l2_tn_info,
5803 : : struct txgbe_l2_tn_key *key)
5804 : : {
5805 : : int ret;
5806 : :
5807 : 0 : ret = rte_hash_lookup(l2_tn_info->hash_handle, (const void *)key);
5808 [ # # ]: 0 : if (ret < 0)
5809 : : return NULL;
5810 : :
5811 : 0 : return l2_tn_info->hash_map[ret];
5812 : : }
5813 : :
5814 : : static inline int
5815 : 0 : txgbe_insert_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5816 : : struct txgbe_l2_tn_filter *l2_tn_filter)
5817 : : {
5818 : : int ret;
5819 : :
5820 : 0 : ret = rte_hash_add_key(l2_tn_info->hash_handle,
5821 : 0 : &l2_tn_filter->key);
5822 : :
5823 [ # # ]: 0 : if (ret < 0) {
5824 : 0 : PMD_DRV_LOG(ERR,
5825 : : "Failed to insert L2 tunnel filter"
5826 : : " to hash table %d!",
5827 : : ret);
5828 : 0 : return ret;
5829 : : }
5830 : :
5831 : 0 : l2_tn_info->hash_map[ret] = l2_tn_filter;
5832 : :
5833 : 0 : TAILQ_INSERT_TAIL(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5834 : :
5835 : 0 : return 0;
5836 : : }
5837 : :
5838 : : static inline int
5839 : 0 : txgbe_remove_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5840 : : struct txgbe_l2_tn_key *key)
5841 : : {
5842 : : int ret;
5843 : : struct txgbe_l2_tn_filter *l2_tn_filter;
5844 : :
5845 : 0 : ret = rte_hash_del_key(l2_tn_info->hash_handle, key);
5846 : :
5847 [ # # ]: 0 : if (ret < 0) {
5848 : 0 : PMD_DRV_LOG(ERR,
5849 : : "No such L2 tunnel filter to delete %d!",
5850 : : ret);
5851 : 0 : return ret;
5852 : : }
5853 : :
5854 : 0 : l2_tn_filter = l2_tn_info->hash_map[ret];
5855 : 0 : l2_tn_info->hash_map[ret] = NULL;
5856 : :
5857 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5858 : 0 : rte_free(l2_tn_filter);
5859 : :
5860 : 0 : return 0;
5861 : : }
5862 : :
5863 : : /* Add l2 tunnel filter */
5864 : : int
5865 : 0 : txgbe_dev_l2_tunnel_filter_add(struct rte_eth_dev *dev,
5866 : : struct txgbe_l2_tunnel_conf *l2_tunnel,
5867 : : bool restore)
5868 : : {
5869 : : int ret;
5870 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5871 : : struct txgbe_l2_tn_key key;
5872 : : struct txgbe_l2_tn_filter *node;
5873 : :
5874 [ # # ]: 0 : if (!restore) {
5875 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5876 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5877 : :
5878 : : node = txgbe_l2_tn_filter_lookup(l2_tn_info, &key);
5879 : :
5880 [ # # ]: 0 : if (node) {
5881 : 0 : PMD_DRV_LOG(ERR,
5882 : : "The L2 tunnel filter already exists!");
5883 : 0 : return -EINVAL;
5884 : : }
5885 : :
5886 : 0 : node = rte_zmalloc("txgbe_l2_tn",
5887 : : sizeof(struct txgbe_l2_tn_filter),
5888 : : 0);
5889 [ # # ]: 0 : if (!node)
5890 : : return -ENOMEM;
5891 : :
5892 : : rte_memcpy(&node->key,
5893 : : &key,
5894 : : sizeof(struct txgbe_l2_tn_key));
5895 : 0 : node->pool = l2_tunnel->pool;
5896 : 0 : ret = txgbe_insert_l2_tn_filter(l2_tn_info, node);
5897 [ # # ]: 0 : if (ret < 0) {
5898 : 0 : rte_free(node);
5899 : 0 : return ret;
5900 : : }
5901 : : }
5902 : :
5903 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5904 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5905 : 0 : ret = txgbe_e_tag_filter_add(dev, l2_tunnel);
5906 : 0 : break;
5907 : 0 : default:
5908 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5909 : : ret = -EINVAL;
5910 : 0 : break;
5911 : : }
5912 : :
5913 [ # # ]: 0 : if (!restore && ret < 0)
5914 : 0 : (void)txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5915 : :
5916 : : return ret;
5917 : : }
5918 : :
5919 : : /* Delete l2 tunnel filter */
5920 : : int
5921 : 0 : txgbe_dev_l2_tunnel_filter_del(struct rte_eth_dev *dev,
5922 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5923 : : {
5924 : : int ret;
5925 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5926 : : struct txgbe_l2_tn_key key;
5927 : :
5928 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5929 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5930 : 0 : ret = txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5931 [ # # ]: 0 : if (ret < 0)
5932 : : return ret;
5933 : :
5934 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5935 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5936 : 0 : ret = txgbe_e_tag_filter_del(dev, l2_tunnel);
5937 : 0 : break;
5938 : 0 : default:
5939 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5940 : : ret = -EINVAL;
5941 : 0 : break;
5942 : : }
5943 : :
5944 : : return ret;
5945 : : }
5946 : :
5947 : : static int
5948 : : txgbe_e_tag_forwarding_en_dis(struct rte_eth_dev *dev, bool en)
5949 : : {
5950 : : int ret = 0;
5951 : : uint32_t ctrl;
5952 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5953 : :
5954 : : ctrl = rd32(hw, TXGBE_POOLCTL);
5955 : 0 : ctrl &= ~TXGBE_POOLCTL_MODE_MASK;
5956 : : if (en)
5957 : 0 : ctrl |= TXGBE_PSRPOOL_MODE_ETAG;
5958 : : wr32(hw, TXGBE_POOLCTL, ctrl);
5959 : :
5960 : 0 : return ret;
5961 : : }
5962 : :
5963 : : /* Add UDP tunneling port */
5964 : : static int
5965 : 0 : txgbe_dev_udp_tunnel_port_add(struct rte_eth_dev *dev,
5966 : : struct rte_eth_udp_tunnel *udp_tunnel)
5967 : : {
5968 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5969 : : int ret = 0;
5970 : :
5971 [ # # ]: 0 : if (udp_tunnel == NULL)
5972 : : return -EINVAL;
5973 : :
5974 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
5975 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN:
5976 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5977 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
5978 : : ret = -EINVAL;
5979 : 0 : break;
5980 : : }
5981 : 0 : wr32(hw, TXGBE_VXLANPORT, udp_tunnel->udp_port);
5982 : : break;
5983 : 0 : case RTE_ETH_TUNNEL_TYPE_GENEVE:
5984 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5985 : 0 : PMD_DRV_LOG(ERR, "Add Geneve port 0 is not allowed.");
5986 : : ret = -EINVAL;
5987 : 0 : break;
5988 : : }
5989 : 0 : wr32(hw, TXGBE_GENEVEPORT, udp_tunnel->udp_port);
5990 : : break;
5991 : 0 : case RTE_ETH_TUNNEL_TYPE_TEREDO:
5992 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5993 : 0 : PMD_DRV_LOG(ERR, "Add Teredo port 0 is not allowed.");
5994 : : ret = -EINVAL;
5995 : 0 : break;
5996 : : }
5997 : 0 : wr32(hw, TXGBE_TEREDOPORT, udp_tunnel->udp_port);
5998 : : break;
5999 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
6000 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
6001 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
6002 : : ret = -EINVAL;
6003 : 0 : break;
6004 : : }
6005 : 0 : wr32(hw, TXGBE_VXLANPORTGPE, udp_tunnel->udp_port);
6006 : : break;
6007 : 0 : default:
6008 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
6009 : : ret = -EINVAL;
6010 : 0 : break;
6011 : : }
6012 : :
6013 : : txgbe_flush(hw);
6014 : :
6015 : : return ret;
6016 : : }
6017 : :
6018 : : /* Remove UDP tunneling port */
6019 : : static int
6020 : 0 : txgbe_dev_udp_tunnel_port_del(struct rte_eth_dev *dev,
6021 : : struct rte_eth_udp_tunnel *udp_tunnel)
6022 : : {
6023 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6024 : : int ret = 0;
6025 : : uint16_t cur_port;
6026 : :
6027 [ # # ]: 0 : if (udp_tunnel == NULL)
6028 : : return -EINVAL;
6029 : :
6030 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
6031 : : case RTE_ETH_TUNNEL_TYPE_VXLAN:
6032 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORT);
6033 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
6034 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
6035 : : udp_tunnel->udp_port);
6036 : : ret = -EINVAL;
6037 : 0 : break;
6038 : : }
6039 : : wr32(hw, TXGBE_VXLANPORT, 0);
6040 : : break;
6041 : : case RTE_ETH_TUNNEL_TYPE_GENEVE:
6042 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_GENEVEPORT);
6043 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
6044 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
6045 : : udp_tunnel->udp_port);
6046 : : ret = -EINVAL;
6047 : 0 : break;
6048 : : }
6049 : : wr32(hw, TXGBE_GENEVEPORT, 0);
6050 : : break;
6051 : : case RTE_ETH_TUNNEL_TYPE_TEREDO:
6052 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_TEREDOPORT);
6053 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
6054 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
6055 : : udp_tunnel->udp_port);
6056 : : ret = -EINVAL;
6057 : 0 : break;
6058 : : }
6059 : : wr32(hw, TXGBE_TEREDOPORT, 0);
6060 : : break;
6061 : : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
6062 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORTGPE);
6063 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
6064 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
6065 : : udp_tunnel->udp_port);
6066 : : ret = -EINVAL;
6067 : 0 : break;
6068 : : }
6069 : : wr32(hw, TXGBE_VXLANPORTGPE, 0);
6070 : : break;
6071 : 0 : default:
6072 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
6073 : : ret = -EINVAL;
6074 : 0 : break;
6075 : : }
6076 : :
6077 : : txgbe_flush(hw);
6078 : :
6079 : : return ret;
6080 : : }
6081 : :
6082 : : /* restore n-tuple filter */
6083 : : static inline void
6084 : : txgbe_ntuple_filter_restore(struct rte_eth_dev *dev)
6085 : : {
6086 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
6087 : : struct txgbe_5tuple_filter *node;
6088 : :
6089 [ # # ]: 0 : TAILQ_FOREACH(node, &filter_info->fivetuple_list, entries) {
6090 : 0 : txgbe_inject_5tuple_filter(dev, node);
6091 : : }
6092 : : }
6093 : :
6094 : : /* restore ethernet type filter */
6095 : : static inline void
6096 : 0 : txgbe_ethertype_filter_restore(struct rte_eth_dev *dev)
6097 : : {
6098 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6099 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
6100 : : int i;
6101 : :
6102 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
6103 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i)) {
6104 : 0 : wr32(hw, TXGBE_ETFLT(i),
6105 : : filter_info->ethertype_filters[i].etqf);
6106 : 0 : wr32(hw, TXGBE_ETCLS(i),
6107 : : filter_info->ethertype_filters[i].etqs);
6108 : : txgbe_flush(hw);
6109 : : }
6110 : : }
6111 : 0 : }
6112 : :
6113 : : /* restore SYN filter */
6114 : : static inline void
6115 : 0 : txgbe_syn_filter_restore(struct rte_eth_dev *dev)
6116 : : {
6117 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6118 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
6119 : : uint32_t synqf;
6120 : :
6121 : 0 : synqf = filter_info->syn_info;
6122 : :
6123 [ # # ]: 0 : if (synqf & TXGBE_SYNCLS_ENA) {
6124 : : wr32(hw, TXGBE_SYNCLS, synqf);
6125 : : txgbe_flush(hw);
6126 : : }
6127 : 0 : }
6128 : :
6129 : : /* restore L2 tunnel filter */
6130 : : static inline void
6131 : 0 : txgbe_l2_tn_filter_restore(struct rte_eth_dev *dev)
6132 : : {
6133 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
6134 : : struct txgbe_l2_tn_filter *node;
6135 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
6136 : :
6137 [ # # ]: 0 : TAILQ_FOREACH(node, &l2_tn_info->l2_tn_list, entries) {
6138 : 0 : l2_tn_conf.l2_tunnel_type = node->key.l2_tn_type;
6139 : 0 : l2_tn_conf.tunnel_id = node->key.tn_id;
6140 : 0 : l2_tn_conf.pool = node->pool;
6141 : 0 : (void)txgbe_dev_l2_tunnel_filter_add(dev, &l2_tn_conf, TRUE);
6142 : : }
6143 : 0 : }
6144 : :
6145 : : /* restore rss filter */
6146 : : static inline void
6147 : : txgbe_rss_filter_restore(struct rte_eth_dev *dev)
6148 : : {
6149 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
6150 : :
6151 [ # # ]: 0 : if (filter_info->rss_info.conf.queue_num)
6152 : 0 : txgbe_config_rss_filter(dev,
6153 : : &filter_info->rss_info, TRUE);
6154 : : }
6155 : :
6156 : : static int
6157 : 0 : txgbe_filter_restore(struct rte_eth_dev *dev)
6158 : : {
6159 : : txgbe_ntuple_filter_restore(dev);
6160 : 0 : txgbe_ethertype_filter_restore(dev);
6161 : 0 : txgbe_syn_filter_restore(dev);
6162 : 0 : txgbe_fdir_filter_restore(dev);
6163 : 0 : txgbe_l2_tn_filter_restore(dev);
6164 : : txgbe_rss_filter_restore(dev);
6165 : :
6166 : 0 : return 0;
6167 : : }
6168 : :
6169 : : static void
6170 : 0 : txgbe_l2_tunnel_conf(struct rte_eth_dev *dev)
6171 : : {
6172 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
6173 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6174 : :
6175 [ # # ]: 0 : if (l2_tn_info->e_tag_en)
6176 : 0 : (void)txgbe_e_tag_enable(hw);
6177 : :
6178 [ # # ]: 0 : if (l2_tn_info->e_tag_fwd_en)
6179 : : (void)txgbe_e_tag_forwarding_en_dis(dev, 1);
6180 : :
6181 : 0 : (void)txgbe_update_e_tag_eth_type(hw, l2_tn_info->e_tag_ether_type);
6182 : 0 : }
6183 : :
6184 : : /* remove all the n-tuple filters */
6185 : : void
6186 : 0 : txgbe_clear_all_ntuple_filter(struct rte_eth_dev *dev)
6187 : : {
6188 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
6189 : : struct txgbe_5tuple_filter *p_5tuple;
6190 : :
6191 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list)))
6192 : 0 : txgbe_remove_5tuple_filter(dev, p_5tuple);
6193 : 0 : }
6194 : :
6195 : : /* remove all the ether type filters */
6196 : : void
6197 : 0 : txgbe_clear_all_ethertype_filter(struct rte_eth_dev *dev)
6198 : : {
6199 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6200 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
6201 : : int i;
6202 : :
6203 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
6204 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i) &&
6205 [ # # ]: 0 : !filter_info->ethertype_filters[i].conf) {
6206 : : (void)txgbe_ethertype_filter_remove(filter_info,
6207 : : (uint8_t)i);
6208 : 0 : wr32(hw, TXGBE_ETFLT(i), 0);
6209 : 0 : wr32(hw, TXGBE_ETCLS(i), 0);
6210 : : txgbe_flush(hw);
6211 : : }
6212 : : }
6213 : 0 : }
6214 : :
6215 : : /* remove the SYN filter */
6216 : : void
6217 : 0 : txgbe_clear_syn_filter(struct rte_eth_dev *dev)
6218 : : {
6219 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6220 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
6221 : :
6222 [ # # ]: 0 : if (filter_info->syn_info & TXGBE_SYNCLS_ENA) {
6223 : 0 : filter_info->syn_info = 0;
6224 : :
6225 : : wr32(hw, TXGBE_SYNCLS, 0);
6226 : : txgbe_flush(hw);
6227 : : }
6228 : 0 : }
6229 : :
6230 : : /* remove all the L2 tunnel filters */
6231 : : int
6232 : 0 : txgbe_clear_all_l2_tn_filter(struct rte_eth_dev *dev)
6233 : : {
6234 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
6235 : : struct txgbe_l2_tn_filter *l2_tn_filter;
6236 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
6237 : : int ret = 0;
6238 : :
6239 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
6240 : 0 : l2_tn_conf.l2_tunnel_type = l2_tn_filter->key.l2_tn_type;
6241 : 0 : l2_tn_conf.tunnel_id = l2_tn_filter->key.tn_id;
6242 : 0 : l2_tn_conf.pool = l2_tn_filter->pool;
6243 : 0 : ret = txgbe_dev_l2_tunnel_filter_del(dev, &l2_tn_conf);
6244 [ # # ]: 0 : if (ret < 0)
6245 : 0 : return ret;
6246 : : }
6247 : :
6248 : : return 0;
6249 : : }
6250 : :
6251 : : static int txgbe_fec_get_capa_speed_to_fec(struct rte_eth_fec_capa *speed_fec_capa)
6252 : : {
6253 : : int num = 2;
6254 : :
6255 : : if (speed_fec_capa) {
6256 : 0 : speed_fec_capa[0].speed = RTE_ETH_SPEED_NUM_10G;
6257 : 0 : speed_fec_capa[0].capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
6258 : 0 : speed_fec_capa[1].speed = RTE_ETH_SPEED_NUM_25G;
6259 : 0 : speed_fec_capa[1].capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC) |
6260 : : RTE_ETH_FEC_MODE_CAPA_MASK(AUTO) |
6261 : : RTE_ETH_FEC_MODE_CAPA_MASK(BASER) |
6262 : : RTE_ETH_FEC_MODE_CAPA_MASK(RS);
6263 : : }
6264 : :
6265 : : return num;
6266 : : }
6267 : :
6268 : 0 : static int txgbe_fec_get_capability(struct rte_eth_dev *dev,
6269 : : struct rte_eth_fec_capa *speed_fec_capa,
6270 : : unsigned int num)
6271 : : {
6272 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6273 : : u8 num_entries;
6274 : :
6275 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_aml)
6276 : : return -EOPNOTSUPP;
6277 : :
6278 : : num_entries = txgbe_fec_get_capa_speed_to_fec(NULL);
6279 [ # # # # ]: 0 : if (!speed_fec_capa || num < num_entries)
6280 : : return num_entries;
6281 : :
6282 : 0 : return txgbe_fec_get_capa_speed_to_fec(speed_fec_capa);
6283 : : }
6284 : :
6285 : 0 : static int txgbe_fec_get(struct rte_eth_dev *dev, uint32_t *fec_capa)
6286 : : {
6287 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6288 : 0 : u32 speed = 0;
6289 : 0 : bool negotiate = false;
6290 : : u32 curr_fec_mode;
6291 : :
6292 : 0 : hw->mac.get_link_capabilities(hw, &speed, &negotiate);
6293 : :
6294 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_aml ||
6295 [ # # ]: 0 : !(speed & TXGBE_LINK_SPEED_25GB_FULL))
6296 : : return -EOPNOTSUPP;
6297 : :
6298 [ # # ]: 0 : if (hw->fec_mode == TXGBE_PHY_FEC_AUTO)
6299 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(AUTO);
6300 [ # # ]: 0 : else if (hw->fec_mode == TXGBE_PHY_FEC_RS)
6301 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(RS);
6302 [ # # ]: 0 : else if (hw->fec_mode == TXGBE_PHY_FEC_BASER)
6303 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
6304 : : else
6305 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
6306 : :
6307 : 0 : *fec_capa = curr_fec_mode;
6308 : 0 : return 0;
6309 : : }
6310 : :
6311 : 0 : static int txgbe_fec_set(struct rte_eth_dev *dev, u32 fec_capa)
6312 : : {
6313 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
6314 : 0 : u32 orig_fec_mode = hw->fec_mode;
6315 : 0 : bool negotiate = false;
6316 : 0 : u32 speed = 0;
6317 : :
6318 : 0 : hw->mac.get_link_capabilities(hw, &speed, &negotiate);
6319 : :
6320 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_aml ||
6321 [ # # ]: 0 : !(speed & TXGBE_LINK_SPEED_25GB_FULL))
6322 : : return -EOPNOTSUPP;
6323 : :
6324 [ # # ]: 0 : if (!fec_capa)
6325 : : return -EINVAL;
6326 : :
6327 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(AUTO))
6328 : 0 : hw->fec_mode = TXGBE_PHY_FEC_AUTO;
6329 : :
6330 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC))
6331 : 0 : hw->fec_mode = TXGBE_PHY_FEC_OFF;
6332 : :
6333 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(BASER))
6334 : 0 : hw->fec_mode = TXGBE_PHY_FEC_BASER;
6335 : :
6336 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(RS))
6337 : 0 : hw->fec_mode = TXGBE_PHY_FEC_RS;
6338 : :
6339 [ # # ]: 0 : if (hw->fec_mode != orig_fec_mode) {
6340 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
6341 : : txgbe_dev_link_update(dev, 0);
6342 : : }
6343 : :
6344 : : return 0;
6345 : : }
6346 : :
6347 : : static const struct eth_dev_ops txgbe_eth_dev_ops = {
6348 : : .dev_configure = txgbe_dev_configure,
6349 : : .dev_infos_get = txgbe_dev_info_get,
6350 : : .dev_start = txgbe_dev_start,
6351 : : .dev_stop = txgbe_dev_stop,
6352 : : .dev_set_link_up = txgbe_dev_set_link_up,
6353 : : .dev_set_link_down = txgbe_dev_set_link_down,
6354 : : .dev_close = txgbe_dev_close,
6355 : : .dev_reset = txgbe_dev_reset,
6356 : : .promiscuous_enable = txgbe_dev_promiscuous_enable,
6357 : : .promiscuous_disable = txgbe_dev_promiscuous_disable,
6358 : : .allmulticast_enable = txgbe_dev_allmulticast_enable,
6359 : : .allmulticast_disable = txgbe_dev_allmulticast_disable,
6360 : : .link_update = txgbe_dev_link_update,
6361 : : .stats_get = txgbe_dev_stats_get,
6362 : : .xstats_get = txgbe_dev_xstats_get,
6363 : : .xstats_get_by_id = txgbe_dev_xstats_get_by_id,
6364 : : .stats_reset = txgbe_dev_stats_reset,
6365 : : .xstats_reset = txgbe_dev_xstats_reset,
6366 : : .xstats_get_names = txgbe_dev_xstats_get_names,
6367 : : .xstats_get_names_by_id = txgbe_dev_xstats_get_names_by_id,
6368 : : .queue_stats_mapping_set = txgbe_dev_queue_stats_mapping_set,
6369 : : .fw_version_get = txgbe_fw_version_get,
6370 : : .dev_supported_ptypes_get = txgbe_dev_supported_ptypes_get,
6371 : : .mtu_set = txgbe_dev_mtu_set,
6372 : : .vlan_filter_set = txgbe_vlan_filter_set,
6373 : : .vlan_tpid_set = txgbe_vlan_tpid_set,
6374 : : .vlan_offload_set = txgbe_vlan_offload_set,
6375 : : .vlan_strip_queue_set = txgbe_vlan_strip_queue_set,
6376 : : .rx_queue_start = txgbe_dev_rx_queue_start,
6377 : : .rx_queue_stop = txgbe_dev_rx_queue_stop,
6378 : : .tx_queue_start = txgbe_dev_tx_queue_start,
6379 : : .tx_queue_stop = txgbe_dev_tx_queue_stop,
6380 : : .rx_queue_setup = txgbe_dev_rx_queue_setup,
6381 : : .rx_queue_intr_enable = txgbe_dev_rx_queue_intr_enable,
6382 : : .rx_queue_intr_disable = txgbe_dev_rx_queue_intr_disable,
6383 : : .rx_queue_release = txgbe_dev_rx_queue_release,
6384 : : .tx_queue_setup = txgbe_dev_tx_queue_setup,
6385 : : .tx_queue_release = txgbe_dev_tx_queue_release,
6386 : : .dev_led_on = txgbe_dev_led_on,
6387 : : .dev_led_off = txgbe_dev_led_off,
6388 : : .flow_ctrl_get = txgbe_flow_ctrl_get,
6389 : : .flow_ctrl_set = txgbe_flow_ctrl_set,
6390 : : .priority_flow_ctrl_set = txgbe_priority_flow_ctrl_set,
6391 : : .mac_addr_add = txgbe_add_rar,
6392 : : .mac_addr_remove = txgbe_remove_rar,
6393 : : .mac_addr_set = txgbe_set_default_mac_addr,
6394 : : .uc_hash_table_set = txgbe_uc_hash_table_set,
6395 : : .uc_all_hash_table_set = txgbe_uc_all_hash_table_set,
6396 : : .set_queue_rate_limit = txgbe_set_queue_rate_limit,
6397 : : .reta_update = txgbe_dev_rss_reta_update,
6398 : : .reta_query = txgbe_dev_rss_reta_query,
6399 : : .rss_hash_update = txgbe_dev_rss_hash_update,
6400 : : .rss_hash_conf_get = txgbe_dev_rss_hash_conf_get,
6401 : : .flow_ops_get = txgbe_dev_flow_ops_get,
6402 : : .set_mc_addr_list = txgbe_dev_set_mc_addr_list,
6403 : : .rxq_info_get = txgbe_rxq_info_get,
6404 : : .txq_info_get = txgbe_txq_info_get,
6405 : : .timesync_enable = txgbe_timesync_enable,
6406 : : .timesync_disable = txgbe_timesync_disable,
6407 : : .timesync_read_rx_timestamp = txgbe_timesync_read_rx_timestamp,
6408 : : .timesync_read_tx_timestamp = txgbe_timesync_read_tx_timestamp,
6409 : : .get_reg = txgbe_get_regs,
6410 : : .get_eeprom_length = txgbe_get_eeprom_length,
6411 : : .get_eeprom = txgbe_get_eeprom,
6412 : : .set_eeprom = txgbe_set_eeprom,
6413 : : .get_module_info = txgbe_get_module_info,
6414 : : .get_module_eeprom = txgbe_get_module_eeprom,
6415 : : .get_dcb_info = txgbe_dev_get_dcb_info,
6416 : : .timesync_adjust_time = txgbe_timesync_adjust_time,
6417 : : .timesync_read_time = txgbe_timesync_read_time,
6418 : : .timesync_write_time = txgbe_timesync_write_time,
6419 : : .udp_tunnel_port_add = txgbe_dev_udp_tunnel_port_add,
6420 : : .udp_tunnel_port_del = txgbe_dev_udp_tunnel_port_del,
6421 : : .tm_ops_get = txgbe_tm_ops_get,
6422 : : .tx_done_cleanup = txgbe_dev_tx_done_cleanup,
6423 : : .fec_get_capability = txgbe_fec_get_capability,
6424 : : .fec_get = txgbe_fec_get,
6425 : : .fec_set = txgbe_fec_set,
6426 : : };
6427 : :
6428 : 303 : RTE_PMD_REGISTER_PCI(net_txgbe, rte_txgbe_pmd);
6429 : : RTE_PMD_REGISTER_PCI_TABLE(net_txgbe, pci_id_txgbe_map);
6430 : : RTE_PMD_REGISTER_KMOD_DEP(net_txgbe, "* igb_uio | uio_pci_generic | vfio-pci");
6431 : : RTE_PMD_REGISTER_PARAM_STRING(net_txgbe,
6432 : : TXGBE_DEVARG_BP_AUTO "=<0|1>"
6433 : : TXGBE_DEVARG_KR_POLL "=<0|1>"
6434 : : TXGBE_DEVARG_KR_PRESENT "=<0|1>"
6435 : : TXGBE_DEVARG_KX_SGMII "=<0|1>"
6436 : : TXGBE_DEVARG_FFE_SET "=<0-4>"
6437 : : TXGBE_DEVARG_FFE_MAIN "=<uint16>"
6438 : : TXGBE_DEVARG_FFE_PRE "=<uint16>"
6439 : : TXGBE_DEVARG_FFE_POST "=<uint16>"
6440 : : TXGBE_DEVARG_FDIR_PBALLOC "=<0|1|2>"
6441 : : TXGBE_DEVARG_FDIR_DROP_QUEUE "=<uint8>"
6442 : : TXGBE_DEVARG_TX_HEAD_WB "=<0|1>"
6443 : : TXGBE_DEVARG_TX_HEAD_WB_SIZE "=<1|16>"
6444 : : TXGBE_DEVARG_RX_DESC_MERGE "=<0|1>");
6445 : :
6446 [ - + ]: 303 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_init, init, NOTICE);
6447 [ - + ]: 303 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_driver, driver, NOTICE);
6448 [ - + ]: 303 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_bp, bp, NOTICE);
6449 : :
6450 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_RX
6451 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_rx, rx, DEBUG);
6452 : : #endif
6453 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX
6454 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx, tx, DEBUG);
6455 : : #endif
6456 : :
6457 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX_FREE
6458 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx_free, tx_free, DEBUG);
6459 : : #endif
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