Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2018 Intel Corporation
3 : : */
4 : :
5 : : #include <rte_string_fns.h>
6 : : #include <rte_alarm.h>
7 : : #include <ethdev_pci.h>
8 : :
9 : : #include <ctype.h>
10 : : #include <fcntl.h>
11 : : #include <stdio.h>
12 : : #include <sys/types.h>
13 : : #include <sys/stat.h>
14 : : #include <unistd.h>
15 : : #include <math.h>
16 : :
17 : : #include <rte_tailq.h>
18 : : #include <rte_os_shim.h>
19 : :
20 : : #include "eal_firmware.h"
21 : :
22 : : #include "base/ice_sched.h"
23 : : #include "base/ice_flow.h"
24 : : #include "base/ice_dcb.h"
25 : : #include "base/ice_common.h"
26 : : #include "base/ice_ptp_hw.h"
27 : :
28 : : #include "ice_ethdev.h"
29 : : #include "ice_rxtx.h"
30 : : #include "ice_generic_flow.h"
31 : :
32 : : /* devargs */
33 : : #define ICE_SAFE_MODE_SUPPORT_ARG "safe-mode-support"
34 : : #define ICE_DEFAULT_MAC_DISABLE "default-mac-disable"
35 : : #define ICE_PROTO_XTR_ARG "proto_xtr"
36 : : #define ICE_FIELD_OFFS_ARG "field_offs"
37 : : #define ICE_FIELD_NAME_ARG "field_name"
38 : : #define ICE_HW_DEBUG_MASK_ARG "hw_debug_mask"
39 : : #define ICE_ONE_PPS_OUT_ARG "pps_out"
40 : : #define ICE_RX_LOW_LATENCY_ARG "rx_low_latency"
41 : : #define ICE_MBUF_CHECK_ARG "mbuf_check"
42 : : #define ICE_DDP_FILENAME_ARG "ddp_pkg_file"
43 : : #define ICE_DDP_LOAD_SCHED_ARG "ddp_load_sched_topo"
44 : : #define ICE_TM_LEVELS_ARG "tm_sched_levels"
45 : : #define ICE_RL_BURST_SIZE_ARG "rl_burst_size"
46 : : #define ICE_SOURCE_PRUNE_ARG "source-prune"
47 : : #define ICE_LINK_STATE_ON_CLOSE "link_state_on_close"
48 : :
49 : : #define ICE_CYCLECOUNTER_MASK 0xffffffffffffffffULL
50 : :
51 : : static const char * const ice_valid_args[] = {
52 : : ICE_SAFE_MODE_SUPPORT_ARG,
53 : : ICE_PROTO_XTR_ARG,
54 : : ICE_FIELD_OFFS_ARG,
55 : : ICE_FIELD_NAME_ARG,
56 : : ICE_HW_DEBUG_MASK_ARG,
57 : : ICE_ONE_PPS_OUT_ARG,
58 : : ICE_RX_LOW_LATENCY_ARG,
59 : : ICE_DEFAULT_MAC_DISABLE,
60 : : ICE_MBUF_CHECK_ARG,
61 : : ICE_DDP_FILENAME_ARG,
62 : : ICE_DDP_LOAD_SCHED_ARG,
63 : : ICE_TM_LEVELS_ARG,
64 : : ICE_RL_BURST_SIZE_ARG,
65 : : ICE_SOURCE_PRUNE_ARG,
66 : : ICE_LINK_STATE_ON_CLOSE,
67 : : NULL
68 : : };
69 : :
70 : : #define PPS_OUT_DELAY_NS 1
71 : :
72 : : /* Maximum number of VSI */
73 : : #define ICE_MAX_NUM_VSIS (768UL)
74 : :
75 : : struct proto_xtr_ol_flag {
76 : : const struct rte_mbuf_dynflag param;
77 : : bool required;
78 : : };
79 : :
80 : : static bool ice_proto_xtr_hw_support[PROTO_XTR_MAX];
81 : :
82 : : static struct proto_xtr_ol_flag ice_proto_xtr_ol_flag_params[] = {
83 : : [PROTO_XTR_VLAN] = {
84 : : .param = { .name = "intel_pmd_dynflag_proto_xtr_vlan" }},
85 : : [PROTO_XTR_IPV4] = {
86 : : .param = { .name = "intel_pmd_dynflag_proto_xtr_ipv4" }},
87 : : [PROTO_XTR_IPV6] = {
88 : : .param = { .name = "intel_pmd_dynflag_proto_xtr_ipv6" }},
89 : : [PROTO_XTR_IPV6_FLOW] = {
90 : : .param = { .name = "intel_pmd_dynflag_proto_xtr_ipv6_flow" }},
91 : : [PROTO_XTR_TCP] = {
92 : : .param = { .name = "intel_pmd_dynflag_proto_xtr_tcp" }},
93 : : [PROTO_XTR_IP_OFFSET] = {
94 : : .param = { .name = "intel_pmd_dynflag_proto_xtr_ip_offset" }}
95 : : };
96 : :
97 : : enum ice_link_state_on_close {
98 : : ICE_LINK_DOWN,
99 : : ICE_LINK_UP,
100 : : ICE_LINK_INITIAL,
101 : : };
102 : :
103 : : #define ICE_OS_DEFAULT_PKG_NAME "ICE OS Default Package"
104 : : #define ICE_COMMS_PKG_NAME "ICE COMMS Package"
105 : : #define ICE_MAX_RES_DESC_NUM 1024
106 : :
107 : : #define ICE_MAC_E810_MAX_WATERMARK 143744U
108 : : #define ICE_MAC_E830_MAX_WATERMARK 259103U
109 : : #define ICE_MAC_TC_MAX_WATERMARK (((hw)->mac_type == ICE_MAC_E830) ? \
110 : : ICE_MAC_E830_MAX_WATERMARK : ICE_MAC_E810_MAX_WATERMARK)
111 : :
112 : : #define ICE_RSS_LUT_GLOBAL_QUEUE_NB 64
113 : :
114 : : /* Polling interval used when the interrupt path is unavailable */
115 : : #define ICE_AQ_ALARM_INTERVAL 50000 /* us */
116 : :
117 : : static int ice_dev_configure(struct rte_eth_dev *dev);
118 : : static void ice_aq_alarm_handler(void *param);
119 : : static int ice_dev_start(struct rte_eth_dev *dev);
120 : : static int ice_dev_stop(struct rte_eth_dev *dev);
121 : : static int ice_dev_close(struct rte_eth_dev *dev);
122 : : static int ice_dev_reset(struct rte_eth_dev *dev);
123 : : static int ice_dev_info_get(struct rte_eth_dev *dev,
124 : : struct rte_eth_dev_info *dev_info);
125 : : static int ice_phy_conf_link(struct ice_hw *hw,
126 : : u16 force_speed,
127 : : bool link_up);
128 : : static int ice_link_update(struct rte_eth_dev *dev,
129 : : int wait_to_complete);
130 : : static int ice_dev_set_link_up(struct rte_eth_dev *dev);
131 : : static int ice_dev_set_link_down(struct rte_eth_dev *dev);
132 : : static int ice_dev_led_on(struct rte_eth_dev *dev);
133 : : static int ice_dev_led_off(struct rte_eth_dev *dev);
134 : :
135 : : static int ice_mtu_set(struct rte_eth_dev *dev, uint16_t mtu);
136 : : static int ice_vlan_offload_set(struct rte_eth_dev *dev, int mask);
137 : : static int ice_rss_reta_update(struct rte_eth_dev *dev,
138 : : struct rte_eth_rss_reta_entry64 *reta_conf,
139 : : uint16_t reta_size);
140 : : static int ice_rss_reta_query(struct rte_eth_dev *dev,
141 : : struct rte_eth_rss_reta_entry64 *reta_conf,
142 : : uint16_t reta_size);
143 : : static int ice_rss_hash_update(struct rte_eth_dev *dev,
144 : : struct rte_eth_rss_conf *rss_conf);
145 : : static int ice_rss_hash_conf_get(struct rte_eth_dev *dev,
146 : : struct rte_eth_rss_conf *rss_conf);
147 : : static int ice_promisc_enable(struct rte_eth_dev *dev);
148 : : static int ice_promisc_disable(struct rte_eth_dev *dev);
149 : : static int ice_allmulti_enable(struct rte_eth_dev *dev);
150 : : static int ice_allmulti_disable(struct rte_eth_dev *dev);
151 : : static int ice_vlan_filter_set(struct rte_eth_dev *dev,
152 : : uint16_t vlan_id,
153 : : int on);
154 : : static int ice_macaddr_set(struct rte_eth_dev *dev,
155 : : struct rte_ether_addr *mac_addr);
156 : : static int ice_macaddr_add(struct rte_eth_dev *dev,
157 : : struct rte_ether_addr *mac_addr,
158 : : __rte_unused uint32_t index,
159 : : uint32_t pool);
160 : : static void ice_macaddr_remove(struct rte_eth_dev *dev, uint32_t index);
161 : : static int ice_rx_queue_intr_enable(struct rte_eth_dev *dev,
162 : : uint16_t queue_id);
163 : : static int ice_rx_queue_intr_disable(struct rte_eth_dev *dev,
164 : : uint16_t queue_id);
165 : : static int ice_fw_version_get(struct rte_eth_dev *dev, char *fw_version,
166 : : size_t fw_size);
167 : : static int ice_vlan_pvid_set(struct rte_eth_dev *dev,
168 : : uint16_t pvid, int on);
169 : : static int ice_vlan_tpid_set(struct rte_eth_dev *dev,
170 : : enum rte_vlan_type vlan_type,
171 : : uint16_t tpid);
172 : : static int ice_get_eeprom_length(struct rte_eth_dev *dev);
173 : : static int ice_get_eeprom(struct rte_eth_dev *dev,
174 : : struct rte_dev_eeprom_info *eeprom);
175 : : static int ice_get_module_info(struct rte_eth_dev *dev,
176 : : struct rte_eth_dev_module_info *modinfo);
177 : : static int ice_get_module_eeprom(struct rte_eth_dev *dev,
178 : : struct rte_dev_eeprom_info *info);
179 : : static int ice_stats_get(struct rte_eth_dev *dev,
180 : : struct rte_eth_stats *stats, struct eth_queue_stats *qstats);
181 : : static int ice_stats_reset(struct rte_eth_dev *dev);
182 : : static int ice_xstats_get(struct rte_eth_dev *dev,
183 : : struct rte_eth_xstat *xstats, unsigned int n);
184 : : static int ice_xstats_get_names(struct rte_eth_dev *dev,
185 : : struct rte_eth_xstat_name *xstats_names,
186 : : unsigned int limit);
187 : : static int ice_dev_flow_ops_get(struct rte_eth_dev *dev,
188 : : const struct rte_flow_ops **ops);
189 : : static int ice_dev_udp_tunnel_port_add(struct rte_eth_dev *dev,
190 : : struct rte_eth_udp_tunnel *udp_tunnel);
191 : : static int ice_dev_udp_tunnel_port_del(struct rte_eth_dev *dev,
192 : : struct rte_eth_udp_tunnel *udp_tunnel);
193 : : static int ice_timesync_enable(struct rte_eth_dev *dev);
194 : : static int ice_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
195 : : struct timespec *timestamp,
196 : : uint32_t flags);
197 : : static int ice_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
198 : : struct timespec *timestamp);
199 : : static int ice_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta);
200 : : static int ice_timesync_adjust_freq(struct rte_eth_dev *dev, int64_t ppm);
201 : : static int ice_timesync_read_time(struct rte_eth_dev *dev,
202 : : struct timespec *timestamp);
203 : : static int ice_timesync_write_time(struct rte_eth_dev *dev,
204 : : const struct timespec *timestamp);
205 : : static int ice_timesync_disable(struct rte_eth_dev *dev);
206 : : static int ice_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
207 : : static int ice_fec_get_capability(struct rte_eth_dev *dev, struct rte_eth_fec_capa *speed_fec_capa,
208 : : unsigned int num);
209 : : static int ice_fec_get(struct rte_eth_dev *dev, uint32_t *fec_capa);
210 : : static int ice_fec_set(struct rte_eth_dev *dev, uint32_t fec_capa);
211 : : static const uint32_t *ice_buffer_split_supported_hdr_ptypes_get(struct rte_eth_dev *dev,
212 : : size_t *no_of_elements);
213 : : static int ice_get_dcb_info(struct rte_eth_dev *dev, struct rte_eth_dcb_info *dcb_info);
214 : : static int ice_priority_flow_ctrl_set(struct rte_eth_dev *dev, struct rte_eth_pfc_conf *pfc_conf);
215 : :
216 : : static const struct rte_pci_id pci_id_ice_map[] = {
217 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823L_BACKPLANE) },
218 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823L_SFP) },
219 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823L_10G_BASE_T) },
220 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823L_1GBE) },
221 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823L_QSFP) },
222 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E810C_BACKPLANE) },
223 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E810C_QSFP) },
224 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E810C_SFP) },
225 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E810_XXV_BACKPLANE) },
226 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E810_XXV_QSFP) },
227 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E810_XXV_SFP) },
228 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823C_BACKPLANE) },
229 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823C_QSFP) },
230 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823C_SFP) },
231 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823C_10G_BASE_T) },
232 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E823C_SGMII) },
233 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822_SI_DFLT) },
234 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822C_BACKPLANE) },
235 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822C_QSFP) },
236 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822C_SFP) },
237 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822C_10G_BASE_T) },
238 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822C_SGMII) },
239 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822L_BACKPLANE) },
240 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822L_SFP) },
241 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822L_10G_BASE_T) },
242 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E822L_SGMII) },
243 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E824S) },
244 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E825C_BACKPLANE) },
245 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E825C_QSFP) },
246 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E825C_SFP) },
247 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_C825X) },
248 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E825C_SGMII) },
249 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830_BACKPLANE) },
250 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830_QSFP56) },
251 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830_SFP) },
252 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830C_BACKPLANE) },
253 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830_L_BACKPLANE) },
254 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830C_QSFP) },
255 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830_L_QSFP) },
256 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830C_SFP) },
257 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E830_L_SFP) },
258 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835CC_BACKPLANE), },
259 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835CC_QSFP56), },
260 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835CC_SFP), },
261 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835C_BACKPLANE), },
262 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835C_QSFP), },
263 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835C_SFP), },
264 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835_L_BACKPLANE), },
265 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835_L_QSFP), },
266 : : { RTE_PCI_DEVICE(ICE_INTEL_VENDOR_ID, ICE_DEV_ID_E835_L_SFP), },
267 : : { .vendor_id = 0, /* sentinel */ },
268 : : };
269 : :
270 : : static int
271 : 0 : ice_tm_ops_get(struct rte_eth_dev *dev __rte_unused,
272 : : void *arg)
273 : : {
274 [ # # ]: 0 : if (!arg)
275 : : return -EINVAL;
276 : :
277 : 0 : *(const void **)arg = &ice_tm_ops;
278 : :
279 : 0 : return 0;
280 : : }
281 : :
282 : : static const struct eth_dev_ops ice_eth_dev_ops = {
283 : : .dev_configure = ice_dev_configure,
284 : : .dev_start = ice_dev_start,
285 : : .dev_stop = ice_dev_stop,
286 : : .dev_close = ice_dev_close,
287 : : .dev_reset = ice_dev_reset,
288 : : .dev_set_link_up = ice_dev_set_link_up,
289 : : .dev_set_link_down = ice_dev_set_link_down,
290 : : .dev_led_on = ice_dev_led_on,
291 : : .dev_led_off = ice_dev_led_off,
292 : : .rx_queue_start = ice_rx_queue_start,
293 : : .rx_queue_stop = ice_rx_queue_stop,
294 : : .tx_queue_start = ice_tx_queue_start,
295 : : .tx_queue_stop = ice_tx_queue_stop,
296 : : .rx_queue_setup = ice_rx_queue_setup,
297 : : .rx_queue_release = ice_dev_rx_queue_release,
298 : : .tx_queue_setup = ice_tx_queue_setup,
299 : : .tx_queue_release = ice_dev_tx_queue_release,
300 : : .dev_infos_get = ice_dev_info_get,
301 : : .dev_supported_ptypes_get = ice_dev_supported_ptypes_get,
302 : : .link_update = ice_link_update,
303 : : .mtu_set = ice_mtu_set,
304 : : .mac_addr_set = ice_macaddr_set,
305 : : .mac_addr_add = ice_macaddr_add,
306 : : .mac_addr_remove = ice_macaddr_remove,
307 : : .vlan_filter_set = ice_vlan_filter_set,
308 : : .vlan_offload_set = ice_vlan_offload_set,
309 : : .reta_update = ice_rss_reta_update,
310 : : .reta_query = ice_rss_reta_query,
311 : : .rss_hash_update = ice_rss_hash_update,
312 : : .rss_hash_conf_get = ice_rss_hash_conf_get,
313 : : .promiscuous_enable = ice_promisc_enable,
314 : : .promiscuous_disable = ice_promisc_disable,
315 : : .allmulticast_enable = ice_allmulti_enable,
316 : : .allmulticast_disable = ice_allmulti_disable,
317 : : .rx_queue_intr_enable = ice_rx_queue_intr_enable,
318 : : .rx_queue_intr_disable = ice_rx_queue_intr_disable,
319 : : .fw_version_get = ice_fw_version_get,
320 : : .vlan_pvid_set = ice_vlan_pvid_set,
321 : : .vlan_tpid_set = ice_vlan_tpid_set,
322 : : .rxq_info_get = ice_rxq_info_get,
323 : : .txq_info_get = ice_txq_info_get,
324 : : .rx_burst_mode_get = ice_rx_burst_mode_get,
325 : : .tx_burst_mode_get = ice_tx_burst_mode_get,
326 : : .get_eeprom_length = ice_get_eeprom_length,
327 : : .get_eeprom = ice_get_eeprom,
328 : : .get_module_info = ice_get_module_info,
329 : : .get_module_eeprom = ice_get_module_eeprom,
330 : : .stats_get = ice_stats_get,
331 : : .stats_reset = ice_stats_reset,
332 : : .xstats_get = ice_xstats_get,
333 : : .xstats_get_names = ice_xstats_get_names,
334 : : .xstats_reset = ice_stats_reset,
335 : : .flow_ops_get = ice_dev_flow_ops_get,
336 : : .udp_tunnel_port_add = ice_dev_udp_tunnel_port_add,
337 : : .udp_tunnel_port_del = ice_dev_udp_tunnel_port_del,
338 : : .tx_done_cleanup = ice_tx_done_cleanup,
339 : : .get_monitor_addr = ice_get_monitor_addr,
340 : : .timesync_enable = ice_timesync_enable,
341 : : .timesync_read_rx_timestamp = ice_timesync_read_rx_timestamp,
342 : : .timesync_read_tx_timestamp = ice_timesync_read_tx_timestamp,
343 : : .timesync_adjust_time = ice_timesync_adjust_time,
344 : : .timesync_adjust_freq = ice_timesync_adjust_freq,
345 : : .timesync_read_time = ice_timesync_read_time,
346 : : .timesync_write_time = ice_timesync_write_time,
347 : : .timesync_disable = ice_timesync_disable,
348 : : .read_clock = ice_read_clock,
349 : : .tm_ops_get = ice_tm_ops_get,
350 : : .fec_get_capability = ice_fec_get_capability,
351 : : .fec_get = ice_fec_get,
352 : : .fec_set = ice_fec_set,
353 : : .buffer_split_supported_hdr_ptypes_get = ice_buffer_split_supported_hdr_ptypes_get,
354 : : .get_dcb_info = ice_get_dcb_info,
355 : : .priority_flow_ctrl_set = ice_priority_flow_ctrl_set,
356 : : };
357 : :
358 : : /* store statistics names and its offset in stats structure */
359 : : struct ice_xstats_name_off {
360 : : char name[RTE_ETH_XSTATS_NAME_SIZE];
361 : : unsigned int offset;
362 : : };
363 : :
364 : : static const struct ice_xstats_name_off ice_stats_strings[] = {
365 : : {"rx_unicast_packets", offsetof(struct ice_eth_stats, rx_unicast)},
366 : : {"rx_multicast_packets", offsetof(struct ice_eth_stats, rx_multicast)},
367 : : {"rx_broadcast_packets", offsetof(struct ice_eth_stats, rx_broadcast)},
368 : : {"rx_dropped_packets", offsetof(struct ice_eth_stats, rx_discards)},
369 : : {"rx_unknown_protocol_packets", offsetof(struct ice_eth_stats,
370 : : rx_unknown_protocol)},
371 : : {"tx_unicast_packets", offsetof(struct ice_eth_stats, tx_unicast)},
372 : : {"tx_multicast_packets", offsetof(struct ice_eth_stats, tx_multicast)},
373 : : {"tx_broadcast_packets", offsetof(struct ice_eth_stats, tx_broadcast)},
374 : : {"tx_dropped_packets", offsetof(struct ice_eth_stats, tx_discards)},
375 : : };
376 : :
377 : : #define ICE_NB_ETH_XSTATS (sizeof(ice_stats_strings) / \
378 : : sizeof(ice_stats_strings[0]))
379 : :
380 : : static const struct ice_xstats_name_off ice_mbuf_strings[] = {
381 : : {"tx_mbuf_error_packets", offsetof(struct ice_mbuf_stats, tx_pkt_errors)},
382 : : };
383 : :
384 : : #define ICE_NB_MBUF_XSTATS (sizeof(ice_mbuf_strings) / sizeof(ice_mbuf_strings[0]))
385 : :
386 : : static const struct ice_xstats_name_off ice_hw_port_strings[] = {
387 : : {"tx_link_down_dropped", offsetof(struct ice_hw_port_stats,
388 : : tx_dropped_link_down)},
389 : : {"rx_crc_errors", offsetof(struct ice_hw_port_stats, crc_errors)},
390 : : {"rx_illegal_byte_errors", offsetof(struct ice_hw_port_stats,
391 : : illegal_bytes)},
392 : : {"rx_error_bytes", offsetof(struct ice_hw_port_stats, error_bytes)},
393 : : {"mac_local_errors", offsetof(struct ice_hw_port_stats,
394 : : mac_local_faults)},
395 : : {"mac_remote_errors", offsetof(struct ice_hw_port_stats,
396 : : mac_remote_faults)},
397 : : {"rx_len_errors", offsetof(struct ice_hw_port_stats,
398 : : rx_len_errors)},
399 : : {"tx_xon_packets", offsetof(struct ice_hw_port_stats, link_xon_tx)},
400 : : {"rx_xon_packets", offsetof(struct ice_hw_port_stats, link_xon_rx)},
401 : : {"tx_xoff_packets", offsetof(struct ice_hw_port_stats, link_xoff_tx)},
402 : : {"rx_xoff_packets", offsetof(struct ice_hw_port_stats, link_xoff_rx)},
403 : : {"priority_xon_rx_tc0", offsetof(struct ice_hw_port_stats, priority_xon_rx[0])},
404 : : {"priority_xon_rx_tc1", offsetof(struct ice_hw_port_stats, priority_xon_rx[1])},
405 : : {"priority_xon_rx_tc2", offsetof(struct ice_hw_port_stats, priority_xon_rx[2])},
406 : : {"priority_xon_rx_tc3", offsetof(struct ice_hw_port_stats, priority_xon_rx[3])},
407 : : {"priority_xon_rx_tc4", offsetof(struct ice_hw_port_stats, priority_xon_rx[4])},
408 : : {"priority_xon_rx_tc5", offsetof(struct ice_hw_port_stats, priority_xon_rx[5])},
409 : : {"priority_xon_rx_tc6", offsetof(struct ice_hw_port_stats, priority_xon_rx[6])},
410 : : {"priority_xon_rx_tc7", offsetof(struct ice_hw_port_stats, priority_xon_rx[7])},
411 : : {"priority_xoff_rx_tc0", offsetof(struct ice_hw_port_stats, priority_xoff_rx[0])},
412 : : {"priority_xoff_rx_tc1", offsetof(struct ice_hw_port_stats, priority_xoff_rx[1])},
413 : : {"priority_xoff_rx_tc2", offsetof(struct ice_hw_port_stats, priority_xoff_rx[2])},
414 : : {"priority_xoff_rx_tc3", offsetof(struct ice_hw_port_stats, priority_xoff_rx[3])},
415 : : {"priority_xoff_rx_tc4", offsetof(struct ice_hw_port_stats, priority_xoff_rx[4])},
416 : : {"priority_xoff_rx_tc5", offsetof(struct ice_hw_port_stats, priority_xoff_rx[5])},
417 : : {"priority_xoff_rx_tc6", offsetof(struct ice_hw_port_stats, priority_xoff_rx[6])},
418 : : {"priority_xoff_rx_tc7", offsetof(struct ice_hw_port_stats, priority_xoff_rx[7])},
419 : : {"priority_xon_tx_tc0", offsetof(struct ice_hw_port_stats, priority_xon_tx[0])},
420 : : {"priority_xon_tx_tc1", offsetof(struct ice_hw_port_stats, priority_xon_tx[1])},
421 : : {"priority_xon_tx_tc2", offsetof(struct ice_hw_port_stats, priority_xon_tx[2])},
422 : : {"priority_xon_tx_tc3", offsetof(struct ice_hw_port_stats, priority_xon_tx[3])},
423 : : {"priority_xon_tx_tc4", offsetof(struct ice_hw_port_stats, priority_xon_tx[4])},
424 : : {"priority_xon_tx_tc5", offsetof(struct ice_hw_port_stats, priority_xon_tx[5])},
425 : : {"priority_xon_tx_tc6", offsetof(struct ice_hw_port_stats, priority_xon_tx[6])},
426 : : {"priority_xon_tx_tc7", offsetof(struct ice_hw_port_stats, priority_xon_tx[7])},
427 : : {"priority_xoff_tx_tc0", offsetof(struct ice_hw_port_stats, priority_xoff_tx[0])},
428 : : {"priority_xoff_tx_tc1", offsetof(struct ice_hw_port_stats, priority_xoff_tx[1])},
429 : : {"priority_xoff_tx_tc2", offsetof(struct ice_hw_port_stats, priority_xoff_tx[2])},
430 : : {"priority_xoff_tx_tc3", offsetof(struct ice_hw_port_stats, priority_xoff_tx[3])},
431 : : {"priority_xoff_tx_tc4", offsetof(struct ice_hw_port_stats, priority_xoff_tx[4])},
432 : : {"priority_xoff_tx_tc5", offsetof(struct ice_hw_port_stats, priority_xoff_tx[5])},
433 : : {"priority_xoff_tx_tc6", offsetof(struct ice_hw_port_stats, priority_xoff_tx[6])},
434 : : {"priority_xoff_tx_tc7", offsetof(struct ice_hw_port_stats, priority_xoff_tx[7])},
435 : : {"priority_xon_2_xoff_tc0", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[0])},
436 : : {"priority_xon_2_xoff_tc1", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[1])},
437 : : {"priority_xon_2_xoff_tc2", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[2])},
438 : : {"priority_xon_2_xoff_tc3", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[3])},
439 : : {"priority_xon_2_xoff_tc4", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[4])},
440 : : {"priority_xon_2_xoff_tc5", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[5])},
441 : : {"priority_xon_2_xoff_tc6", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[6])},
442 : : {"priority_xon_2_xoff_tc7", offsetof(struct ice_hw_port_stats, priority_xon_2_xoff[7])},
443 : : {"rx_size_64_packets", offsetof(struct ice_hw_port_stats, rx_size_64)},
444 : : {"rx_size_65_to_127_packets", offsetof(struct ice_hw_port_stats,
445 : : rx_size_127)},
446 : : {"rx_size_128_to_255_packets", offsetof(struct ice_hw_port_stats,
447 : : rx_size_255)},
448 : : {"rx_size_256_to_511_packets", offsetof(struct ice_hw_port_stats,
449 : : rx_size_511)},
450 : : {"rx_size_512_to_1023_packets", offsetof(struct ice_hw_port_stats,
451 : : rx_size_1023)},
452 : : {"rx_size_1024_to_1522_packets", offsetof(struct ice_hw_port_stats,
453 : : rx_size_1522)},
454 : : {"rx_size_1523_to_max_packets", offsetof(struct ice_hw_port_stats,
455 : : rx_size_big)},
456 : : {"rx_undersized_errors", offsetof(struct ice_hw_port_stats,
457 : : rx_undersize)},
458 : : {"rx_oversize_errors", offsetof(struct ice_hw_port_stats,
459 : : rx_oversize)},
460 : : {"rx_mac_short_pkt_dropped", offsetof(struct ice_hw_port_stats,
461 : : mac_short_pkt_dropped)},
462 : : {"rx_fragmented_errors", offsetof(struct ice_hw_port_stats,
463 : : rx_fragments)},
464 : : {"rx_jabber_errors", offsetof(struct ice_hw_port_stats, rx_jabber)},
465 : : {"tx_size_64_packets", offsetof(struct ice_hw_port_stats, tx_size_64)},
466 : : {"tx_size_65_to_127_packets", offsetof(struct ice_hw_port_stats,
467 : : tx_size_127)},
468 : : {"tx_size_128_to_255_packets", offsetof(struct ice_hw_port_stats,
469 : : tx_size_255)},
470 : : {"tx_size_256_to_511_packets", offsetof(struct ice_hw_port_stats,
471 : : tx_size_511)},
472 : : {"tx_size_512_to_1023_packets", offsetof(struct ice_hw_port_stats,
473 : : tx_size_1023)},
474 : : {"tx_size_1024_to_1522_packets", offsetof(struct ice_hw_port_stats,
475 : : tx_size_1522)},
476 : : {"tx_size_1523_to_max_packets", offsetof(struct ice_hw_port_stats,
477 : : tx_size_big)},
478 : : };
479 : :
480 : : #define ICE_NB_HW_PORT_XSTATS (sizeof(ice_hw_port_strings) / \
481 : : sizeof(ice_hw_port_strings[0]))
482 : :
483 : : static void
484 : : ice_init_controlq_parameter(struct ice_hw *hw)
485 : : {
486 : : /* fields for adminq */
487 : 0 : hw->adminq.num_rq_entries = ICE_ADMINQ_LEN;
488 : 0 : hw->adminq.num_sq_entries = ICE_ADMINQ_LEN;
489 : 0 : hw->adminq.rq_buf_size = ICE_ADMINQ_BUF_SZ;
490 : 0 : hw->adminq.sq_buf_size = ICE_ADMINQ_BUF_SZ;
491 : :
492 : : /* fields for mailboxq, DPDK used as PF host */
493 : 0 : hw->mailboxq.num_rq_entries = ICE_MAILBOXQ_LEN;
494 : 0 : hw->mailboxq.num_sq_entries = ICE_MAILBOXQ_LEN;
495 : 0 : hw->mailboxq.rq_buf_size = ICE_MAILBOXQ_BUF_SZ;
496 : 0 : hw->mailboxq.sq_buf_size = ICE_MAILBOXQ_BUF_SZ;
497 : :
498 : : /* fields for sideband queue */
499 : 0 : hw->sbq.num_rq_entries = ICE_SBQ_LEN;
500 : 0 : hw->sbq.num_sq_entries = ICE_SBQ_LEN;
501 : 0 : hw->sbq.rq_buf_size = ICE_SBQ_MAX_BUF_LEN;
502 : 0 : hw->sbq.sq_buf_size = ICE_SBQ_MAX_BUF_LEN;
503 : :
504 : : }
505 : :
506 : : static int
507 : 0 : lookup_proto_xtr_type(const char *xtr_name)
508 : : {
509 : : static struct {
510 : : const char *name;
511 : : enum proto_xtr_type type;
512 : : } xtr_type_map[] = {
513 : : { "vlan", PROTO_XTR_VLAN },
514 : : { "ipv4", PROTO_XTR_IPV4 },
515 : : { "ipv6", PROTO_XTR_IPV6 },
516 : : { "ipv6_flow", PROTO_XTR_IPV6_FLOW },
517 : : { "tcp", PROTO_XTR_TCP },
518 : : { "ip_offset", PROTO_XTR_IP_OFFSET },
519 : : };
520 : : uint32_t i;
521 : :
522 [ # # ]: 0 : for (i = 0; i < RTE_DIM(xtr_type_map); i++) {
523 [ # # ]: 0 : if (strcmp(xtr_name, xtr_type_map[i].name) == 0)
524 : 0 : return xtr_type_map[i].type;
525 : : }
526 : :
527 : : return -1;
528 : : }
529 : :
530 : : /*
531 : : * Parse elem, the elem could be single number/range or '(' ')' group
532 : : * 1) A single number elem, it's just a simple digit. e.g. 9
533 : : * 2) A single range elem, two digits with a '-' between. e.g. 2-6
534 : : * 3) A group elem, combines multiple 1) or 2) with '( )'. e.g (0,2-4,6)
535 : : * Within group elem, '-' used for a range separator;
536 : : * ',' used for a single number.
537 : : */
538 : : static int
539 : 0 : parse_queue_set(const char *input, int xtr_type, struct ice_devargs *devargs)
540 : : {
541 : : const char *str = input;
542 : 0 : char *end = NULL;
543 : : uint32_t min, max;
544 : : uint32_t idx;
545 : :
546 [ # # ]: 0 : while (isblank(*str))
547 : 0 : str++;
548 : :
549 [ # # # # ]: 0 : if (!isdigit(*str) && *str != '(')
550 : : return -1;
551 : :
552 : : /* process single number or single range of number */
553 [ # # ]: 0 : if (*str != '(') {
554 : 0 : errno = 0;
555 : 0 : idx = strtoul(str, &end, 10);
556 [ # # # # : 0 : if (errno || end == NULL || idx >= ICE_MAX_QUEUE_NUM)
# # ]
557 : : return -1;
558 : :
559 [ # # ]: 0 : while (isblank(*end))
560 : 0 : end++;
561 : :
562 : : min = idx;
563 : : max = idx;
564 : :
565 : : /* process single <number>-<number> */
566 [ # # ]: 0 : if (*end == '-') {
567 : 0 : end++;
568 [ # # ]: 0 : while (isblank(*end))
569 : 0 : end++;
570 [ # # ]: 0 : if (!isdigit(*end))
571 : : return -1;
572 : :
573 : 0 : errno = 0;
574 : 0 : idx = strtoul(end, &end, 10);
575 [ # # # # : 0 : if (errno || end == NULL || idx >= ICE_MAX_QUEUE_NUM)
# # ]
576 : : return -1;
577 : :
578 : : max = idx;
579 [ # # ]: 0 : while (isblank(*end))
580 : 0 : end++;
581 : : }
582 : :
583 [ # # ]: 0 : if (*end != ':')
584 : : return -1;
585 : :
586 : 0 : for (idx = RTE_MIN(min, max);
587 [ # # ]: 0 : idx <= RTE_MAX(min, max); idx++)
588 : 0 : devargs->proto_xtr[idx] = xtr_type;
589 : :
590 : : return 0;
591 : : }
592 : :
593 : : /* process set within bracket */
594 : 0 : str++;
595 [ # # ]: 0 : while (isblank(*str))
596 : 0 : str++;
597 [ # # ]: 0 : if (*str == '\0')
598 : : return -1;
599 : :
600 : : min = ICE_MAX_QUEUE_NUM;
601 : : do {
602 : : /* go ahead to the first digit */
603 [ # # ]: 0 : while (isblank(*str))
604 : 0 : str++;
605 [ # # ]: 0 : if (!isdigit(*str))
606 : : return -1;
607 : :
608 : : /* get the digit value */
609 : 0 : errno = 0;
610 : 0 : idx = strtoul(str, &end, 10);
611 [ # # # # : 0 : if (errno || end == NULL || idx >= ICE_MAX_QUEUE_NUM)
# # ]
612 : : return -1;
613 : :
614 : : /* go ahead to separator '-',',' and ')' */
615 [ # # ]: 0 : while (isblank(*end))
616 : 0 : end++;
617 [ # # ]: 0 : if (*end == '-') {
618 [ # # ]: 0 : if (min == ICE_MAX_QUEUE_NUM)
619 : : min = idx;
620 : : else /* avoid continuous '-' */
621 : : return -1;
622 [ # # ]: 0 : } else if (*end == ',' || *end == ')') {
623 : : max = idx;
624 [ # # ]: 0 : if (min == ICE_MAX_QUEUE_NUM)
625 : : min = idx;
626 : :
627 : 0 : for (idx = RTE_MIN(min, max);
628 [ # # ]: 0 : idx <= RTE_MAX(min, max); idx++)
629 : 0 : devargs->proto_xtr[idx] = xtr_type;
630 : :
631 : : min = ICE_MAX_QUEUE_NUM;
632 : : } else {
633 : : return -1;
634 : : }
635 : :
636 : 0 : str = end + 1;
637 [ # # ]: 0 : } while (*end != ')' && *end != '\0');
638 : :
639 : : return 0;
640 : : }
641 : :
642 : : static int
643 : 0 : parse_queue_proto_xtr(const char *queues, struct ice_devargs *devargs)
644 : : {
645 : : const char *queue_start;
646 : : uint32_t idx;
647 : : int xtr_type;
648 : : char xtr_name[32];
649 : :
650 [ # # ]: 0 : while (isblank(*queues))
651 : 0 : queues++;
652 : :
653 [ # # ]: 0 : if (*queues != '[') {
654 : 0 : xtr_type = lookup_proto_xtr_type(queues);
655 [ # # ]: 0 : if (xtr_type < 0)
656 : : return -1;
657 : :
658 : 0 : devargs->proto_xtr_dflt = xtr_type;
659 : :
660 : 0 : return 0;
661 : : }
662 : :
663 : 0 : queues++;
664 : : do {
665 [ # # ]: 0 : while (isblank(*queues))
666 : 0 : queues++;
667 [ # # ]: 0 : if (*queues == '\0')
668 : : return -1;
669 : :
670 : : queue_start = queues;
671 : :
672 : : /* go across a complete bracket */
673 [ # # ]: 0 : if (*queue_start == '(') {
674 : 0 : queues += strcspn(queues, ")");
675 [ # # ]: 0 : if (*queues != ')')
676 : : return -1;
677 : : }
678 : :
679 : : /* scan the separator ':' */
680 : 0 : queues += strcspn(queues, ":");
681 [ # # ]: 0 : if (*queues++ != ':')
682 : : return -1;
683 [ # # ]: 0 : while (isblank(*queues))
684 : 0 : queues++;
685 : :
686 : 0 : for (idx = 0; ; idx++) {
687 [ # # # # ]: 0 : if (isblank(queues[idx]) ||
688 [ # # ]: 0 : queues[idx] == ',' ||
689 [ # # ]: 0 : queues[idx] == ']' ||
690 : : queues[idx] == '\0')
691 : : break;
692 : :
693 [ # # ]: 0 : if (idx > sizeof(xtr_name) - 2)
694 : : return -1;
695 : :
696 : 0 : xtr_name[idx] = queues[idx];
697 : : }
698 : 0 : xtr_name[idx] = '\0';
699 : 0 : xtr_type = lookup_proto_xtr_type(xtr_name);
700 [ # # ]: 0 : if (xtr_type < 0)
701 : : return -1;
702 : :
703 : : queues += idx;
704 : :
705 [ # # # # : 0 : while (isblank(*queues) || *queues == ',' || *queues == ']')
# # ]
706 : 0 : queues++;
707 : :
708 [ # # ]: 0 : if (parse_queue_set(queue_start, xtr_type, devargs) < 0)
709 : : return -1;
710 [ # # ]: 0 : } while (*queues != '\0');
711 : :
712 : : return 0;
713 : : }
714 : :
715 : : static int
716 : 0 : handle_proto_xtr_arg(__rte_unused const char *key, const char *value,
717 : : void *extra_args)
718 : : {
719 : : struct ice_devargs *devargs = extra_args;
720 : :
721 [ # # ]: 0 : if (value == NULL || extra_args == NULL)
722 : : return -EINVAL;
723 : :
724 [ # # ]: 0 : if (parse_queue_proto_xtr(value, devargs) < 0) {
725 : 0 : PMD_DRV_LOG(ERR,
726 : : "The protocol extraction parameter is wrong : '%s'",
727 : : value);
728 : 0 : return -1;
729 : : }
730 : :
731 : : return 0;
732 : : }
733 : :
734 : : static int
735 : 0 : handle_field_offs_arg(__rte_unused const char *key, const char *value,
736 : : void *offs_args)
737 : : {
738 : : uint8_t *offset = offs_args;
739 : :
740 [ # # ]: 0 : if (value == NULL || offs_args == NULL)
741 : : return -EINVAL;
742 : :
743 [ # # ]: 0 : if (!isdigit(*value))
744 : : return -1;
745 : :
746 : 0 : *offset = atoi(value);
747 : :
748 : 0 : return 0;
749 : : }
750 : :
751 : : static int
752 : 0 : handle_field_name_arg(__rte_unused const char *key, const char *value,
753 : : void *name_args)
754 : : {
755 : : char *name = name_args;
756 : : int ret;
757 : :
758 [ # # ]: 0 : if (name == NULL || name_args == NULL)
759 : : return -EINVAL;
760 [ # # ]: 0 : if (isdigit(*value))
761 : : return -1;
762 : :
763 : : ret = strlcpy(name, value, RTE_MBUF_DYN_NAMESIZE);
764 [ # # ]: 0 : if (ret < 0 || ret >= RTE_MBUF_DYN_NAMESIZE) {
765 : 0 : PMD_DRV_LOG(ERR,
766 : : "The protocol extraction field name too long : '%s'",
767 : : name);
768 : 0 : return -1;
769 : : }
770 : : return 0;
771 : : }
772 : :
773 : : static int
774 : 0 : handle_ddp_filename_arg(__rte_unused const char *key, const char *value, void *name_args)
775 : : {
776 : : const char **filename = name_args;
777 [ # # ]: 0 : if (strlen(value) >= ICE_MAX_PKG_FILENAME_SIZE) {
778 : 0 : PMD_DRV_LOG(ERR, "The DDP package filename is too long : '%s'", value);
779 : 0 : return -1;
780 : : }
781 : 0 : *filename = strdup(value);
782 : 0 : return 0;
783 : : }
784 : :
785 : : static void
786 : 0 : ice_check_proto_xtr_support(struct ice_hw *hw)
787 : : {
788 : : #define FLX_REG(val, fld, idx) \
789 : : (((val) & GLFLXP_RXDID_FLX_WRD_##idx##_##fld##_M) >> \
790 : : GLFLXP_RXDID_FLX_WRD_##idx##_##fld##_S)
791 : : static struct {
792 : : uint32_t rxdid;
793 : : uint8_t opcode;
794 : : uint8_t protid_0;
795 : : uint8_t protid_1;
796 : : } xtr_sets[] = {
797 : : [PROTO_XTR_VLAN] = { ICE_RXDID_COMMS_AUX_VLAN,
798 : : ICE_RX_OPC_EXTRACT,
799 : : ICE_PROT_EVLAN_O, ICE_PROT_VLAN_O},
800 : : [PROTO_XTR_IPV4] = { ICE_RXDID_COMMS_AUX_IPV4,
801 : : ICE_RX_OPC_EXTRACT,
802 : : ICE_PROT_IPV4_OF_OR_S,
803 : : ICE_PROT_IPV4_OF_OR_S },
804 : : [PROTO_XTR_IPV6] = { ICE_RXDID_COMMS_AUX_IPV6,
805 : : ICE_RX_OPC_EXTRACT,
806 : : ICE_PROT_IPV6_OF_OR_S,
807 : : ICE_PROT_IPV6_OF_OR_S },
808 : : [PROTO_XTR_IPV6_FLOW] = { ICE_RXDID_COMMS_AUX_IPV6_FLOW,
809 : : ICE_RX_OPC_EXTRACT,
810 : : ICE_PROT_IPV6_OF_OR_S,
811 : : ICE_PROT_IPV6_OF_OR_S },
812 : : [PROTO_XTR_TCP] = { ICE_RXDID_COMMS_AUX_TCP,
813 : : ICE_RX_OPC_EXTRACT,
814 : : ICE_PROT_TCP_IL, ICE_PROT_ID_INVAL },
815 : : [PROTO_XTR_IP_OFFSET] = { ICE_RXDID_COMMS_AUX_IP_OFFSET,
816 : : ICE_RX_OPC_PROTID,
817 : : ICE_PROT_IPV4_OF_OR_S,
818 : : ICE_PROT_IPV6_OF_OR_S },
819 : : };
820 : : uint32_t i;
821 : :
822 [ # # ]: 0 : for (i = 0; i < RTE_DIM(xtr_sets); i++) {
823 : 0 : uint32_t rxdid = xtr_sets[i].rxdid;
824 : : uint32_t v;
825 : :
826 [ # # ]: 0 : if (xtr_sets[i].protid_0 != ICE_PROT_ID_INVAL) {
827 : 0 : v = ICE_READ_REG(hw, GLFLXP_RXDID_FLX_WRD_4(rxdid));
828 : :
829 [ # # ]: 0 : if (FLX_REG(v, PROT_MDID, 4) == xtr_sets[i].protid_0 &&
830 [ # # ]: 0 : FLX_REG(v, RXDID_OPCODE, 4) == xtr_sets[i].opcode)
831 : 0 : ice_proto_xtr_hw_support[i] = true;
832 : : }
833 : :
834 [ # # ]: 0 : if (xtr_sets[i].protid_1 != ICE_PROT_ID_INVAL) {
835 : 0 : v = ICE_READ_REG(hw, GLFLXP_RXDID_FLX_WRD_5(rxdid));
836 : :
837 [ # # ]: 0 : if (FLX_REG(v, PROT_MDID, 5) == xtr_sets[i].protid_1 &&
838 [ # # ]: 0 : FLX_REG(v, RXDID_OPCODE, 5) == xtr_sets[i].opcode)
839 : 0 : ice_proto_xtr_hw_support[i] = true;
840 : : }
841 : : }
842 : 0 : }
843 : :
844 : : static int
845 : 0 : ice_res_pool_init(struct ice_res_pool_info *pool, uint32_t base,
846 : : uint32_t num)
847 : : {
848 : : struct pool_entry *entry;
849 : :
850 [ # # ]: 0 : if (!pool || !num)
851 : : return -EINVAL;
852 : :
853 : 0 : entry = rte_zmalloc(NULL, sizeof(*entry), 0);
854 [ # # ]: 0 : if (!entry) {
855 : 0 : PMD_INIT_LOG(ERR,
856 : : "Failed to allocate memory for resource pool");
857 : 0 : return -ENOMEM;
858 : : }
859 : :
860 : : /* queue heap initialize */
861 : 0 : pool->num_free = num;
862 : 0 : pool->num_alloc = 0;
863 : 0 : pool->base = base;
864 : 0 : LIST_INIT(&pool->alloc_list);
865 : : LIST_INIT(&pool->free_list);
866 : :
867 : : /* Initialize element */
868 : 0 : entry->base = 0;
869 : 0 : entry->len = num;
870 : :
871 : 0 : LIST_INSERT_HEAD(&pool->free_list, entry, next);
872 : 0 : return 0;
873 : : }
874 : :
875 : : static int
876 : 0 : ice_res_pool_alloc(struct ice_res_pool_info *pool,
877 : : uint16_t num)
878 : : {
879 : : struct pool_entry *entry, *valid_entry;
880 : :
881 [ # # ]: 0 : if (!pool || !num) {
882 : 0 : PMD_INIT_LOG(ERR, "Invalid parameter");
883 : 0 : return -EINVAL;
884 : : }
885 : :
886 [ # # ]: 0 : if (pool->num_free < num) {
887 : 0 : PMD_INIT_LOG(ERR, "No resource. ask:%u, available:%u",
888 : : num, pool->num_free);
889 : 0 : return -ENOMEM;
890 : : }
891 : :
892 : : valid_entry = NULL;
893 : : /* Lookup in free list and find most fit one */
894 [ # # ]: 0 : LIST_FOREACH(entry, &pool->free_list, next) {
895 [ # # ]: 0 : if (entry->len >= num) {
896 : : /* Find best one */
897 [ # # ]: 0 : if (entry->len == num) {
898 : : valid_entry = entry;
899 : : break;
900 : : }
901 [ # # ]: 0 : if (!valid_entry ||
902 [ # # ]: 0 : valid_entry->len > entry->len)
903 : : valid_entry = entry;
904 : : }
905 : : }
906 : :
907 : : /* Not find one to satisfy the request, return */
908 [ # # ]: 0 : if (!valid_entry) {
909 : 0 : PMD_INIT_LOG(ERR, "No valid entry found");
910 : 0 : return -ENOMEM;
911 : : }
912 : : /**
913 : : * The entry have equal queue number as requested,
914 : : * remove it from alloc_list.
915 : : */
916 [ # # ]: 0 : if (valid_entry->len == num) {
917 [ # # ]: 0 : LIST_REMOVE(valid_entry, next);
918 : : } else {
919 : : /**
920 : : * The entry have more numbers than requested,
921 : : * create a new entry for alloc_list and minus its
922 : : * queue base and number in free_list.
923 : : */
924 : 0 : entry = rte_zmalloc(NULL, sizeof(*entry), 0);
925 [ # # ]: 0 : if (!entry) {
926 : 0 : PMD_INIT_LOG(ERR,
927 : : "Failed to allocate memory for "
928 : : "resource pool");
929 : 0 : return -ENOMEM;
930 : : }
931 : 0 : entry->base = valid_entry->base;
932 : 0 : entry->len = num;
933 : 0 : valid_entry->base += num;
934 : 0 : valid_entry->len -= num;
935 : : valid_entry = entry;
936 : : }
937 : :
938 : : /* Insert it into alloc list, not sorted */
939 [ # # ]: 0 : LIST_INSERT_HEAD(&pool->alloc_list, valid_entry, next);
940 : :
941 : 0 : pool->num_free -= valid_entry->len;
942 : 0 : pool->num_alloc += valid_entry->len;
943 : :
944 : 0 : return valid_entry->base + pool->base;
945 : : }
946 : :
947 : : static void
948 : 0 : ice_res_pool_destroy(struct ice_res_pool_info *pool)
949 : : {
950 : : struct pool_entry *entry, *next_entry;
951 : :
952 [ # # ]: 0 : if (!pool)
953 : : return;
954 : :
955 [ # # ]: 0 : for (entry = LIST_FIRST(&pool->alloc_list); entry; entry = next_entry) {
956 : 0 : next_entry = LIST_NEXT(entry, next);
957 [ # # ]: 0 : LIST_REMOVE(entry, next);
958 : 0 : rte_free(entry);
959 : : }
960 : :
961 [ # # ]: 0 : for (entry = LIST_FIRST(&pool->free_list); entry; entry = next_entry) {
962 : 0 : next_entry = LIST_NEXT(entry, next);
963 [ # # ]: 0 : LIST_REMOVE(entry, next);
964 : 0 : rte_free(entry);
965 : : }
966 : :
967 : 0 : pool->num_free = 0;
968 : 0 : pool->num_alloc = 0;
969 : 0 : pool->base = 0;
970 : 0 : LIST_INIT(&pool->alloc_list);
971 : 0 : LIST_INIT(&pool->free_list);
972 : : }
973 : :
974 : : static void
975 : : ice_vsi_config_default_rss(struct ice_aqc_vsi_props *info)
976 : : {
977 : : /* Set VSI LUT selection */
978 : : info->q_opt_rss = ICE_AQ_VSI_Q_OPT_RSS_LUT_VSI &
979 : : ICE_AQ_VSI_Q_OPT_RSS_LUT_M;
980 : : /* Set Hash scheme */
981 : : info->q_opt_rss |= ICE_AQ_VSI_Q_OPT_RSS_TPLZ &
982 : : ICE_AQ_VSI_Q_OPT_RSS_HASH_M;
983 : : /* enable TC */
984 : 0 : info->q_opt_tc = ICE_AQ_VSI_Q_OPT_TC_OVR_M;
985 : : }
986 : :
987 : : static int
988 : 0 : ice_vsi_config_tc_queue_mapping(struct ice_hw *hw, struct ice_vsi *vsi,
989 : : struct ice_aqc_vsi_props *info,
990 : : uint8_t enabled_tcmap)
991 : : {
992 : : uint16_t fls, qp_idx;
993 : :
994 : : /* default tc 0 now. Multi-TC supporting need to be done later.
995 : : * Configure TC and queue mapping parameters, for enabled TC,
996 : : * allocate qpnum_per_tc queues to this traffic.
997 : : */
998 [ # # ]: 0 : if (enabled_tcmap != 0x01) {
999 : 0 : PMD_INIT_LOG(ERR, "only TC0 is supported");
1000 : 0 : return -ENOTSUP;
1001 : : }
1002 : :
1003 : : /* vector 0 is reserved and 1 vector for ctrl vsi */
1004 [ # # ]: 0 : if (vsi->adapter->hw.func_caps.common_cap.num_msix_vectors < 2) {
1005 : 0 : vsi->nb_qps = 0;
1006 : : } else {
1007 : 0 : vsi->nb_qps = RTE_MIN(vsi->nb_qps, ICE_MAX_Q_PER_TC);
1008 : 0 : vsi->nb_qps = RTE_MIN(vsi->nb_qps,
1009 : : (uint16_t)vsi->adapter->hw.func_caps.common_cap.num_msix_vectors - 2);
1010 : :
1011 : : /* cap max QPs to what the HW reports as num-children for each layer.
1012 : : * Multiply num_children for each layer from the entry_point layer to
1013 : : * the qgroup, or second-last layer.
1014 : : * Avoid any potential overflow by using uint32_t type and breaking loop
1015 : : * once we have a number greater than the already configured max.
1016 : : */
1017 : : uint32_t max_sched_vsi_nodes = 1;
1018 [ # # ]: 0 : for (uint8_t i = hw->sw_entry_point_layer; i < hw->num_tx_sched_layers - 1; i++) {
1019 : 0 : max_sched_vsi_nodes *= hw->max_children[i];
1020 [ # # ]: 0 : if (max_sched_vsi_nodes >= vsi->nb_qps)
1021 : : break;
1022 : : }
1023 : 0 : vsi->nb_qps = RTE_MIN(vsi->nb_qps, max_sched_vsi_nodes);
1024 : : }
1025 : :
1026 : : /* nb_qps(hex) -> fls */
1027 : : /* 0000 -> 0 */
1028 : : /* 0001 -> 0 */
1029 : : /* 0002 -> 1 */
1030 : : /* 0003 ~ 0004 -> 2 */
1031 : : /* 0005 ~ 0008 -> 3 */
1032 : : /* 0009 ~ 0010 -> 4 */
1033 : : /* 0011 ~ 0020 -> 5 */
1034 : : /* 0021 ~ 0040 -> 6 */
1035 : : /* 0041 ~ 0080 -> 7 */
1036 : : /* 0081 ~ 0100 -> 8 */
1037 [ # # # # ]: 0 : fls = (vsi->nb_qps == 0) ? 0 : rte_fls_u32(vsi->nb_qps - 1);
1038 : :
1039 : : qp_idx = 0;
1040 : : /* Set tc and queue mapping with VSI */
1041 : 0 : info->tc_mapping[0] = rte_cpu_to_le_16((qp_idx <<
1042 : : ICE_AQ_VSI_TC_Q_OFFSET_S) |
1043 : : (fls << ICE_AQ_VSI_TC_Q_NUM_S));
1044 : :
1045 : : /* Associate queue number with VSI */
1046 : 0 : info->mapping_flags |= rte_cpu_to_le_16(ICE_AQ_VSI_Q_MAP_CONTIG);
1047 : 0 : info->q_mapping[0] = rte_cpu_to_le_16(vsi->base_queue);
1048 : 0 : info->q_mapping[1] = rte_cpu_to_le_16(vsi->nb_qps);
1049 : 0 : info->valid_sections |=
1050 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_RXQ_MAP_VALID);
1051 : : /* Set the info.ingress_table and info.egress_table
1052 : : * for UP translate table. Now just set it to 1:1 map by default
1053 : : * -- 0b 111 110 101 100 011 010 001 000 == 0xFAC688
1054 : : */
1055 : : #define ICE_TC_QUEUE_TABLE_DFLT 0x00FAC688
1056 : 0 : info->ingress_table = rte_cpu_to_le_32(ICE_TC_QUEUE_TABLE_DFLT);
1057 : 0 : info->egress_table = rte_cpu_to_le_32(ICE_TC_QUEUE_TABLE_DFLT);
1058 : 0 : info->outer_up_table = rte_cpu_to_le_32(ICE_TC_QUEUE_TABLE_DFLT);
1059 : 0 : return 0;
1060 : : }
1061 : :
1062 : : static int
1063 : 0 : ice_init_mac_address(struct rte_eth_dev *dev)
1064 : : {
1065 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1066 : 0 : struct ice_adapter *ad = (struct ice_adapter *)hw->back;
1067 : :
1068 [ # # ]: 0 : if (!rte_is_unicast_ether_addr
1069 [ # # ]: 0 : ((struct rte_ether_addr *)hw->port_info[0].mac.lan_addr)) {
1070 : 0 : PMD_INIT_LOG(ERR, "Invalid MAC address");
1071 : 0 : return -EINVAL;
1072 : : }
1073 : :
1074 : : rte_ether_addr_copy(
1075 : : (struct rte_ether_addr *)hw->port_info[0].mac.lan_addr,
1076 : : (struct rte_ether_addr *)hw->port_info[0].mac.perm_addr);
1077 : :
1078 : 0 : dev->data->mac_addrs =
1079 : 0 : rte_zmalloc(NULL, sizeof(struct rte_ether_addr) * ICE_NUM_MACADDR_MAX, 0);
1080 [ # # ]: 0 : if (!dev->data->mac_addrs) {
1081 : 0 : PMD_INIT_LOG(ERR,
1082 : : "Failed to allocate memory to store mac address");
1083 : 0 : return -ENOMEM;
1084 : : }
1085 : : /* store it to dev data */
1086 [ # # ]: 0 : if (ad->devargs.default_mac_disable != 1)
1087 : 0 : rte_ether_addr_copy((struct rte_ether_addr *)hw->port_info[0].mac.perm_addr,
1088 : : &dev->data->mac_addrs[0]);
1089 : : return 0;
1090 : : }
1091 : :
1092 : : /* Find out specific MAC filter */
1093 : : static struct ice_mac_filter *
1094 : : ice_find_mac_filter(struct ice_vsi *vsi, struct rte_ether_addr *macaddr)
1095 : : {
1096 : : struct ice_mac_filter *f;
1097 : :
1098 [ # # # # ]: 0 : TAILQ_FOREACH(f, &vsi->mac_list, next) {
1099 [ # # # # ]: 0 : if (rte_is_same_ether_addr(macaddr, &f->mac_info.mac_addr))
1100 : : return f;
1101 : : }
1102 : :
1103 : : return NULL;
1104 : : }
1105 : :
1106 : : static int
1107 : 0 : ice_add_mac_filter(struct ice_vsi *vsi, struct rte_ether_addr *mac_addr)
1108 : : {
1109 : : struct ice_fltr_list_entry *m_list_itr = NULL;
1110 : : struct ice_mac_filter *f;
1111 : : struct LIST_HEAD_TYPE list_head;
1112 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
1113 : 0 : struct ice_adapter *ad = (struct ice_adapter *)hw->back;
1114 : : int ret = 0;
1115 : :
1116 [ # # # # ]: 0 : if (ad->devargs.default_mac_disable == 1 && rte_is_same_ether_addr(mac_addr,
1117 [ # # ]: 0 : (struct rte_ether_addr *)hw->port_info[0].mac.perm_addr)) {
1118 : 0 : PMD_DRV_LOG(ERR, "This Default MAC filter is disabled.");
1119 : 0 : return 0;
1120 : : }
1121 : : /* If it's added and configured, return */
1122 : : f = ice_find_mac_filter(vsi, mac_addr);
1123 [ # # ]: 0 : if (f) {
1124 : 0 : PMD_DRV_LOG(INFO, "This MAC filter already exists.");
1125 : 0 : return 0;
1126 : : }
1127 : :
1128 : 0 : INIT_LIST_HEAD(&list_head);
1129 : :
1130 : : m_list_itr = (struct ice_fltr_list_entry *)
1131 : 0 : ice_malloc(hw, sizeof(*m_list_itr));
1132 [ # # ]: 0 : if (!m_list_itr) {
1133 : : ret = -ENOMEM;
1134 : 0 : goto DONE;
1135 : : }
1136 [ # # ]: 0 : ice_memcpy(m_list_itr->fltr_info.l_data.mac.mac_addr,
1137 : : mac_addr, ETH_ALEN, ICE_NONDMA_TO_NONDMA);
1138 : 0 : m_list_itr->fltr_info.src_id = ICE_SRC_ID_VSI;
1139 : 0 : m_list_itr->fltr_info.fltr_act = ICE_FWD_TO_VSI;
1140 : 0 : m_list_itr->fltr_info.lkup_type = ICE_SW_LKUP_MAC;
1141 : 0 : m_list_itr->fltr_info.flag = ICE_FLTR_TX;
1142 : 0 : m_list_itr->fltr_info.vsi_handle = vsi->idx;
1143 : :
1144 [ # # ]: 0 : LIST_ADD(&m_list_itr->list_entry, &list_head);
1145 : :
1146 : : /* Add the mac */
1147 : 0 : ret = ice_add_mac(hw, &list_head);
1148 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1149 : 0 : PMD_DRV_LOG(ERR, "Failed to add MAC filter");
1150 : : ret = -EINVAL;
1151 : 0 : goto DONE;
1152 : : }
1153 : : /* Add the mac addr into mac list */
1154 : 0 : f = rte_zmalloc(NULL, sizeof(*f), 0);
1155 [ # # ]: 0 : if (!f) {
1156 : 0 : PMD_DRV_LOG(ERR, "failed to allocate memory");
1157 : : ret = -ENOMEM;
1158 : 0 : goto DONE;
1159 : : }
1160 : : rte_ether_addr_copy(mac_addr, &f->mac_info.mac_addr);
1161 : 0 : TAILQ_INSERT_TAIL(&vsi->mac_list, f, next);
1162 : 0 : vsi->mac_num++;
1163 : :
1164 : : ret = 0;
1165 : :
1166 : 0 : DONE:
1167 : 0 : rte_free(m_list_itr);
1168 : 0 : return ret;
1169 : : }
1170 : :
1171 : : static int
1172 : 0 : ice_remove_mac_filter(struct ice_vsi *vsi, struct rte_ether_addr *mac_addr)
1173 : : {
1174 : : struct ice_fltr_list_entry *m_list_itr = NULL;
1175 : : struct ice_mac_filter *f;
1176 : : struct LIST_HEAD_TYPE list_head;
1177 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
1178 : : int ret = 0;
1179 : :
1180 : : /* Can't find it, return an error */
1181 : : f = ice_find_mac_filter(vsi, mac_addr);
1182 [ # # ]: 0 : if (!f)
1183 : : return -EINVAL;
1184 : :
1185 : 0 : INIT_LIST_HEAD(&list_head);
1186 : :
1187 : : m_list_itr = (struct ice_fltr_list_entry *)
1188 : 0 : ice_malloc(hw, sizeof(*m_list_itr));
1189 [ # # ]: 0 : if (!m_list_itr) {
1190 : : ret = -ENOMEM;
1191 : 0 : goto DONE;
1192 : : }
1193 [ # # ]: 0 : ice_memcpy(m_list_itr->fltr_info.l_data.mac.mac_addr,
1194 : : mac_addr, ETH_ALEN, ICE_NONDMA_TO_NONDMA);
1195 : 0 : m_list_itr->fltr_info.src_id = ICE_SRC_ID_VSI;
1196 : 0 : m_list_itr->fltr_info.fltr_act = ICE_FWD_TO_VSI;
1197 : 0 : m_list_itr->fltr_info.lkup_type = ICE_SW_LKUP_MAC;
1198 : 0 : m_list_itr->fltr_info.flag = ICE_FLTR_TX;
1199 : 0 : m_list_itr->fltr_info.vsi_handle = vsi->idx;
1200 : :
1201 [ # # ]: 0 : LIST_ADD(&m_list_itr->list_entry, &list_head);
1202 : :
1203 : : /* remove the mac filter */
1204 : 0 : ret = ice_remove_mac(hw, &list_head);
1205 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1206 : 0 : PMD_DRV_LOG(ERR, "Failed to remove MAC filter");
1207 : : ret = -EINVAL;
1208 : 0 : goto DONE;
1209 : : }
1210 : :
1211 : : /* Remove the mac addr from mac list */
1212 [ # # ]: 0 : TAILQ_REMOVE(&vsi->mac_list, f, next);
1213 : 0 : rte_free(f);
1214 : 0 : vsi->mac_num--;
1215 : :
1216 : : ret = 0;
1217 : 0 : DONE:
1218 : 0 : rte_free(m_list_itr);
1219 : 0 : return ret;
1220 : : }
1221 : :
1222 : : /* Find out specific VLAN filter */
1223 : : static struct ice_vlan_filter *
1224 : : ice_find_vlan_filter(struct ice_vsi *vsi, struct ice_vlan *vlan)
1225 : : {
1226 : : struct ice_vlan_filter *f;
1227 : :
1228 [ # # # # ]: 0 : TAILQ_FOREACH(f, &vsi->vlan_list, next) {
1229 [ # # # # ]: 0 : if (vlan->tpid == f->vlan_info.vlan.tpid &&
1230 [ # # # # ]: 0 : vlan->vid == f->vlan_info.vlan.vid)
1231 : : return f;
1232 : : }
1233 : :
1234 : : return NULL;
1235 : : }
1236 : :
1237 : : static int
1238 : 0 : ice_add_vlan_filter(struct ice_vsi *vsi, struct ice_vlan *vlan)
1239 : : {
1240 : : struct ice_fltr_list_entry *v_list_itr = NULL;
1241 : : struct ice_vlan_filter *f;
1242 : : struct LIST_HEAD_TYPE list_head;
1243 : : struct ice_hw *hw;
1244 : : int ret = 0;
1245 : :
1246 [ # # # # ]: 0 : if (!vsi || vlan->vid > RTE_ETHER_MAX_VLAN_ID)
1247 : : return -EINVAL;
1248 : :
1249 : 0 : hw = ICE_VSI_TO_HW(vsi);
1250 : :
1251 : : /* If it's added and configured, return. */
1252 : : f = ice_find_vlan_filter(vsi, vlan);
1253 [ # # ]: 0 : if (f) {
1254 : 0 : PMD_DRV_LOG(INFO, "This VLAN filter already exists.");
1255 : 0 : return 0;
1256 : : }
1257 : :
1258 [ # # ]: 0 : if (!vsi->vlan_anti_spoof_on && !vsi->vlan_filter_on)
1259 : : return 0;
1260 : :
1261 : 0 : INIT_LIST_HEAD(&list_head);
1262 : :
1263 : : v_list_itr = (struct ice_fltr_list_entry *)
1264 : 0 : ice_malloc(hw, sizeof(*v_list_itr));
1265 [ # # ]: 0 : if (!v_list_itr) {
1266 : : ret = -ENOMEM;
1267 : 0 : goto DONE;
1268 : : }
1269 : 0 : v_list_itr->fltr_info.l_data.vlan.vlan_id = vlan->vid;
1270 : 0 : v_list_itr->fltr_info.l_data.vlan.tpid = vlan->tpid;
1271 : 0 : v_list_itr->fltr_info.l_data.vlan.tpid_valid = true;
1272 : 0 : v_list_itr->fltr_info.src_id = ICE_SRC_ID_VSI;
1273 : 0 : v_list_itr->fltr_info.fltr_act = ICE_FWD_TO_VSI;
1274 : 0 : v_list_itr->fltr_info.lkup_type = ICE_SW_LKUP_VLAN;
1275 : 0 : v_list_itr->fltr_info.flag = ICE_FLTR_TX;
1276 : 0 : v_list_itr->fltr_info.vsi_handle = vsi->idx;
1277 : :
1278 [ # # ]: 0 : LIST_ADD(&v_list_itr->list_entry, &list_head);
1279 : :
1280 : : /* Add the vlan */
1281 : 0 : ret = ice_add_vlan(hw, &list_head);
1282 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1283 : 0 : PMD_DRV_LOG(ERR, "Failed to add VLAN filter");
1284 : : ret = -EINVAL;
1285 : 0 : goto DONE;
1286 : : }
1287 : :
1288 : : /* Add vlan into vlan list */
1289 : 0 : f = rte_zmalloc(NULL, sizeof(*f), 0);
1290 [ # # ]: 0 : if (!f) {
1291 : 0 : PMD_DRV_LOG(ERR, "failed to allocate memory");
1292 : : ret = -ENOMEM;
1293 : 0 : goto DONE;
1294 : : }
1295 : 0 : f->vlan_info.vlan.tpid = vlan->tpid;
1296 : 0 : f->vlan_info.vlan.vid = vlan->vid;
1297 : 0 : TAILQ_INSERT_TAIL(&vsi->vlan_list, f, next);
1298 : 0 : vsi->vlan_num++;
1299 : :
1300 : : ret = 0;
1301 : :
1302 : 0 : DONE:
1303 : 0 : rte_free(v_list_itr);
1304 : 0 : return ret;
1305 : : }
1306 : :
1307 : : static int
1308 : 0 : ice_remove_vlan_filter(struct ice_vsi *vsi, struct ice_vlan *vlan)
1309 : : {
1310 : : struct ice_fltr_list_entry *v_list_itr = NULL;
1311 : : struct ice_vlan_filter *f;
1312 : : struct LIST_HEAD_TYPE list_head;
1313 : : struct ice_hw *hw;
1314 : : int ret = 0;
1315 : :
1316 [ # # # # ]: 0 : if (!vsi || vlan->vid > RTE_ETHER_MAX_VLAN_ID)
1317 : : return -EINVAL;
1318 : :
1319 : 0 : hw = ICE_VSI_TO_HW(vsi);
1320 : :
1321 : : /* Can't find it, return an error */
1322 : : f = ice_find_vlan_filter(vsi, vlan);
1323 [ # # ]: 0 : if (!f)
1324 : : return -EINVAL;
1325 : :
1326 : 0 : INIT_LIST_HEAD(&list_head);
1327 : :
1328 : : v_list_itr = (struct ice_fltr_list_entry *)
1329 : 0 : ice_malloc(hw, sizeof(*v_list_itr));
1330 [ # # ]: 0 : if (!v_list_itr) {
1331 : : ret = -ENOMEM;
1332 : 0 : goto DONE;
1333 : : }
1334 : :
1335 : 0 : v_list_itr->fltr_info.l_data.vlan.vlan_id = vlan->vid;
1336 : 0 : v_list_itr->fltr_info.l_data.vlan.tpid = vlan->tpid;
1337 : 0 : v_list_itr->fltr_info.l_data.vlan.tpid_valid = true;
1338 : 0 : v_list_itr->fltr_info.src_id = ICE_SRC_ID_VSI;
1339 : 0 : v_list_itr->fltr_info.fltr_act = ICE_FWD_TO_VSI;
1340 : 0 : v_list_itr->fltr_info.lkup_type = ICE_SW_LKUP_VLAN;
1341 : 0 : v_list_itr->fltr_info.flag = ICE_FLTR_TX;
1342 : 0 : v_list_itr->fltr_info.vsi_handle = vsi->idx;
1343 : :
1344 [ # # ]: 0 : LIST_ADD(&v_list_itr->list_entry, &list_head);
1345 : :
1346 : : /* remove the vlan filter */
1347 : 0 : ret = ice_remove_vlan(hw, &list_head);
1348 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1349 : 0 : PMD_DRV_LOG(ERR, "Failed to remove VLAN filter");
1350 : : ret = -EINVAL;
1351 : 0 : goto DONE;
1352 : : }
1353 : :
1354 : : /* Remove the vlan id from vlan list */
1355 [ # # ]: 0 : TAILQ_REMOVE(&vsi->vlan_list, f, next);
1356 : 0 : rte_free(f);
1357 : 0 : vsi->vlan_num--;
1358 : :
1359 : : ret = 0;
1360 : 0 : DONE:
1361 : 0 : rte_free(v_list_itr);
1362 : 0 : return ret;
1363 : : }
1364 : :
1365 : : static int
1366 : 0 : ice_remove_all_mac_vlan_filters(struct ice_vsi *vsi)
1367 : : {
1368 : : struct ice_mac_filter *m_f;
1369 : : struct ice_vlan_filter *v_f;
1370 : : void *temp;
1371 : : int ret = 0;
1372 : :
1373 [ # # # # ]: 0 : if (!vsi || !vsi->mac_num)
1374 : : return -EINVAL;
1375 : :
1376 [ # # ]: 0 : RTE_TAILQ_FOREACH_SAFE(m_f, &vsi->mac_list, next, temp) {
1377 : 0 : ret = ice_remove_mac_filter(vsi, &m_f->mac_info.mac_addr);
1378 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1379 : : ret = -EINVAL;
1380 : 0 : goto DONE;
1381 : : }
1382 : : }
1383 : :
1384 [ # # ]: 0 : if (vsi->vlan_num == 0)
1385 : : return 0;
1386 : :
1387 [ # # ]: 0 : RTE_TAILQ_FOREACH_SAFE(v_f, &vsi->vlan_list, next, temp) {
1388 : 0 : ret = ice_remove_vlan_filter(vsi, &v_f->vlan_info.vlan);
1389 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1390 : : ret = -EINVAL;
1391 : 0 : goto DONE;
1392 : : }
1393 : : }
1394 : :
1395 : 0 : DONE:
1396 : : return ret;
1397 : : }
1398 : :
1399 : : /* Enable IRQ0 */
1400 : : static void
1401 : 0 : ice_pf_enable_irq0(struct ice_hw *hw)
1402 : : {
1403 : : /* reset the registers */
1404 : 0 : ICE_WRITE_REG(hw, PFINT_OICR_ENA, 0);
1405 : 0 : ICE_READ_REG(hw, PFINT_OICR);
1406 : :
1407 : : /* Enable all OICR causes except link-state-change: LSC is delivered
1408 : : * as an unsolicited AdminQ get-link-status notification.
1409 : : */
1410 : 0 : ICE_WRITE_REG(hw, PFINT_OICR_ENA,
1411 : : (uint32_t)(PFINT_OICR_ENA_INT_ENA_M &
1412 : : (~PFINT_OICR_LINK_STAT_CHANGE_M)));
1413 : :
1414 : 0 : ICE_WRITE_REG(hw, PFINT_OICR_CTL,
1415 : : (0 & PFINT_OICR_CTL_MSIX_INDX_M) |
1416 : : ((0 << PFINT_OICR_CTL_ITR_INDX_S) &
1417 : : PFINT_OICR_CTL_ITR_INDX_M) |
1418 : : PFINT_OICR_CTL_CAUSE_ENA_M);
1419 : :
1420 : 0 : ICE_WRITE_REG(hw, PFINT_FW_CTL,
1421 : : (0 & PFINT_FW_CTL_MSIX_INDX_M) |
1422 : : ((0 << PFINT_FW_CTL_ITR_INDX_S) &
1423 : : PFINT_FW_CTL_ITR_INDX_M) |
1424 : : PFINT_FW_CTL_CAUSE_ENA_M);
1425 : :
1426 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(0),
1427 : : GLINT_DYN_CTL_INTENA_M |
1428 : : GLINT_DYN_CTL_CLEARPBA_M |
1429 : : GLINT_DYN_CTL_ITR_INDX_M);
1430 : :
1431 : 0 : ice_flush(hw);
1432 : 0 : }
1433 : :
1434 : : /* Disable IRQ0 */
1435 : : static void
1436 : : ice_pf_disable_irq0(struct ice_hw *hw)
1437 : : {
1438 : : /* Disable all interrupt types */
1439 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(0), GLINT_DYN_CTL_WB_ON_ITR_M);
1440 : 0 : ice_flush(hw);
1441 : : }
1442 : :
1443 : : static void
1444 : 0 : ice_handle_aq_msg(struct rte_eth_dev *dev)
1445 : : {
1446 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1447 : 0 : struct ice_ctl_q_info *cq = &hw->adminq;
1448 : 0 : unsigned char buf[ICE_AQ_MAX_BUF_LEN] = {0};
1449 : 0 : struct ice_rq_event_info event = {
1450 : : .msg_buf = buf,
1451 : : .buf_len = sizeof(buf),
1452 : : };
1453 : : uint16_t pending, opcode;
1454 : : int ret;
1455 : :
1456 : 0 : pending = 1;
1457 [ # # ]: 0 : while (pending) {
1458 : 0 : ret = ice_clean_rq_elem(hw, cq, &event, &pending);
1459 : :
1460 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1461 [ # # ]: 0 : if (hw->adminq.sq_last_status != 0)
1462 : 0 : PMD_DRV_LOG(INFO, "Failed to read msg from AdminQ, adminq_err: %u",
1463 : : hw->adminq.sq_last_status);
1464 : : break;
1465 : : }
1466 : 0 : opcode = rte_le_to_cpu_16(event.desc.opcode);
1467 : :
1468 [ # # ]: 0 : switch (opcode) {
1469 : 0 : case ice_aqc_opc_get_link_status:
1470 : 0 : ret = ice_link_update(dev, 0);
1471 [ # # ]: 0 : if (!ret)
1472 : 0 : rte_eth_dev_callback_process
1473 : : (dev, RTE_ETH_EVENT_INTR_LSC, NULL);
1474 : : break;
1475 : 0 : default:
1476 : 0 : PMD_DRV_LOG(DEBUG, "Request %u is not supported yet",
1477 : : opcode);
1478 : 0 : break;
1479 : : }
1480 : : }
1481 : 0 : }
1482 : :
1483 : : /*
1484 : : * Alarm-based AdminQ polling handler that drains the AdminQ to process
1485 : : * async events, then re-arms itself.
1486 : : *
1487 : : * @param param
1488 : : * The address of parameter (struct rte_eth_dev *) registered before.
1489 : : *
1490 : : * @return
1491 : : * void
1492 : : */
1493 : : static void
1494 : 0 : ice_aq_alarm_handler(void *param)
1495 : : {
1496 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
1497 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
1498 : :
1499 [ # # ]: 0 : if (!pf->adapter_stopped) {
1500 : 0 : ice_handle_aq_msg(dev);
1501 : 0 : rte_eal_alarm_set(ICE_AQ_ALARM_INTERVAL, ice_aq_alarm_handler, dev);
1502 : : }
1503 : 0 : }
1504 : :
1505 : : /**
1506 : : * Interrupt handler triggered by NIC for handling
1507 : : * specific interrupt.
1508 : : *
1509 : : * @param handle
1510 : : * Pointer to interrupt handle.
1511 : : * @param param
1512 : : * The address of parameter (struct rte_eth_dev *) registered before.
1513 : : *
1514 : : * @return
1515 : : * void
1516 : : */
1517 : : static void
1518 : 0 : ice_interrupt_handler(void *param)
1519 : : {
1520 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
1521 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1522 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
1523 : : uint32_t oicr;
1524 : : uint32_t reg;
1525 : : uint8_t pf_num;
1526 : : uint8_t event;
1527 : : uint16_t queue;
1528 : :
1529 : : /* Disable interrupt */
1530 : : ice_pf_disable_irq0(hw);
1531 : :
1532 : : /* read out interrupt causes */
1533 : 0 : oicr = ICE_READ_REG(hw, PFINT_OICR);
1534 : :
1535 : : /* No interrupt event indicated */
1536 [ # # ]: 0 : if (!(oicr & PFINT_OICR_INTEVENT_M)) {
1537 : 0 : PMD_DRV_LOG(INFO, "No interrupt event");
1538 : 0 : goto done;
1539 : : }
1540 : :
1541 : : /* Always drain the AdminQ on any misc interrupt. */
1542 : 0 : ice_handle_aq_msg(dev);
1543 : :
1544 [ # # ]: 0 : if (oicr & PFINT_OICR_MAL_DETECT_M) {
1545 : 0 : PMD_DRV_LOG(WARNING, "OICR: MDD event");
1546 : 0 : reg = ICE_READ_REG(hw, GL_MDET_TX_PQM);
1547 [ # # ]: 0 : if (reg & GL_MDET_TX_PQM_VALID_M) {
1548 : 0 : pf_num = (reg & GL_MDET_TX_PQM_PF_NUM_M) >>
1549 : : GL_MDET_TX_PQM_PF_NUM_S;
1550 : 0 : event = (reg & GL_MDET_TX_PQM_MAL_TYPE_M) >>
1551 : : GL_MDET_TX_PQM_MAL_TYPE_S;
1552 : 0 : queue = (reg & GL_MDET_TX_PQM_QNUM_M) >>
1553 : : GL_MDET_TX_PQM_QNUM_S;
1554 : :
1555 : 0 : PMD_DRV_LOG(WARNING, "Malicious Driver Detection event "
1556 : : "%d by PQM on TX queue %d PF# %d",
1557 : : event, queue, pf_num);
1558 : : }
1559 : :
1560 : 0 : reg = ICE_READ_REG(hw, GL_MDET_TX_TCLAN);
1561 [ # # ]: 0 : if (reg & GL_MDET_TX_TCLAN_VALID_M) {
1562 : 0 : pf_num = (reg & GL_MDET_TX_TCLAN_PF_NUM_M) >>
1563 : : GL_MDET_TX_TCLAN_PF_NUM_S;
1564 : 0 : event = (reg & GL_MDET_TX_TCLAN_MAL_TYPE_M) >>
1565 : : GL_MDET_TX_TCLAN_MAL_TYPE_S;
1566 : 0 : queue = (reg & GL_MDET_TX_TCLAN_QNUM_M) >>
1567 : : GL_MDET_TX_TCLAN_QNUM_S;
1568 : :
1569 : 0 : PMD_DRV_LOG(WARNING, "Malicious Driver Detection event "
1570 : : "%d by TCLAN on TX queue %d PF# %d",
1571 : : event, queue, pf_num);
1572 : : }
1573 : :
1574 : 0 : reg = ICE_READ_REG(hw, GL_MDET_TX_TDPU);
1575 [ # # ]: 0 : if (reg & GL_MDET_TX_TDPU_VALID_M) {
1576 : 0 : pf_num = (reg & GL_MDET_TX_TDPU_PF_NUM_M) >>
1577 : : GL_MDET_TX_TDPU_PF_NUM_S;
1578 : 0 : event = (reg & GL_MDET_TX_TDPU_MAL_TYPE_M) >>
1579 : : GL_MDET_TX_TDPU_MAL_TYPE_S;
1580 : 0 : queue = (reg & GL_MDET_TX_TDPU_QNUM_M) >>
1581 : : GL_MDET_TX_TDPU_QNUM_S;
1582 : :
1583 : 0 : PMD_DRV_LOG(WARNING, "Malicious Driver Detection event "
1584 : : "%d by TDPU on TX queue %d PF# %d",
1585 : : event, queue, pf_num);
1586 : : }
1587 : : }
1588 : 0 : done:
1589 : : /* Enable interrupt */
1590 : 0 : ice_pf_enable_irq0(hw);
1591 : 0 : rte_intr_ack(pci_dev->intr_handle);
1592 : :
1593 : : /* Re-drain AdminQ to catch events that arrived during the CLEARPBA window */
1594 : 0 : ice_handle_aq_msg(dev);
1595 : 0 : }
1596 : :
1597 : : static void
1598 : 0 : ice_init_proto_xtr(struct rte_eth_dev *dev)
1599 : : {
1600 : 0 : struct ice_adapter *ad =
1601 : 0 : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1602 : : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
1603 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
1604 : : const struct proto_xtr_ol_flag *ol_flag;
1605 : : bool proto_xtr_enable = false;
1606 : : int offset, field_offs;
1607 : : uint16_t i;
1608 : :
1609 : 0 : pf->proto_xtr = rte_zmalloc(NULL, pf->lan_nb_qps, 0);
1610 [ # # ]: 0 : if (unlikely(pf->proto_xtr == NULL)) {
1611 : 0 : PMD_DRV_LOG(ERR, "No memory for setting up protocol extraction table");
1612 : 0 : return;
1613 : : }
1614 : :
1615 [ # # ]: 0 : for (i = 0; i < pf->lan_nb_qps; i++) {
1616 [ # # ]: 0 : pf->proto_xtr[i] = ad->devargs.proto_xtr[i] != PROTO_XTR_NONE ?
1617 : : ad->devargs.proto_xtr[i] :
1618 : : ad->devargs.proto_xtr_dflt;
1619 : :
1620 [ # # ]: 0 : if (pf->proto_xtr[i] != PROTO_XTR_NONE) {
1621 : : uint8_t type = pf->proto_xtr[i];
1622 : :
1623 : 0 : ice_proto_xtr_ol_flag_params[type].required = true;
1624 : : proto_xtr_enable = true;
1625 : : }
1626 : : }
1627 : :
1628 [ # # ]: 0 : if (likely(!proto_xtr_enable)) {
1629 : 0 : ad->devargs.xtr_field_offs = -1;
1630 : 0 : return;
1631 : : }
1632 : :
1633 : 0 : ice_check_proto_xtr_support(hw);
1634 : :
1635 : : /*check mbuf dynfield*/
1636 : 0 : field_offs = rte_mbuf_dynfield_lookup(ad->devargs.xtr_field_name, NULL);
1637 [ # # ]: 0 : if (ad->devargs.xtr_field_offs == field_offs) {
1638 : 0 : PMD_DRV_LOG(DEBUG,
1639 : : "Protocol extraction metadata offset in mbuf is : %d",
1640 : : ad->devargs.xtr_field_offs);
1641 : : } else {
1642 : 0 : PMD_DRV_LOG(ERR, "Invalid field offset or name, no match dynfield, [%d],[%s]",
1643 : : ad->devargs.xtr_field_offs, ad->devargs.xtr_field_name);
1644 : 0 : ad->devargs.xtr_field_offs = -1;
1645 : 0 : return;
1646 : : }
1647 : :
1648 : 0 : PMD_DRV_LOG(DEBUG,
1649 : : "Protocol extraction metadata offset in mbuf is : %d",
1650 : : ad->devargs.xtr_field_offs);
1651 : :
1652 [ # # ]: 0 : for (i = 0; i < RTE_DIM(ice_proto_xtr_ol_flag_params); i++) {
1653 : 0 : ol_flag = &ice_proto_xtr_ol_flag_params[i];
1654 : :
1655 : 0 : ad->devargs.xtr_flag_offs[i] = 0xff;
1656 : :
1657 [ # # ]: 0 : if (!ol_flag->required)
1658 : 0 : continue;
1659 : :
1660 [ # # ]: 0 : if (!ice_proto_xtr_hw_support[i]) {
1661 : 0 : PMD_DRV_LOG(ERR,
1662 : : "Protocol extraction type %u is not supported in hardware",
1663 : : i);
1664 : 0 : ad->devargs.xtr_field_offs = -1;
1665 : 0 : break;
1666 : : }
1667 : :
1668 : 0 : offset = rte_mbuf_dynflag_register(&ol_flag->param);
1669 [ # # ]: 0 : if (unlikely(offset == -1)) {
1670 : 0 : PMD_DRV_LOG(ERR,
1671 : : "Protocol extraction offload '%s' failed to register with error %d",
1672 : : ol_flag->param.name, -rte_errno);
1673 : :
1674 : 0 : ad->devargs.xtr_field_offs = -1;
1675 : 0 : break;
1676 : : }
1677 : :
1678 : 0 : PMD_DRV_LOG(DEBUG,
1679 : : "Protocol extraction offload '%s' offset in mbuf is : %d",
1680 : : ol_flag->param.name, offset);
1681 : :
1682 : 0 : ad->devargs.xtr_flag_offs[i] = offset;
1683 : : }
1684 : : }
1685 : :
1686 : : /* Initialize SW parameters of PF */
1687 : : static int
1688 : 0 : ice_pf_sw_init(struct rte_eth_dev *dev)
1689 : : {
1690 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
1691 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
1692 : :
1693 : 0 : pf->lan_nb_qp_max =
1694 : 0 : (uint16_t)RTE_MIN(hw->func_caps.common_cap.num_txq,
1695 : : hw->func_caps.common_cap.num_rxq);
1696 : :
1697 : 0 : pf->lan_nb_qps = pf->lan_nb_qp_max;
1698 : :
1699 : 0 : ice_init_proto_xtr(dev);
1700 : :
1701 [ # # ]: 0 : if (hw->func_caps.fd_fltr_guar > 0 ||
1702 [ # # ]: 0 : hw->func_caps.fd_fltr_best_effort > 0) {
1703 : 0 : pf->flags |= ICE_FLAG_FDIR;
1704 : 0 : pf->fdir_nb_qps = ICE_DEFAULT_QP_NUM_FDIR;
1705 : 0 : pf->lan_nb_qps = pf->lan_nb_qp_max - pf->fdir_nb_qps;
1706 : : } else {
1707 : 0 : pf->fdir_nb_qps = 0;
1708 : : }
1709 : 0 : pf->fdir_qp_offset = 0;
1710 : :
1711 : 0 : return 0;
1712 : : }
1713 : :
1714 : : struct ice_vsi *
1715 : 0 : ice_setup_vsi(struct ice_pf *pf, enum ice_vsi_type type)
1716 : : {
1717 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
1718 : : struct ice_vsi *vsi = NULL;
1719 : : struct ice_vsi_ctx vsi_ctx;
1720 : : int ret;
1721 : 0 : struct rte_ether_addr broadcast = {
1722 : : .addr_bytes = {0xff, 0xff, 0xff, 0xff, 0xff, 0xff} };
1723 : : struct rte_ether_addr mac_addr;
1724 : 0 : uint16_t max_txqs[ICE_MAX_TRAFFIC_CLASS] = { 0 };
1725 : : uint8_t tc_bitmap = 0x1;
1726 : : uint16_t cfg;
1727 : 0 : struct ice_adapter *ad = (struct ice_adapter *)hw->back;
1728 : :
1729 : : /* hw->num_lports = 1 in NIC mode */
1730 : 0 : vsi = rte_zmalloc(NULL, sizeof(struct ice_vsi), 0);
1731 [ # # ]: 0 : if (!vsi)
1732 : : return NULL;
1733 : :
1734 : 0 : vsi->idx = pf->next_vsi_idx;
1735 : 0 : pf->next_vsi_idx++;
1736 : 0 : vsi->type = type;
1737 : 0 : vsi->adapter = ICE_PF_TO_ADAPTER(pf);
1738 : 0 : vsi->max_macaddrs = ICE_NUM_MACADDR_MAX;
1739 : 0 : vsi->vlan_anti_spoof_on = 0;
1740 : 0 : vsi->vlan_filter_on = 1;
1741 : 0 : TAILQ_INIT(&vsi->mac_list);
1742 : 0 : TAILQ_INIT(&vsi->vlan_list);
1743 : :
1744 : : /* Be sync with RTE_ETH_RSS_RETA_SIZE_x maximum value definition */
1745 : 0 : pf->hash_lut_size = hw->func_caps.common_cap.rss_table_size >
1746 : 0 : RTE_ETH_RSS_RETA_SIZE_512 ? RTE_ETH_RSS_RETA_SIZE_512 :
1747 : : hw->func_caps.common_cap.rss_table_size;
1748 : 0 : pf->flags |= ICE_FLAG_RSS_AQ_CAPABLE;
1749 : :
1750 : : /* Defines the type of outer tag expected */
1751 [ # # # ]: 0 : pf->outer_ethertype = RTE_ETHER_TYPE_VLAN;
1752 : :
1753 : : memset(&vsi_ctx, 0, sizeof(vsi_ctx));
1754 [ # # # ]: 0 : switch (type) {
1755 : 0 : case ICE_VSI_PF:
1756 : 0 : vsi->nb_qps = pf->lan_nb_qps;
1757 : 0 : vsi->base_queue = 1;
1758 : : ice_vsi_config_default_rss(&vsi_ctx.info);
1759 : 0 : vsi_ctx.alloc_from_pool = true;
1760 : 0 : vsi_ctx.flags = ICE_AQ_VSI_TYPE_PF;
1761 : : /* switch_id is queried by get_switch_config aq, which is done
1762 : : * by ice_init_hw
1763 : : */
1764 : 0 : vsi_ctx.info.sw_id = hw->port_info->sw_id;
1765 : : /* Source Prune */
1766 [ # # ]: 0 : if (ad->devargs.source_prune != 1) {
1767 : : /* Disable source prune to support VRRP
1768 : : * when source-prune devarg is not set
1769 : : */
1770 : : vsi_ctx.info.sw_flags =
1771 : : ICE_AQ_VSI_SW_FLAG_LOCAL_LB;
1772 : 0 : vsi_ctx.info.sw_flags |=
1773 : : ICE_AQ_VSI_SW_FLAG_SRC_PRUNE;
1774 : : }
1775 : : cfg = ICE_AQ_VSI_PROP_SW_VALID;
1776 : 0 : vsi_ctx.info.valid_sections |= rte_cpu_to_le_16(cfg);
1777 : 0 : vsi_ctx.info.sw_flags2 = ICE_AQ_VSI_SW_FLAG_LAN_ENA;
1778 : : /* Allow all untagged or tagged packets */
1779 : : vsi_ctx.info.inner_vlan_flags = ICE_AQ_VSI_INNER_VLAN_TX_MODE_ALL;
1780 : 0 : vsi_ctx.info.inner_vlan_flags |= ICE_AQ_VSI_INNER_VLAN_EMODE_NOTHING;
1781 : 0 : vsi_ctx.info.q_opt_rss = ICE_AQ_VSI_Q_OPT_RSS_LUT_PF |
1782 : : ICE_AQ_VSI_Q_OPT_RSS_TPLZ;
1783 [ # # ]: 0 : if (ice_is_dvm_ena(hw)) {
1784 : : vsi_ctx.info.outer_vlan_flags =
1785 : : (ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ALL <<
1786 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_S) &
1787 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_M;
1788 : : vsi_ctx.info.outer_vlan_flags |=
1789 : : (ICE_AQ_VSI_OUTER_TAG_VLAN_8100 <<
1790 : : ICE_AQ_VSI_OUTER_TAG_TYPE_S) &
1791 : : ICE_AQ_VSI_OUTER_TAG_TYPE_M;
1792 : 0 : vsi_ctx.info.outer_vlan_flags |=
1793 : : (ICE_AQ_VSI_OUTER_VLAN_EMODE_NOTHING <<
1794 : : ICE_AQ_VSI_OUTER_VLAN_EMODE_S);
1795 : : }
1796 : :
1797 : : /* FDIR */
1798 : : cfg = ICE_AQ_VSI_PROP_SECURITY_VALID |
1799 : : ICE_AQ_VSI_PROP_FLOW_DIR_VALID;
1800 : 0 : vsi_ctx.info.valid_sections |= rte_cpu_to_le_16(cfg);
1801 : : cfg = ICE_AQ_VSI_FD_ENABLE;
1802 : 0 : vsi_ctx.info.fd_options = rte_cpu_to_le_16(cfg);
1803 : 0 : vsi_ctx.info.max_fd_fltr_dedicated =
1804 : 0 : rte_cpu_to_le_16(hw->func_caps.fd_fltr_guar);
1805 : 0 : vsi_ctx.info.max_fd_fltr_shared =
1806 : 0 : rte_cpu_to_le_16(hw->func_caps.fd_fltr_best_effort);
1807 : :
1808 : : /* Enable VLAN/UP trip */
1809 : 0 : ret = ice_vsi_config_tc_queue_mapping(hw, vsi,
1810 : : &vsi_ctx.info,
1811 : : ICE_DEFAULT_TCMAP);
1812 [ # # ]: 0 : if (ret) {
1813 : 0 : PMD_INIT_LOG(ERR,
1814 : : "tc queue mapping with vsi failed, "
1815 : : "err = %d",
1816 : : ret);
1817 : 0 : goto fail_mem;
1818 : : }
1819 : :
1820 : : break;
1821 : 0 : case ICE_VSI_CTRL:
1822 : 0 : vsi->nb_qps = pf->fdir_nb_qps;
1823 : 0 : vsi->base_queue = ICE_FDIR_QUEUE_ID;
1824 : 0 : vsi_ctx.alloc_from_pool = true;
1825 : 0 : vsi_ctx.flags = ICE_AQ_VSI_TYPE_PF;
1826 : :
1827 : : cfg = ICE_AQ_VSI_PROP_FLOW_DIR_VALID;
1828 : 0 : vsi_ctx.info.valid_sections |= rte_cpu_to_le_16(cfg);
1829 : : cfg = ICE_AQ_VSI_FD_PROG_ENABLE;
1830 : 0 : vsi_ctx.info.fd_options = rte_cpu_to_le_16(cfg);
1831 : 0 : vsi_ctx.info.sw_id = hw->port_info->sw_id;
1832 : 0 : vsi_ctx.info.sw_flags2 = ICE_AQ_VSI_SW_FLAG_LAN_ENA;
1833 : 0 : ret = ice_vsi_config_tc_queue_mapping(hw, vsi,
1834 : : &vsi_ctx.info,
1835 : : ICE_DEFAULT_TCMAP);
1836 [ # # ]: 0 : if (ret) {
1837 : 0 : PMD_INIT_LOG(ERR,
1838 : : "tc queue mapping with vsi failed, "
1839 : : "err = %d",
1840 : : ret);
1841 : 0 : goto fail_mem;
1842 : : }
1843 : : break;
1844 : 0 : default:
1845 : : /* for other types of VSI */
1846 : 0 : PMD_INIT_LOG(ERR, "other types of VSI not supported");
1847 : 0 : goto fail_mem;
1848 : : }
1849 : :
1850 : : /* VF has MSIX interrupt in VF range, don't allocate here */
1851 [ # # ]: 0 : if (type == ICE_VSI_PF) {
1852 : 0 : ret = ice_res_pool_alloc(&pf->msix_pool,
1853 : 0 : RTE_MIN(vsi->nb_qps,
1854 : : RTE_MAX_RXTX_INTR_VEC_ID));
1855 [ # # ]: 0 : if (ret < 0) {
1856 : 0 : PMD_INIT_LOG(ERR, "VSI MAIN %d get heap failed %d",
1857 : : vsi->vsi_id, ret);
1858 : : }
1859 : 0 : vsi->msix_intr = ret;
1860 : 0 : vsi->nb_msix = RTE_MIN(vsi->nb_qps, RTE_MAX_RXTX_INTR_VEC_ID);
1861 : : } else if (type == ICE_VSI_CTRL) {
1862 : 0 : ret = ice_res_pool_alloc(&pf->msix_pool, 1);
1863 [ # # ]: 0 : if (ret < 0) {
1864 : 0 : PMD_DRV_LOG(ERR, "VSI %d get heap failed %d",
1865 : : vsi->vsi_id, ret);
1866 : : }
1867 : 0 : vsi->msix_intr = ret;
1868 : 0 : vsi->nb_msix = 1;
1869 : : } else {
1870 : : vsi->msix_intr = 0;
1871 : : vsi->nb_msix = 0;
1872 : : }
1873 : 0 : ret = ice_add_vsi(hw, vsi->idx, &vsi_ctx, NULL);
1874 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
1875 : 0 : PMD_INIT_LOG(ERR, "add vsi failed, err = %d", ret);
1876 : 0 : goto fail_mem;
1877 : : }
1878 : : /* store vsi information is SW structure */
1879 : 0 : vsi->vsi_id = vsi_ctx.vsi_num;
1880 : 0 : vsi->info = vsi_ctx.info;
1881 : 0 : pf->vsis_allocated = vsi_ctx.vsis_allocd;
1882 : 0 : pf->vsis_unallocated = vsi_ctx.vsis_unallocated;
1883 : :
1884 [ # # ]: 0 : if (type == ICE_VSI_PF) {
1885 : : /* MAC configuration */
1886 : : rte_ether_addr_copy((struct rte_ether_addr *)
1887 : 0 : hw->port_info->mac.perm_addr,
1888 : : &pf->dev_addr);
1889 : :
1890 : : rte_ether_addr_copy(&pf->dev_addr, &mac_addr);
1891 : 0 : ret = ice_add_mac_filter(vsi, &mac_addr);
1892 [ # # ]: 0 : if (ret != ICE_SUCCESS)
1893 : 0 : PMD_INIT_LOG(ERR, "Failed to add dflt MAC filter");
1894 : :
1895 : : rte_ether_addr_copy(&broadcast, &mac_addr);
1896 : 0 : ret = ice_add_mac_filter(vsi, &mac_addr);
1897 [ # # ]: 0 : if (ret != ICE_SUCCESS)
1898 : 0 : PMD_INIT_LOG(ERR, "Failed to add MAC filter");
1899 : : }
1900 : :
1901 : : /* At the beginning, only TC0. */
1902 : : /* What we need here is the maximum number of the TX queues.
1903 : : * Currently vsi->nb_qps means it.
1904 : : * Correct it if any change.
1905 : : */
1906 : 0 : max_txqs[0] = vsi->nb_qps;
1907 : 0 : ret = ice_cfg_vsi_lan(hw->port_info, vsi->idx,
1908 : : tc_bitmap, max_txqs);
1909 [ # # ]: 0 : if (ret != ICE_SUCCESS)
1910 : 0 : PMD_INIT_LOG(ERR, "Failed to config vsi sched");
1911 : :
1912 : : return vsi;
1913 : 0 : fail_mem:
1914 : 0 : rte_free(vsi);
1915 : 0 : pf->next_vsi_idx--;
1916 : 0 : return NULL;
1917 : : }
1918 : :
1919 : : static int
1920 : 0 : ice_send_driver_ver(struct ice_hw *hw)
1921 : : {
1922 : : struct ice_driver_ver dv;
1923 : :
1924 : : /* we don't have driver version use 0 for dummy */
1925 : 0 : dv.major_ver = 0;
1926 : 0 : dv.minor_ver = 0;
1927 : 0 : dv.build_ver = 0;
1928 : 0 : dv.subbuild_ver = 0;
1929 : : strlcpy((char *)dv.driver_string, "dpdk", sizeof(dv.driver_string));
1930 : :
1931 : 0 : return ice_aq_send_driver_ver(hw, &dv, NULL);
1932 : : }
1933 : :
1934 : : static int
1935 : 0 : ice_pf_setup(struct ice_pf *pf)
1936 : : {
1937 : 0 : struct ice_adapter *ad = ICE_PF_TO_ADAPTER(pf);
1938 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
1939 : : struct ice_vsi *vsi;
1940 : : uint16_t unused;
1941 : :
1942 : : /* Clear all stats counters */
1943 : 0 : pf->offset_loaded = false;
1944 : 0 : memset(&pf->stats, 0, sizeof(struct ice_hw_port_stats));
1945 : 0 : memset(&pf->stats_offset, 0, sizeof(struct ice_hw_port_stats));
1946 : 0 : memset(&pf->internal_stats, 0, sizeof(struct ice_eth_stats));
1947 : 0 : memset(&pf->internal_stats_offset, 0, sizeof(struct ice_eth_stats));
1948 : :
1949 : : /* force guaranteed filter pool for PF */
1950 : 0 : ice_alloc_fd_guar_item(hw, &unused,
1951 : 0 : hw->func_caps.fd_fltr_guar);
1952 : : /* force shared filter pool for PF */
1953 : 0 : ice_alloc_fd_shrd_item(hw, &unused,
1954 : 0 : hw->func_caps.fd_fltr_best_effort);
1955 : :
1956 : 0 : vsi = ice_setup_vsi(pf, ICE_VSI_PF);
1957 [ # # ]: 0 : if (!vsi) {
1958 : 0 : PMD_INIT_LOG(ERR, "Failed to add vsi for PF");
1959 : 0 : return -EINVAL;
1960 : : }
1961 : :
1962 : : /* set the number of hidden Tx scheduler layers. If no devargs parameter to
1963 : : * set the number of exposed levels, the default is to expose all levels,
1964 : : * except the TC layer.
1965 : : *
1966 : : * If the number of exposed levels is set, we check that it's not greater
1967 : : * than the HW can provide (in which case we do nothing except log a warning),
1968 : : * and then set the hidden layers to be the total number of levels minus the
1969 : : * requested visible number.
1970 : : */
1971 : 0 : pf->tm_conf.hidden_layers = hw->port_info->has_tc;
1972 [ # # ]: 0 : if (ad->devargs.tm_exposed_levels != 0) {
1973 : 0 : const uint8_t avail_layers = hw->num_tx_sched_layers - hw->port_info->has_tc;
1974 : : const uint8_t req_layers = ad->devargs.tm_exposed_levels;
1975 [ # # ]: 0 : if (req_layers > avail_layers) {
1976 : 0 : PMD_INIT_LOG(WARNING, "The number of TM scheduler exposed levels exceeds the number of supported levels (%u)",
1977 : : avail_layers);
1978 : 0 : PMD_INIT_LOG(WARNING, "Setting scheduler layers to %u", avail_layers);
1979 : : } else {
1980 : 0 : pf->tm_conf.hidden_layers = hw->num_tx_sched_layers - req_layers;
1981 : : }
1982 : : }
1983 : :
1984 : 0 : pf->main_vsi = vsi;
1985 : : rte_spinlock_init(&pf->link_lock);
1986 : :
1987 : 0 : return 0;
1988 : : }
1989 : :
1990 : : static enum ice_pkg_type
1991 : 0 : ice_load_pkg_type(struct ice_hw *hw)
1992 : : {
1993 : : enum ice_pkg_type package_type;
1994 : :
1995 : : /* store the activated package type (OS default or Comms) */
1996 [ # # ]: 0 : if (!strncmp((char *)hw->active_pkg_name, ICE_OS_DEFAULT_PKG_NAME,
1997 : : ICE_PKG_NAME_SIZE))
1998 : : package_type = ICE_PKG_TYPE_OS_DEFAULT;
1999 [ # # ]: 0 : else if (!strncmp((char *)hw->active_pkg_name, ICE_COMMS_PKG_NAME,
2000 : : ICE_PKG_NAME_SIZE))
2001 : : package_type = ICE_PKG_TYPE_COMMS;
2002 : : else
2003 : : package_type = ICE_PKG_TYPE_UNKNOWN;
2004 : :
2005 [ # # ]: 0 : PMD_INIT_LOG(NOTICE, "Active package is: %d.%d.%d.%d, %s (%s VLAN mode)",
2006 : : hw->active_pkg_ver.major, hw->active_pkg_ver.minor,
2007 : : hw->active_pkg_ver.update, hw->active_pkg_ver.draft,
2008 : : hw->active_pkg_name,
2009 : : ice_is_dvm_ena(hw) ? "double" : "single");
2010 : :
2011 : 0 : return package_type;
2012 : : }
2013 : :
2014 : 0 : static int ice_read_customized_path(char *pkg_file, uint16_t buff_len)
2015 : : {
2016 : : int fp, n;
2017 : :
2018 : : fp = open(ICE_PKG_FILE_CUSTOMIZED_PATH, O_RDONLY);
2019 [ # # ]: 0 : if (fp < 0) {
2020 : 0 : PMD_INIT_LOG(INFO, "Failed to read CUSTOMIZED_PATH");
2021 : 0 : return -EIO;
2022 : : }
2023 : :
2024 [ # # ]: 0 : n = read(fp, pkg_file, buff_len - 1);
2025 [ # # ]: 0 : if (n > 0) {
2026 [ # # ]: 0 : if (pkg_file[n - 1] == '\n')
2027 : 0 : n--;
2028 : 0 : pkg_file[n] = '\0';
2029 : : }
2030 : :
2031 : 0 : close(fp);
2032 : 0 : return n;
2033 : : }
2034 : :
2035 : : static int
2036 : 0 : ice_firmware_read(const char *file, void *buf, size_t *bufsz)
2037 : : {
2038 : 0 : int ret = rte_firmware_read(file, buf, bufsz);
2039 : :
2040 [ # # ]: 0 : if (ret < 0)
2041 : 0 : PMD_INIT_LOG(DEBUG, "Cannot read DDP file %s", file);
2042 : :
2043 : 0 : return ret;
2044 : : }
2045 : :
2046 : 0 : int ice_load_pkg(struct ice_adapter *adapter, bool use_dsn, uint64_t dsn)
2047 : : {
2048 : 0 : struct ice_hw *hw = &adapter->hw;
2049 : : char pkg_file[ICE_MAX_PKG_FILENAME_SIZE];
2050 : : char customized_path[ICE_MAX_PKG_FILENAME_SIZE];
2051 : : char opt_ddp_filename[ICE_MAX_PKG_FILENAME_SIZE];
2052 : : void *buf;
2053 : : size_t bufsz;
2054 : : int err;
2055 : :
2056 : : /* first read any explicitly referenced DDP file*/
2057 [ # # ]: 0 : if (adapter->devargs.ddp_filename != NULL) {
2058 : : strlcpy(pkg_file, adapter->devargs.ddp_filename, sizeof(pkg_file));
2059 [ # # ]: 0 : if (ice_firmware_read(pkg_file, &buf, &bufsz) == 0) {
2060 : 0 : goto load_fw;
2061 : : } else {
2062 : 0 : PMD_INIT_LOG(ERR, "Cannot load DDP file: %s", pkg_file);
2063 : 0 : return -1;
2064 : : }
2065 : : }
2066 : :
2067 : : memset(opt_ddp_filename, 0, ICE_MAX_PKG_FILENAME_SIZE);
2068 : : snprintf(opt_ddp_filename, ICE_MAX_PKG_FILENAME_SIZE,
2069 : : "ice-%016" PRIx64 ".pkg", dsn);
2070 : :
2071 [ # # ]: 0 : if (ice_read_customized_path(customized_path, ICE_MAX_PKG_FILENAME_SIZE) > 0) {
2072 [ # # ]: 0 : if (use_dsn) {
2073 : : snprintf(pkg_file, RTE_DIM(pkg_file), "%s/%s",
2074 : : customized_path, opt_ddp_filename);
2075 [ # # ]: 0 : if (ice_firmware_read(pkg_file, &buf, &bufsz) == 0)
2076 : 0 : goto load_fw;
2077 : : }
2078 : : snprintf(pkg_file, RTE_DIM(pkg_file), "%s/%s", customized_path, "ice.pkg");
2079 [ # # ]: 0 : if (ice_firmware_read(pkg_file, &buf, &bufsz) == 0)
2080 : 0 : goto load_fw;
2081 : : }
2082 : :
2083 [ # # ]: 0 : if (!use_dsn)
2084 : 0 : goto no_dsn;
2085 : :
2086 : : strlcpy(pkg_file, ICE_PKG_FILE_SEARCH_PATH_UPDATES, ICE_MAX_PKG_FILENAME_SIZE);
2087 : 0 : strlcat(pkg_file, opt_ddp_filename, ICE_MAX_PKG_FILENAME_SIZE);
2088 [ # # ]: 0 : if (ice_firmware_read(pkg_file, &buf, &bufsz) == 0)
2089 : 0 : goto load_fw;
2090 : :
2091 : : strlcpy(pkg_file, ICE_PKG_FILE_SEARCH_PATH_DEFAULT, ICE_MAX_PKG_FILENAME_SIZE);
2092 : 0 : strlcat(pkg_file, opt_ddp_filename, ICE_MAX_PKG_FILENAME_SIZE);
2093 [ # # ]: 0 : if (ice_firmware_read(pkg_file, &buf, &bufsz) == 0)
2094 : 0 : goto load_fw;
2095 : :
2096 : 0 : no_dsn:
2097 : : strlcpy(pkg_file, ICE_PKG_FILE_UPDATES, ICE_MAX_PKG_FILENAME_SIZE);
2098 [ # # ]: 0 : if (ice_firmware_read(pkg_file, &buf, &bufsz) == 0)
2099 : 0 : goto load_fw;
2100 : :
2101 : : strlcpy(pkg_file, ICE_PKG_FILE_DEFAULT, ICE_MAX_PKG_FILENAME_SIZE);
2102 [ # # ]: 0 : if (ice_firmware_read(pkg_file, &buf, &bufsz) < 0) {
2103 : 0 : PMD_INIT_LOG(ERR, "Failed to load default DDP package " ICE_PKG_FILE_DEFAULT);
2104 : 0 : return -1;
2105 : : }
2106 : :
2107 : 0 : load_fw:
2108 : 0 : PMD_INIT_LOG(DEBUG, "DDP package name: %s", pkg_file);
2109 : :
2110 : 0 : err = ice_copy_and_init_pkg(hw, buf, bufsz, adapter->devargs.ddp_load_sched);
2111 [ # # ]: 0 : if (!ice_is_init_pkg_successful(err)) {
2112 : 0 : PMD_INIT_LOG(ERR, "Failed to load DDP package: %d", err);
2113 : 0 : free(buf);
2114 : 0 : return -1;
2115 : : }
2116 : :
2117 : : /* store the loaded pkg type info */
2118 : 0 : adapter->active_pkg_type = ice_load_pkg_type(hw);
2119 : :
2120 : 0 : free(buf);
2121 : 0 : return 0;
2122 : : }
2123 : :
2124 : : static void
2125 : 0 : ice_base_queue_get(struct ice_pf *pf)
2126 : : {
2127 : : uint32_t reg;
2128 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
2129 : :
2130 : 0 : reg = ICE_READ_REG(hw, PFLAN_RX_QALLOC);
2131 [ # # ]: 0 : if (reg & PFLAN_RX_QALLOC_VALID_M) {
2132 : 0 : pf->base_queue = reg & PFLAN_RX_QALLOC_FIRSTQ_M;
2133 : : } else {
2134 : 0 : PMD_INIT_LOG(WARNING, "Failed to get Rx base queue"
2135 : : " index");
2136 : : }
2137 : 0 : }
2138 : :
2139 : : static int
2140 : 0 : parse_bool(const char *key, const char *value, void *args)
2141 : : {
2142 : : int *i = args;
2143 : :
2144 [ # # # # ]: 0 : if (value == NULL || value[0] == '\0') {
2145 : 0 : PMD_DRV_LOG(WARNING, "key:\"%s\", requires a value, which must be 0 or 1", key);
2146 : 0 : return -1;
2147 : : }
2148 [ # # # # ]: 0 : if (value[1] != '\0' || (value[0] != '0' && value[0] != '1')) {
2149 : 0 : PMD_DRV_LOG(WARNING, "invalid value:\"%s\" for key:\"%s\", value must be 0 or 1",
2150 : : value, key);
2151 : 0 : return -1;
2152 : : }
2153 : :
2154 : 0 : *i = (value[0] == '1');
2155 : 0 : return 0;
2156 : : }
2157 : :
2158 : : static int
2159 : 0 : parse_u64(const char *key, const char *value, void *args)
2160 : : {
2161 : : u64 *num = (u64 *)args;
2162 : : u64 tmp;
2163 : :
2164 : 0 : errno = 0;
2165 : 0 : tmp = strtoull(value, NULL, 16);
2166 [ # # ]: 0 : if (errno) {
2167 : 0 : PMD_DRV_LOG(WARNING, "%s: \"%s\" is not a valid u64",
2168 : : key, value);
2169 : 0 : return -1;
2170 : : }
2171 : :
2172 : 0 : *num = tmp;
2173 : :
2174 : 0 : return 0;
2175 : : }
2176 : :
2177 : : static int
2178 : 0 : parse_u32(const char *key, const char *value, void *args)
2179 : : {
2180 : : uint32_t *num = args;
2181 : : unsigned long tmp;
2182 : : char *endptr;
2183 : :
2184 : 0 : errno = 0;
2185 : 0 : tmp = strtoul(value, &endptr, 0);
2186 [ # # # # : 0 : if (errno != 0 || endptr == value || *endptr != '\0') {
# # ]
2187 : 0 : PMD_DRV_LOG(WARNING, "%s: \"%s\" is not a valid u32", key, value);
2188 : 0 : return -1;
2189 : : }
2190 [ # # ]: 0 : if (tmp > UINT32_MAX) {
2191 : 0 : PMD_DRV_LOG(WARNING, "%s: value \"%s\" is out of range", key, value);
2192 : 0 : return -1;
2193 : : }
2194 : :
2195 : 0 : *num = (uint32_t)tmp;
2196 : :
2197 : 0 : return 0;
2198 : : }
2199 : :
2200 : : static int
2201 : 0 : parse_tx_sched_levels(const char *key, const char *value, void *args)
2202 : : {
2203 : : uint8_t *num = args;
2204 : : long tmp;
2205 : : char *endptr;
2206 : :
2207 : 0 : errno = 0;
2208 : 0 : tmp = strtol(value, &endptr, 0);
2209 : : /* the value needs two stage validation, since the actual number of available
2210 : : * levels is not known at this point. Initially just validate that it is in
2211 : : * the correct range, between 3 and 8. Later validation will check that the
2212 : : * available layers on a particular port is higher than the value specified here.
2213 : : */
2214 [ # # # # ]: 0 : if (errno || *endptr != '\0' ||
2215 [ # # ]: 0 : tmp < (ICE_VSI_LAYER_OFFSET - 1) || tmp >= ICE_TM_MAX_LAYERS) {
2216 : 0 : PMD_DRV_LOG(WARNING, "%s: Invalid value \"%s\", should be in range [%d, %d]",
2217 : : key, value, ICE_VSI_LAYER_OFFSET - 1, ICE_TM_MAX_LAYERS - 1);
2218 : 0 : return -1;
2219 : : }
2220 : :
2221 : 0 : *num = tmp;
2222 : :
2223 : 0 : return 0;
2224 : : }
2225 : :
2226 : : static int
2227 : 0 : parse_link_state_on_close(const char *key, const char *value, void *args)
2228 : : {
2229 : : int *state = args, ret = 0;
2230 : :
2231 [ # # ]: 0 : if (value == NULL || state == NULL)
2232 : : return -EINVAL;
2233 : :
2234 [ # # ]: 0 : if (strcmp(value, "down") == 0) {
2235 : 0 : *state = ICE_LINK_DOWN;
2236 [ # # ]: 0 : } else if (strcmp(value, "up") == 0) {
2237 : 0 : *state = ICE_LINK_UP;
2238 [ # # ]: 0 : } else if (strcmp(value, "initial") == 0) {
2239 : 0 : *state = ICE_LINK_INITIAL;
2240 : : } else {
2241 : : ret = -EINVAL;
2242 : 0 : PMD_DRV_LOG(WARNING, "%s: Invalid value \"%s\", "
2243 : : "should be \"down\" \"up\" or \"initial\"", key, value);
2244 : : }
2245 : :
2246 : : return ret;
2247 : : }
2248 : :
2249 : : static int
2250 : : lookup_pps_type(const char *pps_name)
2251 : : {
2252 : : static struct {
2253 : : const char *name;
2254 : : enum pps_type type;
2255 : : } pps_type_map[] = {
2256 : : { "pin", PPS_PIN },
2257 : : };
2258 : :
2259 : : uint32_t i;
2260 : :
2261 : : for (i = 0; i < RTE_DIM(pps_type_map); i++) {
2262 : 0 : if (strcmp(pps_name, pps_type_map[i].name) == 0)
2263 : 0 : return pps_type_map[i].type;
2264 : : }
2265 : :
2266 : : return -1;
2267 : : }
2268 : :
2269 : : static int
2270 : 0 : parse_pin_set(const char *input, int pps_type, struct ice_devargs *devargs)
2271 : : {
2272 : : const char *str = input;
2273 : 0 : char *end = NULL;
2274 : : uint32_t idx;
2275 : :
2276 [ # # ]: 0 : while (isblank(*str))
2277 : 0 : str++;
2278 : :
2279 [ # # ]: 0 : if (!isdigit(*str))
2280 : : return -1;
2281 : :
2282 [ # # ]: 0 : if (pps_type == PPS_PIN) {
2283 : 0 : idx = strtoul(str, &end, 10);
2284 [ # # # # ]: 0 : if (end == NULL || idx >= ICE_MAX_PIN_NUM)
2285 : : return -1;
2286 [ # # ]: 0 : while (isblank(*end))
2287 : 0 : end++;
2288 [ # # ]: 0 : if (*end != ']')
2289 : : return -1;
2290 : :
2291 : 0 : devargs->pin_idx = idx;
2292 : 0 : devargs->pps_out_ena = 1;
2293 : :
2294 : 0 : return 0;
2295 : : }
2296 : :
2297 : : return -1;
2298 : : }
2299 : :
2300 : : static int
2301 : 0 : parse_pps_out_parameter(const char *pins, struct ice_devargs *devargs)
2302 : : {
2303 : : const char *pin_start;
2304 : : uint32_t idx;
2305 : : int pps_type;
2306 : : char pps_name[32];
2307 : :
2308 [ # # ]: 0 : while (isblank(*pins))
2309 : 0 : pins++;
2310 : :
2311 : 0 : pins++;
2312 [ # # ]: 0 : while (isblank(*pins))
2313 : 0 : pins++;
2314 [ # # ]: 0 : if (*pins == '\0')
2315 : : return -1;
2316 : :
2317 : 0 : for (idx = 0; ; idx++) {
2318 [ # # # # ]: 0 : if (isblank(pins[idx]) ||
2319 [ # # ]: 0 : pins[idx] == ':' ||
2320 : : pins[idx] == '\0')
2321 : : break;
2322 : :
2323 : 0 : pps_name[idx] = pins[idx];
2324 : : }
2325 [ # # ]: 0 : pps_name[idx] = '\0';
2326 : : pps_type = lookup_pps_type(pps_name);
2327 [ # # ]: 0 : if (pps_type < 0)
2328 : : return -1;
2329 : :
2330 : : pins += idx;
2331 : :
2332 : 0 : pins += strcspn(pins, ":");
2333 [ # # ]: 0 : if (*pins++ != ':')
2334 : : return -1;
2335 [ # # ]: 0 : while (isblank(*pins))
2336 : 0 : pins++;
2337 : :
2338 : : pin_start = pins;
2339 : :
2340 : : while (isblank(*pins))
2341 : : pins++;
2342 : :
2343 [ # # ]: 0 : if (parse_pin_set(pin_start, pps_type, devargs) < 0)
2344 : 0 : return -1;
2345 : :
2346 : : return 0;
2347 : : }
2348 : :
2349 : : static int
2350 : 0 : handle_pps_out_arg(__rte_unused const char *key, const char *value,
2351 : : void *extra_args)
2352 : : {
2353 : : struct ice_devargs *devargs = extra_args;
2354 : :
2355 [ # # ]: 0 : if (value == NULL || extra_args == NULL)
2356 : : return -EINVAL;
2357 : :
2358 [ # # ]: 0 : if (parse_pps_out_parameter(value, devargs) < 0) {
2359 : 0 : PMD_DRV_LOG(ERR,
2360 : : "The GPIO pin parameter is wrong : '%s'",
2361 : : value);
2362 : 0 : return -1;
2363 : : }
2364 : :
2365 : : return 0;
2366 : : }
2367 : :
2368 : : static int
2369 : 0 : ice_parse_mbuf_check(__rte_unused const char *key, const char *value, void *args)
2370 : : {
2371 : : char *cur;
2372 : : char *tmp;
2373 : : int str_len;
2374 : : int valid_len;
2375 : :
2376 : : int ret = 0;
2377 : : uint64_t *mc_flags = args;
2378 : 0 : char *str2 = strdup(value);
2379 [ # # ]: 0 : if (str2 == NULL)
2380 : : return -1;
2381 : :
2382 : 0 : str_len = strlen(str2);
2383 [ # # ]: 0 : if (str_len == 0) {
2384 : : ret = -1;
2385 : 0 : goto err_end;
2386 : : }
2387 : :
2388 : : /* Try stripping the outer square brackets of the parameter string. */
2389 : : str_len = strlen(str2);
2390 [ # # # # ]: 0 : if (str2[0] == '[' && str2[str_len - 1] == ']') {
2391 [ # # ]: 0 : if (str_len < 3) {
2392 : : ret = -1;
2393 : 0 : goto err_end;
2394 : : }
2395 : 0 : valid_len = str_len - 2;
2396 : 0 : memmove(str2, str2 + 1, valid_len);
2397 : 0 : memset(str2 + valid_len, '\0', 2);
2398 : : }
2399 : :
2400 : 0 : cur = strtok_r(str2, ",", &tmp);
2401 [ # # ]: 0 : while (cur != NULL) {
2402 [ # # ]: 0 : if (!strcmp(cur, "mbuf"))
2403 : 0 : *mc_flags |= ICE_MBUF_CHECK_F_TX_MBUF;
2404 [ # # ]: 0 : else if (!strcmp(cur, "size"))
2405 : 0 : *mc_flags |= ICE_MBUF_CHECK_F_TX_SIZE;
2406 [ # # ]: 0 : else if (!strcmp(cur, "segment"))
2407 : 0 : *mc_flags |= ICE_MBUF_CHECK_F_TX_SEGMENT;
2408 [ # # ]: 0 : else if (!strcmp(cur, "offload"))
2409 : 0 : *mc_flags |= ICE_MBUF_CHECK_F_TX_OFFLOAD;
2410 : : else
2411 : 0 : PMD_DRV_LOG(ERR, "Unsupported diagnostic type: %s", cur);
2412 : 0 : cur = strtok_r(NULL, ",", &tmp);
2413 : : }
2414 : :
2415 : 0 : err_end:
2416 : 0 : free(str2);
2417 : 0 : return ret;
2418 : : }
2419 : :
2420 : 0 : static int ice_parse_devargs(struct rte_eth_dev *dev)
2421 : : {
2422 : 0 : struct ice_adapter *ad =
2423 : 0 : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
2424 : 0 : struct rte_devargs *devargs = dev->device->devargs;
2425 : : struct rte_kvargs *kvlist;
2426 : : int ret;
2427 : :
2428 [ # # ]: 0 : if (devargs == NULL)
2429 : : return 0;
2430 : :
2431 : 0 : kvlist = rte_kvargs_parse(devargs->args, ice_valid_args);
2432 [ # # ]: 0 : if (kvlist == NULL) {
2433 : 0 : PMD_INIT_LOG(ERR, "Invalid kvargs key");
2434 : 0 : return -EINVAL;
2435 : : }
2436 : :
2437 : 0 : ad->devargs.proto_xtr_dflt = PROTO_XTR_NONE;
2438 : 0 : memset(ad->devargs.proto_xtr, PROTO_XTR_NONE,
2439 : : sizeof(ad->devargs.proto_xtr));
2440 : :
2441 : 0 : ret = rte_kvargs_process(kvlist, ICE_PROTO_XTR_ARG,
2442 : 0 : &handle_proto_xtr_arg, &ad->devargs);
2443 [ # # ]: 0 : if (ret)
2444 : 0 : goto bail;
2445 : :
2446 : 0 : ret = rte_kvargs_process(kvlist, ICE_FIELD_OFFS_ARG,
2447 : 0 : &handle_field_offs_arg, &ad->devargs.xtr_field_offs);
2448 [ # # ]: 0 : if (ret)
2449 : 0 : goto bail;
2450 : :
2451 : 0 : ret = rte_kvargs_process(kvlist, ICE_FIELD_NAME_ARG,
2452 : 0 : &handle_field_name_arg, &ad->devargs.xtr_field_name);
2453 [ # # ]: 0 : if (ret)
2454 : 0 : goto bail;
2455 : :
2456 : 0 : ret = rte_kvargs_process(kvlist, ICE_SAFE_MODE_SUPPORT_ARG,
2457 : 0 : &parse_bool, &ad->devargs.safe_mode_support);
2458 [ # # ]: 0 : if (ret)
2459 : 0 : goto bail;
2460 : :
2461 : 0 : ret = rte_kvargs_process(kvlist, ICE_DEFAULT_MAC_DISABLE,
2462 : 0 : &parse_bool, &ad->devargs.default_mac_disable);
2463 [ # # ]: 0 : if (ret)
2464 : 0 : goto bail;
2465 : :
2466 : 0 : ret = rte_kvargs_process(kvlist, ICE_HW_DEBUG_MASK_ARG,
2467 : 0 : &parse_u64, &ad->hw.debug_mask);
2468 [ # # ]: 0 : if (ret)
2469 : 0 : goto bail;
2470 : :
2471 : 0 : ret = rte_kvargs_process(kvlist, ICE_ONE_PPS_OUT_ARG,
2472 : : &handle_pps_out_arg, &ad->devargs);
2473 [ # # ]: 0 : if (ret)
2474 : 0 : goto bail;
2475 : :
2476 : 0 : ret = rte_kvargs_process(kvlist, ICE_MBUF_CHECK_ARG,
2477 : 0 : &ice_parse_mbuf_check, &ad->devargs.mbuf_check);
2478 [ # # ]: 0 : if (ret)
2479 : 0 : goto bail;
2480 : :
2481 : 0 : ret = rte_kvargs_process(kvlist, ICE_RX_LOW_LATENCY_ARG,
2482 : 0 : &parse_bool, &ad->devargs.rx_low_latency);
2483 [ # # ]: 0 : if (ret)
2484 : 0 : goto bail;
2485 : :
2486 : 0 : ret = rte_kvargs_process(kvlist, ICE_DDP_FILENAME_ARG,
2487 : 0 : &handle_ddp_filename_arg, &ad->devargs.ddp_filename);
2488 [ # # ]: 0 : if (ret)
2489 : 0 : goto bail;
2490 : :
2491 : 0 : ret = rte_kvargs_process(kvlist, ICE_DDP_LOAD_SCHED_ARG,
2492 : 0 : &parse_bool, &ad->devargs.ddp_load_sched);
2493 [ # # ]: 0 : if (ret)
2494 : 0 : goto bail;
2495 : :
2496 : 0 : ret = rte_kvargs_process(kvlist, ICE_TM_LEVELS_ARG,
2497 : 0 : &parse_tx_sched_levels, &ad->devargs.tm_exposed_levels);
2498 [ # # ]: 0 : if (ret)
2499 : 0 : goto bail;
2500 : :
2501 : 0 : ret = rte_kvargs_process(kvlist, ICE_RL_BURST_SIZE_ARG,
2502 : 0 : &parse_u32, &ad->devargs.rl_burst_size);
2503 [ # # ]: 0 : if (ret)
2504 : 0 : goto bail;
2505 : :
2506 : 0 : ret = rte_kvargs_process(kvlist, ICE_SOURCE_PRUNE_ARG,
2507 : 0 : &parse_bool, &ad->devargs.source_prune);
2508 [ # # ]: 0 : if (ret)
2509 : 0 : goto bail;
2510 : :
2511 : 0 : ret = rte_kvargs_process(kvlist, ICE_LINK_STATE_ON_CLOSE,
2512 : 0 : &parse_link_state_on_close, &ad->devargs.link_state_on_close);
2513 : :
2514 : 0 : bail:
2515 : 0 : rte_kvargs_free(kvlist);
2516 : 0 : return ret;
2517 : : }
2518 : :
2519 : : static int
2520 : 0 : ice_get_hw_res(struct ice_hw *hw, uint16_t res_type,
2521 : : uint16_t num, uint16_t desc_id,
2522 : : uint16_t *prof_buf, uint16_t *num_prof)
2523 : : {
2524 : : struct ice_aqc_res_elem *resp_buf;
2525 : : int ret;
2526 : : uint16_t buf_len;
2527 : : bool res_shared = 1;
2528 : : struct ice_aq_desc aq_desc;
2529 : : struct ice_sq_cd *cd = NULL;
2530 : : struct ice_aqc_get_allocd_res_desc *cmd =
2531 : : &aq_desc.params.get_res_desc;
2532 : :
2533 : 0 : buf_len = sizeof(*resp_buf) * num;
2534 : 0 : resp_buf = ice_malloc(hw, buf_len);
2535 [ # # ]: 0 : if (!resp_buf)
2536 : : return -ENOMEM;
2537 : :
2538 : 0 : ice_fill_dflt_direct_cmd_desc(&aq_desc,
2539 : : ice_aqc_opc_get_allocd_res_desc);
2540 : :
2541 : 0 : cmd->ops.cmd.res = CPU_TO_LE16(((res_type << ICE_AQC_RES_TYPE_S) &
2542 : : ICE_AQC_RES_TYPE_M) | (res_shared ?
2543 : : ICE_AQC_RES_TYPE_FLAG_SHARED : 0));
2544 : 0 : cmd->ops.cmd.first_desc = CPU_TO_LE16(desc_id);
2545 : :
2546 : 0 : ret = ice_aq_send_cmd(hw, &aq_desc, resp_buf, buf_len, cd);
2547 [ # # ]: 0 : if (!ret)
2548 : 0 : *num_prof = LE16_TO_CPU(cmd->ops.resp.num_desc);
2549 : : else
2550 : 0 : goto exit;
2551 : :
2552 : 0 : ice_memcpy(prof_buf, resp_buf, sizeof(*resp_buf) *
2553 : : (*num_prof), ICE_NONDMA_TO_NONDMA);
2554 : :
2555 : 0 : exit:
2556 : 0 : rte_free(resp_buf);
2557 : 0 : return ret;
2558 : : }
2559 : : static int
2560 : 0 : ice_cleanup_resource(struct ice_hw *hw, uint16_t res_type)
2561 : : {
2562 : : int ret;
2563 : : uint16_t prof_id;
2564 : : uint16_t prof_buf[ICE_MAX_RES_DESC_NUM];
2565 : : uint16_t first_desc = 1;
2566 : 0 : uint16_t num_prof = 0;
2567 : :
2568 : 0 : ret = ice_get_hw_res(hw, res_type, ICE_MAX_RES_DESC_NUM,
2569 : : first_desc, prof_buf, &num_prof);
2570 [ # # ]: 0 : if (ret) {
2571 : 0 : PMD_INIT_LOG(ERR, "Failed to get fxp resource");
2572 : 0 : return ret;
2573 : : }
2574 : :
2575 [ # # ]: 0 : for (prof_id = 0; prof_id < num_prof; prof_id++) {
2576 : 0 : ret = ice_free_hw_res(hw, res_type, 1, &prof_buf[prof_id]);
2577 [ # # ]: 0 : if (ret) {
2578 : 0 : PMD_INIT_LOG(ERR, "Failed to free fxp resource");
2579 : 0 : return ret;
2580 : : }
2581 : : }
2582 : : return 0;
2583 : : }
2584 : :
2585 : : static int
2586 : 0 : ice_reset_fxp_resource(struct ice_hw *hw)
2587 : : {
2588 : : int ret;
2589 : :
2590 : 0 : ret = ice_cleanup_resource(hw, ICE_AQC_RES_TYPE_FD_PROF_BLDR_PROFID);
2591 [ # # ]: 0 : if (ret) {
2592 : 0 : PMD_INIT_LOG(ERR, "Failed to clearup fdir resource");
2593 : 0 : return ret;
2594 : : }
2595 : :
2596 : 0 : ret = ice_cleanup_resource(hw, ICE_AQC_RES_TYPE_HASH_PROF_BLDR_PROFID);
2597 [ # # ]: 0 : if (ret) {
2598 : 0 : PMD_INIT_LOG(ERR, "Failed to clearup rss resource");
2599 : 0 : return ret;
2600 : : }
2601 : :
2602 : : return 0;
2603 : : }
2604 : :
2605 : : static void
2606 : : ice_rss_ctx_init(struct ice_pf *pf)
2607 : : {
2608 : 0 : memset(&pf->hash_ctx, 0, sizeof(pf->hash_ctx));
2609 : : }
2610 : :
2611 : : static uint64_t
2612 : : ice_get_supported_rxdid(struct ice_hw *hw)
2613 : : {
2614 : : uint64_t supported_rxdid = 0; /* bitmap for supported RXDID */
2615 : : uint32_t regval;
2616 : : int i;
2617 : :
2618 : : supported_rxdid |= RTE_BIT64(ICE_RXDID_LEGACY_1);
2619 : :
2620 [ # # ]: 0 : for (i = ICE_RXDID_FLEX_NIC; i < ICE_FLEX_DESC_RXDID_MAX_NUM; i++) {
2621 : 0 : regval = ICE_READ_REG(hw, GLFLXP_RXDID_FLAGS(i, 0));
2622 : 0 : if ((regval >> GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_S)
2623 [ # # ]: 0 : & GLFLXP_RXDID_FLAGS_FLEXIFLAG_4N_M)
2624 : 0 : supported_rxdid |= RTE_BIT64(i);
2625 : : }
2626 : : return supported_rxdid;
2627 : : }
2628 : :
2629 : 0 : static void ice_ptp_init_info(struct rte_eth_dev *dev)
2630 : : {
2631 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2632 : : struct ice_adapter *ad =
2633 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
2634 : :
2635 [ # # # # ]: 0 : switch (hw->phy_model) {
2636 : 0 : case ICE_PHY_ETH56G:
2637 : 0 : ad->ptp_tx_block = hw->pf_id;
2638 : 0 : ad->ptp_tx_index = 0;
2639 : 0 : break;
2640 : 0 : case ICE_PHY_E810:
2641 : : case ICE_PHY_E830:
2642 : 0 : ad->ptp_tx_block = hw->port_info->lport;
2643 : 0 : ad->ptp_tx_index = 0;
2644 : 0 : break;
2645 : 0 : case ICE_PHY_E822:
2646 : 0 : ad->ptp_tx_block = hw->pf_id / ICE_PORTS_PER_QUAD;
2647 : 0 : ad->ptp_tx_index = (hw->pf_id % ICE_PORTS_PER_QUAD) *
2648 : : ICE_PORTS_PER_PHY_E822 * ICE_QUADS_PER_PHY_E822;
2649 : 0 : break;
2650 : 0 : default:
2651 : 0 : PMD_DRV_LOG(WARNING, "Unsupported PHY model");
2652 : 0 : break;
2653 : : }
2654 : 0 : }
2655 : :
2656 : : static int
2657 : 0 : ice_dev_init(struct rte_eth_dev *dev)
2658 : : {
2659 : : struct rte_pci_device *pci_dev;
2660 : : struct rte_intr_handle *intr_handle;
2661 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2662 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
2663 : : struct ice_adapter *ad =
2664 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
2665 : : struct ice_vsi *vsi;
2666 : : int ret;
2667 : : #ifndef RTE_EXEC_ENV_WINDOWS
2668 : : off_t pos;
2669 : : uint32_t dsn_low, dsn_high;
2670 : : uint64_t dsn;
2671 : : bool use_dsn;
2672 : : #endif
2673 : :
2674 : 0 : dev->dev_ops = &ice_eth_dev_ops;
2675 : 0 : dev->rx_queue_count = ice_rx_queue_count;
2676 : 0 : dev->rx_descriptor_status = ice_rx_descriptor_status;
2677 : 0 : dev->tx_descriptor_status = ice_tx_descriptor_status;
2678 : 0 : dev->rx_pkt_burst = ice_recv_pkts;
2679 : 0 : dev->tx_pkt_burst = ice_xmit_pkts;
2680 : 0 : dev->tx_pkt_prepare = ice_prep_pkts;
2681 : :
2682 : : /* for secondary processes, we don't initialise any further as primary
2683 : : * has already done this work.
2684 : : */
2685 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
2686 : 0 : ice_set_rx_function(dev);
2687 : 0 : ice_set_tx_function(dev);
2688 : 0 : return 0;
2689 : : }
2690 : :
2691 : 0 : ice_set_default_ptype_table(dev);
2692 : 0 : pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
2693 : 0 : intr_handle = pci_dev->intr_handle;
2694 : :
2695 : 0 : pf->adapter = ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
2696 : 0 : pf->dev_data = dev->data;
2697 : 0 : hw->back = pf->adapter;
2698 : 0 : hw->hw_addr = (uint8_t *)pci_dev->mem_resource[0].addr;
2699 : 0 : hw->vendor_id = pci_dev->id.vendor_id;
2700 : 0 : hw->device_id = pci_dev->id.device_id;
2701 : 0 : hw->subsystem_vendor_id = pci_dev->id.subsystem_vendor_id;
2702 : 0 : hw->subsystem_device_id = pci_dev->id.subsystem_device_id;
2703 : 0 : hw->bus.device = pci_dev->addr.devid;
2704 : 0 : hw->bus.func = pci_dev->addr.function;
2705 : :
2706 : 0 : ret = ice_parse_devargs(dev);
2707 [ # # ]: 0 : if (ret) {
2708 : 0 : PMD_INIT_LOG(ERR, "Failed to parse devargs");
2709 : 0 : return -EINVAL;
2710 : : }
2711 : :
2712 : : ice_init_controlq_parameter(hw);
2713 : :
2714 : 0 : ret = ice_init_hw(hw);
2715 [ # # ]: 0 : if (ret) {
2716 : 0 : PMD_INIT_LOG(ERR, "Failed to initialize HW");
2717 : 0 : return -EINVAL;
2718 : : }
2719 : :
2720 : : /*
2721 : : * Override the hardware default scheduler rate-limiter burst size only
2722 : : * when the user explicitly requests it. A smaller burst reduces Tx
2723 : : * latency jitter for time-sensitive traffic at the cost of throughput,
2724 : : * so it must not change for every port. ice_cfg_rl_burst_size()
2725 : : * validates the value against the hardware-allowed range.
2726 : : */
2727 [ # # # # ]: 0 : if (ad->devargs.rl_burst_size != 0 &&
2728 : 0 : ice_cfg_rl_burst_size(hw, ad->devargs.rl_burst_size) != 0) {
2729 : 0 : PMD_INIT_LOG(ERR, "Invalid rl_burst_size %u bytes",
2730 : : ad->devargs.rl_burst_size);
2731 : 0 : ice_deinit_hw(hw);
2732 : 0 : return -EINVAL;
2733 : : }
2734 : :
2735 : : #ifndef RTE_EXEC_ENV_WINDOWS
2736 : : use_dsn = false;
2737 : : dsn = 0;
2738 : 0 : pos = rte_pci_find_ext_capability(pci_dev, RTE_PCI_EXT_CAP_ID_DSN);
2739 [ # # ]: 0 : if (pos) {
2740 [ # # # # ]: 0 : if (rte_pci_read_config(pci_dev, &dsn_low, 4, pos + 4) < 0 ||
2741 : 0 : rte_pci_read_config(pci_dev, &dsn_high, 4, pos + 8) < 0) {
2742 : 0 : PMD_INIT_LOG(WARNING, "Failed to read pci config space");
2743 : : } else {
2744 : : use_dsn = true;
2745 : 0 : dsn = (uint64_t)dsn_high << 32 | dsn_low;
2746 : : }
2747 : : } else {
2748 : 0 : PMD_INIT_LOG(INFO, "Failed to read device serial number");
2749 : : }
2750 : :
2751 : 0 : ret = ice_load_pkg(pf->adapter, use_dsn, dsn);
2752 [ # # ]: 0 : if (ret == 0) {
2753 : 0 : ret = ice_init_hw_tbls(hw);
2754 [ # # ]: 0 : if (ret) {
2755 : 0 : PMD_INIT_LOG(ERR, "ice_init_hw_tbls failed: %d", ret);
2756 : 0 : rte_free(hw->pkg_copy);
2757 : : }
2758 : : }
2759 : :
2760 [ # # ]: 0 : if (ret) {
2761 [ # # ]: 0 : if (ad->devargs.safe_mode_support == 0) {
2762 : 0 : PMD_INIT_LOG(ERR, "Failed to load the DDP package,"
2763 : : "Use safe-mode-support=1 to enter Safe Mode");
2764 : 0 : goto err_init_fw;
2765 : : }
2766 : :
2767 : 0 : PMD_INIT_LOG(WARNING, "Failed to load the DDP package,"
2768 : : "Entering Safe Mode");
2769 : 0 : ad->is_safe_mode = 1;
2770 : : }
2771 : : #endif
2772 : :
2773 : 0 : PMD_INIT_LOG(INFO, "FW %d.%d.%05d API %d.%d",
2774 : : hw->fw_maj_ver, hw->fw_min_ver, hw->fw_build,
2775 : : hw->api_maj_ver, hw->api_min_ver);
2776 : :
2777 : 0 : ice_pf_sw_init(dev);
2778 : 0 : ret = ice_init_mac_address(dev);
2779 [ # # ]: 0 : if (ret) {
2780 : 0 : PMD_INIT_LOG(ERR, "Failed to initialize mac address");
2781 : 0 : goto err_init_mac;
2782 : : }
2783 : :
2784 : 0 : ret = ice_res_pool_init(&pf->msix_pool, 1,
2785 : 0 : hw->func_caps.common_cap.num_msix_vectors - 1);
2786 [ # # ]: 0 : if (ret) {
2787 : 0 : PMD_INIT_LOG(ERR, "Failed to init MSIX pool");
2788 : 0 : goto err_msix_pool_init;
2789 : : }
2790 : :
2791 : 0 : ret = ice_pf_setup(pf);
2792 [ # # ]: 0 : if (ret) {
2793 : 0 : PMD_INIT_LOG(ERR, "Failed to setup PF");
2794 : 0 : goto err_pf_setup;
2795 : : }
2796 : :
2797 : 0 : ret = ice_send_driver_ver(hw);
2798 [ # # ]: 0 : if (ret) {
2799 : 0 : PMD_INIT_LOG(ERR, "Failed to send driver version");
2800 : 0 : goto err_pf_setup;
2801 : : }
2802 : :
2803 : 0 : vsi = pf->main_vsi;
2804 : :
2805 : 0 : ret = ice_aq_stop_lldp(hw, true, false, NULL);
2806 [ # # ]: 0 : if (ret != ICE_SUCCESS)
2807 : 0 : PMD_INIT_LOG(DEBUG, "lldp has already stopped");
2808 : 0 : ret = ice_init_dcb(hw, true);
2809 [ # # ]: 0 : if (ret != ICE_SUCCESS)
2810 : 0 : PMD_INIT_LOG(DEBUG, "Failed to init DCB");
2811 : : /* Forward LLDP packets to default VSI */
2812 : 0 : ret = ice_lldp_fltr_add_remove(hw, vsi->vsi_id, true);
2813 [ # # ]: 0 : if (ret != ICE_SUCCESS)
2814 : 0 : PMD_INIT_LOG(DEBUG, "Failed to cfg lldp");
2815 : : /* register callback func to eal lib */
2816 : 0 : rte_intr_callback_register(intr_handle,
2817 : : ice_interrupt_handler, dev);
2818 : :
2819 : 0 : ice_pf_enable_irq0(hw);
2820 : :
2821 : : /* enable uio intr after callback register */
2822 : 0 : rte_intr_enable(intr_handle);
2823 : :
2824 : : /* get base queue pairs index in the device */
2825 : 0 : ice_base_queue_get(pf);
2826 : :
2827 : : /* Initialize RSS context for gtpu_eh */
2828 : : ice_rss_ctx_init(pf);
2829 : :
2830 : : /* Initialize TM configuration */
2831 : 0 : ice_tm_conf_init(dev);
2832 : :
2833 : : /* Initialize PHY model */
2834 : 0 : ice_ptp_init_phy_model(hw);
2835 : :
2836 : : /* Initialize PTP info */
2837 : 0 : ice_ptp_init_info(dev);
2838 : :
2839 [ # # ]: 0 : if (hw->phy_model == ICE_PHY_E822) {
2840 : 0 : ret = ice_start_phy_timer_e822(hw, hw->pf_id, true);
2841 [ # # ]: 0 : if (ret)
2842 : 0 : PMD_INIT_LOG(ERR, "Failed to start phy timer");
2843 : : }
2844 : :
2845 [ # # ]: 0 : if (!ad->is_safe_mode) {
2846 : 0 : ret = ice_flow_init(ad);
2847 [ # # ]: 0 : if (ret) {
2848 : 0 : PMD_INIT_LOG(ERR, "Failed to initialize flow");
2849 : 0 : goto err_flow_init;
2850 : : }
2851 : : }
2852 : :
2853 : 0 : ret = ice_reset_fxp_resource(hw);
2854 [ # # ]: 0 : if (ret) {
2855 : 0 : PMD_INIT_LOG(ERR, "Failed to reset fxp resource");
2856 : 0 : goto err_flow_init;
2857 : : }
2858 : :
2859 : 0 : pf->supported_rxdid = ice_get_supported_rxdid(hw);
2860 : :
2861 : : /* reset all stats of the device, including pf and main vsi */
2862 : 0 : ice_stats_reset(dev);
2863 : :
2864 : 0 : return 0;
2865 : :
2866 : 0 : err_flow_init:
2867 : 0 : ice_flow_uninit(ad);
2868 : 0 : rte_intr_disable(intr_handle);
2869 : : ice_pf_disable_irq0(hw);
2870 : 0 : rte_intr_callback_unregister(intr_handle,
2871 : : ice_interrupt_handler, dev);
2872 : 0 : err_pf_setup:
2873 : 0 : ice_res_pool_destroy(&pf->msix_pool);
2874 : 0 : err_msix_pool_init:
2875 : 0 : rte_free(dev->data->mac_addrs);
2876 : 0 : dev->data->mac_addrs = NULL;
2877 : 0 : err_init_mac:
2878 : 0 : rte_free(pf->proto_xtr);
2879 : : #ifndef RTE_EXEC_ENV_WINDOWS
2880 : 0 : err_init_fw:
2881 : : #endif
2882 : 0 : ice_deinit_hw(hw);
2883 : :
2884 : 0 : return ret;
2885 : : }
2886 : :
2887 : : int
2888 : 0 : ice_release_vsi(struct ice_vsi *vsi)
2889 : : {
2890 : : struct ice_hw *hw;
2891 : : struct ice_vsi_ctx vsi_ctx;
2892 : : int ret, error = 0;
2893 : :
2894 [ # # ]: 0 : if (!vsi)
2895 : : return error;
2896 : :
2897 : 0 : hw = ICE_VSI_TO_HW(vsi);
2898 : :
2899 : 0 : ice_remove_all_mac_vlan_filters(vsi);
2900 : :
2901 : : memset(&vsi_ctx, 0, sizeof(vsi_ctx));
2902 : :
2903 : 0 : vsi_ctx.vsi_num = vsi->vsi_id;
2904 : 0 : vsi_ctx.info = vsi->info;
2905 : 0 : ret = ice_free_vsi(hw, vsi->idx, &vsi_ctx, false, NULL);
2906 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
2907 : 0 : PMD_INIT_LOG(ERR, "Failed to free vsi by aq, %u", vsi->vsi_id);
2908 : : error = -1;
2909 : : }
2910 : :
2911 : 0 : rte_free(vsi->rss_lut);
2912 : 0 : rte_free(vsi->rss_key);
2913 : 0 : rte_free(vsi);
2914 : 0 : return error;
2915 : : }
2916 : :
2917 : : void
2918 : 0 : ice_vsi_disable_queues_intr(struct ice_vsi *vsi)
2919 : : {
2920 : 0 : struct rte_eth_dev *dev = &rte_eth_devices[vsi->adapter->pf.dev_data->port_id];
2921 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
2922 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2923 : : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
2924 : : uint16_t msix_intr, i;
2925 : :
2926 : : /* disable interrupt and also clear all the exist config */
2927 [ # # ]: 0 : for (i = 0; i < vsi->nb_qps; i++) {
2928 : 0 : ICE_WRITE_REG(hw, QINT_TQCTL(vsi->base_queue + i), 0);
2929 : 0 : ICE_WRITE_REG(hw, QINT_RQCTL(vsi->base_queue + i), 0);
2930 : : rte_wmb();
2931 : : }
2932 : :
2933 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle))
2934 : : /* vfio-pci */
2935 [ # # ]: 0 : for (i = 0; i < vsi->nb_msix; i++) {
2936 : 0 : msix_intr = vsi->msix_intr + i;
2937 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(msix_intr),
2938 : : GLINT_DYN_CTL_WB_ON_ITR_M);
2939 : : }
2940 : : else
2941 : : /* igb_uio */
2942 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(0), GLINT_DYN_CTL_WB_ON_ITR_M);
2943 : 0 : }
2944 : :
2945 : : static int
2946 : 0 : ice_dev_stop(struct rte_eth_dev *dev)
2947 : : {
2948 : 0 : struct rte_eth_dev_data *data = dev->data;
2949 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
2950 : : struct ice_adapter *ad =
2951 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
2952 : 0 : struct ice_vsi *main_vsi = pf->main_vsi;
2953 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
2954 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2955 : : uint16_t i;
2956 : :
2957 : : /* avoid stopping again */
2958 [ # # ]: 0 : if (pf->adapter_stopped)
2959 : : return 0;
2960 : :
2961 : : /* stop and clear all Rx queues */
2962 [ # # ]: 0 : for (i = 0; i < data->nb_rx_queues; i++)
2963 : 0 : ice_rx_queue_stop(dev, i);
2964 : :
2965 : : /* stop and clear all Tx queues */
2966 [ # # ]: 0 : for (i = 0; i < data->nb_tx_queues; i++)
2967 : 0 : ice_tx_queue_stop(dev, i);
2968 : :
2969 : : /* disable all queue interrupts */
2970 : 0 : ice_vsi_disable_queues_intr(main_vsi);
2971 : :
2972 [ # # ]: 0 : if (dev->data->dev_conf.txmode.offloads & RTE_ETH_TX_OFFLOAD_SEND_ON_TIMESTAMP) {
2973 : 0 : ad->txpp_ena = 0;
2974 : 0 : ice_timesync_disable(dev);
2975 : : }
2976 : :
2977 [ # # # # ]: 0 : if (pf->adapter->devargs.link_state_on_close == ICE_LINK_UP ||
2978 : 0 : (pf->adapter->devargs.link_state_on_close == ICE_LINK_INITIAL &&
2979 [ # # ]: 0 : pf->init_link_up))
2980 : : ice_dev_set_link_up(dev);
2981 : : else
2982 : : ice_dev_set_link_down(dev);
2983 : :
2984 : : /* Clean datapath event and queue/vec mapping */
2985 : 0 : rte_intr_efd_disable(intr_handle);
2986 : 0 : rte_intr_vec_list_free(intr_handle);
2987 : :
2988 : 0 : pf->adapter_stopped = true;
2989 : 0 : dev->data->dev_started = 0;
2990 : :
2991 [ # # ]: 0 : if (pf->use_aq_polling) {
2992 : 0 : rte_eal_alarm_cancel(ice_aq_alarm_handler, dev);
2993 : 0 : pf->use_aq_polling = false;
2994 : : }
2995 : :
2996 : : return 0;
2997 : : }
2998 : :
2999 : : static void
3000 : 0 : ice_deinit_dcb(struct rte_eth_dev *dev)
3001 : : {
3002 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
3003 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3004 : 0 : struct ice_port_info *port_info = hw->port_info;
3005 : : struct ice_qos_cfg *qos_cfg = &port_info->qos_cfg;
3006 : 0 : struct ice_dcbx_cfg *local_dcb_conf = &qos_cfg->local_dcbx_cfg;
3007 : : int i, ret, cgd_idx;
3008 : : uint16_t max_frame_size;
3009 : 0 : u8 max_tcs = local_dcb_conf->etscfg.maxtcs;
3010 : : u8 tc;
3011 : :
3012 [ # # ]: 0 : if (!(dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_DCB_FLAG ||
3013 [ # # ]: 0 : dev->data->dev_conf.txmode.mq_mode == RTE_ETH_MQ_TX_DCB))
3014 : : return;
3015 : :
3016 [ # # ]: 0 : for (i = 0; i < ICE_MAX_TRAFFIC_CLASS; i++) {
3017 : 0 : tc = ice_get_tc_by_priority(hw, i);
3018 : 0 : cgd_idx = ice_get_cgd_idx(hw, tc);
3019 [ # # ]: 0 : wr32(hw, GLRPB_TCHW(cgd_idx), CPU_TO_LE32(ICE_MAC_TC_MAX_WATERMARK));
3020 [ # # ]: 0 : wr32(hw, GLRPB_TCLW(cgd_idx), CPU_TO_LE32(ICE_MAC_TC_MAX_WATERMARK));
3021 : : }
3022 : :
3023 [ # # ]: 0 : max_frame_size = pf->dev_data->mtu ?
3024 : : pf->dev_data->mtu + ICE_ETH_OVERHEAD : ICE_FRAME_SIZE_MAX;
3025 : : /* for each TC resets corresponding PFC quanta/threshold to its default values */
3026 : 0 : ret = ice_aq_set_mac_pfc_cfg(hw, max_frame_size, (1 << max_tcs) - 1,
3027 : : UINT16_MAX, INT16_MAX + 1, false, NULL);
3028 [ # # ]: 0 : if (ret)
3029 : 0 : PMD_DRV_LOG(ERR, "Failed to set mac config on DCB deinit");
3030 : :
3031 : : memset(local_dcb_conf, 0, sizeof(*local_dcb_conf));
3032 : 0 : local_dcb_conf->etscfg.maxtcs = max_tcs;
3033 : 0 : local_dcb_conf->etscfg.tcbwtable[0] = 100;
3034 : 0 : local_dcb_conf->etsrec.tcbwtable[0] = 100;
3035 : 0 : ret = ice_set_dcb_cfg(port_info);
3036 [ # # ]: 0 : if (ret)
3037 : 0 : PMD_DRV_LOG(ERR, "Failed to disable DCB");
3038 : : }
3039 : :
3040 : : static int
3041 : 0 : ice_dev_close(struct rte_eth_dev *dev)
3042 : : {
3043 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
3044 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3045 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
3046 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3047 : : struct ice_adapter *ad =
3048 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
3049 : : int ret;
3050 : : uint32_t val;
3051 : 0 : uint8_t timer = hw->func_caps.ts_func_info.tmr_index_owned;
3052 : 0 : uint32_t pin_idx = ad->devargs.pin_idx;
3053 : :
3054 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
3055 : : return 0;
3056 : :
3057 : : /* Since stop will make link down, then the link event will be
3058 : : * triggered, disable the irq firstly.
3059 : : */
3060 : : ice_pf_disable_irq0(hw);
3061 : :
3062 : : /* Unregister callback func from eal lib, use sync version to
3063 : : * make sure all active interrupt callbacks is done, then it's
3064 : : * safe to free all resources.
3065 : : */
3066 : 0 : rte_intr_callback_unregister_sync(intr_handle,
3067 : : ice_interrupt_handler, dev);
3068 : :
3069 : 0 : ret = ice_dev_stop(dev);
3070 : :
3071 [ # # ]: 0 : if (!ad->is_safe_mode)
3072 : 0 : ice_flow_uninit(ad);
3073 : :
3074 : 0 : ice_deinit_dcb(dev);
3075 : : /* release all queue resource */
3076 : 0 : ice_free_queues(dev);
3077 : :
3078 : 0 : ice_res_pool_destroy(&pf->msix_pool);
3079 : 0 : ice_release_vsi(pf->main_vsi);
3080 : 0 : ice_sched_cleanup_all(hw);
3081 : 0 : ice_free_hw_tbls(hw);
3082 : 0 : rte_free(hw->port_info);
3083 : 0 : hw->port_info = NULL;
3084 : 0 : free((void *)(uintptr_t)ad->devargs.ddp_filename);
3085 : 0 : ad->devargs.ddp_filename = NULL;
3086 : 0 : ice_shutdown_all_ctrlq(hw, true);
3087 : 0 : rte_free(pf->proto_xtr);
3088 : 0 : pf->proto_xtr = NULL;
3089 : :
3090 : : /* Uninit TM configuration */
3091 : 0 : ice_tm_conf_uninit(dev);
3092 : :
3093 [ # # ]: 0 : if (ad->devargs.pps_out_ena) {
3094 : 0 : ICE_WRITE_REG(hw, GLTSYN_AUX_OUT(pin_idx, timer), 0);
3095 : 0 : ICE_WRITE_REG(hw, GLTSYN_CLKO(pin_idx, timer), 0);
3096 : 0 : ICE_WRITE_REG(hw, GLTSYN_TGT_L(pin_idx, timer), 0);
3097 : 0 : ICE_WRITE_REG(hw, GLTSYN_TGT_H(pin_idx, timer), 0);
3098 : :
3099 : : val = GLGEN_GPIO_CTL_PIN_DIR_M;
3100 : 0 : ICE_WRITE_REG(hw, GLGEN_GPIO_CTL(pin_idx), val);
3101 : : }
3102 : :
3103 : : /* disable uio intr before callback unregister */
3104 : 0 : rte_intr_disable(intr_handle);
3105 : :
3106 : 0 : return ret;
3107 : : }
3108 : :
3109 : : static int
3110 : 0 : ice_dev_uninit(struct rte_eth_dev *dev)
3111 : : {
3112 : 0 : ice_dev_close(dev);
3113 : :
3114 : 0 : return 0;
3115 : : }
3116 : :
3117 : : static bool
3118 : : is_hash_cfg_valid(struct ice_rss_hash_cfg *cfg)
3119 : : {
3120 [ # # # # ]: 0 : return (cfg->hash_flds != 0 && cfg->addl_hdrs != 0) ? true : false;
3121 : : }
3122 : :
3123 : : static void
3124 : : hash_cfg_reset(struct ice_rss_hash_cfg *cfg)
3125 : : {
3126 : 0 : cfg->hash_flds = 0;
3127 : 0 : cfg->addl_hdrs = 0;
3128 : 0 : cfg->symm = 0;
3129 : 0 : cfg->hdr_type = ICE_RSS_OUTER_HEADERS;
3130 : 0 : }
3131 : :
3132 : : static int
3133 : 0 : ice_hash_moveout(struct ice_pf *pf, struct ice_rss_hash_cfg *cfg)
3134 : : {
3135 : : int status;
3136 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
3137 [ # # ]: 0 : struct ice_vsi *vsi = pf->main_vsi;
3138 : :
3139 [ # # ]: 0 : if (!is_hash_cfg_valid(cfg))
3140 : : return -ENOENT;
3141 : :
3142 : 0 : status = ice_rem_rss_cfg(hw, vsi->idx, cfg);
3143 [ # # ]: 0 : if (status && status != ICE_ERR_DOES_NOT_EXIST) {
3144 : 0 : PMD_DRV_LOG(ERR,
3145 : : "ice_rem_rss_cfg failed for VSI:%d, error:%d",
3146 : : vsi->idx, status);
3147 : 0 : return -EBUSY;
3148 : : }
3149 : :
3150 : : return 0;
3151 : : }
3152 : :
3153 : : static int
3154 : 0 : ice_hash_moveback(struct ice_pf *pf, struct ice_rss_hash_cfg *cfg)
3155 : : {
3156 : : int status;
3157 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
3158 [ # # ]: 0 : struct ice_vsi *vsi = pf->main_vsi;
3159 : :
3160 [ # # ]: 0 : if (!is_hash_cfg_valid(cfg))
3161 : : return -ENOENT;
3162 : :
3163 : 0 : status = ice_add_rss_cfg(hw, vsi->idx, cfg);
3164 [ # # ]: 0 : if (status) {
3165 : 0 : PMD_DRV_LOG(ERR,
3166 : : "ice_add_rss_cfg failed for VSI:%d, error:%d",
3167 : : vsi->idx, status);
3168 : 0 : return -EBUSY;
3169 : : }
3170 : :
3171 : : return 0;
3172 : : }
3173 : :
3174 : : static int
3175 : : ice_hash_remove(struct ice_pf *pf, struct ice_rss_hash_cfg *cfg)
3176 : : {
3177 : : int ret;
3178 : :
3179 : 0 : ret = ice_hash_moveout(pf, cfg);
3180 [ # # # # : 0 : if (ret && (ret != -ENOENT))
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# # # ]
3181 : : return ret;
3182 : :
3183 : : hash_cfg_reset(cfg);
3184 : :
3185 : 0 : return 0;
3186 : : }
3187 : :
3188 : : static int
3189 : 0 : ice_add_rss_cfg_pre_gtpu(struct ice_pf *pf, struct ice_hash_gtpu_ctx *ctx,
3190 : : u8 ctx_idx)
3191 : : {
3192 : : int ret;
3193 : :
3194 [ # # # # : 0 : switch (ctx_idx) {
# # # # ]
3195 : 0 : case ICE_HASH_GTPU_CTX_EH_IP:
3196 : 0 : ret = ice_hash_remove(pf,
3197 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_UDP]);
3198 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3199 : : return ret;
3200 : :
3201 : 0 : ret = ice_hash_remove(pf,
3202 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_TCP]);
3203 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3204 : : return ret;
3205 : :
3206 : 0 : ret = ice_hash_remove(pf,
3207 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP]);
3208 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3209 : : return ret;
3210 : :
3211 : 0 : ret = ice_hash_remove(pf,
3212 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_UDP]);
3213 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3214 : : return ret;
3215 : :
3216 : 0 : ret = ice_hash_remove(pf,
3217 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_TCP]);
3218 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3219 : : return ret;
3220 : :
3221 : 0 : ret = ice_hash_remove(pf,
3222 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP]);
3223 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3224 : : return ret;
3225 : :
3226 : 0 : ret = ice_hash_remove(pf,
3227 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_UDP]);
3228 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3229 : : return ret;
3230 : :
3231 : 0 : ret = ice_hash_remove(pf,
3232 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_TCP]);
3233 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3234 : 0 : return ret;
3235 : :
3236 : : break;
3237 : 0 : case ICE_HASH_GTPU_CTX_EH_IP_UDP:
3238 : 0 : ret = ice_hash_remove(pf,
3239 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_UDP]);
3240 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3241 : : return ret;
3242 : :
3243 : 0 : ret = ice_hash_remove(pf,
3244 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_UDP]);
3245 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3246 : : return ret;
3247 : :
3248 : 0 : ret = ice_hash_moveout(pf,
3249 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP]);
3250 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3251 : : return ret;
3252 : :
3253 : 0 : ret = ice_hash_moveout(pf,
3254 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_TCP]);
3255 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3256 : : return ret;
3257 : :
3258 : 0 : ret = ice_hash_moveout(pf,
3259 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP]);
3260 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3261 : : return ret;
3262 : :
3263 : 0 : ret = ice_hash_moveout(pf,
3264 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_TCP]);
3265 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3266 : 0 : return ret;
3267 : :
3268 : : break;
3269 : 0 : case ICE_HASH_GTPU_CTX_EH_IP_TCP:
3270 : 0 : ret = ice_hash_remove(pf,
3271 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_TCP]);
3272 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3273 : : return ret;
3274 : :
3275 : 0 : ret = ice_hash_remove(pf,
3276 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_TCP]);
3277 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3278 : : return ret;
3279 : :
3280 : 0 : ret = ice_hash_moveout(pf,
3281 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP]);
3282 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3283 : : return ret;
3284 : :
3285 : 0 : ret = ice_hash_moveout(pf,
3286 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_UDP]);
3287 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3288 : : return ret;
3289 : :
3290 : 0 : ret = ice_hash_moveout(pf,
3291 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP]);
3292 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3293 : : return ret;
3294 : :
3295 : 0 : ret = ice_hash_moveout(pf,
3296 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_UDP]);
3297 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3298 : 0 : return ret;
3299 : :
3300 : : break;
3301 : 0 : case ICE_HASH_GTPU_CTX_UP_IP:
3302 : 0 : ret = ice_hash_remove(pf,
3303 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_UDP]);
3304 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3305 : : return ret;
3306 : :
3307 : 0 : ret = ice_hash_remove(pf,
3308 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_TCP]);
3309 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3310 : : return ret;
3311 : :
3312 : 0 : ret = ice_hash_moveout(pf,
3313 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP]);
3314 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3315 : : return ret;
3316 : :
3317 : 0 : ret = ice_hash_moveout(pf,
3318 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_UDP]);
3319 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3320 : : return ret;
3321 : :
3322 : 0 : ret = ice_hash_moveout(pf,
3323 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_TCP]);
3324 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3325 : 0 : return ret;
3326 : :
3327 : : break;
3328 : 0 : case ICE_HASH_GTPU_CTX_UP_IP_UDP:
3329 : : case ICE_HASH_GTPU_CTX_UP_IP_TCP:
3330 : 0 : ret = ice_hash_moveout(pf,
3331 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP]);
3332 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3333 : : return ret;
3334 : :
3335 : 0 : ret = ice_hash_moveout(pf,
3336 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_UDP]);
3337 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3338 : : return ret;
3339 : :
3340 : 0 : ret = ice_hash_moveout(pf,
3341 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_TCP]);
3342 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3343 : 0 : return ret;
3344 : :
3345 : : break;
3346 : 0 : case ICE_HASH_GTPU_CTX_DW_IP:
3347 : 0 : ret = ice_hash_remove(pf,
3348 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_UDP]);
3349 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3350 : : return ret;
3351 : :
3352 : 0 : ret = ice_hash_remove(pf,
3353 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_TCP]);
3354 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3355 : : return ret;
3356 : :
3357 : 0 : ret = ice_hash_moveout(pf,
3358 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP]);
3359 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3360 : : return ret;
3361 : :
3362 : 0 : ret = ice_hash_moveout(pf,
3363 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_UDP]);
3364 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3365 : : return ret;
3366 : :
3367 : 0 : ret = ice_hash_moveout(pf,
3368 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_TCP]);
3369 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3370 : 0 : return ret;
3371 : :
3372 : : break;
3373 : 0 : case ICE_HASH_GTPU_CTX_DW_IP_UDP:
3374 : : case ICE_HASH_GTPU_CTX_DW_IP_TCP:
3375 : 0 : ret = ice_hash_moveout(pf,
3376 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP]);
3377 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3378 : : return ret;
3379 : :
3380 : 0 : ret = ice_hash_moveout(pf,
3381 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_UDP]);
3382 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3383 : : return ret;
3384 : :
3385 : 0 : ret = ice_hash_moveout(pf,
3386 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_TCP]);
3387 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3388 : 0 : return ret;
3389 : :
3390 : : break;
3391 : : default:
3392 : : break;
3393 : : }
3394 : :
3395 : : return 0;
3396 : : }
3397 : :
3398 : 0 : static u8 calc_gtpu_ctx_idx(uint32_t hdr)
3399 : : {
3400 : : u8 eh_idx, ip_idx;
3401 : :
3402 [ # # ]: 0 : if (hdr & ICE_FLOW_SEG_HDR_GTPU_EH)
3403 : : eh_idx = 0;
3404 [ # # ]: 0 : else if (hdr & ICE_FLOW_SEG_HDR_GTPU_UP)
3405 : : eh_idx = 1;
3406 [ # # ]: 0 : else if (hdr & ICE_FLOW_SEG_HDR_GTPU_DWN)
3407 : : eh_idx = 2;
3408 : : else
3409 : : return ICE_HASH_GTPU_CTX_MAX;
3410 : :
3411 : : ip_idx = 0;
3412 [ # # ]: 0 : if (hdr & ICE_FLOW_SEG_HDR_UDP)
3413 : : ip_idx = 1;
3414 [ # # ]: 0 : else if (hdr & ICE_FLOW_SEG_HDR_TCP)
3415 : : ip_idx = 2;
3416 : :
3417 [ # # ]: 0 : if (hdr & (ICE_FLOW_SEG_HDR_IPV4 | ICE_FLOW_SEG_HDR_IPV6))
3418 : 0 : return eh_idx * 3 + ip_idx;
3419 : : else
3420 : : return ICE_HASH_GTPU_CTX_MAX;
3421 : : }
3422 : :
3423 : : static int
3424 : 0 : ice_add_rss_cfg_pre(struct ice_pf *pf, uint32_t hdr)
3425 : : {
3426 : 0 : u8 gtpu_ctx_idx = calc_gtpu_ctx_idx(hdr);
3427 : :
3428 [ # # ]: 0 : if (hdr & ICE_FLOW_SEG_HDR_IPV4)
3429 : 0 : return ice_add_rss_cfg_pre_gtpu(pf, &pf->hash_ctx.gtpu4,
3430 : : gtpu_ctx_idx);
3431 [ # # ]: 0 : else if (hdr & ICE_FLOW_SEG_HDR_IPV6)
3432 : 0 : return ice_add_rss_cfg_pre_gtpu(pf, &pf->hash_ctx.gtpu6,
3433 : : gtpu_ctx_idx);
3434 : :
3435 : : return 0;
3436 : : }
3437 : :
3438 : : static int
3439 : 0 : ice_add_rss_cfg_post_gtpu(struct ice_pf *pf, struct ice_hash_gtpu_ctx *ctx,
3440 : : u8 ctx_idx, struct ice_rss_hash_cfg *cfg)
3441 : : {
3442 : : int ret;
3443 : :
3444 [ # # ]: 0 : if (ctx_idx < ICE_HASH_GTPU_CTX_MAX)
3445 : 0 : ctx->ctx[ctx_idx] = *cfg;
3446 : :
3447 [ # # # # ]: 0 : switch (ctx_idx) {
3448 : : case ICE_HASH_GTPU_CTX_EH_IP:
3449 : : break;
3450 : 0 : case ICE_HASH_GTPU_CTX_EH_IP_UDP:
3451 : 0 : ret = ice_hash_moveback(pf,
3452 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP]);
3453 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3454 : : return ret;
3455 : :
3456 : 0 : ret = ice_hash_moveback(pf,
3457 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_TCP]);
3458 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3459 : : return ret;
3460 : :
3461 : 0 : ret = ice_hash_moveback(pf,
3462 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP]);
3463 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3464 : : return ret;
3465 : :
3466 : 0 : ret = ice_hash_moveback(pf,
3467 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_TCP]);
3468 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3469 : 0 : return ret;
3470 : :
3471 : : break;
3472 : 0 : case ICE_HASH_GTPU_CTX_EH_IP_TCP:
3473 : 0 : ret = ice_hash_moveback(pf,
3474 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP]);
3475 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3476 : : return ret;
3477 : :
3478 : 0 : ret = ice_hash_moveback(pf,
3479 : : &ctx->ctx[ICE_HASH_GTPU_CTX_UP_IP_UDP]);
3480 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3481 : : return ret;
3482 : :
3483 : 0 : ret = ice_hash_moveback(pf,
3484 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP]);
3485 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3486 : : return ret;
3487 : :
3488 : 0 : ret = ice_hash_moveback(pf,
3489 : : &ctx->ctx[ICE_HASH_GTPU_CTX_DW_IP_UDP]);
3490 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3491 : 0 : return ret;
3492 : :
3493 : : break;
3494 : 0 : case ICE_HASH_GTPU_CTX_UP_IP:
3495 : : case ICE_HASH_GTPU_CTX_UP_IP_UDP:
3496 : : case ICE_HASH_GTPU_CTX_UP_IP_TCP:
3497 : : case ICE_HASH_GTPU_CTX_DW_IP:
3498 : : case ICE_HASH_GTPU_CTX_DW_IP_UDP:
3499 : : case ICE_HASH_GTPU_CTX_DW_IP_TCP:
3500 : 0 : ret = ice_hash_moveback(pf,
3501 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP]);
3502 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3503 : : return ret;
3504 : :
3505 : 0 : ret = ice_hash_moveback(pf,
3506 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_UDP]);
3507 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3508 : : return ret;
3509 : :
3510 : 0 : ret = ice_hash_moveback(pf,
3511 : : &ctx->ctx[ICE_HASH_GTPU_CTX_EH_IP_TCP]);
3512 [ # # ]: 0 : if (ret && (ret != -ENOENT))
3513 : 0 : return ret;
3514 : :
3515 : : break;
3516 : : default:
3517 : : break;
3518 : : }
3519 : :
3520 : : return 0;
3521 : : }
3522 : :
3523 : : static int
3524 : 0 : ice_add_rss_cfg_post(struct ice_pf *pf, struct ice_rss_hash_cfg *cfg)
3525 : : {
3526 : 0 : u8 gtpu_ctx_idx = calc_gtpu_ctx_idx(cfg->addl_hdrs);
3527 : :
3528 [ # # ]: 0 : if (cfg->addl_hdrs & ICE_FLOW_SEG_HDR_IPV4)
3529 : 0 : return ice_add_rss_cfg_post_gtpu(pf, &pf->hash_ctx.gtpu4,
3530 : : gtpu_ctx_idx, cfg);
3531 [ # # ]: 0 : else if (cfg->addl_hdrs & ICE_FLOW_SEG_HDR_IPV6)
3532 : 0 : return ice_add_rss_cfg_post_gtpu(pf, &pf->hash_ctx.gtpu6,
3533 : : gtpu_ctx_idx, cfg);
3534 : :
3535 : : return 0;
3536 : : }
3537 : :
3538 : : static void
3539 : 0 : ice_rem_rss_cfg_post(struct ice_pf *pf, uint32_t hdr)
3540 : : {
3541 : 0 : u8 gtpu_ctx_idx = calc_gtpu_ctx_idx(hdr);
3542 : :
3543 [ # # ]: 0 : if (gtpu_ctx_idx >= ICE_HASH_GTPU_CTX_MAX)
3544 : : return;
3545 : :
3546 [ # # ]: 0 : if (hdr & ICE_FLOW_SEG_HDR_IPV4)
3547 : 0 : hash_cfg_reset(&pf->hash_ctx.gtpu4.ctx[gtpu_ctx_idx]);
3548 [ # # ]: 0 : else if (hdr & ICE_FLOW_SEG_HDR_IPV6)
3549 : 0 : hash_cfg_reset(&pf->hash_ctx.gtpu6.ctx[gtpu_ctx_idx]);
3550 : : }
3551 : :
3552 : : int
3553 : 0 : ice_rem_rss_cfg_wrap(struct ice_pf *pf, uint16_t vsi_id,
3554 : : struct ice_rss_hash_cfg *cfg)
3555 : : {
3556 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
3557 : : int ret;
3558 : :
3559 : 0 : ret = ice_rem_rss_cfg(hw, vsi_id, cfg);
3560 [ # # ]: 0 : if (ret && ret != ICE_ERR_DOES_NOT_EXIST)
3561 : 0 : PMD_DRV_LOG(ERR, "remove rss cfg failed");
3562 : :
3563 : 0 : ice_rem_rss_cfg_post(pf, cfg->addl_hdrs);
3564 : :
3565 : 0 : return 0;
3566 : : }
3567 : :
3568 : : int
3569 : 0 : ice_add_rss_cfg_wrap(struct ice_pf *pf, uint16_t vsi_id,
3570 : : struct ice_rss_hash_cfg *cfg)
3571 : : {
3572 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
3573 : : int ret;
3574 : :
3575 : 0 : ret = ice_add_rss_cfg_pre(pf, cfg->addl_hdrs);
3576 [ # # ]: 0 : if (ret)
3577 : 0 : PMD_DRV_LOG(ERR, "add rss cfg pre failed");
3578 : :
3579 : 0 : ret = ice_add_rss_cfg(hw, vsi_id, cfg);
3580 [ # # ]: 0 : if (ret)
3581 : 0 : PMD_DRV_LOG(ERR, "add rss cfg failed");
3582 : :
3583 : 0 : ret = ice_add_rss_cfg_post(pf, cfg);
3584 [ # # ]: 0 : if (ret)
3585 : 0 : PMD_DRV_LOG(ERR, "add rss cfg post failed");
3586 : :
3587 : 0 : return 0;
3588 : : }
3589 : :
3590 : : static void
3591 : 0 : ice_rss_hash_set(struct ice_pf *pf, uint64_t rss_hf)
3592 : : {
3593 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
3594 : 0 : struct ice_vsi *vsi = pf->main_vsi;
3595 : : struct ice_rss_hash_cfg cfg;
3596 : : int ret;
3597 : :
3598 : : #define ICE_RSS_HF_ALL ( \
3599 : : RTE_ETH_RSS_IPV4 | \
3600 : : RTE_ETH_RSS_IPV6 | \
3601 : : RTE_ETH_RSS_NONFRAG_IPV4_UDP | \
3602 : : RTE_ETH_RSS_NONFRAG_IPV6_UDP | \
3603 : : RTE_ETH_RSS_NONFRAG_IPV4_TCP | \
3604 : : RTE_ETH_RSS_NONFRAG_IPV6_TCP | \
3605 : : RTE_ETH_RSS_NONFRAG_IPV4_SCTP | \
3606 : : RTE_ETH_RSS_NONFRAG_IPV6_SCTP)
3607 : :
3608 : 0 : ret = ice_rem_vsi_rss_cfg(hw, vsi->idx);
3609 [ # # ]: 0 : if (ret)
3610 : 0 : PMD_DRV_LOG(ERR, "%s Remove rss vsi fail %d",
3611 : : __func__, ret);
3612 : :
3613 : 0 : cfg.symm = 0;
3614 : 0 : cfg.hdr_type = ICE_RSS_OUTER_HEADERS;
3615 : : /* Configure RSS for IPv4 with src/dst addr as input set */
3616 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_IPV4) {
3617 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_IPV4 | ICE_FLOW_SEG_HDR_IPV_OTHER;
3618 : 0 : cfg.hash_flds = ICE_FLOW_HASH_IPV4;
3619 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3620 [ # # ]: 0 : if (ret)
3621 : 0 : PMD_DRV_LOG(ERR, "%s IPV4 rss flow fail %d",
3622 : : __func__, ret);
3623 : : }
3624 : :
3625 : : /* Configure RSS for IPv6 with src/dst addr as input set */
3626 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_IPV6) {
3627 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_IPV6 | ICE_FLOW_SEG_HDR_IPV_OTHER;
3628 : 0 : cfg.hash_flds = ICE_FLOW_HASH_IPV6;
3629 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3630 [ # # ]: 0 : if (ret)
3631 : 0 : PMD_DRV_LOG(ERR, "%s IPV6 rss flow fail %d",
3632 : : __func__, ret);
3633 : : }
3634 : :
3635 : : /* Configure RSS for udp4 with src/dst addr and port as input set */
3636 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV4_UDP) {
3637 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_UDP | ICE_FLOW_SEG_HDR_IPV4 |
3638 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3639 : 0 : cfg.hash_flds = ICE_HASH_UDP_IPV4;
3640 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3641 [ # # ]: 0 : if (ret)
3642 : 0 : PMD_DRV_LOG(ERR, "%s UDP_IPV4 rss flow fail %d",
3643 : : __func__, ret);
3644 : : }
3645 : :
3646 : : /* Configure RSS for udp6 with src/dst addr and port as input set */
3647 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV6_UDP) {
3648 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_UDP | ICE_FLOW_SEG_HDR_IPV6 |
3649 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3650 : 0 : cfg.hash_flds = ICE_HASH_UDP_IPV6;
3651 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3652 [ # # ]: 0 : if (ret)
3653 : 0 : PMD_DRV_LOG(ERR, "%s UDP_IPV6 rss flow fail %d",
3654 : : __func__, ret);
3655 : : }
3656 : :
3657 : : /* Configure RSS for tcp4 with src/dst addr and port as input set */
3658 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV4_TCP) {
3659 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_TCP | ICE_FLOW_SEG_HDR_IPV4 |
3660 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3661 : 0 : cfg.hash_flds = ICE_HASH_TCP_IPV4;
3662 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3663 [ # # ]: 0 : if (ret)
3664 : 0 : PMD_DRV_LOG(ERR, "%s TCP_IPV4 rss flow fail %d",
3665 : : __func__, ret);
3666 : : }
3667 : :
3668 : : /* Configure RSS for tcp6 with src/dst addr and port as input set */
3669 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV6_TCP) {
3670 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_TCP | ICE_FLOW_SEG_HDR_IPV6 |
3671 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3672 : 0 : cfg.hash_flds = ICE_HASH_TCP_IPV6;
3673 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3674 [ # # ]: 0 : if (ret)
3675 : 0 : PMD_DRV_LOG(ERR, "%s TCP_IPV6 rss flow fail %d",
3676 : : __func__, ret);
3677 : : }
3678 : :
3679 : : /* Configure RSS for sctp4 with src/dst addr and port as input set */
3680 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV4_SCTP) {
3681 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_SCTP | ICE_FLOW_SEG_HDR_IPV4 |
3682 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3683 : 0 : cfg.hash_flds = ICE_HASH_SCTP_IPV4;
3684 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3685 [ # # ]: 0 : if (ret)
3686 : 0 : PMD_DRV_LOG(ERR, "%s SCTP_IPV4 rss flow fail %d",
3687 : : __func__, ret);
3688 : : }
3689 : :
3690 : : /* Configure RSS for sctp6 with src/dst addr and port as input set */
3691 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV6_SCTP) {
3692 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_SCTP | ICE_FLOW_SEG_HDR_IPV6 |
3693 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3694 : 0 : cfg.hash_flds = ICE_HASH_SCTP_IPV6;
3695 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3696 [ # # ]: 0 : if (ret)
3697 : 0 : PMD_DRV_LOG(ERR, "%s SCTP_IPV6 rss flow fail %d",
3698 : : __func__, ret);
3699 : : }
3700 : :
3701 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_IPV4) {
3702 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_PPPOE | ICE_FLOW_SEG_HDR_IPV4 |
3703 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3704 : 0 : cfg.hash_flds = ICE_FLOW_HASH_IPV4;
3705 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3706 [ # # ]: 0 : if (ret)
3707 : 0 : PMD_DRV_LOG(ERR, "%s PPPoE_IPV4 rss flow fail %d",
3708 : : __func__, ret);
3709 : : }
3710 : :
3711 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_IPV6) {
3712 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_PPPOE | ICE_FLOW_SEG_HDR_IPV6 |
3713 : : ICE_FLOW_SEG_HDR_IPV_OTHER;
3714 : 0 : cfg.hash_flds = ICE_FLOW_HASH_IPV6;
3715 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3716 [ # # ]: 0 : if (ret)
3717 : 0 : PMD_DRV_LOG(ERR, "%s PPPoE_IPV6 rss flow fail %d",
3718 : : __func__, ret);
3719 : : }
3720 : :
3721 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV4_UDP) {
3722 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_PPPOE | ICE_FLOW_SEG_HDR_UDP |
3723 : : ICE_FLOW_SEG_HDR_IPV4 | ICE_FLOW_SEG_HDR_IPV_OTHER;
3724 : 0 : cfg.hash_flds = ICE_HASH_UDP_IPV4;
3725 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3726 [ # # ]: 0 : if (ret)
3727 : 0 : PMD_DRV_LOG(ERR, "%s PPPoE_IPV4_UDP rss flow fail %d",
3728 : : __func__, ret);
3729 : : }
3730 : :
3731 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV6_UDP) {
3732 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_PPPOE | ICE_FLOW_SEG_HDR_UDP |
3733 : : ICE_FLOW_SEG_HDR_IPV6 | ICE_FLOW_SEG_HDR_IPV_OTHER;
3734 : 0 : cfg.hash_flds = ICE_HASH_UDP_IPV6;
3735 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3736 [ # # ]: 0 : if (ret)
3737 : 0 : PMD_DRV_LOG(ERR, "%s PPPoE_IPV6_UDP rss flow fail %d",
3738 : : __func__, ret);
3739 : : }
3740 : :
3741 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV4_TCP) {
3742 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_PPPOE | ICE_FLOW_SEG_HDR_TCP |
3743 : : ICE_FLOW_SEG_HDR_IPV4 | ICE_FLOW_SEG_HDR_IPV_OTHER;
3744 : 0 : cfg.hash_flds = ICE_HASH_TCP_IPV4;
3745 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3746 [ # # ]: 0 : if (ret)
3747 : 0 : PMD_DRV_LOG(ERR, "%s PPPoE_IPV4_TCP rss flow fail %d",
3748 : : __func__, ret);
3749 : : }
3750 : :
3751 [ # # ]: 0 : if (rss_hf & RTE_ETH_RSS_NONFRAG_IPV6_TCP) {
3752 : 0 : cfg.addl_hdrs = ICE_FLOW_SEG_HDR_PPPOE | ICE_FLOW_SEG_HDR_TCP |
3753 : : ICE_FLOW_SEG_HDR_IPV6 | ICE_FLOW_SEG_HDR_IPV_OTHER;
3754 : 0 : cfg.hash_flds = ICE_HASH_TCP_IPV6;
3755 : 0 : ret = ice_add_rss_cfg_wrap(pf, vsi->idx, &cfg);
3756 [ # # ]: 0 : if (ret)
3757 : 0 : PMD_DRV_LOG(ERR, "%s PPPoE_IPV6_TCP rss flow fail %d",
3758 : : __func__, ret);
3759 : : }
3760 : :
3761 : 0 : pf->rss_hf = rss_hf & ICE_RSS_HF_ALL;
3762 : 0 : }
3763 : :
3764 : : static void
3765 : 0 : ice_get_default_rss_key(uint8_t *rss_key, uint32_t rss_key_size)
3766 : : {
3767 : : static struct ice_aqc_get_set_rss_keys default_key;
3768 : : static bool default_key_done;
3769 : : uint8_t *key = (uint8_t *)&default_key;
3770 : : size_t i;
3771 : :
3772 [ # # ]: 0 : if (rss_key_size > sizeof(default_key)) {
3773 : 0 : PMD_DRV_LOG(WARNING,
3774 : : "requested size %u is larger than default %zu, "
3775 : : "only %zu bytes are gotten for key",
3776 : : rss_key_size, sizeof(default_key),
3777 : : sizeof(default_key));
3778 : : }
3779 : :
3780 [ # # ]: 0 : if (!default_key_done) {
3781 : : /* Calculate the default hash key */
3782 [ # # ]: 0 : for (i = 0; i < sizeof(default_key); i++)
3783 : 0 : key[i] = (uint8_t)rte_rand();
3784 : 0 : default_key_done = true;
3785 : : }
3786 : 0 : memcpy(rss_key, key, RTE_MIN(rss_key_size, sizeof(default_key)));
3787 : 0 : }
3788 : :
3789 : 0 : static int ice_init_rss(struct ice_pf *pf)
3790 : : {
3791 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
3792 : 0 : struct ice_vsi *vsi = pf->main_vsi;
3793 : 0 : struct rte_eth_dev_data *dev_data = pf->dev_data;
3794 : : struct ice_aq_get_set_rss_lut_params lut_params;
3795 : : struct rte_eth_rss_conf *rss_conf;
3796 : : struct ice_aqc_get_set_rss_keys key;
3797 : : uint16_t i, nb_q;
3798 : : int ret = 0;
3799 : 0 : bool is_safe_mode = pf->adapter->is_safe_mode;
3800 : : uint32_t reg;
3801 : :
3802 : : rss_conf = &dev_data->dev_conf.rx_adv_conf.rss_conf;
3803 : 0 : nb_q = dev_data->nb_rx_queues;
3804 : 0 : vsi->rss_key_size = ICE_AQC_GET_SET_RSS_KEY_DATA_RSS_KEY_SIZE +
3805 : : ICE_AQC_GET_SET_RSS_KEY_DATA_HASH_KEY_SIZE;
3806 : 0 : vsi->rss_lut_size = pf->hash_lut_size;
3807 : :
3808 [ # # ]: 0 : if (nb_q == 0) {
3809 : 0 : PMD_DRV_LOG(WARNING,
3810 : : "RSS is not supported as rx queues number is zero");
3811 : 0 : return 0;
3812 : : }
3813 : :
3814 [ # # ]: 0 : if (is_safe_mode) {
3815 : 0 : PMD_DRV_LOG(WARNING, "RSS is not supported in safe mode");
3816 : 0 : return 0;
3817 : : }
3818 : :
3819 [ # # ]: 0 : if (!vsi->rss_key) {
3820 : 0 : vsi->rss_key = rte_zmalloc(NULL,
3821 : : vsi->rss_key_size, 0);
3822 [ # # ]: 0 : if (vsi->rss_key == NULL) {
3823 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate memory for rss_key");
3824 : 0 : return -ENOMEM;
3825 : : }
3826 : : }
3827 [ # # ]: 0 : if (!vsi->rss_lut) {
3828 : 0 : vsi->rss_lut = rte_zmalloc(NULL,
3829 : 0 : vsi->rss_lut_size, 0);
3830 [ # # ]: 0 : if (vsi->rss_lut == NULL) {
3831 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate memory for rss_key");
3832 : 0 : rte_free(vsi->rss_key);
3833 : 0 : vsi->rss_key = NULL;
3834 : 0 : return -ENOMEM;
3835 : : }
3836 : : }
3837 : : /* configure RSS key */
3838 [ # # ]: 0 : if (!rss_conf->rss_key)
3839 : 0 : ice_get_default_rss_key(vsi->rss_key, vsi->rss_key_size);
3840 : : else
3841 : 0 : memcpy(vsi->rss_key, rss_conf->rss_key,
3842 : 0 : RTE_MIN(rss_conf->rss_key_len,
3843 : : vsi->rss_key_size));
3844 : :
3845 : 0 : memcpy(key.standard_rss_key, vsi->rss_key,
3846 : : ICE_AQC_GET_SET_RSS_KEY_DATA_RSS_KEY_SIZE);
3847 : : memcpy(key.extended_hash_key,
3848 : : &vsi->rss_key[ICE_AQC_GET_SET_RSS_KEY_DATA_RSS_KEY_SIZE],
3849 : : ICE_AQC_GET_SET_RSS_KEY_DATA_HASH_KEY_SIZE);
3850 : 0 : ret = ice_aq_set_rss_key(hw, vsi->idx, &key);
3851 [ # # ]: 0 : if (ret)
3852 : 0 : goto out;
3853 : :
3854 : : /* init RSS LUT table */
3855 [ # # ]: 0 : for (i = 0; i < vsi->rss_lut_size; i++)
3856 : 0 : vsi->rss_lut[i] = i % nb_q;
3857 : :
3858 [ # # # # ]: 0 : if (nb_q <= ICE_RSS_LUT_GLOBAL_QUEUE_NB && (hw)->mac_type == ICE_MAC_E830) {
3859 : : struct ice_vsi_ctx vsi_ctx;
3860 : : uint16_t global_lut;
3861 : :
3862 [ # # ]: 0 : if (!vsi->global_lut_allocated) {
3863 : 0 : ret = ice_alloc_rss_global_lut(hw, false, &global_lut);
3864 [ # # ]: 0 : if (ret)
3865 : 0 : goto out;
3866 : 0 : vsi->global_lut_allocated = true;
3867 : 0 : vsi->global_lut_id = global_lut;
3868 : : }
3869 : 0 : global_lut = vsi->global_lut_id;
3870 : :
3871 : 0 : vsi_ctx.flags = ICE_AQ_VSI_TYPE_PF;
3872 : 0 : vsi_ctx.info = vsi->info;
3873 : 0 : vsi_ctx.info.q_opt_rss &= ICE_AQ_VSI_Q_OPT_RSS_LUT_M |
3874 : : ICE_AQ_VSI_Q_OPT_RSS_GBL_LUT_M;
3875 : 0 : vsi_ctx.info.q_opt_rss |= ICE_AQ_VSI_Q_OPT_RSS_LUT_GBL |
3876 : 0 : ((global_lut << ICE_AQ_VSI_Q_OPT_RSS_GBL_LUT_S) &
3877 : : ICE_AQ_VSI_Q_OPT_RSS_GBL_LUT_M);
3878 : :
3879 : 0 : vsi_ctx.info.valid_sections =
3880 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_Q_OPT_VALID);
3881 : :
3882 : 0 : ret = ice_update_vsi(hw, vsi->idx, &vsi_ctx, NULL);
3883 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
3884 : 0 : PMD_INIT_LOG(ERR, "update vsi failed, err = %d", ret);
3885 : 0 : goto out;
3886 : : }
3887 : :
3888 : 0 : vsi->info = vsi_ctx.info;
3889 : 0 : lut_params.lut_type = ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL;
3890 : 0 : lut_params.global_lut_id = global_lut;
3891 : : } else {
3892 : 0 : lut_params.lut_type = ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF;
3893 : 0 : lut_params.global_lut_id = 0;
3894 : : }
3895 : :
3896 : 0 : lut_params.vsi_handle = vsi->idx;
3897 : 0 : lut_params.lut_size = vsi->rss_lut_size;
3898 : 0 : lut_params.lut = vsi->rss_lut;
3899 : 0 : ret = ice_aq_set_rss_lut(hw, &lut_params);
3900 [ # # ]: 0 : if (ret)
3901 : 0 : goto out;
3902 : :
3903 : : /* Enable registers for symmetric_toeplitz function. */
3904 : 0 : reg = ICE_READ_REG(hw, VSIQF_HASH_CTL(vsi->vsi_id));
3905 : 0 : reg = (reg & (~VSIQF_HASH_CTL_HASH_SCHEME_M)) |
3906 : : (1 << VSIQF_HASH_CTL_HASH_SCHEME_S);
3907 : 0 : ICE_WRITE_REG(hw, VSIQF_HASH_CTL(vsi->vsi_id), reg);
3908 : :
3909 : : /* RSS hash configuration */
3910 : 0 : ice_rss_hash_set(pf, rss_conf->rss_hf);
3911 : :
3912 : 0 : return 0;
3913 : 0 : out:
3914 : 0 : rte_free(vsi->rss_key);
3915 : 0 : vsi->rss_key = NULL;
3916 : 0 : rte_free(vsi->rss_lut);
3917 : 0 : vsi->rss_lut = NULL;
3918 : 0 : return -EINVAL;
3919 : : }
3920 : :
3921 : : static int
3922 : 0 : check_dcb_conf(int is_8_ports, struct rte_eth_dcb_rx_conf *dcb_conf)
3923 : : {
3924 : : uint32_t tc_map = 0;
3925 : : int i;
3926 : :
3927 : 0 : enum rte_eth_nb_tcs nb_tcs = dcb_conf->nb_tcs;
3928 [ # # ]: 0 : if (nb_tcs != RTE_ETH_4_TCS && is_8_ports) {
3929 : 0 : PMD_DRV_LOG(ERR, "Invalid num TCs setting - only 4 TCs are supported");
3930 : 0 : return -1;
3931 [ # # ]: 0 : } else if (nb_tcs != RTE_ETH_4_TCS && nb_tcs != RTE_ETH_8_TCS) {
3932 : 0 : PMD_DRV_LOG(ERR, "Invalid num TCs setting - only 8 TCs or 4 TCs are supported");
3933 : 0 : return -1;
3934 : : }
3935 : :
3936 : : /* Check if associated TC are in continuous range */
3937 [ # # ]: 0 : for (i = 0; i < ICE_MAX_TRAFFIC_CLASS; i++)
3938 : 0 : tc_map |= 1 << (dcb_conf->dcb_tc[i] & 0x7);
3939 : :
3940 [ # # ]: 0 : if (!rte_is_power_of_2(tc_map + 1)) {
3941 : 0 : PMD_DRV_LOG(ERR,
3942 : : "Bad VLAN User Priority to Traffic Class association in DCB config");
3943 : 0 : return -1;
3944 : : }
3945 : :
3946 : 0 : return rte_popcount32(tc_map);
3947 : : }
3948 : :
3949 : : static int
3950 : 0 : ice_dev_configure(struct rte_eth_dev *dev)
3951 : : {
3952 : 0 : struct ice_adapter *ad =
3953 : 0 : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
3954 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
3955 : : int ret;
3956 : :
3957 : : /* Initialize to TRUE. If any of Rx queues doesn't meet the
3958 : : * bulk allocation or vector Rx preconditions we will reset it.
3959 : : */
3960 : 0 : ad->rx_bulk_alloc_allowed = true;
3961 : 0 : ad->tx_simple_allowed = true;
3962 : :
3963 : 0 : ad->rx_func_type = ICE_RX_DEFAULT;
3964 : 0 : ad->tx_func_type = ICE_TX_DEFAULT;
3965 : :
3966 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_RSS_FLAG)
3967 : 0 : dev->data->dev_conf.rxmode.offloads |= RTE_ETH_RX_OFFLOAD_RSS_HASH;
3968 : :
3969 [ # # ]: 0 : if (dev->data->nb_rx_queues) {
3970 : 0 : ret = ice_init_rss(pf);
3971 [ # # ]: 0 : if (ret) {
3972 : 0 : PMD_DRV_LOG(ERR, "Failed to enable rss for PF");
3973 : 0 : return ret;
3974 : : }
3975 : : }
3976 : :
3977 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_DCB_FLAG) {
3978 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
3979 : 0 : struct ice_vsi *vsi = pf->main_vsi;
3980 : 0 : struct ice_port_info *port_info = hw->port_info;
3981 : : struct ice_qos_cfg *qos_cfg = &port_info->qos_cfg;
3982 : 0 : struct ice_dcbx_cfg *local_dcb_conf = &qos_cfg->local_dcbx_cfg;
3983 : : struct ice_vsi_ctx ctxt;
3984 : 0 : struct rte_eth_dcb_rx_conf *dcb_conf = &dev->data->dev_conf.rx_adv_conf.dcb_rx_conf;
3985 : : int i;
3986 : 0 : enum rte_eth_nb_tcs nb_tcs = dcb_conf->nb_tcs;
3987 : : int nb_tc_used, queues_per_tc;
3988 : : uint16_t total_q_nb;
3989 : :
3990 : 0 : nb_tc_used = check_dcb_conf(ice_get_port_max_cgd(hw) == ICE_4_CGD_PER_PORT,
3991 : : dcb_conf);
3992 [ # # ]: 0 : if (nb_tc_used < 0)
3993 : 0 : return -EINVAL;
3994 : :
3995 : 0 : ctxt.info = vsi->info;
3996 [ # # ]: 0 : if (rte_le_to_cpu_16(ctxt.info.mapping_flags) == ICE_AQ_VSI_Q_MAP_NONCONTIG) {
3997 : 0 : PMD_DRV_LOG(ERR, "VSI configured with non contiguous queues, DCB is not supported");
3998 : 0 : return -EINVAL;
3999 : : }
4000 : :
4001 : 0 : total_q_nb = dev->data->nb_rx_queues;
4002 : 0 : queues_per_tc = total_q_nb / nb_tc_used;
4003 [ # # ]: 0 : if (total_q_nb % nb_tc_used != 0) {
4004 : 0 : PMD_DRV_LOG(ERR, "For DCB, number of queues must be evenly divisible by number of used TCs");
4005 : 0 : return -EINVAL;
4006 [ # # ]: 0 : } else if (!rte_is_power_of_2(queues_per_tc)) {
4007 : 0 : PMD_DRV_LOG(ERR, "For DCB, number of queues per TC must be a power of 2");
4008 : 0 : return -EINVAL;
4009 : : }
4010 : :
4011 [ # # ]: 0 : for (i = 0; i < nb_tc_used; i++) {
4012 : 0 : ctxt.info.tc_mapping[i] =
4013 : 0 : rte_cpu_to_le_16(((i * queues_per_tc) << ICE_AQ_VSI_TC_Q_OFFSET_S) |
4014 : : (rte_log2_u32(queues_per_tc) << ICE_AQ_VSI_TC_Q_NUM_S));
4015 : : }
4016 : :
4017 : : memset(local_dcb_conf, 0, sizeof(*local_dcb_conf));
4018 : :
4019 : 0 : local_dcb_conf->etscfg.maxtcs = nb_tcs;
4020 : :
4021 : : /* Associate each VLAN UP with particular TC */
4022 [ # # ]: 0 : for (i = 0; i < ICE_MAX_TRAFFIC_CLASS; i++) {
4023 : 0 : local_dcb_conf->etscfg.prio_table[i] = dcb_conf->dcb_tc[i];
4024 : 0 : local_dcb_conf->etsrec.prio_table[i] = dcb_conf->dcb_tc[i];
4025 : : }
4026 : :
4027 : : /*
4028 : : * Since current API does not support setting ETS BW Share and Scheduler
4029 : : * configure all TC as ETS and evenly share load across all existing TC
4030 : : **/
4031 : 0 : const int bw_share_percent = 100 / nb_tc_used;
4032 : : const int bw_share_left = 100 - bw_share_percent * nb_tc_used;
4033 [ # # ]: 0 : for (i = 0; i < nb_tc_used; i++) {
4034 : : /* Per TC bandwidth table (all valued must add up to 100%), valid on ETS */
4035 : 0 : local_dcb_conf->etscfg.tcbwtable[i] = bw_share_percent;
4036 : 0 : local_dcb_conf->etsrec.tcbwtable[i] = bw_share_percent;
4037 : :
4038 : : /**< Transmission Selection Algorithm. 0 - Strict prio, 2 - ETS */
4039 : 0 : local_dcb_conf->etscfg.tsatable[i] = 2;
4040 : 0 : local_dcb_conf->etsrec.tsatable[i] = 2;
4041 : : }
4042 : :
4043 [ # # ]: 0 : for (i = 0; i < bw_share_left; i++) {
4044 : 0 : local_dcb_conf->etscfg.tcbwtable[i]++;
4045 : 0 : local_dcb_conf->etsrec.tcbwtable[i]++;
4046 : : }
4047 : :
4048 : 0 : local_dcb_conf->pfc.pfccap = nb_tcs;
4049 : : local_dcb_conf->pfc.pfcena = 0;
4050 : :
4051 : 0 : ret = ice_set_dcb_cfg(port_info);
4052 [ # # ]: 0 : if (ret) {
4053 : 0 : PMD_DRV_LOG(ERR, "Failed to configure DCB for PF");
4054 : 0 : return ret;
4055 : : }
4056 : :
4057 : : /* Update VSI queue allocatios per TC */
4058 : 0 : ctxt.info.valid_sections = rte_cpu_to_le_16(ICE_AQ_VSI_PROP_RXQ_MAP_VALID);
4059 : 0 : ctxt.info.mapping_flags = rte_cpu_to_le_16(ICE_AQ_VSI_Q_MAP_CONTIG);
4060 : :
4061 : 0 : ret = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
4062 [ # # ]: 0 : if (ret) {
4063 : 0 : PMD_DRV_LOG(ERR, "Failed to configure queue mapping");
4064 : 0 : return ret;
4065 : : }
4066 : :
4067 : 0 : ctxt.info.valid_sections = 0;
4068 : 0 : vsi->info = ctxt.info;
4069 : :
4070 : 0 : hw->port_info->fc.current_mode = ICE_FC_PFC;
4071 : : }
4072 : :
4073 : : return 0;
4074 : : }
4075 : :
4076 : : static int
4077 : 0 : ice_get_dcb_info(struct rte_eth_dev *dev, struct rte_eth_dcb_info *dcb_info)
4078 : : {
4079 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
4080 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
4081 : 0 : struct ice_port_info *port_info = hw->port_info;
4082 : : struct ice_qos_cfg *qos_cfg = &port_info->qos_cfg;
4083 : : struct ice_dcbx_cfg *dcb_conf = &qos_cfg->local_dcbx_cfg;
4084 : 0 : struct ice_vsi *vsi = pf->main_vsi;
4085 : :
4086 [ # # ]: 0 : if (rte_le_to_cpu_16(vsi->info.mapping_flags) == ICE_AQ_VSI_Q_MAP_NONCONTIG) {
4087 : 0 : PMD_DRV_LOG(ERR, "VSI configured with non contiguous queues, DCB is not supported");
4088 : 0 : return -ENOTSUP;
4089 : : }
4090 : :
4091 : 0 : dcb_info->nb_tcs = dcb_conf->etscfg.maxtcs;
4092 [ # # ]: 0 : for (int i = 0; i < dcb_info->nb_tcs; i++) {
4093 : 0 : dcb_info->prio_tc[i] = dcb_conf->etscfg.prio_table[i];
4094 : 0 : dcb_info->tc_bws[i] = dcb_conf->etscfg.tcbwtable[i];
4095 : : /* Using VMDQ pool zero since DCB+VMDQ is not supported */
4096 : 0 : uint16_t tc_rx_q_map = rte_le_to_cpu_16(vsi->info.tc_mapping[i]);
4097 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = tc_rx_q_map & ICE_AQ_VSI_TC_Q_OFFSET_M;
4098 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue =
4099 : 0 : 1 << ((tc_rx_q_map & ICE_AQ_VSI_TC_Q_NUM_M) >> ICE_AQ_VSI_TC_Q_NUM_S);
4100 : :
4101 : 0 : dcb_info->tc_queue.tc_txq[0][i].base = dcb_info->tc_queue.tc_rxq[0][i].base;
4102 : 0 : dcb_info->tc_queue.tc_txq[0][i].nb_queue = dcb_info->tc_queue.tc_rxq[0][i].nb_queue;
4103 : : }
4104 : :
4105 : : return 0;
4106 : : }
4107 : :
4108 : : static int
4109 : 0 : ice_priority_flow_ctrl_set(struct rte_eth_dev *dev, struct rte_eth_pfc_conf *pfc_conf)
4110 : : {
4111 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
4112 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
4113 : 0 : struct ice_port_info *port_info = hw->port_info;
4114 : : struct ice_qos_cfg *qos_cfg = &port_info->qos_cfg;
4115 : : struct ice_dcbx_cfg *dcb_conf = &qos_cfg->local_dcbx_cfg;
4116 : : int ret;
4117 : :
4118 : 0 : dcb_conf->pfc_mode = ICE_QOS_MODE_VLAN;
4119 : 0 : dcb_conf->pfc.willing = 0;
4120 : : /** pfccap should already be set by DCB config, check if zero */
4121 [ # # ]: 0 : if (dcb_conf->pfc.pfccap == 0) {
4122 : 0 : PMD_DRV_LOG(ERR, "DCB is not configured on the port, can not set PFC");
4123 : 0 : return -EINVAL;
4124 : : }
4125 : :
4126 : 0 : ret = ice_aq_set_pfc_mode(hw, ICE_AQC_PFC_VLAN_BASED_PFC, NULL);
4127 [ # # ]: 0 : if (ret) {
4128 : 0 : PMD_DRV_LOG(ERR, "Failed to enable PFC in VLAN mode");
4129 : 0 : return ret;
4130 : : }
4131 : :
4132 : 0 : u8 tc = ice_get_tc_by_priority(hw, pfc_conf->priority);
4133 : :
4134 [ # # # # : 0 : switch (pfc_conf->fc.mode) {
# ]
4135 : 0 : case (RTE_ETH_FC_NONE):
4136 : 0 : dcb_conf->pfc.pfcena &= ~(1 << tc);
4137 : 0 : dcb_conf->pfc.pfcena_asym_rx &= ~(1 << tc);
4138 : 0 : dcb_conf->pfc.pfcena_asym_tx &= ~(1 << tc);
4139 : 0 : break;
4140 : 0 : case (RTE_ETH_FC_RX_PAUSE):
4141 : 0 : dcb_conf->pfc.pfcena &= ~(1 << tc);
4142 : 0 : dcb_conf->pfc.pfcena_asym_rx |= (1 << tc);
4143 : 0 : dcb_conf->pfc.pfcena_asym_tx &= ~(1 << tc);
4144 : 0 : break;
4145 : 0 : case (RTE_ETH_FC_TX_PAUSE):
4146 : 0 : dcb_conf->pfc.pfcena &= ~(1 << tc);
4147 : 0 : dcb_conf->pfc.pfcena_asym_rx &= ~(1 << tc);
4148 : 0 : dcb_conf->pfc.pfcena_asym_tx |= (1 << tc);
4149 : 0 : break;
4150 : 0 : case (RTE_ETH_FC_FULL):
4151 : 0 : dcb_conf->pfc.pfcena |= (1 << tc);
4152 : 0 : dcb_conf->pfc.pfcena_asym_rx &= ~(1 << tc);
4153 : 0 : dcb_conf->pfc.pfcena_asym_tx &= ~(1 << tc);
4154 : 0 : break;
4155 : : }
4156 : :
4157 : 0 : ret = ice_set_dcb_cfg(port_info);
4158 [ # # ]: 0 : if (ret) {
4159 : 0 : PMD_DRV_LOG(ERR, "Failed to configure DCB for PF");
4160 : 0 : return ret;
4161 : : }
4162 : :
4163 : : /* Update high and low watermarks */
4164 : 0 : u32 high_watermark = pfc_conf->fc.high_water;
4165 [ # # ]: 0 : if (high_watermark > ICE_MAC_TC_MAX_WATERMARK)
4166 : : high_watermark = ICE_MAC_TC_MAX_WATERMARK;
4167 : :
4168 : 0 : u32 low_watermark = pfc_conf->fc.low_water;
4169 : : if (low_watermark > ICE_MAC_TC_MAX_WATERMARK)
4170 : : low_watermark = ICE_MAC_TC_MAX_WATERMARK;
4171 : :
4172 : 0 : int cgd_idx = ice_get_cgd_idx(hw, tc);
4173 : :
4174 [ # # ]: 0 : if (high_watermark)
4175 : 0 : wr32(hw, GLRPB_TCHW(cgd_idx), high_watermark);
4176 [ # # ]: 0 : if (low_watermark)
4177 : 0 : wr32(hw, GLRPB_TCLW(cgd_idx), low_watermark);
4178 : :
4179 : : /* Update pause quanta */
4180 [ # # ]: 0 : uint16_t max_frame_size = pf->dev_data->mtu ?
4181 : : pf->dev_data->mtu + ICE_ETH_OVERHEAD :
4182 : : ICE_FRAME_SIZE_MAX;
4183 : 0 : ret = ice_aq_set_mac_pfc_cfg(hw, max_frame_size, 1 << tc, pfc_conf->fc.pause_time,
4184 : 0 : ((u32)pfc_conf->fc.pause_time + 1) / 2, false, NULL);
4185 [ # # ]: 0 : if (ret) {
4186 : 0 : PMD_DRV_LOG(ERR, "Can not update MAC configuration");
4187 : 0 : return ret;
4188 : : }
4189 : :
4190 : : /* Update forwarding of the non FC MAC control frames settings */
4191 [ # # ]: 0 : if ((hw)->mac_type == ICE_MAC_E830) {
4192 : : #define E830_MAC_COMMAND_CONFIG(pi) (((pi)->phy.link_info.link_speed == ICE_AQ_LINK_SPEED_200GB) ? \
4193 : : E830_PRTMAC_200G_COMMAND_CONFIG : E830_PRTMAC_COMMAND_CONFIG)
4194 : :
4195 [ # # ]: 0 : u32 mac_config = rd32(hw, E830_MAC_COMMAND_CONFIG(port_info));
4196 : :
4197 [ # # ]: 0 : if (pfc_conf->fc.mac_ctrl_frame_fwd)
4198 : 0 : mac_config |= E830_PRTMAC_COMMAND_CONFIG_CNTL_FRM_ENA_M;
4199 : : else
4200 : 0 : mac_config &= ~E830_PRTMAC_COMMAND_CONFIG_CNTL_FRM_ENA_M;
4201 : :
4202 [ # # ]: 0 : wr32(hw, E830_MAC_COMMAND_CONFIG(port_info), mac_config);
4203 : : }
4204 : :
4205 : : return 0;
4206 : : }
4207 : :
4208 : : static void
4209 : 0 : __vsi_queues_bind_intr(struct ice_vsi *vsi, uint16_t msix_vect,
4210 : : int base_queue, int nb_queue)
4211 : : {
4212 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
4213 : : uint32_t val, val_tx;
4214 : : int rx_low_latency, i;
4215 : :
4216 : 0 : rx_low_latency = vsi->adapter->devargs.rx_low_latency;
4217 [ # # ]: 0 : for (i = 0; i < nb_queue; i++) {
4218 : : /*do actual bind*/
4219 : 0 : val = (msix_vect & QINT_RQCTL_MSIX_INDX_M) |
4220 : : (0 << QINT_RQCTL_ITR_INDX_S) | QINT_RQCTL_CAUSE_ENA_M;
4221 : : val_tx = (msix_vect & QINT_TQCTL_MSIX_INDX_M) |
4222 : : (0 << QINT_TQCTL_ITR_INDX_S) | QINT_TQCTL_CAUSE_ENA_M;
4223 : :
4224 : 0 : PMD_DRV_LOG(INFO, "queue %d is binding to vect %d",
4225 : : base_queue + i, msix_vect);
4226 : :
4227 : : /* set ITR0 value */
4228 [ # # ]: 0 : if (rx_low_latency) {
4229 : : /**
4230 : : * Empirical configuration for optimal real time
4231 : : * latency reduced interrupt throttling to 2us
4232 : : */
4233 : 0 : ICE_WRITE_REG(hw, GLINT_ITR(0, msix_vect), 0x1);
4234 : 0 : ICE_WRITE_REG(hw, QRX_ITR(base_queue + i),
4235 : : QRX_ITR_NO_EXPR_M);
4236 : : } else {
4237 : 0 : ICE_WRITE_REG(hw, GLINT_ITR(0, msix_vect), 0x2);
4238 : 0 : ICE_WRITE_REG(hw, QRX_ITR(base_queue + i), 0);
4239 : : }
4240 : :
4241 : 0 : ICE_WRITE_REG(hw, QINT_RQCTL(base_queue + i), val);
4242 : 0 : ICE_WRITE_REG(hw, QINT_TQCTL(base_queue + i), val_tx);
4243 : : }
4244 : 0 : }
4245 : :
4246 : : void
4247 : 0 : ice_vsi_queues_bind_intr(struct ice_vsi *vsi)
4248 : : {
4249 : 0 : struct rte_eth_dev *dev = &rte_eth_devices[vsi->adapter->pf.dev_data->port_id];
4250 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
4251 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4252 : : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
4253 : 0 : uint16_t msix_vect = vsi->msix_intr;
4254 : 0 : uint16_t nb_msix = RTE_MIN(vsi->nb_msix,
4255 : : rte_intr_nb_efd_get(intr_handle));
4256 : : uint16_t queue_idx = 0;
4257 : : int record = 0;
4258 : : int i;
4259 : :
4260 : : /* clear Rx/Tx queue interrupt */
4261 [ # # ]: 0 : for (i = 0; i < vsi->nb_used_qps; i++) {
4262 : 0 : ICE_WRITE_REG(hw, QINT_TQCTL(vsi->base_queue + i), 0);
4263 : 0 : ICE_WRITE_REG(hw, QINT_RQCTL(vsi->base_queue + i), 0);
4264 : : }
4265 : :
4266 : : /* PF bind interrupt */
4267 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
4268 : : queue_idx = 0;
4269 : : record = 1;
4270 : : }
4271 : :
4272 [ # # ]: 0 : for (i = 0; i < vsi->nb_used_qps; i++) {
4273 [ # # ]: 0 : if (nb_msix <= 1) {
4274 [ # # ]: 0 : if (!rte_intr_allow_others(intr_handle))
4275 : : msix_vect = ICE_MISC_VEC_ID;
4276 : :
4277 : : /* uio mapping all queue to one msix_vect */
4278 : 0 : __vsi_queues_bind_intr(vsi, msix_vect,
4279 : 0 : vsi->base_queue + i,
4280 : 0 : vsi->nb_used_qps - i);
4281 : :
4282 [ # # # # ]: 0 : for (; !!record && i < vsi->nb_used_qps; i++)
4283 : 0 : rte_intr_vec_list_index_set(intr_handle,
4284 : : queue_idx + i, msix_vect);
4285 : :
4286 : : break;
4287 : : }
4288 : :
4289 : : /* vfio 1:1 queue/msix_vect mapping */
4290 : 0 : __vsi_queues_bind_intr(vsi, msix_vect,
4291 : 0 : vsi->base_queue + i, 1);
4292 : :
4293 [ # # ]: 0 : if (!!record)
4294 : 0 : rte_intr_vec_list_index_set(intr_handle,
4295 : : queue_idx + i,
4296 : : msix_vect);
4297 : :
4298 : 0 : msix_vect++;
4299 : 0 : nb_msix--;
4300 : : }
4301 : 0 : }
4302 : :
4303 : : void
4304 : 0 : ice_vsi_enable_queues_intr(struct ice_vsi *vsi)
4305 : : {
4306 : 0 : struct rte_eth_dev *dev = &rte_eth_devices[vsi->adapter->pf.dev_data->port_id];
4307 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
4308 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4309 : : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
4310 : : uint16_t msix_intr, i;
4311 : :
4312 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle))
4313 [ # # ]: 0 : for (i = 0; i < vsi->nb_used_qps; i++) {
4314 : 0 : msix_intr = vsi->msix_intr + i;
4315 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(msix_intr),
4316 : : GLINT_DYN_CTL_INTENA_M |
4317 : : GLINT_DYN_CTL_CLEARPBA_M |
4318 : : GLINT_DYN_CTL_ITR_INDX_M |
4319 : : GLINT_DYN_CTL_WB_ON_ITR_M);
4320 : : }
4321 : : else
4322 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(0),
4323 : : GLINT_DYN_CTL_INTENA_M |
4324 : : GLINT_DYN_CTL_CLEARPBA_M |
4325 : : GLINT_DYN_CTL_ITR_INDX_M |
4326 : : GLINT_DYN_CTL_WB_ON_ITR_M);
4327 : 0 : }
4328 : :
4329 : : static int
4330 : 0 : ice_rxq_intr_setup(struct rte_eth_dev *dev)
4331 : : {
4332 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
4333 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
4334 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4335 : 0 : struct ice_vsi *vsi = pf->main_vsi;
4336 : : uint32_t intr_vector = 0;
4337 : :
4338 : 0 : rte_intr_disable(intr_handle);
4339 : :
4340 : : /* check and configure queue intr-vector mapping */
4341 [ # # ]: 0 : if ((rte_intr_cap_multiple(intr_handle) ||
4342 [ # # ]: 0 : !RTE_ETH_DEV_SRIOV(dev).active) &&
4343 [ # # ]: 0 : dev->data->dev_conf.intr_conf.rxq != 0) {
4344 : 0 : intr_vector = dev->data->nb_rx_queues;
4345 [ # # ]: 0 : if (intr_vector > ICE_MAX_INTR_QUEUE_NUM) {
4346 : 0 : PMD_DRV_LOG(ERR, "At most %d intr queues supported",
4347 : : ICE_MAX_INTR_QUEUE_NUM);
4348 : 0 : return -ENOTSUP;
4349 : : }
4350 [ # # ]: 0 : if (rte_intr_efd_enable(intr_handle, intr_vector))
4351 : : return -1;
4352 : : }
4353 : :
4354 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
4355 [ # # ]: 0 : if (rte_intr_vec_list_alloc(intr_handle, NULL,
4356 : 0 : dev->data->nb_rx_queues)) {
4357 : 0 : PMD_DRV_LOG(ERR,
4358 : : "Failed to allocate %d rx_queues intr_vec",
4359 : : dev->data->nb_rx_queues);
4360 : 0 : return -ENOMEM;
4361 : : }
4362 : : }
4363 : :
4364 : : /* Map queues with MSIX interrupt */
4365 : 0 : vsi->nb_used_qps = dev->data->nb_rx_queues;
4366 : 0 : ice_vsi_queues_bind_intr(vsi);
4367 : :
4368 : : /* Enable interrupts for all the queues */
4369 : 0 : ice_vsi_enable_queues_intr(vsi);
4370 : :
4371 : 0 : rte_intr_enable(intr_handle);
4372 : :
4373 : 0 : return 0;
4374 : : }
4375 : :
4376 : : static int
4377 : 0 : ice_get_link_info_safe(struct ice_pf *pf, bool ena_lse,
4378 : : struct ice_link_status *link)
4379 : : {
4380 : 0 : struct ice_hw *hw = ICE_PF_TO_HW(pf);
4381 : : int ret;
4382 : :
4383 : 0 : rte_spinlock_lock(&pf->link_lock);
4384 : :
4385 : 0 : ret = ice_aq_get_link_info(hw->port_info, ena_lse, link, NULL);
4386 : :
4387 : : rte_spinlock_unlock(&pf->link_lock);
4388 : :
4389 : 0 : return ret;
4390 : : }
4391 : :
4392 : : static void
4393 : 0 : ice_get_init_link_status(struct rte_eth_dev *dev)
4394 : : {
4395 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
4396 : 0 : bool enable_lse = dev->data->dev_conf.intr_conf.lsc ? true : false;
4397 : : struct ice_link_status link_status;
4398 : : int ret;
4399 : :
4400 : 0 : ret = ice_get_link_info_safe(pf, enable_lse, &link_status);
4401 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
4402 : 0 : PMD_DRV_LOG(ERR, "Failed to get link info");
4403 : 0 : pf->init_link_up = false;
4404 : 0 : return;
4405 : : }
4406 : :
4407 [ # # ]: 0 : if (link_status.link_info & ICE_AQ_LINK_UP)
4408 : 0 : pf->init_link_up = true;
4409 : : else
4410 : 0 : pf->init_link_up = false;
4411 : : }
4412 : :
4413 : : static int
4414 : 0 : ice_pps_out_cfg(struct ice_hw *hw, int idx, int timer)
4415 : : {
4416 : : uint64_t current_time, start_time;
4417 : : uint32_t hi, lo, lo2, func, val;
4418 : :
4419 : 0 : lo = ICE_READ_REG(hw, GLTSYN_TIME_L(timer));
4420 : 0 : hi = ICE_READ_REG(hw, GLTSYN_TIME_H(timer));
4421 : 0 : lo2 = ICE_READ_REG(hw, GLTSYN_TIME_L(timer));
4422 : :
4423 [ # # ]: 0 : if (lo2 < lo) {
4424 : 0 : lo = ICE_READ_REG(hw, GLTSYN_TIME_L(timer));
4425 : 0 : hi = ICE_READ_REG(hw, GLTSYN_TIME_H(timer));
4426 : : }
4427 : :
4428 : 0 : current_time = ((uint64_t)hi << 32) | lo;
4429 : :
4430 : 0 : start_time = (current_time + NSEC_PER_SEC) /
4431 : : NSEC_PER_SEC * NSEC_PER_SEC;
4432 : 0 : start_time = start_time - PPS_OUT_DELAY_NS;
4433 : :
4434 : 0 : func = 8 + idx + timer * 4;
4435 : 0 : val = GLGEN_GPIO_CTL_PIN_DIR_M |
4436 : 0 : ((func << GLGEN_GPIO_CTL_PIN_FUNC_S) &
4437 : : GLGEN_GPIO_CTL_PIN_FUNC_M);
4438 : :
4439 : : /* Write clkout with half of period value */
4440 : 0 : ICE_WRITE_REG(hw, GLTSYN_CLKO(idx, timer), NSEC_PER_SEC / 2);
4441 : :
4442 : : /* Write TARGET time register */
4443 : 0 : ICE_WRITE_REG(hw, GLTSYN_TGT_L(idx, timer), start_time & 0xffffffff);
4444 : 0 : ICE_WRITE_REG(hw, GLTSYN_TGT_H(idx, timer), start_time >> 32);
4445 : :
4446 : : /* Write AUX_OUT register */
4447 : 0 : ICE_WRITE_REG(hw, GLTSYN_AUX_OUT(idx, timer),
4448 : : GLTSYN_AUX_OUT_0_OUT_ENA_M | GLTSYN_AUX_OUT_0_OUTMOD_M);
4449 : :
4450 : : /* Write GPIO CTL register */
4451 : 0 : ICE_WRITE_REG(hw, GLGEN_GPIO_CTL(idx), val);
4452 : :
4453 : 0 : return 0;
4454 : : }
4455 : :
4456 : : static int
4457 : 0 : ice_dev_start(struct rte_eth_dev *dev)
4458 : : {
4459 : 0 : struct rte_eth_dev_data *data = dev->data;
4460 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4461 : : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
4462 : 0 : struct ice_vsi *vsi = pf->main_vsi;
4463 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
4464 : : struct ice_adapter *ad =
4465 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
4466 : : uint16_t nb_rxq = 0;
4467 : : uint16_t nb_txq, i;
4468 : : uint16_t max_frame_size;
4469 : : int mask, ret;
4470 : 0 : uint8_t timer = hw->func_caps.ts_func_info.tmr_index_owned;
4471 : 0 : uint32_t pin_idx = ad->devargs.pin_idx;
4472 : : ice_declare_bitmap(pmask, ICE_PROMISC_MAX);
4473 : : ice_zero_bitmap(pmask, ICE_PROMISC_MAX);
4474 : :
4475 : : /* choose vector Tx function before starting queues */
4476 : 0 : ice_set_tx_function(dev);
4477 : :
4478 : : /* program Tx queues' context in hardware */
4479 [ # # ]: 0 : for (nb_txq = 0; nb_txq < data->nb_tx_queues; nb_txq++) {
4480 : 0 : ret = ice_tx_queue_start(dev, nb_txq);
4481 [ # # ]: 0 : if (ret) {
4482 : 0 : PMD_DRV_LOG(ERR, "fail to start Tx queue %u", nb_txq);
4483 : 0 : goto tx_err;
4484 : : }
4485 : : }
4486 : :
4487 : : /* program Rx queues' context in hardware*/
4488 [ # # ]: 0 : for (nb_rxq = 0; nb_rxq < data->nb_rx_queues; nb_rxq++) {
4489 : 0 : ret = ice_rx_queue_start(dev, nb_rxq);
4490 [ # # ]: 0 : if (ret) {
4491 : 0 : PMD_DRV_LOG(ERR, "fail to start Rx queue %u", nb_rxq);
4492 : 0 : goto rx_err;
4493 : : }
4494 : : }
4495 : :
4496 : : /* we need to choose Rx fn after queue start, when we know if we need scattered Rx */
4497 : 0 : ice_set_rx_function(dev);
4498 : :
4499 : : mask = RTE_ETH_VLAN_STRIP_MASK | RTE_ETH_VLAN_FILTER_MASK |
4500 : : RTE_ETH_VLAN_EXTEND_MASK;
4501 [ # # ]: 0 : if (ice_is_dvm_ena(hw))
4502 : : mask |= RTE_ETH_QINQ_STRIP_MASK;
4503 : :
4504 : 0 : ret = ice_vlan_offload_set(dev, mask);
4505 [ # # ]: 0 : if (ret) {
4506 : 0 : PMD_INIT_LOG(ERR, "Unable to set VLAN offload");
4507 : 0 : goto rx_err;
4508 : : }
4509 : :
4510 : : /* enable Rx interrupt and mapping Rx queue to interrupt vector */
4511 [ # # ]: 0 : if (ice_rxq_intr_setup(dev))
4512 : : return -EIO;
4513 : :
4514 : : /* Fall back to polling the AdminQ via an alarm on platforms where
4515 : : * interrupt delivery is unavailable.
4516 : : */
4517 [ # # ]: 0 : if (rte_intr_enable(pci_dev->intr_handle) != 0) {
4518 [ # # ]: 0 : if (rte_eal_alarm_set(ICE_AQ_ALARM_INTERVAL, ice_aq_alarm_handler, dev) != 0)
4519 : 0 : PMD_DRV_LOG(WARNING, "Failed to set alarm for AdminQ polling");
4520 : : else
4521 : 0 : pf->use_aq_polling = true;
4522 : : }
4523 : :
4524 : : /* Enable receiving broadcast packets and transmitting packets */
4525 : : ice_set_bit(ICE_PROMISC_BCAST_RX, pmask);
4526 : : ice_set_bit(ICE_PROMISC_BCAST_TX, pmask);
4527 : : ice_set_bit(ICE_PROMISC_UCAST_TX, pmask);
4528 : : ice_set_bit(ICE_PROMISC_MCAST_TX, pmask);
4529 : :
4530 : 0 : ret = ice_set_vsi_promisc(hw, vsi->idx, pmask, 0);
4531 [ # # ]: 0 : if (ret != ICE_SUCCESS)
4532 : 0 : PMD_DRV_LOG(INFO, "fail to set vsi broadcast");
4533 : :
4534 : 0 : ret = ice_aq_set_event_mask(hw, hw->port_info->lport,
4535 : : ((u16)(ICE_AQ_LINK_EVENT_LINK_FAULT |
4536 : : ICE_AQ_LINK_EVENT_PHY_TEMP_ALARM |
4537 : : ICE_AQ_LINK_EVENT_EXCESSIVE_ERRORS |
4538 : : ICE_AQ_LINK_EVENT_SIGNAL_DETECT |
4539 : : ICE_AQ_LINK_EVENT_AN_COMPLETED |
4540 : : ICE_AQ_LINK_EVENT_PORT_TX_SUSPENDED)),
4541 : : NULL);
4542 [ # # ]: 0 : if (ret != ICE_SUCCESS)
4543 : 0 : PMD_DRV_LOG(WARNING, "Fail to set phy mask");
4544 : :
4545 : 0 : ice_get_init_link_status(dev);
4546 : :
4547 : : ice_dev_set_link_up(dev);
4548 : :
4549 : : /* Call get_link_info aq command to enable/disable LSE */
4550 : 0 : ice_link_update(dev, 0);
4551 : :
4552 : 0 : pf->adapter_stopped = false;
4553 : :
4554 : : /* Set the max frame size to default value*/
4555 [ # # ]: 0 : max_frame_size = pf->dev_data->mtu ?
4556 : : pf->dev_data->mtu + ICE_ETH_OVERHEAD :
4557 : : ICE_FRAME_SIZE_MAX;
4558 : :
4559 : : /* Set the max frame size to HW*/
4560 : 0 : ice_aq_set_mac_cfg(hw, max_frame_size, false, NULL);
4561 : :
4562 [ # # ]: 0 : if (ad->devargs.pps_out_ena) {
4563 : 0 : ret = ice_pps_out_cfg(hw, pin_idx, timer);
4564 [ # # ]: 0 : if (ret) {
4565 : 0 : PMD_DRV_LOG(ERR, "Fail to configure 1pps out");
4566 : 0 : goto rx_err;
4567 : : }
4568 : : }
4569 : :
4570 [ # # ]: 0 : if (dev->data->dev_conf.txmode.offloads & RTE_ETH_TX_OFFLOAD_SEND_ON_TIMESTAMP) {
4571 : 0 : ice_timesync_enable(dev);
4572 : 0 : ad->txpp_ena = 1;
4573 : : }
4574 : :
4575 : : return 0;
4576 : :
4577 : : /* stop the started queues if failed to start all queues */
4578 : 0 : rx_err:
4579 [ # # ]: 0 : for (i = 0; i < nb_rxq; i++)
4580 : 0 : ice_rx_queue_stop(dev, i);
4581 : 0 : tx_err:
4582 [ # # ]: 0 : for (i = 0; i < nb_txq; i++)
4583 : 0 : ice_tx_queue_stop(dev, i);
4584 : :
4585 : 0 : pf->adapter_stopped = true;
4586 : :
4587 : 0 : return -EIO;
4588 : : }
4589 : :
4590 : : static int
4591 : 0 : ice_dev_reset(struct rte_eth_dev *dev)
4592 : : {
4593 : : int ret;
4594 : :
4595 [ # # ]: 0 : if (dev->data->sriov.active)
4596 : : return -ENOTSUP;
4597 : :
4598 : : ret = ice_dev_uninit(dev);
4599 : : if (ret) {
4600 : : PMD_INIT_LOG(ERR, "failed to uninit device, status = %d", ret);
4601 : : return -ENXIO;
4602 : : }
4603 : :
4604 : 0 : ret = ice_dev_init(dev);
4605 [ # # ]: 0 : if (ret) {
4606 : 0 : PMD_INIT_LOG(ERR, "failed to init device, status = %d", ret);
4607 : 0 : return -ENXIO;
4608 : : }
4609 : :
4610 : : return 0;
4611 : : }
4612 : :
4613 : : static int
4614 : 0 : ice_dev_info_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *dev_info)
4615 : : {
4616 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
4617 : : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4618 : 0 : struct ice_vsi *vsi = pf->main_vsi;
4619 : 0 : struct rte_pci_device *pci_dev = RTE_CLASS_TO_BUS_DEVICE(dev, *pci_dev);
4620 : 0 : bool is_safe_mode = pf->adapter->is_safe_mode;
4621 : : u64 phy_type_low;
4622 : : u64 phy_type_high;
4623 : :
4624 : 0 : dev_info->min_rx_bufsize = ICE_BUF_SIZE_MIN;
4625 : 0 : dev_info->max_rx_pktlen = ICE_FRAME_SIZE_MAX;
4626 : 0 : dev_info->max_rx_queues = vsi->nb_qps;
4627 : 0 : dev_info->max_tx_queues = vsi->nb_qps;
4628 : 0 : dev_info->max_mac_addrs = vsi->max_macaddrs;
4629 : 0 : dev_info->max_vfs = pci_dev->max_vfs;
4630 : 0 : dev_info->max_mtu = dev_info->max_rx_pktlen - ICE_ETH_OVERHEAD;
4631 : 0 : dev_info->min_mtu = RTE_ETHER_MIN_MTU;
4632 : :
4633 : 0 : dev_info->rx_offload_capa =
4634 : : RTE_ETH_RX_OFFLOAD_VLAN_STRIP |
4635 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC |
4636 : : RTE_ETH_RX_OFFLOAD_SCATTER |
4637 : : RTE_ETH_RX_OFFLOAD_VLAN_FILTER;
4638 : 0 : dev_info->tx_offload_capa =
4639 : : RTE_ETH_TX_OFFLOAD_VLAN_INSERT |
4640 : : RTE_ETH_TX_OFFLOAD_TCP_TSO |
4641 : : RTE_ETH_TX_OFFLOAD_MULTI_SEGS |
4642 : : RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE;
4643 : 0 : dev_info->flow_type_rss_offloads = 0;
4644 : :
4645 [ # # ]: 0 : if (!is_safe_mode) {
4646 : 0 : dev_info->rx_offload_capa |=
4647 : : RTE_ETH_RX_OFFLOAD_IPV4_CKSUM |
4648 : : RTE_ETH_RX_OFFLOAD_UDP_CKSUM |
4649 : : RTE_ETH_RX_OFFLOAD_TCP_CKSUM |
4650 : : RTE_ETH_RX_OFFLOAD_QINQ_STRIP |
4651 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM |
4652 : : RTE_ETH_RX_OFFLOAD_VLAN_EXTEND |
4653 : : RTE_ETH_RX_OFFLOAD_RSS_HASH |
4654 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP |
4655 : : RTE_ETH_RX_OFFLOAD_BUFFER_SPLIT;
4656 : 0 : dev_info->tx_offload_capa |=
4657 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT |
4658 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM |
4659 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM |
4660 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM |
4661 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM |
4662 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM |
4663 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM |
4664 : : RTE_ETH_TX_OFFLOAD_VXLAN_TNL_TSO |
4665 : : RTE_ETH_TX_OFFLOAD_GRE_TNL_TSO |
4666 : : RTE_ETH_TX_OFFLOAD_IPIP_TNL_TSO |
4667 : : RTE_ETH_TX_OFFLOAD_GENEVE_TNL_TSO;
4668 [ # # ]: 0 : if (hw->phy_model == ICE_PHY_E830)
4669 : 0 : dev_info->tx_offload_capa |=
4670 : : RTE_ETH_TX_OFFLOAD_SEND_ON_TIMESTAMP;
4671 : 0 : dev_info->flow_type_rss_offloads |= ICE_RSS_OFFLOAD_ALL;
4672 : : }
4673 : :
4674 : 0 : dev_info->rx_queue_offload_capa = RTE_ETH_RX_OFFLOAD_BUFFER_SPLIT;
4675 : 0 : dev_info->tx_queue_offload_capa = RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE;
4676 : :
4677 : 0 : dev_info->reta_size = pf->hash_lut_size;
4678 : 0 : dev_info->hash_key_size = (VSIQF_HKEY_MAX_INDEX + 1) * sizeof(uint32_t);
4679 : :
4680 : 0 : dev_info->default_rxconf = (struct rte_eth_rxconf) {
4681 : : .rx_thresh = {
4682 : : .pthresh = ICE_DEFAULT_RX_PTHRESH,
4683 : : .hthresh = ICE_DEFAULT_RX_HTHRESH,
4684 : : .wthresh = ICE_DEFAULT_RX_WTHRESH,
4685 : : },
4686 : : .rx_free_thresh = ICE_DEFAULT_RX_FREE_THRESH,
4687 : : .rx_drop_en = 0,
4688 : : .offloads = 0,
4689 : : };
4690 : :
4691 : 0 : dev_info->default_txconf = (struct rte_eth_txconf) {
4692 : : .tx_thresh = {
4693 : : .pthresh = ICE_DEFAULT_TX_PTHRESH,
4694 : : .hthresh = ICE_DEFAULT_TX_HTHRESH,
4695 : : .wthresh = ICE_DEFAULT_TX_WTHRESH,
4696 : : },
4697 : : .tx_free_thresh = ICE_DEFAULT_TX_FREE_THRESH,
4698 : : .tx_rs_thresh = ICE_DEFAULT_TX_RSBIT_THRESH,
4699 : : .offloads = 0,
4700 : : };
4701 : :
4702 : 0 : dev_info->rx_desc_lim = (struct rte_eth_desc_lim) {
4703 : : .nb_max = ICE_MAX_RING_DESC,
4704 : : .nb_min = ICE_MIN_RING_DESC,
4705 : : .nb_align = ICE_ALIGN_RING_DESC,
4706 : : };
4707 : :
4708 : 0 : dev_info->tx_desc_lim = (struct rte_eth_desc_lim) {
4709 : : .nb_max = ICE_MAX_RING_DESC,
4710 : : .nb_min = ICE_MIN_RING_DESC,
4711 : : .nb_align = ICE_ALIGN_RING_DESC,
4712 : : .nb_mtu_seg_max = ICE_TX_MTU_SEG_MAX,
4713 : : .nb_seg_max = ICE_MAX_RING_DESC,
4714 : : };
4715 : :
4716 : 0 : dev_info->speed_capa = RTE_ETH_LINK_SPEED_10M |
4717 : : RTE_ETH_LINK_SPEED_100M |
4718 : : RTE_ETH_LINK_SPEED_1G |
4719 : : RTE_ETH_LINK_SPEED_2_5G |
4720 : : RTE_ETH_LINK_SPEED_5G |
4721 : : RTE_ETH_LINK_SPEED_10G |
4722 : : RTE_ETH_LINK_SPEED_20G |
4723 : : RTE_ETH_LINK_SPEED_25G;
4724 : :
4725 : 0 : phy_type_low = hw->port_info->phy.phy_type_low;
4726 : 0 : phy_type_high = hw->port_info->phy.phy_type_high;
4727 : :
4728 [ # # ]: 0 : if (ICE_PHY_TYPE_SUPPORT_50G(phy_type_low))
4729 : 0 : dev_info->speed_capa |= RTE_ETH_LINK_SPEED_50G;
4730 : :
4731 [ # # # # ]: 0 : if (ICE_PHY_TYPE_SUPPORT_100G_LOW(phy_type_low) ||
4732 [ # # ]: 0 : ICE_PHY_TYPE_SUPPORT_100G_HIGH(phy_type_high))
4733 : 0 : dev_info->speed_capa |= RTE_ETH_LINK_SPEED_100G;
4734 : :
4735 [ # # ]: 0 : if (ICE_PHY_TYPE_SUPPORT_200G_HIGH(phy_type_high))
4736 : 0 : dev_info->speed_capa |= RTE_ETH_LINK_SPEED_200G;
4737 : :
4738 : 0 : dev_info->nb_rx_queues = dev->data->nb_rx_queues;
4739 : 0 : dev_info->nb_tx_queues = dev->data->nb_tx_queues;
4740 : :
4741 : 0 : dev_info->default_rxportconf.burst_size = ICE_RX_MAX_BURST;
4742 : 0 : dev_info->default_txportconf.burst_size = ICE_TX_MAX_BURST;
4743 : 0 : dev_info->default_rxportconf.nb_queues = 1;
4744 : 0 : dev_info->default_txportconf.nb_queues = 1;
4745 : 0 : dev_info->default_rxportconf.ring_size = ICE_BUF_SIZE_MIN;
4746 : 0 : dev_info->default_txportconf.ring_size = ICE_BUF_SIZE_MIN;
4747 : :
4748 : 0 : dev_info->rx_seg_capa.max_nseg = ICE_RX_MAX_NSEG;
4749 : 0 : dev_info->rx_seg_capa.multi_pools = 1;
4750 : 0 : dev_info->rx_seg_capa.offset_allowed = 0;
4751 : 0 : dev_info->rx_seg_capa.offset_align_log2 = 0;
4752 : :
4753 : 0 : return 0;
4754 : : }
4755 : :
4756 : : static inline int
4757 : 0 : ice_atomic_read_link_status(struct rte_eth_dev *dev,
4758 : : struct rte_eth_link *link)
4759 : : {
4760 : : struct rte_eth_link *dst = link;
4761 : 0 : struct rte_eth_link *src = &dev->data->dev_link;
4762 : :
4763 : : /* NOTE: review for potential ordering optimization */
4764 [ # # ]: 0 : if (!rte_atomic_compare_exchange_strong_explicit((uint64_t __rte_atomic *)dst,
4765 : : (uint64_t *)dst, *(uint64_t *)src,
4766 : : rte_memory_order_seq_cst, rte_memory_order_seq_cst))
4767 : 0 : return -1;
4768 : :
4769 : : return 0;
4770 : : }
4771 : :
4772 : : static inline int
4773 : 0 : ice_atomic_write_link_status(struct rte_eth_dev *dev,
4774 : : struct rte_eth_link *link)
4775 : : {
4776 : 0 : struct rte_eth_link *dst = &dev->data->dev_link;
4777 : : struct rte_eth_link *src = link;
4778 : :
4779 : : /* NOTE: review for potential ordering optimization */
4780 [ # # ]: 0 : if (!rte_atomic_compare_exchange_strong_explicit((uint64_t __rte_atomic *)dst,
4781 : : (uint64_t *)dst, *(uint64_t *)src,
4782 : : rte_memory_order_seq_cst, rte_memory_order_seq_cst))
4783 : 0 : return -1;
4784 : :
4785 : : return 0;
4786 : : }
4787 : :
4788 : : static int
4789 : 0 : ice_link_update(struct rte_eth_dev *dev, int wait_to_complete)
4790 : : {
4791 : : #define CHECK_INTERVAL 50 /* 50ms */
4792 : : #define MAX_REPEAT_TIME 40 /* 2s (40 * 50ms) in total */
4793 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
4794 : : struct ice_link_status link_status;
4795 : : struct rte_eth_link link, old;
4796 : : int status;
4797 : : unsigned int rep_cnt = MAX_REPEAT_TIME;
4798 : 0 : bool enable_lse = dev->data->dev_conf.intr_conf.lsc ? true : false;
4799 : :
4800 : : memset(&link, 0, sizeof(link));
4801 : : memset(&old, 0, sizeof(old));
4802 : : memset(&link_status, 0, sizeof(link_status));
4803 : 0 : ice_atomic_read_link_status(dev, &old);
4804 : :
4805 : : do {
4806 : : /* Get link status information from hardware */
4807 : 0 : status = ice_get_link_info_safe(pf, enable_lse, &link_status);
4808 [ # # ]: 0 : if (status != ICE_SUCCESS) {
4809 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
4810 : 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
4811 : 0 : PMD_DRV_LOG(ERR, "Failed to get link info");
4812 : 0 : goto out;
4813 : : }
4814 : :
4815 : 0 : link.link_status = link_status.link_info & ICE_AQ_LINK_UP;
4816 [ # # # # ]: 0 : if (!wait_to_complete || link.link_status)
4817 : : break;
4818 : :
4819 : : rte_delay_ms(CHECK_INTERVAL);
4820 [ # # ]: 0 : } while (--rep_cnt);
4821 : :
4822 [ # # ]: 0 : if (!link.link_status)
4823 : 0 : goto out;
4824 : :
4825 : : /* Full-duplex operation at all supported speeds */
4826 : 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
4827 : :
4828 : : /* Parse the link status */
4829 [ # # # # : 0 : switch (link_status.link_speed) {
# # # # #
# # # #
# ]
4830 : 0 : case ICE_AQ_LINK_SPEED_10MB:
4831 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_10M;
4832 : 0 : break;
4833 : 0 : case ICE_AQ_LINK_SPEED_100MB:
4834 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
4835 : 0 : break;
4836 : 0 : case ICE_AQ_LINK_SPEED_1000MB:
4837 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_1G;
4838 : 0 : break;
4839 : 0 : case ICE_AQ_LINK_SPEED_2500MB:
4840 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_2_5G;
4841 : 0 : break;
4842 : 0 : case ICE_AQ_LINK_SPEED_5GB:
4843 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_5G;
4844 : 0 : break;
4845 : 0 : case ICE_AQ_LINK_SPEED_10GB:
4846 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_10G;
4847 : 0 : break;
4848 : 0 : case ICE_AQ_LINK_SPEED_20GB:
4849 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_20G;
4850 : 0 : break;
4851 : 0 : case ICE_AQ_LINK_SPEED_25GB:
4852 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_25G;
4853 : 0 : break;
4854 : 0 : case ICE_AQ_LINK_SPEED_40GB:
4855 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_40G;
4856 : 0 : break;
4857 : 0 : case ICE_AQ_LINK_SPEED_50GB:
4858 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_50G;
4859 : 0 : break;
4860 : 0 : case ICE_AQ_LINK_SPEED_100GB:
4861 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100G;
4862 : 0 : break;
4863 : 0 : case ICE_AQ_LINK_SPEED_200GB:
4864 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_200G;
4865 : 0 : break;
4866 : 0 : case ICE_AQ_LINK_SPEED_UNKNOWN:
4867 : 0 : PMD_DRV_LOG(ERR, "Unknown link speed");
4868 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_UNKNOWN;
4869 : 0 : break;
4870 : 0 : default:
4871 : 0 : PMD_DRV_LOG(ERR, "None link speed");
4872 : : link.link_speed = RTE_ETH_SPEED_NUM_NONE;
4873 : 0 : break;
4874 : : }
4875 : :
4876 : 0 : link.link_autoneg = !(dev->data->dev_conf.link_speeds &
4877 : : RTE_ETH_LINK_SPEED_FIXED);
4878 : :
4879 : 0 : out:
4880 : 0 : ice_atomic_write_link_status(dev, &link);
4881 [ # # ]: 0 : if (link.link_status == old.link_status)
4882 : 0 : return -1;
4883 : :
4884 : : return 0;
4885 : : }
4886 : :
4887 : : static inline uint16_t
4888 : 0 : ice_parse_link_speeds(uint16_t link_speeds)
4889 : : {
4890 : : uint16_t link_speed = ICE_AQ_LINK_SPEED_UNKNOWN;
4891 : :
4892 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_200G)
4893 : : link_speed |= ICE_AQ_LINK_SPEED_200GB;
4894 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_100G)
4895 : 0 : link_speed |= ICE_AQ_LINK_SPEED_100GB;
4896 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_50G)
4897 : 0 : link_speed |= ICE_AQ_LINK_SPEED_50GB;
4898 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_40G)
4899 : 0 : link_speed |= ICE_AQ_LINK_SPEED_40GB;
4900 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_25G)
4901 : 0 : link_speed |= ICE_AQ_LINK_SPEED_25GB;
4902 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_20G)
4903 : 0 : link_speed |= ICE_AQ_LINK_SPEED_20GB;
4904 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_10G)
4905 : 0 : link_speed |= ICE_AQ_LINK_SPEED_10GB;
4906 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_5G)
4907 : 0 : link_speed |= ICE_AQ_LINK_SPEED_5GB;
4908 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_2_5G)
4909 : 0 : link_speed |= ICE_AQ_LINK_SPEED_2500MB;
4910 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_1G)
4911 : 0 : link_speed |= ICE_AQ_LINK_SPEED_1000MB;
4912 [ # # ]: 0 : if (link_speeds & RTE_ETH_LINK_SPEED_100M)
4913 : 0 : link_speed |= ICE_AQ_LINK_SPEED_100MB;
4914 : :
4915 : 0 : return link_speed;
4916 : : }
4917 : :
4918 : : static int
4919 : 0 : ice_apply_link_speed(struct rte_eth_dev *dev)
4920 : : {
4921 : : uint16_t speed;
4922 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4923 : : struct rte_eth_conf *conf = &dev->data->dev_conf;
4924 : :
4925 [ # # ]: 0 : if (conf->link_speeds == RTE_ETH_LINK_SPEED_AUTONEG) {
4926 : 0 : conf->link_speeds = RTE_ETH_LINK_SPEED_200G |
4927 : : RTE_ETH_LINK_SPEED_100G |
4928 : : RTE_ETH_LINK_SPEED_50G |
4929 : : RTE_ETH_LINK_SPEED_40G |
4930 : : RTE_ETH_LINK_SPEED_25G |
4931 : : RTE_ETH_LINK_SPEED_20G |
4932 : : RTE_ETH_LINK_SPEED_10G |
4933 : : RTE_ETH_LINK_SPEED_5G |
4934 : : RTE_ETH_LINK_SPEED_2_5G |
4935 : : RTE_ETH_LINK_SPEED_1G |
4936 : : RTE_ETH_LINK_SPEED_100M;
4937 : : }
4938 : 0 : speed = ice_parse_link_speeds(conf->link_speeds);
4939 : :
4940 : 0 : return ice_phy_conf_link(hw, speed, true);
4941 : : }
4942 : :
4943 : : static int
4944 : 0 : ice_phy_conf_link(struct ice_hw *hw,
4945 : : u16 link_speeds_bitmap,
4946 : : bool link_up)
4947 : : {
4948 : 0 : struct ice_aqc_set_phy_cfg_data cfg = { 0 };
4949 : 0 : struct ice_port_info *pi = hw->port_info;
4950 : : struct ice_aqc_get_phy_caps_data *phy_caps;
4951 : : int err;
4952 : 0 : u64 phy_type_low = 0;
4953 : 0 : u64 phy_type_high = 0;
4954 : :
4955 : : phy_caps = (struct ice_aqc_get_phy_caps_data *)
4956 : 0 : ice_malloc(hw, sizeof(*phy_caps));
4957 [ # # ]: 0 : if (!phy_caps)
4958 : : return ICE_ERR_NO_MEMORY;
4959 : :
4960 [ # # ]: 0 : if (!pi)
4961 : : return -EIO;
4962 : :
4963 : :
4964 [ # # ]: 0 : if (ice_fw_supports_report_dflt_cfg(pi->hw))
4965 : 0 : err = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_DFLT_CFG,
4966 : : phy_caps, NULL);
4967 : : else
4968 : 0 : err = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP_MEDIA,
4969 : : phy_caps, NULL);
4970 [ # # ]: 0 : if (err)
4971 : 0 : goto done;
4972 : :
4973 : 0 : ice_update_phy_type(&phy_type_low, &phy_type_high, link_speeds_bitmap);
4974 : :
4975 [ # # ]: 0 : if (link_speeds_bitmap == ICE_LINK_SPEED_UNKNOWN) {
4976 : 0 : cfg.phy_type_low = phy_caps->phy_type_low;
4977 : 0 : cfg.phy_type_high = phy_caps->phy_type_high;
4978 [ # # ]: 0 : } else if (phy_type_low & phy_caps->phy_type_low ||
4979 [ # # ]: 0 : phy_type_high & phy_caps->phy_type_high) {
4980 : 0 : cfg.phy_type_low = phy_type_low & phy_caps->phy_type_low;
4981 : 0 : cfg.phy_type_high = phy_type_high & phy_caps->phy_type_high;
4982 : : } else {
4983 : 0 : PMD_DRV_LOG(WARNING, "Invalid speed setting, set to default!");
4984 : 0 : cfg.phy_type_low = phy_caps->phy_type_low;
4985 : 0 : cfg.phy_type_high = phy_caps->phy_type_high;
4986 : : }
4987 : :
4988 : 0 : cfg.caps = phy_caps->caps | ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
4989 : 0 : cfg.low_power_ctrl_an = phy_caps->low_power_ctrl_an;
4990 : 0 : cfg.eee_cap = phy_caps->eee_cap;
4991 : 0 : cfg.eeer_value = phy_caps->eeer_value;
4992 : 0 : cfg.link_fec_opt = phy_caps->link_fec_options;
4993 [ # # ]: 0 : if (link_up)
4994 : 0 : cfg.caps |= ICE_AQ_PHY_ENA_LINK;
4995 : : else
4996 : 0 : cfg.caps &= ~ICE_AQ_PHY_ENA_LINK;
4997 : :
4998 : 0 : err = ice_aq_set_phy_cfg(hw, pi, &cfg, NULL);
4999 : :
5000 : 0 : done:
5001 : 0 : ice_free(hw, phy_caps);
5002 : 0 : return err;
5003 : : }
5004 : :
5005 : : static int
5006 : 0 : ice_dev_set_link_up(struct rte_eth_dev *dev)
5007 : : {
5008 : 0 : return ice_apply_link_speed(dev);
5009 : : }
5010 : :
5011 : : static int
5012 : 0 : ice_dev_set_link_down(struct rte_eth_dev *dev)
5013 : : {
5014 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5015 : : uint8_t speed = ICE_LINK_SPEED_UNKNOWN;
5016 : :
5017 : 0 : return ice_phy_conf_link(hw, speed, false);
5018 : : }
5019 : :
5020 : : static int
5021 : 0 : ice_dev_led_on(struct rte_eth_dev *dev)
5022 : : {
5023 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5024 : 0 : int status = ice_aq_set_port_id_led(hw->port_info, false, NULL);
5025 : :
5026 [ # # ]: 0 : return status == ICE_SUCCESS ? 0 : -ENOTSUP;
5027 : : }
5028 : :
5029 : : static int
5030 : 0 : ice_dev_led_off(struct rte_eth_dev *dev)
5031 : : {
5032 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5033 : 0 : int status = ice_aq_set_port_id_led(hw->port_info, true, NULL);
5034 : :
5035 [ # # ]: 0 : return status == ICE_SUCCESS ? 0 : -ENOTSUP;
5036 : : }
5037 : :
5038 : : static int
5039 : 0 : ice_mtu_set(struct rte_eth_dev *dev, uint16_t mtu __rte_unused)
5040 : : {
5041 : : /* mtu setting is forbidden if port is start */
5042 [ # # ]: 0 : if (dev->data->dev_started != 0) {
5043 : 0 : PMD_DRV_LOG(ERR,
5044 : : "port %d must be stopped before configuration",
5045 : : dev->data->port_id);
5046 : 0 : return -EBUSY;
5047 : : }
5048 : :
5049 : : return 0;
5050 : : }
5051 : :
5052 : 0 : static int ice_macaddr_set(struct rte_eth_dev *dev,
5053 : : struct rte_ether_addr *mac_addr)
5054 : : {
5055 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5056 : : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5057 [ # # ]: 0 : struct ice_vsi *vsi = pf->main_vsi;
5058 : : struct ice_mac_filter *f;
5059 : : uint8_t flags = 0;
5060 : : int ret;
5061 : :
5062 : : if (!rte_is_valid_assigned_ether_addr(mac_addr)) {
5063 : 0 : PMD_DRV_LOG(ERR, "Tried to set invalid MAC address.");
5064 : 0 : return -EINVAL;
5065 : : }
5066 : :
5067 [ # # ]: 0 : TAILQ_FOREACH(f, &vsi->mac_list, next) {
5068 [ # # ]: 0 : if (rte_is_same_ether_addr(&pf->dev_addr, &f->mac_info.mac_addr))
5069 : : break;
5070 : : }
5071 : :
5072 [ # # ]: 0 : if (!f) {
5073 : 0 : PMD_DRV_LOG(ERR, "Failed to find filter for default mac");
5074 : 0 : return -EIO;
5075 : : }
5076 : :
5077 : 0 : ret = ice_remove_mac_filter(vsi, &f->mac_info.mac_addr);
5078 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
5079 : 0 : PMD_DRV_LOG(ERR, "Failed to delete mac filter");
5080 : 0 : return -EIO;
5081 : : }
5082 : 0 : ret = ice_add_mac_filter(vsi, mac_addr);
5083 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
5084 : 0 : PMD_DRV_LOG(ERR, "Failed to add mac filter");
5085 : 0 : return -EIO;
5086 : : }
5087 : : rte_ether_addr_copy(mac_addr, &pf->dev_addr);
5088 : :
5089 : : flags = ICE_AQC_MAN_MAC_UPDATE_LAA_WOL;
5090 : 0 : ret = ice_aq_manage_mac_write(hw, mac_addr->addr_bytes, flags, NULL);
5091 [ # # ]: 0 : if (ret != ICE_SUCCESS)
5092 : 0 : PMD_DRV_LOG(ERR, "Failed to set manage mac");
5093 : :
5094 : : return 0;
5095 : : }
5096 : :
5097 : : /* Add a MAC address, and update filters */
5098 : : static int
5099 : 0 : ice_macaddr_add(struct rte_eth_dev *dev,
5100 : : struct rte_ether_addr *mac_addr,
5101 : : __rte_unused uint32_t index,
5102 : : __rte_unused uint32_t pool)
5103 : : {
5104 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5105 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5106 : : int ret;
5107 : :
5108 : 0 : ret = ice_add_mac_filter(vsi, mac_addr);
5109 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
5110 : 0 : PMD_DRV_LOG(ERR, "Failed to add MAC filter");
5111 : 0 : return -EINVAL;
5112 : : }
5113 : :
5114 : : return ICE_SUCCESS;
5115 : : }
5116 : :
5117 : : /* Remove a MAC address, and update filters */
5118 : : static void
5119 : 0 : ice_macaddr_remove(struct rte_eth_dev *dev, uint32_t index)
5120 : : {
5121 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5122 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5123 : : struct rte_eth_dev_data *data = dev->data;
5124 : : struct rte_ether_addr *macaddr;
5125 : : int ret;
5126 : :
5127 : 0 : macaddr = &data->mac_addrs[index];
5128 : 0 : ret = ice_remove_mac_filter(vsi, macaddr);
5129 [ # # ]: 0 : if (ret) {
5130 : 0 : PMD_DRV_LOG(ERR, "Failed to remove MAC filter");
5131 : 0 : return;
5132 : : }
5133 : : }
5134 : :
5135 : : static int
5136 : 0 : ice_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on)
5137 : : {
5138 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5139 : : /* Use the configured outer_ethertype instead of hardcoded 0x8100 */
5140 : 0 : struct ice_vlan vlan = ICE_VLAN(pf->outer_ethertype, vlan_id);
5141 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5142 : : int ret;
5143 : :
5144 : 0 : PMD_INIT_FUNC_TRACE();
5145 : :
5146 : : /**
5147 : : * Vlan 0 is the generic filter for untagged packets
5148 : : * and can't be removed or added by user.
5149 : : */
5150 [ # # ]: 0 : if (vlan_id == 0)
5151 : : return 0;
5152 : :
5153 [ # # ]: 0 : if (on) {
5154 : 0 : ret = ice_add_vlan_filter(vsi, &vlan);
5155 [ # # ]: 0 : if (ret < 0) {
5156 : 0 : PMD_DRV_LOG(ERR, "Failed to add vlan filter");
5157 : 0 : return -EINVAL;
5158 : : }
5159 : : } else {
5160 : 0 : ret = ice_remove_vlan_filter(vsi, &vlan);
5161 [ # # ]: 0 : if (ret < 0) {
5162 : 0 : PMD_DRV_LOG(ERR, "Failed to remove vlan filter");
5163 : 0 : return -EINVAL;
5164 : : }
5165 : : }
5166 : :
5167 : : return 0;
5168 : : }
5169 : :
5170 : : /* In Single VLAN Mode (SVM), single VLAN filters via ICE_SW_LKUP_VLAN are
5171 : : * based on the inner VLAN ID, so the VLAN TPID (i.e. 0x8100 or 0x888a8)
5172 : : * doesn't matter. In Double VLAN Mode (DVM), outer/single VLAN filters via
5173 : : * ICE_SW_LKUP_VLAN are based on the outer/single VLAN ID + VLAN TPID.
5174 : : *
5175 : : * For both modes add a VLAN 0 + no VLAN TPID filter to handle untagged traffic
5176 : : * when VLAN pruning is enabled. Also, this handles VLAN 0 priority tagged
5177 : : * traffic in SVM, since the VLAN TPID isn't part of filtering.
5178 : : *
5179 : : * If DVM is enabled then an explicit VLAN 0 + VLAN TPID filter needs to be
5180 : : * added to allow VLAN 0 priority tagged traffic in DVM, since the VLAN TPID is
5181 : : * part of filtering.
5182 : : */
5183 : : static int
5184 : 0 : ice_vsi_add_vlan_zero(struct ice_vsi *vsi)
5185 : : {
5186 : : struct ice_vlan vlan;
5187 : : int err;
5188 : :
5189 : 0 : vlan = ICE_VLAN(0, 0);
5190 : 0 : err = ice_add_vlan_filter(vsi, &vlan);
5191 [ # # ]: 0 : if (err) {
5192 : 0 : PMD_DRV_LOG(DEBUG, "Failed to add VLAN ID 0");
5193 : 0 : return err;
5194 : : }
5195 : :
5196 : : /* in SVM both VLAN 0 filters are identical */
5197 [ # # ]: 0 : if (!ice_is_dvm_ena(&vsi->adapter->hw))
5198 : : return 0;
5199 : :
5200 : 0 : vlan = ICE_VLAN(RTE_ETHER_TYPE_VLAN, 0);
5201 : 0 : err = ice_add_vlan_filter(vsi, &vlan);
5202 [ # # ]: 0 : if (err) {
5203 : 0 : PMD_DRV_LOG(DEBUG, "Failed to add VLAN ID 0 in double VLAN mode");
5204 : 0 : return err;
5205 : : }
5206 : :
5207 : : return 0;
5208 : : }
5209 : :
5210 : : /*
5211 : : * Delete the VLAN 0 filters in the same manner that they were added in
5212 : : * ice_vsi_add_vlan_zero.
5213 : : */
5214 : : static int
5215 : 0 : ice_vsi_del_vlan_zero(struct ice_vsi *vsi)
5216 : : {
5217 : : struct ice_vlan vlan;
5218 : : int err;
5219 : :
5220 : 0 : vlan = ICE_VLAN(0, 0);
5221 : 0 : err = ice_remove_vlan_filter(vsi, &vlan);
5222 [ # # ]: 0 : if (err) {
5223 : 0 : PMD_DRV_LOG(DEBUG, "Failed to remove VLAN ID 0");
5224 : 0 : return err;
5225 : : }
5226 : :
5227 : : /* in SVM both VLAN 0 filters are identical */
5228 [ # # ]: 0 : if (!ice_is_dvm_ena(&vsi->adapter->hw))
5229 : : return 0;
5230 : :
5231 : 0 : vlan = ICE_VLAN(RTE_ETHER_TYPE_VLAN, 0);
5232 : 0 : err = ice_remove_vlan_filter(vsi, &vlan);
5233 [ # # ]: 0 : if (err) {
5234 : 0 : PMD_DRV_LOG(DEBUG, "Failed to remove VLAN ID 0 in double VLAN mode");
5235 : 0 : return err;
5236 : : }
5237 : :
5238 : : return 0;
5239 : : }
5240 : :
5241 : : /* Configure vlan filter on or off */
5242 : : static int
5243 : 0 : ice_vsi_config_vlan_filter(struct ice_vsi *vsi, bool on)
5244 : : {
5245 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5246 : : struct ice_vsi_ctx ctxt;
5247 : : uint8_t sw_flags2;
5248 : : int ret = 0;
5249 : :
5250 : : sw_flags2 = ICE_AQ_VSI_SW_FLAG_RX_VLAN_PRUNE_ENA;
5251 : :
5252 [ # # ]: 0 : if (on)
5253 : 0 : vsi->info.sw_flags2 |= sw_flags2;
5254 : : else
5255 : 0 : vsi->info.sw_flags2 &= ~sw_flags2;
5256 : :
5257 : 0 : vsi->info.sw_id = hw->port_info->sw_id;
5258 : 0 : (void)memcpy(&ctxt.info, &vsi->info, sizeof(vsi->info));
5259 : 0 : ctxt.info.valid_sections =
5260 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_SW_VALID |
5261 : : ICE_AQ_VSI_PROP_SECURITY_VALID);
5262 : 0 : ctxt.vsi_num = vsi->vsi_id;
5263 : :
5264 : 0 : ret = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
5265 [ # # ]: 0 : if (ret) {
5266 [ # # ]: 0 : PMD_DRV_LOG(INFO, "Update VSI failed to %s vlan rx pruning",
5267 : : on ? "enable" : "disable");
5268 : 0 : return -EINVAL;
5269 : : } else {
5270 : 0 : vsi->info.valid_sections |=
5271 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_SW_VALID |
5272 : : ICE_AQ_VSI_PROP_SECURITY_VALID);
5273 : : }
5274 : :
5275 : : /* consist with other drivers, allow untagged packet when vlan filter on */
5276 [ # # ]: 0 : if (on)
5277 : 0 : ret = ice_vsi_add_vlan_zero(vsi);
5278 : : else
5279 : 0 : ret = ice_vsi_del_vlan_zero(vsi);
5280 : :
5281 : : return 0;
5282 : : }
5283 : :
5284 : : /* Manage VLAN stripping for the VSI for Rx */
5285 : : static int
5286 : 0 : ice_vsi_manage_vlan_stripping(struct ice_vsi *vsi, bool ena)
5287 : : {
5288 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5289 : : struct ice_vsi_ctx ctxt;
5290 : : int status, err = 0;
5291 : :
5292 : : /* do not allow modifying VLAN stripping when a port VLAN is configured
5293 : : * on this VSI
5294 : : */
5295 [ # # ]: 0 : if (vsi->info.port_based_inner_vlan)
5296 : : return 0;
5297 : :
5298 : : memset(&ctxt, 0, sizeof(ctxt));
5299 : :
5300 [ # # ]: 0 : if (ena)
5301 : : /* Strip VLAN tag from Rx packet and put it in the desc */
5302 : : ctxt.info.inner_vlan_flags =
5303 : : ICE_AQ_VSI_INNER_VLAN_EMODE_STR_BOTH;
5304 : : else
5305 : : /* Disable stripping. Leave tag in packet */
5306 : 0 : ctxt.info.inner_vlan_flags =
5307 : : ICE_AQ_VSI_INNER_VLAN_EMODE_NOTHING;
5308 : :
5309 : : /* Allow all packets untagged/tagged */
5310 : 0 : ctxt.info.inner_vlan_flags |= ICE_AQ_VSI_INNER_VLAN_TX_MODE_ALL;
5311 : :
5312 : 0 : ctxt.info.valid_sections = rte_cpu_to_le_16(ICE_AQ_VSI_PROP_VLAN_VALID);
5313 : :
5314 : 0 : status = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
5315 [ # # ]: 0 : if (status) {
5316 [ # # ]: 0 : PMD_DRV_LOG(ERR, "Update VSI failed to %s vlan stripping",
5317 : : ena ? "enable" : "disable");
5318 : : err = -EIO;
5319 : : } else {
5320 : 0 : vsi->info.inner_vlan_flags = ctxt.info.inner_vlan_flags;
5321 : : }
5322 : :
5323 : : return err;
5324 : : }
5325 : :
5326 : : static int
5327 : : ice_vsi_ena_inner_stripping(struct ice_vsi *vsi)
5328 : : {
5329 : 0 : return ice_vsi_manage_vlan_stripping(vsi, true);
5330 : : }
5331 : :
5332 : : static int
5333 : : ice_vsi_dis_inner_stripping(struct ice_vsi *vsi)
5334 : : {
5335 : 0 : return ice_vsi_manage_vlan_stripping(vsi, false);
5336 : : }
5337 : :
5338 : : /**
5339 : : * tpid_to_vsi_outer_vlan_type - convert from TPID to VSI context based tag_type
5340 : : * @tpid: tpid used to translate into VSI context based tag_type
5341 : : * @tag_type: output variable to hold the VSI context based tag type
5342 : : */
5343 : : static int tpid_to_vsi_outer_vlan_type(u16 tpid, u8 *tag_type)
5344 : : {
5345 [ # # # # : 0 : switch (tpid) {
# # # # ]
5346 : : case RTE_ETHER_TYPE_VLAN:
5347 : : *tag_type = ICE_AQ_VSI_OUTER_TAG_VLAN_8100;
5348 : : break;
5349 : : case RTE_ETHER_TYPE_QINQ:
5350 : : *tag_type = ICE_AQ_VSI_OUTER_TAG_STAG;
5351 : : break;
5352 : : case RTE_ETHER_TYPE_QINQ1:
5353 : : *tag_type = ICE_AQ_VSI_OUTER_TAG_VLAN_9100;
5354 : : break;
5355 : : default:
5356 : : *tag_type = 0;
5357 : : return -EINVAL;
5358 : : }
5359 : :
5360 : : return 0;
5361 : : }
5362 : :
5363 : : /**
5364 : : * ice_is_supported_port_vlan_proto - make sure the vlan_proto is supported
5365 : : * @hw: hardware structure used to check the VLAN mode
5366 : : * @vlan_proto: VLAN TPID being checked
5367 : : *
5368 : : * If the device is configured in Double VLAN Mode (DVM), it supports three
5369 : : * types: RTE_ETHER_TYPE_VLAN, RTE_ETHER_TYPE_QINQ1 and RTE_ETHER_TYPE_QINQ. If the device is
5370 : : * configured in Single VLAN Mode (SVM), then only RTE_ETHER_TYPE_VLAN is supported.
5371 : : */
5372 : : static bool
5373 : 0 : ice_is_supported_port_vlan_proto(struct ice_hw *hw, u16 vlan_proto)
5374 : : {
5375 : : bool is_supported = false;
5376 : :
5377 [ # # # # ]: 0 : switch (vlan_proto) {
5378 : 0 : case RTE_ETHER_TYPE_VLAN:
5379 : : is_supported = true;
5380 : 0 : break;
5381 : 0 : case RTE_ETHER_TYPE_QINQ:
5382 [ # # ]: 0 : if (ice_is_dvm_ena(hw))
5383 : : is_supported = true;
5384 : : break;
5385 : 0 : case RTE_ETHER_TYPE_QINQ1:
5386 [ # # ]: 0 : if (ice_is_dvm_ena(hw))
5387 : : is_supported = true;
5388 : : break;
5389 : : }
5390 : :
5391 : 0 : return is_supported;
5392 : : }
5393 : :
5394 : : /**
5395 : : * ice_vsi_ena_outer_stripping - enable outer VLAN stripping
5396 : : * @vsi: VSI to configure
5397 : : * @tpid: TPID to enable outer VLAN stripping for
5398 : : *
5399 : : * Enable outer VLAN stripping via VSI context. This function should only be
5400 : : * used if DVM is supported.
5401 : : *
5402 : : * Since the VSI context only supports a single TPID for insertion and
5403 : : * stripping, setting the TPID for stripping will affect the TPID for insertion.
5404 : : * Callers need to be aware of this limitation.
5405 : : *
5406 : : * Only modify outer VLAN stripping settings and the VLAN TPID. Outer VLAN
5407 : : * insertion settings are unmodified.
5408 : : *
5409 : : * This enables hardware to strip a VLAN tag with the specified TPID to be
5410 : : * stripped from the packet and placed in the receive descriptor.
5411 : : */
5412 : 0 : static int ice_vsi_ena_outer_stripping(struct ice_vsi *vsi, u16 tpid)
5413 : : {
5414 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5415 : : struct ice_vsi_ctx ctxt;
5416 : : int status, err = 0;
5417 : : u8 tag_type;
5418 : :
5419 : : /* do not allow modifying VLAN stripping when a port VLAN is configured
5420 : : * on this VSI
5421 : : */
5422 [ # # ]: 0 : if (vsi->info.port_based_outer_vlan)
5423 : : return 0;
5424 : :
5425 : : if (tpid_to_vsi_outer_vlan_type(tpid, &tag_type))
5426 : : return -EINVAL;
5427 : :
5428 : : memset(&ctxt, 0, sizeof(ctxt));
5429 : :
5430 : 0 : ctxt.info.valid_sections =
5431 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_OUTER_TAG_VALID);
5432 : : /* clear current outer VLAN strip settings */
5433 : 0 : ctxt.info.outer_vlan_flags = vsi->info.outer_vlan_flags &
5434 : : ~(ICE_AQ_VSI_OUTER_VLAN_EMODE_M | ICE_AQ_VSI_OUTER_TAG_TYPE_M);
5435 : 0 : ctxt.info.outer_vlan_flags |=
5436 : : (ICE_AQ_VSI_OUTER_VLAN_EMODE_SHOW_BOTH <<
5437 : : ICE_AQ_VSI_OUTER_VLAN_EMODE_S) |
5438 : 0 : ((tag_type << ICE_AQ_VSI_OUTER_TAG_TYPE_S) &
5439 : : ICE_AQ_VSI_OUTER_TAG_TYPE_M);
5440 : :
5441 : 0 : status = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
5442 [ # # ]: 0 : if (status) {
5443 : 0 : PMD_DRV_LOG(ERR, "Update VSI failed to enable outer VLAN stripping");
5444 : : err = -EIO;
5445 : : } else {
5446 : 0 : vsi->info.outer_vlan_flags = ctxt.info.outer_vlan_flags;
5447 : : }
5448 : :
5449 : : return err;
5450 : : }
5451 : :
5452 : : static int
5453 : 0 : ice_vsi_dis_outer_stripping(struct ice_vsi *vsi)
5454 : : {
5455 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5456 : : struct ice_vsi_ctx ctxt;
5457 : : int status, err = 0;
5458 : :
5459 [ # # ]: 0 : if (vsi->info.port_based_outer_vlan)
5460 : : return 0;
5461 : :
5462 : : memset(&ctxt, 0, sizeof(ctxt));
5463 : :
5464 : 0 : ctxt.info.valid_sections =
5465 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_OUTER_TAG_VALID);
5466 : : /* clear current outer VLAN strip settings */
5467 : 0 : ctxt.info.outer_vlan_flags = vsi->info.outer_vlan_flags &
5468 : : ~ICE_AQ_VSI_OUTER_VLAN_EMODE_M;
5469 : 0 : ctxt.info.outer_vlan_flags |= ICE_AQ_VSI_OUTER_VLAN_EMODE_NOTHING <<
5470 : : ICE_AQ_VSI_OUTER_VLAN_EMODE_S;
5471 : :
5472 : 0 : status = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
5473 [ # # ]: 0 : if (status) {
5474 : 0 : PMD_DRV_LOG(ERR, "Update VSI failed to disable outer VLAN stripping");
5475 : : err = -EIO;
5476 : : } else {
5477 : 0 : vsi->info.outer_vlan_flags = ctxt.info.outer_vlan_flags;
5478 : : }
5479 : :
5480 : : return err;
5481 : : }
5482 : :
5483 : : static int
5484 : 0 : ice_vsi_config_vlan_stripping(struct ice_vsi *vsi, bool ena)
5485 : : {
5486 : : int ret;
5487 : :
5488 [ # # ]: 0 : if (ena)
5489 : : ret = ice_vsi_ena_inner_stripping(vsi);
5490 : : else
5491 : : ret = ice_vsi_dis_inner_stripping(vsi);
5492 : :
5493 : 0 : return ret;
5494 : : }
5495 : :
5496 : : /* Configure outer vlan stripping on or off in QinQ mode */
5497 : : static int
5498 : 0 : ice_vsi_config_outer_vlan_stripping(struct ice_vsi *vsi, bool on)
5499 : : {
5500 : 0 : uint16_t outer_ethertype = vsi->adapter->pf.outer_ethertype;
5501 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5502 : :
5503 [ # # ]: 0 : if (vsi->vsi_id >= ICE_MAX_NUM_VSIS) {
5504 : 0 : PMD_DRV_LOG(ERR, "VSI ID exceeds the maximum");
5505 : 0 : return -EINVAL;
5506 : : }
5507 : :
5508 [ # # ]: 0 : if (!ice_is_dvm_ena(hw)) {
5509 : 0 : PMD_DRV_LOG(ERR, "Single VLAN mode (SVM) does not support qinq");
5510 : 0 : return -EOPNOTSUPP;
5511 : : }
5512 : :
5513 : : return on ?
5514 [ # # ]: 0 : ice_vsi_ena_outer_stripping(vsi, outer_ethertype) :
5515 : 0 : ice_vsi_dis_outer_stripping(vsi);
5516 : : }
5517 : :
5518 : : static int
5519 : 0 : ice_vlan_offload_set(struct rte_eth_dev *dev, int mask)
5520 : : {
5521 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5522 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5523 : : struct rte_eth_rxmode *rxmode;
5524 : :
5525 : : rxmode = &dev->data->dev_conf.rxmode;
5526 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_FILTER_MASK) {
5527 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_FILTER)
5528 : 0 : ice_vsi_config_vlan_filter(vsi, true);
5529 : : else
5530 : 0 : ice_vsi_config_vlan_filter(vsi, false);
5531 : : }
5532 : :
5533 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5534 [ # # ]: 0 : if (!ice_is_dvm_ena(hw)) {
5535 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK) {
5536 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
5537 : 0 : ice_vsi_config_vlan_stripping(vsi, true);
5538 : : else
5539 : 0 : ice_vsi_config_vlan_stripping(vsi, false);
5540 : : }
5541 : :
5542 [ # # ]: 0 : if (mask & RTE_ETH_QINQ_STRIP_MASK) {
5543 : 0 : PMD_DRV_LOG(ERR, "Single VLAN mode (SVM) does not support qinq");
5544 : 0 : return -ENOTSUP;
5545 : : }
5546 : : } else {
5547 [ # # ]: 0 : if ((mask & RTE_ETH_VLAN_STRIP_MASK) |
5548 : : (mask & RTE_ETH_QINQ_STRIP_MASK)) {
5549 [ # # ]: 0 : if (rxmode->offloads & (RTE_ETH_RX_OFFLOAD_VLAN_STRIP |
5550 : : RTE_ETH_RX_OFFLOAD_QINQ_STRIP))
5551 : 0 : ice_vsi_config_outer_vlan_stripping(vsi, true);
5552 : : else
5553 : 0 : ice_vsi_config_outer_vlan_stripping(vsi, false);
5554 : : }
5555 : :
5556 [ # # ]: 0 : if (mask & RTE_ETH_QINQ_STRIP_MASK) {
5557 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_QINQ_STRIP)
5558 : 0 : ice_vsi_config_vlan_stripping(vsi, true);
5559 : : else
5560 : 0 : ice_vsi_config_vlan_stripping(vsi, false);
5561 : : }
5562 : : }
5563 : :
5564 : : return 0;
5565 : : }
5566 : :
5567 : : static int
5568 : 0 : ice_get_rss_lut(struct ice_vsi *vsi, uint8_t *lut, uint16_t lut_size)
5569 : : {
5570 : : struct ice_aq_get_set_rss_lut_params lut_params;
5571 : 0 : struct ice_pf *pf = ICE_VSI_TO_PF(vsi);
5572 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5573 : : int ret;
5574 : :
5575 [ # # ]: 0 : if (!lut)
5576 : : return -EINVAL;
5577 : :
5578 [ # # ]: 0 : if (pf->flags & ICE_FLAG_RSS_AQ_CAPABLE) {
5579 : 0 : lut_params.vsi_handle = vsi->idx;
5580 : 0 : lut_params.lut_size = lut_size;
5581 [ # # ]: 0 : lut_params.lut_type = (vsi->global_lut_allocated) ?
5582 : : ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL : ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF;
5583 : 0 : lut_params.lut = lut;
5584 [ # # ]: 0 : lut_params.global_lut_id = (vsi->global_lut_allocated) ? vsi->global_lut_id : 0;
5585 : 0 : ret = ice_aq_get_rss_lut(hw, &lut_params);
5586 [ # # ]: 0 : if (ret) {
5587 : 0 : PMD_DRV_LOG(ERR, "Failed to get RSS lookup table");
5588 : 0 : return -EINVAL;
5589 : : }
5590 : : } else {
5591 : : uint64_t *lut_dw = (uint64_t *)lut;
5592 : 0 : uint16_t i, lut_size_dw = lut_size / 4;
5593 : :
5594 [ # # ]: 0 : for (i = 0; i < lut_size_dw; i++)
5595 : 0 : lut_dw[i] = ICE_READ_REG(hw, PFQF_HLUT(i));
5596 : : }
5597 : :
5598 : : return 0;
5599 : : }
5600 : :
5601 : : static int
5602 : 0 : ice_set_rss_lut(struct ice_vsi *vsi, uint8_t *lut, uint16_t lut_size)
5603 : : {
5604 : : struct ice_aq_get_set_rss_lut_params lut_params;
5605 : : struct ice_pf *pf;
5606 : : struct ice_hw *hw;
5607 : : int ret;
5608 : :
5609 [ # # ]: 0 : if (!vsi || !lut)
5610 : : return -EINVAL;
5611 : :
5612 : 0 : pf = ICE_VSI_TO_PF(vsi);
5613 : 0 : hw = ICE_VSI_TO_HW(vsi);
5614 : :
5615 [ # # ]: 0 : if (pf->flags & ICE_FLAG_RSS_AQ_CAPABLE) {
5616 : 0 : lut_params.vsi_handle = vsi->idx;
5617 : 0 : lut_params.lut_size = lut_size;
5618 [ # # ]: 0 : lut_params.lut_type = (vsi->global_lut_allocated) ?
5619 : : ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_GLOBAL : ICE_AQC_GSET_RSS_LUT_TABLE_TYPE_PF;
5620 : 0 : lut_params.lut = lut;
5621 [ # # ]: 0 : lut_params.global_lut_id = (vsi->global_lut_allocated) ? vsi->global_lut_id : 0;
5622 : 0 : ret = ice_aq_set_rss_lut(hw, &lut_params);
5623 [ # # ]: 0 : if (ret) {
5624 : 0 : PMD_DRV_LOG(ERR, "Failed to set RSS lookup table");
5625 : 0 : return -EINVAL;
5626 : : }
5627 : : } else {
5628 : : uint64_t *lut_dw = (uint64_t *)lut;
5629 : 0 : uint16_t i, lut_size_dw = lut_size / 4;
5630 : :
5631 [ # # ]: 0 : for (i = 0; i < lut_size_dw; i++)
5632 : 0 : ICE_WRITE_REG(hw, PFQF_HLUT(i), lut_dw[i]);
5633 : :
5634 : 0 : ice_flush(hw);
5635 : : }
5636 : :
5637 : : return 0;
5638 : : }
5639 : :
5640 : : static int
5641 : 0 : ice_rss_reta_update(struct rte_eth_dev *dev,
5642 : : struct rte_eth_rss_reta_entry64 *reta_conf,
5643 : : uint16_t reta_size)
5644 : : {
5645 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5646 : 0 : uint16_t i, lut_size = pf->hash_lut_size;
5647 : : uint16_t idx, shift;
5648 : 0 : uint8_t lut[ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K] = {0};
5649 : : int ret;
5650 : :
5651 : 0 : if (reta_size != ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_128 &&
5652 [ # # # # ]: 0 : reta_size != ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_512 &&
5653 : : reta_size != ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K) {
5654 : 0 : PMD_DRV_LOG(ERR,
5655 : : "The size of hash lookup table configured (%d)"
5656 : : "doesn't match the number hardware can "
5657 : : "supported (128, 512, 2048)",
5658 : : reta_size);
5659 : 0 : return -EINVAL;
5660 : : }
5661 : :
5662 : : /* It MUST use the current LUT size to get the RSS lookup table,
5663 : : * otherwise if will fail with -100 error code.
5664 : : */
5665 : 0 : ret = ice_get_rss_lut(pf->main_vsi, lut, lut_size);
5666 [ # # ]: 0 : if (ret)
5667 : : return ret;
5668 : :
5669 [ # # ]: 0 : for (i = 0; i < reta_size; i++) {
5670 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
5671 : 0 : shift = i % RTE_ETH_RETA_GROUP_SIZE;
5672 [ # # ]: 0 : if (reta_conf[idx].mask & (1ULL << shift))
5673 : 0 : lut[i] = reta_conf[idx].reta[shift];
5674 : : }
5675 : 0 : ret = ice_set_rss_lut(pf->main_vsi, lut, reta_size);
5676 [ # # ]: 0 : if (ret == 0 && lut_size != reta_size) {
5677 : 0 : PMD_DRV_LOG(INFO,
5678 : : "The size of hash lookup table is changed from (%d) to (%d)",
5679 : : lut_size, reta_size);
5680 : 0 : pf->hash_lut_size = reta_size;
5681 : : }
5682 : :
5683 : : return 0;
5684 : : }
5685 : :
5686 : : static int
5687 : 0 : ice_rss_reta_query(struct rte_eth_dev *dev,
5688 : : struct rte_eth_rss_reta_entry64 *reta_conf,
5689 : : uint16_t reta_size)
5690 : : {
5691 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5692 : 0 : uint16_t i, lut_size = pf->hash_lut_size;
5693 : : uint16_t idx, shift;
5694 : 0 : uint8_t lut[ICE_AQC_GSET_RSS_LUT_TABLE_SIZE_2K] = {0};
5695 : : int ret;
5696 : :
5697 [ # # ]: 0 : if (reta_size != lut_size) {
5698 : 0 : PMD_DRV_LOG(ERR,
5699 : : "The size of hash lookup table configured (%d)"
5700 : : "doesn't match the number hardware can "
5701 : : "supported (%d)",
5702 : : reta_size, lut_size);
5703 : 0 : return -EINVAL;
5704 : : }
5705 : :
5706 : 0 : ret = ice_get_rss_lut(pf->main_vsi, lut, reta_size);
5707 [ # # ]: 0 : if (ret)
5708 : : return ret;
5709 : :
5710 [ # # ]: 0 : for (i = 0; i < reta_size; i++) {
5711 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
5712 : 0 : shift = i % RTE_ETH_RETA_GROUP_SIZE;
5713 [ # # ]: 0 : if (reta_conf[idx].mask & (1ULL << shift))
5714 : 0 : reta_conf[idx].reta[shift] = lut[i];
5715 : : }
5716 : :
5717 : : return 0;
5718 : : }
5719 : :
5720 : : static int
5721 : 0 : ice_set_rss_key(struct ice_vsi *vsi, uint8_t *key, uint8_t key_len)
5722 : : {
5723 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5724 : : int ret = 0;
5725 : :
5726 [ # # ]: 0 : if (!key || key_len == 0) {
5727 : 0 : PMD_DRV_LOG(DEBUG, "No key to be configured");
5728 : 0 : return 0;
5729 [ # # ]: 0 : } else if (key_len != (VSIQF_HKEY_MAX_INDEX + 1) *
5730 : : sizeof(uint32_t)) {
5731 : 0 : PMD_DRV_LOG(ERR, "Invalid key length %u", key_len);
5732 : 0 : return -EINVAL;
5733 : : }
5734 : :
5735 : : struct ice_aqc_get_set_rss_keys *key_dw =
5736 : : (struct ice_aqc_get_set_rss_keys *)key;
5737 : :
5738 : 0 : ret = ice_aq_set_rss_key(hw, vsi->idx, key_dw);
5739 [ # # ]: 0 : if (ret) {
5740 : 0 : PMD_DRV_LOG(ERR, "Failed to configure RSS key via AQ");
5741 : : ret = -EINVAL;
5742 : : }
5743 : :
5744 : : return ret;
5745 : : }
5746 : :
5747 : : static int
5748 : 0 : ice_get_rss_key(struct ice_vsi *vsi, uint8_t *key, uint8_t *key_len)
5749 : : {
5750 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
5751 : : int ret;
5752 : :
5753 [ # # ]: 0 : if (!key || !key_len)
5754 : : return -EINVAL;
5755 : :
5756 : 0 : ret = ice_aq_get_rss_key
5757 : 0 : (hw, vsi->idx,
5758 : : (struct ice_aqc_get_set_rss_keys *)key);
5759 [ # # ]: 0 : if (ret) {
5760 : 0 : PMD_DRV_LOG(ERR, "Failed to get RSS key via AQ");
5761 : 0 : return -EINVAL;
5762 : : }
5763 : 0 : *key_len = (VSIQF_HKEY_MAX_INDEX + 1) * sizeof(uint32_t);
5764 : :
5765 : 0 : return 0;
5766 : : }
5767 : :
5768 : : static int
5769 : 0 : ice_rss_hash_update(struct rte_eth_dev *dev,
5770 : : struct rte_eth_rss_conf *rss_conf)
5771 : : {
5772 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5773 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5774 : : int status;
5775 : :
5776 : : /* set hash key */
5777 : 0 : status = ice_set_rss_key(vsi, rss_conf->rss_key, rss_conf->rss_key_len);
5778 [ # # ]: 0 : if (status)
5779 : : return status;
5780 : :
5781 [ # # ]: 0 : if (rss_conf->rss_hf == 0)
5782 : 0 : pf->rss_hf = 0;
5783 : :
5784 : : /* RSS hash configuration */
5785 : 0 : ice_rss_hash_set(pf, rss_conf->rss_hf);
5786 : :
5787 : 0 : return 0;
5788 : : }
5789 : :
5790 : : static int
5791 : 0 : ice_rss_hash_conf_get(struct rte_eth_dev *dev,
5792 : : struct rte_eth_rss_conf *rss_conf)
5793 : : {
5794 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5795 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5796 : :
5797 : 0 : ice_get_rss_key(vsi, rss_conf->rss_key,
5798 : : &rss_conf->rss_key_len);
5799 : :
5800 : 0 : rss_conf->rss_hf = pf->rss_hf;
5801 : 0 : return 0;
5802 : : }
5803 : :
5804 : : static int
5805 : 0 : ice_promisc_enable(struct rte_eth_dev *dev)
5806 : : {
5807 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5808 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5809 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5810 : : int status, ret = 0;
5811 : : ice_declare_bitmap(pmask, ICE_PROMISC_MAX);
5812 : : ice_zero_bitmap(pmask, ICE_PROMISC_MAX);
5813 : :
5814 : : ice_set_bit(ICE_PROMISC_UCAST_RX, pmask);
5815 : : ice_set_bit(ICE_PROMISC_UCAST_TX, pmask);
5816 : : ice_set_bit(ICE_PROMISC_MCAST_RX, pmask);
5817 : : ice_set_bit(ICE_PROMISC_MCAST_TX, pmask);
5818 : :
5819 : 0 : status = ice_set_vsi_promisc(hw, vsi->idx, pmask, 0);
5820 [ # # # ]: 0 : switch (status) {
5821 : 0 : case ICE_ERR_ALREADY_EXISTS:
5822 : 0 : PMD_DRV_LOG(DEBUG, "Promisc mode has already been enabled");
5823 : : case ICE_SUCCESS:
5824 : : break;
5825 : 0 : default:
5826 : 0 : PMD_DRV_LOG(ERR, "Failed to enable promisc, err=%d", status);
5827 : : ret = -EAGAIN;
5828 : : }
5829 : :
5830 : 0 : return ret;
5831 : : }
5832 : :
5833 : : static int
5834 : 0 : ice_promisc_disable(struct rte_eth_dev *dev)
5835 : : {
5836 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5837 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5838 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5839 : : int status, ret = 0;
5840 : : ice_declare_bitmap(pmask, ICE_PROMISC_MAX);
5841 : : ice_zero_bitmap(pmask, ICE_PROMISC_MAX);
5842 : :
5843 [ # # ]: 0 : if (dev->data->all_multicast == 1) {
5844 : : ice_set_bit(ICE_PROMISC_UCAST_RX, pmask);
5845 : : ice_set_bit(ICE_PROMISC_UCAST_TX, pmask);
5846 : : } else {
5847 : : ice_set_bit(ICE_PROMISC_UCAST_RX, pmask);
5848 : : ice_set_bit(ICE_PROMISC_UCAST_TX, pmask);
5849 : : ice_set_bit(ICE_PROMISC_MCAST_RX, pmask);
5850 : : ice_set_bit(ICE_PROMISC_MCAST_TX, pmask);
5851 : : }
5852 : :
5853 : 0 : status = ice_clear_vsi_promisc(hw, vsi->idx, pmask, 0);
5854 [ # # ]: 0 : if (status != ICE_SUCCESS) {
5855 : 0 : PMD_DRV_LOG(ERR, "Failed to clear promisc, err=%d", status);
5856 : : ret = -EAGAIN;
5857 : : }
5858 : :
5859 : 0 : return ret;
5860 : : }
5861 : :
5862 : : static int
5863 : 0 : ice_allmulti_enable(struct rte_eth_dev *dev)
5864 : : {
5865 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5866 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5867 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5868 : : int status, ret = 0;
5869 : : ice_declare_bitmap(pmask, ICE_PROMISC_MAX);
5870 : : ice_zero_bitmap(pmask, ICE_PROMISC_MAX);
5871 : :
5872 : : ice_set_bit(ICE_PROMISC_MCAST_RX, pmask);
5873 : : ice_set_bit(ICE_PROMISC_MCAST_TX, pmask);
5874 : :
5875 : 0 : status = ice_set_vsi_promisc(hw, vsi->idx, pmask, 0);
5876 : :
5877 [ # # # ]: 0 : switch (status) {
5878 : 0 : case ICE_ERR_ALREADY_EXISTS:
5879 : 0 : PMD_DRV_LOG(DEBUG, "Allmulti has already been enabled");
5880 : : case ICE_SUCCESS:
5881 : : break;
5882 : 0 : default:
5883 : 0 : PMD_DRV_LOG(ERR, "Failed to enable allmulti, err=%d", status);
5884 : : ret = -EAGAIN;
5885 : : }
5886 : :
5887 : 0 : return ret;
5888 : : }
5889 : :
5890 : : static int
5891 : 0 : ice_allmulti_disable(struct rte_eth_dev *dev)
5892 : : {
5893 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
5894 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5895 : 0 : struct ice_vsi *vsi = pf->main_vsi;
5896 : : int status, ret = 0;
5897 : : ice_declare_bitmap(pmask, ICE_PROMISC_MAX);
5898 : : ice_zero_bitmap(pmask, ICE_PROMISC_MAX);
5899 : :
5900 [ # # ]: 0 : if (dev->data->promiscuous == 1)
5901 : : return 0; /* must remain in all_multicast mode */
5902 : :
5903 : : ice_set_bit(ICE_PROMISC_MCAST_RX, pmask);
5904 : : ice_set_bit(ICE_PROMISC_MCAST_TX, pmask);
5905 : :
5906 : 0 : status = ice_clear_vsi_promisc(hw, vsi->idx, pmask, 0);
5907 [ # # ]: 0 : if (status != ICE_SUCCESS) {
5908 : 0 : PMD_DRV_LOG(ERR, "Failed to clear allmulti, err=%d", status);
5909 : : ret = -EAGAIN;
5910 : : }
5911 : :
5912 : : return ret;
5913 : : }
5914 : :
5915 : 0 : static int ice_rx_queue_intr_enable(struct rte_eth_dev *dev,
5916 : : uint16_t queue_id)
5917 : : {
5918 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
5919 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
5920 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5921 : : uint32_t val;
5922 : : uint16_t msix_intr;
5923 : :
5924 : 0 : msix_intr = rte_intr_vec_list_index_get(intr_handle, queue_id);
5925 : :
5926 : : val = GLINT_DYN_CTL_INTENA_M | GLINT_DYN_CTL_CLEARPBA_M |
5927 : : GLINT_DYN_CTL_ITR_INDX_M;
5928 : : val &= ~GLINT_DYN_CTL_WB_ON_ITR_M;
5929 : :
5930 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(msix_intr), val);
5931 : 0 : rte_intr_ack(pci_dev->intr_handle);
5932 : :
5933 : 0 : return 0;
5934 : : }
5935 : :
5936 : 0 : static int ice_rx_queue_intr_disable(struct rte_eth_dev *dev,
5937 : : uint16_t queue_id)
5938 : : {
5939 : 0 : struct rte_pci_device *pci_dev = ICE_DEV_TO_PCI(dev);
5940 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
5941 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5942 : : uint16_t msix_intr;
5943 : :
5944 : 0 : msix_intr = rte_intr_vec_list_index_get(intr_handle, queue_id);
5945 : :
5946 : 0 : ICE_WRITE_REG(hw, GLINT_DYN_CTL(msix_intr), GLINT_DYN_CTL_WB_ON_ITR_M);
5947 : :
5948 : 0 : return 0;
5949 : : }
5950 : :
5951 : : static int
5952 : 0 : ice_fw_version_get(struct rte_eth_dev *dev, char *fw_version, size_t fw_size)
5953 : : {
5954 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
5955 : : u8 ver, patch;
5956 : : u16 build;
5957 : : int ret;
5958 : :
5959 : 0 : ver = hw->flash.orom.major;
5960 : 0 : patch = hw->flash.orom.patch;
5961 : 0 : build = hw->flash.orom.build;
5962 : :
5963 : 0 : ret = snprintf(fw_version, fw_size,
5964 : : "%x.%02x 0x%08x %d.%d.%d",
5965 : 0 : hw->flash.nvm.major,
5966 [ # # ]: 0 : hw->flash.nvm.minor,
5967 : : hw->flash.nvm.eetrack,
5968 : : ver, build, patch);
5969 [ # # ]: 0 : if (ret < 0)
5970 : : return -EINVAL;
5971 : :
5972 : : /* add the size of '\0' */
5973 : 0 : ret += 1;
5974 [ # # ]: 0 : if (fw_size < (size_t)ret)
5975 : : return ret;
5976 : : else
5977 : 0 : return 0;
5978 : : }
5979 : :
5980 : : static int
5981 : 0 : ice_vsi_vlan_pvid_set(struct ice_vsi *vsi, struct ice_vsi_vlan_pvid_info *info)
5982 : : {
5983 : : struct ice_hw *hw;
5984 : : struct ice_vsi_ctx ctxt;
5985 : : uint8_t vlan_flags = 0;
5986 : : int ret;
5987 : :
5988 [ # # ]: 0 : if (!vsi || !info) {
5989 : 0 : PMD_DRV_LOG(ERR, "invalid parameters");
5990 : 0 : return -EINVAL;
5991 : : }
5992 : :
5993 [ # # ]: 0 : if (info->on) {
5994 : 0 : vsi->info.port_based_inner_vlan = info->config.pvid;
5995 : : /**
5996 : : * If insert pvid is enabled, only tagged pkts are
5997 : : * allowed to be sent out.
5998 : : */
5999 : : vlan_flags = ICE_AQ_VSI_INNER_VLAN_INSERT_PVID |
6000 : : ICE_AQ_VSI_INNER_VLAN_TX_MODE_ACCEPTUNTAGGED;
6001 : : } else {
6002 : 0 : vsi->info.port_based_inner_vlan = 0;
6003 [ # # ]: 0 : if (info->config.reject.tagged == 0)
6004 : : vlan_flags |= ICE_AQ_VSI_INNER_VLAN_TX_MODE_ACCEPTTAGGED;
6005 : :
6006 [ # # ]: 0 : if (info->config.reject.untagged == 0)
6007 : 0 : vlan_flags |= ICE_AQ_VSI_INNER_VLAN_TX_MODE_ACCEPTUNTAGGED;
6008 : : }
6009 : 0 : vsi->info.inner_vlan_flags &= ~(ICE_AQ_VSI_INNER_VLAN_INSERT_PVID |
6010 : : ICE_AQ_VSI_INNER_VLAN_EMODE_M);
6011 : 0 : vsi->info.inner_vlan_flags |= vlan_flags;
6012 : : memset(&ctxt, 0, sizeof(ctxt));
6013 : 0 : memcpy(&ctxt.info, &vsi->info, sizeof(vsi->info));
6014 : 0 : ctxt.info.valid_sections =
6015 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_VLAN_VALID);
6016 : 0 : ctxt.vsi_num = vsi->vsi_id;
6017 : :
6018 : 0 : hw = ICE_VSI_TO_HW(vsi);
6019 : 0 : ret = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
6020 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
6021 : 0 : PMD_DRV_LOG(ERR,
6022 : : "update VSI for VLAN insert failed, err %d",
6023 : : ret);
6024 : 0 : return -EINVAL;
6025 : : }
6026 : :
6027 : 0 : vsi->info.valid_sections |=
6028 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_VLAN_VALID);
6029 : :
6030 : 0 : return ret;
6031 : : }
6032 : :
6033 : : /**
6034 : : * ice_vsi_set_outer_port_vlan - set the outer port VLAN and related settings
6035 : : * @vsi: VSI to configure
6036 : : * @vlan_info: packed u16 that contains the VLAN prio and ID
6037 : : * @tpid: TPID of the port VLAN
6038 : : *
6039 : : * Set the port VLAN prio, ID, and TPID.
6040 : : *
6041 : : * Enable VLAN pruning so the VSI doesn't receive any traffic that doesn't match
6042 : : * a VLAN prune rule. The caller should take care to add a VLAN prune rule that
6043 : : * matches the port VLAN ID and TPID.
6044 : : *
6045 : : * Tell hardware to strip outer VLAN tagged packets on receive and don't put
6046 : : * them in the receive descriptor. VSI(s) in port VLANs should not be aware of
6047 : : * the port VLAN ID or TPID they are assigned to.
6048 : : *
6049 : : * Tell hardware to prevent outer VLAN tag insertion on transmit and only allow
6050 : : * untagged outer packets from the transmit descriptor.
6051 : : *
6052 : : * Also, tell the hardware to insert the port VLAN on transmit.
6053 : : */
6054 : : static int
6055 : 0 : ice_vsi_set_outer_port_vlan(struct ice_vsi *vsi, u16 vlan_info, u16 tpid)
6056 : : {
6057 [ # # # # ]: 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
6058 : : struct ice_vsi_ctx ctxt;
6059 : : int status, err = 0;
6060 : : u8 tag_type;
6061 : :
6062 : : if (tpid_to_vsi_outer_vlan_type(tpid, &tag_type))
6063 : : return -EINVAL;
6064 : :
6065 : : memset(&ctxt, 0, sizeof(ctxt));
6066 : :
6067 : 0 : ctxt.info = vsi->info;
6068 : :
6069 : 0 : ctxt.info.sw_flags2 |= ICE_AQ_VSI_SW_FLAG_RX_VLAN_PRUNE_ENA;
6070 : :
6071 : 0 : ctxt.info.port_based_outer_vlan = rte_cpu_to_le_16(vlan_info);
6072 : 0 : ctxt.info.outer_vlan_flags =
6073 : : (ICE_AQ_VSI_OUTER_VLAN_EMODE_SHOW <<
6074 : : ICE_AQ_VSI_OUTER_VLAN_EMODE_S) |
6075 : 0 : ((tag_type << ICE_AQ_VSI_OUTER_TAG_TYPE_S) &
6076 : : ICE_AQ_VSI_OUTER_TAG_TYPE_M) |
6077 : : ICE_AQ_VSI_OUTER_VLAN_BLOCK_TX_DESC |
6078 : : (ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ACCEPTUNTAGGED <<
6079 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_S) |
6080 : : ICE_AQ_VSI_OUTER_VLAN_PORT_BASED_INSERT;
6081 : 0 : ctxt.info.valid_sections =
6082 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_OUTER_TAG_VALID |
6083 : : ICE_AQ_VSI_PROP_SW_VALID);
6084 : :
6085 : 0 : status = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
6086 [ # # ]: 0 : if (status != ICE_SUCCESS) {
6087 : 0 : PMD_DRV_LOG(ERR,
6088 : : "update VSI for setting outer port based VLAN failed, err %d",
6089 : : status);
6090 : : err = -EINVAL;
6091 : : } else {
6092 : 0 : vsi->info.port_based_outer_vlan = ctxt.info.port_based_outer_vlan;
6093 : 0 : vsi->info.outer_vlan_flags = ctxt.info.outer_vlan_flags;
6094 : 0 : vsi->info.sw_flags2 = ctxt.info.sw_flags2;
6095 : : }
6096 : :
6097 : : return err;
6098 : : }
6099 : :
6100 : : /**
6101 : : * ice_vsi_dis_outer_insertion - disable outer VLAN insertion
6102 : : * @vsi: VSI to configure
6103 : : * @info: vlan pvid info
6104 : : *
6105 : : * Disable outer VLAN insertion via VSI context. This function should only be
6106 : : * used if DVM is supported.
6107 : : *
6108 : : * Only modify the outer VLAN insertion settings. The VLAN TPID and outer VLAN
6109 : : * settings are unmodified.
6110 : : *
6111 : : * This tells the hardware to not allow VLAN tagged packets in the transmit
6112 : : * descriptor. This enables software offloaded VLAN insertion and disables
6113 : : * hardware offloaded VLAN insertion.
6114 : : */
6115 : 0 : static int ice_vsi_dis_outer_insertion(struct ice_vsi *vsi, struct ice_vsi_vlan_pvid_info *info)
6116 : : {
6117 [ # # ]: 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
6118 : : struct ice_vsi_ctx ctxt;
6119 : : uint8_t vlan_flags = 0;
6120 : : int status, err = 0;
6121 : :
6122 : : memset(&ctxt, 0, sizeof(ctxt));
6123 : :
6124 : 0 : ctxt.info.valid_sections =
6125 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_OUTER_TAG_VALID);
6126 : : ctxt.info.port_based_inner_vlan = 0;
6127 : : /* clear current outer VLAN insertion settings */
6128 : 0 : ctxt.info.outer_vlan_flags = vsi->info.outer_vlan_flags &
6129 : : ~(ICE_AQ_VSI_OUTER_VLAN_PORT_BASED_INSERT |
6130 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_M);
6131 [ # # ]: 0 : if (info->config.reject.tagged == 0)
6132 : : vlan_flags |= ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ACCEPTTAGGED;
6133 [ # # ]: 0 : if (info->config.reject.untagged == 0)
6134 : 0 : vlan_flags |= ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ACCEPTUNTAGGED;
6135 : 0 : ctxt.info.outer_vlan_flags |=
6136 : : ICE_AQ_VSI_OUTER_VLAN_BLOCK_TX_DESC |
6137 : 0 : ((vlan_flags <<
6138 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_S) &
6139 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_M);
6140 : :
6141 : 0 : status = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
6142 [ # # ]: 0 : if (!status) {
6143 : 0 : PMD_DRV_LOG(ERR,
6144 : : "update VSI for disabling outer VLAN insertion failed, err %d",
6145 : : status);
6146 : : err = -EINVAL;
6147 : : } else {
6148 : 0 : vsi->info.outer_vlan_flags = ctxt.info.outer_vlan_flags;
6149 : 0 : vsi->info.port_based_inner_vlan = ctxt.info.port_based_inner_vlan;
6150 : : }
6151 : :
6152 : 0 : return err;
6153 : : }
6154 : :
6155 : : static int
6156 : 0 : ice_vlan_pvid_set(struct rte_eth_dev *dev, uint16_t pvid, int on)
6157 : : {
6158 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
6159 : 0 : struct ice_vsi *vsi = pf->main_vsi;
6160 [ # # ]: 0 : struct rte_eth_dev_data *data = pf->dev_data;
6161 : : struct ice_vsi_vlan_pvid_info info;
6162 : : int ret;
6163 : :
6164 : : memset(&info, 0, sizeof(info));
6165 : 0 : info.on = on;
6166 [ # # ]: 0 : if (info.on) {
6167 : 0 : info.config.pvid = pvid;
6168 : : } else {
6169 : 0 : info.config.reject.tagged =
6170 : 0 : data->dev_conf.txmode.hw_vlan_reject_tagged;
6171 : 0 : info.config.reject.untagged =
6172 : 0 : data->dev_conf.txmode.hw_vlan_reject_untagged;
6173 : : }
6174 : :
6175 [ # # ]: 0 : if (ice_is_dvm_ena(&vsi->adapter->hw)) {
6176 [ # # ]: 0 : if (on)
6177 : 0 : return ice_vsi_set_outer_port_vlan(vsi, pvid, pf->outer_ethertype);
6178 : : else
6179 : 0 : return ice_vsi_dis_outer_insertion(vsi, &info);
6180 : : }
6181 : :
6182 : 0 : ret = ice_vsi_vlan_pvid_set(vsi, &info);
6183 [ # # ]: 0 : if (ret < 0) {
6184 : 0 : PMD_DRV_LOG(ERR, "Failed to set pvid.");
6185 : 0 : return -EINVAL;
6186 : : }
6187 : :
6188 : : return 0;
6189 : : }
6190 : :
6191 : 0 : static int ice_vsi_ena_outer_insertion(struct ice_vsi *vsi, uint16_t tpid)
6192 : : {
6193 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
6194 : : struct ice_vsi_ctx ctxt;
6195 : : int status, err = 0;
6196 : : u8 tag_type;
6197 : : /* do not allow modifying VLAN stripping when a port VLAN is configured
6198 : : * on this VSI
6199 : : */
6200 [ # # ]: 0 : if (vsi->info.port_based_outer_vlan)
6201 : : return 0;
6202 : :
6203 : : if (tpid_to_vsi_outer_vlan_type(tpid, &tag_type))
6204 : : return -EINVAL;
6205 : :
6206 : : memset(&ctxt, 0, sizeof(ctxt));
6207 : 0 : ctxt.info.valid_sections =
6208 : : rte_cpu_to_le_16(ICE_AQ_VSI_PROP_OUTER_TAG_VALID);
6209 : : /* clear current outer VLAN insertion settings */
6210 : 0 : ctxt.info.outer_vlan_flags = vsi->info.outer_vlan_flags &
6211 : : ~(ICE_AQ_VSI_OUTER_VLAN_PORT_BASED_INSERT |
6212 : : ICE_AQ_VSI_OUTER_VLAN_BLOCK_TX_DESC |
6213 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_M |
6214 : : ICE_AQ_VSI_OUTER_TAG_TYPE_M);
6215 : 0 : ctxt.info.outer_vlan_flags |=
6216 : : ((ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ALL <<
6217 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_S) &
6218 : : ICE_AQ_VSI_OUTER_VLAN_TX_MODE_M) |
6219 : 0 : ((tag_type << ICE_AQ_VSI_OUTER_TAG_TYPE_S) &
6220 : : ICE_AQ_VSI_OUTER_TAG_TYPE_M);
6221 : :
6222 : 0 : status = ice_update_vsi(hw, vsi->idx, &ctxt, NULL);
6223 [ # # ]: 0 : if (status) {
6224 : 0 : PMD_DRV_LOG(ERR, "Update VSI failed to enable outer VLAN stripping");
6225 : : err = -EIO;
6226 : : } else {
6227 : 0 : vsi->info.outer_vlan_flags = ctxt.info.outer_vlan_flags;
6228 : : }
6229 : :
6230 : : return err;
6231 : : }
6232 : :
6233 : : static int
6234 : 0 : ice_vlan_tpid_set(struct rte_eth_dev *dev,
6235 : : enum rte_vlan_type vlan_type,
6236 : : uint16_t tpid)
6237 : : {
6238 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
6239 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6240 : 0 : struct ice_vsi *vsi = pf->main_vsi;
6241 : 0 : uint64_t qinq = dev->data->dev_conf.rxmode.offloads &
6242 : : RTE_ETH_RX_OFFLOAD_QINQ_STRIP;
6243 : : int err = 0;
6244 : :
6245 [ # # ]: 0 : if ((vlan_type != RTE_ETH_VLAN_TYPE_INNER &&
6246 : 0 : vlan_type != RTE_ETH_VLAN_TYPE_OUTER) ||
6247 [ # # # # ]: 0 : (!qinq && vlan_type == RTE_ETH_VLAN_TYPE_INNER) ||
6248 : 0 : !ice_is_supported_port_vlan_proto(hw, tpid)) {
6249 : 0 : PMD_DRV_LOG(ERR,
6250 : : "Unsupported vlan type.");
6251 : 0 : return -EINVAL;
6252 : : }
6253 : :
6254 : 0 : err = ice_vsi_ena_outer_insertion(vsi, tpid);
6255 [ # # ]: 0 : if (!err)
6256 : 0 : pf->outer_ethertype = tpid;
6257 : :
6258 : : return err;
6259 : : }
6260 : :
6261 : : static int
6262 : 0 : ice_get_eeprom_length(struct rte_eth_dev *dev)
6263 : : {
6264 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6265 : :
6266 : 0 : return hw->flash.flash_size;
6267 : : }
6268 : :
6269 : : static int
6270 : 0 : ice_get_eeprom(struct rte_eth_dev *dev,
6271 : : struct rte_dev_eeprom_info *eeprom)
6272 : : {
6273 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6274 : 0 : uint8_t *data = eeprom->data;
6275 : : int status;
6276 : :
6277 : 0 : eeprom->magic = hw->vendor_id | (hw->device_id << 16);
6278 : :
6279 : 0 : status = ice_acquire_nvm(hw, ICE_RES_READ);
6280 [ # # ]: 0 : if (status) {
6281 : 0 : PMD_DRV_LOG(ERR, "acquire nvm failed.");
6282 : 0 : return -EIO;
6283 : : }
6284 : :
6285 : 0 : status = ice_read_flat_nvm(hw, eeprom->offset, &eeprom->length,
6286 : : data, false);
6287 : :
6288 : 0 : ice_release_nvm(hw);
6289 : :
6290 [ # # ]: 0 : if (status) {
6291 : 0 : PMD_DRV_LOG(ERR, "EEPROM read failed.");
6292 : 0 : return -EIO;
6293 : : }
6294 : :
6295 : : return 0;
6296 : : }
6297 : :
6298 : : static int
6299 : 0 : ice_get_module_info(struct rte_eth_dev *dev,
6300 : : struct rte_eth_dev_module_info *modinfo)
6301 : : {
6302 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6303 : 0 : u8 sff8472_comp = 0;
6304 : 0 : u8 sff8472_swap = 0;
6305 : 0 : u8 sff8636_rev = 0;
6306 : 0 : u8 value = 0;
6307 : : int status;
6308 : :
6309 : 0 : status = ice_aq_sff_eeprom(hw, 0, ICE_I2C_EEPROM_DEV_ADDR, 0x00, 0x00,
6310 : : 0, &value, 1, 0, NULL);
6311 [ # # ]: 0 : if (status)
6312 : : return -EIO;
6313 : :
6314 [ # # # ]: 0 : switch (value) {
6315 : 0 : case ICE_MODULE_TYPE_SFP:
6316 : 0 : status = ice_aq_sff_eeprom(hw, 0, ICE_I2C_EEPROM_DEV_ADDR,
6317 : : ICE_MODULE_SFF_8472_COMP, 0x00, 0,
6318 : : &sff8472_comp, 1, 0, NULL);
6319 [ # # ]: 0 : if (status)
6320 : : return -EIO;
6321 : 0 : status = ice_aq_sff_eeprom(hw, 0, ICE_I2C_EEPROM_DEV_ADDR,
6322 : : ICE_MODULE_SFF_8472_SWAP, 0x00, 0,
6323 : : &sff8472_swap, 1, 0, NULL);
6324 [ # # ]: 0 : if (status)
6325 : : return -EIO;
6326 : :
6327 [ # # ]: 0 : if (sff8472_swap & ICE_MODULE_SFF_ADDR_MODE) {
6328 : 0 : modinfo->type = ICE_MODULE_SFF_8079;
6329 : 0 : modinfo->eeprom_len = ICE_MODULE_SFF_8079_LEN;
6330 [ # # # # ]: 0 : } else if (sff8472_comp &&
6331 : : (sff8472_swap & ICE_MODULE_SFF_DIAG_CAPAB)) {
6332 : 0 : modinfo->type = ICE_MODULE_SFF_8472;
6333 : 0 : modinfo->eeprom_len = ICE_MODULE_SFF_8472_LEN;
6334 : : } else {
6335 : 0 : modinfo->type = ICE_MODULE_SFF_8079;
6336 : 0 : modinfo->eeprom_len = ICE_MODULE_SFF_8079_LEN;
6337 : : }
6338 : : break;
6339 : 0 : case ICE_MODULE_TYPE_QSFP_PLUS:
6340 : : case ICE_MODULE_TYPE_QSFP28:
6341 : 0 : status = ice_aq_sff_eeprom(hw, 0, ICE_I2C_EEPROM_DEV_ADDR,
6342 : : ICE_MODULE_REVISION_ADDR, 0x00, 0,
6343 : : &sff8636_rev, 1, 0, NULL);
6344 [ # # ]: 0 : if (status)
6345 : : return -EIO;
6346 : : /* Check revision compliance */
6347 [ # # ]: 0 : if (sff8636_rev > 0x02) {
6348 : : /* Module is SFF-8636 compliant */
6349 : 0 : modinfo->type = ICE_MODULE_SFF_8636;
6350 : 0 : modinfo->eeprom_len = ICE_MODULE_QSFP_MAX_LEN;
6351 : : } else {
6352 : 0 : modinfo->type = ICE_MODULE_SFF_8436;
6353 : 0 : modinfo->eeprom_len = ICE_MODULE_QSFP_MAX_LEN;
6354 : : }
6355 : : break;
6356 : 0 : default:
6357 : 0 : PMD_DRV_LOG(WARNING, "SFF Module Type not recognized.");
6358 : 0 : return -EINVAL;
6359 : : }
6360 : : return 0;
6361 : : }
6362 : :
6363 : : static int
6364 : 0 : ice_get_module_eeprom(struct rte_eth_dev *dev,
6365 : : struct rte_dev_eeprom_info *info)
6366 : : {
6367 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6368 : : #define SFF_READ_BLOCK_SIZE 8
6369 : : #define I2C_BUSY_TRY_TIMES 4
6370 : : #define I2C_USLEEP_MIN_TIME 1500
6371 : : #define I2C_USLEEP_MAX_TIME 2500
6372 : 0 : uint8_t value[SFF_READ_BLOCK_SIZE] = {0};
6373 : : uint8_t addr = ICE_I2C_EEPROM_DEV_ADDR;
6374 : : uint8_t *data = NULL;
6375 : : bool is_sfp = false;
6376 : : uint32_t i, j;
6377 : : uint32_t offset = 0;
6378 : : uint8_t page = 0;
6379 : : int status;
6380 : :
6381 [ # # # # : 0 : if (!info || !info->length || !info->data)
# # ]
6382 : : return -EINVAL;
6383 : :
6384 : 0 : status = ice_aq_sff_eeprom(hw, 0, addr, offset, page, 0, value, 1, 0,
6385 : : NULL);
6386 [ # # ]: 0 : if (status)
6387 : : return -EIO;
6388 : :
6389 [ # # ]: 0 : if (value[0] == ICE_MODULE_TYPE_SFP)
6390 : : is_sfp = true;
6391 : :
6392 : 0 : data = info->data;
6393 : 0 : memset(data, 0, info->length);
6394 [ # # ]: 0 : for (i = 0; i < info->length; i += SFF_READ_BLOCK_SIZE) {
6395 : 0 : offset = i + info->offset;
6396 : : page = 0;
6397 : :
6398 : : /* Check if we need to access the other memory page */
6399 [ # # ]: 0 : if (is_sfp) {
6400 [ # # ]: 0 : if (offset >= ICE_MODULE_SFF_8079_LEN) {
6401 : 0 : offset -= ICE_MODULE_SFF_8079_LEN;
6402 : : addr = ICE_I2C_EEPROM_DEV_ADDR2;
6403 : : }
6404 : : } else {
6405 [ # # ]: 0 : while (offset >= ICE_MODULE_SFF_8436_LEN) {
6406 : : /* Compute memory page number and offset. */
6407 : 0 : offset -= ICE_MODULE_SFF_8436_LEN / 2;
6408 : 0 : page++;
6409 : : }
6410 : : }
6411 : :
6412 : : /* Bit 2 of eeprom address 0x02 declares upper
6413 : : * pages are disabled on QSFP modules.
6414 : : * SFP modules only ever use page 0.
6415 : : */
6416 [ # # # # ]: 0 : if (page == 0 || !(data[0x2] & 0x4)) {
6417 : : /* If i2c bus is busy due to slow page change or
6418 : : * link management access, call can fail.
6419 : : * This is normal. So we retry this a few times.
6420 : : */
6421 [ # # ]: 0 : for (j = 0; j < I2C_BUSY_TRY_TIMES; j++) {
6422 : 0 : status = ice_aq_sff_eeprom(hw, 0, addr, offset,
6423 : 0 : page, !is_sfp, value,
6424 : : SFF_READ_BLOCK_SIZE,
6425 : : 0, NULL);
6426 : 0 : PMD_DRV_LOG(DEBUG, "SFF %02X %02X %02X %X = "
6427 : : "%02X%02X%02X%02X."
6428 : : "%02X%02X%02X%02X (%X)",
6429 : : addr, offset, page, is_sfp,
6430 : : value[0], value[1],
6431 : : value[2], value[3],
6432 : : value[4], value[5],
6433 : : value[6], value[7],
6434 : : status);
6435 [ # # ]: 0 : if (status) {
6436 : 0 : usleep_range(I2C_USLEEP_MIN_TIME,
6437 : : I2C_USLEEP_MAX_TIME);
6438 : : memset(value, 0, SFF_READ_BLOCK_SIZE);
6439 : : continue;
6440 : : }
6441 : : break;
6442 : : }
6443 : :
6444 : : /* Make sure we have enough room for the new block */
6445 [ # # ]: 0 : if ((i + SFF_READ_BLOCK_SIZE) <= info->length)
6446 : 0 : memcpy(data + i, value, SFF_READ_BLOCK_SIZE);
6447 : : }
6448 : : }
6449 : :
6450 : : return 0;
6451 : : }
6452 : :
6453 : : static void
6454 : : ice_stat_update_32(struct ice_hw *hw,
6455 : : uint32_t reg,
6456 : : bool offset_loaded,
6457 : : uint64_t *offset,
6458 : : uint64_t *stat)
6459 : : {
6460 : : uint64_t new_data;
6461 : :
6462 : 0 : new_data = (uint64_t)ICE_READ_REG(hw, reg);
6463 [ # # # # : 0 : if (!offset_loaded)
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# # # # ]
6464 : 0 : *offset = new_data;
6465 : :
6466 [ # # # # : 0 : if (new_data >= *offset)
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# # # # ]
6467 : 0 : *stat = (uint64_t)(new_data - *offset);
6468 : : else
6469 : 0 : *stat = (uint64_t)((new_data +
6470 : : ((uint64_t)1 << ICE_32_BIT_WIDTH))
6471 : : - *offset);
6472 : : }
6473 : :
6474 : : static void
6475 : 0 : ice_stat_update_40(struct ice_hw *hw,
6476 : : uint32_t hireg,
6477 : : uint32_t loreg,
6478 : : bool offset_loaded,
6479 : : uint64_t *offset,
6480 : : uint64_t *stat)
6481 : : {
6482 : : uint64_t new_data;
6483 : : uint32_t lo_old, hi, lo;
6484 : :
6485 : : do {
6486 : 0 : lo_old = ICE_READ_REG(hw, loreg);
6487 : 0 : hi = ICE_READ_REG(hw, hireg);
6488 : 0 : lo = ICE_READ_REG(hw, loreg);
6489 [ # # ]: 0 : } while (lo_old > lo);
6490 : :
6491 : 0 : new_data = (uint64_t)lo;
6492 : 0 : new_data |= (uint64_t)(hi & ICE_8_BIT_MASK) << ICE_32_BIT_WIDTH;
6493 : :
6494 [ # # ]: 0 : if (!offset_loaded)
6495 : 0 : *offset = new_data;
6496 : :
6497 [ # # ]: 0 : if (new_data >= *offset)
6498 : 0 : *stat = new_data - *offset;
6499 : : else
6500 : 0 : *stat = (uint64_t)((new_data +
6501 : : ((uint64_t)1 << ICE_40_BIT_WIDTH)) -
6502 : : *offset);
6503 : :
6504 : 0 : *stat &= ICE_40_BIT_MASK;
6505 : 0 : }
6506 : :
6507 : : /**
6508 : : * There are various counters that are bubbled up in uint64 values but do not make use of all
6509 : : * 64 bits, most commonly using only 32 or 40 bits. This function handles the "overflow" when
6510 : : * these counters hit their 32 or 40 bit limit to enlarge that limitation to 64 bits.
6511 : :
6512 : : * @offset_loaded: refers to whether this function has been called before and old_value is known to
6513 : : * have a value, i.e. its possible that value has overflowed past its original limitation
6514 : : * @value_bit_limitation: refers to the number of bits the given value uses before overflowing
6515 : : * @value: is the current value with its original limitation (i.e. 32 or 40 bits)
6516 : : * @old_value: is expected to be the previous value of the given value with the overflow accounted
6517 : : * for (i.e. the full 64 bit previous value)
6518 : : *
6519 : : * This function will appropriately update both value and old_value, accounting for overflow
6520 : : */
6521 : : static void
6522 : : ice_handle_overflow(bool offset_loaded,
6523 : : uint8_t value_bit_limitation,
6524 : : uint64_t *value,
6525 : : uint64_t *old_value)
6526 : : {
6527 : : uint64_t low_bit_mask = RTE_LEN2MASK(value_bit_limitation, uint64_t);
6528 : : uint64_t high_bit_mask = ~low_bit_mask;
6529 : :
6530 : 0 : if (offset_loaded) {
6531 [ # # # # : 0 : if ((*old_value & low_bit_mask) > *value)
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# # ]
6532 : 0 : *value += (uint64_t)1 << value_bit_limitation;
6533 : 0 : *value += *old_value & high_bit_mask;
6534 : : }
6535 [ # # # # : 0 : *old_value = *value;
# # # # #
# # # # #
# # # # #
# # # # #
# # ]
6536 : : }
6537 : :
6538 : : /* Get all the statistics of a VSI */
6539 : : static void
6540 : 0 : ice_update_vsi_stats(struct ice_vsi *vsi)
6541 : : {
6542 : : struct ice_eth_stats *oes = &vsi->eth_stats_offset;
6543 : : struct ice_eth_stats *nes = &vsi->eth_stats;
6544 : 0 : struct ice_hw *hw = ICE_VSI_TO_HW(vsi);
6545 : 0 : int idx = rte_le_to_cpu_16(vsi->vsi_id);
6546 : :
6547 : : /*
6548 : : * Unicast/multicast/broadcast counters include discarded packets. Received packets is
6549 : : * calculated by deducting discards from unicast/multicast/broadcast. To prevent a
6550 : : * potential underflow, read discards first to guarantee it is smaller than
6551 : : * unicast/multicast/broadcast.
6552 : : */
6553 : 0 : ice_stat_update_32(hw, GLV_RDPC(idx), vsi->offset_loaded,
6554 : : &oes->rx_discards, &nes->rx_discards);
6555 : :
6556 : 0 : ice_stat_update_40(hw, GLV_GORCH(idx), GLV_GORCL(idx),
6557 : 0 : vsi->offset_loaded, &oes->rx_bytes,
6558 : 0 : &nes->rx_bytes);
6559 : 0 : ice_stat_update_40(hw, GLV_UPRCH(idx), GLV_UPRCL(idx),
6560 : 0 : vsi->offset_loaded, &oes->rx_unicast,
6561 : 0 : &nes->rx_unicast);
6562 : 0 : ice_stat_update_40(hw, GLV_MPRCH(idx), GLV_MPRCL(idx),
6563 : 0 : vsi->offset_loaded, &oes->rx_multicast,
6564 : 0 : &nes->rx_multicast);
6565 : 0 : ice_stat_update_40(hw, GLV_BPRCH(idx), GLV_BPRCL(idx),
6566 : 0 : vsi->offset_loaded, &oes->rx_broadcast,
6567 : 0 : &nes->rx_broadcast);
6568 : :
6569 [ # # ]: 0 : ice_handle_overflow(vsi->offset_loaded, ICE_40_BIT_WIDTH,
6570 : : &nes->rx_unicast, &vsi->old_get_stats_fields.rx_unicast);
6571 : : ice_handle_overflow(vsi->offset_loaded, ICE_40_BIT_WIDTH,
6572 : : &nes->rx_multicast, &vsi->old_get_stats_fields.rx_multicast);
6573 : : ice_handle_overflow(vsi->offset_loaded, ICE_40_BIT_WIDTH,
6574 : : &nes->rx_broadcast, &vsi->old_get_stats_fields.rx_broadcast);
6575 : : ice_handle_overflow(vsi->offset_loaded, ICE_40_BIT_WIDTH,
6576 : : &nes->rx_bytes, &vsi->old_get_stats_fields.rx_bytes);
6577 : :
6578 : : /* exclude CRC bytes */
6579 : 0 : nes->rx_bytes -= (nes->rx_unicast + nes->rx_multicast +
6580 : 0 : nes->rx_broadcast) * RTE_ETHER_CRC_LEN;
6581 : :
6582 : : /* GLV_REPC not supported */
6583 : : /* GLV_RMPC not supported */
6584 : 0 : ice_stat_update_32(hw, GLSWID_RUPP(idx), vsi->offset_loaded,
6585 : : &oes->rx_unknown_protocol,
6586 : : &nes->rx_unknown_protocol);
6587 : 0 : ice_stat_update_40(hw, GLV_GOTCH(idx), GLV_GOTCL(idx),
6588 : 0 : vsi->offset_loaded, &oes->tx_bytes,
6589 : 0 : &nes->tx_bytes);
6590 : 0 : ice_stat_update_40(hw, GLV_UPTCH(idx), GLV_UPTCL(idx),
6591 : 0 : vsi->offset_loaded, &oes->tx_unicast,
6592 : 0 : &nes->tx_unicast);
6593 : 0 : ice_stat_update_40(hw, GLV_MPTCH(idx), GLV_MPTCL(idx),
6594 : 0 : vsi->offset_loaded, &oes->tx_multicast,
6595 : 0 : &nes->tx_multicast);
6596 : 0 : ice_stat_update_40(hw, GLV_BPTCH(idx), GLV_BPTCL(idx),
6597 : 0 : vsi->offset_loaded, &oes->tx_broadcast,
6598 : 0 : &nes->tx_broadcast);
6599 : : /* GLV_TDPC not supported */
6600 : 0 : ice_stat_update_32(hw, GLV_TEPC(idx), vsi->offset_loaded,
6601 : : &oes->tx_errors, &nes->tx_errors);
6602 : :
6603 [ # # ]: 0 : ice_handle_overflow(vsi->offset_loaded, ICE_32_BIT_WIDTH,
6604 : : &nes->rx_discards, &vsi->old_get_stats_fields.rx_discards);
6605 : : ice_handle_overflow(vsi->offset_loaded, ICE_32_BIT_WIDTH,
6606 : : &nes->tx_errors, &vsi->old_get_stats_fields.tx_errors);
6607 : : ice_handle_overflow(vsi->offset_loaded, ICE_40_BIT_WIDTH,
6608 : : &nes->tx_bytes, &vsi->old_get_stats_fields.tx_bytes);
6609 : :
6610 : 0 : vsi->offset_loaded = true;
6611 : :
6612 : 0 : PMD_DRV_LOG(DEBUG, "************** VSI[%u] stats start **************",
6613 : : vsi->vsi_id);
6614 : 0 : PMD_DRV_LOG(DEBUG, "rx_bytes: %"PRIu64"", nes->rx_bytes);
6615 : 0 : PMD_DRV_LOG(DEBUG, "rx_unicast: %"PRIu64"", nes->rx_unicast);
6616 : 0 : PMD_DRV_LOG(DEBUG, "rx_multicast: %"PRIu64"", nes->rx_multicast);
6617 : 0 : PMD_DRV_LOG(DEBUG, "rx_broadcast: %"PRIu64"", nes->rx_broadcast);
6618 : 0 : PMD_DRV_LOG(DEBUG, "rx_discards: %"PRIu64"", nes->rx_discards);
6619 : 0 : PMD_DRV_LOG(DEBUG, "rx_unknown_protocol: %"PRIu64"",
6620 : : nes->rx_unknown_protocol);
6621 : 0 : PMD_DRV_LOG(DEBUG, "tx_bytes: %"PRIu64"", nes->tx_bytes);
6622 : 0 : PMD_DRV_LOG(DEBUG, "tx_unicast: %"PRIu64"", nes->tx_unicast);
6623 : 0 : PMD_DRV_LOG(DEBUG, "tx_multicast: %"PRIu64"", nes->tx_multicast);
6624 : 0 : PMD_DRV_LOG(DEBUG, "tx_broadcast: %"PRIu64"", nes->tx_broadcast);
6625 : 0 : PMD_DRV_LOG(DEBUG, "tx_discards: %"PRIu64"", nes->tx_discards);
6626 : 0 : PMD_DRV_LOG(DEBUG, "tx_errors: %"PRIu64"", nes->tx_errors);
6627 : 0 : PMD_DRV_LOG(DEBUG, "************** VSI[%u] stats end ****************",
6628 : : vsi->vsi_id);
6629 : 0 : }
6630 : :
6631 : : static void
6632 : 0 : ice_read_stats_registers(struct ice_pf *pf, struct ice_hw *hw)
6633 : : {
6634 : : struct ice_hw_port_stats *ns = &pf->stats; /* new stats */
6635 : : struct ice_hw_port_stats *os = &pf->stats_offset; /* old stats */
6636 : :
6637 : : /* Get statistics of struct ice_eth_stats */
6638 : 0 : ice_stat_update_40(hw, GLPRT_GORCH(hw->port_info->lport),
6639 : 0 : GLPRT_GORCL(hw->port_info->lport),
6640 : 0 : pf->offset_loaded, &os->eth.rx_bytes,
6641 : 0 : &ns->eth.rx_bytes);
6642 : 0 : ice_stat_update_40(hw, GLPRT_UPRCH(hw->port_info->lport),
6643 : 0 : GLPRT_UPRCL(hw->port_info->lport),
6644 : 0 : pf->offset_loaded, &os->eth.rx_unicast,
6645 : 0 : &ns->eth.rx_unicast);
6646 : 0 : ice_stat_update_40(hw, GLPRT_MPRCH(hw->port_info->lport),
6647 : 0 : GLPRT_MPRCL(hw->port_info->lport),
6648 : 0 : pf->offset_loaded, &os->eth.rx_multicast,
6649 : 0 : &ns->eth.rx_multicast);
6650 : 0 : ice_stat_update_40(hw, GLPRT_BPRCH(hw->port_info->lport),
6651 : 0 : GLPRT_BPRCL(hw->port_info->lport),
6652 : 0 : pf->offset_loaded, &os->eth.rx_broadcast,
6653 : 0 : &ns->eth.rx_broadcast);
6654 : : ice_stat_update_32(hw, PRTRPB_RDPC,
6655 : 0 : pf->offset_loaded, &os->eth.rx_discards,
6656 : : &ns->eth.rx_discards);
6657 : :
6658 [ # # ]: 0 : ice_handle_overflow(pf->offset_loaded, ICE_40_BIT_WIDTH,
6659 : : &ns->eth.rx_bytes, &pf->old_get_stats_fields.rx_bytes);
6660 : : ice_handle_overflow(pf->offset_loaded, ICE_32_BIT_WIDTH,
6661 : : &ns->eth.rx_discards, &pf->old_get_stats_fields.rx_discards);
6662 : :
6663 : : /* Workaround: CRC size should not be included in byte statistics,
6664 : : * so subtract RTE_ETHER_CRC_LEN from the byte counter for each rx
6665 : : * packet.
6666 : : */
6667 : 0 : ns->eth.rx_bytes -= (ns->eth.rx_unicast + ns->eth.rx_multicast +
6668 : 0 : ns->eth.rx_broadcast) * RTE_ETHER_CRC_LEN;
6669 : :
6670 : : /* GLPRT_REPC not supported */
6671 : : /* GLPRT_RMPC not supported */
6672 : 0 : ice_stat_update_32(hw, GLSWID_RUPP(hw->port_info->lport),
6673 : : pf->offset_loaded,
6674 : : &os->eth.rx_unknown_protocol,
6675 : : &ns->eth.rx_unknown_protocol);
6676 : 0 : ice_stat_update_40(hw, GLPRT_GOTCH(hw->port_info->lport),
6677 : 0 : GLPRT_GOTCL(hw->port_info->lport),
6678 : 0 : pf->offset_loaded, &os->eth.tx_bytes,
6679 : 0 : &ns->eth.tx_bytes);
6680 : 0 : ice_stat_update_40(hw, GLPRT_UPTCH(hw->port_info->lport),
6681 : 0 : GLPRT_UPTCL(hw->port_info->lport),
6682 : 0 : pf->offset_loaded, &os->eth.tx_unicast,
6683 : 0 : &ns->eth.tx_unicast);
6684 : 0 : ice_stat_update_40(hw, GLPRT_MPTCH(hw->port_info->lport),
6685 : 0 : GLPRT_MPTCL(hw->port_info->lport),
6686 : 0 : pf->offset_loaded, &os->eth.tx_multicast,
6687 : 0 : &ns->eth.tx_multicast);
6688 : 0 : ice_stat_update_40(hw, GLPRT_BPTCH(hw->port_info->lport),
6689 : 0 : GLPRT_BPTCL(hw->port_info->lport),
6690 : 0 : pf->offset_loaded, &os->eth.tx_broadcast,
6691 : 0 : &ns->eth.tx_broadcast);
6692 : :
6693 [ # # ]: 0 : ice_handle_overflow(pf->offset_loaded, ICE_40_BIT_WIDTH,
6694 : : &ns->eth.tx_bytes, &pf->old_get_stats_fields.tx_bytes);
6695 : : ice_handle_overflow(pf->offset_loaded, ICE_40_BIT_WIDTH,
6696 : : &ns->eth.tx_unicast, &pf->old_get_stats_fields.tx_unicast);
6697 : : ice_handle_overflow(pf->offset_loaded, ICE_40_BIT_WIDTH,
6698 : : &ns->eth.tx_multicast, &pf->old_get_stats_fields.tx_multicast);
6699 : : ice_handle_overflow(pf->offset_loaded, ICE_40_BIT_WIDTH,
6700 : : &ns->eth.tx_broadcast, &pf->old_get_stats_fields.tx_broadcast);
6701 : :
6702 : 0 : ns->eth.tx_bytes -= (ns->eth.tx_unicast + ns->eth.tx_multicast +
6703 : 0 : ns->eth.tx_broadcast) * RTE_ETHER_CRC_LEN;
6704 : :
6705 : : /* GLPRT_TEPC not supported */
6706 : :
6707 : : /* additional port specific stats */
6708 : 0 : ice_stat_update_32(hw, GLPRT_TDOLD(hw->port_info->lport),
6709 : : pf->offset_loaded, &os->tx_dropped_link_down,
6710 : : &ns->tx_dropped_link_down);
6711 : 0 : ice_stat_update_32(hw, GLPRT_CRCERRS(hw->port_info->lport),
6712 : 0 : pf->offset_loaded, &os->crc_errors,
6713 : : &ns->crc_errors);
6714 : 0 : ice_stat_update_32(hw, GLPRT_ILLERRC(hw->port_info->lport),
6715 : 0 : pf->offset_loaded, &os->illegal_bytes,
6716 : : &ns->illegal_bytes);
6717 : : /* GLPRT_ERRBC not supported */
6718 : 0 : ice_stat_update_32(hw, GLPRT_MLFC(hw->port_info->lport),
6719 : 0 : pf->offset_loaded, &os->mac_local_faults,
6720 : : &ns->mac_local_faults);
6721 : 0 : ice_stat_update_32(hw, GLPRT_MRFC(hw->port_info->lport),
6722 : 0 : pf->offset_loaded, &os->mac_remote_faults,
6723 : : &ns->mac_remote_faults);
6724 : :
6725 : 0 : ice_stat_update_32(hw, GLPRT_RLEC(hw->port_info->lport),
6726 : 0 : pf->offset_loaded, &os->rx_len_errors,
6727 : : &ns->rx_len_errors);
6728 : :
6729 : 0 : ice_stat_update_32(hw, GLPRT_LXONRXC(hw->port_info->lport),
6730 : 0 : pf->offset_loaded, &os->link_xon_rx,
6731 : : &ns->link_xon_rx);
6732 : 0 : ice_stat_update_32(hw, GLPRT_LXOFFRXC(hw->port_info->lport),
6733 : 0 : pf->offset_loaded, &os->link_xoff_rx,
6734 : : &ns->link_xoff_rx);
6735 : 0 : ice_stat_update_32(hw, GLPRT_LXONTXC(hw->port_info->lport),
6736 : 0 : pf->offset_loaded, &os->link_xon_tx,
6737 : : &ns->link_xon_tx);
6738 : 0 : ice_stat_update_32(hw, GLPRT_LXOFFTXC(hw->port_info->lport),
6739 : 0 : pf->offset_loaded, &os->link_xoff_tx,
6740 : : &ns->link_xoff_tx);
6741 : 0 : ice_stat_update_40(hw, GLPRT_PRC64H(hw->port_info->lport),
6742 : 0 : GLPRT_PRC64L(hw->port_info->lport),
6743 : 0 : pf->offset_loaded, &os->rx_size_64,
6744 : 0 : &ns->rx_size_64);
6745 : 0 : ice_stat_update_40(hw, GLPRT_PRC127H(hw->port_info->lport),
6746 : 0 : GLPRT_PRC127L(hw->port_info->lport),
6747 : 0 : pf->offset_loaded, &os->rx_size_127,
6748 : 0 : &ns->rx_size_127);
6749 : 0 : ice_stat_update_40(hw, GLPRT_PRC255H(hw->port_info->lport),
6750 : 0 : GLPRT_PRC255L(hw->port_info->lport),
6751 : 0 : pf->offset_loaded, &os->rx_size_255,
6752 : 0 : &ns->rx_size_255);
6753 : 0 : ice_stat_update_40(hw, GLPRT_PRC511H(hw->port_info->lport),
6754 : 0 : GLPRT_PRC511L(hw->port_info->lport),
6755 : 0 : pf->offset_loaded, &os->rx_size_511,
6756 : 0 : &ns->rx_size_511);
6757 : 0 : ice_stat_update_40(hw, GLPRT_PRC1023H(hw->port_info->lport),
6758 : 0 : GLPRT_PRC1023L(hw->port_info->lport),
6759 : 0 : pf->offset_loaded, &os->rx_size_1023,
6760 : 0 : &ns->rx_size_1023);
6761 : 0 : ice_stat_update_40(hw, GLPRT_PRC1522H(hw->port_info->lport),
6762 : 0 : GLPRT_PRC1522L(hw->port_info->lport),
6763 : 0 : pf->offset_loaded, &os->rx_size_1522,
6764 : 0 : &ns->rx_size_1522);
6765 : 0 : ice_stat_update_40(hw, GLPRT_PRC9522H(hw->port_info->lport),
6766 : 0 : GLPRT_PRC9522L(hw->port_info->lport),
6767 : 0 : pf->offset_loaded, &os->rx_size_big,
6768 : 0 : &ns->rx_size_big);
6769 : 0 : ice_stat_update_32(hw, GLPRT_RUC(hw->port_info->lport),
6770 : 0 : pf->offset_loaded, &os->rx_undersize,
6771 : : &ns->rx_undersize);
6772 : 0 : ice_stat_update_32(hw, GLPRT_RFC(hw->port_info->lport),
6773 : 0 : pf->offset_loaded, &os->rx_fragments,
6774 : : &ns->rx_fragments);
6775 : 0 : ice_stat_update_32(hw, GLPRT_ROC(hw->port_info->lport),
6776 : 0 : pf->offset_loaded, &os->rx_oversize,
6777 : : &ns->rx_oversize);
6778 : 0 : ice_stat_update_32(hw, GLPRT_RJC(hw->port_info->lport),
6779 : 0 : pf->offset_loaded, &os->rx_jabber,
6780 : : &ns->rx_jabber);
6781 : 0 : ice_stat_update_40(hw, GLPRT_PTC64H(hw->port_info->lport),
6782 : 0 : GLPRT_PTC64L(hw->port_info->lport),
6783 : 0 : pf->offset_loaded, &os->tx_size_64,
6784 : 0 : &ns->tx_size_64);
6785 : 0 : ice_stat_update_40(hw, GLPRT_PTC127H(hw->port_info->lport),
6786 : 0 : GLPRT_PTC127L(hw->port_info->lport),
6787 : 0 : pf->offset_loaded, &os->tx_size_127,
6788 : 0 : &ns->tx_size_127);
6789 : 0 : ice_stat_update_40(hw, GLPRT_PTC255H(hw->port_info->lport),
6790 : 0 : GLPRT_PTC255L(hw->port_info->lport),
6791 : 0 : pf->offset_loaded, &os->tx_size_255,
6792 : 0 : &ns->tx_size_255);
6793 : 0 : ice_stat_update_40(hw, GLPRT_PTC511H(hw->port_info->lport),
6794 : 0 : GLPRT_PTC511L(hw->port_info->lport),
6795 : 0 : pf->offset_loaded, &os->tx_size_511,
6796 : 0 : &ns->tx_size_511);
6797 : 0 : ice_stat_update_40(hw, GLPRT_PTC1023H(hw->port_info->lport),
6798 : 0 : GLPRT_PTC1023L(hw->port_info->lport),
6799 : 0 : pf->offset_loaded, &os->tx_size_1023,
6800 : 0 : &ns->tx_size_1023);
6801 : 0 : ice_stat_update_40(hw, GLPRT_PTC1522H(hw->port_info->lport),
6802 : 0 : GLPRT_PTC1522L(hw->port_info->lport),
6803 : 0 : pf->offset_loaded, &os->tx_size_1522,
6804 : 0 : &ns->tx_size_1522);
6805 : 0 : ice_stat_update_40(hw, GLPRT_PTC9522H(hw->port_info->lport),
6806 : 0 : GLPRT_PTC9522L(hw->port_info->lport),
6807 : 0 : pf->offset_loaded, &os->tx_size_big,
6808 : 0 : &ns->tx_size_big);
6809 : :
6810 [ # # ]: 0 : ice_handle_overflow(pf->offset_loaded, ICE_32_BIT_WIDTH,
6811 : : &ns->crc_errors, &pf->old_get_stats_fields.crc_errors);
6812 : : ice_handle_overflow(pf->offset_loaded, ICE_32_BIT_WIDTH,
6813 : : &ns->rx_undersize, &pf->old_get_stats_fields.rx_undersize);
6814 : : ice_handle_overflow(pf->offset_loaded, ICE_32_BIT_WIDTH,
6815 : : &ns->rx_fragments, &pf->old_get_stats_fields.rx_fragments);
6816 : : ice_handle_overflow(pf->offset_loaded, ICE_32_BIT_WIDTH,
6817 : : &ns->rx_oversize, &pf->old_get_stats_fields.rx_oversize);
6818 : : ice_handle_overflow(pf->offset_loaded, ICE_32_BIT_WIDTH,
6819 : : &ns->rx_jabber, &pf->old_get_stats_fields.rx_jabber);
6820 : :
6821 : : /* GLPRT_MSPDC not supported */
6822 : : /* GLPRT_XEC not supported */
6823 : :
6824 [ # # ]: 0 : for (int i = 0; i < ICE_MAX_TRAFFIC_CLASS; i++) {
6825 : 0 : ice_stat_update_40(hw, GLPRT_PXONRXC_H(hw->port_info->lport, i),
6826 : 0 : GLPRT_PXONRXC(hw->port_info->lport, i),
6827 : 0 : pf->offset_loaded, &os->priority_xon_rx[i],
6828 : 0 : &ns->priority_xon_rx[i]);
6829 : 0 : ice_stat_update_40(hw, GLPRT_PXONTXC_H(hw->port_info->lport, i),
6830 : 0 : GLPRT_PXONTXC(hw->port_info->lport, i),
6831 : 0 : pf->offset_loaded, &os->priority_xon_tx[i],
6832 : 0 : &ns->priority_xon_tx[i]);
6833 : 0 : ice_stat_update_40(hw, GLPRT_PXOFFRXC_H(hw->port_info->lport, i),
6834 : 0 : GLPRT_PXOFFRXC(hw->port_info->lport, i),
6835 : 0 : pf->offset_loaded, &os->priority_xoff_rx[i],
6836 : 0 : &ns->priority_xoff_rx[i]);
6837 : 0 : ice_stat_update_40(hw, GLPRT_PXOFFTXC_H(hw->port_info->lport, i),
6838 : 0 : GLPRT_PXOFFTXC(hw->port_info->lport, i),
6839 : 0 : pf->offset_loaded, &os->priority_xoff_tx[i],
6840 : 0 : &ns->priority_xoff_tx[i]);
6841 : 0 : ice_stat_update_40(hw, GLPRT_RXON2OFFCNT_H(hw->port_info->lport, i),
6842 : 0 : GLPRT_RXON2OFFCNT(hw->port_info->lport, i),
6843 : 0 : pf->offset_loaded, &os->priority_xon_2_xoff[i],
6844 : 0 : &ns->priority_xon_2_xoff[i]);
6845 : : }
6846 : :
6847 : 0 : pf->offset_loaded = true;
6848 : :
6849 [ # # ]: 0 : if (pf->main_vsi)
6850 : 0 : ice_update_vsi_stats(pf->main_vsi);
6851 : 0 : }
6852 : :
6853 : : /* Get all statistics of a port */
6854 : : static int
6855 : 0 : ice_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats,
6856 : : struct eth_queue_stats *qstats __rte_unused)
6857 : : {
6858 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
6859 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6860 : : struct ice_hw_port_stats *ns = &pf->stats; /* new stats */
6861 : :
6862 : : /* call read registers - updates values, now write them to struct */
6863 : 0 : ice_read_stats_registers(pf, hw);
6864 : :
6865 : 0 : stats->ipackets = pf->main_vsi->eth_stats.rx_unicast +
6866 : 0 : pf->main_vsi->eth_stats.rx_multicast +
6867 : 0 : pf->main_vsi->eth_stats.rx_broadcast -
6868 : 0 : pf->main_vsi->eth_stats.rx_discards;
6869 : 0 : stats->opackets = ns->eth.tx_unicast +
6870 : 0 : ns->eth.tx_multicast +
6871 : 0 : ns->eth.tx_broadcast;
6872 : 0 : stats->ibytes = pf->main_vsi->eth_stats.rx_bytes;
6873 : 0 : stats->obytes = ns->eth.tx_bytes;
6874 : 0 : stats->oerrors = ns->eth.tx_errors +
6875 : 0 : pf->main_vsi->eth_stats.tx_errors;
6876 : :
6877 : : /* Rx Errors */
6878 : 0 : stats->imissed = ns->eth.rx_discards +
6879 : : pf->main_vsi->eth_stats.rx_discards;
6880 : 0 : stats->ierrors = ns->crc_errors +
6881 : 0 : ns->rx_undersize +
6882 : 0 : ns->rx_oversize + ns->rx_fragments + ns->rx_jabber;
6883 : :
6884 : 0 : PMD_DRV_LOG(DEBUG, "*************** PF stats start *****************");
6885 : 0 : PMD_DRV_LOG(DEBUG, "rx_bytes: %"PRIu64"", ns->eth.rx_bytes);
6886 : 0 : PMD_DRV_LOG(DEBUG, "rx_unicast: %"PRIu64"", ns->eth.rx_unicast);
6887 : 0 : PMD_DRV_LOG(DEBUG, "rx_multicast:%"PRIu64"", ns->eth.rx_multicast);
6888 : 0 : PMD_DRV_LOG(DEBUG, "rx_broadcast:%"PRIu64"", ns->eth.rx_broadcast);
6889 : 0 : PMD_DRV_LOG(DEBUG, "rx_discards:%"PRIu64"", ns->eth.rx_discards);
6890 : 0 : PMD_DRV_LOG(DEBUG, "vsi rx_discards:%"PRIu64"",
6891 : : pf->main_vsi->eth_stats.rx_discards);
6892 : 0 : PMD_DRV_LOG(DEBUG, "rx_unknown_protocol: %"PRIu64"",
6893 : : ns->eth.rx_unknown_protocol);
6894 : 0 : PMD_DRV_LOG(DEBUG, "tx_bytes: %"PRIu64"", ns->eth.tx_bytes);
6895 : 0 : PMD_DRV_LOG(DEBUG, "tx_unicast: %"PRIu64"", ns->eth.tx_unicast);
6896 : 0 : PMD_DRV_LOG(DEBUG, "tx_multicast:%"PRIu64"", ns->eth.tx_multicast);
6897 : 0 : PMD_DRV_LOG(DEBUG, "tx_broadcast:%"PRIu64"", ns->eth.tx_broadcast);
6898 : 0 : PMD_DRV_LOG(DEBUG, "tx_discards:%"PRIu64"", ns->eth.tx_discards);
6899 : 0 : PMD_DRV_LOG(DEBUG, "vsi tx_discards:%"PRIu64"",
6900 : : pf->main_vsi->eth_stats.tx_discards);
6901 : 0 : PMD_DRV_LOG(DEBUG, "tx_errors: %"PRIu64"", ns->eth.tx_errors);
6902 : :
6903 : 0 : PMD_DRV_LOG(DEBUG, "tx_dropped_link_down: %"PRIu64"",
6904 : : ns->tx_dropped_link_down);
6905 : 0 : PMD_DRV_LOG(DEBUG, "crc_errors: %"PRIu64"", ns->crc_errors);
6906 : 0 : PMD_DRV_LOG(DEBUG, "illegal_bytes: %"PRIu64"",
6907 : : ns->illegal_bytes);
6908 : 0 : PMD_DRV_LOG(DEBUG, "error_bytes: %"PRIu64"", ns->error_bytes);
6909 : 0 : PMD_DRV_LOG(DEBUG, "mac_local_faults: %"PRIu64"",
6910 : : ns->mac_local_faults);
6911 : 0 : PMD_DRV_LOG(DEBUG, "mac_remote_faults: %"PRIu64"",
6912 : : ns->mac_remote_faults);
6913 : 0 : PMD_DRV_LOG(DEBUG, "link_xon_rx: %"PRIu64"", ns->link_xon_rx);
6914 : 0 : PMD_DRV_LOG(DEBUG, "link_xoff_rx: %"PRIu64"", ns->link_xoff_rx);
6915 : 0 : PMD_DRV_LOG(DEBUG, "link_xon_tx: %"PRIu64"", ns->link_xon_tx);
6916 : 0 : PMD_DRV_LOG(DEBUG, "link_xoff_tx: %"PRIu64"", ns->link_xoff_tx);
6917 : 0 : PMD_DRV_LOG(DEBUG, "rx_size_64: %"PRIu64"", ns->rx_size_64);
6918 : 0 : PMD_DRV_LOG(DEBUG, "rx_size_127: %"PRIu64"", ns->rx_size_127);
6919 : 0 : PMD_DRV_LOG(DEBUG, "rx_size_255: %"PRIu64"", ns->rx_size_255);
6920 : 0 : PMD_DRV_LOG(DEBUG, "rx_size_511: %"PRIu64"", ns->rx_size_511);
6921 : 0 : PMD_DRV_LOG(DEBUG, "rx_size_1023: %"PRIu64"", ns->rx_size_1023);
6922 : 0 : PMD_DRV_LOG(DEBUG, "rx_size_1522: %"PRIu64"", ns->rx_size_1522);
6923 : 0 : PMD_DRV_LOG(DEBUG, "rx_size_big: %"PRIu64"", ns->rx_size_big);
6924 : 0 : PMD_DRV_LOG(DEBUG, "rx_undersize: %"PRIu64"", ns->rx_undersize);
6925 : 0 : PMD_DRV_LOG(DEBUG, "rx_fragments: %"PRIu64"", ns->rx_fragments);
6926 : 0 : PMD_DRV_LOG(DEBUG, "rx_oversize: %"PRIu64"", ns->rx_oversize);
6927 : 0 : PMD_DRV_LOG(DEBUG, "rx_jabber: %"PRIu64"", ns->rx_jabber);
6928 : 0 : PMD_DRV_LOG(DEBUG, "tx_size_64: %"PRIu64"", ns->tx_size_64);
6929 : 0 : PMD_DRV_LOG(DEBUG, "tx_size_127: %"PRIu64"", ns->tx_size_127);
6930 : 0 : PMD_DRV_LOG(DEBUG, "tx_size_255: %"PRIu64"", ns->tx_size_255);
6931 : 0 : PMD_DRV_LOG(DEBUG, "tx_size_511: %"PRIu64"", ns->tx_size_511);
6932 : 0 : PMD_DRV_LOG(DEBUG, "tx_size_1023: %"PRIu64"", ns->tx_size_1023);
6933 : 0 : PMD_DRV_LOG(DEBUG, "tx_size_1522: %"PRIu64"", ns->tx_size_1522);
6934 : 0 : PMD_DRV_LOG(DEBUG, "tx_size_big: %"PRIu64"", ns->tx_size_big);
6935 : 0 : PMD_DRV_LOG(DEBUG, "rx_len_errors: %"PRIu64"", ns->rx_len_errors);
6936 : 0 : PMD_DRV_LOG(DEBUG, "************* PF stats end ****************");
6937 : 0 : return 0;
6938 : : }
6939 : :
6940 : : /* Reset the statistics */
6941 : : static int
6942 : 0 : ice_stats_reset(struct rte_eth_dev *dev)
6943 : : {
6944 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
6945 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6946 : :
6947 : : /* Mark PF and VSI stats to update the offset, aka "reset" */
6948 : 0 : pf->offset_loaded = false;
6949 [ # # ]: 0 : if (pf->main_vsi)
6950 : 0 : pf->main_vsi->offset_loaded = false;
6951 : :
6952 : : /* read the stats, reading current register values into offset */
6953 : 0 : ice_read_stats_registers(pf, hw);
6954 : :
6955 : 0 : memset(&pf->mbuf_stats, 0, sizeof(struct ice_mbuf_stats));
6956 : :
6957 : 0 : return 0;
6958 : : }
6959 : :
6960 : : static uint32_t
6961 : : ice_xstats_calc_num(void)
6962 : : {
6963 : : uint32_t num;
6964 : :
6965 : : num = ICE_NB_ETH_XSTATS + ICE_NB_MBUF_XSTATS + ICE_NB_HW_PORT_XSTATS;
6966 : :
6967 : : return num;
6968 : : }
6969 : :
6970 : : static void
6971 : : ice_update_mbuf_stats(struct rte_eth_dev *ethdev,
6972 : : struct ice_mbuf_stats *mbuf_stats)
6973 : : {
6974 : : uint16_t idx;
6975 : : struct ci_tx_queue *txq;
6976 : :
6977 [ # # ]: 0 : for (idx = 0; idx < ethdev->data->nb_tx_queues; idx++) {
6978 : 0 : txq = ethdev->data->tx_queues[idx];
6979 : 0 : mbuf_stats->tx_pkt_errors += txq->mbuf_errors;
6980 : : }
6981 : : }
6982 : :
6983 : : static int
6984 : 0 : ice_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *xstats,
6985 : : unsigned int n)
6986 : : {
6987 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
6988 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
6989 : : struct ice_adapter *adapter =
6990 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
6991 : : struct ice_mbuf_stats mbuf_stats = {0};
6992 : : unsigned int i;
6993 : : unsigned int count;
6994 : 0 : struct ice_hw_port_stats *hw_stats = &pf->stats;
6995 : :
6996 : : count = ice_xstats_calc_num();
6997 [ # # ]: 0 : if (n < count)
6998 : : return count;
6999 : :
7000 : 0 : ice_read_stats_registers(pf, hw);
7001 : :
7002 [ # # ]: 0 : if (!xstats)
7003 : : return 0;
7004 : :
7005 : : count = 0;
7006 : :
7007 [ # # ]: 0 : if (adapter->devargs.mbuf_check)
7008 : : ice_update_mbuf_stats(dev, &mbuf_stats);
7009 : :
7010 : : /* Get stats from ice_eth_stats struct */
7011 [ # # ]: 0 : for (i = 0; i < ICE_NB_ETH_XSTATS; i++) {
7012 : 0 : xstats[count].value =
7013 : 0 : *(uint64_t *)((char *)&hw_stats->eth +
7014 : 0 : ice_stats_strings[i].offset);
7015 : 0 : xstats[count].id = count;
7016 : 0 : count++;
7017 : : }
7018 : :
7019 : : /* Get stats from ice_mbuf_stats struct */
7020 [ # # ]: 0 : for (i = 0; i < ICE_NB_MBUF_XSTATS; i++) {
7021 : 0 : xstats[count].value =
7022 : : *(uint64_t *)((char *)&mbuf_stats + ice_mbuf_strings[i].offset);
7023 : 0 : xstats[count].id = count;
7024 : 0 : count++;
7025 : : }
7026 : :
7027 : : /* Get individual stats from ice_hw_port struct */
7028 [ # # ]: 0 : for (i = 0; i < ICE_NB_HW_PORT_XSTATS; i++) {
7029 : 0 : xstats[count].value =
7030 : 0 : *(uint64_t *)((char *)hw_stats +
7031 : 0 : ice_hw_port_strings[i].offset);
7032 : 0 : xstats[count].id = count;
7033 : 0 : count++;
7034 : : }
7035 : :
7036 : 0 : return count;
7037 : : }
7038 : :
7039 : 0 : static int ice_xstats_get_names(__rte_unused struct rte_eth_dev *dev,
7040 : : struct rte_eth_xstat_name *xstats_names,
7041 : : __rte_unused unsigned int limit)
7042 : : {
7043 : : unsigned int count = 0;
7044 : : unsigned int i;
7045 : :
7046 [ # # ]: 0 : if (!xstats_names)
7047 : : return ice_xstats_calc_num();
7048 : :
7049 : : /* Note: limit checked in rte_eth_xstats_names() */
7050 : :
7051 : : /* Get stats from ice_eth_stats struct */
7052 [ # # ]: 0 : for (i = 0; i < ICE_NB_ETH_XSTATS; i++) {
7053 : 0 : strlcpy(xstats_names[count].name, ice_stats_strings[i].name,
7054 : : sizeof(xstats_names[count].name));
7055 : 0 : count++;
7056 : : }
7057 : :
7058 : : /* Get stats from ice_mbuf_stats struct */
7059 [ # # ]: 0 : for (i = 0; i < ICE_NB_MBUF_XSTATS; i++) {
7060 : 0 : strlcpy(xstats_names[count].name, ice_mbuf_strings[i].name,
7061 : : sizeof(xstats_names[count].name));
7062 : 0 : count++;
7063 : : }
7064 : :
7065 : : /* Get individual stats from ice_hw_port struct */
7066 [ # # ]: 0 : for (i = 0; i < ICE_NB_HW_PORT_XSTATS; i++) {
7067 : 0 : strlcpy(xstats_names[count].name, ice_hw_port_strings[i].name,
7068 : : sizeof(xstats_names[count].name));
7069 : 0 : count++;
7070 : : }
7071 : :
7072 : 0 : return count;
7073 : : }
7074 : :
7075 : : static int
7076 : 0 : ice_dev_flow_ops_get(struct rte_eth_dev *dev,
7077 : : const struct rte_flow_ops **ops)
7078 : : {
7079 [ # # ]: 0 : if (!dev)
7080 : : return -EINVAL;
7081 : :
7082 : 0 : *ops = &ice_flow_ops;
7083 : 0 : return 0;
7084 : : }
7085 : :
7086 : : /* Add UDP tunneling port */
7087 : : static int
7088 : 0 : ice_dev_udp_tunnel_port_add(struct rte_eth_dev *dev,
7089 : : struct rte_eth_udp_tunnel *udp_tunnel)
7090 : : {
7091 : : int ret = 0;
7092 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7093 : : struct ice_adapter *ad =
7094 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
7095 : :
7096 [ # # ]: 0 : if (udp_tunnel == NULL)
7097 : : return -EINVAL;
7098 : :
7099 [ # # ]: 0 : switch (udp_tunnel->prot_type) {
7100 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN:
7101 : 0 : ret = ice_create_tunnel(hw, TNL_VXLAN, udp_tunnel->udp_port);
7102 [ # # # # ]: 0 : if (!ret && ad->psr != NULL)
7103 : 0 : ice_parser_vxlan_tunnel_set(ad->psr,
7104 : 0 : udp_tunnel->udp_port, true);
7105 : : break;
7106 : 0 : default:
7107 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
7108 : : ret = -EINVAL;
7109 : 0 : break;
7110 : : }
7111 : :
7112 : : return ret;
7113 : : }
7114 : :
7115 : : /* Delete UDP tunneling port */
7116 : : static int
7117 : 0 : ice_dev_udp_tunnel_port_del(struct rte_eth_dev *dev,
7118 : : struct rte_eth_udp_tunnel *udp_tunnel)
7119 : : {
7120 : : int ret = 0;
7121 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7122 : : struct ice_adapter *ad =
7123 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
7124 : :
7125 [ # # ]: 0 : if (udp_tunnel == NULL)
7126 : : return -EINVAL;
7127 : :
7128 [ # # ]: 0 : switch (udp_tunnel->prot_type) {
7129 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN:
7130 : 0 : ret = ice_destroy_tunnel(hw, udp_tunnel->udp_port, 0);
7131 [ # # # # ]: 0 : if (!ret && ad->psr != NULL)
7132 : 0 : ice_parser_vxlan_tunnel_set(ad->psr,
7133 : 0 : udp_tunnel->udp_port, false);
7134 : : break;
7135 : 0 : default:
7136 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
7137 : : ret = -EINVAL;
7138 : 0 : break;
7139 : : }
7140 : :
7141 : : return ret;
7142 : : }
7143 : :
7144 : : /**
7145 : : * ice_ptp_write_init - Set PHC time to provided value
7146 : : * @hw: Hardware private structure
7147 : : *
7148 : : * Set the PHC time to CLOCK_REALTIME
7149 : : */
7150 : 0 : static int ice_ptp_write_init(struct ice_hw *hw)
7151 : : {
7152 : : uint64_t ns;
7153 : : struct timespec sys_time;
7154 : 0 : clock_gettime(CLOCK_REALTIME, &sys_time);
7155 : : ns = rte_timespec_to_ns(&sys_time);
7156 : :
7157 : 0 : return ice_ptp_init_time(hw, ns, true);
7158 : : }
7159 : :
7160 : : static int
7161 : 0 : ice_timesync_enable(struct rte_eth_dev *dev)
7162 : : {
7163 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7164 : : struct ice_adapter *ad =
7165 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
7166 : : int ret;
7167 : :
7168 [ # # ]: 0 : if (ad->txpp_ena)
7169 : : return 0;
7170 : :
7171 [ # # # # ]: 0 : if (dev->data->dev_started && !(dev->data->dev_conf.rxmode.offloads &
7172 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP)) {
7173 : 0 : PMD_DRV_LOG(ERR, "Rx timestamp offload not configured");
7174 : 0 : return -1;
7175 : : }
7176 : :
7177 [ # # ]: 0 : if (hw->func_caps.ts_func_info.src_tmr_owned) {
7178 : 0 : ret = ice_ptp_init_phc(hw);
7179 [ # # ]: 0 : if (ret) {
7180 : 0 : PMD_DRV_LOG(ERR, "Failed to initialize PHC");
7181 : 0 : return -1;
7182 : : }
7183 : :
7184 : 0 : ret = ice_ptp_write_incval(hw, ICE_PTP_NOMINAL_INCVAL_E810, true);
7185 [ # # ]: 0 : if (ret) {
7186 : 0 : PMD_DRV_LOG(ERR,
7187 : : "Failed to write PHC increment time value");
7188 : 0 : return -1;
7189 : : }
7190 : : }
7191 : :
7192 [ # # ]: 0 : if (!ice_ptp_lock(hw)) {
7193 [ # # ]: 0 : ice_debug(hw, ICE_DBG_PTP, "Failed to acquire PTP semaphore");
7194 : 0 : return ICE_ERR_NOT_READY;
7195 : : }
7196 : :
7197 : 0 : ret = ice_ptp_write_init(hw);
7198 : 0 : ice_ptp_unlock(hw);
7199 [ # # ]: 0 : if (ret)
7200 : 0 : PMD_INIT_LOG(ERR, "Failed to set current system time to PHC timer");
7201 : :
7202 : 0 : ad->ptp_ena = 1;
7203 : :
7204 : 0 : return 0;
7205 : : }
7206 : :
7207 : : static int
7208 : 0 : ice_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
7209 : : struct timespec *timestamp, uint32_t flags)
7210 : : {
7211 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7212 : : struct ice_adapter *ad =
7213 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
7214 : : struct ci_rx_queue *rxq;
7215 : : uint32_t ts_high;
7216 : : uint64_t ts_ns;
7217 : :
7218 : 0 : rxq = dev->data->rx_queues[flags];
7219 : :
7220 : 0 : ts_high = rxq->time_high;
7221 : 0 : ts_ns = ice_tstamp_convert_32b_64b(hw, ad, 1, ts_high);
7222 : 0 : *timestamp = rte_ns_to_timespec(ts_ns);
7223 : :
7224 : 0 : return 0;
7225 : : }
7226 : :
7227 : : static int
7228 : 0 : ice_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
7229 : : struct timespec *timestamp)
7230 : : {
7231 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7232 : : struct ice_adapter *ad =
7233 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
7234 : 0 : uint64_t ts_ns, tstamp, tstamp_ready = 0;
7235 : : uint64_t end_time;
7236 : : const uint64_t mask = 0xFFFFFFFF;
7237 : : int ret;
7238 : :
7239 : : /* Set the end time with a delay of 10 microseconds */
7240 : 0 : end_time = rte_get_timer_cycles() + (rte_get_timer_hz() / 100000);
7241 : :
7242 : : do {
7243 : 0 : ret = ice_get_phy_tx_tstamp_ready(hw, ad->ptp_tx_block, &tstamp_ready);
7244 [ # # ]: 0 : if (ret) {
7245 : 0 : PMD_DRV_LOG(ERR, "Failed to get phy ready for timestamp");
7246 : 0 : return -1;
7247 : : }
7248 : :
7249 [ # # # # ]: 0 : if ((tstamp_ready & BIT_ULL(0)) == 0 && rte_get_timer_cycles() > end_time) {
7250 : 0 : PMD_DRV_LOG(ERR, "Timeout to get phy ready for timestamp");
7251 : 0 : return -1;
7252 : : }
7253 [ # # ]: 0 : } while ((tstamp_ready & BIT_ULL(0)) == 0);
7254 : :
7255 : 0 : ret = ice_read_phy_tstamp(hw, ad->ptp_tx_block, ad->ptp_tx_index, &tstamp);
7256 [ # # # # ]: 0 : if (ret || tstamp == 0) {
7257 : 0 : PMD_DRV_LOG(ERR, "Failed to read phy timestamp");
7258 : 0 : return -1;
7259 : : }
7260 : :
7261 : 0 : ts_ns = ice_tstamp_convert_32b_64b(hw, ad, 1, (tstamp >> 8) & mask);
7262 : 0 : *timestamp = rte_ns_to_timespec(ts_ns);
7263 : :
7264 : 0 : return 0;
7265 : : }
7266 : :
7267 : : static int
7268 : 0 : ice_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta)
7269 : : {
7270 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7271 : 0 : uint8_t tmr_idx = hw->func_caps.ts_func_info.tmr_index_assoc;
7272 : : uint32_t lo, lo2, hi;
7273 : : uint64_t time, ns;
7274 : : int ret;
7275 : :
7276 [ # # ]: 0 : if (delta > INT32_MAX || delta < INT32_MIN) {
7277 : 0 : lo = ICE_READ_REG(hw, GLTSYN_TIME_L(tmr_idx));
7278 : 0 : hi = ICE_READ_REG(hw, GLTSYN_TIME_H(tmr_idx));
7279 : 0 : lo2 = ICE_READ_REG(hw, GLTSYN_TIME_L(tmr_idx));
7280 : :
7281 [ # # ]: 0 : if (lo2 < lo) {
7282 : 0 : lo = ICE_READ_REG(hw, GLTSYN_TIME_L(tmr_idx));
7283 : 0 : hi = ICE_READ_REG(hw, GLTSYN_TIME_H(tmr_idx));
7284 : : }
7285 : :
7286 : 0 : time = ((uint64_t)hi << 32) | lo;
7287 : 0 : ns = time + delta;
7288 : :
7289 : 0 : wr32(hw, GLTSYN_SHTIME_L(tmr_idx), ICE_LO_DWORD(ns));
7290 : 0 : wr32(hw, GLTSYN_SHTIME_H(tmr_idx), ICE_HI_DWORD(ns));
7291 : 0 : wr32(hw, GLTSYN_SHTIME_0(tmr_idx), 0);
7292 : :
7293 : 0 : ret = ice_ptp_init_time(hw, ns, true);
7294 [ # # ]: 0 : if (ret) {
7295 : 0 : PMD_DRV_LOG(ERR, "PTP init time failed, err %d", ret);
7296 : 0 : return -1;
7297 : : }
7298 : : return 0;
7299 : : }
7300 : :
7301 : 0 : ret = ice_ptp_adj_clock(hw, delta, true);
7302 [ # # ]: 0 : if (ret) {
7303 : 0 : PMD_DRV_LOG(ERR, "PTP adj clock failed, err %d", ret);
7304 : 0 : return -1;
7305 : : }
7306 : :
7307 : : return 0;
7308 : : }
7309 : :
7310 : : static int
7311 : 0 : ice_timesync_adjust_freq(struct rte_eth_dev *dev, int64_t ppm)
7312 : : {
7313 [ # # # # ]: 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7314 : : int64_t incval, diff = 0;
7315 : : bool negative = false;
7316 : : uint64_t div, rem;
7317 : : uint64_t divisor = 1000000ULL << 16;
7318 : : int shift;
7319 : : int ret;
7320 : :
7321 : 0 : incval = ice_get_base_incval(hw, ICE_SRC_TMR_MODE_NANOSECONDS);
7322 : :
7323 [ # # ]: 0 : if (ppm < 0) {
7324 : : negative = true;
7325 : 0 : ppm = -ppm;
7326 : : }
7327 : :
7328 : : /* can incval * ppm overflow ? */
7329 [ # # ]: 0 : if (log2(incval) + log2(ppm) > 62) {
7330 : 0 : rem = ppm % divisor;
7331 : 0 : div = ppm / divisor;
7332 : 0 : diff = div * incval;
7333 : 0 : ppm = rem;
7334 : :
7335 : 0 : shift = log2(incval) + log2(ppm) - 62;
7336 [ # # ]: 0 : if (shift > 0) {
7337 : : /* drop precision */
7338 : 0 : ppm >>= shift;
7339 : 0 : divisor >>= shift;
7340 : : }
7341 : : }
7342 : :
7343 [ # # ]: 0 : if (divisor)
7344 : 0 : diff = diff + incval * ppm / divisor;
7345 : :
7346 [ # # ]: 0 : if (negative)
7347 : 0 : incval -= diff;
7348 : : else
7349 : 0 : incval += diff;
7350 : :
7351 : 0 : ret = ice_ptp_write_incval_locked(hw, incval, true);
7352 [ # # ]: 0 : if (ret) {
7353 : 0 : PMD_DRV_LOG(ERR, "PTP failed to set incval, err %d", ret);
7354 : 0 : return -1;
7355 : : }
7356 : : return 0;
7357 : : }
7358 : :
7359 : : static int
7360 : 0 : ice_timesync_write_time(struct rte_eth_dev *dev, const struct timespec *ts)
7361 : : {
7362 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7363 : : uint64_t ns;
7364 : : int ret;
7365 : :
7366 : : ns = rte_timespec_to_ns(ts);
7367 : 0 : ret = ice_ptp_init_time(hw, ns, true);
7368 [ # # ]: 0 : if (ret) {
7369 : 0 : PMD_DRV_LOG(ERR, "PTP init time failed, err %d", ret);
7370 : 0 : return -1;
7371 : : }
7372 : :
7373 : : return 0;
7374 : : }
7375 : :
7376 : : static int
7377 : 0 : ice_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts)
7378 : : {
7379 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7380 : 0 : uint8_t tmr_idx = hw->func_caps.ts_func_info.tmr_index_assoc;
7381 : : uint32_t hi, lo, lo2;
7382 : : uint64_t time;
7383 : :
7384 : 0 : lo = ICE_READ_REG(hw, GLTSYN_TIME_L(tmr_idx));
7385 : 0 : hi = ICE_READ_REG(hw, GLTSYN_TIME_H(tmr_idx));
7386 : 0 : lo2 = ICE_READ_REG(hw, GLTSYN_TIME_L(tmr_idx));
7387 : :
7388 [ # # ]: 0 : if (lo2 < lo) {
7389 : 0 : lo = ICE_READ_REG(hw, GLTSYN_TIME_L(tmr_idx));
7390 : 0 : hi = ICE_READ_REG(hw, GLTSYN_TIME_H(tmr_idx));
7391 : : }
7392 : :
7393 [ # # ]: 0 : time = ((uint64_t)hi << 32) | lo;
7394 : 0 : *ts = rte_ns_to_timespec(time);
7395 : :
7396 : 0 : return 0;
7397 : : }
7398 : :
7399 : : static int
7400 : 0 : ice_timesync_disable(struct rte_eth_dev *dev)
7401 : : {
7402 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7403 : : struct ice_adapter *ad =
7404 : : ICE_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
7405 : 0 : uint8_t tmr_idx = hw->func_caps.ts_func_info.tmr_index_assoc;
7406 : : uint64_t val;
7407 : : uint8_t lport;
7408 : :
7409 [ # # ]: 0 : if (ad->txpp_ena)
7410 : : return 0;
7411 : :
7412 : 0 : lport = hw->port_info->lport;
7413 : :
7414 : 0 : ice_clear_phy_tstamp(hw, lport, 0);
7415 : :
7416 : 0 : val = ICE_READ_REG(hw, GLTSYN_ENA(tmr_idx));
7417 : 0 : val &= ~GLTSYN_ENA_TSYN_ENA_M;
7418 : 0 : ICE_WRITE_REG(hw, GLTSYN_ENA(tmr_idx), val);
7419 : :
7420 : 0 : ICE_WRITE_REG(hw, GLTSYN_INCVAL_L(tmr_idx), 0);
7421 : 0 : ICE_WRITE_REG(hw, GLTSYN_INCVAL_H(tmr_idx), 0);
7422 : :
7423 : 0 : ad->ptp_ena = 0;
7424 : :
7425 : 0 : return 0;
7426 : : }
7427 : :
7428 : : static int
7429 : 0 : ice_read_clock(__rte_unused struct rte_eth_dev *dev, uint64_t *clock)
7430 : : {
7431 : : struct timespec system_time;
7432 : :
7433 : : #ifdef RTE_EXEC_ENV_LINUX
7434 : 0 : clock_gettime(CLOCK_MONOTONIC_RAW, &system_time);
7435 : : #else
7436 : : clock_gettime(CLOCK_MONOTONIC, &system_time);
7437 : : #endif
7438 : 0 : *clock = system_time.tv_sec * NSEC_PER_SEC + system_time.tv_nsec;
7439 : :
7440 : 0 : return 0;
7441 : : }
7442 : :
7443 : : static const uint32_t *
7444 : 0 : ice_buffer_split_supported_hdr_ptypes_get(struct rte_eth_dev *dev __rte_unused,
7445 : : size_t *no_of_elements)
7446 : : {
7447 : : /* Buffer split protocol header capability. */
7448 : : static const uint32_t ptypes[] = {
7449 : : /* Non tunneled */
7450 : : RTE_PTYPE_L2_ETHER,
7451 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN,
7452 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN | RTE_PTYPE_L4_UDP,
7453 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN | RTE_PTYPE_L4_TCP,
7454 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN | RTE_PTYPE_L4_SCTP,
7455 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN,
7456 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN | RTE_PTYPE_L4_UDP,
7457 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN | RTE_PTYPE_L4_TCP,
7458 : : RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN | RTE_PTYPE_L4_SCTP,
7459 : :
7460 : : /* Tunneled */
7461 : : RTE_PTYPE_TUNNEL_GRENAT,
7462 : :
7463 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER,
7464 : :
7465 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7466 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN,
7467 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7468 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN,
7469 : :
7470 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7471 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN | RTE_PTYPE_INNER_L4_UDP,
7472 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7473 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN | RTE_PTYPE_INNER_L4_TCP,
7474 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7475 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN | RTE_PTYPE_INNER_L4_SCTP,
7476 : :
7477 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7478 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN | RTE_PTYPE_INNER_L4_UDP,
7479 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7480 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN | RTE_PTYPE_INNER_L4_TCP,
7481 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
7482 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN | RTE_PTYPE_INNER_L4_SCTP,
7483 : :
7484 : : };
7485 : :
7486 : 0 : *no_of_elements = RTE_DIM(ptypes);
7487 : 0 : return ptypes;
7488 : : }
7489 : :
7490 : : static unsigned int
7491 : 0 : ice_fec_get_capa_num(struct ice_aqc_get_phy_caps_data *pcaps,
7492 : : struct rte_eth_fec_capa *speed_fec_capa)
7493 : : {
7494 : : unsigned int num = 0;
7495 : 0 : int auto_fec = (pcaps->caps & ICE_AQC_PHY_EN_AUTO_FEC) ?
7496 : 0 : RTE_ETH_FEC_MODE_CAPA_MASK(AUTO) : 0;
7497 : 0 : int link_nofec = (pcaps->link_fec_options & ICE_AQC_PHY_FEC_DIS) ?
7498 : 0 : RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC) : 0;
7499 : :
7500 [ # # ]: 0 : if (pcaps->eee_cap & ICE_AQC_PHY_EEE_EN_100BASE_TX) {
7501 [ # # ]: 0 : if (speed_fec_capa) {
7502 : 0 : speed_fec_capa[num].speed = RTE_ETH_SPEED_NUM_100M;
7503 : 0 : speed_fec_capa[num].capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
7504 : : }
7505 : : num++;
7506 : : }
7507 : :
7508 [ # # ]: 0 : if (pcaps->eee_cap & (ICE_AQC_PHY_EEE_EN_1000BASE_T |
7509 : : ICE_AQC_PHY_EEE_EN_1000BASE_KX)) {
7510 [ # # ]: 0 : if (speed_fec_capa) {
7511 : 0 : speed_fec_capa[num].speed = RTE_ETH_SPEED_NUM_1G;
7512 : 0 : speed_fec_capa[num].capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
7513 : : }
7514 : 0 : num++;
7515 : : }
7516 : :
7517 [ # # ]: 0 : if (pcaps->eee_cap & (ICE_AQC_PHY_EEE_EN_10GBASE_T |
7518 : : ICE_AQC_PHY_EEE_EN_10GBASE_KR)) {
7519 [ # # ]: 0 : if (speed_fec_capa) {
7520 : 0 : speed_fec_capa[num].speed = RTE_ETH_SPEED_NUM_10G;
7521 : 0 : speed_fec_capa[num].capa = auto_fec | link_nofec;
7522 : :
7523 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN)
7524 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
7525 : : }
7526 : 0 : num++;
7527 : : }
7528 : :
7529 [ # # ]: 0 : if (pcaps->eee_cap & ICE_AQC_PHY_EEE_EN_25GBASE_KR) {
7530 [ # # ]: 0 : if (speed_fec_capa) {
7531 : 0 : speed_fec_capa[num].speed = RTE_ETH_SPEED_NUM_25G;
7532 : 0 : speed_fec_capa[num].capa = auto_fec | link_nofec;
7533 : :
7534 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN)
7535 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
7536 : :
7537 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN)
7538 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(RS);
7539 : : }
7540 : 0 : num++;
7541 : : }
7542 : :
7543 [ # # ]: 0 : if (pcaps->eee_cap & ICE_AQC_PHY_EEE_EN_40GBASE_KR4) {
7544 [ # # ]: 0 : if (speed_fec_capa) {
7545 : 0 : speed_fec_capa[num].speed = RTE_ETH_SPEED_NUM_40G;
7546 : 0 : speed_fec_capa[num].capa = auto_fec | link_nofec;
7547 : :
7548 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN)
7549 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
7550 : : }
7551 : 0 : num++;
7552 : : }
7553 : :
7554 [ # # ]: 0 : if (pcaps->eee_cap & (ICE_AQC_PHY_EEE_EN_50GBASE_KR2 |
7555 : : ICE_AQC_PHY_EEE_EN_50GBASE_KR_PAM4)) {
7556 [ # # ]: 0 : if (speed_fec_capa) {
7557 : 0 : speed_fec_capa[num].speed = RTE_ETH_SPEED_NUM_50G;
7558 : 0 : speed_fec_capa[num].capa = auto_fec | link_nofec;
7559 : :
7560 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN)
7561 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
7562 : :
7563 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN)
7564 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(RS);
7565 : : }
7566 : 0 : num++;
7567 : : }
7568 : :
7569 [ # # ]: 0 : if (pcaps->eee_cap & (ICE_AQC_PHY_EEE_EN_100GBASE_KR4 |
7570 : : ICE_AQC_PHY_EEE_EN_100GBASE_KR2_PAM4)) {
7571 [ # # ]: 0 : if (speed_fec_capa) {
7572 : 0 : speed_fec_capa[num].speed = RTE_ETH_SPEED_NUM_100G;
7573 : 0 : speed_fec_capa[num].capa = auto_fec | link_nofec;
7574 : :
7575 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN)
7576 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
7577 : :
7578 [ # # ]: 0 : if (pcaps->link_fec_options & ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN)
7579 : 0 : speed_fec_capa[num].capa |= RTE_ETH_FEC_MODE_CAPA_MASK(RS);
7580 : : }
7581 : 0 : num++;
7582 : : }
7583 : :
7584 : 0 : return num;
7585 : : }
7586 : :
7587 : : static int
7588 : 0 : ice_fec_get_capability(struct rte_eth_dev *dev, struct rte_eth_fec_capa *speed_fec_capa,
7589 : : unsigned int num)
7590 : : {
7591 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7592 : 0 : struct ice_aqc_get_phy_caps_data pcaps = {0};
7593 : : unsigned int capa_num;
7594 : : int ret;
7595 : :
7596 : 0 : ret = ice_aq_get_phy_caps(hw->port_info, false, ICE_AQC_REPORT_TOPO_CAP_MEDIA,
7597 : : &pcaps, NULL);
7598 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
7599 : 0 : PMD_DRV_LOG(ERR, "Failed to get capability information: %d",
7600 : : ret);
7601 : 0 : return -ENOTSUP;
7602 : : }
7603 : :
7604 : : /* first time to get capa_num */
7605 : 0 : capa_num = ice_fec_get_capa_num(&pcaps, NULL);
7606 [ # # ]: 0 : if (!speed_fec_capa || num < capa_num)
7607 : 0 : return capa_num;
7608 : :
7609 : 0 : return ice_fec_get_capa_num(&pcaps, speed_fec_capa);
7610 : : }
7611 : :
7612 : : static int
7613 : 0 : ice_fec_get(struct rte_eth_dev *dev, uint32_t *fec_capa)
7614 : : {
7615 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7616 : 0 : struct ice_pf *pf = ICE_DEV_PRIVATE_TO_PF(dev->data->dev_private);
7617 : 0 : bool enable_lse = dev->data->dev_conf.intr_conf.lsc ? true : false;
7618 : : bool link_up;
7619 : : u32 temp_fec_capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
7620 : 0 : struct ice_link_status link_status = {0};
7621 : 0 : struct ice_aqc_get_phy_caps_data pcaps = {0};
7622 : 0 : struct ice_port_info *pi = hw->port_info;
7623 : : u8 fec_config;
7624 : : int ret;
7625 : :
7626 [ # # ]: 0 : if (!pi)
7627 : : return -ENOTSUP;
7628 : :
7629 : 0 : ret = ice_get_link_info_safe(pf, enable_lse, &link_status);
7630 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
7631 : 0 : PMD_DRV_LOG(ERR, "Failed to get link information: %d",
7632 : : ret);
7633 : 0 : return -ENOTSUP;
7634 : : }
7635 : :
7636 : 0 : link_up = link_status.link_info & ICE_AQ_LINK_UP;
7637 : :
7638 : 0 : ret = ice_aq_get_phy_caps(pi, false, ICE_AQC_REPORT_TOPO_CAP_MEDIA,
7639 : : &pcaps, NULL);
7640 [ # # ]: 0 : if (ret != ICE_SUCCESS) {
7641 : 0 : PMD_DRV_LOG(ERR, "Failed to get capability information: %d",
7642 : : ret);
7643 : 0 : return -ENOTSUP;
7644 : : }
7645 : :
7646 : : /* Get current FEC mode from port info */
7647 [ # # ]: 0 : if (link_up) {
7648 [ # # # ]: 0 : switch (link_status.fec_info) {
7649 : 0 : case ICE_AQ_LINK_25G_KR_FEC_EN:
7650 : 0 : *fec_capa = RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
7651 : 0 : break;
7652 : 0 : case ICE_AQ_LINK_25G_RS_528_FEC_EN:
7653 : : /* fall-through */
7654 : : case ICE_AQ_LINK_25G_RS_544_FEC_EN:
7655 : 0 : *fec_capa = RTE_ETH_FEC_MODE_CAPA_MASK(RS);
7656 : 0 : break;
7657 : 0 : default:
7658 : 0 : *fec_capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
7659 : 0 : break;
7660 : : }
7661 : 0 : return 0;
7662 : : }
7663 : :
7664 [ # # ]: 0 : if (pcaps.caps & ICE_AQC_PHY_EN_AUTO_FEC) {
7665 : 0 : *fec_capa = RTE_ETH_FEC_MODE_CAPA_MASK(AUTO);
7666 : 0 : return 0;
7667 : : }
7668 : :
7669 : 0 : fec_config = pcaps.link_fec_options & ICE_AQC_PHY_FEC_MASK;
7670 : :
7671 [ # # ]: 0 : if (fec_config & (ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
7672 : : ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
7673 : : ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
7674 : : ICE_AQC_PHY_FEC_25G_KR_REQ))
7675 : : temp_fec_capa |= RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
7676 : :
7677 [ # # ]: 0 : if (fec_config & (ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN |
7678 : : ICE_AQC_PHY_FEC_25G_RS_528_REQ |
7679 : : ICE_AQC_PHY_FEC_25G_RS_544_REQ))
7680 : 0 : temp_fec_capa |= RTE_ETH_FEC_MODE_CAPA_MASK(RS);
7681 : :
7682 : 0 : *fec_capa = temp_fec_capa;
7683 : 0 : return 0;
7684 : : }
7685 : :
7686 : : static int
7687 : 0 : ice_fec_set(struct rte_eth_dev *dev, uint32_t fec_capa)
7688 : : {
7689 : 0 : struct ice_hw *hw = ICE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
7690 : 0 : struct ice_port_info *pi = hw->port_info;
7691 : : struct ice_aqc_set_phy_cfg_data cfg = { 0 };
7692 : : bool fec_auto = false, fec_kr = false, fec_rs = false;
7693 : :
7694 [ # # ]: 0 : if (!pi)
7695 : : return -ENOTSUP;
7696 : :
7697 [ # # ]: 0 : if (fec_capa & ~(RTE_ETH_FEC_MODE_CAPA_MASK(AUTO) |
7698 : : RTE_ETH_FEC_MODE_CAPA_MASK(BASER) |
7699 : : RTE_ETH_FEC_MODE_CAPA_MASK(RS)))
7700 : : return -EINVAL;
7701 : : /* Copy the current user PHY configuration. The current user PHY
7702 : : * configuration is initialized during probe from PHY capabilities
7703 : : * software mode, and updated on set PHY configuration.
7704 : : */
7705 [ # # ]: 0 : memcpy(&cfg, &pi->phy.curr_user_phy_cfg, sizeof(cfg));
7706 : :
7707 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(AUTO))
7708 : : fec_auto = true;
7709 : :
7710 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(BASER))
7711 : : fec_kr = true;
7712 : :
7713 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(RS))
7714 : : fec_rs = true;
7715 : :
7716 [ # # ]: 0 : if (fec_auto) {
7717 [ # # ]: 0 : if (fec_kr || fec_rs) {
7718 [ # # ]: 0 : if (fec_rs) {
7719 : 0 : cfg.link_fec_opt = ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN |
7720 : : ICE_AQC_PHY_FEC_25G_RS_528_REQ |
7721 : : ICE_AQC_PHY_FEC_25G_RS_544_REQ;
7722 : : }
7723 [ # # ]: 0 : if (fec_kr) {
7724 : 0 : cfg.link_fec_opt |= ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
7725 : : ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
7726 : : ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
7727 : : ICE_AQC_PHY_FEC_25G_KR_REQ;
7728 : : }
7729 : : } else {
7730 : 0 : cfg.link_fec_opt = ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN |
7731 : : ICE_AQC_PHY_FEC_25G_RS_528_REQ |
7732 : : ICE_AQC_PHY_FEC_25G_RS_544_REQ |
7733 : : ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
7734 : : ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
7735 : : ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
7736 : : ICE_AQC_PHY_FEC_25G_KR_REQ;
7737 : : }
7738 : : } else {
7739 [ # # ]: 0 : if (fec_kr ^ fec_rs) {
7740 [ # # ]: 0 : if (fec_rs) {
7741 : 0 : cfg.link_fec_opt = ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN |
7742 : : ICE_AQC_PHY_FEC_25G_RS_528_REQ |
7743 : : ICE_AQC_PHY_FEC_25G_RS_544_REQ;
7744 : : } else {
7745 : 0 : cfg.link_fec_opt = ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN |
7746 : : ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN |
7747 : : ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ |
7748 : : ICE_AQC_PHY_FEC_25G_KR_REQ;
7749 : : }
7750 : : } else {
7751 : : return -EINVAL;
7752 : : }
7753 : : }
7754 : :
7755 : : /* Recovery of accidentally rewritten bit */
7756 [ # # ]: 0 : if (pi->phy.curr_user_phy_cfg.link_fec_opt &
7757 : : ICE_AQC_PHY_FEC_DIS)
7758 : 0 : cfg.link_fec_opt |= ICE_AQC_PHY_FEC_DIS;
7759 : :
7760 : : /* Proceed only if requesting different FEC mode */
7761 [ # # ]: 0 : if (pi->phy.curr_user_phy_cfg.link_fec_opt == cfg.link_fec_opt)
7762 : : return 0;
7763 : :
7764 : 0 : cfg.caps |= ICE_AQ_PHY_ENA_AUTO_LINK_UPDT;
7765 : :
7766 [ # # ]: 0 : if (ice_aq_set_phy_cfg(pi->hw, pi, &cfg, NULL))
7767 : 0 : return -EAGAIN;
7768 : :
7769 : : return 0;
7770 : : }
7771 : :
7772 : : static int
7773 : 0 : ice_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
7774 : : struct rte_pci_device *pci_dev)
7775 : : {
7776 : 0 : return rte_eth_dev_pci_generic_probe(pci_dev,
7777 : : sizeof(struct ice_adapter),
7778 : : ice_dev_init);
7779 : : }
7780 : :
7781 : : static int
7782 : 0 : ice_pci_remove(struct rte_pci_device *pci_dev)
7783 : : {
7784 : 0 : return rte_eth_dev_pci_generic_remove(pci_dev, ice_dev_uninit);
7785 : : }
7786 : :
7787 : : static struct rte_pci_driver rte_ice_pmd = {
7788 : : .id_table = pci_id_ice_map,
7789 : : .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_INTR_LSC,
7790 : : .probe = ice_pci_probe,
7791 : : .remove = ice_pci_remove,
7792 : : };
7793 : :
7794 : : /**
7795 : : * Driver initialization routine.
7796 : : * Invoked once at EAL init time.
7797 : : * Register itself as the [Poll Mode] Driver of PCI devices.
7798 : : */
7799 : 303 : RTE_PMD_REGISTER_PCI(net_ice, rte_ice_pmd);
7800 : : RTE_PMD_REGISTER_PCI_TABLE(net_ice, pci_id_ice_map);
7801 : : RTE_PMD_REGISTER_KMOD_DEP(net_ice, "* igb_uio | uio_pci_generic | vfio-pci");
7802 : : RTE_PMD_REGISTER_PARAM_STRING(net_ice,
7803 : : ICE_HW_DEBUG_MASK_ARG "=0xXXX"
7804 : : ICE_PROTO_XTR_ARG "=[queue:]<vlan|ipv4|ipv6|ipv6_flow|tcp|ip_offset>"
7805 : : ICE_SAFE_MODE_SUPPORT_ARG "=<0|1>"
7806 : : ICE_DEFAULT_MAC_DISABLE "=<0|1>"
7807 : : ICE_DDP_FILENAME_ARG "=</path/to/file>"
7808 : : ICE_DDP_LOAD_SCHED_ARG "=<0|1>"
7809 : : ICE_TM_LEVELS_ARG "=<N>"
7810 : : ICE_RL_BURST_SIZE_ARG "=<N>"
7811 : : ICE_SOURCE_PRUNE_ARG "=<0|1>"
7812 : : ICE_RX_LOW_LATENCY_ARG "=<0|1>"
7813 : : ICE_LINK_STATE_ON_CLOSE "=<down|up|initial>");
7814 : :
7815 [ - + ]: 303 : RTE_LOG_REGISTER_SUFFIX(ice_logtype_init, init, NOTICE);
7816 [ - + ]: 303 : RTE_LOG_REGISTER_SUFFIX(ice_logtype_driver, driver, NOTICE);
7817 : : #ifdef RTE_ETHDEV_DEBUG_RX
7818 : : RTE_LOG_REGISTER_SUFFIX(ice_logtype_rx, rx, DEBUG);
7819 : : #endif
7820 : : #ifdef RTE_ETHDEV_DEBUG_TX
7821 : : RTE_LOG_REGISTER_SUFFIX(ice_logtype_tx, tx, DEBUG);
7822 : : #endif
7823 : :
7824 : 0 : bool is_ice_supported(struct rte_eth_dev *dev)
7825 : : {
7826 : 0 : return !strcmp(dev->device->driver->name, rte_ice_pmd.driver.name);
7827 : : }
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