Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright 2019 Mellanox Technologies, Ltd
3 : : */
4 : :
5 : : #ifndef RTE_PMD_MLX5_DEVX_CMDS_H_
6 : : #define RTE_PMD_MLX5_DEVX_CMDS_H_
7 : :
8 : : #include <rte_compat.h>
9 : : #include <rte_bitops.h>
10 : :
11 : : #include "mlx5_glue.h"
12 : : #include "mlx5_prm.h"
13 : :
14 : : /* This is limitation of libibverbs: in length variable type is u16. */
15 : : #define MLX5_DEVX_MAX_KLM_ENTRIES ((UINT16_MAX - \
16 : : MLX5_ST_SZ_DW(create_mkey_in) * 4) / (MLX5_ST_SZ_DW(klm) * 4))
17 : :
18 : : struct mlx5_devx_counter_attr {
19 : : uint32_t pd_valid:1;
20 : : uint32_t pd:24;
21 : : uint32_t bulk_log_max_alloc:1;
22 : : union {
23 : : uint8_t flow_counter_bulk_log_size;
24 : : uint8_t bulk_n_128;
25 : : };
26 : : };
27 : :
28 : : struct mlx5_devx_mkey_attr {
29 : : uint64_t addr;
30 : : uint64_t size;
31 : : uint32_t umem_id;
32 : : uint32_t pd;
33 : : uint32_t log_entity_size;
34 : : uint32_t pg_access:1;
35 : : uint32_t relaxed_ordering_write:1;
36 : : uint32_t relaxed_ordering_read:1;
37 : : uint32_t read_after_write_ordering:2;
38 : : uint32_t umr_en:1;
39 : : uint32_t crypto_en:2;
40 : : uint32_t set_remote_rw:1;
41 : : struct mlx5_klm *klm_array;
42 : : int klm_num;
43 : : };
44 : :
45 : : /* HCA qos attributes. */
46 : : struct mlx5_hca_qos_attr {
47 : : uint32_t sup:1; /* Whether QOS is supported. */
48 : : uint32_t flow_meter_old:1; /* Flow meter is supported, old version. */
49 : : uint32_t packet_pacing:1; /* Packet pacing is supported. */
50 : : uint32_t wqe_rate_pp:1; /* Packet pacing WQE rate mode. */
51 : : uint32_t flow_meter:1;
52 : : /*
53 : : * Flow meter is supported, updated version.
54 : : * When flow_meter is 1, it indicates that REG_C sharing is supported.
55 : : * If flow_meter is 1, flow_meter_old is also 1.
56 : : * Using older driver versions, flow_meter_old can be 1
57 : : * while flow_meter is 0.
58 : : */
59 : : uint32_t flow_meter_aso_sup:1;
60 : : /* Whether FLOW_METER_ASO Object is supported. */
61 : : uint8_t log_max_flow_meter;
62 : : /* Power of the maximum supported meters. */
63 : : uint8_t flow_meter_reg_c_ids;
64 : : /* Bitmap of the reg_Cs available for flow meter to use. */
65 : : uint32_t log_meter_aso_granularity:5;
66 : : /* Power of the minimum allocation granularity Object. */
67 : : uint32_t log_meter_aso_max_alloc:5;
68 : : /* Power of the maximum allocation granularity Object. */
69 : : uint32_t log_max_num_meter_aso:5;
70 : : /* Power of the maximum number of supported objects. */
71 : : uint32_t packet_pacing_burst_bound:1;
72 : : /* HW supports burst_upper_bound PP parameter. */
73 : : uint32_t packet_pacing_typical_size:1;
74 : : /* HW supports typical_packet_size PP parameter. */
75 : : uint32_t packet_pacing_max_rate;
76 : : /* Maximum supported pacing rate in kbps. */
77 : : uint32_t packet_pacing_min_rate;
78 : : /* Minimum supported pacing rate in kbps. */
79 : : uint16_t packet_pacing_rate_table_size;
80 : : /* Number of entries in the HW rate table. */
81 : : };
82 : :
83 : : struct mlx5_hca_vdpa_attr {
84 : : uint8_t virtio_queue_type;
85 : : uint32_t valid:1;
86 : : uint32_t desc_tunnel_offload_type:1;
87 : : uint32_t eth_frame_offload_type:1;
88 : : uint32_t virtio_version_1_0:1;
89 : : uint32_t tso_ipv4:1;
90 : : uint32_t tso_ipv6:1;
91 : : uint32_t tx_csum:1;
92 : : uint32_t rx_csum:1;
93 : : uint32_t event_mode:3;
94 : : uint32_t log_doorbell_stride:5;
95 : : uint32_t log_doorbell_bar_size:5;
96 : : uint32_t queue_counters_valid:1;
97 : : uint32_t vnet_modify_ext:1;
98 : : uint32_t virtio_net_q_addr_modify:1;
99 : : uint32_t virtio_q_index_modify:1;
100 : : uint32_t max_num_virtio_queues;
101 : : struct {
102 : : uint32_t a;
103 : : uint32_t b;
104 : : } umems[3];
105 : : uint64_t doorbell_bar_offset;
106 : : };
107 : :
108 : : struct mlx5_hca_flow_attr {
109 : : uint32_t tunnel_header_0_1;
110 : : uint32_t tunnel_header_2_3;
111 : : };
112 : :
113 : : /**
114 : : * Accumulate port PARSE_GRAPH_NODE capabilities from
115 : : * PARSE_GRAPH_NODE Capabilities and HCA Capabilities 2 tables
116 : : */
117 : : __extension__
118 : : struct mlx5_hca_flex_attr {
119 : : uint32_t node_in;
120 : : uint32_t node_out;
121 : : uint16_t header_length_mode;
122 : : uint16_t sample_offset_mode;
123 : : uint8_t max_num_arc_in;
124 : : uint8_t max_num_arc_out;
125 : : uint8_t max_num_sample;
126 : : uint8_t max_num_prog_sample:5; /* From HCA CAP 2 */
127 : : uint8_t parse_graph_anchor:1;
128 : : uint8_t query_match_sample_info:1; /* Support DevX query sample info. */
129 : : uint8_t sample_tunnel_inner2:1;
130 : : uint8_t zero_size_supported:1;
131 : : uint8_t sample_id_in_out:1;
132 : : uint8_t header_length_field_mode_wa:1;
133 : : uint16_t max_base_header_length;
134 : : uint8_t max_sample_base_offset;
135 : : uint16_t max_next_header_offset;
136 : : uint8_t header_length_mask_width;
137 : : };
138 : :
139 : : __extension__
140 : : struct mlx5_hca_crypto_mmo_attr {
141 : : uint32_t crypto_mmo_qp:1;
142 : : uint32_t gcm_256_encrypt:1;
143 : : uint32_t gcm_128_encrypt:1;
144 : : uint32_t gcm_256_decrypt:1;
145 : : uint32_t gcm_128_decrypt:1;
146 : : uint32_t gcm_auth_tag_128:1;
147 : : uint32_t gcm_auth_tag_96:1;
148 : : uint32_t log_crypto_mmo_max_size:6;
149 : : };
150 : :
151 : : /* ISO C restricts enumerator values to range of 'int' */
152 : : __extension__
153 : : enum {
154 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_HEAD = RTE_BIT32(1),
155 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MAC = RTE_BIT32(2),
156 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IP = RTE_BIT32(3),
157 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GRE = RTE_BIT32(4),
158 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_UDP = RTE_BIT32(5),
159 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MPLS = RTE_BIT32(6),
160 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_TCP = RTE_BIT32(7),
161 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_VXLAN_GRE = RTE_BIT32(8),
162 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GENEVE = RTE_BIT32(9),
163 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPSEC_ESP = RTE_BIT32(10),
164 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV4 = RTE_BIT32(11),
165 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV6 = RTE_BIT32(12),
166 : : PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_PROGRAMMABLE = RTE_BIT32(31)
167 : : };
168 : :
169 : : enum {
170 : : PARSE_GRAPH_NODE_CAP_LENGTH_MODE_FIXED = RTE_BIT32(0),
171 : : PARSE_GRAPH_NODE_CAP_LENGTH_MODE_EXPLISIT_FIELD = RTE_BIT32(1),
172 : : PARSE_GRAPH_NODE_CAP_LENGTH_MODE_BITMASK_FIELD = RTE_BIT32(2)
173 : : };
174 : :
175 : : /*
176 : : * DWORD shift is the base for calculating header_length_field_mask
177 : : * value in the MLX5_GRAPH_NODE_LEN_FIELD mode.
178 : : */
179 : : #define MLX5_PARSE_GRAPH_NODE_HDR_LEN_SHIFT_DWORD 0x02
180 : :
181 : : static inline uint32_t
182 : : mlx5_hca_parse_graph_node_base_hdr_len_mask
183 : : (const struct mlx5_hca_flex_attr *attr)
184 : : {
185 [ # # ]: 0 : return (1 << attr->header_length_mask_width) - 1;
186 : : }
187 : :
188 : : /* HCA supports this number of time periods for LRO. */
189 : : #define MLX5_LRO_NUM_SUPP_PERIODS 4
190 : :
191 : : /* HCA attributes. */
192 : : struct mlx5_hca_attr {
193 : : uint32_t eswitch_manager:1;
194 : : uint32_t flow_counters_dump:1;
195 : : uint32_t mem_rq_rmp:1;
196 : : uint32_t log_max_rmp:5;
197 : : uint32_t log_max_rqt_size:5;
198 : : uint32_t parse_graph_flex_node:1;
199 : : uint8_t flow_counter_bulk_alloc_bitmap;
200 : : uint32_t eth_net_offloads:1;
201 : : uint32_t eth_virt:1;
202 : : uint32_t wqe_vlan_insert:1;
203 : : uint32_t csum_cap:1;
204 : : uint32_t vlan_cap:1;
205 : : uint32_t wqe_inline_mode:2;
206 : : uint32_t vport_inline_mode:3;
207 : : uint32_t tunnel_stateless_geneve_rx:1;
208 : : uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
209 : : uint32_t tunnel_stateless_gtp:1;
210 : : uint32_t tunnel_stateless_vxlan_gpe_nsh:1;
211 : : uint32_t max_lso_cap;
212 : : uint32_t scatter_fcs:1;
213 : : uint32_t lro_cap:1;
214 : : uint32_t tunnel_lro_gre:1;
215 : : uint32_t tunnel_lro_vxlan:1;
216 : : uint32_t tunnel_stateless_gre:1;
217 : : uint32_t tunnel_stateless_vxlan:1;
218 : : uint32_t swp:1;
219 : : uint32_t swp_csum:1;
220 : : uint32_t swp_lso:1;
221 : : uint32_t lro_max_msg_sz_mode:2;
222 : : uint32_t rq_delay_drop:1;
223 : : uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
224 : : uint16_t lro_min_mss_size;
225 : : uint32_t flex_parser_protocols;
226 : : uint32_t max_geneve_tlv_options:8;
227 : : uint32_t max_geneve_tlv_option_data_len:5;
228 : : uint32_t geneve_tlv_sample:1;
229 : : uint32_t geneve_tlv_option_offset:1;
230 : : uint32_t geneve_tlv_option_sample_id:4;
231 : : uint32_t hairpin:1;
232 : : uint32_t log_max_hairpin_queues:5;
233 : : uint32_t log_max_hairpin_wq_data_sz:5;
234 : : uint32_t log_max_hairpin_num_packets:5;
235 : : uint32_t hairpin_sq_wqe_bb_size:4;
236 : : uint32_t hairpin_sq_wq_in_host_mem:1;
237 : : uint32_t hairpin_data_buffer_locked:1;
238 : : uint32_t vhca_id:16;
239 : : uint32_t relaxed_ordering_write:1;
240 : : uint32_t relaxed_ordering_read:1;
241 : : uint32_t pci_relaxed_ordered_read:1;
242 : : uint32_t mkc_order_read_after_write:1;
243 : : uint32_t mkc_order_write_after_write_ro_only:1;
244 : : uint32_t access_register_user:1;
245 : : uint32_t wqe_index_ignore:1;
246 : : uint32_t cross_channel:1;
247 : : uint32_t non_wire_sq:1; /* SQ with non-wire ops is supported. */
248 : : uint32_t log_max_static_sq_wq:5; /* Static WQE size SQ. */
249 : : uint32_t num_lag_ports:4; /* Number of ports can be bonded. */
250 : : uint32_t dev_freq_khz; /* Timestamp counter frequency, kHz. */
251 : : uint32_t scatter_fcs_w_decap_disable:1;
252 : : uint32_t flow_hit_aso:1; /* General obj type FLOW_HIT_ASO supported. */
253 : : uint32_t roce:1;
254 : : uint32_t wait_on_time:1;
255 : : uint32_t rq_ts_format:2;
256 : : uint32_t sq_ts_format:2;
257 : : uint32_t steering_format_version:4;
258 : : uint32_t qp_ts_format:2;
259 : : uint32_t regexp_params:1;
260 : : uint32_t regexp_version:3;
261 : : uint32_t reg_c_preserve:1;
262 : : uint32_t ct_offload:1; /* General obj type ASO CT offload supported. */
263 : : uint32_t crypto:1; /* Crypto engine is supported. */
264 : : uint32_t aes_xts:1; /* AES-XTS crypto is supported. */
265 : : uint32_t dek:1; /* General obj type DEK is supported. */
266 : : uint32_t import_kek:1; /* General obj type IMPORT_KEK supported. */
267 : : uint32_t credential:1; /* General obj type CREDENTIAL supported. */
268 : : uint32_t crypto_login:1; /* General obj type CRYPTO_LOGIN supported. */
269 : : uint32_t regexp_num_of_engines;
270 : : uint32_t log_max_ft_sampler_num:8;
271 : : uint32_t inner_ipv4_ihl:1;
272 : : uint32_t outer_ipv4_ihl:1;
273 : : uint32_t geneve_tlv_opt;
274 : : uint32_t cqe_compression:1;
275 : : uint32_t mini_cqe_resp_flow_tag:1;
276 : : uint32_t mini_cqe_resp_l3_l4_tag:1;
277 : : uint32_t enhanced_cqe_compression:1;
278 : : uint32_t pkt_integrity_match:1; /* 1 if HW supports integrity item */
279 : : uint32_t fdb_to_vport_metadata:1; /* 1 if enabled */
280 : : uint32_t vport_to_fdb_metadata:1; /* 1 if enabled */
281 : : struct mlx5_hca_qos_attr qos;
282 : : struct mlx5_hca_vdpa_attr vdpa;
283 : : struct mlx5_hca_flow_attr flow;
284 : : struct mlx5_hca_flex_attr flex;
285 : : struct mlx5_hca_crypto_mmo_attr crypto_mmo;
286 : : uint8_t log_max_wq_sz;
287 : : uint8_t log_max_qp_sz;
288 : : uint8_t log_max_cq_sz;
289 : : uint8_t log_max_qp;
290 : : uint8_t log_max_cq;
291 : : uint32_t log_max_pd;
292 : : uint32_t log_max_mrw_sz;
293 : : uint32_t log_max_srq;
294 : : uint32_t log_max_srq_sz;
295 : : uint32_t rss_ind_tbl_cap;
296 : : uint32_t mmo_dma_sq_en:1;
297 : : uint32_t mmo_compress_sq_en:1;
298 : : uint32_t mmo_decompress_sq_en:1;
299 : : uint32_t mmo_dma_qp_en:1;
300 : : uint32_t mmo_compress_qp_en:1;
301 : : uint32_t decomp_deflate_v1_en:1;
302 : : uint32_t decomp_deflate_v2_en:1;
303 : : uint32_t mmo_regex_qp_en:1;
304 : : uint32_t mmo_regex_sq_en:1;
305 : : uint32_t compress_min_block_size:4;
306 : : uint32_t log_max_mmo_dma:5;
307 : : uint32_t log_max_mmo_compress:5;
308 : : uint32_t log_max_mmo_decompress:5;
309 : : uint32_t decomp_lz4_data_only_en:1;
310 : : uint32_t decomp_lz4_no_checksum_en:1;
311 : : uint32_t decomp_lz4_checksum_en:1;
312 : : uint32_t umr_modify_entity_size_disabled:1;
313 : : uint32_t umr_indirect_mkey_disabled:1;
314 : : uint32_t log_min_stride_wqe_sz:5;
315 : : uint32_t esw_mgr_vport_id_valid:1; /* E-Switch Mgr vport ID is valid. */
316 : : uint32_t crypto_wrapped_import_method:1;
317 : : uint16_t esw_mgr_vport_id; /* E-Switch Mgr vport ID . */
318 : : uint16_t max_wqe_sz_sq;
319 : : uint32_t striding_rq:1;
320 : : uint32_t ext_stride_num_range:1;
321 : : uint32_t cqe_compression_128:1;
322 : : uint32_t multi_pkt_send_wqe:1;
323 : : uint32_t enhanced_multi_pkt_send_wqe:1;
324 : : uint32_t set_reg_c:16;
325 : : uint32_t nic_flow_table:1;
326 : : uint32_t modify_outer_ip_ecn:1;
327 : : uint32_t modify_outer_ipv6_traffic_class:1;
328 : : union {
329 : : uint32_t max_flow_counter;
330 : : struct {
331 : : uint16_t max_flow_counter_15_0;
332 : : uint16_t max_flow_counter_31_16;
333 : : };
334 : : };
335 : : uint32_t flow_counter_bulk_log_max_alloc:5;
336 : : uint32_t flow_counter_bulk_log_granularity:5;
337 : : uint32_t alloc_flow_counter_pd:1;
338 : : uint32_t flow_counter_access_aso:1;
339 : : uint32_t query_match_sample_info:1;
340 : : uint32_t flow_access_aso_opc_mod:8;
341 : : uint32_t cross_vhca:1;
342 : : uint32_t lag_rx_port_affinity:1;
343 : : uint32_t wqe_based_flow_table_sup:1;
344 : : uint32_t fdb_unified_en:1;
345 : : uint32_t jump_fdb_rx_en:1;
346 : : uint32_t fdb_rx_set_flow_tag_stc:1;
347 : : uint32_t return_reg_id:16;
348 : : uint32_t fdb_to_vport_reg_c:1;
349 : : uint8_t fdb_to_vport_reg_c_id;
350 : : uint8_t max_header_modify_pattern_length;
351 : : uint64_t system_image_guid;
352 : : uint32_t log_max_conn_track_offload:5;
353 : : uint8_t rx_sw_owner:1;
354 : : uint8_t rx_sw_owner_v2:1;
355 : : uint8_t tx_sw_owner:1;
356 : : uint8_t tx_sw_owner_v2:1;
357 : : uint8_t esw_sw_owner:1;
358 : : uint8_t esw_sw_owner_v2:1;
359 : : };
360 : :
361 : : /* LAG Context. */
362 : : struct mlx5_devx_lag_context {
363 : : uint32_t fdb_selection_mode:1;
364 : : uint32_t port_select_mode:3;
365 : : uint32_t lag_state:3;
366 : : uint32_t tx_remap_affinity_1:4;
367 : : uint32_t tx_remap_affinity_2:4;
368 : : };
369 : :
370 : : struct mlx5_devx_wq_attr {
371 : : uint32_t wq_type:4;
372 : : uint32_t wq_signature:1;
373 : : uint32_t end_padding_mode:2;
374 : : uint32_t cd_slave:1;
375 : : uint32_t hds_skip_first_sge:1;
376 : : uint32_t log2_hds_buf_size:3;
377 : : uint32_t page_offset:5;
378 : : uint32_t lwm:16;
379 : : uint32_t pd:24;
380 : : uint32_t uar_page:24;
381 : : uint64_t dbr_addr;
382 : : uint32_t hw_counter;
383 : : uint32_t sw_counter;
384 : : uint32_t log_wq_stride:4;
385 : : uint32_t log_wq_pg_sz:5;
386 : : uint32_t log_wq_sz:5;
387 : : uint32_t dbr_umem_valid:1;
388 : : uint32_t wq_umem_valid:1;
389 : : uint32_t log_hairpin_num_packets:5;
390 : : uint32_t log_hairpin_data_sz:5;
391 : : uint32_t single_wqe_log_num_of_strides:4;
392 : : uint32_t two_byte_shift_en:1;
393 : : uint32_t single_stride_log_num_of_bytes:3;
394 : : uint32_t dbr_umem_id;
395 : : uint32_t wq_umem_id;
396 : : uint64_t wq_umem_offset;
397 : : };
398 : :
399 : : /* Create RQ attributes structure, used by create RQ operation. */
400 : : struct mlx5_devx_create_rq_attr {
401 : : uint32_t rlky:1;
402 : : uint32_t delay_drop_en:1;
403 : : uint32_t scatter_fcs:1;
404 : : uint32_t vsd:1;
405 : : uint32_t mem_rq_type:4;
406 : : uint32_t state:4;
407 : : uint32_t flush_in_error_en:1;
408 : : uint32_t hairpin:1;
409 : : uint32_t hairpin_data_buffer_type:3;
410 : : uint32_t ts_format:2;
411 : : uint32_t user_index:24;
412 : : uint32_t cqn:24;
413 : : uint32_t counter_set_id:8;
414 : : uint32_t rmpn:24;
415 : : struct mlx5_devx_wq_attr wq_attr;
416 : : };
417 : :
418 : : /* Modify RQ attributes structure, used by modify RQ operation. */
419 : : struct mlx5_devx_modify_rq_attr {
420 : : uint32_t rqn:24;
421 : : uint32_t rq_state:4; /* Current RQ state. */
422 : : uint32_t state:4; /* Required RQ state. */
423 : : uint32_t scatter_fcs:1;
424 : : uint32_t vsd:1;
425 : : uint32_t counter_set_id:8;
426 : : uint32_t hairpin_peer_sq:24;
427 : : uint32_t hairpin_peer_vhca:16;
428 : : uint64_t modify_bitmask;
429 : : uint32_t lwm:16; /* Contained WQ lwm. */
430 : : };
431 : :
432 : : /* Create RMP attributes structure, used by create RMP operation. */
433 : : struct mlx5_devx_create_rmp_attr {
434 : : uint32_t rsvd0:8;
435 : : uint32_t state:4;
436 : : uint32_t rsvd1:20;
437 : : uint32_t basic_cyclic_rcv_wqe:1;
438 : : uint32_t rsvd4:31;
439 : : uint32_t rsvd8[10];
440 : : struct mlx5_devx_wq_attr wq_attr;
441 : : };
442 : :
443 : : struct mlx5_rx_hash_field_select {
444 : : uint32_t l3_prot_type:1;
445 : : uint32_t l4_prot_type:1;
446 : : uint32_t selected_fields:30;
447 : : };
448 : :
449 : : /* TIR attributes structure, used by TIR operations. */
450 : : struct mlx5_devx_tir_attr {
451 : : uint32_t disp_type:4;
452 : : uint32_t lro_timeout_period_usecs:16;
453 : : uint32_t lro_enable_mask:4;
454 : : uint32_t lro_max_msg_sz:8;
455 : : uint32_t inline_rqn:24;
456 : : uint32_t rx_hash_symmetric:1;
457 : : uint32_t tunneled_offload_en:1;
458 : : uint32_t indirect_table:24;
459 : : uint32_t rx_hash_fn:4;
460 : : uint32_t self_lb_block:2;
461 : : uint32_t transport_domain:24;
462 : : uint8_t rx_hash_toeplitz_key[MLX5_RSS_HASH_KEY_LEN];
463 : : struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
464 : : struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
465 : : };
466 : :
467 : : /* TIR attributes structure, used by TIR modify. */
468 : : struct mlx5_devx_modify_tir_attr {
469 : : uint32_t tirn:24;
470 : : uint64_t modify_bitmask;
471 : : struct mlx5_devx_tir_attr tir;
472 : : };
473 : :
474 : : /* RQT attributes structure, used by RQT operations. */
475 : : struct mlx5_devx_rqt_attr {
476 : : uint8_t rq_type;
477 : : uint32_t rqt_max_size:16;
478 : : uint32_t rqt_actual_size:16;
479 : : uint32_t rq_list[];
480 : : };
481 : :
482 : : /* TIS attributes structure. */
483 : : struct mlx5_devx_tis_attr {
484 : : uint32_t strict_lag_tx_port_affinity:1;
485 : : uint32_t tls_en:1;
486 : : uint32_t lag_tx_port_affinity:4;
487 : : uint32_t prio:4;
488 : : uint32_t transport_domain:24;
489 : : };
490 : :
491 : : /* SQ attributes structure, used by SQ create operation. */
492 : : struct mlx5_devx_create_sq_attr {
493 : : uint32_t rlky:1;
494 : : uint32_t cd_master:1;
495 : : uint32_t fre:1;
496 : : uint32_t flush_in_error_en:1;
497 : : uint32_t allow_multi_pkt_send_wqe:1;
498 : : uint32_t min_wqe_inline_mode:3;
499 : : uint32_t state:4;
500 : : uint32_t reg_umr:1;
501 : : uint32_t allow_swp:1;
502 : : uint32_t hairpin:1;
503 : : uint32_t non_wire:1;
504 : : uint32_t static_sq_wq:1;
505 : : uint32_t ts_format:2;
506 : : uint32_t hairpin_wq_buffer_type:3;
507 : : uint32_t user_index:24;
508 : : uint32_t cqn:24;
509 : : uint32_t packet_pacing_rate_limit_index:16;
510 : : uint32_t tis_lst_sz:16;
511 : : uint32_t tis_num:24;
512 : : uint32_t q_off;
513 : : void *umem;
514 : : void *umem_obj;
515 : : uint32_t q_len;
516 : : uint32_t db_off;
517 : : struct mlx5_devx_wq_attr wq_attr;
518 : : };
519 : :
520 : : /* SQ attributes structure, used by SQ modify operation. */
521 : : struct mlx5_devx_modify_sq_attr {
522 : : uint32_t sq_state:4;
523 : : uint32_t state:4;
524 : : uint32_t hairpin_peer_rq:24;
525 : : uint32_t hairpin_peer_vhca:16;
526 : : uint32_t rl_update:1;
527 : : /* Set to update packet_pacing_rate_limit_index on a live SQ. */
528 : : uint32_t packet_pacing_rate_limit_index:16;
529 : : };
530 : :
531 : :
532 : : /* CQ attributes structure, used by CQ operations. */
533 : : struct mlx5_devx_cq_attr {
534 : : uint32_t q_umem_valid:1;
535 : : uint32_t db_umem_valid:1;
536 : : uint32_t use_first_only:1;
537 : : uint32_t overrun_ignore:1;
538 : : uint32_t cqe_comp_en:1;
539 : : uint32_t mini_cqe_res_format:2;
540 : : uint32_t mini_cqe_res_format_ext:2;
541 : : uint32_t cqe_comp_layout:2;
542 : : uint32_t log_cq_size:5;
543 : : uint32_t log_page_size:5;
544 : : uint32_t uar_page_id;
545 : : uint32_t q_umem_id;
546 : : uint64_t q_umem_offset;
547 : : uint32_t db_umem_id;
548 : : uint64_t db_umem_offset;
549 : : uint32_t eqn;
550 : : uint64_t db_addr;
551 : : void *umem;
552 : : void *umem_obj;
553 : : uint32_t q_off;
554 : : uint32_t q_len;
555 : : uint32_t db_off;
556 : : };
557 : :
558 : : /* Virtq attributes structure, used by VIRTQ operations. */
559 : : struct mlx5_devx_virtq_attr {
560 : : uint16_t hw_available_index;
561 : : uint16_t hw_used_index;
562 : : uint16_t q_size;
563 : : uint32_t pd:24;
564 : : uint32_t virtio_version_1_0:1;
565 : : uint32_t tso_ipv4:1;
566 : : uint32_t tso_ipv6:1;
567 : : uint32_t tx_csum:1;
568 : : uint32_t rx_csum:1;
569 : : uint32_t event_mode:3;
570 : : uint32_t state:4;
571 : : uint32_t hw_latency_mode:2;
572 : : uint32_t hw_max_latency_us:12;
573 : : uint32_t hw_max_pending_comp:16;
574 : : uint32_t dirty_bitmap_dump_enable:1;
575 : : uint32_t dirty_bitmap_mkey;
576 : : uint32_t dirty_bitmap_size;
577 : : uint32_t mkey;
578 : : uint32_t qp_id;
579 : : uint32_t queue_index;
580 : : uint32_t tis_id;
581 : : uint32_t counters_obj_id;
582 : : uint64_t dirty_bitmap_addr;
583 : : uint64_t mod_fields_bitmap;
584 : : uint64_t desc_addr;
585 : : uint64_t used_addr;
586 : : uint64_t available_addr;
587 : : struct {
588 : : uint32_t id;
589 : : uint32_t size;
590 : : uint64_t offset;
591 : : } umems[3];
592 : : uint8_t error_type;
593 : : uint8_t q_type;
594 : : };
595 : :
596 : : struct mlx5_devx_qp_attr {
597 : : uint32_t pd:24;
598 : : uint32_t uar_index:24;
599 : : uint32_t cqn:24;
600 : : uint32_t log_page_size:5;
601 : : uint32_t num_of_receive_wqes:17; /* Must be power of 2. */
602 : : uint32_t log_rq_stride:3;
603 : : uint32_t num_of_send_wqbbs:17; /* Must be power of 2. */
604 : : uint32_t ts_format:2;
605 : : uint32_t dbr_umem_valid:1;
606 : : uint32_t dbr_umem_id;
607 : : uint64_t dbr_address;
608 : : uint32_t wq_umem_id;
609 : : uint64_t wq_umem_offset;
610 : : uint32_t user_index:24;
611 : : uint32_t mmo:1;
612 : : uint32_t cd_master:1;
613 : : uint32_t cd_slave_send:1;
614 : : uint32_t cd_slave_recv:1;
615 : : };
616 : :
617 : : struct mlx5_devx_virtio_q_couners_attr {
618 : : uint64_t received_desc;
619 : : uint64_t completed_desc;
620 : : uint32_t error_cqes;
621 : : uint32_t bad_desc_errors;
622 : : uint32_t exceed_max_chain;
623 : : uint32_t invalid_buffer;
624 : : };
625 : :
626 : : /*
627 : : * Match sample info attributes structure, used by:
628 : : * - GENEVE TLV option query.
629 : : * - Graph flow match sample query.
630 : : */
631 : : struct mlx5_devx_match_sample_info_query_attr {
632 : : uint32_t modify_field_id:12;
633 : : uint32_t sample_dw_data:8;
634 : : uint32_t sample_dw_ok_bit:8;
635 : : uint32_t sample_dw_ok_bit_offset:5;
636 : : };
637 : :
638 : : /*
639 : : * graph flow match sample attributes structure,
640 : : * used by flex parser operations.
641 : : */
642 : : struct mlx5_devx_match_sample_attr {
643 : : uint32_t flow_match_sample_en:1;
644 : : uint32_t flow_match_sample_field_offset:16;
645 : : uint32_t flow_match_sample_offset_mode:4;
646 : : uint32_t flow_match_sample_field_offset_mask;
647 : : uint32_t flow_match_sample_field_offset_shift:4;
648 : : uint32_t flow_match_sample_field_base_offset:8;
649 : : uint32_t flow_match_sample_tunnel_mode:3;
650 : : uint32_t flow_match_sample_field_id;
651 : : };
652 : :
653 : : /* graph node arc attributes structure, used by flex parser operations. */
654 : : struct mlx5_devx_graph_arc_attr {
655 : : uint32_t compare_condition_value:16;
656 : : uint32_t start_inner_tunnel:1;
657 : : uint32_t arc_parse_graph_node:8;
658 : : uint32_t parse_graph_node_handle;
659 : : };
660 : :
661 : : /* Maximal number of samples per graph node. */
662 : : #define MLX5_GRAPH_NODE_SAMPLE_NUM 8
663 : :
664 : : /* Maximal number of input/output arcs per graph node. */
665 : : #define MLX5_GRAPH_NODE_ARC_NUM 8
666 : :
667 : : /* parse graph node attributes structure, used by flex parser operations. */
668 : : struct mlx5_devx_graph_node_attr {
669 : : uint32_t modify_field_select;
670 : : uint32_t header_length_mode:4;
671 : : uint32_t header_length_base_value:16;
672 : : uint32_t header_length_field_shift:4;
673 : : uint32_t header_length_field_offset:16;
674 : : uint32_t header_length_field_offset_mode:1;
675 : : uint32_t header_length_field_mask;
676 : : struct mlx5_devx_match_sample_attr sample[MLX5_GRAPH_NODE_SAMPLE_NUM];
677 : : uint32_t next_header_field_offset:16;
678 : : uint32_t next_header_field_size:5;
679 : : struct mlx5_devx_graph_arc_attr in[MLX5_GRAPH_NODE_ARC_NUM];
680 : : struct mlx5_devx_graph_arc_attr out[MLX5_GRAPH_NODE_ARC_NUM];
681 : : };
682 : :
683 : : /* Encryption key size is up to 1024 bit, 128 bytes. */
684 : : #define MLX5_CRYPTO_KEY_MAX_SIZE 128
685 : :
686 : : struct mlx5_devx_dek_attr {
687 : : uint32_t key_size:4;
688 : : uint32_t has_keytag:1;
689 : : uint32_t key_purpose:4;
690 : : uint32_t pd:24;
691 : : uint64_t opaque;
692 : : uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
693 : : };
694 : :
695 : : struct mlx5_devx_import_kek_attr {
696 : : uint64_t modify_field_select;
697 : : uint32_t state:8;
698 : : uint32_t key_size:4;
699 : : uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
700 : : };
701 : :
702 : : #define MLX5_CRYPTO_CREDENTIAL_SIZE 48
703 : :
704 : : struct mlx5_devx_credential_attr {
705 : : uint64_t modify_field_select;
706 : : uint32_t state:8;
707 : : uint32_t credential_role:8;
708 : : uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
709 : : };
710 : :
711 : : struct mlx5_devx_crypto_login_attr {
712 : : uint64_t modify_field_select;
713 : : uint32_t credential_pointer:24;
714 : : uint32_t session_import_kek_ptr:24;
715 : : uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
716 : : };
717 : :
718 : : /*
719 : : * GENEVE TLV option attributes structure, used by GENEVE TLV option create.
720 : : */
721 : : struct mlx5_devx_geneve_tlv_option_attr {
722 : : uint32_t option_class:16;
723 : : uint32_t option_type:8;
724 : : uint32_t option_data_len:5;
725 : : uint32_t option_class_ignore:1;
726 : : uint32_t offset_valid:1;
727 : : uint32_t sample_offset:8;
728 : : };
729 : :
730 : : /* mlx5_devx_cmds.c */
731 : :
732 : : __rte_internal
733 : : struct mlx5_devx_obj *
734 : : mlx5_devx_cmd_flow_counter_alloc_general(void *ctx,
735 : : struct mlx5_devx_counter_attr *attr);
736 : :
737 : : __rte_internal
738 : : struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(void *ctx,
739 : : uint32_t bulk_sz);
740 : : __rte_internal
741 : : int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
742 : : __rte_internal
743 : : int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
744 : : int clear, uint32_t n_counters,
745 : : uint64_t *pkts, uint64_t *bytes,
746 : : uint32_t mkey, void *addr,
747 : : void *cmd_comp,
748 : : uint64_t async_id);
749 : : __rte_internal
750 : : int mlx5_devx_cmd_query_hca_attr(void *ctx,
751 : : struct mlx5_hca_attr *attr);
752 : : __rte_internal
753 : : struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(void *ctx,
754 : : struct mlx5_devx_mkey_attr *attr);
755 : :
756 : : __rte_internal
757 : : void
758 : : mlx5_devx_mkey_attr_set_ordering(struct mlx5_devx_mkey_attr *mkey_attr,
759 : : const struct mlx5_hca_attr *hca_attr);
760 : : __rte_internal
761 : : int mlx5_devx_get_out_command_status(void *out);
762 : : __rte_internal
763 : : int mlx5_devx_cmd_qp_query_tis_td(void *qp, uint32_t tis_num,
764 : : uint32_t *tis_td);
765 : : __rte_internal
766 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(void *ctx,
767 : : struct mlx5_devx_create_rq_attr *rq_attr,
768 : : int socket);
769 : : __rte_internal
770 : : int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
771 : : struct mlx5_devx_modify_rq_attr *rq_attr);
772 : : __rte_internal
773 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_rmp(void *ctx,
774 : : struct mlx5_devx_create_rmp_attr *rq_attr, int socket);
775 : : __rte_internal
776 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(void *ctx,
777 : : struct mlx5_devx_tir_attr *tir_attr);
778 : : __rte_internal
779 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(void *ctx,
780 : : struct mlx5_devx_rqt_attr *rqt_attr);
781 : : __rte_internal
782 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_sq(void *ctx,
783 : : struct mlx5_devx_create_sq_attr *sq_attr);
784 : : __rte_internal
785 : : int mlx5_devx_cmd_modify_sq(struct mlx5_devx_obj *sq,
786 : : struct mlx5_devx_modify_sq_attr *sq_attr);
787 : : __rte_internal
788 : : int mlx5_devx_cmd_query_sq(struct mlx5_devx_obj *sq, void *out, size_t outlen);
789 : :
790 : : __rte_internal
791 : : int mlx5_devx_cmd_query_cq(struct mlx5_devx_obj *cq, void *out, size_t outlen);
792 : :
793 : : __rte_internal
794 : : int mlx5_devx_cmd_query_rq(struct mlx5_devx_obj *rq, void *out, size_t outlen);
795 : :
796 : : __rte_internal
797 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_tis(void *ctx,
798 : : struct mlx5_devx_tis_attr *tis_attr);
799 : : __rte_internal
800 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_td(void *ctx);
801 : : __rte_internal
802 : : int mlx5_devx_cmd_flow_dump(void *fdb_domain, void *rx_domain, void *tx_domain,
803 : : FILE *file);
804 : : __rte_internal
805 : : int mlx5_devx_cmd_flow_single_dump(void *rule, FILE *file);
806 : : __rte_internal
807 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_cq(void *ctx,
808 : : struct mlx5_devx_cq_attr *attr);
809 : : __rte_internal
810 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_virtq(void *ctx,
811 : : struct mlx5_devx_virtq_attr *attr);
812 : : __rte_internal
813 : : int mlx5_devx_cmd_modify_virtq(struct mlx5_devx_obj *virtq_obj,
814 : : struct mlx5_devx_virtq_attr *attr);
815 : : __rte_internal
816 : : int mlx5_devx_cmd_query_virtq(struct mlx5_devx_obj *virtq_obj,
817 : : struct mlx5_devx_virtq_attr *attr);
818 : : __rte_internal
819 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_qp(void *ctx,
820 : : struct mlx5_devx_qp_attr *attr);
821 : : __rte_internal
822 : : int mlx5_devx_cmd_modify_qp_state(struct mlx5_devx_obj *qp,
823 : : uint32_t qp_st_mod_op, uint32_t remote_qp_id);
824 : : __rte_internal
825 : : int mlx5_devx_cmd_modify_rqt(struct mlx5_devx_obj *rqt,
826 : : struct mlx5_devx_rqt_attr *rqt_attr);
827 : : __rte_internal
828 : : int mlx5_devx_cmd_modify_tir(struct mlx5_devx_obj *tir,
829 : : struct mlx5_devx_modify_tir_attr *tir_attr);
830 : : __rte_internal
831 : : int mlx5_devx_cmd_match_sample_info_query(void *ctx, uint32_t sample_field_id,
832 : : struct mlx5_devx_match_sample_info_query_attr *attr);
833 : : __rte_internal
834 : : int mlx5_devx_cmd_query_parse_samples(struct mlx5_devx_obj *flex_obj,
835 : : uint32_t *ids,
836 : : uint32_t num, uint8_t *anchor);
837 : :
838 : : __rte_internal
839 : : struct mlx5_devx_obj *
840 : : mlx5_devx_cmd_create_flex_parser(void *ctx,
841 : : struct mlx5_devx_graph_node_attr *data);
842 : :
843 : : __rte_internal
844 : : int mlx5_devx_cmd_register_read(void *ctx, uint16_t reg_id,
845 : : uint32_t arg, uint32_t *data, uint32_t dw_cnt);
846 : :
847 : : __rte_internal
848 : : int mlx5_devx_cmd_register_write(void *ctx, uint16_t reg_id,
849 : : uint32_t arg, uint32_t *data, uint32_t dw_cnt);
850 : :
851 : : __rte_internal
852 : : struct mlx5_devx_obj *
853 : : mlx5_devx_cmd_create_geneve_tlv_option(void *ctx,
854 : : struct mlx5_devx_geneve_tlv_option_attr *attr);
855 : :
856 : : __rte_internal
857 : : int
858 : : mlx5_devx_cmd_query_geneve_tlv_option(void *ctx,
859 : : struct mlx5_devx_obj *geneve_tlv_opt_obj,
860 : : struct mlx5_devx_match_sample_info_query_attr *attr);
861 : :
862 : : /**
863 : : * Create virtio queue counters object DevX API.
864 : : *
865 : : * @param[in] ctx
866 : : * Device context.
867 : :
868 : : * @return
869 : : * The DevX object created, NULL otherwise and rte_errno is set.
870 : : */
871 : : __rte_internal
872 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_virtio_q_counters(void *ctx);
873 : :
874 : : /**
875 : : * Query virtio queue counters object using DevX API.
876 : : *
877 : : * @param[in] couners_obj
878 : : * Pointer to virtq object structure.
879 : : * @param [in/out] attr
880 : : * Pointer to virtio queue counters attributes structure.
881 : : *
882 : : * @return
883 : : * 0 on success, a negative errno value otherwise and rte_errno is set.
884 : : */
885 : : __rte_internal
886 : : int mlx5_devx_cmd_query_virtio_q_counters(struct mlx5_devx_obj *couners_obj,
887 : : struct mlx5_devx_virtio_q_couners_attr *attr);
888 : : __rte_internal
889 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_hit_aso_obj(void *ctx,
890 : : uint32_t pd);
891 : : __rte_internal
892 : : struct mlx5_devx_obj *mlx5_devx_cmd_alloc_pd(void *ctx);
893 : :
894 : : __rte_internal
895 : : int mlx5_devx_cmd_wq_query(void *wq, uint32_t *counter_set_id);
896 : :
897 : : __rte_internal
898 : : struct mlx5_devx_obj *mlx5_devx_cmd_queue_counter_alloc(void *ctx, int *syndrome);
899 : : __rte_internal
900 : : int mlx5_devx_cmd_queue_counter_query(struct mlx5_devx_obj *dcs, int clear,
901 : : uint32_t *out_of_buffers);
902 : : __rte_internal
903 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_conn_track_offload_obj(void *ctx,
904 : : uint32_t pd, uint32_t log_obj_size);
905 : :
906 : : /**
907 : : * Create general object of type FLOW_METER_ASO using DevX API..
908 : : *
909 : : * @param[in] ctx
910 : : * Device context.
911 : : * @param [in] pd
912 : : * PD value to associate the FLOW_METER_ASO object with.
913 : : * @param [in] log_obj_size
914 : : * log_obj_size define to allocate number of 2 * meters
915 : : * in one FLOW_METER_ASO object.
916 : : *
917 : : * @return
918 : : * The DevX object created, NULL otherwise and rte_errno is set.
919 : : */
920 : : __rte_internal
921 : : struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_meter_aso_obj(void *ctx,
922 : : uint32_t pd, uint32_t log_obj_size);
923 : : __rte_internal
924 : : struct mlx5_devx_obj *
925 : : mlx5_devx_cmd_create_dek_obj(void *ctx, struct mlx5_devx_dek_attr *attr);
926 : :
927 : : __rte_internal
928 : : struct mlx5_devx_obj *
929 : : mlx5_devx_cmd_create_import_kek_obj(void *ctx,
930 : : struct mlx5_devx_import_kek_attr *attr);
931 : :
932 : : __rte_internal
933 : : struct mlx5_devx_obj *
934 : : mlx5_devx_cmd_create_credential_obj(void *ctx,
935 : : struct mlx5_devx_credential_attr *attr);
936 : :
937 : : __rte_internal
938 : : struct mlx5_devx_obj *
939 : : mlx5_devx_cmd_create_crypto_login_obj(void *ctx,
940 : : struct mlx5_devx_crypto_login_attr *attr);
941 : :
942 : : __rte_internal
943 : : int
944 : : mlx5_devx_cmd_query_lag(void *ctx,
945 : : struct mlx5_devx_lag_context *lag_ctx);
946 : :
947 : : #endif /* RTE_PMD_MLX5_DEVX_CMDS_H_ */
|
