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1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2024 Realtek Corporation. All rights reserved
3 : : */
4 : :
5 : : #include <stdio.h>
6 : : #include <errno.h>
7 : : #include <stdint.h>
8 : :
9 : : #include <rte_ether.h>
10 : : #include <ethdev_driver.h>
11 : :
12 : : #include "r8169_hw.h"
13 : : #include "r8169_logs.h"
14 : : #include "r8169_dash.h"
15 : : #include "r8169_fiber.h"
16 : :
17 : : static u32
18 : 0 : rtl_eri_read_with_oob_base_address(struct rtl_hw *hw, int addr, int len,
19 : : int type, const u32 base_address)
20 : : {
21 : : int i, val_shift, shift = 0;
22 : : u32 value1 = 0;
23 : : u32 value2 = 0;
24 : : u32 eri_cmd, tmp, mask;
25 : 0 : const u32 transformed_base_address = ((base_address & 0x00FFF000) << 6) |
26 : 0 : (base_address & 0x000FFF);
27 : :
28 [ # # ]: 0 : if (len > 4 || len <= 0)
29 : : return -1;
30 : :
31 [ # # ]: 0 : while (len > 0) {
32 : 0 : val_shift = addr % ERIAR_Addr_Align;
33 : 0 : addr = addr & ~0x3;
34 : :
35 : 0 : eri_cmd = ERIAR_Read | transformed_base_address |
36 : 0 : type << ERIAR_Type_shift |
37 : 0 : ERIAR_ByteEn << ERIAR_ByteEn_shift |
38 : 0 : (addr & 0x0FFF);
39 [ # # ]: 0 : if (addr & 0xF000) {
40 : : tmp = addr & 0xF000;
41 : : tmp >>= 12;
42 : 0 : eri_cmd |= (tmp << 20) & 0x00F00000;
43 : : }
44 : :
45 : 0 : RTL_W32(hw, ERIAR, eri_cmd);
46 : :
47 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
48 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
49 : :
50 : : /* Check if the NIC has completed ERI read */
51 [ # # ]: 0 : if (RTL_R32(hw, ERIAR) & ERIAR_Flag)
52 : : break;
53 : : }
54 : :
55 [ # # ]: 0 : if (len == 1)
56 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
57 [ # # ]: 0 : else if (len == 2)
58 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
59 [ # # ]: 0 : else if (len == 3)
60 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
61 : : else
62 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
63 : :
64 : 0 : value1 = RTL_R32(hw, ERIDR) & mask;
65 : 0 : value2 |= (value1 >> val_shift * 8) << shift * 8;
66 : :
67 [ # # ]: 0 : if (len <= 4 - val_shift) {
68 : : len = 0;
69 : : } else {
70 : 0 : len -= (4 - val_shift);
71 : : shift = 4 - val_shift;
72 : 0 : addr += 4;
73 : : }
74 : : }
75 : :
76 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
77 : :
78 : 0 : return value2;
79 : : }
80 : :
81 : : u32
82 : 0 : rtl_eri_read(struct rtl_hw *hw, int addr, int len, int type)
83 : : {
84 : 0 : return rtl_eri_read_with_oob_base_address(hw, addr, len, type, 0);
85 : : }
86 : :
87 : : static int
88 : 0 : rtl_eri_write_with_oob_base_address(struct rtl_hw *hw, int addr,
89 : : int len, u32 value, int type,
90 : : const u32 base_address)
91 : : {
92 : : int i, val_shift, shift = 0;
93 : : u32 value1 = 0;
94 : : u32 eri_cmd, mask, tmp;
95 : 0 : const u32 transformed_base_address = ((base_address & 0x00FFF000) << 6) |
96 : 0 : (base_address & 0x000FFF);
97 : :
98 [ # # ]: 0 : if (len > 4 || len <= 0)
99 : : return -1;
100 : :
101 [ # # ]: 0 : while (len > 0) {
102 : 0 : val_shift = addr % ERIAR_Addr_Align;
103 : 0 : addr = addr & ~0x3;
104 : :
105 [ # # ]: 0 : if (len == 1)
106 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
107 [ # # ]: 0 : else if (len == 2)
108 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
109 [ # # ]: 0 : else if (len == 3)
110 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
111 : : else
112 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
113 : :
114 : 0 : value1 = rtl_eri_read_with_oob_base_address(hw, addr, 4, type,
115 : 0 : base_address) & ~mask;
116 : 0 : value1 |= ((value << val_shift * 8) >> shift * 8);
117 : :
118 : 0 : RTL_W32(hw, ERIDR, value1);
119 : :
120 : 0 : eri_cmd = ERIAR_Write | transformed_base_address |
121 : 0 : type << ERIAR_Type_shift |
122 : 0 : ERIAR_ByteEn << ERIAR_ByteEn_shift |
123 : 0 : (addr & 0x0FFF);
124 [ # # ]: 0 : if (addr & 0xF000) {
125 : : tmp = addr & 0xF000;
126 : : tmp >>= 12;
127 : 0 : eri_cmd |= (tmp << 20) & 0x00F00000;
128 : : }
129 : :
130 : 0 : RTL_W32(hw, ERIAR, eri_cmd);
131 : :
132 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
133 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
134 : :
135 : : /* Check if the NIC has completed ERI write */
136 [ # # ]: 0 : if (!(RTL_R32(hw, ERIAR) & ERIAR_Flag))
137 : : break;
138 : : }
139 : :
140 [ # # ]: 0 : if (len <= 4 - val_shift) {
141 : : len = 0;
142 : : } else {
143 : 0 : len -= (4 - val_shift);
144 : : shift = 4 - val_shift;
145 : 0 : addr += 4;
146 : : }
147 : : }
148 : :
149 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
150 : :
151 : 0 : return 0;
152 : : }
153 : :
154 : : int
155 : 0 : rtl_eri_write(struct rtl_hw *hw, int addr, int len, u32 value, int type)
156 : : {
157 : 0 : return rtl_eri_write_with_oob_base_address(hw, addr, len, value, type,
158 : : NO_BASE_ADDRESS);
159 : : }
160 : :
161 : : static u32
162 : : rtl_ocp_read_with_oob_base_address(struct rtl_hw *hw, u16 addr, u8 len,
163 : : const u32 base_address)
164 : : {
165 : 0 : return rtl_eri_read_with_oob_base_address(hw, addr, len, ERIAR_OOB,
166 : : base_address);
167 : : }
168 : :
169 : : static u32
170 : 0 : rtl8168_real_ocp_read(struct rtl_hw *hw, u16 addr, u8 len)
171 : : {
172 : : int i, val_shift, shift = 0;
173 : : u32 value1, value2, mask;
174 : :
175 : : value1 = 0;
176 : : value2 = 0;
177 : :
178 [ # # ]: 0 : if (len > 4 || len <= 0)
179 : : return -1;
180 : :
181 [ # # ]: 0 : while (len > 0) {
182 : 0 : val_shift = addr % 4;
183 : 0 : addr = addr & ~0x3;
184 : :
185 : 0 : RTL_W32(hw, OCPAR, (0x0F << 12) | (addr & 0xFFF));
186 : :
187 [ # # ]: 0 : for (i = 0; i < 20; i++) {
188 : 0 : rte_delay_us(100);
189 [ # # ]: 0 : if (RTL_R32(hw, OCPAR) & OCPAR_Flag)
190 : : break;
191 : : }
192 : :
193 [ # # ]: 0 : if (len == 1)
194 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
195 [ # # ]: 0 : else if (len == 2)
196 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
197 [ # # ]: 0 : else if (len == 3)
198 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
199 : : else
200 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
201 : :
202 : 0 : value1 = RTL_R32(hw, OCPDR) & mask;
203 : 0 : value2 |= (value1 >> val_shift * 8) << shift * 8;
204 : :
205 [ # # ]: 0 : if (len <= 4 - val_shift) {
206 : : len = 0;
207 : : } else {
208 : 0 : len -= (4 - val_shift);
209 : : shift = 4 - val_shift;
210 : 0 : addr += 4;
211 : : }
212 : : }
213 : :
214 : 0 : rte_delay_us(20);
215 : :
216 : 0 : return value2;
217 : : }
218 : :
219 : : static int
220 : 0 : rtl8168_real_ocp_write(struct rtl_hw *hw, u16 addr, u8 len, u32 value)
221 : : {
222 : : int i, val_shift, shift = 0;
223 : : u32 mask, value1 = 0;
224 : :
225 [ # # ]: 0 : if (len > 4 || len <= 0)
226 : : return -1;
227 : :
228 [ # # ]: 0 : while (len > 0) {
229 : 0 : val_shift = addr % 4;
230 : 0 : addr = addr & ~0x3;
231 : :
232 [ # # ]: 0 : if (len == 1)
233 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
234 [ # # ]: 0 : else if (len == 2)
235 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
236 [ # # ]: 0 : else if (len == 3)
237 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
238 : : else
239 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
240 : :
241 : 0 : value1 = rtl_ocp_read(hw, addr, 4) & ~mask;
242 : 0 : value1 |= ((value << val_shift * 8) >> shift * 8);
243 : :
244 : 0 : RTL_W32(hw, OCPDR, value1);
245 : 0 : RTL_W32(hw, OCPAR, OCPAR_Flag | (0x0F << 12) | (addr & 0xFFF));
246 : :
247 [ # # ]: 0 : for (i = 0; i < 10; i++) {
248 : 0 : rte_delay_us(100);
249 : :
250 : : /* Check if the RTL8168 has completed ERI write */
251 [ # # ]: 0 : if (!(RTL_R32(hw, OCPAR) & OCPAR_Flag))
252 : : break;
253 : : }
254 : :
255 [ # # ]: 0 : if (len <= 4 - val_shift) {
256 : : len = 0;
257 : : } else {
258 : 0 : len -= (4 - val_shift);
259 : : shift = 4 - val_shift;
260 : 0 : addr += 4;
261 : : }
262 : : }
263 : :
264 : 0 : rte_delay_us(20);
265 : :
266 : 0 : return 0;
267 : : }
268 : :
269 : : u32
270 : 0 : rtl_ocp_read(struct rtl_hw *hw, u16 addr, u8 len)
271 : : {
272 : : u32 value = 0;
273 : :
274 [ # # # # ]: 0 : if (rtl_is_8125(hw) && !hw->AllowAccessDashOcp)
275 : : return 0xffffffff;
276 : :
277 [ # # ]: 0 : if (hw->HwSuppOcpChannelVer == 2)
278 : 0 : value = rtl_ocp_read_with_oob_base_address(hw, addr, len,
279 : : NO_BASE_ADDRESS);
280 [ # # ]: 0 : else if (hw->HwSuppOcpChannelVer == 3)
281 : 0 : value = rtl_ocp_read_with_oob_base_address(hw, addr, len,
282 : : RTL8168FP_OOBMAC_BASE);
283 : : else
284 : 0 : value = rtl8168_real_ocp_read(hw, addr, len);
285 : :
286 : : return value;
287 : : }
288 : :
289 : : static u32
290 : : rtl_ocp_write_with_oob_base_address(struct rtl_hw *hw, u16 addr, u8 len,
291 : : u32 value, const u32 base_address)
292 : : {
293 : 0 : return rtl_eri_write_with_oob_base_address(hw, addr, len, value,
294 : : ERIAR_OOB, base_address);
295 : : }
296 : :
297 : : void
298 : 0 : rtl_ocp_write(struct rtl_hw *hw, u16 addr, u8 len, u32 value)
299 : : {
300 [ # # # # ]: 0 : if (rtl_is_8125(hw) && !hw->AllowAccessDashOcp)
301 : : return;
302 : :
303 [ # # ]: 0 : if (hw->HwSuppOcpChannelVer == 2)
304 : 0 : rtl_ocp_write_with_oob_base_address(hw, addr, len, value,
305 : : NO_BASE_ADDRESS);
306 [ # # ]: 0 : else if (hw->HwSuppOcpChannelVer == 3)
307 : 0 : rtl_ocp_write_with_oob_base_address(hw, addr, len, value,
308 : : RTL8168FP_OOBMAC_BASE);
309 : : else
310 : 0 : rtl8168_real_ocp_write(hw, addr, len, value);
311 : : }
312 : :
313 : : void
314 : 0 : rtl_oob_mutex_lock(struct rtl_hw *hw)
315 : : {
316 : : u8 reg_16, reg_a0;
317 : : u16 ocp_reg_mutex_ib;
318 : : u16 ocp_reg_mutex_oob;
319 : : u16 ocp_reg_mutex_prio;
320 : : u32 wait_cnt_0, wait_cnt_1;
321 : :
322 [ # # ]: 0 : if (!hw->DASH)
323 : : return;
324 : :
325 [ # # ]: 0 : switch (hw->mcfg) {
326 : 0 : case CFG_METHOD_23:
327 : : case CFG_METHOD_27:
328 : : case CFG_METHOD_28:
329 : : case CFG_METHOD_31:
330 : : case CFG_METHOD_32:
331 : : case CFG_METHOD_33:
332 : : case CFG_METHOD_34:
333 : : case CFG_METHOD_48:
334 : : case CFG_METHOD_49:
335 : : case CFG_METHOD_52:
336 : : case CFG_METHOD_54:
337 : : case CFG_METHOD_55:
338 : : case CFG_METHOD_58:
339 : : case CFG_METHOD_91:
340 : : ocp_reg_mutex_oob = 0x110;
341 : : ocp_reg_mutex_ib = 0x114;
342 : : ocp_reg_mutex_prio = 0x11C;
343 : : break;
344 : : default:
345 : : return;
346 : : }
347 : :
348 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, BIT_0);
349 : 0 : reg_16 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_oob, 1);
350 : : wait_cnt_0 = 0;
351 [ # # ]: 0 : while (reg_16) {
352 : 0 : reg_a0 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_prio, 1);
353 [ # # ]: 0 : if (reg_a0) {
354 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, 0x00);
355 : 0 : reg_a0 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_prio, 1);
356 : : wait_cnt_1 = 0;
357 [ # # ]: 0 : while (reg_a0) {
358 : 0 : reg_a0 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_prio, 1);
359 : :
360 : 0 : wait_cnt_1++;
361 : :
362 [ # # ]: 0 : if (wait_cnt_1 > 2000)
363 : : break;
364 : : };
365 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, BIT_0);
366 : : }
367 : 0 : reg_16 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_oob, 1);
368 : :
369 : 0 : wait_cnt_0++;
370 : :
371 [ # # ]: 0 : if (wait_cnt_0 > 2000)
372 : : break;
373 : : };
374 : : }
375 : :
376 : : void
377 : 0 : rtl_oob_mutex_unlock(struct rtl_hw *hw)
378 : : {
379 : : u16 ocp_reg_mutex_ib;
380 : : u16 ocp_reg_mutex_prio;
381 : :
382 [ # # ]: 0 : if (!hw->DASH)
383 : : return;
384 : :
385 [ # # ]: 0 : switch (hw->mcfg) {
386 : 0 : case CFG_METHOD_23:
387 : : case CFG_METHOD_27:
388 : : case CFG_METHOD_28:
389 : : case CFG_METHOD_31:
390 : : case CFG_METHOD_32:
391 : : case CFG_METHOD_33:
392 : : case CFG_METHOD_34:
393 : : case CFG_METHOD_48:
394 : : case CFG_METHOD_49:
395 : : case CFG_METHOD_52:
396 : : case CFG_METHOD_54:
397 : : case CFG_METHOD_55:
398 : : case CFG_METHOD_58:
399 : : case CFG_METHOD_91:
400 : : ocp_reg_mutex_ib = 0x114;
401 : : ocp_reg_mutex_prio = 0x11C;
402 : : break;
403 : : default:
404 : : return;
405 : : }
406 : :
407 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_prio, 1, BIT_0);
408 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, 0x00);
409 : : }
410 : :
411 : : void
412 : 0 : rtl_mac_ocp_write(struct rtl_hw *hw, u16 addr, u16 value)
413 : : {
414 : : u32 data32;
415 : :
416 : 0 : data32 = addr / 2;
417 : 0 : data32 <<= OCPR_Addr_Reg_shift;
418 : 0 : data32 += value;
419 : 0 : data32 |= OCPR_Write;
420 : :
421 : 0 : RTL_W32(hw, MACOCP, data32);
422 : 0 : }
423 : :
424 : : u16
425 : 0 : rtl_mac_ocp_read(struct rtl_hw *hw, u16 addr)
426 : : {
427 : : u32 data32;
428 : : u16 data16 = 0;
429 : :
430 : 0 : data32 = addr / 2;
431 : 0 : data32 <<= OCPR_Addr_Reg_shift;
432 : :
433 : 0 : RTL_W32(hw, MACOCP, data32);
434 : 0 : data16 = (u16)RTL_R32(hw, MACOCP);
435 : :
436 : 0 : return data16;
437 : : }
438 : :
439 : : static void
440 : 0 : rtl_clear_set_mac_ocp_bit(struct rtl_hw *hw, u16 addr, u16 clearmask,
441 : : u16 setmask)
442 : : {
443 : : u16 val;
444 : :
445 : 0 : val = rtl_mac_ocp_read(hw, addr);
446 : 0 : val &= ~clearmask;
447 : 0 : val |= setmask;
448 : 0 : rtl_mac_ocp_write(hw, addr, val);
449 : 0 : }
450 : :
451 : : void
452 : 0 : rtl_clear_mac_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
453 : : {
454 : 0 : rtl_clear_set_mac_ocp_bit(hw, addr, mask, 0);
455 : 0 : }
456 : :
457 : : void
458 : 0 : rtl_set_mac_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
459 : : {
460 : 0 : rtl_clear_set_mac_ocp_bit(hw, addr, 0, mask);
461 : 0 : }
462 : :
463 : : u32
464 : 0 : rtl_csi_other_fun_read(struct rtl_hw *hw, u8 multi_fun_sel_bit, u32 addr)
465 : : {
466 : : u32 cmd;
467 : : int i;
468 : : u32 value = 0xffffffff;
469 : :
470 : 0 : cmd = CSIAR_Read | CSIAR_ByteEn << CSIAR_ByteEn_shift |
471 : : (addr & CSIAR_Addr_Mask);
472 : :
473 [ # # ]: 0 : if (multi_fun_sel_bit > 7)
474 : 0 : goto exit;
475 : :
476 : 0 : cmd |= multi_fun_sel_bit << 16;
477 : :
478 : 0 : RTL_W32(hw, CSIAR, cmd);
479 : :
480 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
481 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
482 : :
483 : : /* Check if the NIC has completed CSI read */
484 [ # # ]: 0 : if (RTL_R32(hw, CSIAR) & CSIAR_Flag) {
485 : 0 : value = (u32)RTL_R32(hw, CSIDR);
486 : 0 : break;
487 : : }
488 : : }
489 : :
490 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
491 : :
492 : 0 : exit:
493 : 0 : return value;
494 : : }
495 : :
496 : : u32
497 : 0 : rtl_csi_read(struct rtl_hw *hw, u32 addr)
498 : : {
499 : 0 : return rtl_csi_other_fun_read(hw, hw->function, addr);
500 : : }
501 : :
502 : : void
503 : 0 : rtl_csi_other_fun_write(struct rtl_hw *hw, u8 multi_fun_sel_bit, u32 addr,
504 : : u32 value)
505 : : {
506 : : u32 cmd;
507 : : int i;
508 : :
509 : 0 : RTL_W32(hw, CSIDR, value);
510 : 0 : cmd = CSIAR_Write | CSIAR_ByteEn << CSIAR_ByteEn_shift |
511 : : (addr & CSIAR_Addr_Mask);
512 : :
513 [ # # ]: 0 : if (multi_fun_sel_bit > 7)
514 : : return;
515 : :
516 : 0 : cmd |= multi_fun_sel_bit << 16;
517 : :
518 : 0 : RTL_W32(hw, CSIAR, cmd);
519 : :
520 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
521 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
522 : :
523 : : /* Check if the NIC has completed CSI write */
524 [ # # ]: 0 : if (!(RTL_R32(hw, CSIAR) & CSIAR_Flag))
525 : : break;
526 : : }
527 : :
528 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
529 : : }
530 : :
531 : : void
532 : 0 : rtl_csi_write(struct rtl_hw *hw, u32 addr, u32 value)
533 : : {
534 : 0 : rtl_csi_other_fun_write(hw, hw->function, addr, value);
535 : 0 : }
536 : :
537 : : void
538 : 0 : rtl8168_clear_and_set_mcu_ocp_bit(struct rtl_hw *hw, u16 addr, u16 clearmask,
539 : : u16 setmask)
540 : : {
541 : : u16 reg_value;
542 : :
543 : 0 : reg_value = rtl_mac_ocp_read(hw, addr);
544 : 0 : reg_value &= ~clearmask;
545 : 0 : reg_value |= setmask;
546 : 0 : rtl_mac_ocp_write(hw, addr, reg_value);
547 : 0 : }
548 : :
549 : : void
550 : 0 : rtl8168_clear_mcu_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
551 : : {
552 : 0 : rtl8168_clear_and_set_mcu_ocp_bit(hw, addr, mask, 0);
553 : 0 : }
554 : :
555 : : void
556 : 0 : rtl8168_set_mcu_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
557 : : {
558 : 0 : rtl8168_clear_and_set_mcu_ocp_bit(hw, addr, 0, mask);
559 : 0 : }
560 : :
561 : : static void
562 : 0 : rtl_enable_rxdvgate(struct rtl_hw *hw)
563 : : {
564 : 0 : RTL_W8(hw, 0xF2, RTL_R8(hw, 0xF2) | BIT_3);
565 : :
566 [ # # ]: 0 : if (!rtl_is_8125(hw))
567 : : rte_delay_ms(2);
568 : 0 : }
569 : :
570 : : void
571 : 0 : rtl_disable_rxdvgate(struct rtl_hw *hw)
572 : : {
573 : 0 : RTL_W8(hw, 0xF2, RTL_R8(hw, 0xF2) & ~BIT_3);
574 : :
575 [ # # ]: 0 : if (!rtl_is_8125(hw))
576 : : rte_delay_ms(2);
577 : 0 : }
578 : :
579 : : static void
580 : 0 : rtl_stop_all_request(struct rtl_hw *hw)
581 : : {
582 : : int i;
583 : :
584 [ # # # ]: 0 : switch (hw->mcfg) {
585 : 0 : case CFG_METHOD_48:
586 : : case CFG_METHOD_49:
587 : : case CFG_METHOD_52:
588 : 0 : RTL_W8(hw, ChipCmd, RTL_R8(hw, ChipCmd) | StopReq);
589 [ # # ]: 0 : for (i = 0; i < 20; i++) {
590 : 0 : rte_delay_us(10);
591 [ # # ]: 0 : if (!(RTL_R8(hw, ChipCmd) & StopReq))
592 : : break;
593 : : }
594 : : break;
595 : 0 : case CFG_METHOD_50:
596 : : case CFG_METHOD_51:
597 : : case CFG_METHOD_53:
598 : : case CFG_METHOD_54:
599 : : case CFG_METHOD_55:
600 : : case CFG_METHOD_56:
601 : : case CFG_METHOD_57:
602 : : case CFG_METHOD_58:
603 : : case CFG_METHOD_59:
604 : : case CFG_METHOD_60:
605 : : case CFG_METHOD_61:
606 : : case CFG_METHOD_70:
607 : : case CFG_METHOD_71:
608 : : case CFG_METHOD_91:
609 : 0 : RTL_W8(hw, ChipCmd, RTL_R8(hw, ChipCmd) | StopReq);
610 : 0 : rte_delay_us(200);
611 : 0 : break;
612 : : default:
613 : : rte_delay_ms(2);
614 : : break;
615 : : }
616 : 0 : }
617 : :
618 : : static void
619 : : rtl_clear_stop_all_request(struct rtl_hw *hw)
620 : : {
621 : 0 : RTL_W8(hw, ChipCmd, RTL_R8(hw, ChipCmd) & (CmdTxEnb | CmdRxEnb));
622 : : }
623 : :
624 : : static void
625 : 0 : rtl_wait_txrx_fifo_empty(struct rtl_hw *hw)
626 : : {
627 : : int i;
628 : :
629 [ # # ]: 0 : if (rtl_is_8125(hw)) {
630 [ # # ]: 0 : for (i = 0; i < 3000; i++) {
631 : 0 : rte_delay_us(50);
632 [ # # ]: 0 : if ((RTL_R8(hw, MCUCmd_reg) & (Txfifo_empty | Rxfifo_empty)) ==
633 : : (Txfifo_empty | Rxfifo_empty))
634 : : break;
635 : : }
636 : : } else {
637 [ # # ]: 0 : for (i = 0; i < 10; i++) {
638 : 0 : rte_delay_us(100);
639 [ # # ]: 0 : if (RTL_R32(hw, TxConfig) & BIT_11)
640 : : break;
641 : : }
642 : :
643 [ # # ]: 0 : for (i = 0; i < 10; i++) {
644 : 0 : rte_delay_us(100);
645 [ # # ]: 0 : if ((RTL_R8(hw, MCUCmd_reg) & (Txfifo_empty | Rxfifo_empty)) ==
646 : : (Txfifo_empty | Rxfifo_empty))
647 : : break;
648 : : }
649 : :
650 : : rte_delay_ms(1);
651 : : }
652 : :
653 [ # # ]: 0 : switch (hw->mcfg) {
654 : : case CFG_METHOD_50:
655 : : case CFG_METHOD_51:
656 : : case CFG_METHOD_53:
657 : : case CFG_METHOD_54:
658 : : case CFG_METHOD_55:
659 : : case CFG_METHOD_56:
660 : : case CFG_METHOD_57:
661 : : case CFG_METHOD_58:
662 : : case CFG_METHOD_59:
663 : : case CFG_METHOD_60:
664 : : case CFG_METHOD_61:
665 : : case CFG_METHOD_70:
666 : : case CFG_METHOD_71:
667 : : case CFG_METHOD_91:
668 [ # # ]: 0 : for (i = 0; i < 3000; i++) {
669 : 0 : rte_delay_us(50);
670 [ # # ]: 0 : if ((RTL_R16(hw, IntrMitigate) & (BIT_0 | BIT_1 | BIT_8)) ==
671 : : (BIT_0 | BIT_1 | BIT_8))
672 : : break;
673 : : }
674 : : break;
675 : : }
676 : 0 : }
677 : :
678 : : static void
679 : : rtl_disable_rx_packet_filter(struct rtl_hw *hw)
680 : : {
681 : 0 : RTL_W32(hw, RxConfig, RTL_R32(hw, RxConfig) &
682 : : ~(AcceptErr | AcceptRunt | AcceptBroadcast | AcceptMulticast |
683 : : AcceptMyPhys | AcceptAllPhys));
684 : : }
685 : :
686 : : void
687 : 0 : rtl_nic_reset(struct rtl_hw *hw)
688 : : {
689 : : int i;
690 : :
691 : : rtl_disable_rx_packet_filter(hw);
692 : :
693 : 0 : rtl_enable_rxdvgate(hw);
694 : :
695 : 0 : rtl_stop_all_request(hw);
696 : :
697 : 0 : rtl_wait_txrx_fifo_empty(hw);
698 : :
699 : : rtl_clear_stop_all_request(hw);
700 : :
701 : : /* Soft reset the chip. */
702 : 0 : RTL_W8(hw, ChipCmd, CmdReset);
703 : :
704 : : /* Check that the chip has finished the reset. */
705 [ # # ]: 0 : for (i = 100; i > 0; i--) {
706 : 0 : rte_delay_us(100);
707 [ # # ]: 0 : if ((RTL_R8(hw, ChipCmd) & CmdReset) == 0)
708 : : break;
709 : : }
710 : 0 : }
711 : :
712 : : void
713 : 0 : rtl_enable_cfg9346_write(struct rtl_hw *hw)
714 : : {
715 : 0 : RTL_W8(hw, Cfg9346, RTL_R8(hw, Cfg9346) | Cfg9346_Unlock);
716 : 0 : }
717 : :
718 : : void
719 : 0 : rtl_disable_cfg9346_write(struct rtl_hw *hw)
720 : : {
721 : 0 : RTL_W8(hw, Cfg9346, RTL_R8(hw, Cfg9346) & ~Cfg9346_Unlock);
722 : 0 : }
723 : :
724 : : static void
725 : : rtl_enable_force_clkreq(struct rtl_hw *hw, bool enable)
726 : : {
727 : : if (enable)
728 : : RTL_W8(hw, 0xF1, RTL_R8(hw, 0xF1) | BIT_7);
729 : : else
730 : 0 : RTL_W8(hw, 0xF1, RTL_R8(hw, 0xF1) & ~BIT_7);
731 : : }
732 : :
733 : : static void
734 : 0 : rtl_enable_aspm_clkreq_lock(struct rtl_hw *hw, bool enable)
735 : : {
736 : : bool unlock_cfg_wr;
737 : :
738 [ # # ]: 0 : if ((RTL_R8(hw, Cfg9346) & Cfg9346_EEM_MASK) == Cfg9346_Unlock)
739 : : unlock_cfg_wr = false;
740 : : else
741 : : unlock_cfg_wr = true;
742 : :
743 : : if (unlock_cfg_wr)
744 : 0 : rtl_enable_cfg9346_write(hw);
745 : :
746 [ # # # # ]: 0 : if (hw->mcfg == CFG_METHOD_58 || hw->mcfg == CFG_METHOD_70 ||
747 [ # # ]: 0 : hw->mcfg == CFG_METHOD_71 || hw->mcfg == CFG_METHOD_91) {
748 [ # # ]: 0 : if (enable) {
749 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) | BIT_3);
750 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) | BIT_0);
751 : : } else {
752 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) & ~BIT_3);
753 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) & ~BIT_0);
754 : : }
755 : : } else {
756 [ # # ]: 0 : if (enable) {
757 : 0 : RTL_W8(hw, Config2, RTL_R8(hw, Config2) | BIT_7);
758 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) | BIT_0);
759 : : } else {
760 : 0 : RTL_W8(hw, Config2, RTL_R8(hw, Config2) & ~BIT_7);
761 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) & ~BIT_0);
762 : : }
763 : :
764 [ # # ]: 0 : if (!rtl_is_8125(hw))
765 : 0 : rte_delay_us(10);
766 : : }
767 : :
768 [ # # ]: 0 : if (unlock_cfg_wr)
769 : 0 : rtl_disable_cfg9346_write(hw);
770 : 0 : }
771 : :
772 : : static void
773 : 0 : rtl_disable_l1_timeout(struct rtl_hw *hw)
774 : : {
775 : 0 : rtl_csi_write(hw, 0x890, rtl_csi_read(hw, 0x890) & ~BIT_0);
776 : 0 : }
777 : :
778 : : static void
779 : 0 : rtl8125_disable_eee_plus(struct rtl_hw *hw)
780 : : {
781 : 0 : rtl_mac_ocp_write(hw, 0xE080, rtl_mac_ocp_read(hw, 0xE080) & ~BIT_1);
782 : 0 : }
783 : :
784 : : static void
785 : 0 : rtl_hw_clear_timer_int(struct rtl_hw *hw)
786 : : {
787 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_21 && hw->mcfg <= CFG_METHOD_37) {
788 : 0 : RTL_W32(hw, TimeInt0, 0x0000);
789 : 0 : RTL_W32(hw, TimeInt1, 0x0000);
790 : 0 : RTL_W32(hw, TimeInt2, 0x0000);
791 : 0 : RTL_W32(hw, TimeInt3, 0x0000);
792 : : } else {
793 : 0 : RTL_W32(hw, TIMER_INT0_8125, 0x0000);
794 : 0 : RTL_W32(hw, TIMER_INT1_8125, 0x0000);
795 : 0 : RTL_W32(hw, TIMER_INT2_8125, 0x0000);
796 : 0 : RTL_W32(hw, TIMER_INT3_8125, 0x0000);
797 : : }
798 : 0 : }
799 : :
800 : : static void
801 : 0 : rtl8125_hw_clear_int_miti(struct rtl_hw *hw)
802 : : {
803 : : int i;
804 : :
805 [ # # # ]: 0 : switch (hw->HwSuppIntMitiVer) {
806 : : case 3:
807 : : case 6:
808 : : /* IntMITI_0-IntMITI_31 */
809 [ # # ]: 0 : for (i = 0xA00; i < 0xB00; i += 4)
810 : 0 : RTL_W32(hw, i, 0x0000);
811 : : break;
812 : : case 4:
813 : : case 5:
814 : : /* IntMITI_0-IntMITI_15 */
815 [ # # ]: 0 : for (i = 0xA00; i < 0xA80; i += 4)
816 : 0 : RTL_W32(hw, i, 0x0000);
817 : :
818 [ # # ]: 0 : if (hw->HwSuppIntMitiVer == 5)
819 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) &
820 : : ~(INT_CFG0_TIMEOUT0_BYPASS_8125 |
821 : : INT_CFG0_MITIGATION_BYPASS_8125 |
822 : : INT_CFG0_RDU_BYPASS_8126));
823 : : else
824 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) &
825 : : ~(INT_CFG0_TIMEOUT0_BYPASS_8125 | INT_CFG0_MITIGATION_BYPASS_8125));
826 : :
827 : 0 : RTL_W16(hw, INT_CFG1_8125, 0x0000);
828 : : break;
829 : : }
830 : 0 : }
831 : :
832 : : static void
833 : 0 : rtl8125_set_rss_hash_opt(struct rtl_hw *hw, u16 nb_rx_queues)
834 : : {
835 : : u32 hash_mask_len;
836 : : u32 rss_ctrl;
837 : :
838 [ # # ]: 0 : rss_ctrl = rte_log2_u32(nb_rx_queues);
839 : : rss_ctrl &= (BIT_0 | BIT_1 | BIT_2);
840 : 0 : rss_ctrl <<= RSS_CPU_NUM_OFFSET;
841 : :
842 : : /* Perform hash on these packet types */
843 : : rss_ctrl |= RTL_RSS_CTRL_OFFLOAD_ALL;
844 : :
845 : : hash_mask_len = rte_log2_u32(RTL_MAX_INDIRECTION_TABLE_ENTRIES);
846 : : hash_mask_len &= (BIT_0 | BIT_1 | BIT_2);
847 : 0 : rss_ctrl |= hash_mask_len << RSS_MASK_BITS_OFFSET;
848 : :
849 : 0 : RTL_W32(hw, RSS_CTRL_8125, rss_ctrl);
850 : 0 : }
851 : :
852 : : static void
853 : 0 : rtl8125_store_reta(struct rtl_hw *hw)
854 : : {
855 : : u32 reta;
856 : : int i;
857 : :
858 [ # # ]: 0 : for (i = 0; i < RTL_MAX_INDIRECTION_TABLE_ENTRIES; i += 4) {
859 : 0 : reta = hw->rss_indir_tbl[i];
860 : 0 : reta |= hw->rss_indir_tbl[i + 1] << 8;
861 : 0 : reta |= hw->rss_indir_tbl[i + 2] << 16;
862 : 0 : reta |= hw->rss_indir_tbl[i + 3] << 24;
863 : 0 : RTL_W32(hw, RSS_INDIRECTION_TBL_8125_V2 + i, reta);
864 : : }
865 : 0 : }
866 : :
867 : : void
868 : 0 : rtl8125_store_rss_key(struct rtl_hw *hw)
869 : : {
870 : : u32 rss_key;
871 : : int i;
872 : :
873 [ # # ]: 0 : for (i = 0; i < RTL_RSS_KEY_SIZE; i += 4) {
874 : 0 : rss_key = hw->rss_key[i];
875 : 0 : rss_key |= hw->rss_key[i + 1] << 8;
876 : 0 : rss_key |= hw->rss_key[i + 2] << 16;
877 : 0 : rss_key |= hw->rss_key[i + 3] << 24;
878 : 0 : RTL_W32(hw, RSS_KEY_8125 + i, rss_key);
879 : : }
880 : 0 : }
881 : :
882 : : void
883 : 0 : rtl8125_config_rss(struct rtl_hw *hw, u16 nb_rx_queues)
884 : : {
885 : 0 : rtl8125_set_rss_hash_opt(hw, nb_rx_queues);
886 : :
887 : 0 : rtl8125_store_reta(hw);
888 : :
889 : 0 : rtl8125_store_rss_key(hw);
890 : 0 : }
891 : :
892 : : static void
893 : 0 : rtl8125_set_rx_desc_type(struct rtl_hw *hw)
894 : : {
895 [ # # # ]: 0 : switch (hw->mcfg) {
896 : 0 : case CFG_METHOD_54:
897 : : case CFG_METHOD_55:
898 : : case CFG_METHOD_56:
899 : : case CFG_METHOD_57:
900 : : case CFG_METHOD_58:
901 : : case CFG_METHOD_59:
902 : : case CFG_METHOD_60:
903 : : case CFG_METHOD_61:
904 : 0 : RTL_W8(hw, 0xD8, RTL_R8(hw, 0xD8) & ~EnableRxDescV4_0);
905 : : break;
906 : 0 : case CFG_METHOD_70:
907 : : case CFG_METHOD_71:
908 : : case CFG_METHOD_91:
909 : 0 : RTL_W8(hw, 0xD8, RTL_R8(hw, 0xD8) | EnableRxDescV4_0);
910 : : break;
911 : : }
912 : 0 : }
913 : :
914 : : static void
915 : 0 : rtl8125_hw_config(struct rtl_hw *hw)
916 : : {
917 : : u32 mac_ocp_data;
918 : :
919 : 0 : rtl_nic_reset(hw);
920 : :
921 : 0 : rtl_enable_cfg9346_write(hw);
922 : :
923 : : /* Disable aspm clkreq internal */
924 : : rtl_enable_force_clkreq(hw, 0);
925 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
926 : :
927 : : /* Disable magic packet */
928 : 0 : rtl_mac_ocp_write(hw, 0xC0B6, 0);
929 : :
930 : : /* Set DMA burst size and interframe gap time */
931 : 0 : RTL_W32(hw, TxConfig, (TX_DMA_BURST_unlimited << TxDMAShift) |
932 : : (InterFrameGap << TxInterFrameGapShift));
933 : :
934 [ # # ]: 0 : if (hw->EnableTxNoClose)
935 : 0 : RTL_W32(hw, TxConfig, (RTL_R32(hw, TxConfig) | BIT_6));
936 : :
937 : : /* TCAM */
938 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_48 && hw->mcfg <= CFG_METHOD_53)
939 : 0 : RTL_W16(hw, 0x382, 0x221B);
940 : :
941 [ # # ]: 0 : if ((hw->mcfg >= CFG_METHOD_70 && hw->mcfg <= CFG_METHOD_71) ||
942 : : hw->mcfg == CFG_METHOD_91)
943 : 0 : rtl_disable_l1_timeout(hw);
944 : :
945 : : /* Disable speed down */
946 : 0 : RTL_W8(hw, Config1, RTL_R8(hw, Config1) & ~0x10);
947 : :
948 : : /* CRC disable set */
949 : 0 : rtl_mac_ocp_write(hw, 0xC140, 0xFFFF);
950 : 0 : rtl_mac_ocp_write(hw, 0xC142, 0xFFFF);
951 : :
952 : : /* Disable new TX desc format */
953 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEB58);
954 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_70 || hw->mcfg == CFG_METHOD_71 ||
955 : : hw->mcfg == CFG_METHOD_91)
956 : 0 : mac_ocp_data &= ~(BIT_0 | BIT_1);
957 : : else
958 : 0 : mac_ocp_data &= ~BIT_0;
959 : 0 : rtl_mac_ocp_write(hw, 0xEB58, mac_ocp_data);
960 : :
961 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_91) {
962 [ # # ]: 0 : if (hw->EnableTxNoClose)
963 : 0 : RTL_W8(hw, 0x20E4, RTL_R8(hw, 0x20E4) | BIT_2);
964 : : else
965 : 0 : RTL_W8(hw, 0x20E4, RTL_R8(hw, 0x20E4) & ~BIT_2);
966 : : }
967 : :
968 : 0 : rtl8125_set_rx_desc_type(hw);
969 : :
970 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_58 || hw->mcfg == CFG_METHOD_91) {
971 : 0 : rtl_clear_mac_ocp_bit(hw, 0xE00C, BIT_12);
972 : 0 : rtl_clear_mac_ocp_bit(hw, 0xC0C2, BIT_6);
973 : : }
974 : :
975 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xE63E);
976 : 0 : mac_ocp_data &= ~(BIT_5 | BIT_4);
977 : 0 : mac_ocp_data |= ((0x02 & 0x03) << 4);
978 : 0 : rtl_mac_ocp_write(hw, 0xE63E, mac_ocp_data);
979 : :
980 : : /*
981 : : * FTR_MCU_CTRL
982 : : * 3-2 txpla packet valid start
983 : : */
984 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xC0B4);
985 : 0 : mac_ocp_data &= ~BIT_0;
986 : 0 : rtl_mac_ocp_write(hw, 0xC0B4, mac_ocp_data);
987 : 0 : mac_ocp_data |= BIT_0;
988 : 0 : rtl_mac_ocp_write(hw, 0xC0B4, mac_ocp_data);
989 : :
990 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xC0B4);
991 : : mac_ocp_data |= (BIT_3 | BIT_2);
992 : 0 : rtl_mac_ocp_write(hw, 0xC0B4, mac_ocp_data);
993 : :
994 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEB6A);
995 : 0 : mac_ocp_data &= ~(BIT_7 | BIT_6 | BIT_5 | BIT_4 | BIT_3 | BIT_2 |
996 : : BIT_1 | BIT_0);
997 : 0 : mac_ocp_data |= (BIT_5 | BIT_4 | BIT_1 | BIT_0);
998 : 0 : rtl_mac_ocp_write(hw, 0xEB6A, mac_ocp_data);
999 : :
1000 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEB50);
1001 : 0 : mac_ocp_data &= ~(BIT_9 | BIT_8 | BIT_7 | BIT_6 | BIT_5);
1002 : 0 : mac_ocp_data |= BIT_6;
1003 : 0 : rtl_mac_ocp_write(hw, 0xEB50, mac_ocp_data);
1004 : :
1005 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xE056);
1006 : 0 : mac_ocp_data &= ~(BIT_7 | BIT_6 | BIT_5 | BIT_4);
1007 : 0 : rtl_mac_ocp_write(hw, 0xE056, mac_ocp_data);
1008 : :
1009 : : /* EEE_CR */
1010 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xE040);
1011 : 0 : mac_ocp_data &= ~BIT_12;
1012 : 0 : rtl_mac_ocp_write(hw, 0xE040, mac_ocp_data);
1013 : :
1014 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEA1C);
1015 : 0 : mac_ocp_data &= ~(BIT_1 | BIT_0);
1016 : 0 : mac_ocp_data |= BIT_0;
1017 : 0 : rtl_mac_ocp_write(hw, 0xEA1C, mac_ocp_data);
1018 : :
1019 : 0 : rtl_oob_mutex_lock(hw);
1020 : :
1021 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_56 || hw->mcfg == CFG_METHOD_57 ||
1022 [ # # # # ]: 0 : hw->mcfg == CFG_METHOD_59 || hw->mcfg == CFG_METHOD_60 ||
1023 : : hw->mcfg == CFG_METHOD_61)
1024 : 0 : rtl_mac_ocp_write(hw, 0xE0C0, 0x4403);
1025 : : else
1026 : 0 : rtl_mac_ocp_write(hw, 0xE0C0, 0x4000);
1027 : :
1028 : 0 : rtl_set_mac_ocp_bit(hw, 0xE052, (BIT_6 | BIT_5));
1029 : 0 : rtl_clear_mac_ocp_bit(hw, 0xE052, (BIT_3 | BIT_7));
1030 : :
1031 : 0 : rtl_oob_mutex_unlock(hw);
1032 : :
1033 : : /*
1034 : : * DMY_PWR_REG_0
1035 : : * (1)ERI(0xD4)(OCP 0xC0AC).bit[7:12]=6'b111111, L1 Mask
1036 : : */
1037 : 0 : rtl_set_mac_ocp_bit(hw, 0xC0AC, (BIT_7 | BIT_8 | BIT_9 | BIT_10 |
1038 : : BIT_11 | BIT_12));
1039 : :
1040 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xD430);
1041 : 0 : mac_ocp_data &= ~(BIT_11 | BIT_10 | BIT_9 | BIT_8 | BIT_7 | BIT_6 |
1042 : : BIT_5 | BIT_4 | BIT_3 | BIT_2 | BIT_1 | BIT_0);
1043 : 0 : mac_ocp_data |= 0x45F;
1044 : 0 : rtl_mac_ocp_write(hw, 0xD430, mac_ocp_data);
1045 : :
1046 [ # # ]: 0 : if (hw->DASH) {
1047 : 0 : RTL_W8(hw, 0xD0, RTL_R8(hw, 0xD0) & ~BIT_6);
1048 : 0 : RTL_W8(hw, 0xF2, RTL_R8(hw, 0xF2) & ~BIT_6);
1049 : 0 : RTL_W8(hw, 0xD0, RTL_R8(hw, 0xD0) & ~BIT_7);
1050 : : } else {
1051 : 0 : RTL_W8(hw, 0xD0, RTL_R8(hw, 0xD0) | BIT_6);
1052 : 0 : RTL_W8(hw, 0xF2, RTL_R8(hw, 0xF2) | BIT_6);
1053 : 0 : RTL_W8(hw, 0xD0, RTL_R8(hw, 0xD0) | BIT_7);
1054 : : }
1055 : :
1056 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_48 || hw->mcfg == CFG_METHOD_49 ||
1057 : : hw->mcfg == CFG_METHOD_52)
1058 : 0 : RTL_W8(hw, MCUCmd_reg, RTL_R8(hw, MCUCmd_reg) | BIT_0);
1059 : :
1060 : 0 : rtl8125_disable_eee_plus(hw);
1061 : :
1062 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEA1C);
1063 : 0 : mac_ocp_data &= ~BIT_2;
1064 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_70 || hw->mcfg == CFG_METHOD_71 ||
1065 : : hw->mcfg == CFG_METHOD_91)
1066 : 0 : mac_ocp_data &= ~(BIT_9 | BIT_8);
1067 : 0 : rtl_mac_ocp_write(hw, 0xEA1C, mac_ocp_data);
1068 : :
1069 : : /* Clear TCAM entries */
1070 : 0 : rtl_set_mac_ocp_bit(hw, 0xEB54, BIT_0);
1071 : 0 : rte_delay_us(1);
1072 : 0 : rtl_clear_mac_ocp_bit(hw, 0xEB54, BIT_0);
1073 : :
1074 : 0 : RTL_W16(hw, 0x1880, RTL_R16(hw, 0x1880) & ~(BIT_4 | BIT_5));
1075 : :
1076 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_91)
1077 : 0 : rtl_clear_set_mac_ocp_bit(hw, 0xD40C, 0xE038, 0x8020);
1078 : :
1079 : : /* Other hw parameters */
1080 : 0 : rtl_hw_clear_timer_int(hw);
1081 : :
1082 : 0 : rtl8125_hw_clear_int_miti(hw);
1083 : :
1084 : 0 : rtl_mac_ocp_write(hw, 0xE098, 0xC302);
1085 : :
1086 : : /* Ensure the old mapping is used. */
1087 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) & ~BIT_0);
1088 : :
1089 : 0 : rtl_disable_cfg9346_write(hw);
1090 : :
1091 : 0 : rte_delay_us(10);
1092 : 0 : }
1093 : :
1094 : : static void
1095 : 0 : rtl8168_hw_config(struct rtl_hw *hw)
1096 : : {
1097 : : u32 csi_tmp;
1098 : : int timeout;
1099 : :
1100 : 0 : rtl_nic_reset(hw);
1101 : :
1102 : 0 : rtl_enable_cfg9346_write(hw);
1103 : :
1104 : : /* Disable aspm clkreq internal */
1105 : : rtl_enable_force_clkreq(hw, 0);
1106 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
1107 : :
1108 : : /* Clear io_rdy_l23 */
1109 : 0 : RTL_W8(hw, Config3, RTL_R8(hw, Config3) & ~BIT_1);
1110 : :
1111 : : /* Keep magic packet only */
1112 : 0 : csi_tmp = rtl_eri_read(hw, 0xDE, 1, ERIAR_ExGMAC);
1113 : 0 : csi_tmp &= BIT_0;
1114 : 0 : rtl_eri_write(hw, 0xDE, 1, csi_tmp, ERIAR_ExGMAC);
1115 : :
1116 : : /* Set TxConfig to default */
1117 : 0 : RTL_W32(hw, TxConfig, (TX_DMA_BURST_unlimited << TxDMAShift) |
1118 : : (InterFrameGap << TxInterFrameGapShift));
1119 : :
1120 : 0 : hw->hw_ops.hw_config(hw);
1121 : :
1122 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_21 && hw->mcfg <= CFG_METHOD_28)
1123 : 0 : rtl_eri_write(hw, 0x2F8, 2, 0x1D8F, ERIAR_ExGMAC);
1124 : :
1125 : 0 : rtl_hw_clear_timer_int(hw);
1126 : :
1127 : : /* Clkreq exit masks */
1128 : 0 : csi_tmp = rtl_eri_read(hw, 0xD4, 4, ERIAR_ExGMAC);
1129 : 0 : csi_tmp |= (BIT_7 | BIT_8 | BIT_9 | BIT_10 | BIT_11 | BIT_12);
1130 : 0 : rtl_eri_write(hw, 0xD4, 4, csi_tmp, ERIAR_ExGMAC);
1131 : :
1132 [ # # # # ]: 0 : switch (hw->mcfg) {
1133 : 0 : case CFG_METHOD_25:
1134 : 0 : rtl_mac_ocp_write(hw, 0xD3C0, 0x0B00);
1135 : 0 : rtl_mac_ocp_write(hw, 0xD3C2, 0x0000);
1136 : 0 : break;
1137 : 0 : case CFG_METHOD_29:
1138 : : case CFG_METHOD_30:
1139 : : case CFG_METHOD_35:
1140 : : case CFG_METHOD_36:
1141 : : case CFG_METHOD_37:
1142 : 0 : rtl_mac_ocp_write(hw, 0xE098, 0x0AA2);
1143 : 0 : break;
1144 : 0 : case CFG_METHOD_31:
1145 : : case CFG_METHOD_32:
1146 : : case CFG_METHOD_33:
1147 : : case CFG_METHOD_34:
1148 : 0 : rtl_mac_ocp_write(hw, 0xE098, 0xC302);
1149 : 0 : break;
1150 : : }
1151 : :
1152 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_21 || hw->mcfg == CFG_METHOD_22 ||
1153 [ # # # # ]: 0 : hw->mcfg == CFG_METHOD_24 || hw->mcfg == CFG_METHOD_25 ||
1154 : : hw->mcfg == CFG_METHOD_26) {
1155 [ # # ]: 0 : for (timeout = 0; timeout < 10; timeout++) {
1156 [ # # ]: 0 : if ((rtl_eri_read(hw, 0x1AE, 2, ERIAR_ExGMAC) & BIT_13) == 0)
1157 : : break;
1158 : : rte_delay_ms(1);
1159 : : }
1160 : : }
1161 : :
1162 : 0 : rtl_disable_cfg9346_write(hw);
1163 : :
1164 : 0 : rte_delay_us(10);
1165 : 0 : }
1166 : :
1167 : : void
1168 : 0 : rtl_hw_config(struct rtl_hw *hw)
1169 : : {
1170 [ # # ]: 0 : if (rtl_is_8125(hw))
1171 : 0 : rtl8125_hw_config(hw);
1172 : : else
1173 : 0 : rtl8168_hw_config(hw);
1174 : 0 : }
1175 : :
1176 : : int
1177 : 0 : rtl_set_hw_ops(struct rtl_hw *hw)
1178 : : {
1179 [ # # # # : 0 : switch (hw->mcfg) {
# # # # #
# # # # #
# ]
1180 : : /* 8168G */
1181 : 0 : case CFG_METHOD_21:
1182 : : case CFG_METHOD_22:
1183 : : /* 8168GU */
1184 : : case CFG_METHOD_24:
1185 : : case CFG_METHOD_25:
1186 : 0 : hw->hw_ops = rtl8168g_ops;
1187 : 0 : return 0;
1188 : : /* 8168EP */
1189 : 0 : case CFG_METHOD_23:
1190 : : case CFG_METHOD_27:
1191 : : case CFG_METHOD_28:
1192 : 0 : hw->hw_ops = rtl8168ep_ops;
1193 : 0 : return 0;
1194 : : /* 8168H */
1195 : 0 : case CFG_METHOD_29:
1196 : : case CFG_METHOD_30:
1197 : : case CFG_METHOD_35:
1198 : : case CFG_METHOD_36:
1199 : 0 : hw->hw_ops = rtl8168h_ops;
1200 : 0 : return 0;
1201 : : /* 8168FP */
1202 : 0 : case CFG_METHOD_31:
1203 : : case CFG_METHOD_32:
1204 : : case CFG_METHOD_33:
1205 : : case CFG_METHOD_34:
1206 : 0 : hw->hw_ops = rtl8168fp_ops;
1207 : 0 : return 0;
1208 : : /* 8168M */
1209 : 0 : case CFG_METHOD_37:
1210 : 0 : hw->hw_ops = rtl8168m_ops;
1211 : 0 : return 0;
1212 : : /* 8125A */
1213 : 0 : case CFG_METHOD_48:
1214 : : case CFG_METHOD_49:
1215 : 0 : hw->hw_ops = rtl8125a_ops;
1216 : 0 : return 0;
1217 : : /* 8125B */
1218 : 0 : case CFG_METHOD_50:
1219 : : case CFG_METHOD_51:
1220 : 0 : hw->hw_ops = rtl8125b_ops;
1221 : 0 : return 0;
1222 : : /* 8168KB */
1223 : 0 : case CFG_METHOD_52:
1224 : : case CFG_METHOD_53:
1225 : 0 : hw->hw_ops = rtl8168kb_ops;
1226 : 0 : return 0;
1227 : : /* 8125BP */
1228 : 0 : case CFG_METHOD_54:
1229 : : case CFG_METHOD_55:
1230 : 0 : hw->hw_ops = rtl8125bp_ops;
1231 : 0 : return 0;
1232 : : /* 8125D, 8168KD, 8125K */
1233 : 0 : case CFG_METHOD_56:
1234 : : case CFG_METHOD_57:
1235 : : case CFG_METHOD_59:
1236 : : case CFG_METHOD_61:
1237 : 0 : hw->hw_ops = rtl8125d_ops;
1238 : 0 : return 0;
1239 : : /* 8125CP */
1240 : 0 : case CFG_METHOD_58:
1241 : 0 : hw->hw_ops = rtl8125cp_ops;
1242 : 0 : return 0;
1243 : : /* 9151A */
1244 : 0 : case CFG_METHOD_60:
1245 : 0 : hw->hw_ops = rtl9151a_ops;
1246 : 0 : return 0;
1247 : : /* 8126A */
1248 : 0 : case CFG_METHOD_70:
1249 : : case CFG_METHOD_71:
1250 : 0 : hw->hw_ops = rtl8126a_ops;
1251 : 0 : return 0;
1252 : 0 : case CFG_METHOD_91:
1253 : 0 : hw->hw_ops = rtl8127_ops;
1254 : 0 : return 0;
1255 : : default:
1256 : : return -ENOTSUP;
1257 : : }
1258 : : }
1259 : :
1260 : : void
1261 : 0 : rtl_hw_disable_mac_mcu_bps(struct rtl_hw *hw)
1262 : : {
1263 : : u16 reg_addr;
1264 : :
1265 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
1266 : :
1267 [ # # ]: 0 : if (rtl_is_8125(hw))
1268 : 0 : rtl_mac_ocp_write(hw, 0xFC48, 0x0000);
1269 [ # # ]: 0 : else if (hw->mcfg >= CFG_METHOD_29)
1270 : 0 : rtl_mac_ocp_write(hw, 0xFC38, 0x0000);
1271 : :
1272 [ # # ]: 0 : if (rtl_is_8125(hw)) {
1273 [ # # ]: 0 : for (reg_addr = 0xFC28; reg_addr < 0xFC48; reg_addr += 2)
1274 : 0 : rtl_mac_ocp_write(hw, reg_addr, 0x0000);
1275 : : } else {
1276 [ # # ]: 0 : for (reg_addr = 0xFC28; reg_addr < 0xFC38; reg_addr += 2)
1277 : 0 : rtl_mac_ocp_write(hw, reg_addr, 0x0000);
1278 : : }
1279 : :
1280 : : rte_delay_ms(3);
1281 : 0 : rtl_mac_ocp_write(hw, 0xFC26, 0x0000);
1282 : 0 : }
1283 : :
1284 : : static void
1285 : 0 : rtl_switch_mac_mcu_ram_code_page(struct rtl_hw *hw, u16 page)
1286 : : {
1287 : : u16 tmp_ushort;
1288 : :
1289 : 0 : page &= (BIT_1 | BIT_0);
1290 : 0 : tmp_ushort = rtl_mac_ocp_read(hw, 0xE446);
1291 : 0 : tmp_ushort &= ~(BIT_1 | BIT_0);
1292 : 0 : tmp_ushort |= page;
1293 : 0 : rtl_mac_ocp_write(hw, 0xE446, tmp_ushort);
1294 : 0 : }
1295 : :
1296 : : static void
1297 : 0 : _rtl_write_mac_mcu_ram_code(struct rtl_hw *hw, const u16 *entry, u16 entry_cnt)
1298 : : {
1299 : : u16 i;
1300 : :
1301 [ # # ]: 0 : for (i = 0; i < entry_cnt; i++)
1302 : 0 : rtl_mac_ocp_write(hw, 0xF800 + i * 2, entry[i]);
1303 : 0 : }
1304 : :
1305 : : static void
1306 : 0 : _rtl_write_mac_mcu_ram_code_with_page(struct rtl_hw *hw, const u16 *entry,
1307 : : u16 entry_cnt, u16 page_size)
1308 : : {
1309 : : u16 i;
1310 : : u16 offset;
1311 : : u16 page;
1312 : :
1313 [ # # ]: 0 : if (page_size == 0)
1314 : : return;
1315 : :
1316 [ # # ]: 0 : for (i = 0; i < entry_cnt; i++) {
1317 : 0 : offset = i % page_size;
1318 [ # # ]: 0 : if (offset == 0) {
1319 : 0 : page = (i / page_size);
1320 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, page);
1321 : : }
1322 : 0 : rtl_mac_ocp_write(hw, 0xF800 + offset * 2, entry[i]);
1323 : : }
1324 : : }
1325 : :
1326 : : static void
1327 : 0 : _rtl_set_hw_mcu_patch_code_ver(struct rtl_hw *hw, u64 ver)
1328 : : {
1329 : : int i;
1330 : :
1331 : : /* Switch to page 2 */
1332 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 2);
1333 : :
1334 [ # # ]: 0 : for (i = 0; i < 8; i += 2) {
1335 : 0 : rtl_mac_ocp_write(hw, 0xF9F8 + 6 - i, (u16)ver);
1336 : 0 : ver >>= 16;
1337 : : }
1338 : :
1339 : : /* Switch back to page 0 */
1340 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 0);
1341 : 0 : }
1342 : :
1343 : : static void
1344 : : rtl_set_hw_mcu_patch_code_ver(struct rtl_hw *hw, u64 ver)
1345 : : {
1346 : 0 : _rtl_set_hw_mcu_patch_code_ver(hw, ver);
1347 : :
1348 : 0 : hw->hw_mcu_patch_code_ver = ver;
1349 : 0 : }
1350 : :
1351 : : void
1352 : 0 : rtl_write_mac_mcu_ram_code(struct rtl_hw *hw, const u16 *entry, u16 entry_cnt)
1353 : : {
1354 [ # # ]: 0 : if (!HW_SUPPORT_MAC_MCU(hw))
1355 : : return;
1356 [ # # ]: 0 : if (!entry || entry_cnt == 0)
1357 : : return;
1358 : :
1359 [ # # ]: 0 : if (hw->MacMcuPageSize > 0)
1360 : 0 : _rtl_write_mac_mcu_ram_code_with_page(hw, entry, entry_cnt,
1361 : : hw->MacMcuPageSize);
1362 : : else
1363 : 0 : _rtl_write_mac_mcu_ram_code(hw, entry, entry_cnt);
1364 : :
1365 [ # # ]: 0 : if (hw->bin_mcu_patch_code_ver > 0)
1366 : : rtl_set_hw_mcu_patch_code_ver(hw, hw->bin_mcu_patch_code_ver);
1367 : : }
1368 : :
1369 : : bool
1370 : 0 : rtl_is_speed_mode_valid(struct rtl_hw *hw, u32 speed)
1371 : : {
1372 [ # # ]: 0 : if (HW_FIBER_MODE_ENABLED(hw)) {
1373 [ # # ]: 0 : switch (speed) {
1374 : : case SPEED_10000:
1375 : : case SPEED_1000:
1376 : : return true;
1377 : 0 : default:
1378 : 0 : return false;
1379 : : }
1380 : : } else {
1381 [ # # ]: 0 : switch (speed) {
1382 : : case SPEED_10000:
1383 : : case SPEED_5000:
1384 : : case SPEED_2500:
1385 : : case SPEED_1000:
1386 : : case SPEED_100:
1387 : : case SPEED_10:
1388 : : return true;
1389 : 0 : default:
1390 : 0 : return false;
1391 : : }
1392 : : }
1393 : : }
1394 : :
1395 : : static bool
1396 : : rtl_is_duplex_mode_valid(u8 duplex)
1397 : : {
1398 [ # # ]: 0 : switch (duplex) {
1399 : : case DUPLEX_FULL:
1400 : : case DUPLEX_HALF:
1401 : : return true;
1402 : : default:
1403 : : return false;
1404 : : }
1405 : : }
1406 : :
1407 : : static bool
1408 : : rtl_is_autoneg_mode_valid(u32 autoneg)
1409 : : {
1410 : : switch (autoneg) {
1411 : : case AUTONEG_ENABLE:
1412 : : case AUTONEG_DISABLE:
1413 : : return true;
1414 : : default:
1415 : : return false;
1416 : : }
1417 : : }
1418 : :
1419 : : void
1420 : 0 : rtl_set_link_option(struct rtl_hw *hw, u8 autoneg, u32 speed, u8 duplex,
1421 : : enum rtl_fc_mode fc)
1422 : : {
1423 : : u64 adv = 0;
1424 : :
1425 [ # # ]: 0 : if (!rtl_is_speed_mode_valid(hw, speed))
1426 : 0 : speed = hw->HwSuppMaxPhyLinkSpeed;
1427 : :
1428 : : if (!rtl_is_duplex_mode_valid(duplex))
1429 : : duplex = DUPLEX_FULL;
1430 : :
1431 : : if (!rtl_is_autoneg_mode_valid(autoneg))
1432 : : autoneg = AUTONEG_ENABLE;
1433 : :
1434 : 0 : speed = RTE_MIN(speed, hw->HwSuppMaxPhyLinkSpeed);
1435 : :
1436 [ # # ]: 0 : if (HW_FIBER_MODE_ENABLED(hw)) {
1437 [ # # # ]: 0 : switch (speed) {
1438 : 0 : case SPEED_10000:
1439 : : adv |= ADVERTISE_10000_FULL;
1440 : : /* Fall through */
1441 : 0 : case SPEED_1000:
1442 : 0 : adv |= ADVERTISE_1000_FULL;
1443 : 0 : break;
1444 : : default:
1445 : : break;
1446 : : }
1447 : : } else {
1448 [ # # # # ]: 0 : switch (speed) {
1449 : 0 : case SPEED_10000:
1450 : : adv |= ADVERTISE_10000_FULL;
1451 : : /* Fall through */
1452 : 0 : case SPEED_5000:
1453 : 0 : adv |= ADVERTISE_5000_FULL;
1454 : : /* Fall through */
1455 : 0 : case SPEED_2500:
1456 : 0 : adv |= ADVERTISE_2500_FULL;
1457 : : /* Fall through */
1458 : 0 : default:
1459 : 0 : adv |= (ADVERTISE_10_HALF | ADVERTISE_10_FULL |
1460 : : ADVERTISE_100_HALF | ADVERTISE_100_FULL |
1461 : : ADVERTISE_1000_HALF | ADVERTISE_1000_FULL);
1462 : 0 : break;
1463 : : }
1464 : : }
1465 : :
1466 : 0 : hw->autoneg = autoneg;
1467 : 0 : hw->speed = speed;
1468 : 0 : hw->duplex = duplex;
1469 : 0 : hw->advertising = adv;
1470 : 0 : hw->fcpause = fc;
1471 : 0 : }
1472 : :
1473 : : static void
1474 : 0 : rtl_init_software_variable(struct rtl_hw *hw, struct rte_pci_device *pci_dev)
1475 : : {
1476 : : int tx_no_close_enable = 1;
1477 : : unsigned int speed_mode;
1478 : : unsigned int duplex_mode = DUPLEX_FULL;
1479 : : unsigned int autoneg_mode = AUTONEG_ENABLE;
1480 : : u32 tmp;
1481 : :
1482 [ # # # # : 0 : switch (hw->mcfg) {
# # # # #
# # # # #
# # # ]
1483 : 0 : case CFG_METHOD_21:
1484 : : case CFG_METHOD_22:
1485 : : case CFG_METHOD_24:
1486 : : case CFG_METHOD_25:
1487 : 0 : hw->chipset_name = RTL8168G;
1488 : 0 : break;
1489 : 0 : case CFG_METHOD_23:
1490 : : case CFG_METHOD_27:
1491 : : case CFG_METHOD_28:
1492 : 0 : hw->chipset_name = RTL8168EP;
1493 : 0 : break;
1494 : 0 : case CFG_METHOD_29:
1495 : : case CFG_METHOD_30:
1496 : : case CFG_METHOD_35:
1497 : : case CFG_METHOD_36:
1498 : 0 : hw->chipset_name = RTL8168H;
1499 : 0 : break;
1500 : 0 : case CFG_METHOD_31:
1501 : : case CFG_METHOD_32:
1502 : : case CFG_METHOD_33:
1503 : : case CFG_METHOD_34:
1504 : 0 : hw->chipset_name = RTL8168FP;
1505 : 0 : break;
1506 : 0 : case CFG_METHOD_37:
1507 : 0 : hw->chipset_name = RTL8168M;
1508 : 0 : break;
1509 : 0 : case CFG_METHOD_48:
1510 : : case CFG_METHOD_49:
1511 : 0 : hw->chipset_name = RTL8125A;
1512 : 0 : break;
1513 : 0 : case CFG_METHOD_50:
1514 : : case CFG_METHOD_51:
1515 : 0 : hw->chipset_name = RTL8125B;
1516 : 0 : break;
1517 : 0 : case CFG_METHOD_52:
1518 : : case CFG_METHOD_53:
1519 : 0 : hw->chipset_name = RTL8168KB;
1520 : 0 : break;
1521 : 0 : case CFG_METHOD_54:
1522 : : case CFG_METHOD_55:
1523 : 0 : hw->chipset_name = RTL8125BP;
1524 : 0 : break;
1525 : 0 : case CFG_METHOD_56:
1526 : : case CFG_METHOD_57:
1527 : 0 : hw->chipset_name = RTL8125D;
1528 : 0 : break;
1529 : 0 : case CFG_METHOD_58:
1530 : 0 : hw->chipset_name = RTL8125CP;
1531 : 0 : break;
1532 : 0 : case CFG_METHOD_59:
1533 : 0 : hw->chipset_name = RTL8168KD;
1534 : 0 : break;
1535 : 0 : case CFG_METHOD_60:
1536 : 0 : hw->chipset_name = RTL9151A;
1537 : 0 : break;
1538 : 0 : case CFG_METHOD_61:
1539 : 0 : hw->chipset_name = RTL8125K;
1540 : 0 : break;
1541 : 0 : case CFG_METHOD_70:
1542 : : case CFG_METHOD_71:
1543 : 0 : hw->chipset_name = RTL8126A;
1544 : 0 : break;
1545 : 0 : case CFG_METHOD_91:
1546 : 0 : hw->chipset_name = RTL8127;
1547 : 0 : break;
1548 : 0 : default:
1549 : 0 : hw->chipset_name = UNKNOWN;
1550 : 0 : break;
1551 : : }
1552 : :
1553 [ # # # # ]: 0 : switch (hw->chipset_name) {
1554 : : case RTL8125A:
1555 : : case RTL8125B:
1556 : : case RTL8125BP:
1557 : : case RTL8125D:
1558 : : case RTL8125CP:
1559 : : case RTL9151A:
1560 : : case RTL8125K:
1561 : : speed_mode = SPEED_2500;
1562 : : break;
1563 : 0 : case RTL8126A:
1564 : : speed_mode = SPEED_5000;
1565 : 0 : break;
1566 : 0 : case RTL8127:
1567 : : speed_mode = SPEED_10000;
1568 : 0 : break;
1569 : 0 : default:
1570 : : speed_mode = SPEED_1000;
1571 : 0 : break;
1572 : : }
1573 : :
1574 : 0 : hw->HwSuppMaxPhyLinkSpeed = speed_mode;
1575 : :
1576 [ # # # # : 0 : switch (hw->mcfg) {
# ]
1577 : 0 : case CFG_METHOD_23:
1578 : : case CFG_METHOD_27:
1579 : : case CFG_METHOD_28:
1580 : 0 : hw->HwSuppDashVer = 2;
1581 : 0 : break;
1582 : 0 : case CFG_METHOD_31:
1583 : : case CFG_METHOD_32:
1584 : : case CFG_METHOD_33:
1585 : : case CFG_METHOD_34:
1586 : 0 : hw->HwSuppDashVer = 3;
1587 : 0 : break;
1588 : 0 : case CFG_METHOD_48:
1589 : : case CFG_METHOD_49:
1590 : : case CFG_METHOD_91:
1591 : 0 : tmp = (u8)rtl_mac_ocp_read(hw, 0xD006);
1592 [ # # ]: 0 : if (tmp == 0x02 || tmp == 0x04)
1593 : 0 : hw->HwSuppDashVer = 2;
1594 [ # # ]: 0 : else if (tmp == 0x03)
1595 : 0 : hw->HwSuppDashVer = 4;
1596 : : break;
1597 : 0 : case CFG_METHOD_54:
1598 : : case CFG_METHOD_55:
1599 : 0 : hw->HwSuppDashVer = 4;
1600 : 0 : break;
1601 : 0 : default:
1602 : 0 : hw->HwSuppDashVer = 0;
1603 : 0 : break;
1604 : : }
1605 : :
1606 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_31 && hw->mcfg <= CFG_METHOD_34) {
1607 : 0 : tmp = rtl_mac_ocp_read(hw, 0xDC00);
1608 : 0 : hw->HwPkgDet = (tmp >> 3) & 0x0F;
1609 : : }
1610 : :
1611 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_32 && hw->mcfg <= CFG_METHOD_34) {
1612 [ # # ]: 0 : if (hw->HwPkgDet == 0x06) {
1613 : 0 : tmp = rtl_eri_read(hw, 0xE6, 1, ERIAR_ExGMAC);
1614 [ # # ]: 0 : if (tmp == 0x02)
1615 : 0 : hw->HwSuppSerDesPhyVer = 1;
1616 [ # # ]: 0 : else if (tmp == 0x00)
1617 : 0 : hw->HwSuppSerDesPhyVer = 2;
1618 : : }
1619 : : }
1620 : :
1621 [ # # # # ]: 0 : switch (hw->mcfg) {
1622 : 0 : case CFG_METHOD_23:
1623 : : case CFG_METHOD_27:
1624 : : case CFG_METHOD_28:
1625 : : case CFG_METHOD_54:
1626 : : case CFG_METHOD_55:
1627 : : case CFG_METHOD_58:
1628 : 0 : hw->HwSuppOcpChannelVer = 2;
1629 : 0 : break;
1630 : 0 : case CFG_METHOD_31:
1631 : : case CFG_METHOD_32:
1632 : : case CFG_METHOD_33:
1633 : : case CFG_METHOD_34:
1634 : 0 : hw->HwSuppOcpChannelVer = 3;
1635 : 0 : break;
1636 : 0 : case CFG_METHOD_48:
1637 : : case CFG_METHOD_49:
1638 : : case CFG_METHOD_91:
1639 [ # # ]: 0 : if (HW_DASH_SUPPORT_DASH(hw))
1640 : 0 : hw->HwSuppOcpChannelVer = 2;
1641 : : break;
1642 : 0 : default:
1643 : 0 : hw->HwSuppOcpChannelVer = 0;
1644 : 0 : break;
1645 : : }
1646 : :
1647 [ # # ]: 0 : if (rtl_is_8125(hw))
1648 : 0 : hw->AllowAccessDashOcp = rtl_is_allow_access_dash_ocp(hw);
1649 : :
1650 [ # # # # ]: 0 : if (HW_DASH_SUPPORT_DASH(hw) && rtl_check_dash(hw))
1651 : 0 : hw->DASH = 1;
1652 : : else
1653 : 0 : hw->DASH = 0;
1654 : :
1655 [ # # ]: 0 : if (HW_DASH_SUPPORT_TYPE_2(hw))
1656 : 0 : hw->cmac_ioaddr = hw->mmio_addr;
1657 : :
1658 : 0 : hw->HwSuppNowIsOobVer = 1;
1659 : :
1660 [ # # ]: 0 : switch (hw->mcfg) {
1661 : 0 : case CFG_METHOD_21:
1662 : : case CFG_METHOD_22:
1663 : : case CFG_METHOD_24:
1664 : : case CFG_METHOD_25:
1665 : : case CFG_METHOD_26:
1666 : : case CFG_METHOD_29:
1667 : : case CFG_METHOD_30:
1668 : : case CFG_METHOD_35:
1669 : : case CFG_METHOD_36:
1670 : : case CFG_METHOD_37:
1671 : 0 : hw->HwSuppCheckPhyDisableModeVer = 2;
1672 : 0 : break;
1673 : 0 : default:
1674 : 0 : hw->HwSuppCheckPhyDisableModeVer = 3;
1675 : 0 : break;
1676 : : }
1677 : :
1678 [ # # # # ]: 0 : switch (hw->mcfg) {
1679 : 0 : case CFG_METHOD_48:
1680 : : case CFG_METHOD_49:
1681 : : case CFG_METHOD_50:
1682 : : case CFG_METHOD_51:
1683 : : case CFG_METHOD_52:
1684 : : case CFG_METHOD_53:
1685 : 0 : hw->HwSuppTxNoCloseVer = 3;
1686 : 0 : break;
1687 : 0 : case CFG_METHOD_54:
1688 : : case CFG_METHOD_55:
1689 : : case CFG_METHOD_56:
1690 : : case CFG_METHOD_57:
1691 : : case CFG_METHOD_58:
1692 : : case CFG_METHOD_59:
1693 : : case CFG_METHOD_60:
1694 : : case CFG_METHOD_61:
1695 : : case CFG_METHOD_91:
1696 : 0 : hw->HwSuppTxNoCloseVer = 6;
1697 : 0 : break;
1698 : 0 : case CFG_METHOD_70:
1699 : : case CFG_METHOD_71:
1700 : 0 : hw->HwSuppTxNoCloseVer = 5;
1701 : 0 : break;
1702 : : }
1703 : :
1704 [ # # # # ]: 0 : switch (hw->HwSuppTxNoCloseVer) {
1705 : 0 : case 5:
1706 : : case 6:
1707 : 0 : hw->MaxTxDescPtrMask = MAX_TX_NO_CLOSE_DESC_PTR_MASK_V4;
1708 : 0 : break;
1709 : 0 : case 4:
1710 : 0 : hw->MaxTxDescPtrMask = MAX_TX_NO_CLOSE_DESC_PTR_MASK_V3;
1711 : 0 : break;
1712 : 0 : case 3:
1713 : 0 : hw->MaxTxDescPtrMask = MAX_TX_NO_CLOSE_DESC_PTR_MASK_V2;
1714 : 0 : break;
1715 : : default:
1716 : : tx_no_close_enable = 0;
1717 : : break;
1718 : : }
1719 : :
1720 [ # # # # ]: 0 : if (hw->HwSuppTxNoCloseVer > 0 && tx_no_close_enable == 1)
1721 : 0 : hw->EnableTxNoClose = TRUE;
1722 : :
1723 [ # # # # : 0 : switch (hw->mcfg) {
# # # # #
# # # # #
# # # # #
# # # # ]
1724 : 0 : case CFG_METHOD_21:
1725 : : case CFG_METHOD_22:
1726 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_21;
1727 : 0 : break;
1728 : 0 : case CFG_METHOD_23:
1729 : : case CFG_METHOD_27:
1730 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_23;
1731 : 0 : break;
1732 : 0 : case CFG_METHOD_24:
1733 : : case CFG_METHOD_25:
1734 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_24;
1735 : 0 : break;
1736 : 0 : case CFG_METHOD_26:
1737 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_26;
1738 : 0 : break;
1739 : 0 : case CFG_METHOD_28:
1740 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_28;
1741 : 0 : break;
1742 : 0 : case CFG_METHOD_29:
1743 : : case CFG_METHOD_30:
1744 : : case CFG_METHOD_37:
1745 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_29;
1746 : 0 : break;
1747 : 0 : case CFG_METHOD_31:
1748 : : case CFG_METHOD_32:
1749 : : case CFG_METHOD_33:
1750 : : case CFG_METHOD_34:
1751 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_31;
1752 : 0 : break;
1753 : 0 : case CFG_METHOD_35:
1754 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_35;
1755 : 0 : break;
1756 : 0 : case CFG_METHOD_36:
1757 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_36;
1758 : 0 : break;
1759 : 0 : case CFG_METHOD_48:
1760 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_48;
1761 : 0 : break;
1762 : 0 : case CFG_METHOD_49:
1763 : : case CFG_METHOD_52:
1764 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_49;
1765 : 0 : break;
1766 : 0 : case CFG_METHOD_50:
1767 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_50;
1768 : 0 : break;
1769 : 0 : case CFG_METHOD_51:
1770 : : case CFG_METHOD_53:
1771 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_51;
1772 : 0 : break;
1773 : 0 : case CFG_METHOD_54:
1774 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_54;
1775 : 0 : break;
1776 : 0 : case CFG_METHOD_55:
1777 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_55;
1778 : 0 : break;
1779 : 0 : case CFG_METHOD_56:
1780 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_56;
1781 : 0 : break;
1782 : 0 : case CFG_METHOD_57:
1783 : : case CFG_METHOD_59:
1784 : : case CFG_METHOD_61:
1785 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_57;
1786 : 0 : break;
1787 : 0 : case CFG_METHOD_58:
1788 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_58;
1789 : 0 : break;
1790 : 0 : case CFG_METHOD_60:
1791 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_60;
1792 : 0 : break;
1793 : 0 : case CFG_METHOD_70:
1794 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_70;
1795 : 0 : break;
1796 : 0 : case CFG_METHOD_71:
1797 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_71;
1798 : 0 : break;
1799 : 0 : case CFG_METHOD_91:
1800 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_91;
1801 : 0 : break;
1802 : : }
1803 : :
1804 [ # # ]: 0 : if (hw->HwIcVerUnknown) {
1805 : 0 : hw->NotWrRamCodeToMicroP = TRUE;
1806 : 0 : hw->NotWrMcuPatchCode = TRUE;
1807 : : }
1808 : :
1809 [ # # ]: 0 : if (rtl_is_8125(hw)) {
1810 : 0 : hw->HwSuppMacMcuVer = 2;
1811 : 0 : hw->MacMcuPageSize = RTL_MAC_MCU_PAGE_SIZE;
1812 : 0 : hw->mcu_pme_setting = rtl_mac_ocp_read(hw, 0xE00A);
1813 : : }
1814 : :
1815 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_70)
1816 : 0 : hw->EnableRss = 1;
1817 : : else
1818 : 0 : hw->EnableRss = 0;
1819 : :
1820 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_49 || hw->mcfg == CFG_METHOD_52) {
1821 [ # # ]: 0 : if ((rtl_mac_ocp_read(hw, 0xD442) & BIT_5) &&
1822 [ # # ]: 0 : (rtl_mdio_direct_read_phy_ocp(hw, 0xD068) & BIT_1))
1823 : 0 : hw->RequirePhyMdiSwapPatch = TRUE;
1824 : : }
1825 : :
1826 [ # # # # : 0 : switch (hw->mcfg) {
# ]
1827 : 0 : case CFG_METHOD_48:
1828 : : case CFG_METHOD_49:
1829 : : case CFG_METHOD_52:
1830 : 0 : hw->HwSuppIntMitiVer = 3;
1831 : 0 : break;
1832 : 0 : case CFG_METHOD_50:
1833 : : case CFG_METHOD_51:
1834 : : case CFG_METHOD_53:
1835 : 0 : hw->HwSuppIntMitiVer = 4;
1836 : 0 : break;
1837 : 0 : case CFG_METHOD_54:
1838 : : case CFG_METHOD_55:
1839 : : case CFG_METHOD_56:
1840 : : case CFG_METHOD_57:
1841 : : case CFG_METHOD_58:
1842 : : case CFG_METHOD_59:
1843 : : case CFG_METHOD_60:
1844 : : case CFG_METHOD_61:
1845 : : case CFG_METHOD_91:
1846 : 0 : hw->HwSuppIntMitiVer = 6;
1847 : 0 : break;
1848 : 0 : case CFG_METHOD_70:
1849 : : case CFG_METHOD_71:
1850 : 0 : hw->HwSuppIntMitiVer = 5;
1851 : 0 : break;
1852 : : }
1853 : :
1854 [ # # ]: 0 : switch (hw->mcfg) {
1855 : 0 : case CFG_METHOD_70:
1856 : : case CFG_METHOD_71:
1857 : : case CFG_METHOD_91:
1858 : 0 : hw->HwSuppRxDescType = RX_DESC_RING_TYPE_4;
1859 : 0 : hw->RxDescLength = RX_DESC_LEN_TYPE_4;
1860 : 0 : break;
1861 : 0 : default:
1862 : 0 : hw->HwSuppRxDescType = RX_DESC_RING_TYPE_1;
1863 : 0 : hw->RxDescLength = RX_DESC_LEN_TYPE_1;
1864 : 0 : break;
1865 : : }
1866 : :
1867 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_91) {
1868 : 0 : tmp = (u8)rtl_mac_ocp_read(hw, 0xD006);
1869 [ # # ]: 0 : if (tmp == 0x07)
1870 : 0 : hw->HwFiberModeVer = FIBER_MODE_RTL8127ATF;
1871 : : }
1872 : :
1873 : 0 : rtl_set_link_option(hw, autoneg_mode, speed_mode, duplex_mode, rtl_fc_full);
1874 : :
1875 : 0 : hw->mtu = RTL_DEFAULT_MTU;
1876 : :
1877 : 0 : hw->function = pci_dev->addr.function;
1878 : 0 : }
1879 : :
1880 : : static void
1881 : 0 : rtl_exit_realwow(struct rtl_hw *hw)
1882 : : {
1883 : : u32 csi_tmp;
1884 : :
1885 : : /* Disable realwow function */
1886 [ # # ]: 0 : if (rtl_is_8125(hw)) {
1887 : 0 : rtl_mac_ocp_write(hw, 0xC0BC, 0x00FF);
1888 [ # # ]: 0 : } else if (hw->mcfg == CFG_METHOD_21 || hw->mcfg == CFG_METHOD_22) {
1889 : 0 : RTL_W32(hw, MACOCP, 0x605E0000);
1890 : 0 : RTL_W32(hw, MACOCP, (0xE05E << 16) |
1891 : : (RTL_R32(hw, MACOCP) & 0xFFFE));
1892 : 0 : RTL_W32(hw, MACOCP, 0xE9720000);
1893 : 0 : RTL_W32(hw, MACOCP, 0xF2140010);
1894 [ # # ]: 0 : } else if (hw->mcfg == CFG_METHOD_26) {
1895 : 0 : RTL_W32(hw, MACOCP, 0xE05E00FF);
1896 : 0 : RTL_W32(hw, MACOCP, 0xE9720000);
1897 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1898 : : }
1899 : :
1900 [ # # # # ]: 0 : switch (hw->mcfg) {
1901 : 0 : case CFG_METHOD_21:
1902 : : case CFG_METHOD_22:
1903 : 0 : rtl_eri_write(hw, 0x174, 2, 0x0000, ERIAR_ExGMAC);
1904 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1905 : 0 : break;
1906 : 0 : case CFG_METHOD_24:
1907 : : case CFG_METHOD_25:
1908 : : case CFG_METHOD_26:
1909 : : case CFG_METHOD_28:
1910 : : case CFG_METHOD_31:
1911 : : case CFG_METHOD_32:
1912 : : case CFG_METHOD_33:
1913 : : case CFG_METHOD_34:
1914 : 0 : rtl_eri_write(hw, 0x174, 2, 0x00FF, ERIAR_ExGMAC);
1915 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1916 : 0 : break;
1917 : 0 : case CFG_METHOD_29:
1918 : : case CFG_METHOD_30:
1919 : : case CFG_METHOD_35:
1920 : : case CFG_METHOD_36:
1921 : : case CFG_METHOD_37:
1922 : 0 : csi_tmp = rtl_eri_read(hw, 0x174, 2, ERIAR_ExGMAC);
1923 : 0 : csi_tmp &= ~BIT_8;
1924 : 0 : csi_tmp |= BIT_15;
1925 : 0 : rtl_eri_write(hw, 0x174, 2, csi_tmp, ERIAR_ExGMAC);
1926 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1927 : 0 : break;
1928 : : }
1929 : 0 : }
1930 : :
1931 : : static void
1932 : : rtl_disable_now_is_oob(struct rtl_hw *hw)
1933 : : {
1934 [ # # ]: 0 : if (hw->HwSuppNowIsOobVer == 1)
1935 : 0 : RTL_W8(hw, MCUCmd_reg, RTL_R8(hw, MCUCmd_reg) & ~Now_is_oob);
1936 : : }
1937 : :
1938 : : static void
1939 : : rtl_wait_ll_share_fifo_ready(struct rtl_hw *hw)
1940 : : {
1941 : : int i;
1942 : :
1943 [ # # # # ]: 0 : for (i = 0; i < 10; i++) {
1944 : 0 : rte_delay_us(100);
1945 [ # # # # ]: 0 : if (RTL_R16(hw, 0xD2) & BIT_9)
1946 : : break;
1947 : : }
1948 : : }
1949 : :
1950 : : static void
1951 : 0 : rtl8168_switch_to_sgmii_mode(struct rtl_hw *hw)
1952 : : {
1953 : 0 : rtl_mac_ocp_write(hw, 0xEB00, 0x2);
1954 : 0 : rtl8168_set_mcu_ocp_bit(hw, 0xEB16, BIT_1);
1955 : 0 : }
1956 : :
1957 : : static void
1958 : 0 : rtl_exit_oob(struct rtl_hw *hw)
1959 : : {
1960 : : u16 data16;
1961 : :
1962 : : rtl_disable_rx_packet_filter(hw);
1963 : :
1964 [ # # ]: 0 : if (HW_SUPP_SERDES_PHY(hw)) {
1965 [ # # ]: 0 : if (hw->HwSuppSerDesPhyVer == 1)
1966 : 0 : rtl8168_switch_to_sgmii_mode(hw);
1967 : : }
1968 : :
1969 [ # # ]: 0 : if (HW_DASH_SUPPORT_DASH(hw)) {
1970 : 0 : rtl_driver_start(hw);
1971 : 0 : rtl_dash2_disable_txrx(hw);
1972 : : }
1973 : :
1974 : 0 : rtl_exit_realwow(hw);
1975 : :
1976 : 0 : rtl_nic_reset(hw);
1977 : :
1978 : : rtl_disable_now_is_oob(hw);
1979 : :
1980 : 0 : data16 = rtl_mac_ocp_read(hw, 0xE8DE) & ~BIT_14;
1981 : 0 : rtl_mac_ocp_write(hw, 0xE8DE, data16);
1982 : : rtl_wait_ll_share_fifo_ready(hw);
1983 : :
1984 [ # # ]: 0 : if (rtl_is_8125(hw)) {
1985 : 0 : rtl_mac_ocp_write(hw, 0xC0AA, 0x07D0);
1986 : :
1987 : 0 : rtl_mac_ocp_write(hw, 0xC0A6, 0x01B5);
1988 : :
1989 : 0 : rtl_mac_ocp_write(hw, 0xC01E, 0x5555);
1990 : :
1991 : : } else {
1992 : 0 : data16 = rtl_mac_ocp_read(hw, 0xE8DE) | BIT_15;
1993 : 0 : rtl_mac_ocp_write(hw, 0xE8DE, data16);
1994 : : }
1995 : :
1996 : : rtl_wait_ll_share_fifo_ready(hw);
1997 : 0 : }
1998 : :
1999 : : static void
2000 : 0 : rtl_disable_ups(struct rtl_hw *hw)
2001 : : {
2002 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_29 && hw->mcfg <= CFG_METHOD_36)
2003 : 0 : rtl_mac_ocp_write(hw, 0xD400,
2004 : 0 : rtl_mac_ocp_read(hw, 0xD400) & ~BIT_0);
2005 [ # # ]: 0 : else if (rtl_is_8125(hw))
2006 : 0 : rtl_mac_ocp_write(hw, 0xD40A,
2007 : 0 : rtl_mac_ocp_read(hw, 0xD40A) & ~BIT_4);
2008 : 0 : }
2009 : :
2010 : : static void
2011 : 0 : rtl_disable_ocp_phy_power_saving(struct rtl_hw *hw)
2012 : : {
2013 : : u16 val;
2014 : :
2015 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_25 && hw->mcfg <= CFG_METHOD_37) {
2016 : 0 : val = rtl_mdio_real_read_phy_ocp(hw, 0x0C41, 0x13);
2017 [ # # ]: 0 : if (val != 0x0500) {
2018 : 0 : rtl_set_phy_mcu_patch_request(hw);
2019 : 0 : rtl_mdio_real_write_phy_ocp(hw, 0x0C41, 0x13, 0x0000);
2020 : 0 : rtl_mdio_real_write_phy_ocp(hw, 0x0C41, 0x13, 0x0500);
2021 : 0 : rtl_clear_phy_mcu_patch_request(hw);
2022 : : }
2023 [ # # ]: 0 : } else if (hw->mcfg == CFG_METHOD_48 || hw->mcfg == CFG_METHOD_49 ||
2024 : : hw->mcfg == CFG_METHOD_52) {
2025 : 0 : val = rtl_mdio_direct_read_phy_ocp(hw, 0xC416);
2026 [ # # ]: 0 : if (val != 0x0050) {
2027 : 0 : rtl_set_phy_mcu_patch_request(hw);
2028 : 0 : rtl_mdio_direct_write_phy_ocp(hw, 0xC416, 0x0000);
2029 : 0 : rtl_mdio_direct_write_phy_ocp(hw, 0xC416, 0x0500);
2030 : 0 : rtl_clear_phy_mcu_patch_request(hw);
2031 : : }
2032 : : }
2033 : 0 : }
2034 : :
2035 : : static void
2036 : 0 : rtl8168_disable_dma_agg(struct rtl_hw *hw)
2037 : : {
2038 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_29 && hw->mcfg <= CFG_METHOD_37) {
2039 : 0 : rtl_mac_ocp_write(hw, 0xE63E, rtl_mac_ocp_read(hw, 0xE63E) &
2040 : : ~(BIT_3 | BIT_2 | BIT_1));
2041 : 0 : rtl_mac_ocp_write(hw, 0xE63E,
2042 : 0 : rtl_mac_ocp_read(hw, 0xE63E) | (BIT_0));
2043 : 0 : rtl_mac_ocp_write(hw, 0xE63E,
2044 : 0 : rtl_mac_ocp_read(hw, 0xE63E) & ~(BIT_0));
2045 : 0 : rtl_mac_ocp_write(hw, 0xC094, 0x0);
2046 : 0 : rtl_mac_ocp_write(hw, 0xC09E, 0x0);
2047 : : }
2048 : 0 : }
2049 : :
2050 : : static void
2051 : 0 : rtl_hw_init(struct rtl_hw *hw)
2052 : : {
2053 : : u32 csi_tmp;
2054 : :
2055 : : /* Disable aspm clkreq internal */
2056 : : rtl_enable_force_clkreq(hw, 0);
2057 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
2058 : :
2059 : 0 : rtl_disable_ups(hw);
2060 : :
2061 : : /* Disable DMA aggregation */
2062 : 0 : rtl8168_disable_dma_agg(hw);
2063 : :
2064 : 0 : hw->hw_ops.hw_mac_mcu_config(hw);
2065 : :
2066 : : /* Disable ocp phy power saving */
2067 : 0 : rtl_disable_ocp_phy_power_saving(hw);
2068 : :
2069 : : /* Set PCIE uncorrectable error status mask pcie 0x108 */
2070 : 0 : csi_tmp = rtl_csi_read(hw, 0x108);
2071 : 0 : csi_tmp |= BIT_20;
2072 : 0 : rtl_csi_write(hw, 0x108, csi_tmp);
2073 : :
2074 : : /* MCU PME setting */
2075 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_21 && hw->mcfg <= CFG_METHOD_24) {
2076 : 0 : csi_tmp = rtl_eri_read(hw, 0x1AB, 1, ERIAR_ExGMAC);
2077 : 0 : csi_tmp |= (BIT_2 | BIT_3 | BIT_4 | BIT_5 | BIT_6 | BIT_7);
2078 : 0 : rtl_eri_write(hw, 0x1AB, 1, csi_tmp, ERIAR_ExGMAC);
2079 [ # # ]: 0 : } else if (hw->mcfg == CFG_METHOD_25 ||
2080 : : (hw->mcfg >= CFG_METHOD_27 && hw->mcfg <= CFG_METHOD_37)) {
2081 : 0 : csi_tmp = rtl_eri_read(hw, 0x1AB, 1, ERIAR_ExGMAC);
2082 : 0 : csi_tmp |= (BIT_3 | BIT_6);
2083 : 0 : rtl_eri_write(hw, 0x1AB, 1, csi_tmp, ERIAR_ExGMAC);
2084 : : }
2085 : 0 : }
2086 : :
2087 : : void
2088 : 0 : rtl_hw_initialize(struct rtl_hw *hw, struct rte_pci_device *pci_dev)
2089 : : {
2090 : 0 : rtl_init_software_variable(hw, pci_dev);
2091 : :
2092 : 0 : rtl_exit_oob(hw);
2093 : :
2094 : 0 : rtl_hw_init(hw);
2095 : :
2096 : 0 : rtl_nic_reset(hw);
2097 : 0 : }
2098 : :
2099 : : static void
2100 : : rtl8125_get_mac_version_v2(struct rtl_hw *hw)
2101 : : {
2102 : : u32 reg, val32;
2103 : : u32 ic_version_id;
2104 : :
2105 : 0 : val32 = RTL_R32(hw, TxConfigV2);
2106 : 0 : reg = val32 & 0x7fffffc0;
2107 : 0 : ic_version_id = val32 & 0x3f;
2108 : :
2109 : : RTE_ASSERT(val32 != UINT_MAX &&
2110 : : (val32 & RTL_R32(hw, TxConfig) & 0x7c800000) == 0x7c800000);
2111 : :
2112 [ # # ]: 0 : if (val32 == UINT_MAX)
2113 : : return;
2114 : :
2115 [ # # ]: 0 : switch (reg) {
2116 : 0 : case 0x00000000:
2117 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2118 : 0 : hw->mcfg = CFG_METHOD_60;
2119 : : } else {
2120 : 0 : hw->mcfg = CFG_METHOD_60;
2121 : 0 : hw->HwIcVerUnknown = TRUE;
2122 : : }
2123 : : break;
2124 : : default:
2125 : : break;
2126 : : }
2127 : : }
2128 : :
2129 : : void
2130 : 0 : rtl_get_mac_version(struct rtl_hw *hw, struct rte_pci_device *pci_dev)
2131 : : {
2132 : : u32 reg, val32;
2133 : : u32 ic_version_id;
2134 : :
2135 : 0 : val32 = RTL_R32(hw, TxConfig);
2136 : 0 : reg = val32 & 0x7c800000;
2137 : 0 : ic_version_id = val32 & 0x00700000;
2138 : :
2139 : 0 : hw->mcfg = CFG_METHOD_DEFAULT;
2140 : :
2141 : : RTE_ASSERT(val32 != UINT_MAX);
2142 : :
2143 [ # # ]: 0 : if (val32 == UINT_MAX)
2144 : 0 : goto exit;
2145 : :
2146 [ # # # # : 0 : switch (reg) {
# # # # #
# # # # #
# # # # #
# # # # #
# # ]
2147 : 0 : case 0x30000000:
2148 : 0 : hw->mcfg = CFG_METHOD_1;
2149 : 0 : break;
2150 : 0 : case 0x38000000:
2151 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2152 : 0 : hw->mcfg = CFG_METHOD_2;
2153 [ # # ]: 0 : } else if (ic_version_id == 0x00500000) {
2154 : 0 : hw->mcfg = CFG_METHOD_3;
2155 : : } else {
2156 : 0 : hw->mcfg = CFG_METHOD_3;
2157 : 0 : hw->HwIcVerUnknown = TRUE;
2158 : : }
2159 : : break;
2160 : 0 : case 0x3C000000:
2161 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2162 : 0 : hw->mcfg = CFG_METHOD_4;
2163 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2164 : 0 : hw->mcfg = CFG_METHOD_5;
2165 [ # # ]: 0 : } else if (ic_version_id == 0x00400000) {
2166 : 0 : hw->mcfg = CFG_METHOD_6;
2167 : : } else {
2168 : 0 : hw->mcfg = CFG_METHOD_6;
2169 : 0 : hw->HwIcVerUnknown = TRUE;
2170 : : }
2171 : : break;
2172 : 0 : case 0x3C800000:
2173 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2174 : 0 : hw->mcfg = CFG_METHOD_7;
2175 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2176 : 0 : hw->mcfg = CFG_METHOD_8;
2177 : : } else {
2178 : 0 : hw->mcfg = CFG_METHOD_8;
2179 : 0 : hw->HwIcVerUnknown = TRUE;
2180 : : }
2181 : : break;
2182 : 0 : case 0x28000000:
2183 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2184 : 0 : hw->mcfg = CFG_METHOD_9;
2185 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2186 : 0 : hw->mcfg = CFG_METHOD_10;
2187 : : } else {
2188 : 0 : hw->mcfg = CFG_METHOD_10;
2189 : 0 : hw->HwIcVerUnknown = TRUE;
2190 : : }
2191 : : break;
2192 : 0 : case 0x28800000:
2193 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2194 : 0 : hw->mcfg = CFG_METHOD_11;
2195 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2196 : 0 : hw->mcfg = CFG_METHOD_12;
2197 : 0 : RTL_W32(hw, 0xD0, RTL_R32(hw, 0xD0) | 0x00020000);
2198 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2199 : 0 : hw->mcfg = CFG_METHOD_13;
2200 : : } else {
2201 : 0 : hw->mcfg = CFG_METHOD_13;
2202 : 0 : hw->HwIcVerUnknown = TRUE;
2203 : : }
2204 : : break;
2205 : 0 : case 0x2C000000:
2206 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2207 : 0 : hw->mcfg = CFG_METHOD_14;
2208 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2209 : 0 : hw->mcfg = CFG_METHOD_15;
2210 : : } else {
2211 : 0 : hw->mcfg = CFG_METHOD_15;
2212 : 0 : hw->HwIcVerUnknown = TRUE;
2213 : : }
2214 : : break;
2215 : 0 : case 0x2C800000:
2216 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2217 : 0 : hw->mcfg = CFG_METHOD_16;
2218 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2219 : 0 : hw->mcfg = CFG_METHOD_17;
2220 : : } else {
2221 : 0 : hw->mcfg = CFG_METHOD_17;
2222 : 0 : hw->HwIcVerUnknown = TRUE;
2223 : : }
2224 : : break;
2225 : 0 : case 0x48000000:
2226 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2227 : 0 : hw->mcfg = CFG_METHOD_18;
2228 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2229 : 0 : hw->mcfg = CFG_METHOD_19;
2230 : : } else {
2231 : 0 : hw->mcfg = CFG_METHOD_19;
2232 : 0 : hw->HwIcVerUnknown = TRUE;
2233 : : }
2234 : : break;
2235 : 0 : case 0x48800000:
2236 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2237 : 0 : hw->mcfg = CFG_METHOD_20;
2238 : : } else {
2239 : 0 : hw->mcfg = CFG_METHOD_20;
2240 : 0 : hw->HwIcVerUnknown = TRUE;
2241 : : }
2242 : : break;
2243 : 0 : case 0x4C000000:
2244 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2245 : 0 : hw->mcfg = CFG_METHOD_21;
2246 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2247 : 0 : hw->mcfg = CFG_METHOD_22;
2248 : : } else {
2249 : 0 : hw->mcfg = CFG_METHOD_22;
2250 : 0 : hw->HwIcVerUnknown = TRUE;
2251 : : }
2252 : : break;
2253 : 0 : case 0x50000000:
2254 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2255 : 0 : hw->mcfg = CFG_METHOD_23;
2256 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2257 : 0 : hw->mcfg = CFG_METHOD_27;
2258 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2259 : 0 : hw->mcfg = CFG_METHOD_28;
2260 : : } else {
2261 : 0 : hw->mcfg = CFG_METHOD_28;
2262 : 0 : hw->HwIcVerUnknown = TRUE;
2263 : : }
2264 : : break;
2265 : 0 : case 0x50800000:
2266 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2267 : 0 : hw->mcfg = CFG_METHOD_24;
2268 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2269 : 0 : hw->mcfg = CFG_METHOD_25;
2270 : : } else {
2271 : 0 : hw->mcfg = CFG_METHOD_25;
2272 : 0 : hw->HwIcVerUnknown = TRUE;
2273 : : }
2274 : : break;
2275 : 0 : case 0x5C800000:
2276 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2277 : 0 : hw->mcfg = CFG_METHOD_26;
2278 : : } else {
2279 : 0 : hw->mcfg = CFG_METHOD_26;
2280 : 0 : hw->HwIcVerUnknown = TRUE;
2281 : : }
2282 : : break;
2283 : 0 : case 0x54000000:
2284 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2285 : 0 : hw->mcfg = CFG_METHOD_29;
2286 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2287 : 0 : hw->mcfg = CFG_METHOD_30;
2288 : : } else {
2289 : 0 : hw->mcfg = CFG_METHOD_30;
2290 : 0 : hw->HwIcVerUnknown = TRUE;
2291 : : }
2292 : :
2293 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_30) {
2294 [ # # ]: 0 : if ((rtl_mac_ocp_read(hw, 0xD006) & 0xFF00) == 0x0100)
2295 : 0 : hw->mcfg = CFG_METHOD_35;
2296 [ # # ]: 0 : else if ((rtl_mac_ocp_read(hw, 0xD006) & 0xFF00) == 0x0300)
2297 : 0 : hw->mcfg = CFG_METHOD_36;
2298 : : }
2299 : : break;
2300 : 0 : case 0x6C000000:
2301 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2302 : 0 : hw->mcfg = CFG_METHOD_37;
2303 : : } else {
2304 : 0 : hw->mcfg = CFG_METHOD_37;
2305 : 0 : hw->HwIcVerUnknown = TRUE;
2306 : : }
2307 : : break;
2308 : 0 : case 0x54800000:
2309 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2310 : 0 : hw->mcfg = CFG_METHOD_31;
2311 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2312 : 0 : hw->mcfg = CFG_METHOD_32;
2313 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2314 : 0 : hw->mcfg = CFG_METHOD_33;
2315 [ # # ]: 0 : } else if (ic_version_id == 0x00400000) {
2316 : 0 : hw->mcfg = CFG_METHOD_34;
2317 : : } else {
2318 : 0 : hw->mcfg = CFG_METHOD_34;
2319 : 0 : hw->HwIcVerUnknown = TRUE;
2320 : : }
2321 : : break;
2322 : 0 : case 0x60800000:
2323 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2324 : 0 : hw->mcfg = CFG_METHOD_48;
2325 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2326 : 0 : hw->mcfg = CFG_METHOD_49;
2327 : : } else {
2328 : 0 : hw->mcfg = CFG_METHOD_49;
2329 : 0 : hw->HwIcVerUnknown = TRUE;
2330 : : }
2331 : : break;
2332 : 0 : case 0x64000000:
2333 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2334 : 0 : hw->mcfg = CFG_METHOD_50;
2335 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2336 : 0 : hw->mcfg = CFG_METHOD_51;
2337 : : } else {
2338 : 0 : hw->mcfg = CFG_METHOD_51;
2339 : 0 : hw->HwIcVerUnknown = TRUE;
2340 : : }
2341 : : break;
2342 : 0 : case 0x68000000:
2343 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2344 : 0 : hw->mcfg = CFG_METHOD_54;
2345 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2346 : 0 : hw->mcfg = CFG_METHOD_55;
2347 : : } else {
2348 : 0 : hw->mcfg = CFG_METHOD_55;
2349 : 0 : hw->HwIcVerUnknown = TRUE;
2350 : : }
2351 : : break;
2352 : 0 : case 0x68800000:
2353 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2354 : 0 : hw->mcfg = CFG_METHOD_56;
2355 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2356 : 0 : hw->mcfg = CFG_METHOD_57;
2357 [ # # ]: 0 : } else if (ic_version_id == 0x200000) {
2358 : 0 : hw->mcfg = CFG_METHOD_61;
2359 [ # # ]: 0 : } else if (ic_version_id == 0x300000) {
2360 : 0 : hw->mcfg = CFG_METHOD_60;
2361 : : } else {
2362 : 0 : hw->mcfg = CFG_METHOD_61;
2363 : 0 : hw->HwIcVerUnknown = TRUE;
2364 : : }
2365 : : break;
2366 : 0 : case 0x70800000:
2367 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2368 : 0 : hw->mcfg = CFG_METHOD_58;
2369 : : } else {
2370 : 0 : hw->mcfg = CFG_METHOD_58;
2371 : 0 : hw->HwIcVerUnknown = TRUE;
2372 : : }
2373 : : break;
2374 : 0 : case 0x64800000:
2375 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2376 : : hw->mcfg = CFG_METHOD_DEFAULT;
2377 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2378 : 0 : hw->mcfg = CFG_METHOD_70;
2379 [ # # ]: 0 : } else if (ic_version_id == 0x200000) {
2380 : 0 : hw->mcfg = CFG_METHOD_71;
2381 : : } else {
2382 : 0 : hw->mcfg = CFG_METHOD_71;
2383 : 0 : hw->HwIcVerUnknown = TRUE;
2384 : : }
2385 : : break;
2386 : 0 : case 0x6C800000:
2387 [ # # ]: 0 : if (ic_version_id == 0x100000) {
2388 : 0 : hw->mcfg = CFG_METHOD_91;
2389 : : } else {
2390 : 0 : hw->mcfg = CFG_METHOD_91;
2391 : 0 : hw->HwIcVerUnknown = TRUE;
2392 : : }
2393 : : break;
2394 : : case 0x7C800000:
2395 : : rtl8125_get_mac_version_v2(hw);
2396 : : break;
2397 : : default:
2398 : : break;
2399 : : }
2400 : :
2401 : 0 : exit:
2402 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_DEFAULT) {
2403 : 0 : PMD_INIT_LOG(NOTICE, "unknown chip version (%x)", reg);
2404 : 0 : hw->HwIcVerUnknown = TRUE;
2405 : : }
2406 : :
2407 [ # # ]: 0 : if (pci_dev->id.device_id == 0x8162) {
2408 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_49)
2409 : 0 : hw->mcfg = CFG_METHOD_52;
2410 [ # # ]: 0 : else if (hw->mcfg == CFG_METHOD_51)
2411 : 0 : hw->mcfg = CFG_METHOD_53;
2412 [ # # ]: 0 : else if (hw->mcfg == CFG_METHOD_57)
2413 : 0 : hw->mcfg = CFG_METHOD_59;
2414 : : }
2415 : 0 : }
2416 : :
2417 : : int
2418 : 0 : rtl_get_mac_address(struct rtl_hw *hw, struct rte_ether_addr *ea)
2419 : : {
2420 : : u8 mac_addr[RTE_ETHER_ADDR_LEN] = {0};
2421 : :
2422 [ # # ]: 0 : if (rtl_is_8125(hw)) {
2423 : 0 : *(u32 *)&mac_addr[0] = RTL_R32(hw, BACKUP_ADDR0_8125);
2424 : 0 : *(u16 *)&mac_addr[4] = RTL_R16(hw, BACKUP_ADDR1_8125);
2425 : : } else {
2426 : 0 : *(u32 *)&mac_addr[0] = rtl_eri_read(hw, 0xE0, 4, ERIAR_ExGMAC);
2427 : 0 : *(u16 *)&mac_addr[4] = rtl_eri_read(hw, 0xE4, 2, ERIAR_ExGMAC);
2428 : : }
2429 : :
2430 : : rte_ether_addr_copy((struct rte_ether_addr *)mac_addr, ea);
2431 : :
2432 : 0 : return 0;
2433 : : }
2434 : :
2435 : : /* Puts an ethernet address into a receive address register. */
2436 : : void
2437 : 0 : rtl_rar_set(struct rtl_hw *hw, uint8_t *addr)
2438 : : {
2439 : : uint32_t rar_low = 0;
2440 : : uint32_t rar_high = 0;
2441 : :
2442 : 0 : rar_low = ((uint32_t)addr[0] | ((uint32_t)addr[1] << 8) |
2443 : 0 : ((uint32_t)addr[2] << 16) | ((uint32_t)addr[3] << 24));
2444 : :
2445 : 0 : rar_high = ((uint32_t)addr[4] | ((uint32_t)addr[5] << 8));
2446 : :
2447 : 0 : rtl_enable_cfg9346_write(hw);
2448 : :
2449 : 0 : RTL_W32(hw, MAC0, rar_low);
2450 : 0 : RTL_W32(hw, MAC4, rar_high);
2451 : :
2452 : 0 : rtl_disable_cfg9346_write(hw);
2453 : 0 : }
2454 : :
2455 : : void
2456 : 0 : rtl_get_tally_stats(struct rtl_hw *hw, struct rte_eth_stats *rte_stats)
2457 : : {
2458 : : struct rtl_counters *counters;
2459 : : uint64_t paddr;
2460 : : u32 cmd;
2461 : : u32 wait_cnt;
2462 : :
2463 : 0 : counters = hw->tally_vaddr;
2464 : 0 : paddr = hw->tally_paddr;
2465 [ # # ]: 0 : if (!counters)
2466 : : return;
2467 : :
2468 : 0 : RTL_W32(hw, CounterAddrHigh, (u64)paddr >> 32);
2469 : 0 : cmd = (u64)paddr & DMA_BIT_MASK(32);
2470 : 0 : RTL_W32(hw, CounterAddrLow, cmd);
2471 : 0 : RTL_W32(hw, CounterAddrLow, cmd | CounterDump);
2472 : :
2473 : : wait_cnt = 0;
2474 [ # # ]: 0 : while (RTL_R32(hw, CounterAddrLow) & CounterDump) {
2475 : 0 : rte_delay_us(10);
2476 : :
2477 : 0 : wait_cnt++;
2478 [ # # ]: 0 : if (wait_cnt > 20)
2479 : : break;
2480 : : }
2481 : :
2482 : : /* RX errors */
2483 : 0 : rte_stats->imissed = rte_le_to_cpu_64(counters->rx_missed);
2484 : 0 : rte_stats->ierrors = rte_le_to_cpu_64(counters->rx_errors);
2485 : :
2486 : : /* TX errors */
2487 : 0 : rte_stats->oerrors = rte_le_to_cpu_64(counters->tx_errors);
2488 : :
2489 : 0 : rte_stats->ipackets = rte_le_to_cpu_64(counters->rx_packets);
2490 : 0 : rte_stats->opackets = rte_le_to_cpu_64(counters->tx_packets);
2491 : : }
2492 : :
2493 : : void
2494 : 0 : rtl_clear_tally_stats(struct rtl_hw *hw)
2495 : : {
2496 [ # # ]: 0 : if (!hw->tally_paddr)
2497 : : return;
2498 : :
2499 : 0 : RTL_W32(hw, CounterAddrHigh, (u64)hw->tally_paddr >> 32);
2500 : 0 : RTL_W32(hw, CounterAddrLow,
2501 : : ((u64)hw->tally_paddr & (DMA_BIT_MASK(32))) | CounterReset);
2502 : : }
2503 : :
2504 : : int
2505 : 0 : rtl_tally_init(struct rte_eth_dev *dev)
2506 : : {
2507 : 0 : struct rtl_adapter *adapter = RTL_DEV_PRIVATE(dev);
2508 : 0 : struct rtl_hw *hw = &adapter->hw;
2509 : : const struct rte_memzone *mz;
2510 : :
2511 : 0 : mz = rte_eth_dma_zone_reserve(dev, "tally_counters", 0,
2512 : 0 : sizeof(struct rtl_counters), 64, rte_socket_id());
2513 [ # # ]: 0 : if (mz == NULL)
2514 : : return -ENOMEM;
2515 : :
2516 : 0 : hw->tally_vaddr = mz->addr;
2517 : 0 : hw->tally_paddr = mz->iova;
2518 : :
2519 : : /* Fill tally addrs */
2520 : 0 : RTL_W32(hw, CounterAddrHigh, (u64)hw->tally_paddr >> 32);
2521 : 0 : RTL_W32(hw, CounterAddrLow, (u64)hw->tally_paddr & (DMA_BIT_MASK(32)));
2522 : :
2523 : : /* Reset the hw statistics */
2524 : 0 : rtl_clear_tally_stats(hw);
2525 : :
2526 : 0 : return 0;
2527 : : }
2528 : :
2529 : : void
2530 : 0 : rtl_tally_free(struct rte_eth_dev *dev)
2531 : : {
2532 : 0 : rte_eth_dma_zone_free(dev, "tally_counters", 0);
2533 : 0 : }
2534 : :
2535 : : bool
2536 : 0 : rtl_is_8125(struct rtl_hw *hw)
2537 : : {
2538 : 0 : return hw->mcfg >= CFG_METHOD_48;
2539 : : }
2540 : :
2541 : : u64
2542 : 0 : rtl_get_hw_mcu_patch_code_ver(struct rtl_hw *hw)
2543 : : {
2544 : : u64 ver;
2545 : : int i;
2546 : :
2547 : : /* Switch to page 2 */
2548 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 2);
2549 : :
2550 : : ver = 0;
2551 [ # # ]: 0 : for (i = 0; i < 8; i += 2) {
2552 : 0 : ver <<= 16;
2553 : 0 : ver |= rtl_mac_ocp_read(hw, 0xF9F8 + i);
2554 : : }
2555 : :
2556 : : /* Switch back to page 0 */
2557 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 0);
2558 : :
2559 : 0 : return ver;
2560 : : }
2561 : :
2562 : : u64
2563 : 0 : rtl_get_bin_mcu_patch_code_ver(const u16 *entry, u16 entry_cnt)
2564 : : {
2565 : : u64 ver;
2566 : : int i;
2567 : :
2568 [ # # # # ]: 0 : if (!entry || entry_cnt == 0 || entry_cnt < 4)
2569 : : return 0;
2570 : :
2571 : : ver = 0;
2572 [ # # ]: 0 : for (i = 0; i < 4; i++) {
2573 : 0 : ver <<= 16;
2574 : 0 : ver |= entry[entry_cnt - 4 + i];
2575 : : }
2576 : :
2577 : : return ver;
2578 : : }
|
