Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #ifndef _IAVF_RXTX_H_
6 : : #define _IAVF_RXTX_H_
7 : :
8 : : /* IAVF does not support 16-byte descriptors */
9 : : #ifdef RTE_NET_INTEL_USE_16BYTE_DESC
10 : : #undef RTE_NET_INTEL_USE_16BYTE_DESC
11 : : #endif
12 : :
13 : : #include "../common/rx.h"
14 : : #include "../common/tx.h"
15 : :
16 : : /* In QLEN must be whole number of 32 descriptors. */
17 : : #define IAVF_ALIGN_RING_DESC 32
18 : : #define IAVF_MIN_RING_DESC 64
19 : : #define IAVF_MAX_RING_DESC 4096
20 : : #define IAVF_DMA_MEM_ALIGN 4096
21 : : /* Base address of the HW descriptor ring should be 128B aligned. */
22 : : #define IAVF_RING_BASE_ALIGN 128
23 : :
24 : : /* used for Rx Bulk Allocate */
25 : : #define IAVF_RX_MAX_BURST CI_RX_MAX_BURST
26 : :
27 : : /* Max data buffer size must be 16K - 128 bytes */
28 : : #define IAVF_RX_MAX_DATA_BUF_SIZE (16 * 1024 - 128)
29 : :
30 : : /* used for Vector PMD */
31 : : #define IAVF_VPMD_RX_BURST CI_VPMD_RX_BURST
32 : : #define IAVF_VPMD_TX_BURST 32
33 : : #define IAVF_VPMD_RXQ_REARM_THRESH CI_VPMD_RX_REARM_THRESH
34 : : #define IAVF_VPMD_DESCS_PER_LOOP CI_VPMD_DESCS_PER_LOOP
35 : : #define IAVF_VPMD_DESCS_PER_LOOP_WIDE CI_VPMD_DESCS_PER_LOOP_WIDE
36 : : #define IAVF_VPMD_TX_MAX_FREE_BUF 64
37 : :
38 : : /* basic scalar path */
39 : : #define IAVF_TX_SCALAR_OFFLOADS ( \
40 : : RTE_ETH_TX_OFFLOAD_VLAN_INSERT | \
41 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM | \
42 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM | \
43 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM | \
44 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM | \
45 : : RTE_ETH_TX_OFFLOAD_TCP_TSO | \
46 : : RTE_ETH_TX_OFFLOAD_UDP_TSO | \
47 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
48 : : RTE_ETH_TX_OFFLOAD_VXLAN_TNL_TSO | \
49 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT | \
50 : : RTE_ETH_TX_OFFLOAD_GRE_TNL_TSO | \
51 : : RTE_ETH_TX_OFFLOAD_IPIP_TNL_TSO | \
52 : : RTE_ETH_TX_OFFLOAD_GENEVE_TNL_TSO | \
53 : : RTE_ETH_TX_OFFLOAD_MULTI_SEGS | \
54 : : RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE | \
55 : : RTE_ETH_TX_OFFLOAD_SECURITY | \
56 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM)
57 : : /* basic vector path */
58 : : #define IAVF_TX_VECTOR_OFFLOADS RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE
59 : : /* offload vector path */
60 : : #define IAVF_TX_VECTOR_OFFLOAD_OFFLOADS ( \
61 : : IAVF_TX_VECTOR_OFFLOADS | \
62 : : RTE_ETH_TX_OFFLOAD_VLAN_INSERT | \
63 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM | \
64 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM | \
65 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM | \
66 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM)
67 : : /* offload vector path with context descriptor */
68 : : #define IAVF_TX_VECTOR_CTX_OFFLOAD_OFFLOADS ( \
69 : : IAVF_TX_VECTOR_OFFLOADS | \
70 : : IAVF_TX_VECTOR_OFFLOAD_OFFLOADS | \
71 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
72 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM | \
73 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT)
74 : :
75 : : /* basic scalar path */
76 : : #define IAVF_RX_SCALAR_OFFLOADS ( \
77 : : RTE_ETH_RX_OFFLOAD_VLAN_STRIP | \
78 : : RTE_ETH_RX_OFFLOAD_QINQ_STRIP | \
79 : : RTE_ETH_RX_OFFLOAD_IPV4_CKSUM | \
80 : : RTE_ETH_RX_OFFLOAD_UDP_CKSUM | \
81 : : RTE_ETH_RX_OFFLOAD_TCP_CKSUM | \
82 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
83 : : RTE_ETH_RX_OFFLOAD_SCATTER | \
84 : : RTE_ETH_RX_OFFLOAD_VLAN_FILTER | \
85 : : RTE_ETH_RX_OFFLOAD_VLAN_EXTEND | \
86 : : RTE_ETH_RX_OFFLOAD_RSS_HASH | \
87 : : RTE_ETH_RX_OFFLOAD_OUTER_UDP_CKSUM | \
88 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC)
89 : : /* scalar path that uses the flex rx desc */
90 : : #define IAVF_RX_SCALAR_FLEX_OFFLOADS ( \
91 : : IAVF_RX_SCALAR_OFFLOADS | \
92 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
93 : : RTE_ETH_RX_OFFLOAD_SECURITY)
94 : : /* basic vector paths */
95 : : #define IAVF_RX_VECTOR_OFFLOADS ( \
96 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC | \
97 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
98 : : RTE_ETH_RX_OFFLOAD_SCATTER)
99 : : /* vector paths that use the flex rx desc */
100 : : #define IAVF_RX_VECTOR_FLEX_OFFLOADS ( \
101 : : IAVF_RX_VECTOR_OFFLOADS | \
102 : : RTE_ETH_RX_OFFLOAD_SECURITY)
103 : : /* vector offload paths */
104 : : #define IAVF_RX_VECTOR_OFFLOAD_OFFLOADS ( \
105 : : IAVF_RX_VECTOR_OFFLOADS | \
106 : : RTE_ETH_RX_OFFLOAD_CHECKSUM | \
107 : : RTE_ETH_RX_OFFLOAD_SCTP_CKSUM | \
108 : : RTE_ETH_RX_OFFLOAD_VLAN | \
109 : : RTE_ETH_RX_OFFLOAD_RSS_HASH)
110 : : /* vector offload paths that use the flex rx desc */
111 : : #define IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS ( \
112 : : IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | \
113 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
114 : : RTE_ETH_RX_OFFLOAD_SECURITY)
115 : :
116 : : /**
117 : : * According to the vlan capabilities returned by the driver and FW, the vlan tci
118 : : * needs to be inserted to the L2TAG1 or L2TAG2 fields.
119 : : * If L2TAG1, it should be inserted to the L2TAG1 field in data desc.
120 : : * If L2TAG2, it should be inserted to the L2TAG2 field in ctx desc.
121 : : * Besides, tunneling parameters and other fields need be configured in ctx desc
122 : : * if the outer checksum offload is enabled.
123 : : */
124 : :
125 : : #define IAVF_VECTOR_PATH 0
126 : : #define IAVF_VECTOR_OFFLOAD_PATH 1
127 : : #define IAVF_VECTOR_CTX_OFFLOAD_PATH 2
128 : : #define IAVF_VECTOR_CTX_PATH 3
129 : :
130 : : #define DEFAULT_TX_RS_THRESH 32
131 : : #define DEFAULT_TX_FREE_THRESH 32
132 : :
133 : : #define IAVF_MIN_TSO_MSS 256
134 : : #define IAVF_MAX_TSO_MSS 9668
135 : : #define IAVF_TSO_MAX_SEG UINT8_MAX
136 : : #define IAVF_TX_MAX_MTU_SEG 8
137 : :
138 : : #define IAVF_TX_MIN_PKT_LEN 17
139 : :
140 : : #define IAVF_TX_OFFLOAD_MASK ( \
141 : : RTE_MBUF_F_TX_OUTER_IPV6 | \
142 : : RTE_MBUF_F_TX_OUTER_IPV4 | \
143 : : RTE_MBUF_F_TX_IPV6 | \
144 : : RTE_MBUF_F_TX_IPV4 | \
145 : : RTE_MBUF_F_TX_VLAN | \
146 : : RTE_MBUF_F_TX_IP_CKSUM | \
147 : : RTE_MBUF_F_TX_L4_MASK | \
148 : : RTE_MBUF_F_TX_TCP_SEG | \
149 : : RTE_MBUF_F_TX_UDP_SEG | \
150 : : RTE_MBUF_F_TX_TUNNEL_MASK | \
151 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
152 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | \
153 : : RTE_MBUF_F_TX_SEC_OFFLOAD)
154 : :
155 : : #define IAVF_TX_OFFLOAD_NOTSUP_MASK \
156 : : (RTE_MBUF_F_TX_OFFLOAD_MASK ^ IAVF_TX_OFFLOAD_MASK)
157 : :
158 : : #define IAVF_TX_LLDP_DYNFIELD "intel_pmd_dynfield_tx_lldp"
159 : : #define IAVF_CHECK_TX_LLDP(m) \
160 : : ((rte_pmd_iavf_tx_lldp_dynfield_offset > 0) && \
161 : : (*RTE_MBUF_DYNFIELD((m), \
162 : : rte_pmd_iavf_tx_lldp_dynfield_offset, \
163 : : uint8_t *)))
164 : :
165 : : extern uint64_t iavf_timestamp_dynflag;
166 : : extern int iavf_timestamp_dynfield_offset;
167 : : extern int rte_pmd_iavf_tx_lldp_dynfield_offset;
168 : :
169 : : typedef void (*iavf_rxd_to_pkt_fields_t)(struct ci_rx_queue *rxq,
170 : : struct rte_mbuf *mb,
171 : : volatile union ci_rx_flex_desc *rxdp);
172 : :
173 : : struct iavf_rxq_ops {
174 : : void (*release_mbufs)(struct ci_rx_queue *rxq);
175 : : };
176 : :
177 : : struct iavf_txq_ops {
178 : : void (*release_mbufs)(struct ci_tx_queue *txq);
179 : : };
180 : :
181 : :
182 : : struct iavf_rx_queue_stats {
183 : : uint64_t reserved;
184 : : struct iavf_ipsec_crypto_stats ipsec_crypto;
185 : : };
186 : :
187 : : /* Rx Flex Descriptor
188 : : * RxDID Profile ID 16-21
189 : : * Flex-field 0: RSS hash lower 16-bits
190 : : * Flex-field 1: RSS hash upper 16-bits
191 : : * Flex-field 2: Flow ID lower 16-bits
192 : : * Flex-field 3: Flow ID upper 16-bits
193 : : * Flex-field 4: AUX0
194 : : * Flex-field 5: AUX1
195 : : */
196 : : struct iavf_32b_rx_flex_desc_comms {
197 : : /* Qword 0 */
198 : : u8 rxdid;
199 : : u8 mir_id_umb_cast;
200 : : __le16 ptype_flexi_flags0;
201 : : __le16 pkt_len;
202 : : __le16 hdr_len_sph_flex_flags1;
203 : :
204 : : /* Qword 1 */
205 : : __le16 status_error0;
206 : : __le16 l2tag1;
207 : : __le32 rss_hash;
208 : :
209 : : /* Qword 2 */
210 : : __le16 status_error1;
211 : : u8 flexi_flags2;
212 : : u8 ts_low;
213 : : __le16 l2tag2_1st;
214 : : __le16 l2tag2_2nd;
215 : :
216 : : /* Qword 3 */
217 : : __le32 flow_id;
218 : : union {
219 : : struct {
220 : : __le16 aux0;
221 : : __le16 aux1;
222 : : } flex;
223 : : __le32 ts_high;
224 : : } flex_ts;
225 : : };
226 : :
227 : : /* Rx Flex Descriptor
228 : : * RxDID Profile ID 22-23 (swap Hash and FlowID)
229 : : * Flex-field 0: Flow ID lower 16-bits
230 : : * Flex-field 1: Flow ID upper 16-bits
231 : : * Flex-field 2: RSS hash lower 16-bits
232 : : * Flex-field 3: RSS hash upper 16-bits
233 : : * Flex-field 4: AUX0
234 : : * Flex-field 5: AUX1
235 : : */
236 : : struct iavf_32b_rx_flex_desc_comms_ovs {
237 : : /* Qword 0 */
238 : : u8 rxdid;
239 : : u8 mir_id_umb_cast;
240 : : __le16 ptype_flexi_flags0;
241 : : __le16 pkt_len;
242 : : __le16 hdr_len_sph_flex_flags1;
243 : :
244 : : /* Qword 1 */
245 : : __le16 status_error0;
246 : : __le16 l2tag1;
247 : : __le32 flow_id;
248 : :
249 : : /* Qword 2 */
250 : : __le16 status_error1;
251 : : u8 flexi_flags2;
252 : : u8 ts_low;
253 : : __le16 l2tag2_1st;
254 : : __le16 l2tag2_2nd;
255 : :
256 : : /* Qword 3 */
257 : : __le32 rss_hash;
258 : : union {
259 : : struct {
260 : : __le16 aux0;
261 : : __le16 aux1;
262 : : } flex;
263 : : __le32 ts_high;
264 : : } flex_ts;
265 : : };
266 : :
267 : : /* Rx Flex Descriptor
268 : : * RxDID Profile ID 24 Inline IPsec
269 : : * Flex-field 0: RSS hash lower 16-bits
270 : : * Flex-field 1: RSS hash upper 16-bits
271 : : * Flex-field 2: Flow ID lower 16-bits
272 : : * Flex-field 3: Flow ID upper 16-bits
273 : : * Flex-field 4: Inline IPsec SAID lower 16-bits
274 : : * Flex-field 5: Inline IPsec SAID upper 16-bits
275 : : */
276 : : struct iavf_32b_rx_flex_desc_comms_ipsec {
277 : : /* Qword 0 */
278 : : u8 rxdid;
279 : : u8 mir_id_umb_cast;
280 : : __le16 ptype_flexi_flags0;
281 : : __le16 pkt_len;
282 : : __le16 hdr_len_sph_flex_flags1;
283 : :
284 : : /* Qword 1 */
285 : : __le16 status_error0;
286 : : __le16 l2tag1;
287 : : __le32 rss_hash;
288 : :
289 : : /* Qword 2 */
290 : : __le16 status_error1;
291 : : u8 flexi_flags2;
292 : : u8 ts_low;
293 : : __le16 l2tag2_1st;
294 : : __le16 l2tag2_2nd;
295 : :
296 : : /* Qword 3 */
297 : : __le32 flow_id;
298 : : __le32 ipsec_said;
299 : : };
300 : :
301 : : enum iavf_rxtx_rel_mbufs_type {
302 : : IAVF_REL_MBUFS_DEFAULT = 0,
303 : : IAVF_REL_MBUFS_VEC = 1,
304 : : IAVF_REL_MBUFS_NEON_VEC = 2,
305 : : };
306 : :
307 : : /* Receive Flex Descriptor profile IDs: There are a total
308 : : * of 64 profiles where profile IDs 0/1 are for legacy; and
309 : : * profiles 2-63 are flex profiles that can be programmed
310 : : * with a specific metadata (profile 7 reserved for HW)
311 : : */
312 : : enum iavf_rxdid {
313 : : IAVF_RXDID_LEGACY_0 = 0,
314 : : IAVF_RXDID_LEGACY_1 = 1,
315 : : IAVF_RXDID_FLEX_NIC = 2,
316 : : IAVF_RXDID_FLEX_NIC_2 = 6,
317 : : IAVF_RXDID_HW = 7,
318 : : IAVF_RXDID_COMMS_GENERIC = 16,
319 : : IAVF_RXDID_COMMS_AUX_VLAN = 17,
320 : : IAVF_RXDID_COMMS_AUX_IPV4 = 18,
321 : : IAVF_RXDID_COMMS_AUX_IPV6 = 19,
322 : : IAVF_RXDID_COMMS_AUX_IPV6_FLOW = 20,
323 : : IAVF_RXDID_COMMS_AUX_TCP = 21,
324 : : IAVF_RXDID_COMMS_OVS_1 = 22,
325 : : IAVF_RXDID_COMMS_OVS_2 = 23,
326 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO = 24,
327 : : IAVF_RXDID_COMMS_AUX_IP_OFFSET = 25,
328 : : IAVF_RXDID_LAST = 63,
329 : : };
330 : :
331 : : enum iavf_rx_flex_desc_status_error_0_bits {
332 : : /* Note: These are predefined bit offsets */
333 : : IAVF_RX_FLEX_DESC_STATUS0_DD_S = 0,
334 : : IAVF_RX_FLEX_DESC_STATUS0_EOF_S,
335 : : IAVF_RX_FLEX_DESC_STATUS0_HBO_S,
336 : : IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S,
337 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S,
338 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S,
339 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S,
340 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S,
341 : : IAVF_RX_FLEX_DESC_STATUS0_LPBK_S,
342 : : IAVF_RX_FLEX_DESC_STATUS0_IPV6EXADD_S,
343 : : IAVF_RX_FLEX_DESC_STATUS0_RXE_S,
344 : : IAVF_RX_FLEX_DESC_STATUS0_CRCP_S,
345 : : IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S,
346 : : IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S,
347 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD0_VALID_S,
348 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD1_VALID_S,
349 : : IAVF_RX_FLEX_DESC_STATUS0_LAST /* this entry must be last!!! */
350 : : };
351 : :
352 : : enum iavf_rx_flex_desc_status_error_1_bits {
353 : : /* Note: These are predefined bit offsets */
354 : : /* Bits 3:0 are reserved for inline ipsec status */
355 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0 = 0,
356 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1,
357 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2,
358 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3,
359 : : IAVF_RX_FLEX_DESC_STATUS1_NAT_S,
360 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED,
361 : : /* [10:6] reserved */
362 : : IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S = 11,
363 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD2_VALID_S = 12,
364 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD3_VALID_S = 13,
365 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S = 14,
366 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S = 15,
367 : : IAVF_RX_FLEX_DESC_STATUS1_LAST /* this entry must be last!!! */
368 : : };
369 : :
370 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK ( \
371 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0) | \
372 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1) | \
373 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2) | \
374 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3))
375 : :
376 : : enum iavf_rx_flex_desc_ipsec_crypto_status {
377 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS = 0,
378 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS,
379 : : IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED,
380 : : IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL,
381 : : IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR,
382 : : /* Reserved */
383 : : IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR = 0xF
384 : : };
385 : :
386 : :
387 : :
388 : : #define IAVF_TXD_DATA_QW1_DTYPE_SHIFT (0)
389 : : #define IAVF_TXD_DATA_QW1_DTYPE_MASK (0xFUL << CI_TXD_QW1_DTYPE_S)
390 : :
391 : : #define IAVF_TXD_DATA_QW1_CMD_SHIFT (4)
392 : : #define IAVF_TXD_DATA_QW1_CMD_MASK (0x3FFUL << IAVF_TXD_DATA_QW1_CMD_SHIFT)
393 : :
394 : : #define IAVF_TXD_DATA_QW1_OFFSET_SHIFT (16)
395 : : #define IAVF_TXD_DATA_QW1_OFFSET_MASK (0x3FFFFULL << \
396 : : IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
397 : :
398 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT (IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
399 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_MASK \
400 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT)
401 : :
402 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT \
403 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
404 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_MASK \
405 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT)
406 : :
407 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT \
408 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
409 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_MASK \
410 : : (0xFUL << IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT)
411 : :
412 : : #define IAVF_TXD_DATA_QW1_MACLEN_MASK \
413 : : (0x7FUL << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT)
414 : : #define IAVF_TXD_DATA_QW1_IPLEN_MASK \
415 : : (0x7FUL << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
416 : : #define IAVF_TXD_DATA_QW1_L4LEN_MASK \
417 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
418 : : #define IAVF_TXD_DATA_QW1_FCLEN_MASK \
419 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
420 : :
421 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT (34)
422 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK \
423 : : (0x3FFFULL << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT)
424 : :
425 : : #define IAVF_TXD_DATA_QW1_L2TAG1_SHIFT (48)
426 : : #define IAVF_TXD_DATA_QW1_L2TAG1_MASK \
427 : : (0xFFFFULL << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT)
428 : :
429 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT (11)
430 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_MASK \
431 : : (0x7UL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT)
432 : :
433 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT (14)
434 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_MASK \
435 : : (0xFUL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT)
436 : :
437 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT (30)
438 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_MASK \
439 : : (0x3FFFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
440 : :
441 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_SHIFT (30)
442 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_MASK \
443 : : (0x3FUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
444 : :
445 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT (50)
446 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_MASK \
447 : : (0x3FFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT)
448 : :
449 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT (0)
450 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_MASK (0x3UL)
451 : :
452 : : enum iavf_tx_ctx_desc_tunnel_external_ip_type {
453 : : IAVF_TX_CTX_DESC_EIPT_NONE,
454 : : IAVF_TX_CTX_DESC_EIPT_IPV6,
455 : : IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD,
456 : : IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD
457 : : };
458 : :
459 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT (2)
460 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_MASK (0x7FUL)
461 : :
462 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_SHIFT (9)
463 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_MASK (0x3UL)
464 : :
465 : : enum iavf_tx_ctx_desc_tunnel_l4_tunnel_type {
466 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_NO_UDP_GRE,
467 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_UDP,
468 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_GRE
469 : : };
470 : :
471 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT (11)
472 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_MASK (0x1UL)
473 : :
474 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_SHIFT (12)
475 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_MASK (0x7FUL)
476 : :
477 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_SHIFT (19)
478 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_MASK (0xFUL)
479 : :
480 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_SHIFT (23)
481 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_MASK (0x1UL)
482 : :
483 : : #define IAVF_TXD_CTX_QW0_L2TAG2_PARAM (32)
484 : : #define IAVF_TXD_CTX_QW0_L2TAG2_MASK (0xFFFFUL)
485 : :
486 : :
487 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK (0xFFFFF)
488 : :
489 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
490 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
491 : :
492 : :
493 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
494 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
495 : :
496 : : /* for iavf_32b_rx_flex_desc.pkt_len member */
497 : : #define IAVF_RX_FLX_DESC_PKT_LEN_M (0x3FFF) /* 14-bits */
498 : :
499 : : /* Valid indicator bit for the time_stamp_low field */
500 : : #define IAVF_RX_FLX_DESC_TS_VALID (0x1UL)
501 : :
502 : : int iavf_dev_rx_queue_setup(struct rte_eth_dev *dev,
503 : : uint16_t queue_idx,
504 : : uint16_t nb_desc,
505 : : unsigned int socket_id,
506 : : const struct rte_eth_rxconf *rx_conf,
507 : : struct rte_mempool *mp);
508 : :
509 : : int iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id);
510 : : int iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id);
511 : : void iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
512 : : int iavf_rx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
513 : : struct rte_eth_burst_mode *mode);
514 : : int iavf_tx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
515 : : struct rte_eth_burst_mode *mode);
516 : : int iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
517 : : uint16_t queue_idx,
518 : : uint16_t nb_desc,
519 : : unsigned int socket_id,
520 : : const struct rte_eth_txconf *tx_conf);
521 : : int iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id);
522 : : int iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id);
523 : : int iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt);
524 : : void iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
525 : : void iavf_stop_queues(struct rte_eth_dev *dev);
526 : : uint16_t iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
527 : : uint16_t nb_pkts);
528 : : uint16_t iavf_recv_pkts_flex_rxd(void *rx_queue,
529 : : struct rte_mbuf **rx_pkts,
530 : : uint16_t nb_pkts);
531 : : uint16_t iavf_recv_scattered_pkts(void *rx_queue,
532 : : struct rte_mbuf **rx_pkts,
533 : : uint16_t nb_pkts);
534 : : uint16_t iavf_recv_scattered_pkts_flex_rxd(void *rx_queue,
535 : : struct rte_mbuf **rx_pkts,
536 : : uint16_t nb_pkts);
537 : : uint16_t iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
538 : : uint16_t nb_pkts);
539 : : uint16_t iavf_prep_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
540 : : uint16_t nb_pkts);
541 : : void iavf_set_rx_function(struct rte_eth_dev *dev);
542 : : void iavf_set_tx_function(struct rte_eth_dev *dev);
543 : : void iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
544 : : struct rte_eth_rxq_info *qinfo);
545 : : void iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
546 : : struct rte_eth_txq_info *qinfo);
547 : : int iavf_dev_rxq_count(void *rx_queue);
548 : : int iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset);
549 : : int iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset);
550 : :
551 : : uint16_t iavf_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
552 : : uint16_t nb_pkts);
553 : : uint16_t iavf_recv_pkts_vec_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
554 : : uint16_t nb_pkts);
555 : : uint16_t iavf_recv_scattered_pkts_vec(void *rx_queue,
556 : : struct rte_mbuf **rx_pkts,
557 : : uint16_t nb_pkts);
558 : : uint16_t iavf_recv_scattered_pkts_vec_flex_rxd(void *rx_queue,
559 : : struct rte_mbuf **rx_pkts,
560 : : uint16_t nb_pkts);
561 : : uint16_t iavf_xmit_fixed_burst_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
562 : : uint16_t nb_pkts);
563 : : uint16_t iavf_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
564 : : uint16_t nb_pkts);
565 : : uint16_t iavf_recv_pkts_vec_avx2_offload(void *rx_queue, struct rte_mbuf **rx_pkts,
566 : : uint16_t nb_pkts);
567 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd(void *rx_queue,
568 : : struct rte_mbuf **rx_pkts,
569 : : uint16_t nb_pkts);
570 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
571 : : struct rte_mbuf **rx_pkts,
572 : : uint16_t nb_pkts);
573 : : uint16_t iavf_recv_scattered_pkts_vec_avx2(void *rx_queue,
574 : : struct rte_mbuf **rx_pkts,
575 : : uint16_t nb_pkts);
576 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_offload(void *rx_queue,
577 : : struct rte_mbuf **rx_pkts,
578 : : uint16_t nb_pkts);
579 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd(void *rx_queue,
580 : : struct rte_mbuf **rx_pkts,
581 : : uint16_t nb_pkts);
582 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
583 : : struct rte_mbuf **rx_pkts,
584 : : uint16_t nb_pkts);
585 : : uint16_t iavf_xmit_pkts_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
586 : : uint16_t nb_pkts);
587 : : uint16_t iavf_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
588 : : uint16_t nb_pkts);
589 : : uint16_t iavf_xmit_pkts_vec_avx2_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
590 : : uint16_t nb_pkts);
591 : : int iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc);
592 : : int iavf_rx_vec_dev_check(struct rte_eth_dev *dev);
593 : : int iavf_tx_vec_dev_check(struct rte_eth_dev *dev);
594 : : int iavf_rxq_vec_setup(struct ci_rx_queue *rxq);
595 : : uint16_t iavf_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
596 : : uint16_t nb_pkts);
597 : : uint16_t iavf_recv_pkts_vec_avx512_offload(void *rx_queue,
598 : : struct rte_mbuf **rx_pkts,
599 : : uint16_t nb_pkts);
600 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd(void *rx_queue,
601 : : struct rte_mbuf **rx_pkts,
602 : : uint16_t nb_pkts);
603 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
604 : : struct rte_mbuf **rx_pkts,
605 : : uint16_t nb_pkts);
606 : : uint16_t iavf_recv_scattered_pkts_vec_avx512(void *rx_queue,
607 : : struct rte_mbuf **rx_pkts,
608 : : uint16_t nb_pkts);
609 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_offload(void *rx_queue,
610 : : struct rte_mbuf **rx_pkts,
611 : : uint16_t nb_pkts);
612 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd(void *rx_queue,
613 : : struct rte_mbuf **rx_pkts,
614 : : uint16_t nb_pkts);
615 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
616 : : struct rte_mbuf **rx_pkts,
617 : : uint16_t nb_pkts);
618 : : uint16_t iavf_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
619 : : uint16_t nb_pkts);
620 : : uint16_t iavf_xmit_pkts_vec_avx512_offload(void *tx_queue,
621 : : struct rte_mbuf **tx_pkts,
622 : : uint16_t nb_pkts);
623 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
624 : : uint16_t nb_pkts);
625 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx(void *tx_queue, struct rte_mbuf **tx_pkts,
626 : : uint16_t nb_pkts);
627 : : int iavf_txq_vec_setup_avx512(struct ci_tx_queue *txq);
628 : :
629 : : uint8_t iavf_proto_xtr_type_to_rxdid(uint8_t xtr_type);
630 : :
631 : : void iavf_set_default_ptype_table(struct rte_eth_dev *dev);
632 : : void iavf_rx_queue_release_mbufs_vec(struct ci_rx_queue *rxq);
633 : : void iavf_rx_queue_release_mbufs_neon(struct ci_rx_queue *rxq);
634 : : enum rte_vect_max_simd iavf_get_max_simd_bitwidth(void);
635 : :
636 : : static inline
637 : : void iavf_dump_rx_descriptor(struct ci_rx_queue *rxq,
638 : : const volatile void *desc,
639 : : uint16_t rx_id)
640 : : {
641 : : const volatile union ci_rx_desc *rx_desc = desc;
642 : :
643 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64
644 : : " QW2: 0x%016"PRIx64" QW3: 0x%016"PRIx64"\n", rxq->queue_id,
645 : : rx_id, rx_desc->read.pkt_addr, rx_desc->read.hdr_addr,
646 : : rx_desc->read.rsvd1, rx_desc->read.rsvd2);
647 : : }
648 : :
649 : : /* All the descriptors are 16 bytes, so just use one of them
650 : : * to print the qwords
651 : : */
652 : : static inline
653 : : void iavf_dump_tx_descriptor(const struct ci_tx_queue *txq,
654 : : const volatile void *desc, uint16_t tx_id)
655 : : {
656 : : const char *name;
657 : : const volatile struct ci_tx_desc *tx_desc = desc;
658 : : enum iavf_tx_desc_dtype_value type;
659 : :
660 : :
661 : : type = (enum iavf_tx_desc_dtype_value)
662 : : rte_le_to_cpu_64(tx_desc->cmd_type_offset_bsz &
663 : : rte_cpu_to_le_64(IAVF_TXD_DATA_QW1_DTYPE_MASK));
664 : : switch (type) {
665 : : case CI_TX_DESC_DTYPE_DATA:
666 : : name = "Tx_data_desc";
667 : : break;
668 : : case IAVF_TX_DESC_DTYPE_CONTEXT:
669 : : name = "Tx_context_desc";
670 : : break;
671 : : case IAVF_TX_DESC_DTYPE_IPSEC:
672 : : name = "Tx_IPsec_desc";
673 : : break;
674 : : default:
675 : : name = "unknown_desc";
676 : : break;
677 : : }
678 : :
679 : : printf("Queue %d %s %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
680 : : txq->queue_id, name, tx_id, tx_desc->buffer_addr,
681 : : tx_desc->cmd_type_offset_bsz);
682 : : }
683 : :
684 : : #define FDIR_PROC_ENABLE_PER_QUEUE(ad, on) do { \
685 : : int i; \
686 : : for (i = 0; i < (ad)->dev_data->nb_rx_queues; i++) { \
687 : : struct ci_rx_queue *rxq = (ad)->dev_data->rx_queues[i]; \
688 : : if (!rxq) \
689 : : continue; \
690 : : rxq->fdir_enabled = on; \
691 : : } \
692 : : PMD_DRV_LOG(DEBUG, "FDIR processing on RX set to %d", on); \
693 : : } while (0)
694 : :
695 : : /* Enable/disable flow director Rx processing in data path. */
696 : : static inline
697 : 0 : void iavf_fdir_rx_proc_enable(struct iavf_adapter *ad, bool on)
698 : : {
699 [ # # ]: 0 : if (on) {
700 : : /* enable flow director processing */
701 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
702 : 0 : ad->fdir_ref_cnt++;
703 : : } else {
704 [ # # ]: 0 : if (ad->fdir_ref_cnt >= 1) {
705 : 0 : ad->fdir_ref_cnt--;
706 : :
707 [ # # ]: 0 : if (ad->fdir_ref_cnt == 0)
708 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
709 : : }
710 : : }
711 : 0 : }
712 : :
713 : : static inline
714 : : uint64_t iavf_tstamp_convert_32b_64b(uint64_t time, uint32_t in_timestamp)
715 : : {
716 : : const uint64_t mask = 0xFFFFFFFF;
717 : : uint32_t delta;
718 : : uint64_t ns;
719 : :
720 : 0 : delta = (in_timestamp - (uint32_t)(time & mask));
721 [ # # # # : 0 : if (delta > (mask / 2)) {
# # ]
722 : 0 : delta = ((uint32_t)(time & mask) - in_timestamp);
723 : 0 : ns = time - delta;
724 : : } else {
725 : 0 : ns = time + delta;
726 : : }
727 : :
728 : : return ns;
729 : : }
730 : :
731 : : #ifdef RTE_LIBRTE_IAVF_DEBUG_DUMP_DESC
732 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) \
733 : : iavf_dump_rx_descriptor(rxq, desc, rx_id)
734 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) \
735 : : iavf_dump_tx_descriptor(txq, desc, tx_id)
736 : : #else
737 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) do { } while (0)
738 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) do { } while (0)
739 : : #endif
740 : :
741 : : #endif /* _IAVF_RXTX_H_ */
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