Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2015-2020 Beijing WangXun Technology Co., Ltd.
3 : : * Copyright(c) 2010-2017 Intel Corporation
4 : : */
5 : :
6 : : #include <stdio.h>
7 : : #include <errno.h>
8 : : #include <stdint.h>
9 : : #include <string.h>
10 : : #include <rte_common.h>
11 : : #include <ethdev_pci.h>
12 : :
13 : : #include <rte_interrupts.h>
14 : : #include <rte_log.h>
15 : : #include <rte_debug.h>
16 : : #include <rte_pci.h>
17 : : #include <rte_memory.h>
18 : : #include <rte_eal.h>
19 : : #include <rte_alarm.h>
20 : : #include <rte_kvargs.h>
21 : :
22 : : #include "txgbe_logs.h"
23 : : #include "base/txgbe.h"
24 : : #include "txgbe_ethdev.h"
25 : : #include "txgbe_rxtx.h"
26 : : #include "txgbe_regs_group.h"
27 : :
28 : : static const struct reg_info txgbe_regs_general[] = {
29 : : {TXGBE_RST, 1, 1, "TXGBE_RST"},
30 : : {TXGBE_STAT, 1, 1, "TXGBE_STAT"},
31 : : {TXGBE_PORTCTL, 1, 1, "TXGBE_PORTCTL"},
32 : : {TXGBE_SDP, 1, 1, "TXGBE_SDP"},
33 : : {TXGBE_SDPCTL, 1, 1, "TXGBE_SDPCTL"},
34 : : {TXGBE_LEDCTL, 1, 1, "TXGBE_LEDCTL"},
35 : : {0, 0, 0, ""}
36 : : };
37 : :
38 : : static const struct reg_info txgbe_regs_nvm[] = {
39 : : {0, 0, 0, ""}
40 : : };
41 : :
42 : : static const struct reg_info txgbe_regs_interrupt[] = {
43 : : {0, 0, 0, ""}
44 : : };
45 : :
46 : : static const struct reg_info txgbe_regs_fctl_others[] = {
47 : : {0, 0, 0, ""}
48 : : };
49 : :
50 : : static const struct reg_info txgbe_regs_rxdma[] = {
51 : : {0, 0, 0, ""}
52 : : };
53 : :
54 : : static const struct reg_info txgbe_regs_rx[] = {
55 : : {0, 0, 0, ""}
56 : : };
57 : :
58 : : static struct reg_info txgbe_regs_tx[] = {
59 : : {0, 0, 0, ""}
60 : : };
61 : :
62 : : static const struct reg_info txgbe_regs_wakeup[] = {
63 : : {0, 0, 0, ""}
64 : : };
65 : :
66 : : static const struct reg_info txgbe_regs_dcb[] = {
67 : : {0, 0, 0, ""}
68 : : };
69 : :
70 : : static const struct reg_info txgbe_regs_mac[] = {
71 : : {0, 0, 0, ""}
72 : : };
73 : :
74 : : static const struct reg_info txgbe_regs_diagnostic[] = {
75 : : {0, 0, 0, ""},
76 : : };
77 : :
78 : : /* PF registers */
79 : : static const struct reg_info *txgbe_regs_others[] = {
80 : : txgbe_regs_general,
81 : : txgbe_regs_nvm,
82 : : txgbe_regs_interrupt,
83 : : txgbe_regs_fctl_others,
84 : : txgbe_regs_rxdma,
85 : : txgbe_regs_rx,
86 : : txgbe_regs_tx,
87 : : txgbe_regs_wakeup,
88 : : txgbe_regs_dcb,
89 : : txgbe_regs_mac,
90 : : txgbe_regs_diagnostic,
91 : : NULL};
92 : :
93 : : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev);
94 : : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev);
95 : : static int txgbe_dev_set_link_up(struct rte_eth_dev *dev);
96 : : static int txgbe_dev_set_link_down(struct rte_eth_dev *dev);
97 : : static int txgbe_dev_close(struct rte_eth_dev *dev);
98 : : static int txgbe_dev_link_update(struct rte_eth_dev *dev,
99 : : int wait_to_complete);
100 : : static int txgbe_dev_stats_reset(struct rte_eth_dev *dev);
101 : : static void txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue);
102 : : static void txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev,
103 : : uint16_t queue);
104 : :
105 : : static void txgbe_dev_link_status_print(struct rte_eth_dev *dev);
106 : : static int txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on);
107 : : static int txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev);
108 : : static int txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev);
109 : : static int txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev);
110 : : static int txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
111 : : struct rte_intr_handle *handle);
112 : : static int txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
113 : : struct rte_intr_handle *handle);
114 : : static void txgbe_dev_interrupt_handler(void *param);
115 : : static void txgbe_dev_detect_sfp(void *param);
116 : : static void txgbe_dev_interrupt_delayed_handler(void *param);
117 : : static void txgbe_configure_msix(struct rte_eth_dev *dev);
118 : :
119 : : static int txgbe_filter_restore(struct rte_eth_dev *dev);
120 : : static void txgbe_l2_tunnel_conf(struct rte_eth_dev *dev);
121 : :
122 : : #define TXGBE_SET_HWSTRIP(h, q) do {\
123 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
124 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
125 : : (h)->bitmap[idx] |= 1 << bit;\
126 : : } while (0)
127 : :
128 : : #define TXGBE_CLEAR_HWSTRIP(h, q) do {\
129 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
130 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
131 : : (h)->bitmap[idx] &= ~(1 << bit);\
132 : : } while (0)
133 : :
134 : : #define TXGBE_GET_HWSTRIP(h, q, r) do {\
135 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
136 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
137 : : (r) = (h)->bitmap[idx] >> bit & 1;\
138 : : } while (0)
139 : :
140 : : /*
141 : : * The set of PCI devices this driver supports
142 : : */
143 : : static const struct rte_pci_id pci_id_txgbe_map[] = {
144 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_SP1000) },
145 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_WX1820) },
146 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML) },
147 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5025) },
148 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5125) },
149 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5040) },
150 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_AML5140) },
151 : : { .vendor_id = 0, /* sentinel */ },
152 : : };
153 : :
154 : : static const struct rte_eth_desc_lim rx_desc_lim = {
155 : : .nb_max = TXGBE_RING_DESC_MAX,
156 : : .nb_min = TXGBE_RING_DESC_MIN,
157 : : .nb_align = TXGBE_RXD_ALIGN,
158 : : };
159 : :
160 : : static const struct rte_eth_desc_lim tx_desc_lim = {
161 : : .nb_max = TXGBE_RING_DESC_MAX,
162 : : .nb_min = TXGBE_RING_DESC_MIN,
163 : : .nb_align = TXGBE_TXD_ALIGN,
164 : : .nb_seg_max = TXGBE_TX_MAX_SEG,
165 : : .nb_mtu_seg_max = TXGBE_TX_MAX_SEG,
166 : : };
167 : :
168 : : static const struct eth_dev_ops txgbe_eth_dev_ops;
169 : :
170 : : #define HW_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, m)}
171 : : #define HW_XSTAT_NAME(m, n) {n, offsetof(struct txgbe_hw_stats, m)}
172 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_stats_strings[] = {
173 : : /* MNG RxTx */
174 : : HW_XSTAT(mng_bmc2host_packets),
175 : : HW_XSTAT(mng_host2bmc_packets),
176 : : /* Basic RxTx */
177 : : HW_XSTAT(rx_packets),
178 : : HW_XSTAT(tx_packets),
179 : : HW_XSTAT(rx_bytes),
180 : : HW_XSTAT(tx_bytes),
181 : : HW_XSTAT(rx_total_bytes),
182 : : HW_XSTAT(rx_total_packets),
183 : : HW_XSTAT(tx_total_packets),
184 : : HW_XSTAT(rx_total_missed_packets),
185 : : HW_XSTAT(rx_broadcast_packets),
186 : : HW_XSTAT(tx_broadcast_packets),
187 : : HW_XSTAT(rx_multicast_packets),
188 : : HW_XSTAT(tx_multicast_packets),
189 : : HW_XSTAT(rx_management_packets),
190 : : HW_XSTAT(tx_management_packets),
191 : : HW_XSTAT(rx_management_dropped),
192 : : HW_XSTAT(rx_dma_drop),
193 : :
194 : : /* Basic Error */
195 : : HW_XSTAT(rx_rdb_drop),
196 : : HW_XSTAT(rx_crc_errors),
197 : : HW_XSTAT(rx_illegal_byte_errors),
198 : : HW_XSTAT(rx_error_bytes),
199 : : HW_XSTAT(rx_mac_short_packet_dropped),
200 : : HW_XSTAT(rx_length_errors),
201 : : HW_XSTAT(rx_undersize_errors),
202 : : HW_XSTAT(rx_fragment_errors),
203 : : HW_XSTAT(rx_oversize_cnt),
204 : : HW_XSTAT(rx_jabber_errors),
205 : : HW_XSTAT(rx_l3_l4_xsum_error),
206 : : HW_XSTAT(mac_local_errors),
207 : : HW_XSTAT(mac_remote_errors),
208 : :
209 : : /* Flow Director */
210 : : HW_XSTAT(flow_director_added_filters),
211 : : HW_XSTAT(flow_director_removed_filters),
212 : : HW_XSTAT(flow_director_filter_add_errors),
213 : : HW_XSTAT(flow_director_filter_remove_errors),
214 : : HW_XSTAT(flow_director_matched_filters),
215 : : HW_XSTAT(flow_director_missed_filters),
216 : :
217 : : /* FCoE */
218 : : HW_XSTAT(rx_fcoe_crc_errors),
219 : : HW_XSTAT(rx_fcoe_mbuf_allocation_errors),
220 : : HW_XSTAT(rx_fcoe_dropped),
221 : : HW_XSTAT(rx_fcoe_packets),
222 : : HW_XSTAT(tx_fcoe_packets),
223 : : HW_XSTAT(rx_fcoe_bytes),
224 : : HW_XSTAT(tx_fcoe_bytes),
225 : : HW_XSTAT(rx_fcoe_no_ddp),
226 : : HW_XSTAT(rx_fcoe_no_ddp_ext_buff),
227 : :
228 : : /* MACSEC */
229 : : HW_XSTAT(tx_macsec_pkts_untagged),
230 : : HW_XSTAT(tx_macsec_pkts_encrypted),
231 : : HW_XSTAT(tx_macsec_pkts_protected),
232 : : HW_XSTAT(tx_macsec_octets_encrypted),
233 : : HW_XSTAT(tx_macsec_octets_protected),
234 : : HW_XSTAT(rx_macsec_pkts_untagged),
235 : : HW_XSTAT(rx_macsec_pkts_badtag),
236 : : HW_XSTAT(rx_macsec_pkts_nosci),
237 : : HW_XSTAT(rx_macsec_pkts_unknownsci),
238 : : HW_XSTAT(rx_macsec_octets_decrypted),
239 : : HW_XSTAT(rx_macsec_octets_validated),
240 : : HW_XSTAT(rx_macsec_sc_pkts_unchecked),
241 : : HW_XSTAT(rx_macsec_sc_pkts_delayed),
242 : : HW_XSTAT(rx_macsec_sc_pkts_late),
243 : : HW_XSTAT(rx_macsec_sa_pkts_ok),
244 : : HW_XSTAT(rx_macsec_sa_pkts_invalid),
245 : : HW_XSTAT(rx_macsec_sa_pkts_notvalid),
246 : : HW_XSTAT(rx_macsec_sa_pkts_unusedsa),
247 : : HW_XSTAT(rx_macsec_sa_pkts_notusingsa),
248 : :
249 : : /* MAC RxTx */
250 : : HW_XSTAT(rx_size_64_packets),
251 : : HW_XSTAT(rx_size_65_to_127_packets),
252 : : HW_XSTAT(rx_size_128_to_255_packets),
253 : : HW_XSTAT(rx_size_256_to_511_packets),
254 : : HW_XSTAT(rx_size_512_to_1023_packets),
255 : : HW_XSTAT(rx_size_1024_to_max_packets),
256 : : HW_XSTAT(tx_size_64_packets),
257 : : HW_XSTAT(tx_size_65_to_127_packets),
258 : : HW_XSTAT(tx_size_128_to_255_packets),
259 : : HW_XSTAT(tx_size_256_to_511_packets),
260 : : HW_XSTAT(tx_size_512_to_1023_packets),
261 : : HW_XSTAT(tx_size_1024_to_max_packets),
262 : :
263 : : /* Flow Control */
264 : : HW_XSTAT(tx_xon_packets),
265 : : HW_XSTAT(rx_xon_packets),
266 : : HW_XSTAT(tx_xoff_packets),
267 : : HW_XSTAT(rx_xoff_packets),
268 : :
269 : : HW_XSTAT_NAME(tx_xon_packets, "tx_flow_control_xon_packets"),
270 : : HW_XSTAT_NAME(rx_xon_packets, "rx_flow_control_xon_packets"),
271 : : HW_XSTAT_NAME(tx_xoff_packets, "tx_flow_control_xoff_packets"),
272 : : HW_XSTAT_NAME(rx_xoff_packets, "rx_flow_control_xoff_packets"),
273 : : };
274 : :
275 : : #define TXGBE_NB_HW_STATS (sizeof(rte_txgbe_stats_strings) / \
276 : : sizeof(rte_txgbe_stats_strings[0]))
277 : :
278 : : /* Per-priority statistics */
279 : : #define UP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, up[0].m)}
280 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_up_strings[] = {
281 : : UP_XSTAT(rx_up_packets),
282 : : UP_XSTAT(tx_up_packets),
283 : : UP_XSTAT(rx_up_bytes),
284 : : UP_XSTAT(tx_up_bytes),
285 : : UP_XSTAT(rx_up_drop_packets),
286 : :
287 : : UP_XSTAT(tx_up_xon_packets),
288 : : UP_XSTAT(rx_up_xon_packets),
289 : : UP_XSTAT(tx_up_xoff_packets),
290 : : UP_XSTAT(rx_up_xoff_packets),
291 : : UP_XSTAT(rx_up_dropped),
292 : : UP_XSTAT(rx_up_mbuf_alloc_errors),
293 : : UP_XSTAT(tx_up_xon2off_packets),
294 : : };
295 : :
296 : : #define TXGBE_NB_UP_STATS (sizeof(rte_txgbe_up_strings) / \
297 : : sizeof(rte_txgbe_up_strings[0]))
298 : :
299 : : /* Per-queue statistics */
300 : : #define QP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, qp[0].m)}
301 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_qp_strings[] = {
302 : : QP_XSTAT(rx_qp_packets),
303 : : QP_XSTAT(tx_qp_packets),
304 : : QP_XSTAT(rx_qp_bytes),
305 : : QP_XSTAT(tx_qp_bytes),
306 : : QP_XSTAT(rx_qp_mc_packets),
307 : : };
308 : :
309 : : #define TXGBE_NB_QP_STATS (sizeof(rte_txgbe_qp_strings) / \
310 : : sizeof(rte_txgbe_qp_strings[0]))
311 : :
312 : : static inline int
313 : : txgbe_is_sfp(struct txgbe_hw *hw)
314 : : {
315 [ # # # # ]: 0 : switch (hw->phy.type) {
316 : : case txgbe_phy_sfp_avago:
317 : : case txgbe_phy_sfp_ftl:
318 : : case txgbe_phy_sfp_intel:
319 : : case txgbe_phy_sfp_unknown:
320 : : case txgbe_phy_sfp_tyco_passive:
321 : : case txgbe_phy_sfp_unknown_passive:
322 : : return 1;
323 : : default:
324 : : return 0;
325 : : }
326 : : }
327 : :
328 : : static inline int32_t
329 : 0 : txgbe_pf_reset_hw(struct txgbe_hw *hw)
330 : : {
331 : : uint32_t ctrl_ext;
332 : : int32_t status;
333 : :
334 : 0 : status = hw->mac.reset_hw(hw);
335 : :
336 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
337 : : /* let hardware know driver is loaded */
338 : : ctrl_ext |= TXGBE_PORTCTL_DRVLOAD;
339 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
340 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
341 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
342 : : txgbe_flush(hw);
343 : :
344 [ # # ]: 0 : if (status == TXGBE_ERR_SFP_NOT_PRESENT)
345 : : status = 0;
346 : 0 : return status;
347 : : }
348 : :
349 : : static inline void
350 : 0 : txgbe_enable_intr(struct rte_eth_dev *dev)
351 : : {
352 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
353 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
354 : : uint32_t gpie;
355 : :
356 : 0 : wr32(hw, TXGBE_IENMISC, intr->mask_misc);
357 : : wr32(hw, TXGBE_IMC(0), TXGBE_IMC_MASK);
358 : : wr32(hw, TXGBE_IMC(1), TXGBE_IMC_MASK);
359 : : txgbe_flush(hw);
360 : :
361 : : /* To avoid gpio intr lost, enable pcie intr first. Then enable gpio intr. */
362 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
363 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
364 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
365 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
366 : :
367 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
368 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
369 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
370 : : }
371 : :
372 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
373 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
374 : 0 : gpie |= TXGBE_GPIOBIT_4;
375 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
376 : :
377 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
378 : 0 : gpie |= TXGBE_GPIOBIT_4;
379 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
380 : : }
381 : 0 : }
382 : :
383 : : static void
384 : 0 : txgbe_disable_intr(struct txgbe_hw *hw)
385 : : {
386 : 0 : PMD_INIT_FUNC_TRACE();
387 : :
388 : : wr32(hw, TXGBE_IENMISC, ~BIT_MASK32);
389 : : wr32(hw, TXGBE_IMS(0), TXGBE_IMC_MASK);
390 : : wr32(hw, TXGBE_IMS(1), TXGBE_IMC_MASK);
391 : : txgbe_flush(hw);
392 : 0 : }
393 : :
394 : : static int
395 : 0 : txgbe_dev_queue_stats_mapping_set(struct rte_eth_dev *eth_dev,
396 : : uint16_t queue_id,
397 : : uint8_t stat_idx,
398 : : uint8_t is_rx)
399 : : {
400 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
401 : : struct txgbe_stat_mappings *stat_mappings =
402 : : TXGBE_DEV_STAT_MAPPINGS(eth_dev);
403 : : uint32_t qsmr_mask = 0;
404 : : uint32_t clearing_mask = QMAP_FIELD_RESERVED_BITS_MASK;
405 : : uint32_t q_map;
406 : : uint8_t n, offset;
407 : :
408 [ # # ]: 0 : if (!txgbe_is_pf(hw))
409 : : return -ENOSYS;
410 : :
411 [ # # ]: 0 : if (stat_idx & ~QMAP_FIELD_RESERVED_BITS_MASK)
412 : : return -EIO;
413 : :
414 [ # # ]: 0 : PMD_INIT_LOG(DEBUG, "Setting port %d, %s queue_id %d to stat index %d",
415 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
416 : : queue_id, stat_idx);
417 : :
418 : 0 : n = (uint8_t)(queue_id / NB_QMAP_FIELDS_PER_QSM_REG);
419 [ # # ]: 0 : if (n >= TXGBE_NB_STAT_MAPPING) {
420 : 0 : PMD_INIT_LOG(ERR, "Nb of stat mapping registers exceeded");
421 : 0 : return -EIO;
422 : : }
423 : 0 : offset = (uint8_t)(queue_id % NB_QMAP_FIELDS_PER_QSM_REG);
424 : :
425 : : /* Now clear any previous stat_idx set */
426 : 0 : clearing_mask <<= (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
427 [ # # ]: 0 : if (!is_rx)
428 : 0 : stat_mappings->tqsm[n] &= ~clearing_mask;
429 : : else
430 : 0 : stat_mappings->rqsm[n] &= ~clearing_mask;
431 : :
432 : : q_map = (uint32_t)stat_idx;
433 : 0 : q_map &= QMAP_FIELD_RESERVED_BITS_MASK;
434 : 0 : qsmr_mask = q_map << (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
435 [ # # ]: 0 : if (!is_rx)
436 : 0 : stat_mappings->tqsm[n] |= qsmr_mask;
437 : : else
438 : 0 : stat_mappings->rqsm[n] |= qsmr_mask;
439 : :
440 : 0 : PMD_INIT_LOG(DEBUG, "Set port %d, %s queue_id %d to stat index %d",
441 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
442 : : queue_id, stat_idx);
443 [ # # # # ]: 0 : PMD_INIT_LOG(DEBUG, "%s[%d] = 0x%08x", is_rx ? "RQSMR" : "TQSM", n,
444 : : is_rx ? stat_mappings->rqsm[n] : stat_mappings->tqsm[n]);
445 : 0 : return 0;
446 : : }
447 : :
448 : : static void
449 : 0 : txgbe_dcb_init(struct txgbe_hw *hw, struct txgbe_dcb_config *dcb_config)
450 : : {
451 : : int i;
452 : : u8 bwgp;
453 : : struct txgbe_dcb_tc_config *tc;
454 : :
455 : : UNREFERENCED_PARAMETER(hw);
456 : :
457 : 0 : dcb_config->num_tcs.pg_tcs = TXGBE_DCB_TC_MAX;
458 : 0 : dcb_config->num_tcs.pfc_tcs = TXGBE_DCB_TC_MAX;
459 : : bwgp = (u8)(100 / TXGBE_DCB_TC_MAX);
460 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
461 : : tc = &dcb_config->tc_config[i];
462 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_id = i;
463 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent = bwgp + (i & 1);
464 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_id = i;
465 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_percent = bwgp + (i & 1);
466 : 0 : tc->pfc = txgbe_dcb_pfc_disabled;
467 : : }
468 : :
469 : : /* Initialize default user to priority mapping, UPx->TC0 */
470 : : tc = &dcb_config->tc_config[0];
471 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].up_to_tc_bitmap = 0xFF;
472 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].up_to_tc_bitmap = 0xFF;
473 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_BWG_MAX; i++) {
474 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_TX_CONFIG] = 100;
475 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_RX_CONFIG] = 100;
476 : : }
477 : 0 : dcb_config->rx_pba_cfg = txgbe_dcb_pba_equal;
478 : 0 : dcb_config->pfc_mode_enable = false;
479 : 0 : dcb_config->vt_mode = true;
480 : 0 : dcb_config->round_robin_enable = false;
481 : : /* support all DCB capabilities */
482 : 0 : dcb_config->support.capabilities = 0xFF;
483 : 0 : }
484 : :
485 : : /*
486 : : * Ensure that all locks are released before first NVM or PHY access
487 : : */
488 : : static void
489 : 0 : txgbe_swfw_lock_reset(struct txgbe_hw *hw)
490 : : {
491 : : uint16_t mask;
492 : :
493 : : /*
494 : : * These ones are more tricky since they are common to all ports; but
495 : : * swfw_sync retries last long enough (1s) to be almost sure that if
496 : : * lock can not be taken it is due to an improper lock of the
497 : : * semaphore.
498 : : */
499 : : mask = TXGBE_MNGSEM_SWPHY |
500 : : TXGBE_MNGSEM_SWMBX |
501 : : TXGBE_MNGSEM_SWFLASH;
502 [ # # ]: 0 : if (hw->mac.acquire_swfw_sync(hw, mask) < 0)
503 : 0 : PMD_DRV_LOG(DEBUG, "SWFW common locks released");
504 : :
505 : 0 : hw->mac.release_swfw_sync(hw, mask);
506 : 0 : }
507 : :
508 : : static int
509 : 0 : txgbe_handle_devarg(__rte_unused const char *key, const char *value,
510 : : void *extra_args)
511 : : {
512 : : uint16_t *n = extra_args;
513 : :
514 [ # # ]: 0 : if (value == NULL || extra_args == NULL)
515 : : return -EINVAL;
516 : :
517 : 0 : *n = (uint16_t)strtoul(value, NULL, 10);
518 [ # # # # ]: 0 : if (*n == USHRT_MAX && errno == ERANGE)
519 : 0 : return -1;
520 : :
521 : : return 0;
522 : : }
523 : :
524 : : static void
525 : 0 : txgbe_parse_devargs(struct rte_eth_dev *dev)
526 : : {
527 : 0 : struct rte_eth_fdir_conf *fdir_conf = TXGBE_DEV_FDIR_CONF(dev);
528 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
529 : 0 : struct rte_devargs *devargs = pci_dev->device.devargs;
530 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
531 : : struct rte_kvargs *kvlist;
532 : 0 : u16 auto_neg = 1;
533 : 0 : u16 poll = 0;
534 : 0 : u16 present = 0;
535 : 0 : u16 sgmii = 0;
536 : 0 : u16 ffe_set = 0;
537 : 0 : u16 ffe_main = 27;
538 : 0 : u16 ffe_pre = 8;
539 : 0 : u16 ffe_post = 44;
540 : : /* FDIR args */
541 : 0 : u8 pballoc = 0;
542 : 0 : u8 drop_queue = 127;
543 : : /* New devargs for amberlite config */
544 : 0 : u16 tx_headwb = 1;
545 : 0 : u16 tx_headwb_size = 16;
546 : 0 : u16 rx_desc_merge = 1;
547 : :
548 [ # # ]: 0 : if (devargs == NULL)
549 : 0 : goto null;
550 : :
551 : 0 : kvlist = rte_kvargs_parse(devargs->args, txgbe_valid_arguments);
552 [ # # ]: 0 : if (kvlist == NULL)
553 : 0 : goto null;
554 : :
555 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_BP_AUTO,
556 : : &txgbe_handle_devarg, &auto_neg);
557 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_POLL,
558 : : &txgbe_handle_devarg, &poll);
559 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_PRESENT,
560 : : &txgbe_handle_devarg, &present);
561 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KX_SGMII,
562 : : &txgbe_handle_devarg, &sgmii);
563 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_SET,
564 : : &txgbe_handle_devarg, &ffe_set);
565 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_MAIN,
566 : : &txgbe_handle_devarg, &ffe_main);
567 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_PRE,
568 : : &txgbe_handle_devarg, &ffe_pre);
569 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_POST,
570 : : &txgbe_handle_devarg, &ffe_post);
571 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FDIR_PBALLOC,
572 : : &txgbe_handle_devarg, &pballoc);
573 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FDIR_DROP_QUEUE,
574 : : &txgbe_handle_devarg, &drop_queue);
575 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_TX_HEAD_WB,
576 : : &txgbe_handle_devarg, &tx_headwb);
577 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_TX_HEAD_WB_SIZE,
578 : : &txgbe_handle_devarg, &tx_headwb_size);
579 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_RX_DESC_MERGE,
580 : : &txgbe_handle_devarg, &rx_desc_merge);
581 : 0 : rte_kvargs_free(kvlist);
582 : :
583 : 0 : null:
584 : 0 : hw->devarg.auto_neg = auto_neg;
585 : 0 : hw->devarg.poll = poll;
586 : 0 : hw->devarg.present = present;
587 : 0 : hw->devarg.sgmii = sgmii;
588 : 0 : hw->devarg.tx_headwb = tx_headwb;
589 : 0 : hw->devarg.tx_headwb_size = tx_headwb_size;
590 : 0 : hw->devarg.rx_desc_merge = rx_desc_merge;
591 : 0 : hw->phy.ffe_set = ffe_set;
592 : 0 : hw->phy.ffe_main = ffe_main;
593 : 0 : hw->phy.ffe_pre = ffe_pre;
594 : 0 : hw->phy.ffe_post = ffe_post;
595 : :
596 : 0 : fdir_conf->pballoc = pballoc;
597 : 0 : fdir_conf->drop_queue = drop_queue;
598 : 0 : }
599 : :
600 : : static int
601 : 0 : eth_txgbe_dev_init(struct rte_eth_dev *eth_dev, void *init_params __rte_unused)
602 : : {
603 : 0 : struct txgbe_adapter *ad = eth_dev->data->dev_private;
604 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
605 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
606 : 0 : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(eth_dev);
607 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(eth_dev);
608 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(eth_dev);
609 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
610 : 0 : struct txgbe_bw_conf *bw_conf = TXGBE_DEV_BW_CONF(eth_dev);
611 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
612 : : const struct rte_memzone *mz;
613 : : uint32_t ctrl_ext;
614 : : uint16_t csum;
615 : : int err, i, ret;
616 : :
617 : 0 : PMD_INIT_FUNC_TRACE();
618 : :
619 : 0 : eth_dev->dev_ops = &txgbe_eth_dev_ops;
620 : 0 : eth_dev->rx_queue_count = txgbe_dev_rx_queue_count;
621 : 0 : eth_dev->rx_descriptor_status = txgbe_dev_rx_descriptor_status;
622 : 0 : eth_dev->tx_descriptor_status = txgbe_dev_tx_descriptor_status;
623 : 0 : eth_dev->rx_pkt_burst = &txgbe_recv_pkts;
624 : 0 : eth_dev->tx_pkt_burst = &txgbe_xmit_pkts;
625 : 0 : eth_dev->tx_pkt_prepare = &txgbe_prep_pkts;
626 : :
627 : : /*
628 : : * For secondary processes, we don't initialise any further as primary
629 : : * has already done this work. Only check we don't need a different
630 : : * RX and TX function.
631 : : */
632 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
633 : : struct txgbe_tx_queue *txq;
634 : : /* TX queue function in primary, set by last queue initialized
635 : : * Tx queue may not initialized by primary process
636 : : */
637 [ # # ]: 0 : if (eth_dev->data->tx_queues) {
638 : 0 : uint16_t nb_tx_queues = eth_dev->data->nb_tx_queues;
639 : 0 : txq = eth_dev->data->tx_queues[nb_tx_queues - 1];
640 : 0 : txgbe_set_tx_function(eth_dev, txq);
641 : : } else {
642 : : /* Use default TX function if we get here */
643 : 0 : PMD_INIT_LOG(NOTICE, "No TX queues configured yet. "
644 : : "Using default TX function.");
645 : : }
646 : :
647 : 0 : txgbe_set_rx_function(eth_dev);
648 : :
649 : 0 : return 0;
650 : : }
651 : :
652 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0, rte_memory_order_seq_cst);
653 : 0 : rte_eth_copy_pci_info(eth_dev, pci_dev);
654 : :
655 : 0 : hw->hw_addr = (void *)pci_dev->mem_resource[0].addr;
656 : :
657 : : /* Vendor and Device ID need to be set before init of shared code */
658 : 0 : hw->back = pci_dev;
659 : 0 : hw->port_id = eth_dev->data->port_id;
660 : 0 : hw->device_id = pci_dev->id.device_id;
661 : 0 : hw->vendor_id = pci_dev->id.vendor_id;
662 [ # # ]: 0 : if (pci_dev->id.subsystem_vendor_id == PCI_VENDOR_ID_WANGXUN) {
663 : 0 : hw->subsystem_device_id = pci_dev->id.subsystem_device_id;
664 : : } else {
665 : 0 : u32 ssid = 0;
666 : :
667 : 0 : err = txgbe_flash_read_dword(hw, 0xFFFDC, &ssid);
668 [ # # ]: 0 : if (err) {
669 : 0 : PMD_INIT_LOG(ERR,
670 : : "Read of internal subsystem device id failed");
671 : 0 : return -ENODEV;
672 : : }
673 : 0 : hw->subsystem_device_id = (u16)ssid >> 8 | (u16)ssid << 8;
674 : : }
675 : 0 : hw->allow_unsupported_sfp = 1;
676 : :
677 : : /* Reserve memory for interrupt status block */
678 : 0 : mz = rte_eth_dma_zone_reserve(eth_dev, "txgbe_driver", -1,
679 : : 16, TXGBE_ALIGN, SOCKET_ID_ANY);
680 [ # # ]: 0 : if (mz == NULL)
681 : : return -ENOMEM;
682 : :
683 : 0 : hw->isb_dma = TMZ_PADDR(mz);
684 : 0 : hw->isb_mem = TMZ_VADDR(mz);
685 : :
686 : 0 : txgbe_parse_devargs(eth_dev);
687 : : /* Initialize the shared code (base driver) */
688 : 0 : err = txgbe_init_shared_code(hw);
689 [ # # ]: 0 : if (err != 0) {
690 : 0 : PMD_INIT_LOG(ERR, "Shared code init failed: %d", err);
691 : 0 : return -EIO;
692 : : }
693 : :
694 : : /* Unlock any pending hardware semaphore */
695 : 0 : txgbe_swfw_lock_reset(hw);
696 : :
697 : : #ifdef RTE_LIB_SECURITY
698 : : /* Initialize security_ctx only for primary process*/
699 [ # # ]: 0 : if (txgbe_ipsec_ctx_create(eth_dev))
700 : : return -ENOMEM;
701 : : #endif
702 : :
703 : : /* Initialize DCB configuration*/
704 : : memset(dcb_config, 0, sizeof(struct txgbe_dcb_config));
705 : 0 : txgbe_dcb_init(hw, dcb_config);
706 : :
707 : : /* Get Hardware Flow Control setting */
708 : 0 : hw->fc.requested_mode = txgbe_fc_full;
709 : 0 : hw->fc.current_mode = txgbe_fc_full;
710 : 0 : hw->fc.pause_time = TXGBE_FC_PAUSE_TIME;
711 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
712 : 0 : hw->fc.low_water[i] = TXGBE_FC_XON_LOTH;
713 : 0 : hw->fc.high_water[i] = TXGBE_FC_XOFF_HITH;
714 : : }
715 : 0 : hw->fc.send_xon = 1;
716 : :
717 : 0 : err = hw->rom.init_params(hw);
718 [ # # ]: 0 : if (err != 0) {
719 : 0 : PMD_INIT_LOG(ERR, "The EEPROM init failed: %d", err);
720 : 0 : return -EIO;
721 : : }
722 : :
723 : : /* Make sure we have a good EEPROM before we read from it */
724 : 0 : err = hw->rom.validate_checksum(hw, &csum);
725 [ # # ]: 0 : if (err != 0) {
726 : 0 : PMD_INIT_LOG(ERR, "The EEPROM checksum is not valid: %d", err);
727 : 0 : return -EIO;
728 : : }
729 : :
730 : 0 : err = hw->mac.init_hw(hw);
731 : :
732 : : /*
733 : : * Devices with copper phys will fail to initialise if txgbe_init_hw()
734 : : * is called too soon after the kernel driver unbinding/binding occurs.
735 : : * The failure occurs in txgbe_identify_phy() for all devices,
736 : : * but for non-copper devies, txgbe_identify_sfp_module() is
737 : : * also called. See txgbe_identify_phy(). The reason for the
738 : : * failure is not known, and only occuts when virtualisation features
739 : : * are disabled in the bios. A delay of 200ms was found to be enough by
740 : : * trial-and-error, and is doubled to be safe.
741 : : */
742 [ # # # # ]: 0 : if (err && hw->phy.media_type == txgbe_media_type_copper) {
743 : : rte_delay_ms(200);
744 : 0 : err = hw->mac.init_hw(hw);
745 : : }
746 : :
747 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_PRESENT)
748 : : err = 0;
749 : :
750 [ # # ]: 0 : if (err == TXGBE_ERR_EEPROM_VERSION) {
751 : 0 : PMD_INIT_LOG(ERR, "This device is a pre-production adapter/"
752 : : "LOM. Please be aware there may be issues associated "
753 : : "with your hardware.");
754 : 0 : PMD_INIT_LOG(ERR, "If you are experiencing problems "
755 : : "please contact your hardware representative "
756 : : "who provided you with this hardware.");
757 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
758 : 0 : PMD_INIT_LOG(ERR, "Unsupported SFP+ Module");
759 : : }
760 [ # # ]: 0 : if (err) {
761 : 0 : PMD_INIT_LOG(ERR, "Hardware Initialization Failure: %d", err);
762 : 0 : return -EIO;
763 : : }
764 : :
765 : : /* Reset the hw statistics */
766 : 0 : txgbe_dev_stats_reset(eth_dev);
767 : :
768 : : /* disable interrupt */
769 : 0 : txgbe_disable_intr(hw);
770 : :
771 : : /* Allocate memory for storing MAC addresses */
772 : 0 : eth_dev->data->mac_addrs = rte_zmalloc("txgbe", RTE_ETHER_ADDR_LEN *
773 : 0 : hw->mac.num_rar_entries, 0);
774 [ # # ]: 0 : if (eth_dev->data->mac_addrs == NULL) {
775 : 0 : PMD_INIT_LOG(ERR,
776 : : "Failed to allocate %u bytes needed to store "
777 : : "MAC addresses",
778 : : RTE_ETHER_ADDR_LEN * hw->mac.num_rar_entries);
779 : 0 : return -ENOMEM;
780 : : }
781 : :
782 : : /* Copy the permanent MAC address */
783 : : rte_ether_addr_copy((struct rte_ether_addr *)hw->mac.perm_addr,
784 : : ð_dev->data->mac_addrs[0]);
785 : :
786 : : /* Allocate memory for storing hash filter MAC addresses */
787 : 0 : eth_dev->data->hash_mac_addrs = rte_zmalloc("txgbe",
788 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC, 0);
789 [ # # ]: 0 : if (eth_dev->data->hash_mac_addrs == NULL) {
790 : 0 : PMD_INIT_LOG(ERR,
791 : : "Failed to allocate %d bytes needed to store MAC addresses",
792 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC);
793 : 0 : rte_free(eth_dev->data->mac_addrs);
794 : 0 : eth_dev->data->mac_addrs = NULL;
795 : 0 : return -ENOMEM;
796 : : }
797 : :
798 : : /* initialize the vfta */
799 : : memset(shadow_vfta, 0, sizeof(*shadow_vfta));
800 : :
801 : : /* initialize the hw strip bitmap*/
802 : : memset(hwstrip, 0, sizeof(*hwstrip));
803 : :
804 : : /* initialize PF if max_vfs not zero */
805 : 0 : ret = txgbe_pf_host_init(eth_dev);
806 [ # # ]: 0 : if (ret) {
807 : 0 : rte_free(eth_dev->data->mac_addrs);
808 : 0 : eth_dev->data->mac_addrs = NULL;
809 : 0 : rte_free(eth_dev->data->hash_mac_addrs);
810 : 0 : eth_dev->data->hash_mac_addrs = NULL;
811 : 0 : return ret;
812 : : }
813 : :
814 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
815 : : /* let hardware know driver is loaded */
816 : : ctrl_ext |= TXGBE_PORTCTL_DRVLOAD;
817 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
818 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
819 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
820 : : txgbe_flush(hw);
821 : :
822 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.sfp_type != txgbe_sfp_type_not_present)
823 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d, SFP+: %d",
824 : : (int)hw->mac.type, (int)hw->phy.type,
825 : : (int)hw->phy.sfp_type);
826 : : else
827 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d",
828 : : (int)hw->mac.type, (int)hw->phy.type);
829 : :
830 : 0 : PMD_INIT_LOG(DEBUG, "port %d vendorID=0x%x deviceID=0x%x",
831 : : eth_dev->data->port_id, pci_dev->id.vendor_id,
832 : : pci_dev->id.device_id);
833 : :
834 : 0 : rte_intr_callback_register(intr_handle,
835 : : txgbe_dev_interrupt_handler, eth_dev);
836 : :
837 : : /* enable uio/vfio intr/eventfd mapping */
838 : 0 : rte_intr_enable(intr_handle);
839 : :
840 : : /* enable support intr */
841 : 0 : txgbe_enable_intr(eth_dev);
842 : :
843 : : /* initialize filter info */
844 : : memset(filter_info, 0,
845 : : sizeof(struct txgbe_filter_info));
846 : :
847 : : /* initialize 5tuple filter list */
848 : 0 : TAILQ_INIT(&filter_info->fivetuple_list);
849 : :
850 : : /* initialize flow director filter list & hash */
851 : 0 : txgbe_fdir_filter_init(eth_dev);
852 : :
853 : : /* initialize l2 tunnel filter list & hash */
854 : 0 : txgbe_l2_tn_filter_init(eth_dev);
855 : :
856 : : /* initialize flow filter lists */
857 : 0 : txgbe_filterlist_init();
858 : :
859 : : /* initialize bandwidth configuration info */
860 : : memset(bw_conf, 0, sizeof(struct txgbe_bw_conf));
861 : :
862 : : /* initialize Traffic Manager configuration */
863 : 0 : txgbe_tm_conf_init(eth_dev);
864 : :
865 : 0 : return 0;
866 : : }
867 : :
868 : : static int
869 : 0 : eth_txgbe_dev_uninit(struct rte_eth_dev *eth_dev)
870 : : {
871 : 0 : PMD_INIT_FUNC_TRACE();
872 : :
873 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
874 : : return 0;
875 : :
876 : 0 : txgbe_dev_close(eth_dev);
877 : :
878 : 0 : return 0;
879 : : }
880 : :
881 : 0 : int txgbe_ntuple_filter_uninit(struct rte_eth_dev *eth_dev)
882 : : {
883 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
884 : : struct txgbe_5tuple_filter *p_5tuple;
885 : :
886 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list))) {
887 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list,
888 : : p_5tuple,
889 : : entries);
890 : 0 : rte_free(p_5tuple);
891 : : }
892 : 0 : memset(filter_info->fivetuple_mask, 0,
893 : : sizeof(uint32_t) * TXGBE_5TUPLE_ARRAY_SIZE);
894 : 0 : filter_info->ntuple_is_full = false;
895 : :
896 : 0 : return 0;
897 : : }
898 : :
899 : 0 : int txgbe_fdir_filter_uninit(struct rte_eth_dev *eth_dev)
900 : : {
901 : 0 : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
902 : : struct txgbe_fdir_filter *fdir_filter;
903 : :
904 : 0 : rte_free(fdir_info->hash_map);
905 : 0 : rte_hash_free(fdir_info->hash_handle);
906 : :
907 [ # # ]: 0 : while ((fdir_filter = TAILQ_FIRST(&fdir_info->fdir_list))) {
908 [ # # ]: 0 : TAILQ_REMOVE(&fdir_info->fdir_list,
909 : : fdir_filter,
910 : : entries);
911 : 0 : rte_free(fdir_filter);
912 : : }
913 : :
914 : 0 : return 0;
915 : : }
916 : :
917 : 0 : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev)
918 : : {
919 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
920 : : struct txgbe_l2_tn_filter *l2_tn_filter;
921 : :
922 : 0 : rte_free(l2_tn_info->hash_map);
923 : 0 : rte_hash_free(l2_tn_info->hash_handle);
924 : :
925 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
926 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list,
927 : : l2_tn_filter,
928 : : entries);
929 : 0 : rte_free(l2_tn_filter);
930 : : }
931 : :
932 : 0 : return 0;
933 : : }
934 : :
935 : 0 : int txgbe_fdir_filter_init(struct rte_eth_dev *eth_dev)
936 : : {
937 : 0 : struct rte_eth_fdir_conf *fdir_conf = TXGBE_DEV_FDIR_CONF(eth_dev);
938 : : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
939 : : char fdir_hash_name[RTE_HASH_NAMESIZE];
940 : 0 : u16 max_fdir_num = (1024 << (fdir_conf->pballoc + 1)) - 2;
941 : 0 : struct rte_hash_parameters fdir_hash_params = {
942 : : .name = fdir_hash_name,
943 : : .entries = max_fdir_num,
944 : : .key_len = sizeof(struct txgbe_atr_input),
945 : : .hash_func = rte_hash_crc,
946 : : .hash_func_init_val = 0,
947 : 0 : .socket_id = rte_socket_id(),
948 : : };
949 : :
950 : 0 : TAILQ_INIT(&fdir_info->fdir_list);
951 : 0 : snprintf(fdir_hash_name, RTE_HASH_NAMESIZE,
952 : 0 : "fdir_%s", TDEV_NAME(eth_dev));
953 : 0 : fdir_info->hash_handle = rte_hash_create(&fdir_hash_params);
954 [ # # ]: 0 : if (!fdir_info->hash_handle) {
955 : 0 : PMD_INIT_LOG(ERR, "Failed to create fdir hash table!");
956 : 0 : return -EINVAL;
957 : : }
958 : 0 : fdir_info->hash_map = rte_zmalloc("txgbe",
959 : : sizeof(struct txgbe_fdir_filter *) *
960 : : max_fdir_num,
961 : : 0);
962 [ # # ]: 0 : if (!fdir_info->hash_map) {
963 : 0 : PMD_INIT_LOG(ERR,
964 : : "Failed to allocate memory for fdir hash map!");
965 : 0 : rte_hash_free(fdir_info->hash_handle);
966 : 0 : return -ENOMEM;
967 : : }
968 : 0 : fdir_info->mask_added = FALSE;
969 : :
970 : 0 : return 0;
971 : : }
972 : :
973 : 0 : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev)
974 : : {
975 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
976 : : char l2_tn_hash_name[RTE_HASH_NAMESIZE];
977 : 0 : struct rte_hash_parameters l2_tn_hash_params = {
978 : : .name = l2_tn_hash_name,
979 : : .entries = TXGBE_MAX_L2_TN_FILTER_NUM,
980 : : .key_len = sizeof(struct txgbe_l2_tn_key),
981 : : .hash_func = rte_hash_crc,
982 : : .hash_func_init_val = 0,
983 : 0 : .socket_id = rte_socket_id(),
984 : : };
985 : :
986 : 0 : TAILQ_INIT(&l2_tn_info->l2_tn_list);
987 : 0 : snprintf(l2_tn_hash_name, RTE_HASH_NAMESIZE,
988 : 0 : "l2_tn_%s", TDEV_NAME(eth_dev));
989 : 0 : l2_tn_info->hash_handle = rte_hash_create(&l2_tn_hash_params);
990 [ # # ]: 0 : if (!l2_tn_info->hash_handle) {
991 : 0 : PMD_INIT_LOG(ERR, "Failed to create L2 TN hash table!");
992 : 0 : return -EINVAL;
993 : : }
994 : 0 : l2_tn_info->hash_map = rte_zmalloc("txgbe",
995 : : sizeof(struct txgbe_l2_tn_filter *) *
996 : : TXGBE_MAX_L2_TN_FILTER_NUM,
997 : : 0);
998 [ # # ]: 0 : if (!l2_tn_info->hash_map) {
999 : 0 : PMD_INIT_LOG(ERR,
1000 : : "Failed to allocate memory for L2 TN hash map!");
1001 : 0 : rte_hash_free(l2_tn_info->hash_handle);
1002 : 0 : return -ENOMEM;
1003 : : }
1004 : 0 : l2_tn_info->e_tag_en = FALSE;
1005 : 0 : l2_tn_info->e_tag_fwd_en = FALSE;
1006 : 0 : l2_tn_info->e_tag_ether_type = RTE_ETHER_TYPE_ETAG;
1007 : :
1008 : 0 : return 0;
1009 : : }
1010 : :
1011 : : static int
1012 : 0 : eth_txgbe_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1013 : : struct rte_pci_device *pci_dev)
1014 : : {
1015 : 0 : return rte_eth_dev_create(&pci_dev->device, pci_dev->device.name,
1016 : : sizeof(struct txgbe_adapter),
1017 : : eth_dev_pci_specific_init, pci_dev,
1018 : : eth_txgbe_dev_init, NULL);
1019 : : }
1020 : :
1021 : 0 : static int eth_txgbe_pci_remove(struct rte_pci_device *pci_dev)
1022 : : {
1023 : : struct rte_eth_dev *ethdev;
1024 : :
1025 : 0 : ethdev = rte_eth_dev_allocated(pci_dev->device.name);
1026 [ # # ]: 0 : if (!ethdev)
1027 : : return 0;
1028 : :
1029 : 0 : return rte_eth_dev_pci_generic_remove(pci_dev, eth_txgbe_dev_uninit);
1030 : : }
1031 : :
1032 : : static struct rte_pci_driver rte_txgbe_pmd = {
1033 : : .id_table = pci_id_txgbe_map,
1034 : : .drv_flags = RTE_PCI_DRV_NEED_MAPPING |
1035 : : RTE_PCI_DRV_INTR_LSC,
1036 : : .probe = eth_txgbe_pci_probe,
1037 : : .remove = eth_txgbe_pci_remove,
1038 : : };
1039 : :
1040 : : static int
1041 : 0 : txgbe_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on)
1042 : : {
1043 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1044 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
1045 : : uint32_t vfta;
1046 : : uint32_t vid_idx;
1047 : : uint32_t vid_bit;
1048 : :
1049 : 0 : vid_idx = (uint32_t)((vlan_id >> 5) & 0x7F);
1050 : 0 : vid_bit = (uint32_t)(1 << (vlan_id & 0x1F));
1051 : 0 : vfta = rd32(hw, TXGBE_VLANTBL(vid_idx));
1052 [ # # ]: 0 : if (on)
1053 : 0 : vfta |= vid_bit;
1054 : : else
1055 : 0 : vfta &= ~vid_bit;
1056 : : wr32(hw, TXGBE_VLANTBL(vid_idx), vfta);
1057 : :
1058 : : /* update local VFTA copy */
1059 : 0 : shadow_vfta->vfta[vid_idx] = vfta;
1060 : :
1061 : 0 : return 0;
1062 : : }
1063 : :
1064 : : static void
1065 : 0 : txgbe_vlan_strip_q_set(struct rte_eth_dev *dev, uint16_t queue, int on)
1066 : : {
1067 [ # # ]: 0 : if (on)
1068 : 0 : txgbe_vlan_hw_strip_enable(dev, queue);
1069 : : else
1070 : 0 : txgbe_vlan_hw_strip_disable(dev, queue);
1071 : 0 : }
1072 : :
1073 : : static void
1074 : 0 : txgbe_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on)
1075 : : {
1076 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1077 : :
1078 [ # # ]: 0 : if (!hw->adapter_stopped) {
1079 : 0 : PMD_DRV_LOG(ERR, "Please stop port first");
1080 : 0 : return;
1081 : : }
1082 : :
1083 : 0 : txgbe_vlan_strip_q_set(dev, queue, on);
1084 : : }
1085 : :
1086 : : static int
1087 : 0 : txgbe_vlan_tpid_set(struct rte_eth_dev *dev,
1088 : : enum rte_vlan_type vlan_type,
1089 : : uint16_t tpid)
1090 : : {
1091 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1092 : : int ret = 0;
1093 : : uint32_t portctrl, vlan_ext, qinq;
1094 : :
1095 : : portctrl = rd32(hw, TXGBE_PORTCTL);
1096 : :
1097 : 0 : vlan_ext = (portctrl & TXGBE_PORTCTL_VLANEXT);
1098 [ # # # # ]: 0 : qinq = vlan_ext && (portctrl & TXGBE_PORTCTL_QINQ);
1099 [ # # # ]: 0 : switch (vlan_type) {
1100 : 0 : case RTE_ETH_VLAN_TYPE_INNER:
1101 [ # # ]: 0 : if (vlan_ext) {
1102 : 0 : wr32m(hw, TXGBE_VLANCTL,
1103 : : TXGBE_VLANCTL_TPID_MASK,
1104 : : TXGBE_VLANCTL_TPID(tpid));
1105 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1106 : : TXGBE_DMATXCTRL_TPID_MASK,
1107 : : TXGBE_DMATXCTRL_TPID(tpid));
1108 : : } else {
1109 : : ret = -ENOTSUP;
1110 : 0 : PMD_DRV_LOG(ERR, "Inner type is not supported"
1111 : : " by single VLAN");
1112 : : }
1113 : :
1114 [ # # ]: 0 : if (qinq) {
1115 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1116 : : TXGBE_TAGTPID_LSB_MASK,
1117 : : TXGBE_TAGTPID_LSB(tpid));
1118 : : }
1119 : : break;
1120 : 0 : case RTE_ETH_VLAN_TYPE_OUTER:
1121 [ # # ]: 0 : if (vlan_ext) {
1122 : : /* Only the high 16-bits is valid */
1123 : 0 : wr32m(hw, TXGBE_EXTAG,
1124 : : TXGBE_EXTAG_VLAN_MASK,
1125 : 0 : TXGBE_EXTAG_VLAN(tpid));
1126 : : } else {
1127 : 0 : wr32m(hw, TXGBE_VLANCTL,
1128 : : TXGBE_VLANCTL_TPID_MASK,
1129 : : TXGBE_VLANCTL_TPID(tpid));
1130 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1131 : : TXGBE_DMATXCTRL_TPID_MASK,
1132 : : TXGBE_DMATXCTRL_TPID(tpid));
1133 : : }
1134 : :
1135 [ # # ]: 0 : if (qinq) {
1136 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1137 : : TXGBE_TAGTPID_MSB_MASK,
1138 : 0 : TXGBE_TAGTPID_MSB(tpid));
1139 : : }
1140 : : break;
1141 : 0 : default:
1142 : 0 : PMD_DRV_LOG(ERR, "Unsupported VLAN type %d", vlan_type);
1143 : 0 : return -EINVAL;
1144 : : }
1145 : :
1146 : : return ret;
1147 : : }
1148 : :
1149 : : void
1150 : 0 : txgbe_vlan_hw_filter_disable(struct rte_eth_dev *dev)
1151 : : {
1152 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1153 : : uint32_t vlnctrl;
1154 : :
1155 : 0 : PMD_INIT_FUNC_TRACE();
1156 : :
1157 : : /* Filter Table Disable */
1158 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1159 : 0 : vlnctrl &= ~TXGBE_VLANCTL_VFE;
1160 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1161 : 0 : }
1162 : :
1163 : : void
1164 : 0 : txgbe_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1165 : : {
1166 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1167 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
1168 : : uint32_t vlnctrl;
1169 : : uint16_t i;
1170 : :
1171 : 0 : PMD_INIT_FUNC_TRACE();
1172 : :
1173 : : /* Filter Table Enable */
1174 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1175 : 0 : vlnctrl &= ~TXGBE_VLANCTL_CFIENA;
1176 : 0 : vlnctrl |= TXGBE_VLANCTL_VFE;
1177 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1178 : :
1179 : : /* write whatever is in local vfta copy */
1180 [ # # ]: 0 : for (i = 0; i < TXGBE_VFTA_SIZE; i++)
1181 : 0 : wr32(hw, TXGBE_VLANTBL(i), shadow_vfta->vfta[i]);
1182 : 0 : }
1183 : :
1184 : : void
1185 : 0 : txgbe_vlan_hw_strip_bitmap_set(struct rte_eth_dev *dev, uint16_t queue, bool on)
1186 : : {
1187 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(dev);
1188 : : struct txgbe_rx_queue *rxq;
1189 : :
1190 [ # # ]: 0 : if (queue >= TXGBE_MAX_RX_QUEUE_NUM)
1191 : : return;
1192 : :
1193 [ # # ]: 0 : if (on)
1194 : 0 : TXGBE_SET_HWSTRIP(hwstrip, queue);
1195 : : else
1196 : 0 : TXGBE_CLEAR_HWSTRIP(hwstrip, queue);
1197 : :
1198 [ # # ]: 0 : if (queue >= dev->data->nb_rx_queues)
1199 : : return;
1200 : :
1201 : 0 : rxq = dev->data->rx_queues[queue];
1202 : :
1203 [ # # ]: 0 : if (on) {
1204 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1205 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1206 : : } else {
1207 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN;
1208 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1209 : : }
1210 : : }
1211 : :
1212 : : static void
1213 : 0 : txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev, uint16_t queue)
1214 : : {
1215 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1216 : : uint32_t ctrl;
1217 : :
1218 : 0 : PMD_INIT_FUNC_TRACE();
1219 : :
1220 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1221 : 0 : ctrl &= ~TXGBE_RXCFG_VLAN;
1222 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1223 : :
1224 : : /* record those setting for HW strip per queue */
1225 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 0);
1226 : 0 : }
1227 : :
1228 : : static void
1229 : 0 : txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue)
1230 : : {
1231 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1232 : : uint32_t ctrl;
1233 : :
1234 : 0 : PMD_INIT_FUNC_TRACE();
1235 : :
1236 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1237 : 0 : ctrl |= TXGBE_RXCFG_VLAN;
1238 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1239 : :
1240 : : /* record those setting for HW strip per queue */
1241 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 1);
1242 : 0 : }
1243 : :
1244 : : static void
1245 : 0 : txgbe_vlan_hw_extend_disable(struct rte_eth_dev *dev)
1246 : : {
1247 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1248 : : uint32_t ctrl;
1249 : :
1250 : 0 : PMD_INIT_FUNC_TRACE();
1251 : :
1252 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1253 : 0 : ctrl &= ~TXGBE_PORTCTL_VLANEXT;
1254 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1255 : 0 : }
1256 : :
1257 : : static void
1258 : 0 : txgbe_vlan_hw_extend_enable(struct rte_eth_dev *dev)
1259 : : {
1260 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1261 : : uint32_t ctrl;
1262 : :
1263 : 0 : PMD_INIT_FUNC_TRACE();
1264 : :
1265 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1266 : 0 : ctrl |= TXGBE_PORTCTL_VLANEXT;
1267 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1268 : 0 : }
1269 : :
1270 : : static void
1271 : 0 : txgbe_qinq_hw_strip_disable(struct rte_eth_dev *dev)
1272 : : {
1273 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1274 : : uint32_t ctrl;
1275 : :
1276 : 0 : PMD_INIT_FUNC_TRACE();
1277 : :
1278 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1279 : 0 : ctrl &= ~TXGBE_PORTCTL_QINQ;
1280 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1281 : 0 : }
1282 : :
1283 : : static void
1284 : 0 : txgbe_qinq_hw_strip_enable(struct rte_eth_dev *dev)
1285 : : {
1286 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1287 : : uint32_t ctrl;
1288 : :
1289 : 0 : PMD_INIT_FUNC_TRACE();
1290 : :
1291 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1292 : 0 : ctrl |= TXGBE_PORTCTL_QINQ | TXGBE_PORTCTL_VLANEXT;
1293 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1294 : 0 : }
1295 : :
1296 : : void
1297 : 0 : txgbe_vlan_hw_strip_config(struct rte_eth_dev *dev)
1298 : : {
1299 : : struct txgbe_rx_queue *rxq;
1300 : : uint16_t i;
1301 : :
1302 : 0 : PMD_INIT_FUNC_TRACE();
1303 : :
1304 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1305 : 0 : rxq = dev->data->rx_queues[i];
1306 : :
1307 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1308 : 0 : txgbe_vlan_strip_q_set(dev, i, 1);
1309 : : else
1310 : 0 : txgbe_vlan_strip_q_set(dev, i, 0);
1311 : : }
1312 : 0 : }
1313 : :
1314 : : void
1315 : 0 : txgbe_config_vlan_strip_on_all_queues(struct rte_eth_dev *dev, int mask)
1316 : : {
1317 : : uint16_t i;
1318 : : struct rte_eth_rxmode *rxmode;
1319 : : struct txgbe_rx_queue *rxq;
1320 : :
1321 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK) {
1322 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1323 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1324 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1325 : 0 : rxq = dev->data->rx_queues[i];
1326 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1327 : : }
1328 : : else
1329 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1330 : 0 : rxq = dev->data->rx_queues[i];
1331 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1332 : : }
1333 : : }
1334 : 0 : }
1335 : :
1336 : : static int
1337 : 0 : txgbe_vlan_offload_config(struct rte_eth_dev *dev, int mask)
1338 : : {
1339 : : struct rte_eth_rxmode *rxmode;
1340 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1341 : :
1342 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK)
1343 : 0 : txgbe_vlan_hw_strip_config(dev);
1344 : :
1345 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_FILTER_MASK) {
1346 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_FILTER)
1347 : 0 : txgbe_vlan_hw_filter_enable(dev);
1348 : : else
1349 : 0 : txgbe_vlan_hw_filter_disable(dev);
1350 : : }
1351 : :
1352 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_EXTEND_MASK) {
1353 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_EXTEND)
1354 : 0 : txgbe_vlan_hw_extend_enable(dev);
1355 : : else
1356 : 0 : txgbe_vlan_hw_extend_disable(dev);
1357 : : }
1358 : :
1359 [ # # ]: 0 : if (mask & RTE_ETH_QINQ_STRIP_MASK) {
1360 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_QINQ_STRIP)
1361 : 0 : txgbe_qinq_hw_strip_enable(dev);
1362 : : else
1363 : 0 : txgbe_qinq_hw_strip_disable(dev);
1364 : : }
1365 : :
1366 : 0 : return 0;
1367 : : }
1368 : :
1369 : : static int
1370 : 0 : txgbe_vlan_offload_set(struct rte_eth_dev *dev, int mask)
1371 : : {
1372 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1373 : :
1374 [ # # # # ]: 0 : if (!hw->adapter_stopped && (mask & RTE_ETH_VLAN_STRIP_MASK)) {
1375 : 0 : PMD_DRV_LOG(ERR, "Please stop port first");
1376 : 0 : return -EPERM;
1377 : : }
1378 : :
1379 : 0 : txgbe_config_vlan_strip_on_all_queues(dev, mask);
1380 : :
1381 : 0 : txgbe_vlan_offload_config(dev, mask);
1382 : :
1383 : 0 : return 0;
1384 : : }
1385 : :
1386 : : static void
1387 : : txgbe_vmdq_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1388 : : {
1389 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1390 : : /* VLNCTL: enable vlan filtering and allow all vlan tags through */
1391 : : uint32_t vlanctrl = rd32(hw, TXGBE_VLANCTL);
1392 : :
1393 : 0 : vlanctrl |= TXGBE_VLANCTL_VFE; /* enable vlan filters */
1394 : : wr32(hw, TXGBE_VLANCTL, vlanctrl);
1395 : 0 : }
1396 : :
1397 : : static int
1398 : : txgbe_check_vf_rss_rxq_num(struct rte_eth_dev *dev, uint16_t nb_rx_q)
1399 : : {
1400 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1401 : :
1402 [ # # # ]: 0 : switch (nb_rx_q) {
1403 : 0 : case 1:
1404 : : case 2:
1405 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_64_POOLS;
1406 : 0 : break;
1407 : 0 : case 4:
1408 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_32_POOLS;
1409 : 0 : break;
1410 : : default:
1411 : : return -EINVAL;
1412 : : }
1413 : :
1414 : 0 : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool =
1415 : 0 : TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1416 : 0 : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx =
1417 : 0 : pci_dev->max_vfs * RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1418 : : return 0;
1419 : : }
1420 : :
1421 : : static int
1422 : 0 : txgbe_check_mq_mode(struct rte_eth_dev *dev)
1423 : : {
1424 : 0 : struct rte_eth_conf *dev_conf = &dev->data->dev_conf;
1425 : 0 : uint16_t nb_rx_q = dev->data->nb_rx_queues;
1426 : 0 : uint16_t nb_tx_q = dev->data->nb_tx_queues;
1427 : :
1428 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active != 0) {
1429 : : /* check multi-queue mode */
1430 [ # # # # : 0 : switch (dev_conf->rxmode.mq_mode) {
# ]
1431 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB:
1432 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_RX_VMDQ_DCB mode supported in SRIOV");
1433 : 0 : break;
1434 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB_RSS:
1435 : : /* DCB/RSS VMDQ in SRIOV mode, not implement yet */
1436 : 0 : PMD_INIT_LOG(ERR, "SRIOV active,"
1437 : : " unsupported mq_mode rx %d.",
1438 : : dev_conf->rxmode.mq_mode);
1439 : 0 : return -EINVAL;
1440 : 0 : case RTE_ETH_MQ_RX_RSS:
1441 : : case RTE_ETH_MQ_RX_VMDQ_RSS:
1442 : 0 : dev->data->dev_conf.rxmode.mq_mode = RTE_ETH_MQ_RX_VMDQ_RSS;
1443 [ # # ]: 0 : if (nb_rx_q <= RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)
1444 : : if (txgbe_check_vf_rss_rxq_num(dev, nb_rx_q)) {
1445 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1446 : : " invalid queue number"
1447 : : " for VMDQ RSS, allowed"
1448 : : " value are 1, 2 or 4.");
1449 : 0 : return -EINVAL;
1450 : : }
1451 : : break;
1452 : 0 : case RTE_ETH_MQ_RX_VMDQ_ONLY:
1453 : : case RTE_ETH_MQ_RX_NONE:
1454 : : /* if nothing mq mode configure, use default scheme */
1455 : 0 : dev->data->dev_conf.rxmode.mq_mode =
1456 : : RTE_ETH_MQ_RX_VMDQ_ONLY;
1457 : 0 : break;
1458 : 0 : default: /* RTE_ETH_MQ_RX_DCB, RTE_ETH_MQ_RX_DCB_RSS or RTE_ETH_MQ_TX_DCB*/
1459 : : /* SRIOV only works in VMDq enable mode */
1460 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1461 : : " wrong mq_mode rx %d.",
1462 : : dev_conf->rxmode.mq_mode);
1463 : 0 : return -EINVAL;
1464 : : }
1465 : :
1466 [ # # ]: 0 : switch (dev_conf->txmode.mq_mode) {
1467 : 0 : case RTE_ETH_MQ_TX_VMDQ_DCB:
1468 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_TX_VMDQ_DCB mode supported in SRIOV");
1469 : 0 : dev->data->dev_conf.txmode.mq_mode = RTE_ETH_MQ_TX_VMDQ_DCB;
1470 : 0 : break;
1471 : 0 : default: /* RTE_ETH_MQ_TX_VMDQ_ONLY or RTE_ETH_MQ_TX_NONE */
1472 : 0 : dev->data->dev_conf.txmode.mq_mode =
1473 : : RTE_ETH_MQ_TX_VMDQ_ONLY;
1474 : 0 : break;
1475 : : }
1476 : :
1477 : : /* check valid queue number */
1478 [ # # # # ]: 0 : if ((nb_rx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool) ||
1479 : : (nb_tx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)) {
1480 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1481 : : " nb_rx_q=%d nb_tx_q=%d queue number"
1482 : : " must be less than or equal to %d.",
1483 : : nb_rx_q, nb_tx_q,
1484 : : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool);
1485 : 0 : return -EINVAL;
1486 : : }
1487 : : } else {
1488 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB_RSS) {
1489 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB+RSS mq_mode is"
1490 : : " not supported.");
1491 : 0 : return -EINVAL;
1492 : : }
1493 : : /* check configuration for vmdb+dcb mode */
1494 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB) {
1495 : : const struct rte_eth_vmdq_dcb_conf *conf;
1496 : :
1497 [ # # ]: 0 : if (nb_rx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1498 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_rx_q != %d.",
1499 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1500 : 0 : return -EINVAL;
1501 : : }
1502 : : conf = &dev_conf->rx_adv_conf.vmdq_dcb_conf;
1503 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1504 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1505 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1506 : : " nb_queue_pools must be %d or %d.",
1507 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1508 : 0 : return -EINVAL;
1509 : : }
1510 : : }
1511 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_VMDQ_DCB) {
1512 : : const struct rte_eth_vmdq_dcb_tx_conf *conf;
1513 : :
1514 [ # # ]: 0 : if (nb_tx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1515 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_tx_q != %d",
1516 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1517 : 0 : return -EINVAL;
1518 : : }
1519 : : conf = &dev_conf->tx_adv_conf.vmdq_dcb_tx_conf;
1520 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1521 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1522 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1523 : : " nb_queue_pools != %d and"
1524 : : " nb_queue_pools != %d.",
1525 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1526 : 0 : return -EINVAL;
1527 : : }
1528 : : }
1529 : :
1530 : : /* For DCB mode check our configuration before we go further */
1531 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_DCB) {
1532 : : const struct rte_eth_dcb_rx_conf *conf;
1533 : :
1534 : : conf = &dev_conf->rx_adv_conf.dcb_rx_conf;
1535 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1536 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1537 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1538 : : " and nb_tcs != %d.",
1539 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1540 : 0 : return -EINVAL;
1541 : : }
1542 : : }
1543 : :
1544 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_DCB) {
1545 : : const struct rte_eth_dcb_tx_conf *conf;
1546 : :
1547 : : conf = &dev_conf->tx_adv_conf.dcb_tx_conf;
1548 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1549 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1550 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1551 : : " and nb_tcs != %d.",
1552 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1553 : 0 : return -EINVAL;
1554 : : }
1555 : : }
1556 : :
1557 : : /*
1558 : : * When DCB/VT is off, maximum number of queues changes
1559 : : */
1560 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_NONE) {
1561 [ # # ]: 0 : if (nb_tx_q > TXGBE_NONE_MODE_TX_NB_QUEUES) {
1562 : 0 : PMD_INIT_LOG(ERR,
1563 : : "Neither VT nor DCB are enabled, "
1564 : : "nb_tx_q > %d.",
1565 : : TXGBE_NONE_MODE_TX_NB_QUEUES);
1566 : 0 : return -EINVAL;
1567 : : }
1568 : : }
1569 : : }
1570 : : return 0;
1571 : : }
1572 : :
1573 : : static int
1574 : 0 : txgbe_dev_configure(struct rte_eth_dev *dev)
1575 : : {
1576 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1577 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
1578 : : int ret;
1579 : :
1580 : 0 : PMD_INIT_FUNC_TRACE();
1581 : :
1582 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_RSS_FLAG)
1583 : 0 : dev->data->dev_conf.rxmode.offloads |= RTE_ETH_RX_OFFLOAD_RSS_HASH;
1584 : :
1585 : : /* multiple queue mode checking */
1586 : 0 : ret = txgbe_check_mq_mode(dev);
1587 [ # # ]: 0 : if (ret != 0) {
1588 : 0 : PMD_DRV_LOG(ERR, "txgbe_check_mq_mode fails with %d.",
1589 : : ret);
1590 : 0 : return ret;
1591 : : }
1592 : :
1593 : : /* set flag to update link status after init */
1594 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
1595 : :
1596 : : /*
1597 : : * Initialize to TRUE. If any of Rx queues doesn't meet the bulk
1598 : : * allocation Rx preconditions we will reset it.
1599 : : */
1600 : 0 : adapter->rx_bulk_alloc_allowed = true;
1601 : 0 : adapter->rx_vec_allowed = true;
1602 : :
1603 : 0 : return 0;
1604 : : }
1605 : :
1606 : 0 : static void txgbe_reinit_gpio_intr(struct txgbe_hw *hw)
1607 : : {
1608 : : u32 reg;
1609 : :
1610 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
1611 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
1612 : :
1613 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
1614 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
1615 : :
1616 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2)
1617 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
1618 : :
1619 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3)
1620 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
1621 : :
1622 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6)
1623 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
1624 : :
1625 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
1626 : 0 : }
1627 : :
1628 : : static void
1629 : 0 : txgbe_dev_phy_intr_setup(struct rte_eth_dev *dev)
1630 : : {
1631 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1632 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1633 : 0 : u8 device_type = hw->subsystem_device_id & 0xF0;
1634 : : uint32_t gpie;
1635 : :
1636 : 0 : if (device_type != TXGBE_DEV_ID_MAC_XAUI &&
1637 [ # # ]: 0 : device_type != TXGBE_DEV_ID_MAC_SGMII) {
1638 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
1639 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1640 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
1641 : :
1642 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
1643 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1644 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
1645 : : }
1646 : :
1647 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
1648 : 0 : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
1649 : 0 : intr->mask_misc |= TXGBE_ICRMISC_HEAT;
1650 : 0 : }
1651 : :
1652 : : int
1653 : 0 : txgbe_set_vf_rate_limit(struct rte_eth_dev *dev, uint16_t vf,
1654 : : uint16_t tx_rate, uint64_t q_msk)
1655 : : {
1656 : : struct txgbe_hw *hw;
1657 : : struct txgbe_vf_info *vfinfo;
1658 : : struct rte_eth_link link;
1659 : : uint8_t nb_q_per_pool;
1660 : : uint32_t queue_stride;
1661 : : uint32_t queue_idx, idx = 0, vf_idx;
1662 : : uint32_t queue_end;
1663 : : uint16_t total_rate = 0;
1664 : : struct rte_pci_device *pci_dev;
1665 : : int ret;
1666 : :
1667 : 0 : pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1668 : 0 : ret = rte_eth_link_get_nowait(dev->data->port_id, &link);
1669 [ # # ]: 0 : if (ret < 0)
1670 : : return ret;
1671 : :
1672 [ # # ]: 0 : if (vf >= pci_dev->max_vfs)
1673 : : return -EINVAL;
1674 : :
1675 [ # # ]: 0 : if (tx_rate > link.link_speed)
1676 : : return -EINVAL;
1677 : :
1678 [ # # ]: 0 : if (q_msk == 0)
1679 : : return 0;
1680 : :
1681 : 0 : hw = TXGBE_DEV_HW(dev);
1682 : 0 : vfinfo = *(TXGBE_DEV_VFDATA(dev));
1683 : 0 : nb_q_per_pool = RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1684 : 0 : queue_stride = TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1685 : 0 : queue_idx = vf * queue_stride;
1686 : 0 : queue_end = queue_idx + nb_q_per_pool - 1;
1687 [ # # ]: 0 : if (queue_end >= hw->mac.max_tx_queues)
1688 : : return -EINVAL;
1689 : :
1690 [ # # ]: 0 : if (vfinfo) {
1691 [ # # ]: 0 : for (vf_idx = 0; vf_idx < pci_dev->max_vfs; vf_idx++) {
1692 [ # # ]: 0 : if (vf_idx == vf)
1693 : 0 : continue;
1694 [ # # ]: 0 : for (idx = 0; idx < RTE_DIM(vfinfo[vf_idx].tx_rate);
1695 : 0 : idx++)
1696 : 0 : total_rate += vfinfo[vf_idx].tx_rate[idx];
1697 : : }
1698 : : } else {
1699 : : return -EINVAL;
1700 : : }
1701 : :
1702 : : /* Store tx_rate for this vf. */
1703 [ # # ]: 0 : for (idx = 0; idx < nb_q_per_pool; idx++) {
1704 [ # # ]: 0 : if (((uint64_t)0x1 << idx) & q_msk) {
1705 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != tx_rate)
1706 : 0 : vfinfo[vf].tx_rate[idx] = tx_rate;
1707 : 0 : total_rate += tx_rate;
1708 : : }
1709 : : }
1710 : :
1711 [ # # ]: 0 : if (total_rate > dev->data->dev_link.link_speed) {
1712 : : /* Reset stored TX rate of the VF if it causes exceed
1713 : : * link speed.
1714 : : */
1715 : 0 : memset(vfinfo[vf].tx_rate, 0, sizeof(vfinfo[vf].tx_rate));
1716 : 0 : return -EINVAL;
1717 : : }
1718 : :
1719 : : /* Set ARBTXRATE of each queue/pool for vf X */
1720 [ # # ]: 0 : for (; queue_idx <= queue_end; queue_idx++) {
1721 [ # # ]: 0 : if (0x1 & q_msk)
1722 : 0 : txgbe_set_queue_rate_limit(dev, queue_idx, tx_rate);
1723 : 0 : q_msk = q_msk >> 1;
1724 : : }
1725 : :
1726 : : return 0;
1727 : : }
1728 : :
1729 : : /*
1730 : : * Configure device link speed and setup link.
1731 : : * It returns 0 on success.
1732 : : */
1733 : : static int
1734 : 0 : txgbe_dev_start(struct rte_eth_dev *dev)
1735 : : {
1736 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1737 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
1738 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
1739 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1740 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
1741 : : uint32_t intr_vector = 0;
1742 : : int err;
1743 : 0 : bool link_up = false, negotiate = 0;
1744 : 0 : uint32_t speed = 0;
1745 : : uint32_t allowed_speeds = 0;
1746 : : int mask = 0;
1747 : : int status;
1748 : : uint16_t vf, idx;
1749 : : uint32_t *link_speeds;
1750 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
1751 : : u32 links_reg;
1752 : :
1753 : 0 : PMD_INIT_FUNC_TRACE();
1754 : :
1755 : : /* Stop the link setup handler before resetting the HW. */
1756 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
1757 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
1758 : :
1759 : : /* disable uio/vfio intr/eventfd mapping */
1760 : 0 : rte_intr_disable(intr_handle);
1761 : :
1762 : : /* stop adapter */
1763 : 0 : hw->adapter_stopped = 0;
1764 : 0 : txgbe_stop_hw(hw);
1765 : :
1766 : : /* reinitialize adapter
1767 : : * this calls reset and start
1768 : : */
1769 : 0 : hw->nb_rx_queues = dev->data->nb_rx_queues;
1770 : 0 : hw->nb_tx_queues = dev->data->nb_tx_queues;
1771 : 0 : status = txgbe_pf_reset_hw(hw);
1772 [ # # ]: 0 : if (status != 0)
1773 : : return -1;
1774 : 0 : hw->mac.start_hw(hw);
1775 : 0 : hw->mac.get_link_status = true;
1776 : 0 : hw->dev_start = true;
1777 : :
1778 : 0 : txgbe_set_pcie_master(hw, true);
1779 : :
1780 : : /* workaround for GPIO intr lost when mng_veto bit is set */
1781 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
1782 : 0 : txgbe_reinit_gpio_intr(hw);
1783 : :
1784 : : /* configure PF module if SRIOV enabled */
1785 : 0 : txgbe_pf_host_configure(dev);
1786 : :
1787 : 0 : txgbe_dev_phy_intr_setup(dev);
1788 : :
1789 : : /* check and configure queue intr-vector mapping */
1790 [ # # ]: 0 : if ((rte_intr_cap_multiple(intr_handle) ||
1791 [ # # ]: 0 : !RTE_ETH_DEV_SRIOV(dev).active) &&
1792 [ # # ]: 0 : dev->data->dev_conf.intr_conf.rxq != 0) {
1793 : 0 : intr_vector = dev->data->nb_rx_queues;
1794 [ # # ]: 0 : if (rte_intr_efd_enable(intr_handle, intr_vector))
1795 : : return -1;
1796 : : }
1797 : :
1798 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
1799 [ # # ]: 0 : if (rte_intr_vec_list_alloc(intr_handle, "intr_vec",
1800 : 0 : dev->data->nb_rx_queues)) {
1801 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate %d rx_queues"
1802 : : " intr_vec", dev->data->nb_rx_queues);
1803 : 0 : return -ENOMEM;
1804 : : }
1805 : : }
1806 : : /* configure msix for sleep until rx interrupt */
1807 : 0 : txgbe_configure_msix(dev);
1808 : :
1809 : : /* initialize transmission unit */
1810 : 0 : txgbe_dev_tx_init(dev);
1811 : :
1812 : : /* This can fail when allocating mbufs for descriptor rings */
1813 : 0 : err = txgbe_dev_rx_init(dev);
1814 [ # # ]: 0 : if (err) {
1815 : 0 : PMD_INIT_LOG(ERR, "Unable to initialize RX hardware");
1816 : 0 : goto error;
1817 : : }
1818 : :
1819 : : mask = RTE_ETH_VLAN_STRIP_MASK | RTE_ETH_VLAN_FILTER_MASK |
1820 : : RTE_ETH_VLAN_EXTEND_MASK;
1821 : 0 : err = txgbe_vlan_offload_config(dev, mask);
1822 [ # # ]: 0 : if (err) {
1823 : 0 : PMD_INIT_LOG(ERR, "Unable to set VLAN offload");
1824 : 0 : goto error;
1825 : : }
1826 : :
1827 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_ONLY) {
1828 : : /* Enable vlan filtering for VMDq */
1829 : : txgbe_vmdq_vlan_hw_filter_enable(dev);
1830 : : }
1831 : :
1832 : : /* Configure DCB hw */
1833 : 0 : txgbe_configure_pb(dev);
1834 : 0 : txgbe_configure_port(dev);
1835 : 0 : txgbe_configure_dcb(dev);
1836 : :
1837 [ # # ]: 0 : if (TXGBE_DEV_FDIR_CONF(dev)->mode != RTE_FDIR_MODE_NONE) {
1838 : 0 : err = txgbe_fdir_configure(dev);
1839 [ # # ]: 0 : if (err)
1840 : 0 : goto error;
1841 : : }
1842 : :
1843 : : /* Restore vf rate limit */
1844 [ # # ]: 0 : if (vfinfo != NULL) {
1845 [ # # ]: 0 : for (vf = 0; vf < pci_dev->max_vfs; vf++)
1846 [ # # ]: 0 : for (idx = 0; idx < TXGBE_MAX_QUEUE_NUM_PER_VF; idx++)
1847 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != 0)
1848 : 0 : txgbe_set_vf_rate_limit(dev, vf,
1849 : : vfinfo[vf].tx_rate[idx],
1850 : 0 : 1 << idx);
1851 : : }
1852 : :
1853 : 0 : err = txgbe_dev_rxtx_start(dev);
1854 [ # # ]: 0 : if (err < 0) {
1855 : 0 : PMD_INIT_LOG(ERR, "Unable to start rxtx queues");
1856 : 0 : goto error;
1857 : : }
1858 : :
1859 : : /* Skip link setup if loopback mode is enabled. */
1860 [ # # ]: 0 : if (txgbe_is_pf(hw) &&
1861 [ # # ]: 0 : dev->data->dev_conf.lpbk_mode)
1862 : 0 : goto skip_link_setup;
1863 : :
1864 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.multispeed_fiber) {
1865 : 0 : err = hw->mac.setup_sfp(hw);
1866 [ # # ]: 0 : if (err)
1867 : 0 : goto error;
1868 : : }
1869 : :
1870 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
1871 : : /* Turn on the copper */
1872 : 0 : hw->phy.set_phy_power(hw, true);
1873 : : } else {
1874 : : /* Turn on the laser */
1875 : 0 : hw->mac.enable_tx_laser(hw);
1876 : : }
1877 : :
1878 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) != TXGBE_DEV_ID_KR_KX_KX4)
1879 : 0 : err = hw->mac.check_link(hw, &speed, &link_up, 0);
1880 [ # # ]: 0 : if (err)
1881 : 0 : goto error;
1882 : 0 : dev->data->dev_link.link_status = link_up;
1883 : :
1884 : 0 : err = hw->mac.get_link_capabilities(hw, &speed, &negotiate);
1885 [ # # ]: 0 : if (err)
1886 : 0 : goto error;
1887 : :
1888 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40)
1889 : : allowed_speeds = RTE_ETH_LINK_SPEED_40G;
1890 [ # # ]: 0 : else if (hw->mac.type == txgbe_mac_aml)
1891 : : allowed_speeds = RTE_ETH_LINK_SPEED_10G | RTE_ETH_LINK_SPEED_25G;
1892 : : else
1893 : : allowed_speeds = RTE_ETH_LINK_SPEED_100M | RTE_ETH_LINK_SPEED_1G |
1894 : : RTE_ETH_LINK_SPEED_10G;
1895 : :
1896 : 0 : link_speeds = &dev->data->dev_conf.link_speeds;
1897 [ # # ]: 0 : if (((*link_speeds) >> 1) & ~(allowed_speeds >> 1)) {
1898 : 0 : PMD_INIT_LOG(ERR, "Invalid link setting");
1899 : 0 : goto error;
1900 : : }
1901 : :
1902 : 0 : speed = 0x0;
1903 [ # # ]: 0 : if (*link_speeds == RTE_ETH_LINK_SPEED_AUTONEG) {
1904 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
1905 : 0 : speed = TXGBE_LINK_SPEED_40GB_FULL;
1906 [ # # ]: 0 : } else if (hw->mac.type == txgbe_mac_aml) {
1907 : 0 : speed = (TXGBE_LINK_SPEED_10GB_FULL |
1908 : : TXGBE_LINK_SPEED_25GB_FULL);
1909 : : } else {
1910 : 0 : speed = (TXGBE_LINK_SPEED_100M_FULL |
1911 : : TXGBE_LINK_SPEED_1GB_FULL |
1912 : : TXGBE_LINK_SPEED_10GB_FULL);
1913 : : }
1914 : 0 : hw->autoneg = true;
1915 : : } else {
1916 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_40G)
1917 : 0 : speed |= TXGBE_LINK_SPEED_40GB_FULL;
1918 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_25G)
1919 : 0 : speed |= TXGBE_LINK_SPEED_25GB_FULL;
1920 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_10G)
1921 : 0 : speed |= TXGBE_LINK_SPEED_10GB_FULL;
1922 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_1G)
1923 : 0 : speed |= TXGBE_LINK_SPEED_1GB_FULL;
1924 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_100M)
1925 : 0 : speed |= TXGBE_LINK_SPEED_100M_FULL;
1926 : 0 : hw->autoneg = false;
1927 : : }
1928 : :
1929 : 0 : err = hw->mac.setup_link(hw, speed, link_up);
1930 [ # # ]: 0 : if (err)
1931 : 0 : goto error;
1932 : :
1933 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
1934 : : links_reg = rd32(hw, TXGBE_PORT);
1935 [ # # ]: 0 : if (links_reg & TXGBE_PORT_LINKUP) {
1936 [ # # ]: 0 : if (links_reg & TXGBE_CFG_PORT_ST_AML_LINK_25G) {
1937 : 0 : wr32(hw, TXGBE_MACTXCFG,
1938 : 0 : (rd32(hw, TXGBE_MACTXCFG) &
1939 : : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) |
1940 : : TXGBE_MAC_TX_CFG_AML_SPEED_25G);
1941 [ # # ]: 0 : } else if (links_reg & TXGBE_CFG_PORT_ST_AML_LINK_10G) {
1942 : 0 : wr32(hw, TXGBE_MACTXCFG,
1943 : 0 : (rd32(hw, TXGBE_MACTXCFG) &
1944 : : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) |
1945 : : TXGBE_MAC_TX_CFG_AML_SPEED_10G);
1946 : : }
1947 : : }
1948 : :
1949 : : /* amlite: restart gpio */
1950 : : wr32(hw, TXGBE_GPIODIR, TXGBE_GPIOBIT_0 | TXGBE_GPIOBIT_1 |
1951 : : TXGBE_GPIOBIT_4 | TXGBE_GPIOBIT_5);
1952 : : wr32(hw, TXGBE_GPIODATA, TXGBE_GPIOBIT_4 | TXGBE_GPIOBIT_5);
1953 : : msleep(10);
1954 : : wr32(hw, TXGBE_GPIODATA, TXGBE_GPIOBIT_0);
1955 : : wr32m(hw, TXGBE_GPIO_INT_POLARITY, TXGBE_GPIO_INT_POLARITY_3, 0x0);
1956 [ # # ]: 0 : } else if (hw->mac.type == txgbe_mac_aml40) {
1957 : : links_reg = rd32(hw, TXGBE_PORT);
1958 [ # # ]: 0 : if (links_reg & TXGBE_PORT_LINKUP) {
1959 [ # # ]: 0 : if (links_reg & TXGBE_CFG_PORT_ST_AML_LINK_40G) {
1960 : 0 : wr32(hw, TXGBE_MACTXCFG,
1961 : : (rd32(hw, TXGBE_MACTXCFG) &
1962 : : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) |
1963 : : TXGBE_MAC_TX_CFG_AML_SPEED_40G);
1964 : : }
1965 : : }
1966 : :
1967 : : wr32(hw, TXGBE_GPIODIR, TXGBE_GPIOBIT_0 | TXGBE_GPIOBIT_1
1968 : : | TXGBE_GPIOBIT_3);
1969 : : wr32(hw, TXGBE_GPIODATA, TXGBE_GPIOBIT_1);
1970 : : }
1971 : 0 : skip_link_setup:
1972 : :
1973 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
1974 : : txgbe_dev_misc_interrupt_setup(dev);
1975 : : /* check if lsc interrupt is enabled */
1976 : 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1977 : : txgbe_dev_lsc_interrupt_setup(dev, TRUE);
1978 : : else
1979 : : txgbe_dev_lsc_interrupt_setup(dev, FALSE);
1980 : : txgbe_dev_macsec_interrupt_setup(dev);
1981 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
1982 : : } else {
1983 : 0 : rte_intr_callback_unregister(intr_handle,
1984 : : txgbe_dev_interrupt_handler, dev);
1985 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1986 : 0 : PMD_INIT_LOG(INFO, "lsc won't enable because of"
1987 : : " no intr multiplex");
1988 : : }
1989 : :
1990 : : /* check if rxq interrupt is enabled */
1991 [ # # # # ]: 0 : if (dev->data->dev_conf.intr_conf.rxq != 0 &&
1992 : 0 : rte_intr_dp_is_en(intr_handle))
1993 : : txgbe_dev_rxq_interrupt_setup(dev);
1994 : :
1995 : : /* enable uio/vfio intr/eventfd mapping */
1996 : 0 : rte_intr_enable(intr_handle);
1997 : :
1998 : : /* resume enabled intr since hw reset */
1999 : 0 : txgbe_enable_intr(dev);
2000 : 0 : txgbe_l2_tunnel_conf(dev);
2001 : 0 : txgbe_filter_restore(dev);
2002 : :
2003 [ # # # # ]: 0 : if (tm_conf->root && !tm_conf->committed)
2004 : 0 : PMD_DRV_LOG(WARNING,
2005 : : "please call hierarchy_commit() "
2006 : : "before starting the port");
2007 : :
2008 : : /*
2009 : : * Update link status right before return, because it may
2010 : : * start link configuration process in a separate thread.
2011 : : */
2012 : : txgbe_dev_link_update(dev, 0);
2013 : :
2014 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_ORD_MASK);
2015 : :
2016 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2017 : 0 : hw->offset_loaded = 1;
2018 : :
2019 : 0 : return 0;
2020 : :
2021 : 0 : error:
2022 : 0 : PMD_INIT_LOG(ERR, "failure in dev start: %d", err);
2023 : 0 : txgbe_dev_clear_queues(dev);
2024 : 0 : return -EIO;
2025 : : }
2026 : :
2027 : : /*
2028 : : * Stop device: disable rx and tx functions to allow for reconfiguring.
2029 : : */
2030 : : static int
2031 : 0 : txgbe_dev_stop(struct rte_eth_dev *dev)
2032 : : {
2033 : : struct rte_eth_link link;
2034 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
2035 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2036 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
2037 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
2038 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2039 : : int vf;
2040 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
2041 : :
2042 [ # # ]: 0 : if (hw->adapter_stopped)
2043 : 0 : goto out;
2044 : :
2045 : 0 : PMD_INIT_FUNC_TRACE();
2046 : :
2047 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
2048 : 0 : rte_eal_alarm_cancel(txgbe_tx_queue_clear_error, dev);
2049 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
2050 : :
2051 : : /* disable interrupts */
2052 : 0 : txgbe_disable_intr(hw);
2053 : :
2054 : : /* workaround for GPIO intr lost when mng_veto bit is set */
2055 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
2056 : 0 : txgbe_reinit_gpio_intr(hw);
2057 : :
2058 : : /* reset the NIC */
2059 : 0 : txgbe_pf_reset_hw(hw);
2060 : 0 : hw->adapter_stopped = 0;
2061 : :
2062 : : /* stop adapter */
2063 : 0 : txgbe_stop_hw(hw);
2064 : :
2065 [ # # # # ]: 0 : for (vf = 0; vfinfo != NULL && vf < pci_dev->max_vfs; vf++)
2066 : 0 : vfinfo[vf].clear_to_send = false;
2067 : :
2068 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml)
2069 : : wr32m(hw, TXGBE_AML_EPCS_MISC_CTL,
2070 : : TXGBE_AML_LINK_STATUS_OVRD_EN, 0x0);
2071 : :
2072 : 0 : txgbe_dev_clear_queues(dev);
2073 : :
2074 : : /* Clear stored conf */
2075 : 0 : dev->data->scattered_rx = 0;
2076 : 0 : dev->data->lro = 0;
2077 : :
2078 : : /* Clear recorded link status */
2079 : : memset(&link, 0, sizeof(link));
2080 : 0 : rte_eth_linkstatus_set(dev, &link);
2081 : :
2082 [ # # ]: 0 : if (!rte_intr_allow_others(intr_handle))
2083 : : /* resume to the default handler */
2084 : 0 : rte_intr_callback_register(intr_handle,
2085 : : txgbe_dev_interrupt_handler,
2086 : : (void *)dev);
2087 : :
2088 : : /* Clean datapath event and queue/vec mapping */
2089 : 0 : rte_intr_efd_disable(intr_handle);
2090 : 0 : rte_intr_vec_list_free(intr_handle);
2091 : :
2092 : : /* reset hierarchy commit */
2093 : 0 : tm_conf->committed = false;
2094 : :
2095 : 0 : adapter->rss_reta_updated = 0;
2096 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_SEL_MASK);
2097 : :
2098 : 0 : txgbe_set_pcie_master(hw, true);
2099 : :
2100 : 0 : hw->adapter_stopped = true;
2101 : 0 : dev->data->dev_started = 0;
2102 : 0 : hw->dev_start = false;
2103 : :
2104 : 0 : out:
2105 : : /* close phy to prevent reset in dev_close from restarting physical link */
2106 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2107 : : /* Turn off the copper */
2108 : 0 : hw->phy.set_phy_power(hw, false);
2109 : : } else {
2110 : : /* Turn off the laser */
2111 : 0 : hw->mac.disable_tx_laser(hw);
2112 : : }
2113 : :
2114 : 0 : return 0;
2115 : : }
2116 : :
2117 : : /*
2118 : : * Set device link up: enable tx.
2119 : : */
2120 : : static int
2121 : 0 : txgbe_dev_set_link_up(struct rte_eth_dev *dev)
2122 : : {
2123 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2124 : :
2125 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2126 : : /* Turn on the copper */
2127 : 0 : hw->phy.set_phy_power(hw, true);
2128 : : } else {
2129 : : /* Turn on the laser */
2130 : 0 : hw->mac.enable_tx_laser(hw);
2131 : 0 : hw->dev_start = true;
2132 : : txgbe_dev_link_update(dev, 0);
2133 : : }
2134 : :
2135 : 0 : return 0;
2136 : : }
2137 : :
2138 : : /*
2139 : : * Set device link down: disable tx.
2140 : : */
2141 : : static int
2142 : 0 : txgbe_dev_set_link_down(struct rte_eth_dev *dev)
2143 : : {
2144 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2145 : :
2146 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2147 : : /* Turn off the copper */
2148 : 0 : hw->phy.set_phy_power(hw, false);
2149 : : } else {
2150 : : /* Turn off the laser */
2151 : 0 : hw->mac.disable_tx_laser(hw);
2152 : 0 : hw->dev_start = false;
2153 : : txgbe_dev_link_update(dev, 0);
2154 : : }
2155 : :
2156 : 0 : return 0;
2157 : : }
2158 : :
2159 : : /*
2160 : : * Reset and stop device.
2161 : : */
2162 : : static int
2163 : 0 : txgbe_dev_close(struct rte_eth_dev *dev)
2164 : : {
2165 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2166 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
2167 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2168 : : int retries = 0;
2169 : : int ret;
2170 : :
2171 : 0 : PMD_INIT_FUNC_TRACE();
2172 : :
2173 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2174 : : return 0;
2175 : :
2176 : 0 : txgbe_pf_reset_hw(hw);
2177 : :
2178 : 0 : ret = txgbe_dev_stop(dev);
2179 : :
2180 : : /* Let firmware take over control of hardware */
2181 : : wr32m(hw, TXGBE_PORTCTL, TXGBE_PORTCTL_DRVLOAD, 0);
2182 : :
2183 : 0 : txgbe_dev_free_queues(dev);
2184 : :
2185 : 0 : txgbe_set_pcie_master(hw, false);
2186 : :
2187 : : /* reprogram the RAR[0] in case user changed it. */
2188 : 0 : txgbe_set_rar(hw, 0, hw->mac.addr, 0, true);
2189 : :
2190 : : /* Unlock any pending hardware semaphore */
2191 : 0 : txgbe_swfw_lock_reset(hw);
2192 : :
2193 : : /* disable uio intr before callback unregister */
2194 : 0 : rte_intr_disable(intr_handle);
2195 : :
2196 : : do {
2197 : 0 : ret = rte_intr_callback_unregister(intr_handle,
2198 : : txgbe_dev_interrupt_handler, dev);
2199 [ # # ]: 0 : if (ret >= 0 || ret == -ENOENT) {
2200 : : break;
2201 [ # # ]: 0 : } else if (ret != -EAGAIN) {
2202 : 0 : PMD_INIT_LOG(ERR,
2203 : : "intr callback unregister failed: %d",
2204 : : ret);
2205 : : }
2206 : : rte_delay_ms(100);
2207 [ # # ]: 0 : } while (retries++ < (10 + TXGBE_LINK_UP_TIME));
2208 : :
2209 : : /* cancel all alarm handler before remove dev */
2210 : 0 : rte_eal_alarm_cancel(txgbe_dev_interrupt_delayed_handler, dev);
2211 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
2212 : 0 : rte_eal_alarm_cancel(txgbe_dev_setup_link_alarm_handler, dev);
2213 : :
2214 : : /* uninitialize PF if max_vfs not zero */
2215 : 0 : txgbe_pf_host_uninit(dev);
2216 : :
2217 : 0 : rte_free(dev->data->mac_addrs);
2218 : 0 : dev->data->mac_addrs = NULL;
2219 : :
2220 : 0 : rte_free(dev->data->hash_mac_addrs);
2221 : 0 : dev->data->hash_mac_addrs = NULL;
2222 : :
2223 : : /* remove all the fdir filters & hash */
2224 : 0 : txgbe_fdir_filter_uninit(dev);
2225 : :
2226 : : /* remove all the L2 tunnel filters & hash */
2227 : 0 : txgbe_l2_tn_filter_uninit(dev);
2228 : :
2229 : : /* Remove all ntuple filters of the device */
2230 : 0 : txgbe_ntuple_filter_uninit(dev);
2231 : :
2232 : : /* clear all the filters list */
2233 : 0 : txgbe_filterlist_flush();
2234 : :
2235 : : /* Remove all Traffic Manager configuration */
2236 : 0 : txgbe_tm_conf_uninit(dev);
2237 : :
2238 : : #ifdef RTE_LIB_SECURITY
2239 : 0 : rte_free(dev->security_ctx);
2240 : 0 : dev->security_ctx = NULL;
2241 : : #endif
2242 : :
2243 : 0 : return ret;
2244 : : }
2245 : :
2246 : : /*
2247 : : * Reset PF device.
2248 : : */
2249 : : static int
2250 : 0 : txgbe_dev_reset(struct rte_eth_dev *dev)
2251 : : {
2252 : : int ret;
2253 : :
2254 : : /* When a DPDK PMD PF begin to reset PF port, it should notify all
2255 : : * its VF to make them align with it. The detailed notification
2256 : : * mechanism is PMD specific. As to txgbe PF, it is rather complex.
2257 : : * To avoid unexpected behavior in VF, currently reset of PF with
2258 : : * SR-IOV activation is not supported. It might be supported later.
2259 : : */
2260 [ # # ]: 0 : if (dev->data->sriov.active)
2261 : : return -ENOTSUP;
2262 : :
2263 : 0 : ret = eth_txgbe_dev_uninit(dev);
2264 [ # # ]: 0 : if (ret)
2265 : : return ret;
2266 : :
2267 : 0 : ret = eth_txgbe_dev_init(dev, NULL);
2268 : :
2269 : 0 : return ret;
2270 : : }
2271 : :
2272 : : #define UPDATE_QP_COUNTER_32bit(reg, last_counter, counter) \
2273 : : { \
2274 : : uint32_t current_counter = rd32(hw, reg); \
2275 : : if (current_counter < last_counter) \
2276 : : current_counter += 0x100000000LL; \
2277 : : if (!hw->offset_loaded) \
2278 : : last_counter = current_counter; \
2279 : : counter = current_counter - last_counter; \
2280 : : counter &= 0xFFFFFFFFLL; \
2281 : : }
2282 : :
2283 : : #define UPDATE_QP_COUNTER_36bit(reg_lsb, reg_msb, last_counter, counter) \
2284 : : { \
2285 : : uint64_t current_counter_lsb = rd32(hw, reg_lsb); \
2286 : : uint64_t current_counter_msb = rd32(hw, reg_msb); \
2287 : : uint64_t current_counter = (current_counter_msb << 32) | \
2288 : : current_counter_lsb; \
2289 : : if (current_counter < last_counter) \
2290 : : current_counter += 0x1000000000LL; \
2291 : : if (!hw->offset_loaded) \
2292 : : last_counter = current_counter; \
2293 : : counter = current_counter - last_counter; \
2294 : : counter &= 0xFFFFFFFFFLL; \
2295 : : }
2296 : :
2297 : : void
2298 : 0 : txgbe_read_stats_registers(struct txgbe_hw *hw,
2299 : : struct txgbe_hw_stats *hw_stats)
2300 : : {
2301 : : unsigned int i;
2302 : :
2303 : : /* QP Stats */
2304 [ # # ]: 0 : for (i = 0; i < hw->nb_rx_queues; i++) {
2305 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXPKT(i),
2306 : : hw->qp_last[i].rx_qp_packets,
2307 : : hw_stats->qp[i].rx_qp_packets);
2308 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPRXOCTL(i), TXGBE_QPRXOCTH(i),
2309 : : hw->qp_last[i].rx_qp_bytes,
2310 : : hw_stats->qp[i].rx_qp_bytes);
2311 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXMPKT(i),
2312 : : hw->qp_last[i].rx_qp_mc_packets,
2313 : : hw_stats->qp[i].rx_qp_mc_packets);
2314 : : }
2315 : :
2316 [ # # ]: 0 : for (i = 0; i < hw->nb_tx_queues; i++) {
2317 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPTXPKT(i),
2318 : : hw->qp_last[i].tx_qp_packets,
2319 : : hw_stats->qp[i].tx_qp_packets);
2320 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPTXOCTL(i), TXGBE_QPTXOCTH(i),
2321 : : hw->qp_last[i].tx_qp_bytes,
2322 : : hw_stats->qp[i].tx_qp_bytes);
2323 : : }
2324 : : /* PB Stats */
2325 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2326 : 0 : hw_stats->up[i].rx_up_xon_packets +=
2327 : 0 : rd32(hw, TXGBE_PBRXUPXON(i));
2328 : 0 : hw_stats->up[i].rx_up_xoff_packets +=
2329 : 0 : rd32(hw, TXGBE_PBRXUPXOFF(i));
2330 : 0 : hw_stats->up[i].tx_up_xon_packets +=
2331 : 0 : rd32(hw, TXGBE_PBTXUPXON(i));
2332 : 0 : hw_stats->up[i].tx_up_xoff_packets +=
2333 : 0 : rd32(hw, TXGBE_PBTXUPXOFF(i));
2334 : 0 : hw_stats->up[i].tx_up_xon2off_packets +=
2335 : 0 : rd32(hw, TXGBE_PBTXUPOFF(i));
2336 : 0 : hw_stats->up[i].rx_up_dropped +=
2337 : 0 : rd32(hw, TXGBE_PBRXMISS(i));
2338 : : }
2339 : 0 : hw_stats->rx_xon_packets += rd32(hw, TXGBE_PBRXLNKXON);
2340 : 0 : hw_stats->rx_xoff_packets += rd32(hw, TXGBE_PBRXLNKXOFF);
2341 : 0 : hw_stats->tx_xon_packets += rd32(hw, TXGBE_PBTXLNKXON);
2342 : 0 : hw_stats->tx_xoff_packets += rd32(hw, TXGBE_PBTXLNKXOFF);
2343 : :
2344 : : /* DMA Stats */
2345 : 0 : hw_stats->rx_packets += rd32(hw, TXGBE_DMARXPKT);
2346 : 0 : hw_stats->tx_packets += rd32(hw, TXGBE_DMATXPKT);
2347 : :
2348 : 0 : hw_stats->rx_bytes += rd64(hw, TXGBE_DMARXOCTL);
2349 : 0 : hw_stats->tx_bytes += rd64(hw, TXGBE_DMATXOCTL);
2350 : 0 : hw_stats->rx_dma_drop += rd32(hw, TXGBE_DMARXDROP);
2351 : 0 : hw_stats->rx_rdb_drop += rd32(hw, TXGBE_PBRXDROP);
2352 : :
2353 : : /* MAC Stats */
2354 : 0 : hw_stats->rx_crc_errors += rd64(hw, TXGBE_MACRXERRCRCL);
2355 : 0 : hw_stats->rx_multicast_packets += rd64(hw, TXGBE_MACRXMPKTL);
2356 : 0 : hw_stats->tx_multicast_packets += rd64(hw, TXGBE_MACTXMPKTL);
2357 : :
2358 : 0 : hw_stats->rx_total_packets += rd64(hw, TXGBE_MACRXPKTL);
2359 : 0 : hw_stats->tx_total_packets += rd64(hw, TXGBE_MACTXPKTL);
2360 : 0 : hw_stats->rx_total_bytes += rd64(hw, TXGBE_MACRXGBOCTL);
2361 : :
2362 : 0 : hw_stats->rx_broadcast_packets += rd64(hw, TXGBE_MACRXOCTL);
2363 : 0 : hw_stats->tx_broadcast_packets += rd64(hw, TXGBE_MACTXOCTL);
2364 : :
2365 : 0 : hw_stats->rx_size_64_packets += rd64(hw, TXGBE_MACRX1TO64L);
2366 : 0 : hw_stats->rx_size_65_to_127_packets += rd64(hw, TXGBE_MACRX65TO127L);
2367 : 0 : hw_stats->rx_size_128_to_255_packets += rd64(hw, TXGBE_MACRX128TO255L);
2368 : 0 : hw_stats->rx_size_256_to_511_packets += rd64(hw, TXGBE_MACRX256TO511L);
2369 : 0 : hw_stats->rx_size_512_to_1023_packets +=
2370 : : rd64(hw, TXGBE_MACRX512TO1023L);
2371 : 0 : hw_stats->rx_size_1024_to_max_packets +=
2372 : : rd64(hw, TXGBE_MACRX1024TOMAXL);
2373 : 0 : hw_stats->tx_size_64_packets += rd64(hw, TXGBE_MACTX1TO64L);
2374 : 0 : hw_stats->tx_size_65_to_127_packets += rd64(hw, TXGBE_MACTX65TO127L);
2375 : 0 : hw_stats->tx_size_128_to_255_packets += rd64(hw, TXGBE_MACTX128TO255L);
2376 : 0 : hw_stats->tx_size_256_to_511_packets += rd64(hw, TXGBE_MACTX256TO511L);
2377 : 0 : hw_stats->tx_size_512_to_1023_packets +=
2378 : : rd64(hw, TXGBE_MACTX512TO1023L);
2379 : 0 : hw_stats->tx_size_1024_to_max_packets +=
2380 : : rd64(hw, TXGBE_MACTX1024TOMAXL);
2381 : :
2382 : 0 : hw_stats->rx_length_errors += rd64(hw, TXGBE_MACRXERRLENL);
2383 : 0 : hw_stats->rx_undersize_errors += rd32(hw, TXGBE_MACRXUNDERSIZE);
2384 : 0 : hw_stats->rx_oversize_cnt += rd32(hw, TXGBE_MACRXOVERSIZE);
2385 : 0 : hw_stats->rx_jabber_errors += rd32(hw, TXGBE_MACRXJABBER);
2386 : :
2387 : : /* MNG Stats */
2388 : 0 : hw_stats->mng_bmc2host_packets = rd32(hw, TXGBE_MNGBMC2OS);
2389 : 0 : hw_stats->mng_host2bmc_packets = rd32(hw, TXGBE_MNGOS2BMC);
2390 : 0 : hw_stats->rx_management_packets = rd32(hw, TXGBE_DMARXMNG);
2391 : 0 : hw_stats->tx_management_packets = rd32(hw, TXGBE_DMATXMNG);
2392 : :
2393 : : /* FCoE Stats */
2394 : 0 : hw_stats->rx_fcoe_crc_errors += rd32(hw, TXGBE_FCOECRC);
2395 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors += rd32(hw, TXGBE_FCOELAST);
2396 : 0 : hw_stats->rx_fcoe_dropped += rd32(hw, TXGBE_FCOERPDC);
2397 : 0 : hw_stats->rx_fcoe_packets += rd32(hw, TXGBE_FCOEPRC);
2398 : 0 : hw_stats->tx_fcoe_packets += rd32(hw, TXGBE_FCOEPTC);
2399 : 0 : hw_stats->rx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWRC);
2400 : 0 : hw_stats->tx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWTC);
2401 : :
2402 : : /* Flow Director Stats */
2403 : 0 : hw_stats->flow_director_matched_filters += rd32(hw, TXGBE_FDIRMATCH);
2404 : 0 : hw_stats->flow_director_missed_filters += rd32(hw, TXGBE_FDIRMISS);
2405 : 0 : hw_stats->flow_director_added_filters +=
2406 : 0 : TXGBE_FDIRUSED_ADD(rd32(hw, TXGBE_FDIRUSED));
2407 : 0 : hw_stats->flow_director_removed_filters +=
2408 : 0 : TXGBE_FDIRUSED_REM(rd32(hw, TXGBE_FDIRUSED));
2409 : 0 : hw_stats->flow_director_filter_add_errors +=
2410 : 0 : TXGBE_FDIRFAIL_ADD(rd32(hw, TXGBE_FDIRFAIL));
2411 : 0 : hw_stats->flow_director_filter_remove_errors +=
2412 : 0 : TXGBE_FDIRFAIL_REM(rd32(hw, TXGBE_FDIRFAIL));
2413 : :
2414 : : /* MACsec Stats */
2415 : 0 : hw_stats->tx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECTX_UTPKT);
2416 : 0 : hw_stats->tx_macsec_pkts_encrypted +=
2417 : 0 : rd32(hw, TXGBE_LSECTX_ENCPKT);
2418 : 0 : hw_stats->tx_macsec_pkts_protected +=
2419 : 0 : rd32(hw, TXGBE_LSECTX_PROTPKT);
2420 : 0 : hw_stats->tx_macsec_octets_encrypted +=
2421 : 0 : rd32(hw, TXGBE_LSECTX_ENCOCT);
2422 : 0 : hw_stats->tx_macsec_octets_protected +=
2423 : 0 : rd32(hw, TXGBE_LSECTX_PROTOCT);
2424 : 0 : hw_stats->rx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECRX_UTPKT);
2425 : 0 : hw_stats->rx_macsec_pkts_badtag += rd32(hw, TXGBE_LSECRX_BTPKT);
2426 : 0 : hw_stats->rx_macsec_pkts_nosci += rd32(hw, TXGBE_LSECRX_NOSCIPKT);
2427 : 0 : hw_stats->rx_macsec_pkts_unknownsci += rd32(hw, TXGBE_LSECRX_UNSCIPKT);
2428 : 0 : hw_stats->rx_macsec_octets_decrypted += rd32(hw, TXGBE_LSECRX_DECOCT);
2429 : 0 : hw_stats->rx_macsec_octets_validated += rd32(hw, TXGBE_LSECRX_VLDOCT);
2430 : 0 : hw_stats->rx_macsec_sc_pkts_unchecked +=
2431 : 0 : rd32(hw, TXGBE_LSECRX_UNCHKPKT);
2432 : 0 : hw_stats->rx_macsec_sc_pkts_delayed += rd32(hw, TXGBE_LSECRX_DLYPKT);
2433 : 0 : hw_stats->rx_macsec_sc_pkts_late += rd32(hw, TXGBE_LSECRX_LATEPKT);
2434 [ # # ]: 0 : for (i = 0; i < 2; i++) {
2435 : 0 : hw_stats->rx_macsec_sa_pkts_ok +=
2436 : 0 : rd32(hw, TXGBE_LSECRX_OKPKT(i));
2437 : 0 : hw_stats->rx_macsec_sa_pkts_invalid +=
2438 : 0 : rd32(hw, TXGBE_LSECRX_INVPKT(i));
2439 : 0 : hw_stats->rx_macsec_sa_pkts_notvalid +=
2440 : 0 : rd32(hw, TXGBE_LSECRX_BADPKT(i));
2441 : : }
2442 : 0 : hw_stats->rx_macsec_sa_pkts_unusedsa +=
2443 : 0 : rd32(hw, TXGBE_LSECRX_INVSAPKT);
2444 : 0 : hw_stats->rx_macsec_sa_pkts_notusingsa +=
2445 : 0 : rd32(hw, TXGBE_LSECRX_BADSAPKT);
2446 : :
2447 : 0 : hw_stats->rx_total_missed_packets = 0;
2448 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2449 : 0 : hw_stats->rx_total_missed_packets +=
2450 : 0 : hw_stats->up[i].rx_up_dropped;
2451 : : }
2452 : 0 : }
2453 : :
2454 : : static int
2455 : 0 : txgbe_dev_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats,
2456 : : struct eth_queue_stats *qstats)
2457 : : {
2458 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2459 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2460 : : struct txgbe_stat_mappings *stat_mappings =
2461 : : TXGBE_DEV_STAT_MAPPINGS(dev);
2462 : : struct txgbe_tx_queue *txq;
2463 : : uint32_t i, j;
2464 : :
2465 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2466 : :
2467 [ # # ]: 0 : if (stats == NULL)
2468 : : return -EINVAL;
2469 : :
2470 : : /* Fill out the rte_eth_stats statistics structure */
2471 : 0 : stats->ipackets = hw_stats->rx_packets;
2472 : 0 : stats->ibytes = hw_stats->rx_bytes;
2473 : 0 : stats->opackets = hw_stats->tx_packets;
2474 : 0 : stats->obytes = hw_stats->tx_bytes;
2475 : :
2476 [ # # ]: 0 : if (qstats != NULL) {
2477 : 0 : memset(&qstats->q_ipackets, 0, sizeof(qstats->q_ipackets));
2478 : 0 : memset(&qstats->q_opackets, 0, sizeof(qstats->q_opackets));
2479 : 0 : memset(&qstats->q_ibytes, 0, sizeof(qstats->q_ibytes));
2480 : 0 : memset(&qstats->q_obytes, 0, sizeof(qstats->q_obytes));
2481 : 0 : memset(&qstats->q_errors, 0, sizeof(qstats->q_errors));
2482 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_QP; i++) {
2483 : 0 : uint32_t n = i / NB_QMAP_FIELDS_PER_QSM_REG;
2484 : 0 : uint32_t offset = (i % NB_QMAP_FIELDS_PER_QSM_REG) * 8;
2485 : : uint32_t q_map;
2486 : :
2487 : 0 : q_map = (stat_mappings->rqsm[n] >> offset)
2488 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2489 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2490 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2491 : 0 : qstats->q_ipackets[j] += hw_stats->qp[i].rx_qp_packets;
2492 : 0 : qstats->q_ibytes[j] += hw_stats->qp[i].rx_qp_bytes;
2493 : :
2494 : 0 : q_map = (stat_mappings->tqsm[n] >> offset)
2495 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2496 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2497 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2498 : 0 : qstats->q_opackets[j] += hw_stats->qp[i].tx_qp_packets;
2499 : 0 : qstats->q_obytes[j] += hw_stats->qp[i].tx_qp_bytes;
2500 : : }
2501 : : }
2502 : :
2503 : : /* Rx Errors */
2504 : 0 : stats->imissed = hw_stats->rx_total_missed_packets +
2505 : 0 : hw_stats->rx_dma_drop;
2506 : 0 : stats->ierrors = hw_stats->rx_crc_errors +
2507 : 0 : hw_stats->rx_mac_short_packet_dropped +
2508 : 0 : hw_stats->rx_length_errors +
2509 : 0 : hw_stats->rx_undersize_errors +
2510 : 0 : hw_stats->rx_rdb_drop +
2511 : 0 : hw_stats->rx_illegal_byte_errors +
2512 : 0 : hw_stats->rx_error_bytes +
2513 : 0 : hw_stats->rx_fragment_errors +
2514 : 0 : hw_stats->rx_fcoe_crc_errors +
2515 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors;
2516 : :
2517 : : /* Tx Errors */
2518 : 0 : stats->oerrors = 0;
2519 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2520 : 0 : txq = dev->data->tx_queues[i];
2521 : 0 : stats->oerrors += txq->desc_error;
2522 : : }
2523 : :
2524 : : return 0;
2525 : : }
2526 : :
2527 : : static int
2528 : 0 : txgbe_dev_stats_reset(struct rte_eth_dev *dev)
2529 : : {
2530 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2531 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2532 : : struct txgbe_tx_queue *txq;
2533 : : uint32_t i;
2534 : :
2535 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2536 : 0 : txq = dev->data->tx_queues[i];
2537 : 0 : txq->desc_error = 0;
2538 : : }
2539 : :
2540 : : /* HW registers are cleared on read */
2541 : 0 : hw->offset_loaded = 0;
2542 : : txgbe_dev_stats_get(dev, NULL, NULL);
2543 : 0 : hw->offset_loaded = 1;
2544 : :
2545 : : /* Reset software totals */
2546 : : memset(hw_stats, 0, sizeof(*hw_stats));
2547 : :
2548 : 0 : return 0;
2549 : : }
2550 : :
2551 : : /* This function calculates the number of xstats based on the current config */
2552 : : static unsigned
2553 : : txgbe_xstats_calc_num(struct rte_eth_dev *dev)
2554 : : {
2555 : 0 : int nb_queues = max(dev->data->nb_rx_queues, dev->data->nb_tx_queues);
2556 : : return TXGBE_NB_HW_STATS +
2557 : 0 : TXGBE_NB_UP_STATS * TXGBE_MAX_UP +
2558 : : TXGBE_NB_QP_STATS * nb_queues;
2559 : : }
2560 : :
2561 : : static inline int
2562 : 0 : txgbe_get_name_by_id(uint32_t id, char *name, uint32_t size)
2563 : : {
2564 : : int nb, st;
2565 : :
2566 : : /* Extended stats from txgbe_hw_stats */
2567 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2568 : 0 : snprintf(name, size, "[hw]%s",
2569 : 0 : rte_txgbe_stats_strings[id].name);
2570 : 0 : return 0;
2571 : : }
2572 : 0 : id -= TXGBE_NB_HW_STATS;
2573 : :
2574 : : /* Priority Stats */
2575 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2576 : 0 : nb = id / TXGBE_NB_UP_STATS;
2577 : 0 : st = id % TXGBE_NB_UP_STATS;
2578 : 0 : snprintf(name, size, "[p%u]%s", nb,
2579 : 0 : rte_txgbe_up_strings[st].name);
2580 : 0 : return 0;
2581 : : }
2582 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2583 : :
2584 : : /* Queue Stats */
2585 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2586 : 0 : nb = id / TXGBE_NB_QP_STATS;
2587 : 0 : st = id % TXGBE_NB_QP_STATS;
2588 : 0 : snprintf(name, size, "[q%u]%s", nb,
2589 : 0 : rte_txgbe_qp_strings[st].name);
2590 : 0 : return 0;
2591 : : }
2592 : : id -= TXGBE_NB_QP_STATS * TXGBE_MAX_QP;
2593 : :
2594 : 0 : return -(int)(id + 1);
2595 : : }
2596 : :
2597 : : static inline int
2598 : 0 : txgbe_get_offset_by_id(uint32_t id, uint32_t *offset)
2599 : : {
2600 : : int nb, st;
2601 : :
2602 : : /* Extended stats from txgbe_hw_stats */
2603 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2604 : 0 : *offset = rte_txgbe_stats_strings[id].offset;
2605 : 0 : return 0;
2606 : : }
2607 : 0 : id -= TXGBE_NB_HW_STATS;
2608 : :
2609 : : /* Priority Stats */
2610 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2611 : 0 : nb = id / TXGBE_NB_UP_STATS;
2612 : 0 : st = id % TXGBE_NB_UP_STATS;
2613 : 0 : *offset = rte_txgbe_up_strings[st].offset +
2614 : : nb * (TXGBE_NB_UP_STATS * sizeof(uint64_t));
2615 : 0 : return 0;
2616 : : }
2617 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2618 : :
2619 : : /* Queue Stats */
2620 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2621 : 0 : nb = id / TXGBE_NB_QP_STATS;
2622 : 0 : st = id % TXGBE_NB_QP_STATS;
2623 : 0 : *offset = rte_txgbe_qp_strings[st].offset +
2624 : : nb * (TXGBE_NB_QP_STATS * sizeof(uint64_t));
2625 : 0 : return 0;
2626 : : }
2627 : :
2628 : : return -1;
2629 : : }
2630 : :
2631 : 0 : static int txgbe_dev_xstats_get_names(struct rte_eth_dev *dev,
2632 : : struct rte_eth_xstat_name *xstats_names, unsigned int limit)
2633 : : {
2634 : : unsigned int i, count;
2635 : :
2636 : : count = txgbe_xstats_calc_num(dev);
2637 [ # # ]: 0 : if (xstats_names == NULL)
2638 : 0 : return count;
2639 : :
2640 : : /* Note: limit >= cnt_stats checked upstream
2641 : : * in rte_eth_xstats_names()
2642 : : */
2643 : 0 : limit = min(limit, count);
2644 : :
2645 : : /* Extended stats from txgbe_hw_stats */
2646 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2647 [ # # ]: 0 : if (txgbe_get_name_by_id(i, xstats_names[i].name,
2648 : : sizeof(xstats_names[i].name))) {
2649 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2650 : 0 : break;
2651 : : }
2652 : : }
2653 : :
2654 : 0 : return i;
2655 : : }
2656 : :
2657 : 0 : static int txgbe_dev_xstats_get_names_by_id(struct rte_eth_dev *dev,
2658 : : const uint64_t *ids,
2659 : : struct rte_eth_xstat_name *xstats_names,
2660 : : unsigned int limit)
2661 : : {
2662 : : unsigned int i;
2663 : :
2664 [ # # ]: 0 : if (ids == NULL)
2665 : 0 : return txgbe_dev_xstats_get_names(dev, xstats_names, limit);
2666 : :
2667 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2668 [ # # ]: 0 : if (txgbe_get_name_by_id(ids[i], xstats_names[i].name,
2669 : : sizeof(xstats_names[i].name))) {
2670 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2671 : 0 : return -1;
2672 : : }
2673 : : }
2674 : :
2675 : 0 : return i;
2676 : : }
2677 : :
2678 : : static int
2679 : 0 : txgbe_dev_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *xstats,
2680 : : unsigned int limit)
2681 : : {
2682 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2683 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2684 : : struct txgbe_rx_queue *rxq;
2685 : : uint64_t rx_csum_err = 0;
2686 : : unsigned int i, count;
2687 : :
2688 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2689 : :
2690 : : /* If this is a reset xstats is NULL, and we have cleared the
2691 : : * registers by reading them.
2692 : : */
2693 : : count = txgbe_xstats_calc_num(dev);
2694 [ # # ]: 0 : if (xstats == NULL)
2695 : 0 : return count;
2696 : :
2697 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2698 : :
2699 : : /* Rx Checksum Errors */
2700 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
2701 : 0 : rxq = dev->data->rx_queues[i];
2702 : 0 : rx_csum_err += rxq->csum_err;
2703 : : }
2704 : 0 : hw_stats->rx_l3_l4_xsum_error = rx_csum_err;
2705 : :
2706 : : /* Extended stats from txgbe_hw_stats */
2707 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2708 : 0 : uint32_t offset = 0;
2709 : :
2710 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2711 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2712 : 0 : break;
2713 : : }
2714 : 0 : xstats[i].value = *(uint64_t *)(((char *)hw_stats) + offset);
2715 : 0 : xstats[i].id = i;
2716 : : }
2717 : :
2718 : 0 : return i;
2719 : : }
2720 : :
2721 : : static int
2722 : 0 : txgbe_dev_xstats_get_(struct rte_eth_dev *dev, uint64_t *values,
2723 : : unsigned int limit)
2724 : : {
2725 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2726 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2727 : : unsigned int i, count;
2728 : :
2729 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2730 : :
2731 : : /* If this is a reset xstats is NULL, and we have cleared the
2732 : : * registers by reading them.
2733 : : */
2734 : : count = txgbe_xstats_calc_num(dev);
2735 [ # # ]: 0 : if (values == NULL)
2736 : 0 : return count;
2737 : :
2738 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2739 : :
2740 : : /* Extended stats from txgbe_hw_stats */
2741 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2742 : : uint32_t offset;
2743 : :
2744 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2745 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2746 : 0 : break;
2747 : : }
2748 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2749 : : }
2750 : :
2751 : 0 : return i;
2752 : : }
2753 : :
2754 : : static int
2755 : 0 : txgbe_dev_xstats_get_by_id(struct rte_eth_dev *dev, const uint64_t *ids,
2756 : : uint64_t *values, unsigned int limit)
2757 : : {
2758 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2759 : : unsigned int i;
2760 : :
2761 [ # # ]: 0 : if (ids == NULL)
2762 : 0 : return txgbe_dev_xstats_get_(dev, values, limit);
2763 : :
2764 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2765 : : uint32_t offset;
2766 : :
2767 [ # # ]: 0 : if (txgbe_get_offset_by_id(ids[i], &offset)) {
2768 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2769 : 0 : break;
2770 : : }
2771 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2772 : : }
2773 : :
2774 : 0 : return i;
2775 : : }
2776 : :
2777 : : static int
2778 : 0 : txgbe_dev_xstats_reset(struct rte_eth_dev *dev)
2779 : : {
2780 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2781 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2782 : : struct txgbe_rx_queue *rxq;
2783 : : int i = 0;
2784 : :
2785 : : /* HW registers are cleared on read */
2786 : 0 : hw->offset_loaded = 0;
2787 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2788 : 0 : hw->offset_loaded = 1;
2789 : :
2790 : : /* Reset software totals */
2791 : : memset(hw_stats, 0, sizeof(*hw_stats));
2792 : :
2793 : : /* Reset rxq checksum errors */
2794 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
2795 : 0 : rxq = dev->data->rx_queues[i];
2796 : 0 : rxq->csum_err = 0;
2797 : : }
2798 : :
2799 : 0 : return 0;
2800 : : }
2801 : :
2802 : : static int
2803 : 0 : txgbe_fw_version_get(struct rte_eth_dev *dev, char *fw_version, size_t fw_size)
2804 : : {
2805 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2806 : : u32 etrack_id;
2807 : : int ret;
2808 : :
2809 : 0 : hw->phy.get_fw_version(hw, &etrack_id);
2810 : :
2811 [ # # ]: 0 : ret = snprintf(fw_version, fw_size, "0x%08x", etrack_id);
2812 [ # # ]: 0 : if (ret < 0)
2813 : : return -EINVAL;
2814 : :
2815 : 0 : ret += 1; /* add the size of '\0' */
2816 [ # # ]: 0 : if (fw_size < (size_t)ret)
2817 : : return ret;
2818 : : else
2819 : 0 : return 0;
2820 : : }
2821 : :
2822 : : static int
2823 : 0 : txgbe_dev_info_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *dev_info)
2824 : : {
2825 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
2826 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2827 : :
2828 : 0 : dev_info->max_rx_queues = (uint16_t)hw->mac.max_rx_queues;
2829 : 0 : dev_info->max_tx_queues = (uint16_t)hw->mac.max_tx_queues;
2830 : 0 : dev_info->min_rx_bufsize = 1024;
2831 : 0 : dev_info->max_rx_pktlen = TXGBE_MAX_MTU + TXGBE_ETH_OVERHEAD;
2832 : 0 : dev_info->min_mtu = RTE_ETHER_MIN_MTU;
2833 : 0 : dev_info->max_mtu = TXGBE_MAX_MTU;
2834 : 0 : dev_info->max_mac_addrs = hw->mac.num_rar_entries;
2835 : 0 : dev_info->max_hash_mac_addrs = TXGBE_VMDQ_NUM_UC_MAC;
2836 : 0 : dev_info->max_vfs = pci_dev->max_vfs;
2837 : 0 : dev_info->max_vmdq_pools = RTE_ETH_64_POOLS;
2838 : 0 : dev_info->vmdq_queue_num = dev_info->max_rx_queues;
2839 : 0 : dev_info->dev_capa &= ~RTE_ETH_DEV_CAPA_FLOW_RULE_KEEP;
2840 : 0 : dev_info->rx_queue_offload_capa = txgbe_get_rx_queue_offloads(dev);
2841 : 0 : dev_info->rx_offload_capa = (txgbe_get_rx_port_offloads(dev) |
2842 : 0 : dev_info->rx_queue_offload_capa);
2843 : 0 : dev_info->tx_queue_offload_capa = txgbe_get_tx_queue_offloads(dev);
2844 : 0 : dev_info->tx_offload_capa = txgbe_get_tx_port_offloads(dev);
2845 : :
2846 : 0 : dev_info->default_rxconf = (struct rte_eth_rxconf) {
2847 : : .rx_thresh = {
2848 : : .pthresh = TXGBE_DEFAULT_RX_PTHRESH,
2849 : : .hthresh = TXGBE_DEFAULT_RX_HTHRESH,
2850 : : .wthresh = TXGBE_DEFAULT_RX_WTHRESH,
2851 : : },
2852 : : .rx_free_thresh = TXGBE_DEFAULT_RX_FREE_THRESH,
2853 : : .rx_drop_en = 0,
2854 : : .offloads = 0,
2855 : : };
2856 : :
2857 : 0 : dev_info->default_txconf = (struct rte_eth_txconf) {
2858 : : .tx_thresh = {
2859 : : .pthresh = TXGBE_DEFAULT_TX_PTHRESH,
2860 : : .hthresh = TXGBE_DEFAULT_TX_HTHRESH,
2861 : : .wthresh = TXGBE_DEFAULT_TX_WTHRESH,
2862 : : },
2863 : : .tx_free_thresh = TXGBE_DEFAULT_TX_FREE_THRESH,
2864 : : .offloads = 0,
2865 : : };
2866 : :
2867 : 0 : dev_info->rx_desc_lim = rx_desc_lim;
2868 : 0 : dev_info->tx_desc_lim = tx_desc_lim;
2869 : :
2870 : 0 : dev_info->hash_key_size = TXGBE_HKEY_MAX_INDEX * sizeof(uint32_t);
2871 : 0 : dev_info->reta_size = RTE_ETH_RSS_RETA_SIZE_128;
2872 : 0 : dev_info->flow_type_rss_offloads = TXGBE_RSS_OFFLOAD_ALL;
2873 : :
2874 : : dev_info->speed_capa = RTE_ETH_LINK_SPEED_1G | RTE_ETH_LINK_SPEED_10G;
2875 : 0 : dev_info->speed_capa |= RTE_ETH_LINK_SPEED_100M;
2876 : :
2877 : : /* Driver-preferred Rx/Tx parameters */
2878 : 0 : dev_info->default_rxportconf.burst_size = 32;
2879 : 0 : dev_info->default_txportconf.burst_size = 32;
2880 : 0 : dev_info->default_rxportconf.nb_queues = 1;
2881 : 0 : dev_info->default_txportconf.nb_queues = 1;
2882 : 0 : dev_info->default_rxportconf.ring_size = 256;
2883 : 0 : dev_info->default_txportconf.ring_size = 256;
2884 : :
2885 : 0 : return 0;
2886 : : }
2887 : :
2888 : : const uint32_t *
2889 : 0 : txgbe_dev_supported_ptypes_get(struct rte_eth_dev *dev, size_t *no_of_elements)
2890 : : {
2891 [ # # # # ]: 0 : if (dev->rx_pkt_burst == txgbe_recv_pkts ||
2892 : : #if defined(RTE_ARCH_X86) || defined(RTE_ARCH_ARM)
2893 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_vec ||
2894 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_scattered_pkts_vec ||
2895 : : #endif
2896 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_single_alloc ||
2897 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_bulk_alloc ||
2898 : : dev->rx_pkt_burst == txgbe_recv_pkts_bulk_alloc)
2899 : 0 : return txgbe_get_supported_ptypes(no_of_elements);
2900 : :
2901 : : return NULL;
2902 : : }
2903 : :
2904 : : static void
2905 : 0 : txgbe_dev_detect_sfp(void *param)
2906 : : {
2907 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2908 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2909 : : u32 value = 0;
2910 : : s32 err;
2911 : :
2912 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
2913 : : value = rd32(hw, TXGBE_GPIOEXT);
2914 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_PRST_LS) {
2915 : : err = TXGBE_ERR_SFP_NOT_PRESENT;
2916 : 0 : goto out;
2917 : : }
2918 : : }
2919 : :
2920 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml) {
2921 : : value = rd32(hw, TXGBE_GPIOEXT);
2922 [ # # ]: 0 : if (value & TXGBE_SFP1_MOD_ABS_LS) {
2923 : : err = TXGBE_ERR_SFP_NOT_PRESENT;
2924 : 0 : goto out;
2925 : : }
2926 : : }
2927 : :
2928 : : /* wait for sfp module ready*/
2929 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40)
2930 : : msec_delay(200);
2931 : :
2932 : 0 : err = hw->phy.identify_sfp(hw);
2933 : : out:
2934 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
2935 : 0 : PMD_DRV_LOG(ERR, "Unsupported SFP+ module type was detected.");
2936 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_PRESENT) {
2937 : 0 : PMD_DRV_LOG(INFO, "SFP not present.");
2938 [ # # ]: 0 : } else if (err == 0) {
2939 : 0 : hw->mac.setup_sfp(hw);
2940 : 0 : PMD_DRV_LOG(INFO, "detected SFP+: %d", hw->phy.sfp_type);
2941 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
2942 : : txgbe_dev_link_update(dev, 0);
2943 : : }
2944 : 0 : }
2945 : :
2946 : : static void
2947 : 0 : txgbe_dev_sfp_event(struct rte_eth_dev *dev)
2948 : : {
2949 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
2950 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2951 : : u32 reg;
2952 : :
2953 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
2954 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
2955 : :
2956 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
2957 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
2958 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2) {
2959 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
2960 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
2961 : : }
2962 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3) {
2963 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
2964 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2965 : : }
2966 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6) {
2967 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
2968 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2969 : : }
2970 : :
2971 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml40) {
2972 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_4) {
2973 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_4);
2974 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
2975 : : }
2976 [ # # ]: 0 : } else if (hw->mac.type == txgbe_mac_sp || hw->mac.type == txgbe_mac_aml) {
2977 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
2978 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
2979 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2) {
2980 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
2981 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
2982 : : }
2983 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3) {
2984 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
2985 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2986 : : }
2987 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6) {
2988 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
2989 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2990 : : }
2991 : : }
2992 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
2993 : 0 : }
2994 : :
2995 : : static void
2996 : 0 : txgbe_dev_overheat(struct rte_eth_dev *dev)
2997 : : {
2998 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2999 : : s32 temp_state;
3000 : :
3001 : 0 : temp_state = hw->phy.check_overtemp(hw);
3002 [ # # ]: 0 : if (!temp_state)
3003 : : return;
3004 : :
3005 [ # # ]: 0 : if (temp_state == TXGBE_ERR_UNDERTEMP) {
3006 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been started again, "
3007 : : "since the temperature has been back to normal state.");
3008 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, TXGBE_PBRXCTL_ENA);
3009 : 0 : txgbe_dev_set_link_up(dev);
3010 [ # # ]: 0 : } else if (temp_state == TXGBE_ERR_OVERTEMP) {
3011 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been stopped because it has over heated.");
3012 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, 0);
3013 : 0 : txgbe_dev_set_link_down(dev);
3014 : : }
3015 : : }
3016 : :
3017 : : void
3018 : 0 : txgbe_dev_setup_link_alarm_handler(void *param)
3019 : : {
3020 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3021 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3022 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3023 : : u32 speed;
3024 : 0 : bool autoneg = false;
3025 : :
3026 : 0 : speed = hw->phy.autoneg_advertised;
3027 [ # # ]: 0 : if (!speed)
3028 : 0 : hw->mac.get_link_capabilities(hw, &speed, &autoneg);
3029 : :
3030 : 0 : hw->mac.setup_link(hw, speed, true);
3031 : :
3032 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
3033 : 0 : }
3034 : :
3035 : : static void
3036 : 0 : txgbe_do_reset(struct rte_eth_dev *dev)
3037 : : {
3038 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3039 : : struct txgbe_tx_queue *txq;
3040 : : u32 i;
3041 : :
3042 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
3043 : 0 : txq = dev->data->tx_queues[i];
3044 : 0 : txq->resetting = true;
3045 : : }
3046 : :
3047 : : rte_delay_ms(1);
3048 : 0 : wr32(hw, TXGBE_RST, TXGBE_RST_LAN(hw->bus.lan_id));
3049 : : txgbe_flush(hw);
3050 : :
3051 : 0 : PMD_DRV_LOG(ERR, "Please manually restart the port %d",
3052 : : dev->data->port_id);
3053 : 0 : }
3054 : :
3055 : : static void
3056 : 0 : txgbe_tx_ring_recovery(struct rte_eth_dev *dev)
3057 : : {
3058 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3059 : 0 : u32 desc_error[4] = {0, 0, 0, 0};
3060 : : struct txgbe_tx_queue *txq;
3061 : : u32 i;
3062 : :
3063 : : /* check tdm fatal error */
3064 [ # # ]: 0 : for (i = 0; i < 4; i++) {
3065 : 0 : desc_error[i] = rd32(hw, TXGBE_TDM_DESC_FATAL(i));
3066 [ # # ]: 0 : if (desc_error[i] != 0) {
3067 : 0 : PMD_DRV_LOG(ERR, "TDM fatal error reg[%d]: 0x%x", i, desc_error[i]);
3068 : 0 : txgbe_do_reset(dev);
3069 : 0 : return;
3070 : : }
3071 : : }
3072 : :
3073 : : /* check tdm non-fatal error */
3074 [ # # ]: 0 : for (i = 0; i < 4; i++)
3075 : 0 : desc_error[i] = rd32(hw, TXGBE_TDM_DESC_NONFATAL(i));
3076 : :
3077 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
3078 [ # # ]: 0 : if (desc_error[i / 32] & (1 << i % 32)) {
3079 : 0 : PMD_DRV_LOG(ERR, "TDM non-fatal error, reset port[%d] queue[%d]",
3080 : : dev->data->port_id, i);
3081 : 0 : dev->data->tx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
3082 : 0 : txq = dev->data->tx_queues[i];
3083 : 0 : txq->resetting = true;
3084 : 0 : rte_eal_alarm_set(1000, txgbe_tx_queue_clear_error, (void *)dev);
3085 : : }
3086 : : }
3087 : : }
3088 : :
3089 : : /*
3090 : : * If @timeout_ms was 0, it means that it will not return until link complete.
3091 : : * It returns 1 on complete, return 0 on timeout.
3092 : : */
3093 : : int
3094 : 0 : txgbe_dev_wait_setup_link_complete(struct rte_eth_dev *dev, uint32_t timeout_ms)
3095 : : {
3096 : : #define WARNING_TIMEOUT 9000 /* 9s in total */
3097 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
3098 [ # # ]: 0 : uint32_t timeout = timeout_ms ? timeout_ms : WARNING_TIMEOUT;
3099 : :
3100 [ # # ]: 0 : while (rte_atomic_load_explicit(&ad->link_thread_running, rte_memory_order_seq_cst)) {
3101 : : msec_delay(1);
3102 : 0 : timeout--;
3103 : :
3104 [ # # ]: 0 : if (timeout_ms) {
3105 [ # # ]: 0 : if (!timeout)
3106 : : return 0;
3107 [ # # ]: 0 : } else if (!timeout) {
3108 : : /* It will not return until link complete */
3109 : : timeout = WARNING_TIMEOUT;
3110 : 0 : PMD_DRV_LOG(ERR, "TXGBE link thread not complete too long time!");
3111 : : }
3112 : : }
3113 : :
3114 : : return 1;
3115 : : }
3116 : :
3117 : : static uint32_t
3118 : 0 : txgbe_dev_setup_link_thread_handler(void *param)
3119 : : {
3120 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3121 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
3122 : :
3123 : 0 : rte_thread_detach(rte_thread_self());
3124 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
3125 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0, rte_memory_order_seq_cst);
3126 : 0 : return 0;
3127 : : }
3128 : :
3129 : : /* return 0 means link status changed, -1 means not changed */
3130 : : int
3131 : 0 : txgbe_dev_link_update_share(struct rte_eth_dev *dev,
3132 : : int wait_to_complete)
3133 : : {
3134 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
3135 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3136 : : struct rte_eth_link link;
3137 [ # # ]: 0 : u32 link_speed = TXGBE_LINK_SPEED_UNKNOWN;
3138 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3139 : : bool link_up;
3140 : : int err;
3141 : : int wait = 1;
3142 : : u32 reg;
3143 : :
3144 : : memset(&link, 0, sizeof(link));
3145 : : link.link_status = RTE_ETH_LINK_DOWN;
3146 : : link.link_speed = RTE_ETH_SPEED_NUM_NONE;
3147 : : link.link_duplex = RTE_ETH_LINK_HALF_DUPLEX;
3148 : 0 : link.link_autoneg = !(dev->data->dev_conf.link_speeds &
3149 : : RTE_ETH_LINK_SPEED_FIXED);
3150 : :
3151 : 0 : hw->mac.get_link_status = true;
3152 : :
3153 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_CONFIG)
3154 : 0 : return rte_eth_linkstatus_set(dev, &link);
3155 : :
3156 : : /* check if it needs to wait to complete, if lsc interrupt is enabled */
3157 [ # # # # ]: 0 : if (wait_to_complete == 0 || dev->data->dev_conf.intr_conf.lsc != 0)
3158 : : wait = 0;
3159 : :
3160 : 0 : err = hw->mac.check_link(hw, &link_speed, &link_up, wait);
3161 : :
3162 [ # # ]: 0 : if (err != 0) {
3163 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3164 [ # # ]: 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3165 : 0 : return rte_eth_linkstatus_set(dev, &link);
3166 : : }
3167 : :
3168 [ # # ]: 0 : if (link_up == 0) {
3169 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml)
3170 : : wr32m(hw, TXGBE_GPIO_INT_POLARITY,
3171 : : TXGBE_GPIO_INT_POLARITY_3, 0x0);
3172 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) ==
3173 : : TXGBE_DEV_ID_KR_KX_KX4) {
3174 : 0 : hw->mac.bp_down_event(hw);
3175 [ # # ]: 0 : } else if (hw->phy.media_type == txgbe_media_type_fiber &&
3176 [ # # ]: 0 : dev->data->dev_conf.intr_conf.lsc != 0) {
3177 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
3178 [ # # ]: 0 : if (!rte_atomic_exchange_explicit(&ad->link_thread_running, 1,
3179 : : rte_memory_order_seq_cst)) {
3180 : : /* To avoid race condition between threads, set
3181 : : * the TXGBE_FLAG_NEED_LINK_CONFIG flag only
3182 : : * when there is no link thread running.
3183 : : */
3184 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_CONFIG;
3185 [ # # ]: 0 : if (rte_thread_create_internal_control(&ad->link_thread_tid,
3186 : : "txgbe-link",
3187 : : txgbe_dev_setup_link_thread_handler, dev) < 0) {
3188 : 0 : PMD_DRV_LOG(ERR, "Create link thread failed!");
3189 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0,
3190 : : rte_memory_order_seq_cst);
3191 : : }
3192 : : } else {
3193 : 0 : PMD_DRV_LOG(ERR,
3194 : : "Other link thread is running now!");
3195 : : }
3196 : : }
3197 : 0 : return rte_eth_linkstatus_set(dev, &link);
3198 [ # # ]: 0 : } else if (!hw->dev_start) {
3199 : 0 : return rte_eth_linkstatus_set(dev, &link);
3200 : : }
3201 : :
3202 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
3203 : 0 : link.link_status = RTE_ETH_LINK_UP;
3204 : 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3205 : :
3206 [ # # # # : 0 : switch (link_speed) {
# # # # ]
3207 : 0 : default:
3208 : : case TXGBE_LINK_SPEED_UNKNOWN:
3209 : : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3210 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3211 : 0 : break;
3212 : :
3213 : 0 : case TXGBE_LINK_SPEED_100M_FULL:
3214 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3215 : 0 : break;
3216 : :
3217 : 0 : case TXGBE_LINK_SPEED_1GB_FULL:
3218 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_1G;
3219 : 0 : break;
3220 : :
3221 : 0 : case TXGBE_LINK_SPEED_2_5GB_FULL:
3222 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_2_5G;
3223 : 0 : break;
3224 : :
3225 : 0 : case TXGBE_LINK_SPEED_5GB_FULL:
3226 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_5G;
3227 : 0 : break;
3228 : :
3229 : 0 : case TXGBE_LINK_SPEED_10GB_FULL:
3230 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_10G;
3231 : 0 : break;
3232 : :
3233 : 0 : case TXGBE_LINK_SPEED_25GB_FULL:
3234 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_25G;
3235 : 0 : break;
3236 : :
3237 : 0 : case TXGBE_LINK_SPEED_40GB_FULL:
3238 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_40G;
3239 : 0 : break;
3240 : : }
3241 : :
3242 : : /* enable mac receiver */
3243 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
3244 : 0 : txgbe_reconfig_mac(hw);
3245 : : wr32m(hw, TXGBE_MACRXCFG, TXGBE_MACRXCFG_ENA, TXGBE_MACRXCFG_ENA);
3246 : : }
3247 : :
3248 : : /* Re configure MAC RX */
3249 [ # # ]: 0 : if (txgbe_is_pf(hw)) {
3250 : : reg = rd32(hw, TXGBE_MACRXCFG);
3251 : : wr32(hw, TXGBE_MACRXCFG, reg);
3252 : : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_PROMISC,
3253 : : TXGBE_MACRXFLT_PROMISC);
3254 : : reg = rd32(hw, TXGBE_MAC_WDG_TIMEOUT);
3255 : : wr32(hw, TXGBE_MAC_WDG_TIMEOUT, reg);
3256 : : }
3257 : :
3258 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
3259 : : reg = rd32(hw, TXGBE_PORT);
3260 [ # # ]: 0 : if (reg & TXGBE_PORT_LINKUP) {
3261 [ # # ]: 0 : if (reg & TXGBE_CFG_PORT_ST_AML_LINK_40G) {
3262 : 0 : wr32(hw, TXGBE_MACTXCFG,
3263 : : (rd32(hw, TXGBE_MACTXCFG) &
3264 : 0 : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) | TXGBE_MACTXCFG_TXE |
3265 : : TXGBE_MAC_TX_CFG_AML_SPEED_40G);
3266 [ # # ]: 0 : } else if (reg & TXGBE_CFG_PORT_ST_AML_LINK_25G) {
3267 : 0 : wr32(hw, TXGBE_MACTXCFG,
3268 : : (rd32(hw, TXGBE_MACTXCFG) &
3269 : 0 : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) | TXGBE_MACTXCFG_TXE |
3270 : : TXGBE_MAC_TX_CFG_AML_SPEED_25G);
3271 [ # # ]: 0 : } else if (reg & TXGBE_CFG_PORT_ST_AML_LINK_10G) {
3272 : 0 : wr32(hw, TXGBE_MACTXCFG,
3273 : : (rd32(hw, TXGBE_MACTXCFG) &
3274 : 0 : ~TXGBE_MAC_TX_CFG_AML_SPEED_MASK) | TXGBE_MACTXCFG_TXE |
3275 : : TXGBE_MAC_TX_CFG_AML_SPEED_10G);
3276 : : }
3277 : : }
3278 : : }
3279 : :
3280 : : return rte_eth_linkstatus_set(dev, &link);
3281 : : }
3282 : :
3283 : : static int
3284 : 0 : txgbe_dev_link_update(struct rte_eth_dev *dev, int wait_to_complete)
3285 : : {
3286 : 0 : return txgbe_dev_link_update_share(dev, wait_to_complete);
3287 : : }
3288 : :
3289 : : static int
3290 : 0 : txgbe_dev_promiscuous_enable(struct rte_eth_dev *dev)
3291 : : {
3292 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3293 : : uint32_t fctrl;
3294 : :
3295 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3296 : 0 : fctrl |= (TXGBE_PSRCTL_UCP | TXGBE_PSRCTL_MCP);
3297 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3298 : :
3299 : 0 : return 0;
3300 : : }
3301 : :
3302 : : static int
3303 : 0 : txgbe_dev_promiscuous_disable(struct rte_eth_dev *dev)
3304 : : {
3305 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3306 : : uint32_t fctrl;
3307 : :
3308 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3309 : 0 : fctrl &= (~TXGBE_PSRCTL_UCP);
3310 [ # # ]: 0 : if (dev->data->all_multicast == 1)
3311 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3312 : : else
3313 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3314 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3315 : :
3316 : 0 : return 0;
3317 : : }
3318 : :
3319 : : static int
3320 : 0 : txgbe_dev_allmulticast_enable(struct rte_eth_dev *dev)
3321 : : {
3322 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3323 : : uint32_t fctrl;
3324 : :
3325 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3326 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3327 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3328 : :
3329 : 0 : return 0;
3330 : : }
3331 : :
3332 : : static int
3333 : 0 : txgbe_dev_allmulticast_disable(struct rte_eth_dev *dev)
3334 : : {
3335 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3336 : : uint32_t fctrl;
3337 : :
3338 [ # # ]: 0 : if (dev->data->promiscuous == 1)
3339 : : return 0; /* must remain in all_multicast mode */
3340 : :
3341 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3342 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3343 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3344 : :
3345 : 0 : return 0;
3346 : : }
3347 : :
3348 : : /**
3349 : : * It clears the interrupt causes and enables the interrupt.
3350 : : * It will be called once only during nic initialized.
3351 : : *
3352 : : * @param dev
3353 : : * Pointer to struct rte_eth_dev.
3354 : : * @param on
3355 : : * Enable or Disable.
3356 : : *
3357 : : * @return
3358 : : * - On success, zero.
3359 : : * - On failure, a negative value.
3360 : : */
3361 : : static int
3362 : : txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on)
3363 : : {
3364 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3365 : :
3366 : 0 : txgbe_dev_link_status_print(dev);
3367 : : if (on)
3368 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3369 : : else
3370 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3371 : :
3372 : : return 0;
3373 : : }
3374 : :
3375 : : static int
3376 : : txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev)
3377 : : {
3378 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3379 : : u64 mask;
3380 : :
3381 : : mask = TXGBE_ICR_MASK;
3382 : : mask &= (1ULL << TXGBE_MISC_VEC_ID);
3383 : 0 : intr->mask |= mask;
3384 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
3385 : : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
3386 [ # # ]: 0 : intr->mask_misc |= TXGBE_ICRMISC_TXDESC;
3387 : : return 0;
3388 : : }
3389 : :
3390 : : /**
3391 : : * It clears the interrupt causes and enables the interrupt.
3392 : : * It will be called once only during nic initialized.
3393 : : *
3394 : : * @param dev
3395 : : * Pointer to struct rte_eth_dev.
3396 : : *
3397 : : * @return
3398 : : * - On success, zero.
3399 : : * - On failure, a negative value.
3400 : : */
3401 : : static int
3402 : : txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev)
3403 : : {
3404 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3405 : : u64 mask;
3406 : :
3407 : : mask = TXGBE_ICR_MASK;
3408 : : mask &= ~((1ULL << TXGBE_RX_VEC_START) - 1);
3409 : 0 : intr->mask |= mask;
3410 : :
3411 : 0 : return 0;
3412 : : }
3413 : :
3414 : : /**
3415 : : * It clears the interrupt causes and enables the interrupt.
3416 : : * It will be called once only during nic initialized.
3417 : : *
3418 : : * @param dev
3419 : : * Pointer to struct rte_eth_dev.
3420 : : *
3421 : : * @return
3422 : : * - On success, zero.
3423 : : * - On failure, a negative value.
3424 : : */
3425 : : static int
3426 : : txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev)
3427 : : {
3428 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3429 : :
3430 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LNKSEC;
3431 : :
3432 : : return 0;
3433 : : }
3434 : :
3435 : : /*
3436 : : * It reads ICR and sets flag (TXGBE_ICRMISC_LSC) for the link_update.
3437 : : *
3438 : : * @param dev
3439 : : * Pointer to struct rte_eth_dev.
3440 : : *
3441 : : * @return
3442 : : * - On success, zero.
3443 : : * - On failure, a negative value.
3444 : : */
3445 : : static int
3446 : 0 : txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
3447 : : struct rte_intr_handle *intr_handle)
3448 : : {
3449 : : uint32_t eicr;
3450 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3451 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3452 : :
3453 [ # # # # ]: 0 : if (rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_UIO &&
3454 : 0 : rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_VFIO_MSIX)
3455 : : wr32(hw, TXGBE_PX_INTA, 1);
3456 : :
3457 : : /* read-on-clear nic registers here */
3458 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3459 : 0 : PMD_DRV_LOG(DEBUG, "eicr %x", eicr);
3460 : :
3461 : 0 : intr->flags = 0;
3462 : :
3463 : : /* set flag for async link update */
3464 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LSC)
3465 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3466 : :
3467 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_ANDONE)
3468 : 0 : intr->flags |= TXGBE_FLAG_NEED_AN_CONFIG;
3469 : :
3470 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3471 : 0 : intr->flags |= TXGBE_FLAG_MAILBOX;
3472 : :
3473 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LNKSEC)
3474 : 0 : intr->flags |= TXGBE_FLAG_MACSEC;
3475 : :
3476 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_GPIO)
3477 : 0 : intr->flags |= TXGBE_FLAG_PHY_INTERRUPT;
3478 : :
3479 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_HEAT)
3480 : 0 : intr->flags |= TXGBE_FLAG_OVERHEAT;
3481 : :
3482 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_TXDESC)
3483 : 0 : intr->flags |= TXGBE_FLAG_TX_DESC_ERR;
3484 : :
3485 : 0 : ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC] = 0;
3486 : :
3487 : 0 : return 0;
3488 : : }
3489 : :
3490 : : /**
3491 : : * It gets and then prints the link status.
3492 : : *
3493 : : * @param dev
3494 : : * Pointer to struct rte_eth_dev.
3495 : : *
3496 : : * @return
3497 : : * - On success, zero.
3498 : : * - On failure, a negative value.
3499 : : */
3500 : : static void
3501 : 0 : txgbe_dev_link_status_print(struct rte_eth_dev *dev)
3502 : : {
3503 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3504 : : struct rte_eth_link link;
3505 : :
3506 : 0 : rte_eth_linkstatus_get(dev, &link);
3507 : :
3508 [ # # ]: 0 : if (link.link_status) {
3509 [ # # ]: 0 : PMD_INIT_LOG(INFO, "Port %d: Link Up - speed %u Mbps - %s",
3510 : : (int)(dev->data->port_id),
3511 : : (unsigned int)link.link_speed,
3512 : : link.link_duplex == RTE_ETH_LINK_FULL_DUPLEX ?
3513 : : "full-duplex" : "half-duplex");
3514 : : } else {
3515 : 0 : PMD_INIT_LOG(INFO, " Port %d: Link Down",
3516 : : (int)(dev->data->port_id));
3517 : : }
3518 : 0 : PMD_INIT_LOG(DEBUG, "PCI Address: " PCI_PRI_FMT,
3519 : : pci_dev->addr.domain,
3520 : : pci_dev->addr.bus,
3521 : : pci_dev->addr.devid,
3522 : : pci_dev->addr.function);
3523 : 0 : }
3524 : :
3525 : : /*
3526 : : * It executes link_update after knowing an interrupt occurred.
3527 : : *
3528 : : * @param dev
3529 : : * Pointer to struct rte_eth_dev.
3530 : : *
3531 : : * @return
3532 : : * - On success, zero.
3533 : : * - On failure, a negative value.
3534 : : */
3535 : : static int
3536 : 0 : txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
3537 : : struct rte_intr_handle *intr_handle)
3538 : : {
3539 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3540 : : int64_t timeout;
3541 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3542 : :
3543 : 0 : PMD_DRV_LOG(DEBUG, "intr action type %d", intr->flags);
3544 : :
3545 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MAILBOX) {
3546 : 0 : txgbe_pf_mbx_process(dev);
3547 : 0 : intr->flags &= ~TXGBE_FLAG_MAILBOX;
3548 : : }
3549 : :
3550 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3551 : 0 : txgbe_dev_sfp_event(dev);
3552 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3553 : : }
3554 : :
3555 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_AN_CONFIG) {
3556 [ # # # # ]: 0 : if (hw->devarg.auto_neg == 1 && hw->devarg.poll == 0) {
3557 : 0 : hw->mac.kr_handle(hw);
3558 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_AN_CONFIG;
3559 : : }
3560 : : }
3561 : :
3562 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3563 : : struct rte_eth_link link;
3564 : :
3565 : : /*get the link status before link update, for predicting later*/
3566 : 0 : rte_eth_linkstatus_get(dev, &link);
3567 : :
3568 : : txgbe_dev_link_update(dev, 0);
3569 : :
3570 : : /* likely to up */
3571 [ # # ]: 0 : if (!link.link_status)
3572 : : /* handle it 1 sec later, wait it being stable */
3573 : : timeout = TXGBE_LINK_UP_CHECK_TIMEOUT;
3574 : : /* likely to down */
3575 [ # # ]: 0 : else if ((hw->subsystem_device_id & 0xFF) ==
3576 : 0 : TXGBE_DEV_ID_KR_KX_KX4 &&
3577 [ # # ]: 0 : hw->devarg.auto_neg == 1)
3578 : : /* handle it 2 sec later for backplane AN73 */
3579 : : timeout = 2000;
3580 : : else
3581 : : /* handle it 4 sec later, wait it being stable */
3582 : : timeout = TXGBE_LINK_DOWN_CHECK_TIMEOUT;
3583 : :
3584 : 0 : txgbe_dev_link_status_print(dev);
3585 [ # # ]: 0 : if (rte_eal_alarm_set(timeout * 1000,
3586 : : txgbe_dev_interrupt_delayed_handler,
3587 : : (void *)dev) < 0) {
3588 : 0 : PMD_DRV_LOG(ERR, "Error setting alarm");
3589 : : } else {
3590 : : /* only disable lsc interrupt */
3591 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3592 : :
3593 : 0 : intr->mask_orig = intr->mask;
3594 : : /* only disable all misc interrupts */
3595 : 0 : intr->mask &= ~(1ULL << TXGBE_MISC_VEC_ID);
3596 : : }
3597 : : }
3598 : :
3599 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_OVERHEAT) {
3600 : 0 : txgbe_dev_overheat(dev);
3601 : 0 : intr->flags &= ~TXGBE_FLAG_OVERHEAT;
3602 : : }
3603 : :
3604 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_TX_DESC_ERR) {
3605 : 0 : txgbe_tx_ring_recovery(dev);
3606 : 0 : intr->flags &= ~TXGBE_FLAG_TX_DESC_ERR;
3607 : : }
3608 : :
3609 : 0 : PMD_DRV_LOG(DEBUG, "enable intr immediately");
3610 : 0 : txgbe_enable_intr(dev);
3611 : 0 : rte_intr_enable(intr_handle);
3612 : :
3613 : 0 : return 0;
3614 : : }
3615 : :
3616 : : /**
3617 : : * Interrupt handler which shall be registered for alarm callback for delayed
3618 : : * handling specific interrupt to wait for the stable nic state. As the
3619 : : * NIC interrupt state is not stable for txgbe after link is just down,
3620 : : * it needs to wait 4 seconds to get the stable status.
3621 : : *
3622 : : * @param handle
3623 : : * Pointer to interrupt handle.
3624 : : * @param param
3625 : : * The address of parameter (struct rte_eth_dev *) registered before.
3626 : : *
3627 : : * @return
3628 : : * void
3629 : : */
3630 : : static void
3631 : 0 : txgbe_dev_interrupt_delayed_handler(void *param)
3632 : : {
3633 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3634 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3635 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3636 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3637 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3638 : : uint32_t eicr;
3639 : :
3640 : 0 : txgbe_disable_intr(hw);
3641 : :
3642 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3643 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3644 : 0 : txgbe_pf_mbx_process(dev);
3645 : :
3646 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3647 : 0 : hw->phy.handle_lasi(hw);
3648 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3649 : : }
3650 : :
3651 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3652 : : txgbe_dev_link_update(dev, 0);
3653 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_UPDATE;
3654 : 0 : txgbe_dev_link_status_print(dev);
3655 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_INTR_LSC,
3656 : : NULL);
3657 : : }
3658 : :
3659 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MACSEC) {
3660 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_MACSEC,
3661 : : NULL);
3662 : 0 : intr->flags &= ~TXGBE_FLAG_MACSEC;
3663 : : }
3664 : :
3665 : : /* restore original mask */
3666 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc == 1)
3667 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3668 : :
3669 : 0 : intr->mask = intr->mask_orig;
3670 : 0 : intr->mask_orig = 0;
3671 : :
3672 : 0 : PMD_DRV_LOG(DEBUG, "enable intr in delayed handler S[%08x]", eicr);
3673 : 0 : txgbe_enable_intr(dev);
3674 : 0 : rte_intr_enable(intr_handle);
3675 : 0 : }
3676 : :
3677 : : /**
3678 : : * Interrupt handler triggered by NIC for handling
3679 : : * specific interrupt.
3680 : : *
3681 : : * @param handle
3682 : : * Pointer to interrupt handle.
3683 : : * @param param
3684 : : * The address of parameter (struct rte_eth_dev *) registered before.
3685 : : *
3686 : : * @return
3687 : : * void
3688 : : */
3689 : : static void
3690 : 0 : txgbe_dev_interrupt_handler(void *param)
3691 : : {
3692 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3693 : :
3694 : 0 : txgbe_dev_interrupt_get_status(dev, dev->intr_handle);
3695 : 0 : txgbe_dev_interrupt_action(dev, dev->intr_handle);
3696 : 0 : }
3697 : :
3698 : : static int
3699 : 0 : txgbe_dev_led_on(struct rte_eth_dev *dev)
3700 : : {
3701 : : struct txgbe_hw *hw;
3702 : :
3703 : 0 : hw = TXGBE_DEV_HW(dev);
3704 [ # # ]: 0 : return txgbe_led_on(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3705 : : }
3706 : :
3707 : : static int
3708 : 0 : txgbe_dev_led_off(struct rte_eth_dev *dev)
3709 : : {
3710 : : struct txgbe_hw *hw;
3711 : :
3712 : 0 : hw = TXGBE_DEV_HW(dev);
3713 [ # # ]: 0 : return txgbe_led_off(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3714 : : }
3715 : :
3716 : : static int
3717 : 0 : txgbe_flow_ctrl_get(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
3718 : : {
3719 : : struct txgbe_hw *hw;
3720 : : uint32_t mflcn_reg;
3721 : : uint32_t fccfg_reg;
3722 : : int rx_pause;
3723 : : int tx_pause;
3724 : :
3725 : 0 : hw = TXGBE_DEV_HW(dev);
3726 : :
3727 : 0 : fc_conf->pause_time = hw->fc.pause_time;
3728 : 0 : fc_conf->high_water = hw->fc.high_water[0];
3729 : 0 : fc_conf->low_water = hw->fc.low_water[0];
3730 : 0 : fc_conf->send_xon = hw->fc.send_xon;
3731 : 0 : fc_conf->autoneg = !hw->fc.disable_fc_autoneg;
3732 : :
3733 : : /*
3734 : : * Return rx_pause status according to actual setting of
3735 : : * RXFCCFG register.
3736 : : */
3737 : : mflcn_reg = rd32(hw, TXGBE_RXFCCFG);
3738 [ # # ]: 0 : if (mflcn_reg & (TXGBE_RXFCCFG_FC | TXGBE_RXFCCFG_PFC))
3739 : : rx_pause = 1;
3740 : : else
3741 : : rx_pause = 0;
3742 : :
3743 : : /*
3744 : : * Return tx_pause status according to actual setting of
3745 : : * TXFCCFG register.
3746 : : */
3747 : : fccfg_reg = rd32(hw, TXGBE_TXFCCFG);
3748 [ # # ]: 0 : if (fccfg_reg & (TXGBE_TXFCCFG_FC | TXGBE_TXFCCFG_PFC))
3749 : : tx_pause = 1;
3750 : : else
3751 : : tx_pause = 0;
3752 : :
3753 [ # # ]: 0 : if (rx_pause && tx_pause)
3754 : 0 : fc_conf->mode = RTE_ETH_FC_FULL;
3755 [ # # ]: 0 : else if (rx_pause)
3756 : 0 : fc_conf->mode = RTE_ETH_FC_RX_PAUSE;
3757 [ # # ]: 0 : else if (tx_pause)
3758 : 0 : fc_conf->mode = RTE_ETH_FC_TX_PAUSE;
3759 : : else
3760 : 0 : fc_conf->mode = RTE_ETH_FC_NONE;
3761 : :
3762 : 0 : return 0;
3763 : : }
3764 : :
3765 : : static int
3766 : 0 : txgbe_flow_ctrl_set(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
3767 : : {
3768 : : struct txgbe_hw *hw;
3769 : : int err;
3770 : : uint32_t rx_buf_size;
3771 : : uint32_t max_high_water;
3772 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
3773 : : txgbe_fc_none,
3774 : : txgbe_fc_rx_pause,
3775 : : txgbe_fc_tx_pause,
3776 : : txgbe_fc_full
3777 : : };
3778 : :
3779 : 0 : PMD_INIT_FUNC_TRACE();
3780 : :
3781 : 0 : hw = TXGBE_DEV_HW(dev);
3782 : : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(0));
3783 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
3784 : :
3785 : : /*
3786 : : * At least reserve one Ethernet frame for watermark
3787 : : * high_water/low_water in kilo bytes for txgbe
3788 : : */
3789 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
3790 [ # # ]: 0 : if (fc_conf->high_water > max_high_water ||
3791 [ # # ]: 0 : fc_conf->high_water < fc_conf->low_water) {
3792 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
3793 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
3794 : 0 : return -EINVAL;
3795 : : }
3796 : :
3797 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[fc_conf->mode];
3798 : 0 : hw->fc.pause_time = fc_conf->pause_time;
3799 : 0 : hw->fc.high_water[0] = fc_conf->high_water;
3800 : 0 : hw->fc.low_water[0] = fc_conf->low_water;
3801 : 0 : hw->fc.send_xon = fc_conf->send_xon;
3802 : 0 : hw->fc.disable_fc_autoneg = !fc_conf->autoneg;
3803 : 0 : hw->fc.mac_ctrl_frame_fwd = fc_conf->mac_ctrl_frame_fwd;
3804 : :
3805 : 0 : err = txgbe_fc_enable(hw);
3806 : :
3807 : : /* Not negotiated is not an error case */
3808 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED) {
3809 : 0 : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_CTL_MASK,
3810 [ # # ]: 0 : (fc_conf->mac_ctrl_frame_fwd
3811 : : ? TXGBE_MACRXFLT_CTL_NOPS : TXGBE_MACRXFLT_CTL_DROP));
3812 : : txgbe_flush(hw);
3813 : :
3814 : 0 : return 0;
3815 : : }
3816 : :
3817 : 0 : PMD_INIT_LOG(ERR, "txgbe_fc_enable = 0x%x", err);
3818 : 0 : return -EIO;
3819 : : }
3820 : :
3821 : : static int
3822 : 0 : txgbe_priority_flow_ctrl_set(struct rte_eth_dev *dev,
3823 : : struct rte_eth_pfc_conf *pfc_conf)
3824 : : {
3825 : : int err;
3826 : : uint32_t rx_buf_size;
3827 : : uint32_t max_high_water;
3828 : : uint8_t tc_num;
3829 : 0 : uint8_t map[TXGBE_DCB_UP_MAX] = { 0 };
3830 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3831 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
3832 : :
3833 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
3834 : : txgbe_fc_none,
3835 : : txgbe_fc_rx_pause,
3836 : : txgbe_fc_tx_pause,
3837 : : txgbe_fc_full
3838 : : };
3839 : :
3840 : 0 : PMD_INIT_FUNC_TRACE();
3841 : :
3842 : 0 : txgbe_dcb_unpack_map_cee(dcb_config, TXGBE_DCB_RX_CONFIG, map);
3843 : 0 : tc_num = map[pfc_conf->priority];
3844 : 0 : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(tc_num));
3845 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
3846 : : /*
3847 : : * At least reserve one Ethernet frame for watermark
3848 : : * high_water/low_water in kilo bytes for txgbe
3849 : : */
3850 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
3851 [ # # ]: 0 : if (pfc_conf->fc.high_water > max_high_water ||
3852 [ # # ]: 0 : pfc_conf->fc.high_water <= pfc_conf->fc.low_water) {
3853 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
3854 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
3855 : 0 : return -EINVAL;
3856 : : }
3857 : :
3858 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[pfc_conf->fc.mode];
3859 : 0 : hw->fc.pause_time = pfc_conf->fc.pause_time;
3860 : 0 : hw->fc.send_xon = pfc_conf->fc.send_xon;
3861 : 0 : hw->fc.low_water[tc_num] = pfc_conf->fc.low_water;
3862 : 0 : hw->fc.high_water[tc_num] = pfc_conf->fc.high_water;
3863 : :
3864 : 0 : err = txgbe_dcb_pfc_enable(hw, tc_num);
3865 : :
3866 : : /* Not negotiated is not an error case */
3867 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED)
3868 : : return 0;
3869 : :
3870 : 0 : PMD_INIT_LOG(ERR, "txgbe_dcb_pfc_enable = 0x%x", err);
3871 : 0 : return -EIO;
3872 : : }
3873 : :
3874 : : int
3875 : 0 : txgbe_dev_rss_reta_update(struct rte_eth_dev *dev,
3876 : : struct rte_eth_rss_reta_entry64 *reta_conf,
3877 : : uint16_t reta_size)
3878 : : {
3879 : : uint8_t i, j, mask;
3880 : : uint32_t reta;
3881 : : uint16_t idx, shift;
3882 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
3883 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3884 : :
3885 : 0 : PMD_INIT_FUNC_TRACE();
3886 : :
3887 [ # # ]: 0 : if (!txgbe_rss_update(hw->mac.type)) {
3888 : 0 : PMD_DRV_LOG(ERR, "RSS reta update is not supported on this "
3889 : : "NIC.");
3890 : 0 : return -ENOTSUP;
3891 : : }
3892 : :
3893 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
3894 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
3895 : : "(%d) doesn't match the number hardware can supported "
3896 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
3897 : 0 : return -EINVAL;
3898 : : }
3899 : :
3900 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
3901 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
3902 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
3903 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
3904 [ # # ]: 0 : if (!mask)
3905 : 0 : continue;
3906 : :
3907 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
3908 [ # # ]: 0 : for (j = 0; j < 4; j++) {
3909 [ # # ]: 0 : if (RS8(mask, j, 0x1)) {
3910 : 0 : reta &= ~(MS32(8 * j, 0xFF));
3911 : 0 : reta |= LS32(reta_conf[idx].reta[shift + j],
3912 : : 8 * j, 0xFF);
3913 : : }
3914 : : }
3915 : 0 : wr32at(hw, TXGBE_REG_RSSTBL, i >> 2, reta);
3916 : : }
3917 : 0 : adapter->rss_reta_updated = 1;
3918 : :
3919 : 0 : return 0;
3920 : : }
3921 : :
3922 : : int
3923 : 0 : txgbe_dev_rss_reta_query(struct rte_eth_dev *dev,
3924 : : struct rte_eth_rss_reta_entry64 *reta_conf,
3925 : : uint16_t reta_size)
3926 : : {
3927 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3928 : : uint8_t i, j, mask;
3929 : : uint32_t reta;
3930 : : uint16_t idx, shift;
3931 : :
3932 : 0 : PMD_INIT_FUNC_TRACE();
3933 : :
3934 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
3935 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
3936 : : "(%d) doesn't match the number hardware can supported "
3937 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
3938 : 0 : return -EINVAL;
3939 : : }
3940 : :
3941 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
3942 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
3943 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
3944 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
3945 [ # # ]: 0 : if (!mask)
3946 : 0 : continue;
3947 : :
3948 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
3949 [ # # ]: 0 : for (j = 0; j < 4; j++) {
3950 [ # # ]: 0 : if (RS8(mask, j, 0x1))
3951 : 0 : reta_conf[idx].reta[shift + j] =
3952 : 0 : (uint16_t)RS32(reta, 8 * j, 0xFF);
3953 : : }
3954 : : }
3955 : :
3956 : : return 0;
3957 : : }
3958 : :
3959 : : static int
3960 : 0 : txgbe_add_rar(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr,
3961 : : uint32_t index, uint32_t pool)
3962 : : {
3963 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3964 : : uint32_t enable_addr = 1;
3965 : :
3966 : 0 : return txgbe_set_rar(hw, index, mac_addr->addr_bytes,
3967 : : pool, enable_addr);
3968 : : }
3969 : :
3970 : : static void
3971 : 0 : txgbe_remove_rar(struct rte_eth_dev *dev, uint32_t index)
3972 : : {
3973 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3974 : :
3975 : 0 : txgbe_clear_rar(hw, index);
3976 : 0 : }
3977 : :
3978 : : static int
3979 : 0 : txgbe_set_default_mac_addr(struct rte_eth_dev *dev, struct rte_ether_addr *addr)
3980 : : {
3981 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3982 : :
3983 : : txgbe_remove_rar(dev, 0);
3984 : 0 : txgbe_add_rar(dev, addr, 0, pci_dev->max_vfs);
3985 : :
3986 : 0 : return 0;
3987 : : }
3988 : :
3989 : : static int
3990 : 0 : txgbe_dev_mtu_set(struct rte_eth_dev *dev, uint16_t mtu)
3991 : : {
3992 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3993 : : uint32_t frame_size = mtu + RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN;
3994 : : struct rte_eth_dev_data *dev_data = dev->data;
3995 : :
3996 : : /* If device is started, refuse mtu that requires the support of
3997 : : * scattered packets when this feature has not been enabled before.
3998 : : */
3999 [ # # ]: 0 : if (dev_data->dev_started && !dev_data->scattered_rx &&
4000 : 0 : (frame_size + 2 * RTE_VLAN_HLEN >
4001 [ # # ]: 0 : dev->data->min_rx_buf_size - RTE_PKTMBUF_HEADROOM)) {
4002 : 0 : PMD_INIT_LOG(ERR, "Stop port first.");
4003 : 0 : return -EINVAL;
4004 : : }
4005 : :
4006 : 0 : wr32m(hw, TXGBE_FRMSZ, TXGBE_FRMSZ_MAX_MASK,
4007 : 0 : TXGBE_FRMSZ_MAX(frame_size));
4008 : :
4009 : 0 : return 0;
4010 : : }
4011 : :
4012 : : static uint32_t
4013 : 0 : txgbe_uta_vector(struct txgbe_hw *hw, struct rte_ether_addr *uc_addr)
4014 : : {
4015 : : uint32_t vector = 0;
4016 : :
4017 [ # # # # : 0 : switch (hw->mac.mc_filter_type) {
# ]
4018 : 0 : case 0: /* use bits [47:36] of the address */
4019 : 0 : vector = ((uc_addr->addr_bytes[4] >> 4) |
4020 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 4));
4021 : 0 : break;
4022 : 0 : case 1: /* use bits [46:35] of the address */
4023 : 0 : vector = ((uc_addr->addr_bytes[4] >> 3) |
4024 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 5));
4025 : 0 : break;
4026 : 0 : case 2: /* use bits [45:34] of the address */
4027 : 0 : vector = ((uc_addr->addr_bytes[4] >> 2) |
4028 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 6));
4029 : 0 : break;
4030 : 0 : case 3: /* use bits [43:32] of the address */
4031 : 0 : vector = ((uc_addr->addr_bytes[4]) |
4032 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 8));
4033 : 0 : break;
4034 : : default: /* Invalid mc_filter_type */
4035 : : break;
4036 : : }
4037 : :
4038 : : /* vector can only be 12-bits or boundary will be exceeded */
4039 : 0 : vector &= 0xFFF;
4040 : 0 : return vector;
4041 : : }
4042 : :
4043 : : static int
4044 : 0 : txgbe_uc_hash_table_set(struct rte_eth_dev *dev,
4045 : : struct rte_ether_addr *mac_addr, uint8_t on)
4046 : : {
4047 : : uint32_t vector;
4048 : : uint32_t uta_idx;
4049 : : uint32_t reg_val;
4050 : : uint32_t uta_mask;
4051 : : uint32_t psrctl;
4052 : :
4053 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4054 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
4055 : :
4056 : : /* The UTA table only exists on pf hardware */
4057 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_sp)
4058 : : return -ENOTSUP;
4059 : :
4060 : 0 : vector = txgbe_uta_vector(hw, mac_addr);
4061 : 0 : uta_idx = (vector >> 5) & 0x7F;
4062 : 0 : uta_mask = 0x1UL << (vector & 0x1F);
4063 : :
4064 [ # # ]: 0 : if (!!on == !!(uta_info->uta_shadow[uta_idx] & uta_mask))
4065 : : return 0;
4066 : :
4067 : 0 : reg_val = rd32(hw, TXGBE_UCADDRTBL(uta_idx));
4068 [ # # ]: 0 : if (on) {
4069 : 0 : uta_info->uta_in_use++;
4070 : 0 : reg_val |= uta_mask;
4071 : 0 : uta_info->uta_shadow[uta_idx] |= uta_mask;
4072 : : } else {
4073 : 0 : uta_info->uta_in_use--;
4074 : 0 : reg_val &= ~uta_mask;
4075 : 0 : uta_info->uta_shadow[uta_idx] &= ~uta_mask;
4076 : : }
4077 : :
4078 : : wr32(hw, TXGBE_UCADDRTBL(uta_idx), reg_val);
4079 : :
4080 : : psrctl = rd32(hw, TXGBE_PSRCTL);
4081 [ # # ]: 0 : if (uta_info->uta_in_use > 0)
4082 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
4083 : : else
4084 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
4085 : :
4086 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
4087 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
4088 : : wr32(hw, TXGBE_PSRCTL, psrctl);
4089 : :
4090 : 0 : return 0;
4091 : : }
4092 : :
4093 : : static int
4094 : 0 : txgbe_uc_all_hash_table_set(struct rte_eth_dev *dev, uint8_t on)
4095 : : {
4096 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4097 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
4098 : : uint32_t psrctl;
4099 : : int i;
4100 : :
4101 : : /* The UTA table only exists on pf hardware */
4102 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_sp)
4103 : : return -ENOTSUP;
4104 : :
4105 [ # # ]: 0 : if (on) {
4106 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
4107 : 0 : uta_info->uta_shadow[i] = ~0;
4108 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), ~0);
4109 : : }
4110 : : } else {
4111 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
4112 : 0 : uta_info->uta_shadow[i] = 0;
4113 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), 0);
4114 : : }
4115 : : }
4116 : :
4117 : : psrctl = rd32(hw, TXGBE_PSRCTL);
4118 [ # # ]: 0 : if (on)
4119 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
4120 : : else
4121 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
4122 : :
4123 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
4124 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
4125 : : wr32(hw, TXGBE_PSRCTL, psrctl);
4126 : :
4127 : 0 : return 0;
4128 : : }
4129 : :
4130 : : uint32_t
4131 : 0 : txgbe_convert_vm_rx_mask_to_val(uint16_t rx_mask, uint32_t orig_val)
4132 : : {
4133 : : uint32_t new_val = orig_val;
4134 : :
4135 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_UNTAG)
4136 : 0 : new_val |= TXGBE_POOLETHCTL_UTA;
4137 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_MC)
4138 : 0 : new_val |= TXGBE_POOLETHCTL_MCHA;
4139 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_UC)
4140 : 0 : new_val |= TXGBE_POOLETHCTL_UCHA;
4141 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_BROADCAST)
4142 : 0 : new_val |= TXGBE_POOLETHCTL_BCA;
4143 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_MULTICAST)
4144 : 0 : new_val |= TXGBE_POOLETHCTL_MCP;
4145 : :
4146 : 0 : return new_val;
4147 : : }
4148 : :
4149 : : static int
4150 : 0 : txgbe_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
4151 : : {
4152 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
4153 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4154 : : uint32_t mask;
4155 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4156 : :
4157 [ # # ]: 0 : if (queue_id < 32) {
4158 : : mask = rd32(hw, TXGBE_IMC(0));
4159 : 0 : mask |= (1 << queue_id);
4160 : : wr32(hw, TXGBE_IMC(0), mask);
4161 [ # # ]: 0 : } else if (queue_id < 64) {
4162 : : mask = rd32(hw, TXGBE_IMC(1));
4163 : 0 : mask |= (1 << (queue_id - 32));
4164 : : wr32(hw, TXGBE_IMC(1), mask);
4165 : : }
4166 : 0 : rte_intr_enable(intr_handle);
4167 : :
4168 : 0 : return 0;
4169 : : }
4170 : :
4171 : : static int
4172 : 0 : txgbe_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
4173 : : {
4174 : : uint32_t mask;
4175 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4176 : :
4177 [ # # ]: 0 : if (queue_id < 32) {
4178 : : mask = rd32(hw, TXGBE_IMS(0));
4179 : 0 : mask |= (1 << queue_id);
4180 : : wr32(hw, TXGBE_IMS(0), mask);
4181 [ # # ]: 0 : } else if (queue_id < 64) {
4182 : : mask = rd32(hw, TXGBE_IMS(1));
4183 : 0 : mask |= (1 << (queue_id - 32));
4184 : : wr32(hw, TXGBE_IMS(1), mask);
4185 : : }
4186 : :
4187 : 0 : return 0;
4188 : : }
4189 : :
4190 : : /**
4191 : : * set the IVAR registers, mapping interrupt causes to vectors
4192 : : * @param hw
4193 : : * pointer to txgbe_hw struct
4194 : : * @direction
4195 : : * 0 for Rx, 1 for Tx, -1 for other causes
4196 : : * @queue
4197 : : * queue to map the corresponding interrupt to
4198 : : * @msix_vector
4199 : : * the vector to map to the corresponding queue
4200 : : */
4201 : : void
4202 : 0 : txgbe_set_ivar_map(struct txgbe_hw *hw, int8_t direction,
4203 : : uint8_t queue, uint8_t msix_vector)
4204 : : {
4205 : : uint32_t tmp, idx;
4206 : :
4207 [ # # ]: 0 : if (direction == -1) {
4208 : : /* other causes */
4209 : 0 : msix_vector |= TXGBE_IVARMISC_VLD;
4210 : : idx = 0;
4211 : : tmp = rd32(hw, TXGBE_IVARMISC);
4212 : 0 : tmp &= ~(0xFF << idx);
4213 : 0 : tmp |= (msix_vector << idx);
4214 : : wr32(hw, TXGBE_IVARMISC, tmp);
4215 : : } else {
4216 : : /* rx or tx causes */
4217 : 0 : msix_vector |= TXGBE_IVAR_VLD; /* Workaround for ICR lost */
4218 : 0 : idx = ((16 * (queue & 1)) + (8 * direction));
4219 : 0 : tmp = rd32(hw, TXGBE_IVAR(queue >> 1));
4220 : 0 : tmp &= ~(0xFF << idx);
4221 : 0 : tmp |= (msix_vector << idx);
4222 : : wr32(hw, TXGBE_IVAR(queue >> 1), tmp);
4223 : : }
4224 : 0 : }
4225 : :
4226 : : /**
4227 : : * Sets up the hardware to properly generate MSI-X interrupts
4228 : : * @hw
4229 : : * board private structure
4230 : : */
4231 : : static void
4232 : 0 : txgbe_configure_msix(struct rte_eth_dev *dev)
4233 : : {
4234 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
4235 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4236 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4237 : : uint32_t queue_id, base = TXGBE_MISC_VEC_ID;
4238 : : uint32_t vec = TXGBE_MISC_VEC_ID;
4239 : : uint32_t gpie;
4240 : :
4241 : : /* won't configure msix register if no mapping is done
4242 : : * between intr vector and event fd
4243 : : * but if misx has been enabled already, need to configure
4244 : : * auto clean, auto mask and throttling.
4245 : : */
4246 : : gpie = rd32(hw, TXGBE_GPIE);
4247 [ # # ]: 0 : if (!rte_intr_dp_is_en(intr_handle) &&
4248 [ # # ]: 0 : !(gpie & TXGBE_GPIE_MSIX))
4249 : : return;
4250 : :
4251 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
4252 : : base = TXGBE_RX_VEC_START;
4253 : : vec = base;
4254 : : }
4255 : :
4256 : : /* setup GPIE for MSI-x mode */
4257 : : gpie = rd32(hw, TXGBE_GPIE);
4258 : 0 : gpie |= TXGBE_GPIE_MSIX;
4259 : : wr32(hw, TXGBE_GPIE, gpie);
4260 : :
4261 : : /* Populate the IVAR table and set the ITR values to the
4262 : : * corresponding register.
4263 : : */
4264 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
4265 [ # # ]: 0 : for (queue_id = 0; queue_id < dev->data->nb_rx_queues;
4266 : 0 : queue_id++) {
4267 : : /* by default, 1:1 mapping */
4268 : 0 : txgbe_set_ivar_map(hw, 0, queue_id, vec);
4269 : 0 : rte_intr_vec_list_index_set(intr_handle,
4270 : : queue_id, vec);
4271 : 0 : if (vec < base + rte_intr_nb_efd_get(intr_handle)
4272 [ # # ]: 0 : - 1)
4273 : 0 : vec++;
4274 : : }
4275 : :
4276 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
4277 : : }
4278 : : wr32(hw, TXGBE_ITR(TXGBE_MISC_VEC_ID),
4279 : : TXGBE_ITR_IVAL_10G(TXGBE_QUEUE_ITR_INTERVAL_DEFAULT)
4280 : : | TXGBE_ITR_WRDSA);
4281 : : }
4282 : :
4283 : : static u16 txgbe_frac_to_bi(u16 frac, u16 denom, int max_bits)
4284 : : {
4285 : : u16 value = 0;
4286 : :
4287 [ # # ]: 0 : while (frac > 0 && max_bits > 0) {
4288 : 0 : max_bits -= 1;
4289 : 0 : frac *= 2;
4290 [ # # ]: 0 : if (frac >= denom) {
4291 : 0 : value |= BIT(max_bits);
4292 : 0 : frac -= denom;
4293 : : }
4294 : : }
4295 : :
4296 : : return value;
4297 : : }
4298 : :
4299 : : int
4300 : 0 : txgbe_set_queue_rate_limit(struct rte_eth_dev *dev,
4301 : : uint16_t queue_idx, uint32_t tx_rate)
4302 : : {
4303 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4304 : : uint32_t bcnrc_val;
4305 : : int factor_int, factor_fra;
4306 : : uint32_t link_speed;
4307 : :
4308 [ # # ]: 0 : if (queue_idx >= hw->mac.max_tx_queues)
4309 : : return -EINVAL;
4310 : :
4311 : : /*
4312 : : * Set global transmit compensation time to the MMW_SIZE in ARBTXMMW
4313 : : * register. MMW_SIZE=0x014 if 9728-byte jumbo is supported.
4314 : : */
4315 : : wr32(hw, TXGBE_ARBTXMMW, 0x14);
4316 : :
4317 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_aml || hw->mac.type == txgbe_mac_aml40) {
4318 [ # # ]: 0 : if (tx_rate) {
4319 : : u16 frac;
4320 : :
4321 : 0 : link_speed = dev->data->dev_link.link_speed;
4322 : 0 : tx_rate = tx_rate * 105 / 100;
4323 : : /* Calculate the rate factor values to set */
4324 : 0 : factor_int = link_speed / tx_rate;
4325 : 0 : frac = (link_speed % tx_rate) * 10000 / tx_rate;
4326 : 0 : factor_fra = txgbe_frac_to_bi(frac, 10000, 14);
4327 [ # # ]: 0 : if (tx_rate > link_speed) {
4328 : : factor_int = 1;
4329 : : factor_fra = 0;
4330 : : }
4331 : :
4332 : : wr32(hw, TXGBE_TDM_RL_QUEUE_IDX, queue_idx);
4333 : 0 : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4334 : 0 : TXGBE_TDM_FACTOR_INT_MASK, factor_int << TXGBE_TDM_FACTOR_INT_SHIFT);
4335 : 0 : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4336 : 0 : TXGBE_TDM_FACTOR_FRA_MASK, factor_fra << TXGBE_TDM_FACTOR_FRA_SHIFT);
4337 : : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4338 : : TXGBE_TDM_RL_EN, TXGBE_TDM_RL_EN);
4339 : : } else {
4340 : : wr32(hw, TXGBE_TDM_RL_QUEUE_IDX, queue_idx);
4341 : : wr32m(hw, TXGBE_TDM_RL_QUEUE_CFG,
4342 : : TXGBE_TDM_RL_EN, 0);
4343 : : }
4344 : : } else {
4345 [ # # ]: 0 : if (tx_rate != 0) {
4346 : 0 : bcnrc_val = TXGBE_ARBTXRATE_MAX(tx_rate);
4347 : 0 : bcnrc_val |= TXGBE_ARBTXRATE_MIN(tx_rate / 2);
4348 : : } else {
4349 : : bcnrc_val = 0;
4350 : : }
4351 : :
4352 : : /* Set ARBTXRATE of queue X */
4353 : : wr32(hw, TXGBE_ARBPOOLIDX, queue_idx);
4354 : : wr32(hw, TXGBE_ARBTXRATE, bcnrc_val);
4355 : : txgbe_flush(hw);
4356 : : }
4357 : :
4358 : : return 0;
4359 : : }
4360 : :
4361 : : int
4362 : 0 : txgbe_syn_filter_set(struct rte_eth_dev *dev,
4363 : : struct rte_eth_syn_filter *filter,
4364 : : bool add)
4365 : : {
4366 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4367 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4368 : : uint32_t syn_info;
4369 : : uint32_t synqf;
4370 : : uint16_t queue;
4371 : :
4372 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4373 : : return -EINVAL;
4374 : :
4375 : 0 : syn_info = filter_info->syn_info;
4376 : :
4377 [ # # ]: 0 : if (add) {
4378 [ # # ]: 0 : if (syn_info & TXGBE_SYNCLS_ENA)
4379 : : return -EINVAL;
4380 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active)
4381 : 0 : queue = RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue;
4382 : : else
4383 : : queue = filter->queue;
4384 : 0 : synqf = (uint32_t)TXGBE_SYNCLS_QPID(queue);
4385 : 0 : synqf |= TXGBE_SYNCLS_ENA;
4386 : :
4387 [ # # ]: 0 : if (filter->hig_pri)
4388 : 0 : synqf |= TXGBE_SYNCLS_HIPRIO;
4389 : : else
4390 : : synqf &= ~TXGBE_SYNCLS_HIPRIO;
4391 : : } else {
4392 : : synqf = rd32(hw, TXGBE_SYNCLS);
4393 [ # # ]: 0 : if (!(syn_info & TXGBE_SYNCLS_ENA))
4394 : : return -ENOENT;
4395 : 0 : synqf &= ~(TXGBE_SYNCLS_QPID_MASK | TXGBE_SYNCLS_ENA);
4396 : : }
4397 : :
4398 : 0 : filter_info->syn_info = synqf;
4399 : : wr32(hw, TXGBE_SYNCLS, synqf);
4400 : : txgbe_flush(hw);
4401 : : return 0;
4402 : : }
4403 : :
4404 : : static inline enum txgbe_5tuple_protocol
4405 : : convert_protocol_type(uint8_t protocol_value)
4406 : : {
4407 : 0 : if (protocol_value == IPPROTO_TCP)
4408 : : return TXGBE_5TF_PROT_TCP;
4409 [ # # ]: 0 : else if (protocol_value == IPPROTO_UDP)
4410 : : return TXGBE_5TF_PROT_UDP;
4411 [ # # ]: 0 : else if (protocol_value == IPPROTO_SCTP)
4412 : : return TXGBE_5TF_PROT_SCTP;
4413 : : else
4414 : 0 : return TXGBE_5TF_PROT_NONE;
4415 : : }
4416 : :
4417 : : /* inject a 5-tuple filter to HW */
4418 : : static inline void
4419 : 0 : txgbe_inject_5tuple_filter(struct rte_eth_dev *dev,
4420 : : struct txgbe_5tuple_filter *filter)
4421 : : {
4422 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4423 : : int i;
4424 : : uint32_t ftqf, sdpqf;
4425 : : uint32_t l34timir = 0;
4426 : : uint32_t mask = TXGBE_5TFCTL0_MASK;
4427 : :
4428 : 0 : i = filter->index;
4429 [ # # ]: 0 : sdpqf = TXGBE_5TFPORT_DST(be_to_le16(filter->filter_info.dst_port));
4430 [ # # ]: 0 : sdpqf |= TXGBE_5TFPORT_SRC(be_to_le16(filter->filter_info.src_port));
4431 : :
4432 : 0 : ftqf = TXGBE_5TFCTL0_PROTO(filter->filter_info.proto);
4433 : 0 : ftqf |= TXGBE_5TFCTL0_PRI(filter->filter_info.priority);
4434 [ # # ]: 0 : if (filter->filter_info.src_ip_mask == 0) /* 0 means compare. */
4435 : : mask &= ~TXGBE_5TFCTL0_MSADDR;
4436 [ # # ]: 0 : if (filter->filter_info.dst_ip_mask == 0)
4437 : 0 : mask &= ~TXGBE_5TFCTL0_MDADDR;
4438 [ # # ]: 0 : if (filter->filter_info.src_port_mask == 0)
4439 : 0 : mask &= ~TXGBE_5TFCTL0_MSPORT;
4440 [ # # ]: 0 : if (filter->filter_info.dst_port_mask == 0)
4441 : 0 : mask &= ~TXGBE_5TFCTL0_MDPORT;
4442 [ # # ]: 0 : if (filter->filter_info.proto_mask == 0)
4443 : 0 : mask &= ~TXGBE_5TFCTL0_MPROTO;
4444 : 0 : ftqf |= mask;
4445 : : ftqf |= TXGBE_5TFCTL0_MPOOL;
4446 : 0 : ftqf |= TXGBE_5TFCTL0_ENA;
4447 : :
4448 [ # # ]: 0 : wr32(hw, TXGBE_5TFDADDR(i), be_to_le32(filter->filter_info.dst_ip));
4449 [ # # ]: 0 : wr32(hw, TXGBE_5TFSADDR(i), be_to_le32(filter->filter_info.src_ip));
4450 : 0 : wr32(hw, TXGBE_5TFPORT(i), sdpqf);
4451 : 0 : wr32(hw, TXGBE_5TFCTL0(i), ftqf);
4452 : :
4453 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active)
4454 : 0 : l34timir |= TXGBE_5TFCTL1_QP(RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue);
4455 : : else
4456 : 0 : l34timir |= TXGBE_5TFCTL1_QP(filter->queue);
4457 : 0 : wr32(hw, TXGBE_5TFCTL1(i), l34timir);
4458 : 0 : }
4459 : :
4460 : : /*
4461 : : * add a 5tuple filter
4462 : : *
4463 : : * @param
4464 : : * dev: Pointer to struct rte_eth_dev.
4465 : : * index: the index the filter allocates.
4466 : : * filter: pointer to the filter that will be added.
4467 : : * rx_queue: the queue id the filter assigned to.
4468 : : *
4469 : : * @return
4470 : : * - On success, zero.
4471 : : * - On failure, a negative value.
4472 : : */
4473 : : static int
4474 : 0 : txgbe_add_5tuple_filter(struct rte_eth_dev *dev,
4475 : : struct txgbe_5tuple_filter *filter)
4476 : : {
4477 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4478 : : int i, idx, shift;
4479 : : int err;
4480 : :
4481 : : /*
4482 : : * look for an unused 5tuple filter index,
4483 : : * and insert the filter to list.
4484 : : */
4485 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_FTQF_FILTERS; i++) {
4486 : 0 : idx = i / (sizeof(uint32_t) * NBBY);
4487 : 0 : shift = i % (sizeof(uint32_t) * NBBY);
4488 [ # # ]: 0 : if (!(filter_info->fivetuple_mask[idx] & (1 << shift))) {
4489 : 0 : filter_info->fivetuple_mask[idx] |= 1 << shift;
4490 : 0 : filter->index = i;
4491 : 0 : TAILQ_INSERT_TAIL(&filter_info->fivetuple_list,
4492 : : filter,
4493 : : entries);
4494 : 0 : break;
4495 : : }
4496 : : }
4497 [ # # ]: 0 : if (i >= TXGBE_MAX_FTQF_FILTERS) {
4498 : 0 : PMD_DRV_LOG(INFO, "5tuple filters are full, switch to FDIR");
4499 : 0 : filter_info->ntuple_is_full = true;
4500 : 0 : return -ENOSYS;
4501 : : }
4502 : :
4503 [ # # ]: 0 : if (txgbe_is_pf(TXGBE_DEV_HW(dev))) {
4504 : 0 : txgbe_inject_5tuple_filter(dev, filter);
4505 : 0 : return 0;
4506 : : }
4507 : :
4508 : 0 : err = txgbevf_inject_5tuple_filter(dev, filter);
4509 [ # # ]: 0 : if (err) {
4510 : 0 : filter_info->fivetuple_mask[i / (sizeof(uint32_t) * NBBY)] &=
4511 : 0 : ~(1 << (i % (sizeof(uint32_t) * NBBY)));
4512 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list, filter, entries);
4513 : : }
4514 : :
4515 : : return err;
4516 : : }
4517 : :
4518 : : /*
4519 : : * remove a 5tuple filter
4520 : : *
4521 : : * @param
4522 : : * dev: Pointer to struct rte_eth_dev.
4523 : : * filter: the pointer of the filter will be removed.
4524 : : */
4525 : : static void
4526 : 0 : txgbe_remove_5tuple_filter(struct rte_eth_dev *dev,
4527 : : struct txgbe_5tuple_filter *filter)
4528 : : {
4529 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4530 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4531 : 0 : uint16_t index = filter->index;
4532 : :
4533 : 0 : filter_info->fivetuple_mask[index / (sizeof(uint32_t) * NBBY)] &=
4534 : 0 : ~(1 << (index % (sizeof(uint32_t) * NBBY)));
4535 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list, filter, entries);
4536 : 0 : rte_free(filter);
4537 : 0 : filter_info->ntuple_is_full = false;
4538 : :
4539 [ # # ]: 0 : if (!txgbe_is_pf(TXGBE_DEV_HW(dev))) {
4540 : 0 : txgbevf_remove_5tuple_filter(dev, index);
4541 : 0 : return;
4542 : : }
4543 : :
4544 : 0 : wr32(hw, TXGBE_5TFDADDR(index), 0);
4545 : 0 : wr32(hw, TXGBE_5TFSADDR(index), 0);
4546 : 0 : wr32(hw, TXGBE_5TFPORT(index), 0);
4547 : 0 : wr32(hw, TXGBE_5TFCTL0(index), 0);
4548 : 0 : wr32(hw, TXGBE_5TFCTL1(index), 0);
4549 : : }
4550 : :
4551 : : static inline struct txgbe_5tuple_filter *
4552 : : txgbe_5tuple_filter_lookup(struct txgbe_5tuple_filter_list *filter_list,
4553 : : struct txgbe_5tuple_filter_info *key)
4554 : : {
4555 : : struct txgbe_5tuple_filter *it;
4556 : :
4557 [ # # ]: 0 : TAILQ_FOREACH(it, filter_list, entries) {
4558 [ # # ]: 0 : if (memcmp(key, &it->filter_info,
4559 : : sizeof(struct txgbe_5tuple_filter_info)) == 0) {
4560 : : return it;
4561 : : }
4562 : : }
4563 : : return NULL;
4564 : : }
4565 : :
4566 : : /* translate elements in struct rte_eth_ntuple_filter
4567 : : * to struct txgbe_5tuple_filter_info
4568 : : */
4569 : : static inline int
4570 : 0 : ntuple_filter_to_5tuple(struct rte_eth_ntuple_filter *filter,
4571 : : struct txgbe_5tuple_filter_info *filter_info)
4572 : : {
4573 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM ||
4574 [ # # # # ]: 0 : filter->priority > TXGBE_5TUPLE_MAX_PRI ||
4575 : : filter->priority < TXGBE_5TUPLE_MIN_PRI)
4576 : : return -EINVAL;
4577 : :
4578 [ # # # ]: 0 : switch (filter->dst_ip_mask) {
4579 : 0 : case UINT32_MAX:
4580 : 0 : filter_info->dst_ip_mask = 0;
4581 : 0 : filter_info->dst_ip = filter->dst_ip;
4582 : 0 : break;
4583 : 0 : case 0:
4584 : 0 : filter_info->dst_ip_mask = 1;
4585 : 0 : break;
4586 : 0 : default:
4587 : 0 : PMD_DRV_LOG(ERR, "invalid dst_ip mask.");
4588 : 0 : return -EINVAL;
4589 : : }
4590 : :
4591 [ # # # ]: 0 : switch (filter->src_ip_mask) {
4592 : 0 : case UINT32_MAX:
4593 : 0 : filter_info->src_ip_mask = 0;
4594 : 0 : filter_info->src_ip = filter->src_ip;
4595 : 0 : break;
4596 : 0 : case 0:
4597 : 0 : filter_info->src_ip_mask = 1;
4598 : 0 : break;
4599 : 0 : default:
4600 : 0 : PMD_DRV_LOG(ERR, "invalid src_ip mask.");
4601 : 0 : return -EINVAL;
4602 : : }
4603 : :
4604 [ # # # ]: 0 : switch (filter->dst_port_mask) {
4605 : 0 : case UINT16_MAX:
4606 : 0 : filter_info->dst_port_mask = 0;
4607 : 0 : filter_info->dst_port = filter->dst_port;
4608 : 0 : break;
4609 : 0 : case 0:
4610 : 0 : filter_info->dst_port_mask = 1;
4611 : 0 : break;
4612 : 0 : default:
4613 : 0 : PMD_DRV_LOG(ERR, "invalid dst_port mask.");
4614 : 0 : return -EINVAL;
4615 : : }
4616 : :
4617 [ # # # ]: 0 : switch (filter->src_port_mask) {
4618 : 0 : case UINT16_MAX:
4619 : 0 : filter_info->src_port_mask = 0;
4620 : 0 : filter_info->src_port = filter->src_port;
4621 : 0 : break;
4622 : 0 : case 0:
4623 : 0 : filter_info->src_port_mask = 1;
4624 : 0 : break;
4625 : 0 : default:
4626 : 0 : PMD_DRV_LOG(ERR, "invalid src_port mask.");
4627 : 0 : return -EINVAL;
4628 : : }
4629 : :
4630 [ # # # ]: 0 : switch (filter->proto_mask) {
4631 : 0 : case UINT8_MAX:
4632 : 0 : filter_info->proto_mask = 0;
4633 : 0 : filter_info->proto =
4634 [ # # ]: 0 : convert_protocol_type(filter->proto);
4635 : 0 : break;
4636 : 0 : case 0:
4637 : 0 : filter_info->proto_mask = 1;
4638 : 0 : break;
4639 : 0 : default:
4640 : 0 : PMD_DRV_LOG(ERR, "invalid protocol mask.");
4641 : 0 : return -EINVAL;
4642 : : }
4643 : :
4644 : 0 : filter_info->priority = (uint8_t)filter->priority;
4645 : 0 : return 0;
4646 : : }
4647 : :
4648 : : /*
4649 : : * add or delete a ntuple filter
4650 : : *
4651 : : * @param
4652 : : * dev: Pointer to struct rte_eth_dev.
4653 : : * ntuple_filter: Pointer to struct rte_eth_ntuple_filter
4654 : : * add: if true, add filter, if false, remove filter
4655 : : *
4656 : : * @return
4657 : : * - On success, zero.
4658 : : * - On failure, a negative value.
4659 : : */
4660 : : int
4661 : 0 : txgbe_add_del_ntuple_filter(struct rte_eth_dev *dev,
4662 : : struct rte_eth_ntuple_filter *ntuple_filter,
4663 : : bool add)
4664 : : {
4665 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4666 : : struct txgbe_5tuple_filter_info filter_5tuple;
4667 : : struct txgbe_5tuple_filter *filter;
4668 : : int ret;
4669 : :
4670 [ # # ]: 0 : if (ntuple_filter->flags != RTE_5TUPLE_FLAGS) {
4671 : 0 : PMD_DRV_LOG(ERR, "only 5tuple is supported.");
4672 : 0 : return -EINVAL;
4673 : : }
4674 : :
4675 : : memset(&filter_5tuple, 0, sizeof(struct txgbe_5tuple_filter_info));
4676 : 0 : ret = ntuple_filter_to_5tuple(ntuple_filter, &filter_5tuple);
4677 [ # # ]: 0 : if (ret < 0)
4678 : : return ret;
4679 : :
4680 : : filter = txgbe_5tuple_filter_lookup(&filter_info->fivetuple_list,
4681 : : &filter_5tuple);
4682 [ # # ]: 0 : if (filter != NULL && add) {
4683 : 0 : PMD_DRV_LOG(ERR, "filter exists.");
4684 : 0 : return -EEXIST;
4685 : : }
4686 [ # # ]: 0 : if (filter == NULL && !add) {
4687 : 0 : PMD_DRV_LOG(ERR, "filter doesn't exist.");
4688 : 0 : return -ENOENT;
4689 : : }
4690 : :
4691 [ # # ]: 0 : if (add) {
4692 : 0 : filter = rte_zmalloc("txgbe_5tuple_filter",
4693 : : sizeof(struct txgbe_5tuple_filter), 0);
4694 [ # # ]: 0 : if (filter == NULL)
4695 : : return -ENOMEM;
4696 [ # # ]: 0 : rte_memcpy(&filter->filter_info,
4697 : : &filter_5tuple,
4698 : : sizeof(struct txgbe_5tuple_filter_info));
4699 : 0 : filter->queue = ntuple_filter->queue;
4700 : 0 : ret = txgbe_add_5tuple_filter(dev, filter);
4701 [ # # ]: 0 : if (ret < 0) {
4702 : 0 : rte_free(filter);
4703 : 0 : return ret;
4704 : : }
4705 : : } else {
4706 : 0 : txgbe_remove_5tuple_filter(dev, filter);
4707 : : }
4708 : :
4709 : : return 0;
4710 : : }
4711 : :
4712 : : int
4713 : 0 : txgbe_add_del_ethertype_filter(struct rte_eth_dev *dev,
4714 : : struct rte_eth_ethertype_filter *filter,
4715 : : bool add)
4716 : : {
4717 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4718 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4719 : : uint32_t etqf = 0;
4720 : : uint32_t etqs = 0;
4721 : : int ret;
4722 : : struct txgbe_ethertype_filter ethertype_filter;
4723 : :
4724 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4725 : : return -EINVAL;
4726 : :
4727 [ # # ]: 0 : if (filter->ether_type == RTE_ETHER_TYPE_IPV4 ||
4728 : : filter->ether_type == RTE_ETHER_TYPE_IPV6) {
4729 : 0 : PMD_DRV_LOG(ERR, "unsupported ether_type(0x%04x) in"
4730 : : " ethertype filter.", filter->ether_type);
4731 : 0 : return -EINVAL;
4732 : : }
4733 : :
4734 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_MAC) {
4735 : 0 : PMD_DRV_LOG(ERR, "mac compare is unsupported.");
4736 : 0 : return -EINVAL;
4737 : : }
4738 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_DROP) {
4739 : 0 : PMD_DRV_LOG(ERR, "drop option is unsupported.");
4740 : 0 : return -EINVAL;
4741 : : }
4742 : :
4743 : 0 : ret = txgbe_ethertype_filter_lookup(filter_info, filter->ether_type);
4744 [ # # ]: 0 : if (ret >= 0 && add) {
4745 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter exists.",
4746 : : filter->ether_type);
4747 : 0 : return -EEXIST;
4748 : : }
4749 [ # # ]: 0 : if (ret < 0 && !add) {
4750 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter doesn't exist.",
4751 : : filter->ether_type);
4752 : 0 : return -ENOENT;
4753 : : }
4754 : :
4755 [ # # ]: 0 : if (add) {
4756 : : etqf = TXGBE_ETFLT_ENA;
4757 : 0 : etqf |= TXGBE_ETFLT_ETID(filter->ether_type);
4758 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active) {
4759 : : int pool, queue;
4760 : :
4761 : 0 : pool = RTE_ETH_DEV_SRIOV(dev).def_vmdq_idx;
4762 : 0 : queue = RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue;
4763 : 0 : etqf |= TXGBE_ETFLT_POOLENA;
4764 : 0 : etqf |= TXGBE_ETFLT_POOL(pool);
4765 : 0 : etqs |= TXGBE_ETCLS_QPID(queue);
4766 : : } else {
4767 : 0 : etqs |= TXGBE_ETCLS_QPID(filter->queue);
4768 : : }
4769 : 0 : etqs |= TXGBE_ETCLS_QENA;
4770 : :
4771 : 0 : ethertype_filter.ethertype = filter->ether_type;
4772 : 0 : ethertype_filter.etqf = etqf;
4773 : 0 : ethertype_filter.etqs = etqs;
4774 : 0 : ethertype_filter.conf = FALSE;
4775 : 0 : ret = txgbe_ethertype_filter_insert(filter_info,
4776 : : ðertype_filter);
4777 [ # # ]: 0 : if (ret < 0) {
4778 : 0 : PMD_DRV_LOG(ERR, "ethertype filters are full.");
4779 : 0 : return -ENOSPC;
4780 : : }
4781 : : } else {
4782 [ # # ]: 0 : ret = txgbe_ethertype_filter_remove(filter_info, (uint8_t)ret);
4783 : : if (ret < 0)
4784 : : return -ENOSYS;
4785 : : }
4786 : 0 : wr32(hw, TXGBE_ETFLT(ret), etqf);
4787 : 0 : wr32(hw, TXGBE_ETCLS(ret), etqs);
4788 : : txgbe_flush(hw);
4789 : :
4790 : : return 0;
4791 : : }
4792 : :
4793 : : static int
4794 : 0 : txgbe_dev_flow_ops_get(__rte_unused struct rte_eth_dev *dev,
4795 : : const struct rte_flow_ops **ops)
4796 : : {
4797 : 0 : *ops = &txgbe_flow_ops;
4798 : 0 : return 0;
4799 : : }
4800 : :
4801 : : static u8 *
4802 : 0 : txgbe_dev_addr_list_itr(__rte_unused struct txgbe_hw *hw,
4803 : : u8 **mc_addr_ptr, u32 *vmdq)
4804 : : {
4805 : : u8 *mc_addr;
4806 : :
4807 : 0 : *vmdq = 0;
4808 : 0 : mc_addr = *mc_addr_ptr;
4809 : 0 : *mc_addr_ptr = (mc_addr + sizeof(struct rte_ether_addr));
4810 : 0 : return mc_addr;
4811 : : }
4812 : :
4813 : : int
4814 : 0 : txgbe_dev_set_mc_addr_list(struct rte_eth_dev *dev,
4815 : : struct rte_ether_addr *mc_addr_set,
4816 : : uint32_t nb_mc_addr)
4817 : : {
4818 : : struct txgbe_hw *hw;
4819 : : u8 *mc_addr_list;
4820 : :
4821 : 0 : hw = TXGBE_DEV_HW(dev);
4822 : : mc_addr_list = (u8 *)mc_addr_set;
4823 : 0 : return hw->mac.update_mc_addr_list(hw, mc_addr_list, nb_mc_addr,
4824 : : txgbe_dev_addr_list_itr, TRUE);
4825 : : }
4826 : :
4827 : : static uint64_t
4828 : : txgbe_read_systime_cyclecounter(struct rte_eth_dev *dev)
4829 : : {
4830 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4831 : : uint64_t systime_cycles;
4832 : :
4833 : 0 : systime_cycles = (uint64_t)rd32(hw, TXGBE_TSTIMEL);
4834 [ # # ]: 0 : systime_cycles |= (uint64_t)rd32(hw, TXGBE_TSTIMEH) << 32;
4835 : :
4836 : : return systime_cycles;
4837 : : }
4838 : :
4839 : : static uint64_t
4840 : : txgbe_read_rx_tstamp_cyclecounter(struct rte_eth_dev *dev)
4841 : : {
4842 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4843 : : uint64_t rx_tstamp_cycles;
4844 : :
4845 : : /* TSRXSTMPL stores ns and TSRXSTMPH stores seconds. */
4846 : 0 : rx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSRXSTMPL);
4847 [ # # ]: 0 : rx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSRXSTMPH) << 32;
4848 : :
4849 : : return rx_tstamp_cycles;
4850 : : }
4851 : :
4852 : : static uint64_t
4853 : : txgbe_read_tx_tstamp_cyclecounter(struct rte_eth_dev *dev)
4854 : : {
4855 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4856 : : uint64_t tx_tstamp_cycles;
4857 : :
4858 : : /* TSTXSTMPL stores ns and TSTXSTMPH stores seconds. */
4859 : 0 : tx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSTXSTMPL);
4860 [ # # ]: 0 : tx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSTXSTMPH) << 32;
4861 : :
4862 : : return tx_tstamp_cycles;
4863 : : }
4864 : :
4865 : : static void
4866 : 0 : txgbe_start_timecounters(struct rte_eth_dev *dev)
4867 : : {
4868 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4869 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4870 : : struct rte_eth_link link;
4871 : : uint32_t incval = 0;
4872 : : uint32_t shift = 0;
4873 : :
4874 : : /* Get current link speed. */
4875 : : txgbe_dev_link_update(dev, 1);
4876 : 0 : rte_eth_linkstatus_get(dev, &link);
4877 : :
4878 [ # # # ]: 0 : switch (link.link_speed) {
4879 : : case RTE_ETH_SPEED_NUM_100M:
4880 : : incval = TXGBE_INCVAL_100;
4881 : : shift = TXGBE_INCVAL_SHIFT_100;
4882 : : break;
4883 : 0 : case RTE_ETH_SPEED_NUM_1G:
4884 : : incval = TXGBE_INCVAL_1GB;
4885 : : shift = TXGBE_INCVAL_SHIFT_1GB;
4886 : 0 : break;
4887 : 0 : case RTE_ETH_SPEED_NUM_10G:
4888 : : default:
4889 : : incval = TXGBE_INCVAL_10GB;
4890 : : shift = TXGBE_INCVAL_SHIFT_10GB;
4891 : 0 : break;
4892 : : }
4893 : :
4894 : 0 : wr32(hw, TXGBE_TSTIMEINC, TXGBE_TSTIMEINC_VP(incval, 2));
4895 : :
4896 : 0 : memset(&adapter->systime_tc, 0, sizeof(struct rte_timecounter));
4897 : 0 : memset(&adapter->rx_tstamp_tc, 0, sizeof(struct rte_timecounter));
4898 : 0 : memset(&adapter->tx_tstamp_tc, 0, sizeof(struct rte_timecounter));
4899 : :
4900 : 0 : adapter->systime_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4901 : 0 : adapter->systime_tc.cc_shift = shift;
4902 : 0 : adapter->systime_tc.nsec_mask = (1ULL << shift) - 1;
4903 : :
4904 : 0 : adapter->rx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4905 : 0 : adapter->rx_tstamp_tc.cc_shift = shift;
4906 : 0 : adapter->rx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
4907 : :
4908 : 0 : adapter->tx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4909 : 0 : adapter->tx_tstamp_tc.cc_shift = shift;
4910 : 0 : adapter->tx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
4911 : 0 : }
4912 : :
4913 : : static int
4914 : 0 : txgbe_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta)
4915 : : {
4916 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4917 : :
4918 : 0 : adapter->systime_tc.nsec += delta;
4919 : 0 : adapter->rx_tstamp_tc.nsec += delta;
4920 : 0 : adapter->tx_tstamp_tc.nsec += delta;
4921 : :
4922 : 0 : return 0;
4923 : : }
4924 : :
4925 : : static int
4926 : 0 : txgbe_timesync_write_time(struct rte_eth_dev *dev, const struct timespec *ts)
4927 : : {
4928 : : uint64_t ns;
4929 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4930 : :
4931 : : ns = rte_timespec_to_ns(ts);
4932 : : /* Set the timecounters to a new value. */
4933 : 0 : adapter->systime_tc.nsec = ns;
4934 : 0 : adapter->rx_tstamp_tc.nsec = ns;
4935 : 0 : adapter->tx_tstamp_tc.nsec = ns;
4936 : :
4937 : 0 : return 0;
4938 : : }
4939 : :
4940 : : static int
4941 : 0 : txgbe_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts)
4942 : : {
4943 : : uint64_t ns, systime_cycles;
4944 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4945 : :
4946 : : systime_cycles = txgbe_read_systime_cyclecounter(dev);
4947 : : ns = rte_timecounter_update(&adapter->systime_tc, systime_cycles);
4948 : 0 : *ts = rte_ns_to_timespec(ns);
4949 : :
4950 : 0 : return 0;
4951 : : }
4952 : :
4953 : : static int
4954 : 0 : txgbe_timesync_enable(struct rte_eth_dev *dev)
4955 : : {
4956 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4957 : : uint32_t tsync_ctl;
4958 : :
4959 : : /* Stop the timesync system time. */
4960 : : wr32(hw, TXGBE_TSTIMEINC, 0x0);
4961 : : /* Reset the timesync system time value. */
4962 : : wr32(hw, TXGBE_TSTIMEL, 0x0);
4963 : : wr32(hw, TXGBE_TSTIMEH, 0x0);
4964 : :
4965 : 0 : txgbe_start_timecounters(dev);
4966 : :
4967 : : /* Enable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
4968 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588),
4969 : : RTE_ETHER_TYPE_1588 | TXGBE_ETFLT_ENA | TXGBE_ETFLT_1588);
4970 : :
4971 : : /* Enable timestamping of received PTP packets. */
4972 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
4973 : 0 : tsync_ctl |= TXGBE_TSRXCTL_ENA;
4974 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
4975 : :
4976 : : /* Enable timestamping of transmitted PTP packets. */
4977 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
4978 : 0 : tsync_ctl |= TXGBE_TSTXCTL_ENA;
4979 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
4980 : :
4981 : : txgbe_flush(hw);
4982 : :
4983 : 0 : return 0;
4984 : : }
4985 : :
4986 : : static int
4987 : 0 : txgbe_timesync_disable(struct rte_eth_dev *dev)
4988 : : {
4989 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4990 : : uint32_t tsync_ctl;
4991 : :
4992 : : /* Disable timestamping of transmitted PTP packets. */
4993 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
4994 : 0 : tsync_ctl &= ~TXGBE_TSTXCTL_ENA;
4995 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
4996 : :
4997 : : /* Disable timestamping of received PTP packets. */
4998 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
4999 : 0 : tsync_ctl &= ~TXGBE_TSRXCTL_ENA;
5000 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
5001 : :
5002 : : /* Disable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
5003 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588), 0);
5004 : :
5005 : : /* Stop incrementing the System Time registers. */
5006 : : wr32(hw, TXGBE_TSTIMEINC, 0);
5007 : :
5008 : 0 : return 0;
5009 : : }
5010 : :
5011 : : static int
5012 : 0 : txgbe_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
5013 : : struct timespec *timestamp,
5014 : : uint32_t flags __rte_unused)
5015 : : {
5016 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5017 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5018 : : uint32_t tsync_rxctl;
5019 : : uint64_t rx_tstamp_cycles;
5020 : : uint64_t ns;
5021 : :
5022 : : tsync_rxctl = rd32(hw, TXGBE_TSRXCTL);
5023 [ # # ]: 0 : if ((tsync_rxctl & TXGBE_TSRXCTL_VLD) == 0)
5024 : : return -EINVAL;
5025 : :
5026 : : rx_tstamp_cycles = txgbe_read_rx_tstamp_cyclecounter(dev);
5027 : : ns = rte_timecounter_update(&adapter->rx_tstamp_tc, rx_tstamp_cycles);
5028 : 0 : *timestamp = rte_ns_to_timespec(ns);
5029 : :
5030 : 0 : return 0;
5031 : : }
5032 : :
5033 : : static int
5034 : 0 : txgbe_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
5035 : : struct timespec *timestamp)
5036 : : {
5037 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5038 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
5039 : : uint32_t tsync_txctl;
5040 : : uint64_t tx_tstamp_cycles;
5041 : : uint64_t ns;
5042 : :
5043 : : tsync_txctl = rd32(hw, TXGBE_TSTXCTL);
5044 [ # # ]: 0 : if ((tsync_txctl & TXGBE_TSTXCTL_VLD) == 0)
5045 : : return -EINVAL;
5046 : :
5047 : : tx_tstamp_cycles = txgbe_read_tx_tstamp_cyclecounter(dev);
5048 : : ns = rte_timecounter_update(&adapter->tx_tstamp_tc, tx_tstamp_cycles);
5049 : 0 : *timestamp = rte_ns_to_timespec(ns);
5050 : :
5051 : 0 : return 0;
5052 : : }
5053 : :
5054 : : static int
5055 : : txgbe_get_reg_length(struct rte_eth_dev *dev __rte_unused)
5056 : : {
5057 : : int count = 0;
5058 : : int g_ind = 0;
5059 : : const struct reg_info *reg_group;
5060 : : const struct reg_info **reg_set = txgbe_regs_others;
5061 : :
5062 [ # # # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
5063 : 0 : count += txgbe_regs_group_count(reg_group);
5064 : :
5065 : : return count;
5066 : : }
5067 : :
5068 : : static int
5069 : 0 : txgbe_get_regs(struct rte_eth_dev *dev,
5070 : : struct rte_dev_reg_info *regs)
5071 : : {
5072 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5073 : 0 : uint32_t *data = regs->data;
5074 : : int g_ind = 0;
5075 : : int count = 0;
5076 : : const struct reg_info *reg_group;
5077 : : const struct reg_info **reg_set = txgbe_regs_others;
5078 : :
5079 [ # # ]: 0 : if (data == NULL) {
5080 : 0 : regs->length = txgbe_get_reg_length(dev);
5081 : 0 : regs->width = sizeof(uint32_t);
5082 : 0 : return 0;
5083 : : }
5084 : :
5085 : : /* Support only full register dump */
5086 [ # # ]: 0 : if (regs->length == 0 ||
5087 [ # # ]: 0 : regs->length == (uint32_t)txgbe_get_reg_length(dev)) {
5088 : 0 : regs->version = hw->mac.type << 24 |
5089 : 0 : hw->revision_id << 16 |
5090 : 0 : hw->device_id;
5091 [ # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
5092 : 0 : count += txgbe_read_regs_group(dev, &data[count],
5093 : : reg_group);
5094 : : return 0;
5095 : : }
5096 : :
5097 : : return -ENOTSUP;
5098 : : }
5099 : :
5100 : : static int
5101 : 0 : txgbe_get_eeprom_length(struct rte_eth_dev *dev)
5102 : : {
5103 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5104 : :
5105 : : /* Return unit is byte count */
5106 : 0 : return hw->rom.word_size * 2;
5107 : : }
5108 : :
5109 : : static int
5110 : 0 : txgbe_get_eeprom(struct rte_eth_dev *dev,
5111 : : struct rte_dev_eeprom_info *in_eeprom)
5112 : : {
5113 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5114 : : struct txgbe_rom_info *eeprom = &hw->rom;
5115 : 0 : uint16_t *data = in_eeprom->data;
5116 : : int first, length;
5117 : :
5118 : 0 : first = in_eeprom->offset >> 1;
5119 : 0 : length = in_eeprom->length >> 1;
5120 [ # # ]: 0 : if (first > hw->rom.word_size ||
5121 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
5122 : : return -EINVAL;
5123 : :
5124 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
5125 : :
5126 : 0 : return eeprom->readw_buffer(hw, first, length, data);
5127 : : }
5128 : :
5129 : : static int
5130 : 0 : txgbe_set_eeprom(struct rte_eth_dev *dev,
5131 : : struct rte_dev_eeprom_info *in_eeprom)
5132 : : {
5133 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5134 : : struct txgbe_rom_info *eeprom = &hw->rom;
5135 : 0 : uint16_t *data = in_eeprom->data;
5136 : : int first, length;
5137 : :
5138 : 0 : first = in_eeprom->offset >> 1;
5139 : 0 : length = in_eeprom->length >> 1;
5140 [ # # ]: 0 : if (first > hw->rom.word_size ||
5141 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
5142 : : return -EINVAL;
5143 : :
5144 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
5145 : :
5146 : 0 : return eeprom->writew_buffer(hw, first, length, data);
5147 : : }
5148 : :
5149 : : static int
5150 : 0 : txgbe_get_module_info(struct rte_eth_dev *dev,
5151 : : struct rte_eth_dev_module_info *modinfo)
5152 : : {
5153 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5154 : : uint32_t status;
5155 : : uint8_t sff8472_rev, addr_mode;
5156 : : bool page_swap = false;
5157 : :
5158 : : /* Check whether we support SFF-8472 or not */
5159 : 0 : status = hw->phy.read_i2c_eeprom(hw,
5160 : : TXGBE_SFF_SFF_8472_COMP,
5161 : : &sff8472_rev);
5162 [ # # ]: 0 : if (status != 0)
5163 : : return -EIO;
5164 : :
5165 : : /* addressing mode is not supported */
5166 : 0 : status = hw->phy.read_i2c_eeprom(hw,
5167 : : TXGBE_SFF_SFF_8472_SWAP,
5168 : : &addr_mode);
5169 [ # # ]: 0 : if (status != 0)
5170 : : return -EIO;
5171 : :
5172 [ # # ]: 0 : if (addr_mode & TXGBE_SFF_ADDRESSING_MODE) {
5173 : 0 : PMD_DRV_LOG(ERR,
5174 : : "Address change required to access page 0xA2, "
5175 : : "but not supported. Please report the module "
5176 : : "type to the driver maintainers.");
5177 : : page_swap = true;
5178 : : }
5179 : :
5180 [ # # # # ]: 0 : if (sff8472_rev == TXGBE_SFF_SFF_8472_UNSUP || page_swap) {
5181 : : /* We have a SFP, but it does not support SFF-8472 */
5182 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8079;
5183 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8079_LEN;
5184 : : } else {
5185 : : /* We have a SFP which supports a revision of SFF-8472. */
5186 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8472;
5187 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8472_LEN;
5188 : : }
5189 : :
5190 : : return 0;
5191 : : }
5192 : :
5193 : : static int
5194 : 0 : txgbe_get_module_eeprom(struct rte_eth_dev *dev,
5195 : : struct rte_dev_eeprom_info *info)
5196 : : {
5197 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5198 : : uint32_t status = TXGBE_ERR_PHY_ADDR_INVALID;
5199 : 0 : uint8_t databyte = 0xFF;
5200 : 0 : uint8_t *data = info->data;
5201 : : uint32_t i = 0;
5202 : :
5203 [ # # ]: 0 : if (info->length == 0)
5204 : : return -EINVAL;
5205 : :
5206 [ # # ]: 0 : for (i = info->offset; i < info->offset + info->length; i++) {
5207 [ # # ]: 0 : if (i < RTE_ETH_MODULE_SFF_8079_LEN)
5208 : 0 : status = hw->phy.read_i2c_eeprom(hw, i, &databyte);
5209 : : else
5210 : 0 : status = hw->phy.read_i2c_sff8472(hw, i, &databyte);
5211 : :
5212 [ # # ]: 0 : if (status != 0)
5213 : : return -EIO;
5214 : :
5215 : 0 : data[i - info->offset] = databyte;
5216 : : }
5217 : :
5218 : : return 0;
5219 : : }
5220 : :
5221 : : bool
5222 : 0 : txgbe_rss_update(enum txgbe_mac_type mac_type)
5223 : : {
5224 [ # # ]: 0 : switch (mac_type) {
5225 : : case txgbe_mac_sp:
5226 : : case txgbe_mac_sp_vf:
5227 : : case txgbe_mac_aml:
5228 : : case txgbe_mac_aml40:
5229 : : case txgbe_mac_aml_vf:
5230 : : return 1;
5231 : 0 : default:
5232 : 0 : return 0;
5233 : : }
5234 : : }
5235 : :
5236 : : static int
5237 : 0 : txgbe_dev_get_dcb_info(struct rte_eth_dev *dev,
5238 : : struct rte_eth_dcb_info *dcb_info)
5239 : : {
5240 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
5241 : : struct txgbe_dcb_tc_config *tc;
5242 : : struct rte_eth_dcb_tc_queue_mapping *tc_queue;
5243 : : uint8_t nb_tcs;
5244 : : uint8_t i, j;
5245 : :
5246 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_DCB_FLAG)
5247 : 0 : dcb_info->nb_tcs = dcb_config->num_tcs.pg_tcs;
5248 : : else
5249 : 0 : dcb_info->nb_tcs = 1;
5250 : :
5251 : : tc_queue = &dcb_info->tc_queue;
5252 : 0 : nb_tcs = dcb_info->nb_tcs;
5253 : :
5254 [ # # ]: 0 : if (dcb_config->vt_mode) { /* vt is enabled */
5255 : : struct rte_eth_vmdq_dcb_conf *vmdq_rx_conf =
5256 : : &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
5257 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
5258 : 0 : dcb_info->prio_tc[i] = vmdq_rx_conf->dcb_tc[i];
5259 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active > 0) {
5260 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
5261 : 0 : tc_queue->tc_rxq[0][j].base = j;
5262 : 0 : tc_queue->tc_rxq[0][j].nb_queue = 1;
5263 : 0 : tc_queue->tc_txq[0][j].base = j;
5264 : 0 : tc_queue->tc_txq[0][j].nb_queue = 1;
5265 : : }
5266 : : } else {
5267 [ # # ]: 0 : for (i = 0; i < vmdq_rx_conf->nb_queue_pools; i++) {
5268 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
5269 : 0 : tc_queue->tc_rxq[i][j].base =
5270 : 0 : i * nb_tcs + j;
5271 : 0 : tc_queue->tc_rxq[i][j].nb_queue = 1;
5272 : 0 : tc_queue->tc_txq[i][j].base =
5273 : : i * nb_tcs + j;
5274 : 0 : tc_queue->tc_txq[i][j].nb_queue = 1;
5275 : : }
5276 : : }
5277 : : }
5278 : : } else { /* vt is disabled */
5279 : : struct rte_eth_dcb_rx_conf *rx_conf =
5280 : : &dev->data->dev_conf.rx_adv_conf.dcb_rx_conf;
5281 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
5282 : 0 : dcb_info->prio_tc[i] = rx_conf->dcb_tc[i];
5283 [ # # ]: 0 : if (dcb_info->nb_tcs == RTE_ETH_4_TCS) {
5284 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5285 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 32;
5286 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
5287 : : }
5288 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
5289 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 64;
5290 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 96;
5291 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 112;
5292 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 64;
5293 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
5294 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
5295 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
5296 [ # # ]: 0 : } else if (dcb_info->nb_tcs == RTE_ETH_8_TCS) {
5297 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5298 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 16;
5299 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
5300 : : }
5301 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
5302 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 32;
5303 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 64;
5304 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 80;
5305 : 0 : dcb_info->tc_queue.tc_txq[0][4].base = 96;
5306 : 0 : dcb_info->tc_queue.tc_txq[0][5].base = 104;
5307 : 0 : dcb_info->tc_queue.tc_txq[0][6].base = 112;
5308 : 0 : dcb_info->tc_queue.tc_txq[0][7].base = 120;
5309 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 32;
5310 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
5311 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
5312 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
5313 : 0 : dcb_info->tc_queue.tc_txq[0][4].nb_queue = 8;
5314 : 0 : dcb_info->tc_queue.tc_txq[0][5].nb_queue = 8;
5315 : 0 : dcb_info->tc_queue.tc_txq[0][6].nb_queue = 8;
5316 : 0 : dcb_info->tc_queue.tc_txq[0][7].nb_queue = 8;
5317 : : }
5318 : : }
5319 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5320 : 0 : tc = &dcb_config->tc_config[i];
5321 : 0 : dcb_info->tc_bws[i] = tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent;
5322 : : }
5323 : 0 : return 0;
5324 : : }
5325 : :
5326 : : /* Update e-tag ether type */
5327 : : static int
5328 : 0 : txgbe_update_e_tag_eth_type(struct txgbe_hw *hw,
5329 : : uint16_t ether_type)
5330 : : {
5331 : : uint32_t etag_etype;
5332 : :
5333 : : etag_etype = rd32(hw, TXGBE_EXTAG);
5334 : 0 : etag_etype &= ~TXGBE_EXTAG_ETAG_MASK;
5335 : 0 : etag_etype |= ether_type;
5336 : : wr32(hw, TXGBE_EXTAG, etag_etype);
5337 : : txgbe_flush(hw);
5338 : :
5339 : 0 : return 0;
5340 : : }
5341 : :
5342 : : /* Enable e-tag tunnel */
5343 : : static int
5344 : 0 : txgbe_e_tag_enable(struct txgbe_hw *hw)
5345 : : {
5346 : : uint32_t etag_etype;
5347 : :
5348 : : etag_etype = rd32(hw, TXGBE_PORTCTL);
5349 : 0 : etag_etype |= TXGBE_PORTCTL_ETAG;
5350 : : wr32(hw, TXGBE_PORTCTL, etag_etype);
5351 : : txgbe_flush(hw);
5352 : :
5353 : 0 : return 0;
5354 : : }
5355 : :
5356 : : static int
5357 : 0 : txgbe_e_tag_filter_del(struct rte_eth_dev *dev,
5358 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5359 : : {
5360 : : int ret = 0;
5361 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5362 : : uint32_t i, rar_entries;
5363 : : uint32_t rar_low, rar_high;
5364 : :
5365 : 0 : rar_entries = hw->mac.num_rar_entries;
5366 : :
5367 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
5368 : : wr32(hw, TXGBE_ETHADDRIDX, i);
5369 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
5370 : : rar_low = rd32(hw, TXGBE_ETHADDRL);
5371 [ # # ]: 0 : if ((rar_high & TXGBE_ETHADDRH_VLD) &&
5372 [ # # ]: 0 : (rar_high & TXGBE_ETHADDRH_ETAG) &&
5373 : 0 : (TXGBE_ETHADDRL_ETAG(rar_low) ==
5374 [ # # ]: 0 : l2_tunnel->tunnel_id)) {
5375 : : wr32(hw, TXGBE_ETHADDRL, 0);
5376 : : wr32(hw, TXGBE_ETHADDRH, 0);
5377 : :
5378 : 0 : txgbe_clear_vmdq(hw, i, BIT_MASK32);
5379 : :
5380 : 0 : return ret;
5381 : : }
5382 : : }
5383 : :
5384 : : return ret;
5385 : : }
5386 : :
5387 : : static int
5388 : 0 : txgbe_e_tag_filter_add(struct rte_eth_dev *dev,
5389 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5390 : : {
5391 : : int ret = 0;
5392 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5393 : : uint32_t i, rar_entries;
5394 : : uint32_t rar_low, rar_high;
5395 : :
5396 : : /* One entry for one tunnel. Try to remove potential existing entry. */
5397 : 0 : txgbe_e_tag_filter_del(dev, l2_tunnel);
5398 : :
5399 : 0 : rar_entries = hw->mac.num_rar_entries;
5400 : :
5401 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
5402 : : wr32(hw, TXGBE_ETHADDRIDX, i);
5403 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
5404 [ # # ]: 0 : if (rar_high & TXGBE_ETHADDRH_VLD) {
5405 : : continue;
5406 : : } else {
5407 : 0 : txgbe_set_vmdq(hw, i, l2_tunnel->pool);
5408 : : rar_high = TXGBE_ETHADDRH_VLD | TXGBE_ETHADDRH_ETAG;
5409 : 0 : rar_low = l2_tunnel->tunnel_id;
5410 : :
5411 : : wr32(hw, TXGBE_ETHADDRL, rar_low);
5412 : : wr32(hw, TXGBE_ETHADDRH, rar_high);
5413 : :
5414 : 0 : return ret;
5415 : : }
5416 : : }
5417 : :
5418 : 0 : PMD_INIT_LOG(NOTICE, "The table of E-tag forwarding rule is full."
5419 : : " Please remove a rule before adding a new one.");
5420 : 0 : return -EINVAL;
5421 : : }
5422 : :
5423 : : static inline struct txgbe_l2_tn_filter *
5424 : : txgbe_l2_tn_filter_lookup(struct txgbe_l2_tn_info *l2_tn_info,
5425 : : struct txgbe_l2_tn_key *key)
5426 : : {
5427 : : int ret;
5428 : :
5429 : 0 : ret = rte_hash_lookup(l2_tn_info->hash_handle, (const void *)key);
5430 [ # # ]: 0 : if (ret < 0)
5431 : : return NULL;
5432 : :
5433 : 0 : return l2_tn_info->hash_map[ret];
5434 : : }
5435 : :
5436 : : static inline int
5437 : 0 : txgbe_insert_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5438 : : struct txgbe_l2_tn_filter *l2_tn_filter)
5439 : : {
5440 : : int ret;
5441 : :
5442 : 0 : ret = rte_hash_add_key(l2_tn_info->hash_handle,
5443 : 0 : &l2_tn_filter->key);
5444 : :
5445 [ # # ]: 0 : if (ret < 0) {
5446 : 0 : PMD_DRV_LOG(ERR,
5447 : : "Failed to insert L2 tunnel filter"
5448 : : " to hash table %d!",
5449 : : ret);
5450 : 0 : return ret;
5451 : : }
5452 : :
5453 : 0 : l2_tn_info->hash_map[ret] = l2_tn_filter;
5454 : :
5455 : 0 : TAILQ_INSERT_TAIL(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5456 : :
5457 : 0 : return 0;
5458 : : }
5459 : :
5460 : : static inline int
5461 : 0 : txgbe_remove_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5462 : : struct txgbe_l2_tn_key *key)
5463 : : {
5464 : : int ret;
5465 : : struct txgbe_l2_tn_filter *l2_tn_filter;
5466 : :
5467 : 0 : ret = rte_hash_del_key(l2_tn_info->hash_handle, key);
5468 : :
5469 [ # # ]: 0 : if (ret < 0) {
5470 : 0 : PMD_DRV_LOG(ERR,
5471 : : "No such L2 tunnel filter to delete %d!",
5472 : : ret);
5473 : 0 : return ret;
5474 : : }
5475 : :
5476 : 0 : l2_tn_filter = l2_tn_info->hash_map[ret];
5477 : 0 : l2_tn_info->hash_map[ret] = NULL;
5478 : :
5479 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5480 : 0 : rte_free(l2_tn_filter);
5481 : :
5482 : 0 : return 0;
5483 : : }
5484 : :
5485 : : /* Add l2 tunnel filter */
5486 : : int
5487 : 0 : txgbe_dev_l2_tunnel_filter_add(struct rte_eth_dev *dev,
5488 : : struct txgbe_l2_tunnel_conf *l2_tunnel,
5489 : : bool restore)
5490 : : {
5491 : : int ret;
5492 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5493 : : struct txgbe_l2_tn_key key;
5494 : : struct txgbe_l2_tn_filter *node;
5495 : :
5496 [ # # ]: 0 : if (!restore) {
5497 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5498 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5499 : :
5500 : : node = txgbe_l2_tn_filter_lookup(l2_tn_info, &key);
5501 : :
5502 [ # # ]: 0 : if (node) {
5503 : 0 : PMD_DRV_LOG(ERR,
5504 : : "The L2 tunnel filter already exists!");
5505 : 0 : return -EINVAL;
5506 : : }
5507 : :
5508 : 0 : node = rte_zmalloc("txgbe_l2_tn",
5509 : : sizeof(struct txgbe_l2_tn_filter),
5510 : : 0);
5511 [ # # ]: 0 : if (!node)
5512 : : return -ENOMEM;
5513 : :
5514 [ # # ]: 0 : rte_memcpy(&node->key,
5515 : : &key,
5516 : : sizeof(struct txgbe_l2_tn_key));
5517 : 0 : node->pool = l2_tunnel->pool;
5518 : 0 : ret = txgbe_insert_l2_tn_filter(l2_tn_info, node);
5519 [ # # ]: 0 : if (ret < 0) {
5520 : 0 : rte_free(node);
5521 : 0 : return ret;
5522 : : }
5523 : : }
5524 : :
5525 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5526 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5527 : 0 : ret = txgbe_e_tag_filter_add(dev, l2_tunnel);
5528 : 0 : break;
5529 : 0 : default:
5530 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5531 : : ret = -EINVAL;
5532 : 0 : break;
5533 : : }
5534 : :
5535 [ # # ]: 0 : if (!restore && ret < 0)
5536 : 0 : (void)txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5537 : :
5538 : : return ret;
5539 : : }
5540 : :
5541 : : /* Delete l2 tunnel filter */
5542 : : int
5543 : 0 : txgbe_dev_l2_tunnel_filter_del(struct rte_eth_dev *dev,
5544 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5545 : : {
5546 : : int ret;
5547 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5548 : : struct txgbe_l2_tn_key key;
5549 : :
5550 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5551 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5552 : 0 : ret = txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5553 [ # # ]: 0 : if (ret < 0)
5554 : : return ret;
5555 : :
5556 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5557 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5558 : 0 : ret = txgbe_e_tag_filter_del(dev, l2_tunnel);
5559 : 0 : break;
5560 : 0 : default:
5561 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5562 : : ret = -EINVAL;
5563 : 0 : break;
5564 : : }
5565 : :
5566 : : return ret;
5567 : : }
5568 : :
5569 : : static int
5570 : : txgbe_e_tag_forwarding_en_dis(struct rte_eth_dev *dev, bool en)
5571 : : {
5572 : : int ret = 0;
5573 : : uint32_t ctrl;
5574 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5575 : :
5576 : : ctrl = rd32(hw, TXGBE_POOLCTL);
5577 : 0 : ctrl &= ~TXGBE_POOLCTL_MODE_MASK;
5578 : : if (en)
5579 : 0 : ctrl |= TXGBE_PSRPOOL_MODE_ETAG;
5580 : : wr32(hw, TXGBE_POOLCTL, ctrl);
5581 : :
5582 : 0 : return ret;
5583 : : }
5584 : :
5585 : : /* Add UDP tunneling port */
5586 : : static int
5587 : 0 : txgbe_dev_udp_tunnel_port_add(struct rte_eth_dev *dev,
5588 : : struct rte_eth_udp_tunnel *udp_tunnel)
5589 : : {
5590 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5591 : : int ret = 0;
5592 : :
5593 [ # # ]: 0 : if (udp_tunnel == NULL)
5594 : : return -EINVAL;
5595 : :
5596 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
5597 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN:
5598 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5599 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
5600 : : ret = -EINVAL;
5601 : 0 : break;
5602 : : }
5603 : 0 : wr32(hw, TXGBE_VXLANPORT, udp_tunnel->udp_port);
5604 : : break;
5605 : 0 : case RTE_ETH_TUNNEL_TYPE_GENEVE:
5606 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5607 : 0 : PMD_DRV_LOG(ERR, "Add Geneve port 0 is not allowed.");
5608 : : ret = -EINVAL;
5609 : 0 : break;
5610 : : }
5611 : 0 : wr32(hw, TXGBE_GENEVEPORT, udp_tunnel->udp_port);
5612 : : break;
5613 : 0 : case RTE_ETH_TUNNEL_TYPE_TEREDO:
5614 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5615 : 0 : PMD_DRV_LOG(ERR, "Add Teredo port 0 is not allowed.");
5616 : : ret = -EINVAL;
5617 : 0 : break;
5618 : : }
5619 : 0 : wr32(hw, TXGBE_TEREDOPORT, udp_tunnel->udp_port);
5620 : : break;
5621 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
5622 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5623 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
5624 : : ret = -EINVAL;
5625 : 0 : break;
5626 : : }
5627 : 0 : wr32(hw, TXGBE_VXLANPORTGPE, udp_tunnel->udp_port);
5628 : : break;
5629 : 0 : default:
5630 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5631 : : ret = -EINVAL;
5632 : 0 : break;
5633 : : }
5634 : :
5635 : : txgbe_flush(hw);
5636 : :
5637 : : return ret;
5638 : : }
5639 : :
5640 : : /* Remove UDP tunneling port */
5641 : : static int
5642 : 0 : txgbe_dev_udp_tunnel_port_del(struct rte_eth_dev *dev,
5643 : : struct rte_eth_udp_tunnel *udp_tunnel)
5644 : : {
5645 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5646 : : int ret = 0;
5647 : : uint16_t cur_port;
5648 : :
5649 [ # # ]: 0 : if (udp_tunnel == NULL)
5650 : : return -EINVAL;
5651 : :
5652 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
5653 : : case RTE_ETH_TUNNEL_TYPE_VXLAN:
5654 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORT);
5655 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5656 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5657 : : udp_tunnel->udp_port);
5658 : : ret = -EINVAL;
5659 : 0 : break;
5660 : : }
5661 : : wr32(hw, TXGBE_VXLANPORT, 0);
5662 : : break;
5663 : : case RTE_ETH_TUNNEL_TYPE_GENEVE:
5664 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_GENEVEPORT);
5665 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5666 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5667 : : udp_tunnel->udp_port);
5668 : : ret = -EINVAL;
5669 : 0 : break;
5670 : : }
5671 : : wr32(hw, TXGBE_GENEVEPORT, 0);
5672 : : break;
5673 : : case RTE_ETH_TUNNEL_TYPE_TEREDO:
5674 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_TEREDOPORT);
5675 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5676 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5677 : : udp_tunnel->udp_port);
5678 : : ret = -EINVAL;
5679 : 0 : break;
5680 : : }
5681 : : wr32(hw, TXGBE_TEREDOPORT, 0);
5682 : : break;
5683 : : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
5684 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORTGPE);
5685 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5686 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5687 : : udp_tunnel->udp_port);
5688 : : ret = -EINVAL;
5689 : 0 : break;
5690 : : }
5691 : : wr32(hw, TXGBE_VXLANPORTGPE, 0);
5692 : : break;
5693 : 0 : default:
5694 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5695 : : ret = -EINVAL;
5696 : 0 : break;
5697 : : }
5698 : :
5699 : : txgbe_flush(hw);
5700 : :
5701 : : return ret;
5702 : : }
5703 : :
5704 : : /* restore n-tuple filter */
5705 : : static inline void
5706 : : txgbe_ntuple_filter_restore(struct rte_eth_dev *dev)
5707 : : {
5708 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5709 : : struct txgbe_5tuple_filter *node;
5710 : :
5711 [ # # ]: 0 : TAILQ_FOREACH(node, &filter_info->fivetuple_list, entries) {
5712 : 0 : txgbe_inject_5tuple_filter(dev, node);
5713 : : }
5714 : : }
5715 : :
5716 : : /* restore ethernet type filter */
5717 : : static inline void
5718 : 0 : txgbe_ethertype_filter_restore(struct rte_eth_dev *dev)
5719 : : {
5720 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5721 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5722 : : int i;
5723 : :
5724 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
5725 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i)) {
5726 : 0 : wr32(hw, TXGBE_ETFLT(i),
5727 : : filter_info->ethertype_filters[i].etqf);
5728 : 0 : wr32(hw, TXGBE_ETCLS(i),
5729 : : filter_info->ethertype_filters[i].etqs);
5730 : : txgbe_flush(hw);
5731 : : }
5732 : : }
5733 : 0 : }
5734 : :
5735 : : /* restore SYN filter */
5736 : : static inline void
5737 : 0 : txgbe_syn_filter_restore(struct rte_eth_dev *dev)
5738 : : {
5739 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5740 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5741 : : uint32_t synqf;
5742 : :
5743 : 0 : synqf = filter_info->syn_info;
5744 : :
5745 [ # # ]: 0 : if (synqf & TXGBE_SYNCLS_ENA) {
5746 : : wr32(hw, TXGBE_SYNCLS, synqf);
5747 : : txgbe_flush(hw);
5748 : : }
5749 : 0 : }
5750 : :
5751 : : /* restore L2 tunnel filter */
5752 : : static inline void
5753 : 0 : txgbe_l2_tn_filter_restore(struct rte_eth_dev *dev)
5754 : : {
5755 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5756 : : struct txgbe_l2_tn_filter *node;
5757 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
5758 : :
5759 [ # # ]: 0 : TAILQ_FOREACH(node, &l2_tn_info->l2_tn_list, entries) {
5760 : 0 : l2_tn_conf.l2_tunnel_type = node->key.l2_tn_type;
5761 : 0 : l2_tn_conf.tunnel_id = node->key.tn_id;
5762 : 0 : l2_tn_conf.pool = node->pool;
5763 : 0 : (void)txgbe_dev_l2_tunnel_filter_add(dev, &l2_tn_conf, TRUE);
5764 : : }
5765 : 0 : }
5766 : :
5767 : : /* restore rss filter */
5768 : : static inline void
5769 : : txgbe_rss_filter_restore(struct rte_eth_dev *dev)
5770 : : {
5771 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5772 : :
5773 [ # # ]: 0 : if (filter_info->rss_info.conf.queue_num)
5774 : 0 : txgbe_config_rss_filter(dev,
5775 : : &filter_info->rss_info, TRUE);
5776 : : }
5777 : :
5778 : : static int
5779 : 0 : txgbe_filter_restore(struct rte_eth_dev *dev)
5780 : : {
5781 : : txgbe_ntuple_filter_restore(dev);
5782 : 0 : txgbe_ethertype_filter_restore(dev);
5783 : 0 : txgbe_syn_filter_restore(dev);
5784 : 0 : txgbe_fdir_filter_restore(dev);
5785 : 0 : txgbe_l2_tn_filter_restore(dev);
5786 : : txgbe_rss_filter_restore(dev);
5787 : :
5788 : 0 : return 0;
5789 : : }
5790 : :
5791 : : static void
5792 : 0 : txgbe_l2_tunnel_conf(struct rte_eth_dev *dev)
5793 : : {
5794 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5795 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5796 : :
5797 [ # # ]: 0 : if (l2_tn_info->e_tag_en)
5798 : 0 : (void)txgbe_e_tag_enable(hw);
5799 : :
5800 [ # # ]: 0 : if (l2_tn_info->e_tag_fwd_en)
5801 : : (void)txgbe_e_tag_forwarding_en_dis(dev, 1);
5802 : :
5803 : 0 : (void)txgbe_update_e_tag_eth_type(hw, l2_tn_info->e_tag_ether_type);
5804 : 0 : }
5805 : :
5806 : : /* remove all the n-tuple filters */
5807 : : void
5808 : 0 : txgbe_clear_all_ntuple_filter(struct rte_eth_dev *dev)
5809 : : {
5810 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5811 : : struct txgbe_5tuple_filter *p_5tuple;
5812 : :
5813 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list)))
5814 : 0 : txgbe_remove_5tuple_filter(dev, p_5tuple);
5815 : 0 : }
5816 : :
5817 : : /* remove all the ether type filters */
5818 : : void
5819 : 0 : txgbe_clear_all_ethertype_filter(struct rte_eth_dev *dev)
5820 : : {
5821 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5822 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5823 : : int i;
5824 : :
5825 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
5826 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i) &&
5827 [ # # ]: 0 : !filter_info->ethertype_filters[i].conf) {
5828 : : (void)txgbe_ethertype_filter_remove(filter_info,
5829 : : (uint8_t)i);
5830 : 0 : wr32(hw, TXGBE_ETFLT(i), 0);
5831 : 0 : wr32(hw, TXGBE_ETCLS(i), 0);
5832 : : txgbe_flush(hw);
5833 : : }
5834 : : }
5835 : 0 : }
5836 : :
5837 : : /* remove the SYN filter */
5838 : : void
5839 : 0 : txgbe_clear_syn_filter(struct rte_eth_dev *dev)
5840 : : {
5841 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5842 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5843 : :
5844 [ # # ]: 0 : if (filter_info->syn_info & TXGBE_SYNCLS_ENA) {
5845 : 0 : filter_info->syn_info = 0;
5846 : :
5847 : : wr32(hw, TXGBE_SYNCLS, 0);
5848 : : txgbe_flush(hw);
5849 : : }
5850 : 0 : }
5851 : :
5852 : : /* remove all the L2 tunnel filters */
5853 : : int
5854 : 0 : txgbe_clear_all_l2_tn_filter(struct rte_eth_dev *dev)
5855 : : {
5856 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5857 : : struct txgbe_l2_tn_filter *l2_tn_filter;
5858 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
5859 : : int ret = 0;
5860 : :
5861 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
5862 : 0 : l2_tn_conf.l2_tunnel_type = l2_tn_filter->key.l2_tn_type;
5863 : 0 : l2_tn_conf.tunnel_id = l2_tn_filter->key.tn_id;
5864 : 0 : l2_tn_conf.pool = l2_tn_filter->pool;
5865 : 0 : ret = txgbe_dev_l2_tunnel_filter_del(dev, &l2_tn_conf);
5866 [ # # ]: 0 : if (ret < 0)
5867 : 0 : return ret;
5868 : : }
5869 : :
5870 : : return 0;
5871 : : }
5872 : :
5873 : : static int txgbe_fec_get_capa_speed_to_fec(struct rte_eth_fec_capa *speed_fec_capa)
5874 : : {
5875 : : int num = 2;
5876 : :
5877 : : if (speed_fec_capa) {
5878 : 0 : speed_fec_capa[0].speed = RTE_ETH_SPEED_NUM_10G;
5879 : 0 : speed_fec_capa[0].capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
5880 : 0 : speed_fec_capa[1].speed = RTE_ETH_SPEED_NUM_25G;
5881 : 0 : speed_fec_capa[1].capa = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC) |
5882 : : RTE_ETH_FEC_MODE_CAPA_MASK(AUTO) |
5883 : : RTE_ETH_FEC_MODE_CAPA_MASK(BASER) |
5884 : : RTE_ETH_FEC_MODE_CAPA_MASK(RS);
5885 : : }
5886 : :
5887 : : return num;
5888 : : }
5889 : :
5890 : 0 : static int txgbe_fec_get_capability(struct rte_eth_dev *dev,
5891 : : struct rte_eth_fec_capa *speed_fec_capa,
5892 : : unsigned int num)
5893 : : {
5894 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5895 : : u8 num_entries;
5896 : :
5897 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_aml)
5898 : : return -EOPNOTSUPP;
5899 : :
5900 : : num_entries = txgbe_fec_get_capa_speed_to_fec(NULL);
5901 [ # # # # ]: 0 : if (!speed_fec_capa || num < num_entries)
5902 : : return num_entries;
5903 : :
5904 : 0 : return txgbe_fec_get_capa_speed_to_fec(speed_fec_capa);
5905 : : }
5906 : :
5907 : 0 : static int txgbe_fec_get(struct rte_eth_dev *dev, uint32_t *fec_capa)
5908 : : {
5909 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5910 : 0 : u32 speed = 0;
5911 : 0 : bool negotiate = false;
5912 : : u32 curr_fec_mode;
5913 : :
5914 : 0 : hw->mac.get_link_capabilities(hw, &speed, &negotiate);
5915 : :
5916 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_aml ||
5917 [ # # ]: 0 : !(speed & TXGBE_LINK_SPEED_25GB_FULL))
5918 : : return -EOPNOTSUPP;
5919 : :
5920 [ # # ]: 0 : if (hw->fec_mode == TXGBE_PHY_FEC_AUTO)
5921 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(AUTO);
5922 [ # # ]: 0 : else if (hw->fec_mode == TXGBE_PHY_FEC_RS)
5923 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(RS);
5924 [ # # ]: 0 : else if (hw->fec_mode == TXGBE_PHY_FEC_BASER)
5925 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(BASER);
5926 : : else
5927 : : curr_fec_mode = RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC);
5928 : :
5929 : 0 : *fec_capa = curr_fec_mode;
5930 : 0 : return 0;
5931 : : }
5932 : :
5933 : 0 : static int txgbe_fec_set(struct rte_eth_dev *dev, u32 fec_capa)
5934 : : {
5935 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5936 : 0 : u32 orig_fec_mode = hw->fec_mode;
5937 : 0 : bool negotiate = false;
5938 : 0 : u32 speed = 0;
5939 : :
5940 : 0 : hw->mac.get_link_capabilities(hw, &speed, &negotiate);
5941 : :
5942 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_aml ||
5943 [ # # ]: 0 : !(speed & TXGBE_LINK_SPEED_25GB_FULL))
5944 : : return -EOPNOTSUPP;
5945 : :
5946 [ # # ]: 0 : if (!fec_capa)
5947 : : return -EINVAL;
5948 : :
5949 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(AUTO))
5950 : 0 : hw->fec_mode = TXGBE_PHY_FEC_AUTO;
5951 : :
5952 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(NOFEC))
5953 : 0 : hw->fec_mode = TXGBE_PHY_FEC_OFF;
5954 : :
5955 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(BASER))
5956 : 0 : hw->fec_mode = TXGBE_PHY_FEC_BASER;
5957 : :
5958 [ # # ]: 0 : if (fec_capa & RTE_ETH_FEC_MODE_CAPA_MASK(RS))
5959 : 0 : hw->fec_mode = TXGBE_PHY_FEC_RS;
5960 : :
5961 [ # # ]: 0 : if (hw->fec_mode != orig_fec_mode) {
5962 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
5963 : : txgbe_dev_link_update(dev, 0);
5964 : : }
5965 : :
5966 : : return 0;
5967 : : }
5968 : :
5969 : : static const struct eth_dev_ops txgbe_eth_dev_ops = {
5970 : : .dev_configure = txgbe_dev_configure,
5971 : : .dev_infos_get = txgbe_dev_info_get,
5972 : : .dev_start = txgbe_dev_start,
5973 : : .dev_stop = txgbe_dev_stop,
5974 : : .dev_set_link_up = txgbe_dev_set_link_up,
5975 : : .dev_set_link_down = txgbe_dev_set_link_down,
5976 : : .dev_close = txgbe_dev_close,
5977 : : .dev_reset = txgbe_dev_reset,
5978 : : .promiscuous_enable = txgbe_dev_promiscuous_enable,
5979 : : .promiscuous_disable = txgbe_dev_promiscuous_disable,
5980 : : .allmulticast_enable = txgbe_dev_allmulticast_enable,
5981 : : .allmulticast_disable = txgbe_dev_allmulticast_disable,
5982 : : .link_update = txgbe_dev_link_update,
5983 : : .stats_get = txgbe_dev_stats_get,
5984 : : .xstats_get = txgbe_dev_xstats_get,
5985 : : .xstats_get_by_id = txgbe_dev_xstats_get_by_id,
5986 : : .stats_reset = txgbe_dev_stats_reset,
5987 : : .xstats_reset = txgbe_dev_xstats_reset,
5988 : : .xstats_get_names = txgbe_dev_xstats_get_names,
5989 : : .xstats_get_names_by_id = txgbe_dev_xstats_get_names_by_id,
5990 : : .queue_stats_mapping_set = txgbe_dev_queue_stats_mapping_set,
5991 : : .fw_version_get = txgbe_fw_version_get,
5992 : : .dev_supported_ptypes_get = txgbe_dev_supported_ptypes_get,
5993 : : .mtu_set = txgbe_dev_mtu_set,
5994 : : .vlan_filter_set = txgbe_vlan_filter_set,
5995 : : .vlan_tpid_set = txgbe_vlan_tpid_set,
5996 : : .vlan_offload_set = txgbe_vlan_offload_set,
5997 : : .vlan_strip_queue_set = txgbe_vlan_strip_queue_set,
5998 : : .rx_queue_start = txgbe_dev_rx_queue_start,
5999 : : .rx_queue_stop = txgbe_dev_rx_queue_stop,
6000 : : .tx_queue_start = txgbe_dev_tx_queue_start,
6001 : : .tx_queue_stop = txgbe_dev_tx_queue_stop,
6002 : : .rx_queue_setup = txgbe_dev_rx_queue_setup,
6003 : : .rx_queue_intr_enable = txgbe_dev_rx_queue_intr_enable,
6004 : : .rx_queue_intr_disable = txgbe_dev_rx_queue_intr_disable,
6005 : : .rx_queue_release = txgbe_dev_rx_queue_release,
6006 : : .tx_queue_setup = txgbe_dev_tx_queue_setup,
6007 : : .tx_queue_release = txgbe_dev_tx_queue_release,
6008 : : .dev_led_on = txgbe_dev_led_on,
6009 : : .dev_led_off = txgbe_dev_led_off,
6010 : : .flow_ctrl_get = txgbe_flow_ctrl_get,
6011 : : .flow_ctrl_set = txgbe_flow_ctrl_set,
6012 : : .priority_flow_ctrl_set = txgbe_priority_flow_ctrl_set,
6013 : : .mac_addr_add = txgbe_add_rar,
6014 : : .mac_addr_remove = txgbe_remove_rar,
6015 : : .mac_addr_set = txgbe_set_default_mac_addr,
6016 : : .uc_hash_table_set = txgbe_uc_hash_table_set,
6017 : : .uc_all_hash_table_set = txgbe_uc_all_hash_table_set,
6018 : : .set_queue_rate_limit = txgbe_set_queue_rate_limit,
6019 : : .reta_update = txgbe_dev_rss_reta_update,
6020 : : .reta_query = txgbe_dev_rss_reta_query,
6021 : : .rss_hash_update = txgbe_dev_rss_hash_update,
6022 : : .rss_hash_conf_get = txgbe_dev_rss_hash_conf_get,
6023 : : .flow_ops_get = txgbe_dev_flow_ops_get,
6024 : : .set_mc_addr_list = txgbe_dev_set_mc_addr_list,
6025 : : .rxq_info_get = txgbe_rxq_info_get,
6026 : : .txq_info_get = txgbe_txq_info_get,
6027 : : .timesync_enable = txgbe_timesync_enable,
6028 : : .timesync_disable = txgbe_timesync_disable,
6029 : : .timesync_read_rx_timestamp = txgbe_timesync_read_rx_timestamp,
6030 : : .timesync_read_tx_timestamp = txgbe_timesync_read_tx_timestamp,
6031 : : .get_reg = txgbe_get_regs,
6032 : : .get_eeprom_length = txgbe_get_eeprom_length,
6033 : : .get_eeprom = txgbe_get_eeprom,
6034 : : .set_eeprom = txgbe_set_eeprom,
6035 : : .get_module_info = txgbe_get_module_info,
6036 : : .get_module_eeprom = txgbe_get_module_eeprom,
6037 : : .get_dcb_info = txgbe_dev_get_dcb_info,
6038 : : .timesync_adjust_time = txgbe_timesync_adjust_time,
6039 : : .timesync_read_time = txgbe_timesync_read_time,
6040 : : .timesync_write_time = txgbe_timesync_write_time,
6041 : : .udp_tunnel_port_add = txgbe_dev_udp_tunnel_port_add,
6042 : : .udp_tunnel_port_del = txgbe_dev_udp_tunnel_port_del,
6043 : : .tm_ops_get = txgbe_tm_ops_get,
6044 : : .tx_done_cleanup = txgbe_dev_tx_done_cleanup,
6045 : : .fec_get_capability = txgbe_fec_get_capability,
6046 : : .fec_get = txgbe_fec_get,
6047 : : .fec_set = txgbe_fec_set,
6048 : : };
6049 : :
6050 : 254 : RTE_PMD_REGISTER_PCI(net_txgbe, rte_txgbe_pmd);
6051 : : RTE_PMD_REGISTER_PCI_TABLE(net_txgbe, pci_id_txgbe_map);
6052 : : RTE_PMD_REGISTER_KMOD_DEP(net_txgbe, "* igb_uio | uio_pci_generic | vfio-pci");
6053 : : RTE_PMD_REGISTER_PARAM_STRING(net_txgbe,
6054 : : TXGBE_DEVARG_BP_AUTO "=<0|1>"
6055 : : TXGBE_DEVARG_KR_POLL "=<0|1>"
6056 : : TXGBE_DEVARG_KR_PRESENT "=<0|1>"
6057 : : TXGBE_DEVARG_KX_SGMII "=<0|1>"
6058 : : TXGBE_DEVARG_FFE_SET "=<0-4>"
6059 : : TXGBE_DEVARG_FFE_MAIN "=<uint16>"
6060 : : TXGBE_DEVARG_FFE_PRE "=<uint16>"
6061 : : TXGBE_DEVARG_FFE_POST "=<uint16>"
6062 : : TXGBE_DEVARG_FDIR_PBALLOC "=<0|1|2>"
6063 : : TXGBE_DEVARG_FDIR_DROP_QUEUE "=<uint8>"
6064 : : TXGBE_DEVARG_TX_HEAD_WB "=<0|1>"
6065 : : TXGBE_DEVARG_TX_HEAD_WB_SIZE "=<1|16>"
6066 : : TXGBE_DEVARG_RX_DESC_MERGE "=<0|1>");
6067 : :
6068 [ - + ]: 254 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_init, init, NOTICE);
6069 [ - + ]: 254 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_driver, driver, NOTICE);
6070 [ - + ]: 254 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_bp, bp, NOTICE);
6071 : :
6072 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_RX
6073 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_rx, rx, DEBUG);
6074 : : #endif
6075 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX
6076 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx, tx, DEBUG);
6077 : : #endif
6078 : :
6079 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX_FREE
6080 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx_free, tx_free, DEBUG);
6081 : : #endif
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