Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2024 Realtek Corporation. All rights reserved
3 : : */
4 : :
5 : : #include <stdio.h>
6 : : #include <errno.h>
7 : : #include <stdint.h>
8 : :
9 : : #include <rte_ether.h>
10 : : #include <ethdev_driver.h>
11 : :
12 : : #include "r8169_hw.h"
13 : : #include "r8169_logs.h"
14 : : #include "r8169_dash.h"
15 : : #include "r8169_fiber.h"
16 : :
17 : : static u32
18 : 0 : rtl_eri_read_with_oob_base_address(struct rtl_hw *hw, int addr, int len,
19 : : int type, const u32 base_address)
20 : : {
21 : : int i, val_shift, shift = 0;
22 : : u32 value1 = 0;
23 : : u32 value2 = 0;
24 : : u32 eri_cmd, tmp, mask;
25 : 0 : const u32 transformed_base_address = ((base_address & 0x00FFF000) << 6) |
26 : 0 : (base_address & 0x000FFF);
27 : :
28 [ # # ]: 0 : if (len > 4 || len <= 0)
29 : : return -1;
30 : :
31 [ # # ]: 0 : while (len > 0) {
32 : 0 : val_shift = addr % ERIAR_Addr_Align;
33 : 0 : addr = addr & ~0x3;
34 : :
35 : 0 : eri_cmd = ERIAR_Read | transformed_base_address |
36 : 0 : type << ERIAR_Type_shift |
37 : 0 : ERIAR_ByteEn << ERIAR_ByteEn_shift |
38 : 0 : (addr & 0x0FFF);
39 [ # # ]: 0 : if (addr & 0xF000) {
40 : : tmp = addr & 0xF000;
41 : : tmp >>= 12;
42 : 0 : eri_cmd |= (tmp << 20) & 0x00F00000;
43 : : }
44 : :
45 : 0 : RTL_W32(hw, ERIAR, eri_cmd);
46 : :
47 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
48 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
49 : :
50 : : /* Check if the NIC has completed ERI read */
51 [ # # ]: 0 : if (RTL_R32(hw, ERIAR) & ERIAR_Flag)
52 : : break;
53 : : }
54 : :
55 [ # # ]: 0 : if (len == 1)
56 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
57 [ # # ]: 0 : else if (len == 2)
58 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
59 [ # # ]: 0 : else if (len == 3)
60 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
61 : : else
62 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
63 : :
64 : 0 : value1 = RTL_R32(hw, ERIDR) & mask;
65 : 0 : value2 |= (value1 >> val_shift * 8) << shift * 8;
66 : :
67 [ # # ]: 0 : if (len <= 4 - val_shift) {
68 : : len = 0;
69 : : } else {
70 : 0 : len -= (4 - val_shift);
71 : : shift = 4 - val_shift;
72 : 0 : addr += 4;
73 : : }
74 : : }
75 : :
76 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
77 : :
78 : 0 : return value2;
79 : : }
80 : :
81 : : u32
82 : 0 : rtl_eri_read(struct rtl_hw *hw, int addr, int len, int type)
83 : : {
84 : 0 : return rtl_eri_read_with_oob_base_address(hw, addr, len, type, 0);
85 : : }
86 : :
87 : : static int
88 : 0 : rtl_eri_write_with_oob_base_address(struct rtl_hw *hw, int addr,
89 : : int len, u32 value, int type,
90 : : const u32 base_address)
91 : : {
92 : : int i, val_shift, shift = 0;
93 : : u32 value1 = 0;
94 : : u32 eri_cmd, mask, tmp;
95 : 0 : const u32 transformed_base_address = ((base_address & 0x00FFF000) << 6) |
96 : 0 : (base_address & 0x000FFF);
97 : :
98 [ # # ]: 0 : if (len > 4 || len <= 0)
99 : : return -1;
100 : :
101 [ # # ]: 0 : while (len > 0) {
102 : 0 : val_shift = addr % ERIAR_Addr_Align;
103 : 0 : addr = addr & ~0x3;
104 : :
105 [ # # ]: 0 : if (len == 1)
106 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
107 [ # # ]: 0 : else if (len == 2)
108 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
109 [ # # ]: 0 : else if (len == 3)
110 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
111 : : else
112 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
113 : :
114 : 0 : value1 = rtl_eri_read_with_oob_base_address(hw, addr, 4, type,
115 : 0 : base_address) & ~mask;
116 : 0 : value1 |= ((value << val_shift * 8) >> shift * 8);
117 : :
118 : 0 : RTL_W32(hw, ERIDR, value1);
119 : :
120 : 0 : eri_cmd = ERIAR_Write | transformed_base_address |
121 : 0 : type << ERIAR_Type_shift |
122 : 0 : ERIAR_ByteEn << ERIAR_ByteEn_shift |
123 : 0 : (addr & 0x0FFF);
124 [ # # ]: 0 : if (addr & 0xF000) {
125 : : tmp = addr & 0xF000;
126 : : tmp >>= 12;
127 : 0 : eri_cmd |= (tmp << 20) & 0x00F00000;
128 : : }
129 : :
130 : 0 : RTL_W32(hw, ERIAR, eri_cmd);
131 : :
132 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
133 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
134 : :
135 : : /* Check if the NIC has completed ERI write */
136 [ # # ]: 0 : if (!(RTL_R32(hw, ERIAR) & ERIAR_Flag))
137 : : break;
138 : : }
139 : :
140 [ # # ]: 0 : if (len <= 4 - val_shift) {
141 : : len = 0;
142 : : } else {
143 : 0 : len -= (4 - val_shift);
144 : : shift = 4 - val_shift;
145 : 0 : addr += 4;
146 : : }
147 : : }
148 : :
149 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
150 : :
151 : 0 : return 0;
152 : : }
153 : :
154 : : int
155 : 0 : rtl_eri_write(struct rtl_hw *hw, int addr, int len, u32 value, int type)
156 : : {
157 : 0 : return rtl_eri_write_with_oob_base_address(hw, addr, len, value, type,
158 : : NO_BASE_ADDRESS);
159 : : }
160 : :
161 : : static u32
162 : : rtl_ocp_read_with_oob_base_address(struct rtl_hw *hw, u16 addr, u8 len,
163 : : const u32 base_address)
164 : : {
165 : 0 : return rtl_eri_read_with_oob_base_address(hw, addr, len, ERIAR_OOB,
166 : : base_address);
167 : : }
168 : :
169 : : static u32
170 : 0 : rtl8168_real_ocp_read(struct rtl_hw *hw, u16 addr, u8 len)
171 : : {
172 : : int i, val_shift, shift = 0;
173 : : u32 value1, value2, mask;
174 : :
175 : : value1 = 0;
176 : : value2 = 0;
177 : :
178 [ # # ]: 0 : if (len > 4 || len <= 0)
179 : : return -1;
180 : :
181 [ # # ]: 0 : while (len > 0) {
182 : 0 : val_shift = addr % 4;
183 : 0 : addr = addr & ~0x3;
184 : :
185 : 0 : RTL_W32(hw, OCPAR, (0x0F << 12) | (addr & 0xFFF));
186 : :
187 [ # # ]: 0 : for (i = 0; i < 20; i++) {
188 : 0 : rte_delay_us(100);
189 [ # # ]: 0 : if (RTL_R32(hw, OCPAR) & OCPAR_Flag)
190 : : break;
191 : : }
192 : :
193 [ # # ]: 0 : if (len == 1)
194 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
195 [ # # ]: 0 : else if (len == 2)
196 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
197 [ # # ]: 0 : else if (len == 3)
198 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
199 : : else
200 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
201 : :
202 : 0 : value1 = RTL_R32(hw, OCPDR) & mask;
203 : 0 : value2 |= (value1 >> val_shift * 8) << shift * 8;
204 : :
205 [ # # ]: 0 : if (len <= 4 - val_shift) {
206 : : len = 0;
207 : : } else {
208 : 0 : len -= (4 - val_shift);
209 : : shift = 4 - val_shift;
210 : 0 : addr += 4;
211 : : }
212 : : }
213 : :
214 : 0 : rte_delay_us(20);
215 : :
216 : 0 : return value2;
217 : : }
218 : :
219 : : static int
220 : 0 : rtl8168_real_ocp_write(struct rtl_hw *hw, u16 addr, u8 len, u32 value)
221 : : {
222 : : int i, val_shift, shift = 0;
223 : : u32 mask, value1 = 0;
224 : :
225 [ # # ]: 0 : if (len > 4 || len <= 0)
226 : : return -1;
227 : :
228 [ # # ]: 0 : while (len > 0) {
229 : 0 : val_shift = addr % 4;
230 : 0 : addr = addr & ~0x3;
231 : :
232 [ # # ]: 0 : if (len == 1)
233 : 0 : mask = (0xFF << (val_shift * 8)) & 0xFFFFFFFF;
234 [ # # ]: 0 : else if (len == 2)
235 : 0 : mask = (0xFFFF << (val_shift * 8)) & 0xFFFFFFFF;
236 [ # # ]: 0 : else if (len == 3)
237 : 0 : mask = (0xFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
238 : : else
239 : 0 : mask = (0xFFFFFFFF << (val_shift * 8)) & 0xFFFFFFFF;
240 : :
241 : 0 : value1 = rtl_ocp_read(hw, addr, 4) & ~mask;
242 : 0 : value1 |= ((value << val_shift * 8) >> shift * 8);
243 : :
244 : 0 : RTL_W32(hw, OCPDR, value1);
245 : 0 : RTL_W32(hw, OCPAR, OCPAR_Flag | (0x0F << 12) | (addr & 0xFFF));
246 : :
247 [ # # ]: 0 : for (i = 0; i < 10; i++) {
248 : 0 : rte_delay_us(100);
249 : :
250 : : /* Check if the RTL8168 has completed ERI write */
251 [ # # ]: 0 : if (!(RTL_R32(hw, OCPAR) & OCPAR_Flag))
252 : : break;
253 : : }
254 : :
255 [ # # ]: 0 : if (len <= 4 - val_shift) {
256 : : len = 0;
257 : : } else {
258 : 0 : len -= (4 - val_shift);
259 : : shift = 4 - val_shift;
260 : 0 : addr += 4;
261 : : }
262 : : }
263 : :
264 : 0 : rte_delay_us(20);
265 : :
266 : 0 : return 0;
267 : : }
268 : :
269 : : u32
270 : 0 : rtl_ocp_read(struct rtl_hw *hw, u16 addr, u8 len)
271 : : {
272 : : u32 value = 0;
273 : :
274 [ # # # # ]: 0 : if (rtl_is_8125(hw) && !hw->AllowAccessDashOcp)
275 : : return 0xffffffff;
276 : :
277 [ # # ]: 0 : if (hw->HwSuppOcpChannelVer == 2)
278 : 0 : value = rtl_ocp_read_with_oob_base_address(hw, addr, len,
279 : : NO_BASE_ADDRESS);
280 [ # # ]: 0 : else if (hw->HwSuppOcpChannelVer == 3)
281 : 0 : value = rtl_ocp_read_with_oob_base_address(hw, addr, len,
282 : : RTL8168FP_OOBMAC_BASE);
283 : : else
284 : 0 : value = rtl8168_real_ocp_read(hw, addr, len);
285 : :
286 : : return value;
287 : : }
288 : :
289 : : static u32
290 : : rtl_ocp_write_with_oob_base_address(struct rtl_hw *hw, u16 addr, u8 len,
291 : : u32 value, const u32 base_address)
292 : : {
293 : 0 : return rtl_eri_write_with_oob_base_address(hw, addr, len, value,
294 : : ERIAR_OOB, base_address);
295 : : }
296 : :
297 : : void
298 : 0 : rtl_ocp_write(struct rtl_hw *hw, u16 addr, u8 len, u32 value)
299 : : {
300 [ # # # # ]: 0 : if (rtl_is_8125(hw) && !hw->AllowAccessDashOcp)
301 : : return;
302 : :
303 [ # # ]: 0 : if (hw->HwSuppOcpChannelVer == 2)
304 : 0 : rtl_ocp_write_with_oob_base_address(hw, addr, len, value,
305 : : NO_BASE_ADDRESS);
306 [ # # ]: 0 : else if (hw->HwSuppOcpChannelVer == 3)
307 : 0 : rtl_ocp_write_with_oob_base_address(hw, addr, len, value,
308 : : RTL8168FP_OOBMAC_BASE);
309 : : else
310 : 0 : rtl8168_real_ocp_write(hw, addr, len, value);
311 : : }
312 : :
313 : : void
314 : 0 : rtl_oob_mutex_lock(struct rtl_hw *hw)
315 : : {
316 : : u8 reg_16, reg_a0;
317 : : u16 ocp_reg_mutex_ib;
318 : : u16 ocp_reg_mutex_oob;
319 : : u16 ocp_reg_mutex_prio;
320 : : u32 wait_cnt_0, wait_cnt_1;
321 : :
322 [ # # ]: 0 : if (!hw->DASH)
323 : : return;
324 : :
325 [ # # ]: 0 : switch (hw->mcfg) {
326 : 0 : case CFG_METHOD_23:
327 : : case CFG_METHOD_27:
328 : : case CFG_METHOD_28:
329 : : case CFG_METHOD_31:
330 : : case CFG_METHOD_32:
331 : : case CFG_METHOD_33:
332 : : case CFG_METHOD_34:
333 : : case CFG_METHOD_48:
334 : : case CFG_METHOD_49:
335 : : case CFG_METHOD_52:
336 : : case CFG_METHOD_54:
337 : : case CFG_METHOD_55:
338 : : case CFG_METHOD_58:
339 : : case CFG_METHOD_91:
340 : : ocp_reg_mutex_oob = 0x110;
341 : : ocp_reg_mutex_ib = 0x114;
342 : : ocp_reg_mutex_prio = 0x11C;
343 : : break;
344 : : default:
345 : : return;
346 : : }
347 : :
348 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, BIT_0);
349 : 0 : reg_16 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_oob, 1);
350 : : wait_cnt_0 = 0;
351 [ # # ]: 0 : while (reg_16) {
352 : 0 : reg_a0 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_prio, 1);
353 [ # # ]: 0 : if (reg_a0) {
354 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, 0x00);
355 : 0 : reg_a0 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_prio, 1);
356 : : wait_cnt_1 = 0;
357 [ # # ]: 0 : while (reg_a0) {
358 : 0 : reg_a0 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_prio, 1);
359 : :
360 : 0 : wait_cnt_1++;
361 : :
362 [ # # ]: 0 : if (wait_cnt_1 > 2000)
363 : : break;
364 : : };
365 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, BIT_0);
366 : : }
367 : 0 : reg_16 = (u8)rtl_ocp_read(hw, ocp_reg_mutex_oob, 1);
368 : :
369 : 0 : wait_cnt_0++;
370 : :
371 [ # # ]: 0 : if (wait_cnt_0 > 2000)
372 : : break;
373 : : };
374 : : }
375 : :
376 : : void
377 : 0 : rtl_oob_mutex_unlock(struct rtl_hw *hw)
378 : : {
379 : : u16 ocp_reg_mutex_ib;
380 : : u16 ocp_reg_mutex_prio;
381 : :
382 [ # # ]: 0 : if (!hw->DASH)
383 : : return;
384 : :
385 [ # # ]: 0 : switch (hw->mcfg) {
386 : 0 : case CFG_METHOD_23:
387 : : case CFG_METHOD_27:
388 : : case CFG_METHOD_28:
389 : : case CFG_METHOD_31:
390 : : case CFG_METHOD_32:
391 : : case CFG_METHOD_33:
392 : : case CFG_METHOD_34:
393 : : case CFG_METHOD_48:
394 : : case CFG_METHOD_49:
395 : : case CFG_METHOD_52:
396 : : case CFG_METHOD_54:
397 : : case CFG_METHOD_55:
398 : : case CFG_METHOD_58:
399 : : case CFG_METHOD_91:
400 : : ocp_reg_mutex_ib = 0x114;
401 : : ocp_reg_mutex_prio = 0x11C;
402 : : break;
403 : : default:
404 : : return;
405 : : }
406 : :
407 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_prio, 1, BIT_0);
408 : 0 : rtl_ocp_write(hw, ocp_reg_mutex_ib, 1, 0x00);
409 : : }
410 : :
411 : : void
412 : 0 : rtl_mac_ocp_write(struct rtl_hw *hw, u16 addr, u16 value)
413 : : {
414 : : u32 data32;
415 : :
416 : 0 : data32 = addr / 2;
417 : 0 : data32 <<= OCPR_Addr_Reg_shift;
418 : 0 : data32 += value;
419 : 0 : data32 |= OCPR_Write;
420 : :
421 : 0 : RTL_W32(hw, MACOCP, data32);
422 : 0 : }
423 : :
424 : : u16
425 : 0 : rtl_mac_ocp_read(struct rtl_hw *hw, u16 addr)
426 : : {
427 : : u32 data32;
428 : : u16 data16 = 0;
429 : :
430 : 0 : data32 = addr / 2;
431 : 0 : data32 <<= OCPR_Addr_Reg_shift;
432 : :
433 : 0 : RTL_W32(hw, MACOCP, data32);
434 : 0 : data16 = (u16)RTL_R32(hw, MACOCP);
435 : :
436 : 0 : return data16;
437 : : }
438 : :
439 : : static void
440 : 0 : rtl_clear_set_mac_ocp_bit(struct rtl_hw *hw, u16 addr, u16 clearmask,
441 : : u16 setmask)
442 : : {
443 : : u16 val;
444 : :
445 : 0 : val = rtl_mac_ocp_read(hw, addr);
446 : 0 : val &= ~clearmask;
447 : 0 : val |= setmask;
448 : 0 : rtl_mac_ocp_write(hw, addr, val);
449 : 0 : }
450 : :
451 : : void
452 : 0 : rtl_clear_mac_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
453 : : {
454 : 0 : rtl_clear_set_mac_ocp_bit(hw, addr, mask, 0);
455 : 0 : }
456 : :
457 : : void
458 : 0 : rtl_set_mac_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
459 : : {
460 : 0 : rtl_clear_set_mac_ocp_bit(hw, addr, 0, mask);
461 : 0 : }
462 : :
463 : : u32
464 : 0 : rtl_csi_other_fun_read(struct rtl_hw *hw, u8 multi_fun_sel_bit, u32 addr)
465 : : {
466 : : u32 cmd;
467 : : int i;
468 : : u32 value = 0xffffffff;
469 : :
470 : 0 : cmd = CSIAR_Read | CSIAR_ByteEn << CSIAR_ByteEn_shift |
471 : : (addr & CSIAR_Addr_Mask);
472 : :
473 [ # # ]: 0 : if (multi_fun_sel_bit > 7)
474 : 0 : goto exit;
475 : :
476 : 0 : cmd |= multi_fun_sel_bit << 16;
477 : :
478 : 0 : RTL_W32(hw, CSIAR, cmd);
479 : :
480 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
481 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
482 : :
483 : : /* Check if the NIC has completed CSI read */
484 [ # # ]: 0 : if (RTL_R32(hw, CSIAR) & CSIAR_Flag) {
485 : 0 : value = (u32)RTL_R32(hw, CSIDR);
486 : 0 : break;
487 : : }
488 : : }
489 : :
490 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
491 : :
492 : 0 : exit:
493 : 0 : return value;
494 : : }
495 : :
496 : : u32
497 : 0 : rtl_csi_read(struct rtl_hw *hw, u32 addr)
498 : : {
499 : : u8 multi_fun_sel_bit;
500 : :
501 [ # # ]: 0 : switch (hw->mcfg) {
502 : : case CFG_METHOD_26:
503 : : case CFG_METHOD_31:
504 : : case CFG_METHOD_32:
505 : : case CFG_METHOD_33:
506 : : case CFG_METHOD_34:
507 : : multi_fun_sel_bit = 1;
508 : : break;
509 : 0 : default:
510 : : multi_fun_sel_bit = 0;
511 : 0 : break;
512 : : }
513 : :
514 : 0 : return rtl_csi_other_fun_read(hw, multi_fun_sel_bit, addr);
515 : : }
516 : :
517 : : void
518 : 0 : rtl_csi_other_fun_write(struct rtl_hw *hw, u8 multi_fun_sel_bit, u32 addr,
519 : : u32 value)
520 : : {
521 : : u32 cmd;
522 : : int i;
523 : :
524 : 0 : RTL_W32(hw, CSIDR, value);
525 : 0 : cmd = CSIAR_Write | CSIAR_ByteEn << CSIAR_ByteEn_shift |
526 : : (addr & CSIAR_Addr_Mask);
527 : :
528 [ # # ]: 0 : if (multi_fun_sel_bit > 7)
529 : : return;
530 : :
531 : 0 : cmd |= multi_fun_sel_bit << 16;
532 : :
533 : 0 : RTL_W32(hw, CSIAR, cmd);
534 : :
535 [ # # ]: 0 : for (i = 0; i < RTL_CHANNEL_WAIT_COUNT; i++) {
536 : 0 : rte_delay_us(RTL_CHANNEL_WAIT_TIME);
537 : :
538 : : /* Check if the NIC has completed CSI write */
539 [ # # ]: 0 : if (!(RTL_R32(hw, CSIAR) & CSIAR_Flag))
540 : : break;
541 : : }
542 : :
543 : 0 : rte_delay_us(RTL_CHANNEL_EXIT_DELAY_TIME);
544 : : }
545 : :
546 : : void
547 : 0 : rtl_csi_write(struct rtl_hw *hw, u32 addr, u32 value)
548 : : {
549 : : u8 multi_fun_sel_bit;
550 : :
551 [ # # ]: 0 : switch (hw->mcfg) {
552 : : case CFG_METHOD_26:
553 : : case CFG_METHOD_31:
554 : : case CFG_METHOD_32:
555 : : case CFG_METHOD_33:
556 : : case CFG_METHOD_34:
557 : : multi_fun_sel_bit = 1;
558 : : break;
559 : 0 : default:
560 : : multi_fun_sel_bit = 0;
561 : 0 : break;
562 : : }
563 : :
564 : 0 : rtl_csi_other_fun_write(hw, multi_fun_sel_bit, addr, value);
565 : 0 : }
566 : :
567 : : void
568 : 0 : rtl8168_clear_and_set_mcu_ocp_bit(struct rtl_hw *hw, u16 addr, u16 clearmask,
569 : : u16 setmask)
570 : : {
571 : : u16 reg_value;
572 : :
573 : 0 : reg_value = rtl_mac_ocp_read(hw, addr);
574 : 0 : reg_value &= ~clearmask;
575 : 0 : reg_value |= setmask;
576 : 0 : rtl_mac_ocp_write(hw, addr, reg_value);
577 : 0 : }
578 : :
579 : : void
580 : 0 : rtl8168_clear_mcu_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
581 : : {
582 : 0 : rtl8168_clear_and_set_mcu_ocp_bit(hw, addr, mask, 0);
583 : 0 : }
584 : :
585 : : void
586 : 0 : rtl8168_set_mcu_ocp_bit(struct rtl_hw *hw, u16 addr, u16 mask)
587 : : {
588 : 0 : rtl8168_clear_and_set_mcu_ocp_bit(hw, addr, 0, mask);
589 : 0 : }
590 : :
591 : : static void
592 : 0 : rtl_enable_rxdvgate(struct rtl_hw *hw)
593 : : {
594 : 0 : RTL_W8(hw, 0xF2, RTL_R8(hw, 0xF2) | BIT_3);
595 : :
596 [ # # ]: 0 : if (!rtl_is_8125(hw))
597 : : rte_delay_ms(2);
598 : 0 : }
599 : :
600 : : void
601 : 0 : rtl_disable_rxdvgate(struct rtl_hw *hw)
602 : : {
603 : 0 : RTL_W8(hw, 0xF2, RTL_R8(hw, 0xF2) & ~BIT_3);
604 : :
605 [ # # ]: 0 : if (!rtl_is_8125(hw))
606 : : rte_delay_ms(2);
607 : 0 : }
608 : :
609 : : static void
610 : 0 : rtl_stop_all_request(struct rtl_hw *hw)
611 : : {
612 : : int i;
613 : :
614 [ # # # ]: 0 : switch (hw->mcfg) {
615 : 0 : case CFG_METHOD_48:
616 : : case CFG_METHOD_49:
617 : : case CFG_METHOD_52:
618 : 0 : RTL_W8(hw, ChipCmd, RTL_R8(hw, ChipCmd) | StopReq);
619 [ # # ]: 0 : for (i = 0; i < 20; i++) {
620 : 0 : rte_delay_us(10);
621 [ # # ]: 0 : if (!(RTL_R8(hw, ChipCmd) & StopReq))
622 : : break;
623 : : }
624 : : break;
625 : 0 : case CFG_METHOD_50:
626 : : case CFG_METHOD_51:
627 : : case CFG_METHOD_53:
628 : : case CFG_METHOD_54:
629 : : case CFG_METHOD_55:
630 : : case CFG_METHOD_56:
631 : : case CFG_METHOD_57:
632 : : case CFG_METHOD_58:
633 : : case CFG_METHOD_69:
634 : : case CFG_METHOD_70:
635 : : case CFG_METHOD_71:
636 : : case CFG_METHOD_91:
637 : 0 : RTL_W8(hw, ChipCmd, RTL_R8(hw, ChipCmd) | StopReq);
638 : 0 : rte_delay_us(200);
639 : 0 : break;
640 : : default:
641 : : rte_delay_ms(2);
642 : : break;
643 : : }
644 : 0 : }
645 : :
646 : : static void
647 : : rtl_clear_stop_all_request(struct rtl_hw *hw)
648 : : {
649 : 0 : RTL_W8(hw, ChipCmd, RTL_R8(hw, ChipCmd) & (CmdTxEnb | CmdRxEnb));
650 : : }
651 : :
652 : : static void
653 : 0 : rtl_wait_txrx_fifo_empty(struct rtl_hw *hw)
654 : : {
655 : : int i;
656 : :
657 [ # # ]: 0 : if (rtl_is_8125(hw)) {
658 [ # # ]: 0 : for (i = 0; i < 3000; i++) {
659 : 0 : rte_delay_us(50);
660 [ # # ]: 0 : if ((RTL_R8(hw, MCUCmd_reg) & (Txfifo_empty | Rxfifo_empty)) ==
661 : : (Txfifo_empty | Rxfifo_empty))
662 : : break;
663 : : }
664 : : } else {
665 [ # # ]: 0 : for (i = 0; i < 10; i++) {
666 : 0 : rte_delay_us(100);
667 [ # # ]: 0 : if (RTL_R32(hw, TxConfig) & BIT_11)
668 : : break;
669 : : }
670 : :
671 [ # # ]: 0 : for (i = 0; i < 10; i++) {
672 : 0 : rte_delay_us(100);
673 [ # # ]: 0 : if ((RTL_R8(hw, MCUCmd_reg) & (Txfifo_empty | Rxfifo_empty)) ==
674 : : (Txfifo_empty | Rxfifo_empty))
675 : : break;
676 : : }
677 : :
678 : : rte_delay_ms(1);
679 : : }
680 : :
681 [ # # ]: 0 : switch (hw->mcfg) {
682 : : case CFG_METHOD_50:
683 : : case CFG_METHOD_51:
684 : : case CFG_METHOD_53:
685 : : case CFG_METHOD_54:
686 : : case CFG_METHOD_55:
687 : : case CFG_METHOD_56:
688 : : case CFG_METHOD_57:
689 : : case CFG_METHOD_58:
690 : : case CFG_METHOD_69:
691 : : case CFG_METHOD_70:
692 : : case CFG_METHOD_71:
693 : : case CFG_METHOD_91:
694 [ # # ]: 0 : for (i = 0; i < 3000; i++) {
695 : 0 : rte_delay_us(50);
696 [ # # ]: 0 : if ((RTL_R16(hw, IntrMitigate) & (BIT_0 | BIT_1 | BIT_8)) ==
697 : : (BIT_0 | BIT_1 | BIT_8))
698 : : break;
699 : : }
700 : : break;
701 : : }
702 : 0 : }
703 : :
704 : : static void
705 : : rtl_disable_rx_packet_filter(struct rtl_hw *hw)
706 : : {
707 : 0 : RTL_W32(hw, RxConfig, RTL_R32(hw, RxConfig) &
708 : : ~(AcceptErr | AcceptRunt | AcceptBroadcast | AcceptMulticast |
709 : : AcceptMyPhys | AcceptAllPhys));
710 : : }
711 : :
712 : : void
713 : 0 : rtl_nic_reset(struct rtl_hw *hw)
714 : : {
715 : : int i;
716 : :
717 : : rtl_disable_rx_packet_filter(hw);
718 : :
719 : 0 : rtl_enable_rxdvgate(hw);
720 : :
721 : 0 : rtl_stop_all_request(hw);
722 : :
723 : 0 : rtl_wait_txrx_fifo_empty(hw);
724 : :
725 : : rtl_clear_stop_all_request(hw);
726 : :
727 : : /* Soft reset the chip. */
728 : 0 : RTL_W8(hw, ChipCmd, CmdReset);
729 : :
730 : : /* Check that the chip has finished the reset. */
731 [ # # ]: 0 : for (i = 100; i > 0; i--) {
732 : 0 : rte_delay_us(100);
733 [ # # ]: 0 : if ((RTL_R8(hw, ChipCmd) & CmdReset) == 0)
734 : : break;
735 : : }
736 : 0 : }
737 : :
738 : : void
739 : 0 : rtl_enable_cfg9346_write(struct rtl_hw *hw)
740 : : {
741 : 0 : RTL_W8(hw, Cfg9346, RTL_R8(hw, Cfg9346) | Cfg9346_Unlock);
742 : 0 : }
743 : :
744 : : void
745 : 0 : rtl_disable_cfg9346_write(struct rtl_hw *hw)
746 : : {
747 : 0 : RTL_W8(hw, Cfg9346, RTL_R8(hw, Cfg9346) & ~Cfg9346_Unlock);
748 : 0 : }
749 : :
750 : : static void
751 : : rtl_enable_force_clkreq(struct rtl_hw *hw, bool enable)
752 : : {
753 : : if (enable)
754 : : RTL_W8(hw, 0xF1, RTL_R8(hw, 0xF1) | BIT_7);
755 : : else
756 : 0 : RTL_W8(hw, 0xF1, RTL_R8(hw, 0xF1) & ~BIT_7);
757 : : }
758 : :
759 : : static void
760 : 0 : rtl_enable_aspm_clkreq_lock(struct rtl_hw *hw, bool enable)
761 : : {
762 : : bool unlock_cfg_wr;
763 : :
764 [ # # ]: 0 : if ((RTL_R8(hw, Cfg9346) & Cfg9346_EEM_MASK) == Cfg9346_Unlock)
765 : : unlock_cfg_wr = false;
766 : : else
767 : : unlock_cfg_wr = true;
768 : :
769 : : if (unlock_cfg_wr)
770 : 0 : rtl_enable_cfg9346_write(hw);
771 : :
772 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_70 || hw->mcfg == CFG_METHOD_71 ||
773 : : hw->mcfg == CFG_METHOD_91) {
774 [ # # ]: 0 : if (enable) {
775 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) | BIT_3);
776 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) | BIT_0);
777 : : } else {
778 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) & ~BIT_3);
779 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) & ~BIT_0);
780 : : }
781 : : } else {
782 [ # # ]: 0 : if (enable) {
783 : 0 : RTL_W8(hw, Config2, RTL_R8(hw, Config2) | BIT_7);
784 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) | BIT_0);
785 : : } else {
786 : 0 : RTL_W8(hw, Config2, RTL_R8(hw, Config2) & ~BIT_7);
787 : 0 : RTL_W8(hw, Config5, RTL_R8(hw, Config5) & ~BIT_0);
788 : : }
789 : :
790 [ # # ]: 0 : if (!rtl_is_8125(hw))
791 : 0 : rte_delay_us(10);
792 : : }
793 : :
794 [ # # ]: 0 : if (unlock_cfg_wr)
795 : 0 : rtl_disable_cfg9346_write(hw);
796 : 0 : }
797 : :
798 : : static void
799 : 0 : rtl_disable_l1_timeout(struct rtl_hw *hw)
800 : : {
801 : 0 : rtl_csi_write(hw, 0x890, rtl_csi_read(hw, 0x890) & ~BIT_0);
802 : 0 : }
803 : :
804 : : static void
805 : 0 : rtl8125_disable_eee_plus(struct rtl_hw *hw)
806 : : {
807 : 0 : rtl_mac_ocp_write(hw, 0xE080, rtl_mac_ocp_read(hw, 0xE080) & ~BIT_1);
808 : 0 : }
809 : :
810 : : static void
811 : 0 : rtl_hw_clear_timer_int(struct rtl_hw *hw)
812 : : {
813 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_21 && hw->mcfg <= CFG_METHOD_37) {
814 : 0 : RTL_W32(hw, TimeInt0, 0x0000);
815 : 0 : RTL_W32(hw, TimeInt1, 0x0000);
816 : 0 : RTL_W32(hw, TimeInt2, 0x0000);
817 : 0 : RTL_W32(hw, TimeInt3, 0x0000);
818 : : } else {
819 : 0 : RTL_W32(hw, TIMER_INT0_8125, 0x0000);
820 : 0 : RTL_W32(hw, TIMER_INT1_8125, 0x0000);
821 : 0 : RTL_W32(hw, TIMER_INT2_8125, 0x0000);
822 : 0 : RTL_W32(hw, TIMER_INT3_8125, 0x0000);
823 : : }
824 : 0 : }
825 : :
826 : : static void
827 : 0 : rtl8125_hw_clear_int_miti(struct rtl_hw *hw)
828 : : {
829 : : int i;
830 : :
831 [ # # # ]: 0 : switch (hw->HwSuppIntMitiVer) {
832 : : case 3:
833 : : case 6:
834 : : /* IntMITI_0-IntMITI_31 */
835 [ # # ]: 0 : for (i = 0xA00; i < 0xB00; i += 4)
836 : 0 : RTL_W32(hw, i, 0x0000);
837 : : break;
838 : : case 4:
839 : : case 5:
840 : : /* IntMITI_0-IntMITI_15 */
841 [ # # ]: 0 : for (i = 0xA00; i < 0xA80; i += 4)
842 : 0 : RTL_W32(hw, i, 0x0000);
843 : :
844 [ # # ]: 0 : if (hw->HwSuppIntMitiVer == 5)
845 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) &
846 : : ~(INT_CFG0_TIMEOUT0_BYPASS_8125 |
847 : : INT_CFG0_MITIGATION_BYPASS_8125 |
848 : : INT_CFG0_RDU_BYPASS_8126));
849 : : else
850 : 0 : RTL_W8(hw, INT_CFG0_8125, RTL_R8(hw, INT_CFG0_8125) &
851 : : ~(INT_CFG0_TIMEOUT0_BYPASS_8125 | INT_CFG0_MITIGATION_BYPASS_8125));
852 : :
853 : 0 : RTL_W16(hw, INT_CFG1_8125, 0x0000);
854 : : break;
855 : : }
856 : 0 : }
857 : :
858 : : static void
859 : 0 : rtl8125_set_rss_hash_opt(struct rtl_hw *hw, u16 nb_rx_queues)
860 : : {
861 : : u32 hash_mask_len;
862 : : u32 rss_ctrl;
863 : :
864 [ # # ]: 0 : rss_ctrl = rte_log2_u32(nb_rx_queues);
865 : : rss_ctrl &= (BIT_0 | BIT_1 | BIT_2);
866 : 0 : rss_ctrl <<= RSS_CPU_NUM_OFFSET;
867 : :
868 : : /* Perform hash on these packet types */
869 : : rss_ctrl |= RTL_RSS_CTRL_OFFLOAD_ALL;
870 : :
871 : : hash_mask_len = rte_log2_u32(RTL_MAX_INDIRECTION_TABLE_ENTRIES);
872 : : hash_mask_len &= (BIT_0 | BIT_1 | BIT_2);
873 : 0 : rss_ctrl |= hash_mask_len << RSS_MASK_BITS_OFFSET;
874 : :
875 : 0 : RTL_W32(hw, RSS_CTRL_8125, rss_ctrl);
876 : 0 : }
877 : :
878 : : static void
879 : 0 : rtl8125_store_reta(struct rtl_hw *hw)
880 : : {
881 : : u32 reta;
882 : : int i;
883 : :
884 [ # # ]: 0 : for (i = 0; i < RTL_MAX_INDIRECTION_TABLE_ENTRIES; i += 4) {
885 : 0 : reta = hw->rss_indir_tbl[i];
886 : 0 : reta |= hw->rss_indir_tbl[i + 1] << 8;
887 : 0 : reta |= hw->rss_indir_tbl[i + 2] << 16;
888 : 0 : reta |= hw->rss_indir_tbl[i + 3] << 24;
889 : 0 : RTL_W32(hw, RSS_INDIRECTION_TBL_8125_V2 + i, reta);
890 : : }
891 : 0 : }
892 : :
893 : : void
894 : 0 : rtl8125_store_rss_key(struct rtl_hw *hw)
895 : : {
896 : : u32 rss_key;
897 : : int i;
898 : :
899 [ # # ]: 0 : for (i = 0; i < RTL_RSS_KEY_SIZE; i += 4) {
900 : 0 : rss_key = hw->rss_key[i];
901 : 0 : rss_key |= hw->rss_key[i + 1] << 8;
902 : 0 : rss_key |= hw->rss_key[i + 2] << 16;
903 : 0 : rss_key |= hw->rss_key[i + 3] << 24;
904 : 0 : RTL_W32(hw, RSS_KEY_8125 + i, rss_key);
905 : : }
906 : 0 : }
907 : :
908 : : void
909 : 0 : rtl8125_config_rss(struct rtl_hw *hw, u16 nb_rx_queues)
910 : : {
911 : 0 : rtl8125_set_rss_hash_opt(hw, nb_rx_queues);
912 : :
913 : 0 : rtl8125_store_reta(hw);
914 : :
915 : 0 : rtl8125_store_rss_key(hw);
916 : 0 : }
917 : :
918 : : static void
919 : 0 : rtl8125_set_rx_desc_type(struct rtl_hw *hw)
920 : : {
921 [ # # # # ]: 0 : switch (hw->mcfg) {
922 : 0 : case CFG_METHOD_54:
923 : : case CFG_METHOD_55:
924 : : case CFG_METHOD_56:
925 : : case CFG_METHOD_57:
926 : : case CFG_METHOD_58:
927 : 0 : RTL_W8(hw, 0xD8, RTL_R8(hw, 0xD8) & ~EnableRxDescV4_0);
928 : : break;
929 : 0 : case CFG_METHOD_69:
930 : 0 : RTL_W32(hw, RxConfig, EnableRxDescV3 | RTL_R32(hw, RxConfig));
931 : : break;
932 : 0 : case CFG_METHOD_70:
933 : : case CFG_METHOD_71:
934 : : case CFG_METHOD_91:
935 : 0 : RTL_W8(hw, 0xD8, RTL_R8(hw, 0xD8) | EnableRxDescV4_0);
936 : : break;
937 : : }
938 : 0 : }
939 : :
940 : : static void
941 : 0 : rtl8125_hw_config(struct rtl_hw *hw)
942 : : {
943 : : u32 mac_ocp_data;
944 : :
945 : 0 : rtl_nic_reset(hw);
946 : :
947 : 0 : rtl_enable_cfg9346_write(hw);
948 : :
949 : : /* Disable aspm clkreq internal */
950 : : rtl_enable_force_clkreq(hw, 0);
951 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
952 : :
953 : : /* Disable magic packet */
954 : 0 : rtl_mac_ocp_write(hw, 0xC0B6, 0);
955 : :
956 : : /* Set DMA burst size and interframe gap time */
957 : 0 : RTL_W32(hw, TxConfig, (TX_DMA_BURST_unlimited << TxDMAShift) |
958 : : (InterFrameGap << TxInterFrameGapShift));
959 : :
960 [ # # ]: 0 : if (hw->EnableTxNoClose)
961 : 0 : RTL_W32(hw, TxConfig, (RTL_R32(hw, TxConfig) | BIT_6));
962 : :
963 : : /* TCAM */
964 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_48 && hw->mcfg <= CFG_METHOD_53)
965 : 0 : RTL_W16(hw, 0x382, 0x221B);
966 : :
967 [ # # ]: 0 : if ((hw->mcfg >= CFG_METHOD_69 && hw->mcfg <= CFG_METHOD_71) ||
968 : : hw->mcfg == CFG_METHOD_91)
969 : 0 : rtl_disable_l1_timeout(hw);
970 : :
971 : : /* Disable speed down */
972 : 0 : RTL_W8(hw, Config1, RTL_R8(hw, Config1) & ~0x10);
973 : :
974 : : /* CRC disable set */
975 : 0 : rtl_mac_ocp_write(hw, 0xC140, 0xFFFF);
976 : 0 : rtl_mac_ocp_write(hw, 0xC142, 0xFFFF);
977 : :
978 : : /* Disable new TX desc format */
979 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEB58);
980 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_70 || hw->mcfg == CFG_METHOD_71 ||
981 : : hw->mcfg == CFG_METHOD_91)
982 : 0 : mac_ocp_data &= ~(BIT_0 | BIT_1);
983 : : else
984 : 0 : mac_ocp_data &= ~BIT_0;
985 : 0 : rtl_mac_ocp_write(hw, 0xEB58, mac_ocp_data);
986 : :
987 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_91) {
988 [ # # ]: 0 : if (hw->EnableTxNoClose)
989 : 0 : RTL_W8(hw, 0x20E4, RTL_R8(hw, 0x20E4) | BIT_2);
990 : : else
991 : 0 : RTL_W8(hw, 0x20E4, RTL_R8(hw, 0x20E4) & ~BIT_2);
992 : : }
993 : :
994 : 0 : rtl8125_set_rx_desc_type(hw);
995 : :
996 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_58 || hw->mcfg == CFG_METHOD_91) {
997 : 0 : rtl_clear_mac_ocp_bit(hw, 0xE00C, BIT_12);
998 : 0 : rtl_clear_mac_ocp_bit(hw, 0xC0C2, BIT_6);
999 : : }
1000 : :
1001 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xE63E);
1002 : 0 : mac_ocp_data &= ~(BIT_5 | BIT_4);
1003 : 0 : mac_ocp_data |= ((0x02 & 0x03) << 4);
1004 : 0 : rtl_mac_ocp_write(hw, 0xE63E, mac_ocp_data);
1005 : :
1006 : : /*
1007 : : * FTR_MCU_CTRL
1008 : : * 3-2 txpla packet valid start
1009 : : */
1010 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xC0B4);
1011 : 0 : mac_ocp_data &= ~BIT_0;
1012 : 0 : rtl_mac_ocp_write(hw, 0xC0B4, mac_ocp_data);
1013 : 0 : mac_ocp_data |= BIT_0;
1014 : 0 : rtl_mac_ocp_write(hw, 0xC0B4, mac_ocp_data);
1015 : :
1016 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xC0B4);
1017 : : mac_ocp_data |= (BIT_3 | BIT_2);
1018 : 0 : rtl_mac_ocp_write(hw, 0xC0B4, mac_ocp_data);
1019 : :
1020 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEB6A);
1021 : 0 : mac_ocp_data &= ~(BIT_7 | BIT_6 | BIT_5 | BIT_4 | BIT_3 | BIT_2 |
1022 : : BIT_1 | BIT_0);
1023 : 0 : mac_ocp_data |= (BIT_5 | BIT_4 | BIT_1 | BIT_0);
1024 : 0 : rtl_mac_ocp_write(hw, 0xEB6A, mac_ocp_data);
1025 : :
1026 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEB50);
1027 : 0 : mac_ocp_data &= ~(BIT_9 | BIT_8 | BIT_7 | BIT_6 | BIT_5);
1028 : 0 : mac_ocp_data |= BIT_6;
1029 : 0 : rtl_mac_ocp_write(hw, 0xEB50, mac_ocp_data);
1030 : :
1031 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xE056);
1032 : 0 : mac_ocp_data &= ~(BIT_7 | BIT_6 | BIT_5 | BIT_4);
1033 : 0 : rtl_mac_ocp_write(hw, 0xE056, mac_ocp_data);
1034 : :
1035 : : /* EEE_CR */
1036 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xE040);
1037 : 0 : mac_ocp_data &= ~BIT_12;
1038 : 0 : rtl_mac_ocp_write(hw, 0xE040, mac_ocp_data);
1039 : :
1040 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEA1C);
1041 : 0 : mac_ocp_data &= ~(BIT_1 | BIT_0);
1042 : 0 : mac_ocp_data |= BIT_0;
1043 : 0 : rtl_mac_ocp_write(hw, 0xEA1C, mac_ocp_data);
1044 : :
1045 : 0 : rtl_oob_mutex_lock(hw);
1046 : :
1047 : : /* MAC_PWRDWN_CR0 */
1048 : 0 : rtl_mac_ocp_write(hw, 0xE0C0, 0x4000);
1049 : :
1050 : 0 : rtl_set_mac_ocp_bit(hw, 0xE052, (BIT_6 | BIT_5));
1051 : 0 : rtl_clear_mac_ocp_bit(hw, 0xE052, (BIT_3 | BIT_7));
1052 : :
1053 : 0 : rtl_oob_mutex_unlock(hw);
1054 : :
1055 : : /*
1056 : : * DMY_PWR_REG_0
1057 : : * (1)ERI(0xD4)(OCP 0xC0AC).bit[7:12]=6'b111111, L1 Mask
1058 : : */
1059 : 0 : rtl_set_mac_ocp_bit(hw, 0xC0AC, (BIT_7 | BIT_8 | BIT_9 | BIT_10 |
1060 : : BIT_11 | BIT_12));
1061 : :
1062 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xD430);
1063 : 0 : mac_ocp_data &= ~(BIT_11 | BIT_10 | BIT_9 | BIT_8 | BIT_7 | BIT_6 |
1064 : : BIT_5 | BIT_4 | BIT_3 | BIT_2 | BIT_1 | BIT_0);
1065 : 0 : mac_ocp_data |= 0x45F;
1066 : 0 : rtl_mac_ocp_write(hw, 0xD430, mac_ocp_data);
1067 : :
1068 [ # # ]: 0 : if (!hw->DASH)
1069 : 0 : RTL_W8(hw, 0xD0, RTL_R8(hw, 0xD0) | BIT_6 | BIT_7);
1070 : : else
1071 : 0 : RTL_W8(hw, 0xD0, RTL_R8(hw, 0xD0) & ~(BIT_6 | BIT_7));
1072 : :
1073 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_48 || hw->mcfg == CFG_METHOD_49 ||
1074 : : hw->mcfg == CFG_METHOD_52)
1075 : 0 : RTL_W8(hw, MCUCmd_reg, RTL_R8(hw, MCUCmd_reg) | BIT_0);
1076 : :
1077 : 0 : rtl8125_disable_eee_plus(hw);
1078 : :
1079 : 0 : mac_ocp_data = rtl_mac_ocp_read(hw, 0xEA1C);
1080 : 0 : mac_ocp_data &= ~BIT_2;
1081 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_70 || hw->mcfg == CFG_METHOD_71 ||
1082 : : hw->mcfg == CFG_METHOD_91)
1083 : 0 : mac_ocp_data &= ~(BIT_9 | BIT_8);
1084 : 0 : rtl_mac_ocp_write(hw, 0xEA1C, mac_ocp_data);
1085 : :
1086 : : /* Clear TCAM entries */
1087 : 0 : rtl_set_mac_ocp_bit(hw, 0xEB54, BIT_0);
1088 : 0 : rte_delay_us(1);
1089 : 0 : rtl_clear_mac_ocp_bit(hw, 0xEB54, BIT_0);
1090 : :
1091 : 0 : RTL_W16(hw, 0x1880, RTL_R16(hw, 0x1880) & ~(BIT_4 | BIT_5));
1092 : :
1093 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_91)
1094 : 0 : rtl_clear_set_mac_ocp_bit(hw, 0xD40C, 0xE038, 0x8020);
1095 : :
1096 : : /* Other hw parameters */
1097 : 0 : rtl_hw_clear_timer_int(hw);
1098 : :
1099 : 0 : rtl8125_hw_clear_int_miti(hw);
1100 : :
1101 : 0 : rtl_mac_ocp_write(hw, 0xE098, 0xC302);
1102 : :
1103 : 0 : rtl_disable_cfg9346_write(hw);
1104 : :
1105 : 0 : rte_delay_us(10);
1106 : 0 : }
1107 : :
1108 : : static void
1109 : 0 : rtl8168_hw_config(struct rtl_hw *hw)
1110 : : {
1111 : : u32 csi_tmp;
1112 : : int timeout;
1113 : :
1114 : 0 : rtl_nic_reset(hw);
1115 : :
1116 : 0 : rtl_enable_cfg9346_write(hw);
1117 : :
1118 : : /* Disable aspm clkreq internal */
1119 : : rtl_enable_force_clkreq(hw, 0);
1120 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
1121 : :
1122 : : /* Clear io_rdy_l23 */
1123 : 0 : RTL_W8(hw, Config3, RTL_R8(hw, Config3) & ~BIT_1);
1124 : :
1125 : : /* Keep magic packet only */
1126 : 0 : csi_tmp = rtl_eri_read(hw, 0xDE, 1, ERIAR_ExGMAC);
1127 : 0 : csi_tmp &= BIT_0;
1128 : 0 : rtl_eri_write(hw, 0xDE, 1, csi_tmp, ERIAR_ExGMAC);
1129 : :
1130 : : /* Set TxConfig to default */
1131 : 0 : RTL_W32(hw, TxConfig, (TX_DMA_BURST_unlimited << TxDMAShift) |
1132 : : (InterFrameGap << TxInterFrameGapShift));
1133 : :
1134 : 0 : hw->hw_ops.hw_config(hw);
1135 : :
1136 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_21 && hw->mcfg <= CFG_METHOD_28)
1137 : 0 : rtl_eri_write(hw, 0x2F8, 2, 0x1D8F, ERIAR_ExGMAC);
1138 : :
1139 : 0 : rtl_hw_clear_timer_int(hw);
1140 : :
1141 : : /* Clkreq exit masks */
1142 : 0 : csi_tmp = rtl_eri_read(hw, 0xD4, 4, ERIAR_ExGMAC);
1143 : 0 : csi_tmp |= (BIT_7 | BIT_8 | BIT_9 | BIT_10 | BIT_11 | BIT_12);
1144 : 0 : rtl_eri_write(hw, 0xD4, 4, csi_tmp, ERIAR_ExGMAC);
1145 : :
1146 [ # # # # ]: 0 : switch (hw->mcfg) {
1147 : 0 : case CFG_METHOD_25:
1148 : 0 : rtl_mac_ocp_write(hw, 0xD3C0, 0x0B00);
1149 : 0 : rtl_mac_ocp_write(hw, 0xD3C2, 0x0000);
1150 : 0 : break;
1151 : 0 : case CFG_METHOD_29:
1152 : : case CFG_METHOD_30:
1153 : : case CFG_METHOD_35:
1154 : : case CFG_METHOD_36:
1155 : : case CFG_METHOD_37:
1156 : 0 : rtl_mac_ocp_write(hw, 0xE098, 0x0AA2);
1157 : 0 : break;
1158 : 0 : case CFG_METHOD_31:
1159 : : case CFG_METHOD_32:
1160 : : case CFG_METHOD_33:
1161 : : case CFG_METHOD_34:
1162 : 0 : rtl_mac_ocp_write(hw, 0xE098, 0xC302);
1163 : 0 : break;
1164 : : }
1165 : :
1166 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_21 || hw->mcfg == CFG_METHOD_22 ||
1167 [ # # # # ]: 0 : hw->mcfg == CFG_METHOD_24 || hw->mcfg == CFG_METHOD_25 ||
1168 : : hw->mcfg == CFG_METHOD_26) {
1169 [ # # ]: 0 : for (timeout = 0; timeout < 10; timeout++) {
1170 [ # # ]: 0 : if ((rtl_eri_read(hw, 0x1AE, 2, ERIAR_ExGMAC) & BIT_13) == 0)
1171 : : break;
1172 : : rte_delay_ms(1);
1173 : : }
1174 : : }
1175 : :
1176 : 0 : rtl_disable_cfg9346_write(hw);
1177 : :
1178 : 0 : rte_delay_us(10);
1179 : 0 : }
1180 : :
1181 : : void
1182 : 0 : rtl_hw_config(struct rtl_hw *hw)
1183 : : {
1184 [ # # ]: 0 : if (rtl_is_8125(hw))
1185 : 0 : rtl8125_hw_config(hw);
1186 : : else
1187 : 0 : rtl8168_hw_config(hw);
1188 : 0 : }
1189 : :
1190 : : int
1191 : 0 : rtl_set_hw_ops(struct rtl_hw *hw)
1192 : : {
1193 [ # # # # : 0 : switch (hw->mcfg) {
# # # # #
# # # #
# ]
1194 : : /* 8168G */
1195 : 0 : case CFG_METHOD_21:
1196 : : case CFG_METHOD_22:
1197 : : /* 8168GU */
1198 : : case CFG_METHOD_24:
1199 : : case CFG_METHOD_25:
1200 : 0 : hw->hw_ops = rtl8168g_ops;
1201 : 0 : return 0;
1202 : : /* 8168EP */
1203 : 0 : case CFG_METHOD_23:
1204 : : case CFG_METHOD_27:
1205 : : case CFG_METHOD_28:
1206 : 0 : hw->hw_ops = rtl8168ep_ops;
1207 : 0 : return 0;
1208 : : /* 8168H */
1209 : 0 : case CFG_METHOD_29:
1210 : : case CFG_METHOD_30:
1211 : : case CFG_METHOD_35:
1212 : : case CFG_METHOD_36:
1213 : 0 : hw->hw_ops = rtl8168h_ops;
1214 : 0 : return 0;
1215 : : /* 8168FP */
1216 : 0 : case CFG_METHOD_31:
1217 : : case CFG_METHOD_32:
1218 : : case CFG_METHOD_33:
1219 : : case CFG_METHOD_34:
1220 : 0 : hw->hw_ops = rtl8168fp_ops;
1221 : 0 : return 0;
1222 : : /* 8168M */
1223 : 0 : case CFG_METHOD_37:
1224 : 0 : hw->hw_ops = rtl8168m_ops;
1225 : 0 : return 0;
1226 : : /* 8125A */
1227 : 0 : case CFG_METHOD_48:
1228 : : case CFG_METHOD_49:
1229 : 0 : hw->hw_ops = rtl8125a_ops;
1230 : 0 : return 0;
1231 : : /* 8125B */
1232 : 0 : case CFG_METHOD_50:
1233 : : case CFG_METHOD_51:
1234 : 0 : hw->hw_ops = rtl8125b_ops;
1235 : 0 : return 0;
1236 : : /* 8168KB */
1237 : 0 : case CFG_METHOD_52:
1238 : : case CFG_METHOD_53:
1239 : 0 : hw->hw_ops = rtl8168kb_ops;
1240 : 0 : return 0;
1241 : : /* 8125BP */
1242 : 0 : case CFG_METHOD_54:
1243 : : case CFG_METHOD_55:
1244 : 0 : hw->hw_ops = rtl8125bp_ops;
1245 : 0 : return 0;
1246 : : /* 8125D */
1247 : 0 : case CFG_METHOD_56:
1248 : : case CFG_METHOD_57:
1249 : 0 : hw->hw_ops = rtl8125d_ops;
1250 : 0 : return 0;
1251 : : /* 8125CP */
1252 : 0 : case CFG_METHOD_58:
1253 : 0 : hw->hw_ops = rtl8125cp_ops;
1254 : 0 : return 0;
1255 : : /* 8126A */
1256 : 0 : case CFG_METHOD_69:
1257 : : case CFG_METHOD_70:
1258 : : case CFG_METHOD_71:
1259 : 0 : hw->hw_ops = rtl8126a_ops;
1260 : 0 : return 0;
1261 : 0 : case CFG_METHOD_91:
1262 : 0 : hw->hw_ops = rtl8127_ops;
1263 : 0 : return 0;
1264 : : default:
1265 : : return -ENOTSUP;
1266 : : }
1267 : : }
1268 : :
1269 : : void
1270 : 0 : rtl_hw_disable_mac_mcu_bps(struct rtl_hw *hw)
1271 : : {
1272 : : u16 reg_addr;
1273 : :
1274 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
1275 : :
1276 [ # # ]: 0 : if (rtl_is_8125(hw))
1277 : 0 : rtl_mac_ocp_write(hw, 0xFC48, 0x0000);
1278 [ # # ]: 0 : else if (hw->mcfg >= CFG_METHOD_29)
1279 : 0 : rtl_mac_ocp_write(hw, 0xFC38, 0x0000);
1280 : :
1281 [ # # ]: 0 : if (rtl_is_8125(hw)) {
1282 [ # # ]: 0 : for (reg_addr = 0xFC28; reg_addr < 0xFC48; reg_addr += 2)
1283 : 0 : rtl_mac_ocp_write(hw, reg_addr, 0x0000);
1284 : : } else {
1285 [ # # ]: 0 : for (reg_addr = 0xFC28; reg_addr < 0xFC38; reg_addr += 2)
1286 : 0 : rtl_mac_ocp_write(hw, reg_addr, 0x0000);
1287 : : }
1288 : :
1289 : : rte_delay_ms(3);
1290 : 0 : rtl_mac_ocp_write(hw, 0xFC26, 0x0000);
1291 : 0 : }
1292 : :
1293 : : static void
1294 : 0 : rtl_switch_mac_mcu_ram_code_page(struct rtl_hw *hw, u16 page)
1295 : : {
1296 : : u16 tmp_ushort;
1297 : :
1298 : 0 : page &= (BIT_1 | BIT_0);
1299 : 0 : tmp_ushort = rtl_mac_ocp_read(hw, 0xE446);
1300 : 0 : tmp_ushort &= ~(BIT_1 | BIT_0);
1301 : 0 : tmp_ushort |= page;
1302 : 0 : rtl_mac_ocp_write(hw, 0xE446, tmp_ushort);
1303 : 0 : }
1304 : :
1305 : : static void
1306 : 0 : _rtl_write_mac_mcu_ram_code(struct rtl_hw *hw, const u16 *entry, u16 entry_cnt)
1307 : : {
1308 : : u16 i;
1309 : :
1310 [ # # ]: 0 : for (i = 0; i < entry_cnt; i++)
1311 : 0 : rtl_mac_ocp_write(hw, 0xF800 + i * 2, entry[i]);
1312 : 0 : }
1313 : :
1314 : : static void
1315 : 0 : _rtl_write_mac_mcu_ram_code_with_page(struct rtl_hw *hw, const u16 *entry,
1316 : : u16 entry_cnt, u16 page_size)
1317 : : {
1318 : : u16 i;
1319 : : u16 offset;
1320 : : u16 page;
1321 : :
1322 [ # # ]: 0 : if (page_size == 0)
1323 : : return;
1324 : :
1325 [ # # ]: 0 : for (i = 0; i < entry_cnt; i++) {
1326 : 0 : offset = i % page_size;
1327 [ # # ]: 0 : if (offset == 0) {
1328 : 0 : page = (i / page_size);
1329 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, page);
1330 : : }
1331 : 0 : rtl_mac_ocp_write(hw, 0xF800 + offset * 2, entry[i]);
1332 : : }
1333 : : }
1334 : :
1335 : : static void
1336 : 0 : _rtl_set_hw_mcu_patch_code_ver(struct rtl_hw *hw, u64 ver)
1337 : : {
1338 : : int i;
1339 : :
1340 : : /* Switch to page 2 */
1341 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 2);
1342 : :
1343 [ # # ]: 0 : for (i = 0; i < 8; i += 2) {
1344 : 0 : rtl_mac_ocp_write(hw, 0xF9F8 + 6 - i, (u16)ver);
1345 : 0 : ver >>= 16;
1346 : : }
1347 : :
1348 : : /* Switch back to page 0 */
1349 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 0);
1350 : 0 : }
1351 : :
1352 : : static void
1353 : : rtl_set_hw_mcu_patch_code_ver(struct rtl_hw *hw, u64 ver)
1354 : : {
1355 : 0 : _rtl_set_hw_mcu_patch_code_ver(hw, ver);
1356 : :
1357 : 0 : hw->hw_mcu_patch_code_ver = ver;
1358 : 0 : }
1359 : :
1360 : : void
1361 : 0 : rtl_write_mac_mcu_ram_code(struct rtl_hw *hw, const u16 *entry, u16 entry_cnt)
1362 : : {
1363 [ # # ]: 0 : if (!HW_SUPPORT_MAC_MCU(hw))
1364 : : return;
1365 [ # # ]: 0 : if (!entry || entry_cnt == 0)
1366 : : return;
1367 : :
1368 [ # # ]: 0 : if (hw->MacMcuPageSize > 0)
1369 : 0 : _rtl_write_mac_mcu_ram_code_with_page(hw, entry, entry_cnt,
1370 : : hw->MacMcuPageSize);
1371 : : else
1372 : 0 : _rtl_write_mac_mcu_ram_code(hw, entry, entry_cnt);
1373 : :
1374 [ # # ]: 0 : if (hw->bin_mcu_patch_code_ver > 0)
1375 : : rtl_set_hw_mcu_patch_code_ver(hw, hw->bin_mcu_patch_code_ver);
1376 : : }
1377 : :
1378 : : bool
1379 : 0 : rtl_is_speed_mode_valid(struct rtl_hw *hw, u32 speed)
1380 : : {
1381 [ # # ]: 0 : if (HW_FIBER_MODE_ENABLED(hw)) {
1382 [ # # ]: 0 : switch (speed) {
1383 : : case SPEED_10000:
1384 : : case SPEED_1000:
1385 : : return true;
1386 : 0 : default:
1387 : 0 : return false;
1388 : : }
1389 : : } else {
1390 [ # # ]: 0 : switch (speed) {
1391 : : case SPEED_10000:
1392 : : case SPEED_5000:
1393 : : case SPEED_2500:
1394 : : case SPEED_1000:
1395 : : case SPEED_100:
1396 : : case SPEED_10:
1397 : : return true;
1398 : 0 : default:
1399 : 0 : return false;
1400 : : }
1401 : : }
1402 : : }
1403 : :
1404 : : static bool
1405 : : rtl_is_duplex_mode_valid(u8 duplex)
1406 : : {
1407 [ # # ]: 0 : switch (duplex) {
1408 : : case DUPLEX_FULL:
1409 : : case DUPLEX_HALF:
1410 : : return true;
1411 : : default:
1412 : : return false;
1413 : : }
1414 : : }
1415 : :
1416 : : static bool
1417 : : rtl_is_autoneg_mode_valid(u32 autoneg)
1418 : : {
1419 : : switch (autoneg) {
1420 : : case AUTONEG_ENABLE:
1421 : : case AUTONEG_DISABLE:
1422 : : return true;
1423 : : default:
1424 : : return false;
1425 : : }
1426 : : }
1427 : :
1428 : : void
1429 : 0 : rtl_set_link_option(struct rtl_hw *hw, u8 autoneg, u32 speed, u8 duplex,
1430 : : enum rtl_fc_mode fc)
1431 : : {
1432 : : u64 adv = 0;
1433 : :
1434 [ # # ]: 0 : if (!rtl_is_speed_mode_valid(hw, speed))
1435 : 0 : speed = hw->HwSuppMaxPhyLinkSpeed;
1436 : :
1437 : : if (!rtl_is_duplex_mode_valid(duplex))
1438 : : duplex = DUPLEX_FULL;
1439 : :
1440 : : if (!rtl_is_autoneg_mode_valid(autoneg))
1441 : : autoneg = AUTONEG_ENABLE;
1442 : :
1443 : 0 : speed = RTE_MIN(speed, hw->HwSuppMaxPhyLinkSpeed);
1444 : :
1445 [ # # ]: 0 : if (HW_FIBER_MODE_ENABLED(hw)) {
1446 [ # # # ]: 0 : switch (speed) {
1447 : 0 : case SPEED_10000:
1448 : : adv |= ADVERTISE_10000_FULL;
1449 : : /* Fall through */
1450 : 0 : case SPEED_1000:
1451 : 0 : adv |= ADVERTISE_1000_FULL;
1452 : 0 : break;
1453 : : default:
1454 : : break;
1455 : : }
1456 : : } else {
1457 [ # # # # ]: 0 : switch (speed) {
1458 : 0 : case SPEED_10000:
1459 : : adv |= ADVERTISE_10000_FULL;
1460 : : /* Fall through */
1461 : 0 : case SPEED_5000:
1462 : 0 : adv |= ADVERTISE_5000_FULL;
1463 : : /* Fall through */
1464 : 0 : case SPEED_2500:
1465 : 0 : adv |= ADVERTISE_2500_FULL;
1466 : : /* Fall through */
1467 : 0 : default:
1468 : 0 : adv |= (ADVERTISE_10_HALF | ADVERTISE_10_FULL |
1469 : : ADVERTISE_100_HALF | ADVERTISE_100_FULL |
1470 : : ADVERTISE_1000_HALF | ADVERTISE_1000_FULL);
1471 : 0 : break;
1472 : : }
1473 : : }
1474 : :
1475 : 0 : hw->autoneg = autoneg;
1476 : 0 : hw->speed = speed;
1477 : 0 : hw->duplex = duplex;
1478 : 0 : hw->advertising = adv;
1479 : 0 : hw->fcpause = fc;
1480 : 0 : }
1481 : :
1482 : : static void
1483 : 0 : rtl_init_software_variable(struct rtl_hw *hw)
1484 : : {
1485 : : int tx_no_close_enable = 1;
1486 : : unsigned int speed_mode;
1487 : : unsigned int duplex_mode = DUPLEX_FULL;
1488 : : unsigned int autoneg_mode = AUTONEG_ENABLE;
1489 : : u32 tmp;
1490 : :
1491 [ # # # # : 0 : switch (hw->mcfg) {
# # # # #
# # # #
# ]
1492 : 0 : case CFG_METHOD_21:
1493 : : case CFG_METHOD_22:
1494 : : case CFG_METHOD_24:
1495 : : case CFG_METHOD_25:
1496 : 0 : hw->chipset_name = RTL8168G;
1497 : 0 : break;
1498 : 0 : case CFG_METHOD_23:
1499 : : case CFG_METHOD_27:
1500 : : case CFG_METHOD_28:
1501 : 0 : hw->chipset_name = RTL8168EP;
1502 : 0 : break;
1503 : 0 : case CFG_METHOD_29:
1504 : : case CFG_METHOD_30:
1505 : : case CFG_METHOD_35:
1506 : : case CFG_METHOD_36:
1507 : 0 : hw->chipset_name = RTL8168H;
1508 : 0 : break;
1509 : 0 : case CFG_METHOD_31:
1510 : : case CFG_METHOD_32:
1511 : : case CFG_METHOD_33:
1512 : : case CFG_METHOD_34:
1513 : 0 : hw->chipset_name = RTL8168FP;
1514 : 0 : break;
1515 : 0 : case CFG_METHOD_37:
1516 : 0 : hw->chipset_name = RTL8168M;
1517 : 0 : break;
1518 : 0 : case CFG_METHOD_48:
1519 : : case CFG_METHOD_49:
1520 : 0 : hw->chipset_name = RTL8125A;
1521 : 0 : break;
1522 : 0 : case CFG_METHOD_50:
1523 : : case CFG_METHOD_51:
1524 : 0 : hw->chipset_name = RTL8125B;
1525 : 0 : break;
1526 : 0 : case CFG_METHOD_52:
1527 : : case CFG_METHOD_53:
1528 : 0 : hw->chipset_name = RTL8168KB;
1529 : 0 : break;
1530 : 0 : case CFG_METHOD_54:
1531 : : case CFG_METHOD_55:
1532 : 0 : hw->chipset_name = RTL8125BP;
1533 : 0 : break;
1534 : 0 : case CFG_METHOD_56:
1535 : : case CFG_METHOD_57:
1536 : 0 : hw->chipset_name = RTL8125D;
1537 : 0 : break;
1538 : 0 : case CFG_METHOD_58:
1539 : 0 : hw->chipset_name = RTL8125CP;
1540 : 0 : break;
1541 : 0 : case CFG_METHOD_69:
1542 : : case CFG_METHOD_70:
1543 : : case CFG_METHOD_71:
1544 : 0 : hw->chipset_name = RTL8126A;
1545 : 0 : break;
1546 : 0 : case CFG_METHOD_91:
1547 : 0 : hw->chipset_name = RTL8127;
1548 : 0 : break;
1549 : 0 : default:
1550 : 0 : hw->chipset_name = UNKNOWN;
1551 : 0 : break;
1552 : : }
1553 : :
1554 [ # # ]: 0 : switch (hw->chipset_name) {
1555 : : case RTL8125A:
1556 : : case RTL8125B:
1557 : : case RTL8168KB:
1558 : : case RTL8125BP:
1559 : : case RTL8125D:
1560 : : case RTL8125CP:
1561 : : speed_mode = SPEED_2500;
1562 : : break;
1563 : : case RTL8126A:
1564 : : speed_mode = SPEED_5000;
1565 : : break;
1566 : : case RTL8127:
1567 : : speed_mode = SPEED_10000;
1568 : : break;
1569 : : default:
1570 : : speed_mode = SPEED_1000;
1571 : : break;
1572 : : }
1573 : :
1574 : 0 : hw->HwSuppMaxPhyLinkSpeed = speed_mode;
1575 : :
1576 [ # # # # : 0 : switch (hw->mcfg) {
# ]
1577 : 0 : case CFG_METHOD_23:
1578 : : case CFG_METHOD_27:
1579 : : case CFG_METHOD_28:
1580 : 0 : hw->HwSuppDashVer = 2;
1581 : 0 : break;
1582 : 0 : case CFG_METHOD_31:
1583 : : case CFG_METHOD_32:
1584 : : case CFG_METHOD_33:
1585 : : case CFG_METHOD_34:
1586 : 0 : hw->HwSuppDashVer = 3;
1587 : 0 : break;
1588 : 0 : case CFG_METHOD_48:
1589 : : case CFG_METHOD_49:
1590 : : case CFG_METHOD_91:
1591 : 0 : tmp = (u8)rtl_mac_ocp_read(hw, 0xD006);
1592 [ # # ]: 0 : if (tmp == 0x02 || tmp == 0x04)
1593 : 0 : hw->HwSuppDashVer = 2;
1594 [ # # ]: 0 : else if (tmp == 0x03)
1595 : 0 : hw->HwSuppDashVer = 4;
1596 : : break;
1597 : 0 : case CFG_METHOD_54:
1598 : : case CFG_METHOD_55:
1599 : 0 : hw->HwSuppDashVer = 4;
1600 : 0 : break;
1601 : 0 : default:
1602 : 0 : hw->HwSuppDashVer = 0;
1603 : 0 : break;
1604 : : }
1605 : :
1606 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_31 && hw->mcfg <= CFG_METHOD_34) {
1607 : 0 : tmp = rtl_mac_ocp_read(hw, 0xDC00);
1608 : 0 : hw->HwPkgDet = (tmp >> 3) & 0x0F;
1609 : : }
1610 : :
1611 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_32 && hw->mcfg <= CFG_METHOD_34) {
1612 [ # # ]: 0 : if (hw->HwPkgDet == 0x06) {
1613 : 0 : tmp = rtl_eri_read(hw, 0xE6, 1, ERIAR_ExGMAC);
1614 [ # # ]: 0 : if (tmp == 0x02)
1615 : 0 : hw->HwSuppSerDesPhyVer = 1;
1616 [ # # ]: 0 : else if (tmp == 0x00)
1617 : 0 : hw->HwSuppSerDesPhyVer = 2;
1618 : : }
1619 : : }
1620 : :
1621 [ # # # # ]: 0 : switch (hw->mcfg) {
1622 : 0 : case CFG_METHOD_23:
1623 : : case CFG_METHOD_27:
1624 : : case CFG_METHOD_28:
1625 : : case CFG_METHOD_54:
1626 : : case CFG_METHOD_55:
1627 : : case CFG_METHOD_58:
1628 : 0 : hw->HwSuppOcpChannelVer = 2;
1629 : 0 : break;
1630 : 0 : case CFG_METHOD_31:
1631 : : case CFG_METHOD_32:
1632 : : case CFG_METHOD_33:
1633 : : case CFG_METHOD_34:
1634 : 0 : hw->HwSuppOcpChannelVer = 3;
1635 : 0 : break;
1636 : 0 : case CFG_METHOD_48:
1637 : : case CFG_METHOD_49:
1638 : : case CFG_METHOD_91:
1639 [ # # ]: 0 : if (HW_DASH_SUPPORT_DASH(hw))
1640 : 0 : hw->HwSuppOcpChannelVer = 2;
1641 : : break;
1642 : 0 : default:
1643 : 0 : hw->HwSuppOcpChannelVer = 0;
1644 : 0 : break;
1645 : : }
1646 : :
1647 [ # # ]: 0 : if (rtl_is_8125(hw))
1648 : 0 : hw->AllowAccessDashOcp = rtl_is_allow_access_dash_ocp(hw);
1649 : :
1650 [ # # # # ]: 0 : if (HW_DASH_SUPPORT_DASH(hw) && rtl_check_dash(hw))
1651 : 0 : hw->DASH = 1;
1652 : : else
1653 : 0 : hw->DASH = 0;
1654 : :
1655 [ # # ]: 0 : if (HW_DASH_SUPPORT_TYPE_2(hw))
1656 : 0 : hw->cmac_ioaddr = hw->mmio_addr;
1657 : :
1658 : 0 : hw->HwSuppNowIsOobVer = 1;
1659 : :
1660 [ # # # ]: 0 : switch (hw->mcfg) {
1661 : 0 : case CFG_METHOD_21:
1662 : : case CFG_METHOD_22:
1663 : : case CFG_METHOD_24:
1664 : : case CFG_METHOD_25:
1665 : : case CFG_METHOD_26:
1666 : : case CFG_METHOD_29:
1667 : : case CFG_METHOD_30:
1668 : : case CFG_METHOD_35:
1669 : : case CFG_METHOD_36:
1670 : : case CFG_METHOD_37:
1671 : 0 : hw->HwSuppCheckPhyDisableModeVer = 2;
1672 : 0 : break;
1673 : 0 : case CFG_METHOD_23:
1674 : : case CFG_METHOD_27:
1675 : : case CFG_METHOD_28:
1676 : : case CFG_METHOD_31:
1677 : : case CFG_METHOD_32:
1678 : : case CFG_METHOD_33:
1679 : : case CFG_METHOD_34:
1680 : : case CFG_METHOD_48:
1681 : : case CFG_METHOD_49:
1682 : : case CFG_METHOD_50:
1683 : : case CFG_METHOD_51:
1684 : : case CFG_METHOD_52:
1685 : : case CFG_METHOD_53:
1686 : : case CFG_METHOD_54:
1687 : : case CFG_METHOD_55:
1688 : : case CFG_METHOD_56:
1689 : : case CFG_METHOD_57:
1690 : : case CFG_METHOD_58:
1691 : : case CFG_METHOD_69:
1692 : : case CFG_METHOD_70:
1693 : : case CFG_METHOD_71:
1694 : : case CFG_METHOD_91:
1695 : 0 : hw->HwSuppCheckPhyDisableModeVer = 3;
1696 : 0 : break;
1697 : : }
1698 : :
1699 [ # # # # : 0 : switch (hw->mcfg) {
# ]
1700 : 0 : case CFG_METHOD_48:
1701 : : case CFG_METHOD_49:
1702 : : case CFG_METHOD_50:
1703 : : case CFG_METHOD_51:
1704 : : case CFG_METHOD_52:
1705 : : case CFG_METHOD_53:
1706 : 0 : hw->HwSuppTxNoCloseVer = 3;
1707 : 0 : break;
1708 : 0 : case CFG_METHOD_54:
1709 : : case CFG_METHOD_55:
1710 : : case CFG_METHOD_56:
1711 : : case CFG_METHOD_57:
1712 : : case CFG_METHOD_58:
1713 : : case CFG_METHOD_91:
1714 : 0 : hw->HwSuppTxNoCloseVer = 6;
1715 : 0 : break;
1716 : 0 : case CFG_METHOD_69:
1717 : 0 : hw->HwSuppTxNoCloseVer = 4;
1718 : 0 : break;
1719 : 0 : case CFG_METHOD_70:
1720 : : case CFG_METHOD_71:
1721 : 0 : hw->HwSuppTxNoCloseVer = 5;
1722 : 0 : break;
1723 : : }
1724 : :
1725 [ # # # # ]: 0 : switch (hw->HwSuppTxNoCloseVer) {
1726 : 0 : case 5:
1727 : : case 6:
1728 : 0 : hw->MaxTxDescPtrMask = MAX_TX_NO_CLOSE_DESC_PTR_MASK_V4;
1729 : 0 : break;
1730 : 0 : case 4:
1731 : 0 : hw->MaxTxDescPtrMask = MAX_TX_NO_CLOSE_DESC_PTR_MASK_V3;
1732 : 0 : break;
1733 : 0 : case 3:
1734 : 0 : hw->MaxTxDescPtrMask = MAX_TX_NO_CLOSE_DESC_PTR_MASK_V2;
1735 : 0 : break;
1736 : : default:
1737 : : tx_no_close_enable = 0;
1738 : : break;
1739 : : }
1740 : :
1741 [ # # # # ]: 0 : if (hw->HwSuppTxNoCloseVer > 0 && tx_no_close_enable == 1)
1742 : 0 : hw->EnableTxNoClose = TRUE;
1743 : :
1744 [ # # # # : 0 : switch (hw->mcfg) {
# # # # #
# # # # #
# # # # #
# # # # ]
1745 : 0 : case CFG_METHOD_21:
1746 : : case CFG_METHOD_22:
1747 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_21;
1748 : 0 : break;
1749 : 0 : case CFG_METHOD_23:
1750 : : case CFG_METHOD_27:
1751 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_23;
1752 : 0 : break;
1753 : 0 : case CFG_METHOD_24:
1754 : : case CFG_METHOD_25:
1755 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_24;
1756 : 0 : break;
1757 : 0 : case CFG_METHOD_26:
1758 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_26;
1759 : 0 : break;
1760 : 0 : case CFG_METHOD_28:
1761 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_28;
1762 : 0 : break;
1763 : 0 : case CFG_METHOD_29:
1764 : : case CFG_METHOD_30:
1765 : : case CFG_METHOD_37:
1766 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_29;
1767 : 0 : break;
1768 : 0 : case CFG_METHOD_31:
1769 : : case CFG_METHOD_32:
1770 : : case CFG_METHOD_33:
1771 : : case CFG_METHOD_34:
1772 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_31;
1773 : 0 : break;
1774 : 0 : case CFG_METHOD_35:
1775 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_35;
1776 : 0 : break;
1777 : 0 : case CFG_METHOD_36:
1778 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_36;
1779 : 0 : break;
1780 : 0 : case CFG_METHOD_48:
1781 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_48;
1782 : 0 : break;
1783 : 0 : case CFG_METHOD_49:
1784 : : case CFG_METHOD_52:
1785 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_49;
1786 : 0 : break;
1787 : 0 : case CFG_METHOD_50:
1788 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_50;
1789 : 0 : break;
1790 : 0 : case CFG_METHOD_51:
1791 : : case CFG_METHOD_53:
1792 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_51;
1793 : 0 : break;
1794 : 0 : case CFG_METHOD_54:
1795 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_54;
1796 : 0 : break;
1797 : 0 : case CFG_METHOD_55:
1798 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_55;
1799 : 0 : break;
1800 : 0 : case CFG_METHOD_56:
1801 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_56;
1802 : 0 : break;
1803 : 0 : case CFG_METHOD_57:
1804 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_57;
1805 : 0 : break;
1806 : 0 : case CFG_METHOD_58:
1807 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_58;
1808 : 0 : break;
1809 : 0 : case CFG_METHOD_69:
1810 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_69;
1811 : 0 : break;
1812 : 0 : case CFG_METHOD_70:
1813 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_70;
1814 : 0 : break;
1815 : 0 : case CFG_METHOD_71:
1816 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_71;
1817 : 0 : break;
1818 : 0 : case CFG_METHOD_91:
1819 : 0 : hw->sw_ram_code_ver = NIC_RAMCODE_VERSION_CFG_METHOD_91;
1820 : 0 : break;
1821 : : }
1822 : :
1823 [ # # ]: 0 : if (hw->HwIcVerUnknown) {
1824 : 0 : hw->NotWrRamCodeToMicroP = TRUE;
1825 : 0 : hw->NotWrMcuPatchCode = TRUE;
1826 : : }
1827 : :
1828 [ # # ]: 0 : if (rtl_is_8125(hw)) {
1829 : 0 : hw->HwSuppMacMcuVer = 2;
1830 : 0 : hw->MacMcuPageSize = RTL_MAC_MCU_PAGE_SIZE;
1831 : 0 : hw->mcu_pme_setting = rtl_mac_ocp_read(hw, 0xE00A);
1832 : : }
1833 : :
1834 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_69)
1835 : 0 : hw->EnableRss = 1;
1836 : : else
1837 : 0 : hw->EnableRss = 0;
1838 : :
1839 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_49 || hw->mcfg == CFG_METHOD_52) {
1840 [ # # ]: 0 : if ((rtl_mac_ocp_read(hw, 0xD442) & BIT_5) &&
1841 [ # # ]: 0 : (rtl_mdio_direct_read_phy_ocp(hw, 0xD068) & BIT_1))
1842 : 0 : hw->RequirePhyMdiSwapPatch = TRUE;
1843 : : }
1844 : :
1845 [ # # # # : 0 : switch (hw->mcfg) {
# ]
1846 : 0 : case CFG_METHOD_48:
1847 : : case CFG_METHOD_49:
1848 : : case CFG_METHOD_52:
1849 : 0 : hw->HwSuppIntMitiVer = 3;
1850 : 0 : break;
1851 : 0 : case CFG_METHOD_50:
1852 : : case CFG_METHOD_51:
1853 : : case CFG_METHOD_53:
1854 : : case CFG_METHOD_69:
1855 : 0 : hw->HwSuppIntMitiVer = 4;
1856 : 0 : break;
1857 : 0 : case CFG_METHOD_54:
1858 : : case CFG_METHOD_55:
1859 : : case CFG_METHOD_56:
1860 : : case CFG_METHOD_57:
1861 : : case CFG_METHOD_58:
1862 : : case CFG_METHOD_91:
1863 : 0 : hw->HwSuppIntMitiVer = 6;
1864 : 0 : break;
1865 : 0 : case CFG_METHOD_70:
1866 : : case CFG_METHOD_71:
1867 : 0 : hw->HwSuppIntMitiVer = 5;
1868 : 0 : break;
1869 : : }
1870 : :
1871 [ # # # ]: 0 : switch (hw->mcfg) {
1872 : 0 : case CFG_METHOD_69:
1873 : 0 : hw->HwSuppRxDescType = RX_DESC_RING_TYPE_3;
1874 : 0 : hw->RxDescLength = RX_DESC_LEN_TYPE_3;
1875 : 0 : break;
1876 : 0 : case CFG_METHOD_70:
1877 : : case CFG_METHOD_71:
1878 : : case CFG_METHOD_91:
1879 : 0 : hw->HwSuppRxDescType = RX_DESC_RING_TYPE_4;
1880 : 0 : hw->RxDescLength = RX_DESC_LEN_TYPE_4;
1881 : 0 : break;
1882 : 0 : default:
1883 : 0 : hw->HwSuppRxDescType = RX_DESC_RING_TYPE_1;
1884 : 0 : hw->RxDescLength = RX_DESC_LEN_TYPE_1;
1885 : 0 : break;
1886 : : }
1887 : :
1888 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_91) {
1889 : 0 : tmp = (u8)rtl_mac_ocp_read(hw, 0xD006);
1890 [ # # ]: 0 : if (tmp == 0x07)
1891 : 0 : hw->HwFiberModeVer = FIBER_MODE_RTL8127ATF;
1892 : : }
1893 : :
1894 : 0 : rtl_set_link_option(hw, autoneg_mode, speed_mode, duplex_mode, rtl_fc_full);
1895 : :
1896 : 0 : hw->mtu = RTL_DEFAULT_MTU;
1897 : 0 : }
1898 : :
1899 : : static void
1900 : 0 : rtl_exit_realwow(struct rtl_hw *hw)
1901 : : {
1902 : : u32 csi_tmp;
1903 : :
1904 : : /* Disable realwow function */
1905 [ # # # # ]: 0 : switch (hw->mcfg) {
1906 : 0 : case CFG_METHOD_21:
1907 : : case CFG_METHOD_22:
1908 : 0 : RTL_W32(hw, MACOCP, 0x605E0000);
1909 : 0 : RTL_W32(hw, MACOCP, (0xE05E << 16) |
1910 : : (RTL_R32(hw, MACOCP) & 0xFFFE));
1911 : 0 : RTL_W32(hw, MACOCP, 0xE9720000);
1912 : 0 : RTL_W32(hw, MACOCP, 0xF2140010);
1913 : : break;
1914 : 0 : case CFG_METHOD_26:
1915 : 0 : RTL_W32(hw, MACOCP, 0xE05E00FF);
1916 : 0 : RTL_W32(hw, MACOCP, 0xE9720000);
1917 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1918 : 0 : break;
1919 : 0 : case CFG_METHOD_48:
1920 : : case CFG_METHOD_49:
1921 : : case CFG_METHOD_50:
1922 : : case CFG_METHOD_51:
1923 : : case CFG_METHOD_52:
1924 : : case CFG_METHOD_53:
1925 : : case CFG_METHOD_54:
1926 : : case CFG_METHOD_55:
1927 : : case CFG_METHOD_56:
1928 : : case CFG_METHOD_57:
1929 : : case CFG_METHOD_58:
1930 : : case CFG_METHOD_69:
1931 : : case CFG_METHOD_70:
1932 : : case CFG_METHOD_71:
1933 : : case CFG_METHOD_91:
1934 : 0 : rtl_mac_ocp_write(hw, 0xC0BC, 0x00FF);
1935 : 0 : break;
1936 : : }
1937 : :
1938 [ # # # # ]: 0 : switch (hw->mcfg) {
1939 : 0 : case CFG_METHOD_21:
1940 : : case CFG_METHOD_22:
1941 : 0 : rtl_eri_write(hw, 0x174, 2, 0x0000, ERIAR_ExGMAC);
1942 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1943 : 0 : break;
1944 : 0 : case CFG_METHOD_24:
1945 : : case CFG_METHOD_25:
1946 : : case CFG_METHOD_26:
1947 : : case CFG_METHOD_28:
1948 : : case CFG_METHOD_31:
1949 : : case CFG_METHOD_32:
1950 : : case CFG_METHOD_33:
1951 : : case CFG_METHOD_34:
1952 : 0 : rtl_eri_write(hw, 0x174, 2, 0x00FF, ERIAR_ExGMAC);
1953 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1954 : 0 : break;
1955 : 0 : case CFG_METHOD_29:
1956 : : case CFG_METHOD_30:
1957 : : case CFG_METHOD_35:
1958 : : case CFG_METHOD_36:
1959 : : case CFG_METHOD_37:
1960 : 0 : csi_tmp = rtl_eri_read(hw, 0x174, 2, ERIAR_ExGMAC);
1961 : 0 : csi_tmp &= ~BIT_8;
1962 : 0 : csi_tmp |= BIT_15;
1963 : 0 : rtl_eri_write(hw, 0x174, 2, csi_tmp, ERIAR_ExGMAC);
1964 : 0 : rtl_mac_ocp_write(hw, 0xE428, 0x0010);
1965 : 0 : break;
1966 : : }
1967 : 0 : }
1968 : :
1969 : : static void
1970 : : rtl_disable_now_is_oob(struct rtl_hw *hw)
1971 : : {
1972 [ # # ]: 0 : if (hw->HwSuppNowIsOobVer == 1)
1973 : 0 : RTL_W8(hw, MCUCmd_reg, RTL_R8(hw, MCUCmd_reg) & ~Now_is_oob);
1974 : : }
1975 : :
1976 : : static void
1977 : : rtl_wait_ll_share_fifo_ready(struct rtl_hw *hw)
1978 : : {
1979 : : int i;
1980 : :
1981 [ # # # # ]: 0 : for (i = 0; i < 10; i++) {
1982 : 0 : rte_delay_us(100);
1983 [ # # # # ]: 0 : if (RTL_R16(hw, 0xD2) & BIT_9)
1984 : : break;
1985 : : }
1986 : : }
1987 : :
1988 : : static void
1989 : 0 : rtl8168_switch_to_sgmii_mode(struct rtl_hw *hw)
1990 : : {
1991 : 0 : rtl_mac_ocp_write(hw, 0xEB00, 0x2);
1992 : 0 : rtl8168_set_mcu_ocp_bit(hw, 0xEB16, BIT_1);
1993 : 0 : }
1994 : :
1995 : : static void
1996 : 0 : rtl_exit_oob(struct rtl_hw *hw)
1997 : : {
1998 : : u16 data16;
1999 : :
2000 : : rtl_disable_rx_packet_filter(hw);
2001 : :
2002 [ # # ]: 0 : if (HW_SUPP_SERDES_PHY(hw)) {
2003 [ # # ]: 0 : if (hw->HwSuppSerDesPhyVer == 1)
2004 : 0 : rtl8168_switch_to_sgmii_mode(hw);
2005 : : }
2006 : :
2007 [ # # ]: 0 : if (HW_DASH_SUPPORT_DASH(hw)) {
2008 : 0 : rtl_driver_start(hw);
2009 : 0 : rtl_dash2_disable_txrx(hw);
2010 : : }
2011 : :
2012 : 0 : rtl_exit_realwow(hw);
2013 : :
2014 : 0 : rtl_nic_reset(hw);
2015 : :
2016 : : rtl_disable_now_is_oob(hw);
2017 : :
2018 : 0 : data16 = rtl_mac_ocp_read(hw, 0xE8DE) & ~BIT_14;
2019 : 0 : rtl_mac_ocp_write(hw, 0xE8DE, data16);
2020 : : rtl_wait_ll_share_fifo_ready(hw);
2021 : :
2022 [ # # ]: 0 : if (rtl_is_8125(hw)) {
2023 : 0 : rtl_mac_ocp_write(hw, 0xC0AA, 0x07D0);
2024 : :
2025 : 0 : rtl_mac_ocp_write(hw, 0xC0A6, 0x01B5);
2026 : :
2027 : 0 : rtl_mac_ocp_write(hw, 0xC01E, 0x5555);
2028 : :
2029 : : } else {
2030 : 0 : data16 = rtl_mac_ocp_read(hw, 0xE8DE) | BIT_15;
2031 : 0 : rtl_mac_ocp_write(hw, 0xE8DE, data16);
2032 : : }
2033 : :
2034 : : rtl_wait_ll_share_fifo_ready(hw);
2035 : 0 : }
2036 : :
2037 : : static void
2038 : 0 : rtl_disable_ups(struct rtl_hw *hw)
2039 : : {
2040 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_29 && hw->mcfg <= CFG_METHOD_36)
2041 : 0 : rtl_mac_ocp_write(hw, 0xD400,
2042 : 0 : rtl_mac_ocp_read(hw, 0xD400) & ~BIT_0);
2043 [ # # ]: 0 : else if (rtl_is_8125(hw))
2044 : 0 : rtl_mac_ocp_write(hw, 0xD40A,
2045 : 0 : rtl_mac_ocp_read(hw, 0xD40A) & ~BIT_4);
2046 : 0 : }
2047 : :
2048 : : static void
2049 : 0 : rtl_disable_ocp_phy_power_saving(struct rtl_hw *hw)
2050 : : {
2051 : : u16 val;
2052 : :
2053 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_25 && hw->mcfg <= CFG_METHOD_37) {
2054 : 0 : val = rtl_mdio_real_read_phy_ocp(hw, 0x0C41, 0x13);
2055 [ # # ]: 0 : if (val != 0x0500) {
2056 : 0 : rtl_set_phy_mcu_patch_request(hw);
2057 : 0 : rtl_mdio_real_write_phy_ocp(hw, 0x0C41, 0x13, 0x0000);
2058 : 0 : rtl_mdio_real_write_phy_ocp(hw, 0x0C41, 0x13, 0x0500);
2059 : 0 : rtl_clear_phy_mcu_patch_request(hw);
2060 : : }
2061 [ # # ]: 0 : } else if (hw->mcfg == CFG_METHOD_48 || hw->mcfg == CFG_METHOD_49 ||
2062 : : hw->mcfg == CFG_METHOD_52){
2063 : 0 : val = rtl_mdio_direct_read_phy_ocp(hw, 0xC416);
2064 [ # # ]: 0 : if (val != 0x0050) {
2065 : 0 : rtl_set_phy_mcu_patch_request(hw);
2066 : 0 : rtl_mdio_direct_write_phy_ocp(hw, 0xC416, 0x0000);
2067 : 0 : rtl_mdio_direct_write_phy_ocp(hw, 0xC416, 0x0500);
2068 : 0 : rtl_clear_phy_mcu_patch_request(hw);
2069 : : }
2070 : : }
2071 : 0 : }
2072 : :
2073 : : static void
2074 : 0 : rtl8168_disable_dma_agg(struct rtl_hw *hw)
2075 : : {
2076 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_29 && hw->mcfg <= CFG_METHOD_37) {
2077 : 0 : rtl_mac_ocp_write(hw, 0xE63E, rtl_mac_ocp_read(hw, 0xE63E) &
2078 : : ~(BIT_3 | BIT_2 | BIT_1));
2079 : 0 : rtl_mac_ocp_write(hw, 0xE63E,
2080 : 0 : rtl_mac_ocp_read(hw, 0xE63E) | (BIT_0));
2081 : 0 : rtl_mac_ocp_write(hw, 0xE63E,
2082 : 0 : rtl_mac_ocp_read(hw, 0xE63E) & ~(BIT_0));
2083 : 0 : rtl_mac_ocp_write(hw, 0xC094, 0x0);
2084 : 0 : rtl_mac_ocp_write(hw, 0xC09E, 0x0);
2085 : : }
2086 : 0 : }
2087 : :
2088 : : static void
2089 : 0 : rtl_hw_init(struct rtl_hw *hw)
2090 : : {
2091 : : u32 csi_tmp;
2092 : :
2093 : : /* Disable aspm clkreq internal */
2094 : : rtl_enable_force_clkreq(hw, 0);
2095 : 0 : rtl_enable_aspm_clkreq_lock(hw, 0);
2096 : :
2097 : 0 : rtl_disable_ups(hw);
2098 : :
2099 : : /* Disable DMA aggregation */
2100 : 0 : rtl8168_disable_dma_agg(hw);
2101 : :
2102 : 0 : hw->hw_ops.hw_mac_mcu_config(hw);
2103 : :
2104 : : /* Disable ocp phy power saving */
2105 : 0 : rtl_disable_ocp_phy_power_saving(hw);
2106 : :
2107 : : /* Set PCIE uncorrectable error status mask pcie 0x108 */
2108 : 0 : csi_tmp = rtl_csi_read(hw, 0x108);
2109 : 0 : csi_tmp |= BIT_20;
2110 : 0 : rtl_csi_write(hw, 0x108, csi_tmp);
2111 : :
2112 : : /* MCU PME setting */
2113 [ # # ]: 0 : if (hw->mcfg >= CFG_METHOD_21 && hw->mcfg <= CFG_METHOD_24) {
2114 : 0 : csi_tmp = rtl_eri_read(hw, 0x1AB, 1, ERIAR_ExGMAC);
2115 : 0 : csi_tmp |= (BIT_2 | BIT_3 | BIT_4 | BIT_5 | BIT_6 | BIT_7);
2116 : 0 : rtl_eri_write(hw, 0x1AB, 1, csi_tmp, ERIAR_ExGMAC);
2117 [ # # ]: 0 : } else if (hw->mcfg == CFG_METHOD_25 ||
2118 : : (hw->mcfg >= CFG_METHOD_27 && hw->mcfg <= CFG_METHOD_37)) {
2119 : 0 : csi_tmp = rtl_eri_read(hw, 0x1AB, 1, ERIAR_ExGMAC);
2120 : 0 : csi_tmp |= (BIT_3 | BIT_6);
2121 : 0 : rtl_eri_write(hw, 0x1AB, 1, csi_tmp, ERIAR_ExGMAC);
2122 : : }
2123 : 0 : }
2124 : :
2125 : : void
2126 : 0 : rtl_hw_initialize(struct rtl_hw *hw)
2127 : : {
2128 : 0 : rtl_init_software_variable(hw);
2129 : :
2130 : 0 : rtl_exit_oob(hw);
2131 : :
2132 : 0 : rtl_hw_init(hw);
2133 : :
2134 : 0 : rtl_nic_reset(hw);
2135 : 0 : }
2136 : :
2137 : : void
2138 : 0 : rtl_get_mac_version(struct rtl_hw *hw, struct rte_pci_device *pci_dev)
2139 : : {
2140 : : u32 reg, val32;
2141 : : u32 ic_version_id;
2142 : :
2143 : 0 : val32 = RTL_R32(hw, TxConfig);
2144 : 0 : reg = val32 & 0x7c800000;
2145 : 0 : ic_version_id = val32 & 0x00700000;
2146 : :
2147 [ # # # # : 0 : switch (reg) {
# # # # #
# # # # #
# # # # #
# # # # #
# ]
2148 : 0 : case 0x30000000:
2149 : 0 : hw->mcfg = CFG_METHOD_1;
2150 : 0 : break;
2151 : 0 : case 0x38000000:
2152 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2153 : 0 : hw->mcfg = CFG_METHOD_2;
2154 [ # # ]: 0 : } else if (ic_version_id == 0x00500000) {
2155 : 0 : hw->mcfg = CFG_METHOD_3;
2156 : : } else {
2157 : 0 : hw->mcfg = CFG_METHOD_3;
2158 : 0 : hw->HwIcVerUnknown = TRUE;
2159 : : }
2160 : : break;
2161 : 0 : case 0x3C000000:
2162 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2163 : 0 : hw->mcfg = CFG_METHOD_4;
2164 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2165 : 0 : hw->mcfg = CFG_METHOD_5;
2166 [ # # ]: 0 : } else if (ic_version_id == 0x00400000) {
2167 : 0 : hw->mcfg = CFG_METHOD_6;
2168 : : } else {
2169 : 0 : hw->mcfg = CFG_METHOD_6;
2170 : 0 : hw->HwIcVerUnknown = TRUE;
2171 : : }
2172 : : break;
2173 : 0 : case 0x3C800000:
2174 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2175 : 0 : hw->mcfg = CFG_METHOD_7;
2176 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2177 : 0 : hw->mcfg = CFG_METHOD_8;
2178 : : } else {
2179 : 0 : hw->mcfg = CFG_METHOD_8;
2180 : 0 : hw->HwIcVerUnknown = TRUE;
2181 : : }
2182 : : break;
2183 : 0 : case 0x28000000:
2184 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2185 : 0 : hw->mcfg = CFG_METHOD_9;
2186 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2187 : 0 : hw->mcfg = CFG_METHOD_10;
2188 : : } else {
2189 : 0 : hw->mcfg = CFG_METHOD_10;
2190 : 0 : hw->HwIcVerUnknown = TRUE;
2191 : : }
2192 : : break;
2193 : 0 : case 0x28800000:
2194 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2195 : 0 : hw->mcfg = CFG_METHOD_11;
2196 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2197 : 0 : hw->mcfg = CFG_METHOD_12;
2198 : 0 : RTL_W32(hw, 0xD0, RTL_R32(hw, 0xD0) | 0x00020000);
2199 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2200 : 0 : hw->mcfg = CFG_METHOD_13;
2201 : : } else {
2202 : 0 : hw->mcfg = CFG_METHOD_13;
2203 : 0 : hw->HwIcVerUnknown = TRUE;
2204 : : }
2205 : : break;
2206 : 0 : case 0x2C000000:
2207 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2208 : 0 : hw->mcfg = CFG_METHOD_14;
2209 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2210 : 0 : hw->mcfg = CFG_METHOD_15;
2211 : : } else {
2212 : 0 : hw->mcfg = CFG_METHOD_15;
2213 : 0 : hw->HwIcVerUnknown = TRUE;
2214 : : }
2215 : : break;
2216 : 0 : case 0x2C800000:
2217 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2218 : 0 : hw->mcfg = CFG_METHOD_16;
2219 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2220 : 0 : hw->mcfg = CFG_METHOD_17;
2221 : : } else {
2222 : 0 : hw->mcfg = CFG_METHOD_17;
2223 : 0 : hw->HwIcVerUnknown = TRUE;
2224 : : }
2225 : : break;
2226 : 0 : case 0x48000000:
2227 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2228 : 0 : hw->mcfg = CFG_METHOD_18;
2229 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2230 : 0 : hw->mcfg = CFG_METHOD_19;
2231 : : } else {
2232 : 0 : hw->mcfg = CFG_METHOD_19;
2233 : 0 : hw->HwIcVerUnknown = TRUE;
2234 : : }
2235 : : break;
2236 : 0 : case 0x48800000:
2237 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2238 : 0 : hw->mcfg = CFG_METHOD_20;
2239 : : } else {
2240 : 0 : hw->mcfg = CFG_METHOD_20;
2241 : 0 : hw->HwIcVerUnknown = TRUE;
2242 : : }
2243 : : break;
2244 : 0 : case 0x4C000000:
2245 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2246 : 0 : hw->mcfg = CFG_METHOD_21;
2247 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2248 : 0 : hw->mcfg = CFG_METHOD_22;
2249 : : } else {
2250 : 0 : hw->mcfg = CFG_METHOD_22;
2251 : 0 : hw->HwIcVerUnknown = TRUE;
2252 : : }
2253 : : break;
2254 : 0 : case 0x50000000:
2255 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2256 : 0 : hw->mcfg = CFG_METHOD_23;
2257 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2258 : 0 : hw->mcfg = CFG_METHOD_27;
2259 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2260 : 0 : hw->mcfg = CFG_METHOD_28;
2261 : : } else {
2262 : 0 : hw->mcfg = CFG_METHOD_28;
2263 : 0 : hw->HwIcVerUnknown = TRUE;
2264 : : }
2265 : : break;
2266 : 0 : case 0x50800000:
2267 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2268 : 0 : hw->mcfg = CFG_METHOD_24;
2269 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2270 : 0 : hw->mcfg = CFG_METHOD_25;
2271 : : } else {
2272 : 0 : hw->mcfg = CFG_METHOD_25;
2273 : 0 : hw->HwIcVerUnknown = TRUE;
2274 : : }
2275 : : break;
2276 : 0 : case 0x5C800000:
2277 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2278 : 0 : hw->mcfg = CFG_METHOD_26;
2279 : : } else {
2280 : 0 : hw->mcfg = CFG_METHOD_26;
2281 : 0 : hw->HwIcVerUnknown = TRUE;
2282 : : }
2283 : : break;
2284 : 0 : case 0x54000000:
2285 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2286 : 0 : hw->mcfg = CFG_METHOD_29;
2287 [ # # ]: 0 : } else if (ic_version_id == 0x00100000) {
2288 : 0 : hw->mcfg = CFG_METHOD_30;
2289 : : } else {
2290 : 0 : hw->mcfg = CFG_METHOD_30;
2291 : 0 : hw->HwIcVerUnknown = TRUE;
2292 : : }
2293 : :
2294 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_30) {
2295 [ # # ]: 0 : if ((rtl_mac_ocp_read(hw, 0xD006) & 0xFF00) == 0x0100)
2296 : 0 : hw->mcfg = CFG_METHOD_35;
2297 [ # # ]: 0 : else if ((rtl_mac_ocp_read(hw, 0xD006) & 0xFF00) == 0x0300)
2298 : 0 : hw->mcfg = CFG_METHOD_36;
2299 : : }
2300 : : break;
2301 : 0 : case 0x6C000000:
2302 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2303 : 0 : hw->mcfg = CFG_METHOD_37;
2304 : : } else {
2305 : 0 : hw->mcfg = CFG_METHOD_37;
2306 : 0 : hw->HwIcVerUnknown = TRUE;
2307 : : }
2308 : : break;
2309 : 0 : case 0x54800000:
2310 [ # # ]: 0 : if (ic_version_id == 0x00100000) {
2311 : 0 : hw->mcfg = CFG_METHOD_31;
2312 [ # # ]: 0 : } else if (ic_version_id == 0x00200000) {
2313 : 0 : hw->mcfg = CFG_METHOD_32;
2314 [ # # ]: 0 : } else if (ic_version_id == 0x00300000) {
2315 : 0 : hw->mcfg = CFG_METHOD_33;
2316 [ # # ]: 0 : } else if (ic_version_id == 0x00400000) {
2317 : 0 : hw->mcfg = CFG_METHOD_34;
2318 : : } else {
2319 : 0 : hw->mcfg = CFG_METHOD_34;
2320 : 0 : hw->HwIcVerUnknown = TRUE;
2321 : : }
2322 : : break;
2323 : 0 : case 0x60800000:
2324 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2325 : 0 : hw->mcfg = CFG_METHOD_48;
2326 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2327 : 0 : hw->mcfg = CFG_METHOD_49;
2328 : : } else {
2329 : 0 : hw->mcfg = CFG_METHOD_49;
2330 : 0 : hw->HwIcVerUnknown = TRUE;
2331 : : }
2332 : : break;
2333 : 0 : case 0x64000000:
2334 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2335 : 0 : hw->mcfg = CFG_METHOD_50;
2336 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2337 : 0 : hw->mcfg = CFG_METHOD_51;
2338 : : } else {
2339 : 0 : hw->mcfg = CFG_METHOD_51;
2340 : 0 : hw->HwIcVerUnknown = TRUE;
2341 : : }
2342 : : break;
2343 : 0 : case 0x68000000:
2344 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2345 : 0 : hw->mcfg = CFG_METHOD_54;
2346 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2347 : 0 : hw->mcfg = CFG_METHOD_55;
2348 : : } else {
2349 : 0 : hw->mcfg = CFG_METHOD_55;
2350 : 0 : hw->HwIcVerUnknown = TRUE;
2351 : : }
2352 : : break;
2353 : 0 : case 0x68800000:
2354 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2355 : 0 : hw->mcfg = CFG_METHOD_56;
2356 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2357 : 0 : hw->mcfg = CFG_METHOD_57;
2358 : : } else {
2359 : 0 : hw->mcfg = CFG_METHOD_57;
2360 : 0 : hw->HwIcVerUnknown = TRUE;
2361 : : }
2362 : : break;
2363 : 0 : case 0x70800000:
2364 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2365 : 0 : hw->mcfg = CFG_METHOD_58;
2366 : : } else {
2367 : 0 : hw->mcfg = CFG_METHOD_58;
2368 : 0 : hw->HwIcVerUnknown = TRUE;
2369 : : }
2370 : : break;
2371 : 0 : case 0x64800000:
2372 [ # # ]: 0 : if (ic_version_id == 0x00000000) {
2373 : 0 : hw->mcfg = CFG_METHOD_69;
2374 [ # # ]: 0 : } else if (ic_version_id == 0x100000) {
2375 : 0 : hw->mcfg = CFG_METHOD_70;
2376 [ # # ]: 0 : } else if (ic_version_id == 0x200000) {
2377 : 0 : hw->mcfg = CFG_METHOD_71;
2378 : : } else {
2379 : 0 : hw->mcfg = CFG_METHOD_71;
2380 : 0 : hw->HwIcVerUnknown = TRUE;
2381 : : }
2382 : : break;
2383 : 0 : case 0x6C800000:
2384 [ # # ]: 0 : if (ic_version_id == 0x100000) {
2385 : 0 : hw->mcfg = CFG_METHOD_91;
2386 : : } else {
2387 : 0 : hw->mcfg = CFG_METHOD_91;
2388 : 0 : hw->HwIcVerUnknown = TRUE;
2389 : : }
2390 : : break;
2391 : 0 : default:
2392 : 0 : PMD_INIT_LOG(NOTICE, "unknown chip version (%x)", reg);
2393 : 0 : hw->mcfg = CFG_METHOD_DEFAULT;
2394 : 0 : hw->HwIcVerUnknown = TRUE;
2395 : 0 : break;
2396 : : }
2397 : :
2398 [ # # ]: 0 : if (pci_dev->id.device_id == 0x8162) {
2399 [ # # ]: 0 : if (hw->mcfg == CFG_METHOD_49)
2400 : 0 : hw->mcfg = CFG_METHOD_52;
2401 [ # # ]: 0 : else if (hw->mcfg == CFG_METHOD_51)
2402 : 0 : hw->mcfg = CFG_METHOD_53;
2403 : : }
2404 : 0 : }
2405 : :
2406 : : int
2407 : 0 : rtl_get_mac_address(struct rtl_hw *hw, struct rte_ether_addr *ea)
2408 : : {
2409 : : u8 mac_addr[RTE_ETHER_ADDR_LEN] = {0};
2410 : :
2411 [ # # ]: 0 : if (rtl_is_8125(hw)) {
2412 : 0 : *(u32 *)&mac_addr[0] = RTL_R32(hw, BACKUP_ADDR0_8125);
2413 : 0 : *(u16 *)&mac_addr[4] = RTL_R16(hw, BACKUP_ADDR1_8125);
2414 : : } else {
2415 : 0 : *(u32 *)&mac_addr[0] = rtl_eri_read(hw, 0xE0, 4, ERIAR_ExGMAC);
2416 : 0 : *(u16 *)&mac_addr[4] = rtl_eri_read(hw, 0xE4, 2, ERIAR_ExGMAC);
2417 : : }
2418 : :
2419 : : rte_ether_addr_copy((struct rte_ether_addr *)mac_addr, ea);
2420 : :
2421 : 0 : return 0;
2422 : : }
2423 : :
2424 : : /* Puts an ethernet address into a receive address register. */
2425 : : void
2426 : 0 : rtl_rar_set(struct rtl_hw *hw, uint8_t *addr)
2427 : : {
2428 : : uint32_t rar_low = 0;
2429 : : uint32_t rar_high = 0;
2430 : :
2431 : 0 : rar_low = ((uint32_t)addr[0] | ((uint32_t)addr[1] << 8) |
2432 : 0 : ((uint32_t)addr[2] << 16) | ((uint32_t)addr[3] << 24));
2433 : :
2434 : 0 : rar_high = ((uint32_t)addr[4] | ((uint32_t)addr[5] << 8));
2435 : :
2436 : 0 : rtl_enable_cfg9346_write(hw);
2437 : :
2438 : 0 : RTL_W32(hw, MAC0, rar_low);
2439 : 0 : RTL_W32(hw, MAC4, rar_high);
2440 : :
2441 : 0 : rtl_disable_cfg9346_write(hw);
2442 : 0 : }
2443 : :
2444 : : void
2445 : 0 : rtl_get_tally_stats(struct rtl_hw *hw, struct rte_eth_stats *rte_stats)
2446 : : {
2447 : : struct rtl_counters *counters;
2448 : : uint64_t paddr;
2449 : : u32 cmd;
2450 : : u32 wait_cnt;
2451 : :
2452 : 0 : counters = hw->tally_vaddr;
2453 : 0 : paddr = hw->tally_paddr;
2454 [ # # ]: 0 : if (!counters)
2455 : : return;
2456 : :
2457 : 0 : RTL_W32(hw, CounterAddrHigh, (u64)paddr >> 32);
2458 : 0 : cmd = (u64)paddr & DMA_BIT_MASK(32);
2459 : 0 : RTL_W32(hw, CounterAddrLow, cmd);
2460 : 0 : RTL_W32(hw, CounterAddrLow, cmd | CounterDump);
2461 : :
2462 : : wait_cnt = 0;
2463 [ # # ]: 0 : while (RTL_R32(hw, CounterAddrLow) & CounterDump) {
2464 : 0 : rte_delay_us(10);
2465 : :
2466 : 0 : wait_cnt++;
2467 [ # # ]: 0 : if (wait_cnt > 20)
2468 : : break;
2469 : : }
2470 : :
2471 : : /* RX errors */
2472 : 0 : rte_stats->imissed = rte_le_to_cpu_64(counters->rx_missed);
2473 : 0 : rte_stats->ierrors = rte_le_to_cpu_64(counters->rx_errors);
2474 : :
2475 : : /* TX errors */
2476 : 0 : rte_stats->oerrors = rte_le_to_cpu_64(counters->tx_errors);
2477 : :
2478 : 0 : rte_stats->ipackets = rte_le_to_cpu_64(counters->rx_packets);
2479 : 0 : rte_stats->opackets = rte_le_to_cpu_64(counters->tx_packets);
2480 : : }
2481 : :
2482 : : void
2483 : 0 : rtl_clear_tally_stats(struct rtl_hw *hw)
2484 : : {
2485 [ # # ]: 0 : if (!hw->tally_paddr)
2486 : : return;
2487 : :
2488 : 0 : RTL_W32(hw, CounterAddrHigh, (u64)hw->tally_paddr >> 32);
2489 : 0 : RTL_W32(hw, CounterAddrLow,
2490 : : ((u64)hw->tally_paddr & (DMA_BIT_MASK(32))) | CounterReset);
2491 : : }
2492 : :
2493 : : int
2494 : 0 : rtl_tally_init(struct rte_eth_dev *dev)
2495 : : {
2496 : 0 : struct rtl_adapter *adapter = RTL_DEV_PRIVATE(dev);
2497 : 0 : struct rtl_hw *hw = &adapter->hw;
2498 : : const struct rte_memzone *mz;
2499 : :
2500 : 0 : mz = rte_eth_dma_zone_reserve(dev, "tally_counters", 0,
2501 : 0 : sizeof(struct rtl_counters), 64, rte_socket_id());
2502 [ # # ]: 0 : if (mz == NULL)
2503 : : return -ENOMEM;
2504 : :
2505 : 0 : hw->tally_vaddr = mz->addr;
2506 : 0 : hw->tally_paddr = mz->iova;
2507 : :
2508 : : /* Fill tally addrs */
2509 : 0 : RTL_W32(hw, CounterAddrHigh, (u64)hw->tally_paddr >> 32);
2510 : 0 : RTL_W32(hw, CounterAddrLow, (u64)hw->tally_paddr & (DMA_BIT_MASK(32)));
2511 : :
2512 : : /* Reset the hw statistics */
2513 : 0 : rtl_clear_tally_stats(hw);
2514 : :
2515 : 0 : return 0;
2516 : : }
2517 : :
2518 : : void
2519 : 0 : rtl_tally_free(struct rte_eth_dev *dev)
2520 : : {
2521 : 0 : rte_eth_dma_zone_free(dev, "tally_counters", 0);
2522 : 0 : }
2523 : :
2524 : : bool
2525 : 0 : rtl_is_8125(struct rtl_hw *hw)
2526 : : {
2527 : 0 : return hw->mcfg >= CFG_METHOD_48;
2528 : : }
2529 : :
2530 : : u64
2531 : 0 : rtl_get_hw_mcu_patch_code_ver(struct rtl_hw *hw)
2532 : : {
2533 : : u64 ver;
2534 : : int i;
2535 : :
2536 : : /* Switch to page 2 */
2537 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 2);
2538 : :
2539 : : ver = 0;
2540 [ # # ]: 0 : for (i = 0; i < 8; i += 2) {
2541 : 0 : ver <<= 16;
2542 : 0 : ver |= rtl_mac_ocp_read(hw, 0xF9F8 + i);
2543 : : }
2544 : :
2545 : : /* Switch back to page 0 */
2546 : 0 : rtl_switch_mac_mcu_ram_code_page(hw, 0);
2547 : :
2548 : 0 : return ver;
2549 : : }
2550 : :
2551 : : u64
2552 : 0 : rtl_get_bin_mcu_patch_code_ver(const u16 *entry, u16 entry_cnt)
2553 : : {
2554 : : u64 ver;
2555 : : int i;
2556 : :
2557 [ # # # # ]: 0 : if (!entry || entry_cnt == 0 || entry_cnt < 4)
2558 : : return 0;
2559 : :
2560 : : ver = 0;
2561 [ # # ]: 0 : for (i = 0; i < 4; i++) {
2562 : 0 : ver <<= 16;
2563 : 0 : ver |= entry[entry_cnt - 4 + i];
2564 : : }
2565 : :
2566 : : return ver;
2567 : : }
|
