Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #include <stdio.h>
6 : : #include <stdlib.h>
7 : : #include <string.h>
8 : : #include <errno.h>
9 : : #include <stdint.h>
10 : : #include <stdarg.h>
11 : : #include <unistd.h>
12 : : #include <inttypes.h>
13 : : #include <sys/queue.h>
14 : :
15 : : #include <eal_export.h>
16 : : #include <rte_string_fns.h>
17 : : #include <rte_memzone.h>
18 : : #include <rte_mbuf.h>
19 : : #include <rte_malloc.h>
20 : : #include <rte_ether.h>
21 : : #include <ethdev_driver.h>
22 : : #include <rte_tcp.h>
23 : : #include <rte_sctp.h>
24 : : #include <rte_udp.h>
25 : : #include <rte_ip.h>
26 : : #include <rte_net.h>
27 : : #include <rte_vect.h>
28 : : #include <rte_vxlan.h>
29 : : #include <rte_gtp.h>
30 : : #include <rte_geneve.h>
31 : :
32 : : #include "iavf.h"
33 : : #include "iavf_rxtx.h"
34 : : #include "iavf_ipsec_crypto.h"
35 : : #include "rte_pmd_iavf.h"
36 : :
37 : : #define GRE_CHECKSUM_PRESENT 0x8000
38 : : #define GRE_KEY_PRESENT 0x2000
39 : : #define GRE_SEQUENCE_PRESENT 0x1000
40 : : #define GRE_EXT_LEN 4
41 : : #define GRE_SUPPORTED_FIELDS (GRE_CHECKSUM_PRESENT | GRE_KEY_PRESENT |\
42 : : GRE_SEQUENCE_PRESENT)
43 : :
44 : : #ifndef IPPROTO_IPIP
45 : : #define IPPROTO_IPIP 4
46 : : #endif
47 : : #ifndef IPPROTO_GRE
48 : : #define IPPROTO_GRE 47
49 : : #endif
50 : :
51 : : static uint16_t vxlan_gpe_udp_port = RTE_VXLAN_GPE_DEFAULT_PORT;
52 : : static uint16_t geneve_udp_port = RTE_GENEVE_DEFAULT_PORT;
53 : :
54 : : struct simple_gre_hdr {
55 : : uint16_t flags;
56 : : uint16_t proto;
57 : : };
58 : :
59 : : /* structure that caches offload info for the current packet */
60 : : struct offload_info {
61 : : uint16_t ethertype;
62 : : uint8_t gso_enable;
63 : : uint16_t l2_len;
64 : : uint16_t l3_len;
65 : : uint16_t l4_len;
66 : : uint8_t l4_proto;
67 : : uint8_t is_tunnel;
68 : : uint16_t outer_ethertype;
69 : : uint16_t outer_l2_len;
70 : : uint16_t outer_l3_len;
71 : : uint8_t outer_l4_proto;
72 : : uint16_t tso_segsz;
73 : : uint16_t tunnel_tso_segsz;
74 : : uint32_t pkt_len;
75 : : };
76 : :
77 : : /* Offset of mbuf dynamic field for protocol extraction's metadata */
78 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynfield_proto_xtr_metadata_offs, 20.11)
79 : : int rte_pmd_ifd_dynfield_proto_xtr_metadata_offs = -1;
80 : :
81 : : /* Mask of mbuf dynamic flags for protocol extraction's type */
82 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_vlan_mask, 20.11)
83 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_vlan_mask;
84 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask, 20.11)
85 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask;
86 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask, 20.11)
87 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask;
88 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask, 20.11)
89 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask;
90 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_tcp_mask, 20.11)
91 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_tcp_mask;
92 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask, 20.11)
93 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask;
94 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask, 21.11)
95 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask;
96 : :
97 : : uint8_t
98 : 0 : iavf_proto_xtr_type_to_rxdid(uint8_t flex_type)
99 : : {
100 : : static uint8_t rxdid_map[] = {
101 : : [IAVF_PROTO_XTR_NONE] = IAVF_RXDID_COMMS_OVS_1,
102 : : [IAVF_PROTO_XTR_VLAN] = IAVF_RXDID_COMMS_AUX_VLAN,
103 : : [IAVF_PROTO_XTR_IPV4] = IAVF_RXDID_COMMS_AUX_IPV4,
104 : : [IAVF_PROTO_XTR_IPV6] = IAVF_RXDID_COMMS_AUX_IPV6,
105 : : [IAVF_PROTO_XTR_IPV6_FLOW] = IAVF_RXDID_COMMS_AUX_IPV6_FLOW,
106 : : [IAVF_PROTO_XTR_TCP] = IAVF_RXDID_COMMS_AUX_TCP,
107 : : [IAVF_PROTO_XTR_IP_OFFSET] = IAVF_RXDID_COMMS_AUX_IP_OFFSET,
108 : : [IAVF_PROTO_XTR_IPSEC_CRYPTO_SAID] =
109 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO,
110 : : };
111 : :
112 : : return flex_type < RTE_DIM(rxdid_map) ?
113 [ # # ]: 0 : rxdid_map[flex_type] : IAVF_RXDID_COMMS_OVS_1;
114 : : }
115 : :
116 : : static int
117 : 0 : iavf_monitor_callback(const uint64_t value,
118 : : const uint64_t arg[RTE_POWER_MONITOR_OPAQUE_SZ] __rte_unused)
119 : : {
120 : : const uint64_t m = rte_cpu_to_le_64(1 << IAVF_RX_DESC_STATUS_DD_SHIFT);
121 : : /*
122 : : * we expect the DD bit to be set to 1 if this descriptor was already
123 : : * written to.
124 : : */
125 [ # # ]: 0 : return (value & m) == m ? -1 : 0;
126 : : }
127 : :
128 : : int
129 : 0 : iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc)
130 : : {
131 : : struct ci_rx_queue *rxq = rx_queue;
132 : : volatile union ci_rx_desc *rxdp;
133 : : uint16_t desc;
134 : :
135 : 0 : desc = rxq->rx_tail;
136 : 0 : rxdp = &rxq->rx_ring[desc];
137 : : /* watch for changes in status bit */
138 : 0 : pmc->addr = &rxdp->wb.qword1.status_error_len;
139 : :
140 : : /* comparison callback */
141 : 0 : pmc->fn = iavf_monitor_callback;
142 : :
143 : : /* registers are 64-bit */
144 : 0 : pmc->size = sizeof(uint64_t);
145 : :
146 : 0 : return 0;
147 : : }
148 : :
149 : : static inline int
150 : : check_rx_thresh(uint16_t nb_desc, uint16_t thresh)
151 : : {
152 : : /* The following constraints must be satisfied:
153 : : * thresh < rxq->nb_rx_desc
154 : : */
155 : 0 : if (thresh >= nb_desc) {
156 : 0 : PMD_INIT_LOG(ERR, "rx_free_thresh (%u) must be less than %u",
157 : : thresh, nb_desc);
158 : : return -EINVAL;
159 : : }
160 : : return 0;
161 : : }
162 : :
163 : : static inline int
164 : 0 : check_tx_thresh(uint16_t nb_desc, uint16_t tx_rs_thresh,
165 : : uint16_t tx_free_thresh)
166 : : {
167 : : /* TX descriptors will have their RS bit set after tx_rs_thresh
168 : : * descriptors have been used. The TX descriptor ring will be cleaned
169 : : * after tx_free_thresh descriptors are used or if the number of
170 : : * descriptors required to transmit a packet is greater than the
171 : : * number of free TX descriptors.
172 : : *
173 : : * The following constraints must be satisfied:
174 : : * - tx_rs_thresh must be less than the size of the ring minus 2.
175 : : * - tx_free_thresh must be less than the size of the ring minus 3.
176 : : * - tx_rs_thresh must be less than or equal to tx_free_thresh.
177 : : * - tx_rs_thresh must be a divisor of the ring size.
178 : : *
179 : : * One descriptor in the TX ring is used as a sentinel to avoid a H/W
180 : : * race condition, hence the maximum threshold constraints. When set
181 : : * to zero use default values.
182 : : */
183 [ # # ]: 0 : if (tx_rs_thresh >= (nb_desc - 2)) {
184 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be less than the "
185 : : "number of TX descriptors (%u) minus 2",
186 : : tx_rs_thresh, nb_desc);
187 : 0 : return -EINVAL;
188 : : }
189 [ # # ]: 0 : if (tx_free_thresh >= (nb_desc - 3)) {
190 : 0 : PMD_INIT_LOG(ERR, "tx_free_thresh (%u) must be less than the "
191 : : "number of TX descriptors (%u) minus 3.",
192 : : tx_free_thresh, nb_desc);
193 : 0 : return -EINVAL;
194 : : }
195 [ # # ]: 0 : if (tx_rs_thresh > tx_free_thresh) {
196 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be less than or "
197 : : "equal to tx_free_thresh (%u).",
198 : : tx_rs_thresh, tx_free_thresh);
199 : 0 : return -EINVAL;
200 : : }
201 [ # # ]: 0 : if ((nb_desc % tx_rs_thresh) != 0) {
202 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be a divisor of the "
203 : : "number of TX descriptors (%u).",
204 : : tx_rs_thresh, nb_desc);
205 : 0 : return -EINVAL;
206 : : }
207 : :
208 : : return 0;
209 : : }
210 : :
211 : : static inline bool
212 : 0 : check_tx_vec_allow(struct ci_tx_queue *txq)
213 : : {
214 [ # # ]: 0 : if (!(txq->offloads & IAVF_TX_NO_VECTOR_FLAGS) &&
215 [ # # # # ]: 0 : txq->tx_rs_thresh >= IAVF_VPMD_TX_BURST &&
216 : : txq->tx_rs_thresh <= IAVF_VPMD_TX_MAX_FREE_BUF) {
217 : 0 : PMD_INIT_LOG(DEBUG, "Vector tx can be enabled on this txq.");
218 : 0 : return true;
219 : : }
220 : 0 : PMD_INIT_LOG(DEBUG, "Vector Tx cannot be enabled on this txq.");
221 : 0 : return false;
222 : : }
223 : :
224 : : static inline bool
225 : 0 : check_rx_bulk_allow(struct ci_rx_queue *rxq)
226 : : {
227 : : int ret = true;
228 : :
229 [ # # ]: 0 : if (!(rxq->rx_free_thresh >= IAVF_RX_MAX_BURST)) {
230 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
231 : : "rxq->rx_free_thresh=%d, "
232 : : "IAVF_RX_MAX_BURST=%d",
233 : : rxq->rx_free_thresh, IAVF_RX_MAX_BURST);
234 : : ret = false;
235 [ # # ]: 0 : } else if (rxq->nb_rx_desc % rxq->rx_free_thresh != 0) {
236 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
237 : : "rxq->nb_rx_desc=%d, "
238 : : "rxq->rx_free_thresh=%d",
239 : : rxq->nb_rx_desc, rxq->rx_free_thresh);
240 : : ret = false;
241 : : }
242 : 0 : return ret;
243 : : }
244 : :
245 : : static inline void
246 : 0 : reset_rx_queue(struct ci_rx_queue *rxq)
247 : : {
248 : : uint16_t len;
249 : : uint32_t i;
250 : :
251 [ # # ]: 0 : if (!rxq)
252 : : return;
253 : :
254 : 0 : len = rxq->nb_rx_desc + IAVF_RX_MAX_BURST;
255 : :
256 [ # # ]: 0 : for (i = 0; i < len * sizeof(union ci_rx_desc); i++)
257 : 0 : ((volatile char *)rxq->rx_ring)[i] = 0;
258 : :
259 : 0 : memset(&rxq->fake_mbuf, 0x0, sizeof(rxq->fake_mbuf));
260 : :
261 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i++)
262 : 0 : rxq->sw_ring[rxq->nb_rx_desc + i].mbuf = &rxq->fake_mbuf;
263 : :
264 : : /* for rx bulk */
265 : 0 : rxq->rx_nb_avail = 0;
266 : 0 : rxq->rx_next_avail = 0;
267 : 0 : rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
268 : :
269 : 0 : rxq->rx_tail = 0;
270 : 0 : rxq->nb_rx_hold = 0;
271 : :
272 : 0 : rte_pktmbuf_free(rxq->pkt_first_seg);
273 : :
274 : 0 : rxq->pkt_first_seg = NULL;
275 : 0 : rxq->pkt_last_seg = NULL;
276 : 0 : rxq->rxrearm_nb = 0;
277 : 0 : rxq->rxrearm_start = 0;
278 : : }
279 : :
280 : : static inline void
281 : 0 : reset_tx_queue(struct ci_tx_queue *txq)
282 : : {
283 : : struct ci_tx_entry *txe;
284 : : uint32_t i, size;
285 : : uint16_t prev;
286 : :
287 [ # # ]: 0 : if (!txq) {
288 : 0 : PMD_DRV_LOG(DEBUG, "Pointer to txq is NULL");
289 : 0 : return;
290 : : }
291 : :
292 : 0 : txe = txq->sw_ring;
293 : 0 : size = sizeof(struct iavf_tx_desc) * txq->nb_tx_desc;
294 [ # # ]: 0 : for (i = 0; i < size; i++)
295 : 0 : ((volatile char *)txq->iavf_tx_ring)[i] = 0;
296 : :
297 : 0 : prev = (uint16_t)(txq->nb_tx_desc - 1);
298 [ # # ]: 0 : for (i = 0; i < txq->nb_tx_desc; i++) {
299 : 0 : txq->iavf_tx_ring[i].cmd_type_offset_bsz =
300 : : rte_cpu_to_le_64(IAVF_TX_DESC_DTYPE_DESC_DONE);
301 : 0 : txe[i].mbuf = NULL;
302 : 0 : txe[i].last_id = i;
303 : 0 : txe[prev].next_id = i;
304 : : prev = i;
305 : : }
306 : :
307 : 0 : txq->tx_tail = 0;
308 : 0 : txq->nb_tx_used = 0;
309 : :
310 : 0 : txq->last_desc_cleaned = txq->nb_tx_desc - 1;
311 : 0 : txq->nb_tx_free = txq->nb_tx_desc - 1;
312 : :
313 : 0 : txq->tx_next_dd = txq->tx_rs_thresh - 1;
314 : 0 : txq->tx_next_rs = txq->tx_rs_thresh - 1;
315 : : }
316 : :
317 : : static int
318 : 0 : alloc_rxq_mbufs(struct ci_rx_queue *rxq)
319 : : {
320 : : volatile union ci_rx_desc *rxd;
321 : : struct rte_mbuf *mbuf = NULL;
322 : : uint64_t dma_addr;
323 : : uint16_t i, j;
324 : :
325 [ # # ]: 0 : for (i = 0; i < rxq->nb_rx_desc; i++) {
326 : 0 : mbuf = rte_mbuf_raw_alloc(rxq->mp);
327 [ # # ]: 0 : if (unlikely(!mbuf)) {
328 [ # # ]: 0 : for (j = 0; j < i; j++) {
329 [ # # ]: 0 : rte_pktmbuf_free_seg(rxq->sw_ring[j].mbuf);
330 : 0 : rxq->sw_ring[j].mbuf = NULL;
331 : : }
332 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate mbuf for RX");
333 : 0 : return -ENOMEM;
334 : : }
335 : :
336 : : rte_mbuf_refcnt_set(mbuf, 1);
337 : 0 : mbuf->next = NULL;
338 : 0 : mbuf->data_off = RTE_PKTMBUF_HEADROOM;
339 : 0 : mbuf->nb_segs = 1;
340 : 0 : mbuf->port = rxq->port_id;
341 : :
342 : : dma_addr =
343 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(mbuf));
344 : :
345 : 0 : rxd = &rxq->rx_ring[i];
346 : 0 : rxd->read.pkt_addr = dma_addr;
347 : 0 : rxd->read.hdr_addr = 0;
348 : 0 : rxd->read.rsvd1 = 0;
349 : 0 : rxd->read.rsvd2 = 0;
350 : :
351 : 0 : rxq->sw_ring[i].mbuf = mbuf;
352 : : }
353 : :
354 : : return 0;
355 : : }
356 : :
357 : : static inline void
358 : 0 : release_rxq_mbufs(struct ci_rx_queue *rxq)
359 : : {
360 : : uint16_t i;
361 : :
362 [ # # ]: 0 : if (!rxq->sw_ring)
363 : : return;
364 : :
365 [ # # ]: 0 : for (i = 0; i < rxq->nb_rx_desc; i++) {
366 [ # # ]: 0 : if (rxq->sw_ring[i].mbuf) {
367 : : rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
368 : 0 : rxq->sw_ring[i].mbuf = NULL;
369 : : }
370 : : }
371 : :
372 : : /* for rx bulk */
373 [ # # ]: 0 : if (rxq->rx_nb_avail == 0)
374 : : return;
375 [ # # ]: 0 : for (i = 0; i < rxq->rx_nb_avail; i++) {
376 : : struct rte_mbuf *mbuf;
377 : :
378 : 0 : mbuf = rxq->rx_stage[rxq->rx_next_avail + i];
379 : : rte_pktmbuf_free_seg(mbuf);
380 : : }
381 : 0 : rxq->rx_nb_avail = 0;
382 : : }
383 : :
384 : : static const
385 : : struct iavf_rxq_ops iavf_rxq_release_mbufs_ops[] = {
386 : : [IAVF_REL_MBUFS_DEFAULT].release_mbufs = release_rxq_mbufs,
387 : : #ifdef RTE_ARCH_X86
388 : : [IAVF_REL_MBUFS_SSE_VEC].release_mbufs = iavf_rx_queue_release_mbufs_sse,
389 : : #endif
390 : : #ifdef RTE_ARCH_ARM64
391 : : [IAVF_REL_MBUFS_NEON_VEC].release_mbufs = iavf_rx_queue_release_mbufs_neon,
392 : : #endif
393 : : };
394 : :
395 : : static inline void
396 : 0 : iavf_rxd_to_pkt_fields_by_comms_ovs(__rte_unused struct ci_rx_queue *rxq,
397 : : struct rte_mbuf *mb,
398 : : volatile union ci_rx_flex_desc *rxdp)
399 : : {
400 : : volatile struct iavf_32b_rx_flex_desc_comms_ovs *desc =
401 : : (volatile struct iavf_32b_rx_flex_desc_comms_ovs *)rxdp;
402 : : uint16_t stat_err;
403 : :
404 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
405 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
406 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
407 : : }
408 : :
409 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
410 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
411 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
412 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
413 : : }
414 : 0 : }
415 : :
416 : : static inline void
417 : 0 : iavf_rxd_to_pkt_fields_by_comms_aux_v1(struct ci_rx_queue *rxq,
418 : : struct rte_mbuf *mb,
419 : : volatile union ci_rx_flex_desc *rxdp)
420 : : {
421 : : volatile struct iavf_32b_rx_flex_desc_comms *desc =
422 : : (volatile struct iavf_32b_rx_flex_desc_comms *)rxdp;
423 : : uint16_t stat_err;
424 : :
425 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
426 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
427 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
428 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
429 : : }
430 : :
431 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
432 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
433 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
434 : : }
435 : :
436 [ # # ]: 0 : if (rxq->xtr_ol_flag) {
437 : : uint32_t metadata = 0;
438 : :
439 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error1);
440 : :
441 [ # # ]: 0 : if (stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S))
442 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux0);
443 : :
444 [ # # ]: 0 : if (stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S))
445 : 0 : metadata |=
446 : 0 : rte_le_to_cpu_16(desc->flex_ts.flex.aux1) << 16;
447 : :
448 [ # # ]: 0 : if (metadata) {
449 : 0 : mb->ol_flags |= rxq->xtr_ol_flag;
450 : :
451 : 0 : *RTE_PMD_IFD_DYNF_PROTO_XTR_METADATA(mb) = metadata;
452 : : }
453 : : }
454 : 0 : }
455 : :
456 : : static inline void
457 : 0 : iavf_rxd_to_pkt_fields_by_comms_aux_v2(struct ci_rx_queue *rxq,
458 : : struct rte_mbuf *mb,
459 : : volatile union ci_rx_flex_desc *rxdp)
460 : : {
461 : : volatile struct iavf_32b_rx_flex_desc_comms *desc =
462 : : (volatile struct iavf_32b_rx_flex_desc_comms *)rxdp;
463 : : uint16_t stat_err;
464 : :
465 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
466 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
467 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
468 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
469 : : }
470 : :
471 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
472 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
473 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
474 : : }
475 : :
476 [ # # ]: 0 : if (rxq->xtr_ol_flag) {
477 : : uint32_t metadata = 0;
478 : :
479 [ # # ]: 0 : if (desc->flex_ts.flex.aux0 != 0xFFFF)
480 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux0);
481 [ # # ]: 0 : else if (desc->flex_ts.flex.aux1 != 0xFFFF)
482 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux1);
483 : :
484 [ # # ]: 0 : if (metadata) {
485 : 0 : mb->ol_flags |= rxq->xtr_ol_flag;
486 : :
487 : 0 : *RTE_PMD_IFD_DYNF_PROTO_XTR_METADATA(mb) = metadata;
488 : : }
489 : : }
490 : 0 : }
491 : :
492 : : static const
493 : : iavf_rxd_to_pkt_fields_t rxd_to_pkt_fields_ops[IAVF_RXDID_LAST + 1] = {
494 : : [IAVF_RXDID_LEGACY_0] = iavf_rxd_to_pkt_fields_by_comms_ovs,
495 : : [IAVF_RXDID_LEGACY_1] = iavf_rxd_to_pkt_fields_by_comms_ovs,
496 : : [IAVF_RXDID_COMMS_AUX_VLAN] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
497 : : [IAVF_RXDID_COMMS_AUX_IPV4] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
498 : : [IAVF_RXDID_COMMS_AUX_IPV6] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
499 : : [IAVF_RXDID_COMMS_AUX_IPV6_FLOW] =
500 : : iavf_rxd_to_pkt_fields_by_comms_aux_v1,
501 : : [IAVF_RXDID_COMMS_AUX_TCP] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
502 : : [IAVF_RXDID_COMMS_AUX_IP_OFFSET] =
503 : : iavf_rxd_to_pkt_fields_by_comms_aux_v2,
504 : : [IAVF_RXDID_COMMS_IPSEC_CRYPTO] =
505 : : iavf_rxd_to_pkt_fields_by_comms_aux_v2,
506 : : [IAVF_RXDID_COMMS_OVS_1] = iavf_rxd_to_pkt_fields_by_comms_ovs,
507 : : };
508 : :
509 : : static void
510 : 0 : iavf_select_rxd_to_pkt_fields_handler(struct ci_rx_queue *rxq, uint32_t rxdid)
511 : : {
512 : 0 : rxq->rxdid = rxdid;
513 : :
514 [ # # # # : 0 : switch (rxdid) {
# # # #
# ]
515 : 0 : case IAVF_RXDID_COMMS_AUX_VLAN:
516 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_vlan_mask;
517 : 0 : break;
518 : 0 : case IAVF_RXDID_COMMS_AUX_IPV4:
519 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask;
520 : 0 : break;
521 : 0 : case IAVF_RXDID_COMMS_AUX_IPV6:
522 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask;
523 : 0 : break;
524 : 0 : case IAVF_RXDID_COMMS_AUX_IPV6_FLOW:
525 : 0 : rxq->xtr_ol_flag =
526 : : rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask;
527 : 0 : break;
528 : 0 : case IAVF_RXDID_COMMS_AUX_TCP:
529 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_tcp_mask;
530 : 0 : break;
531 : 0 : case IAVF_RXDID_COMMS_AUX_IP_OFFSET:
532 : 0 : rxq->xtr_ol_flag =
533 : : rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask;
534 : 0 : break;
535 : 0 : case IAVF_RXDID_COMMS_IPSEC_CRYPTO:
536 : 0 : rxq->xtr_ol_flag =
537 : : rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask;
538 : 0 : break;
539 : : case IAVF_RXDID_COMMS_OVS_1:
540 : : case IAVF_RXDID_LEGACY_0:
541 : : case IAVF_RXDID_LEGACY_1:
542 : : break;
543 : 0 : default:
544 : : /* update this according to the RXDID for FLEX_DESC_NONE */
545 : 0 : rxq->rxdid = IAVF_RXDID_COMMS_OVS_1;
546 : 0 : break;
547 : : }
548 : :
549 [ # # ]: 0 : if (!rte_pmd_ifd_dynf_proto_xtr_metadata_avail())
550 : 0 : rxq->xtr_ol_flag = 0;
551 : 0 : }
552 : :
553 : : int
554 : 0 : iavf_dev_rx_queue_setup(struct rte_eth_dev *dev, uint16_t queue_idx,
555 : : uint16_t nb_desc, unsigned int socket_id,
556 : : const struct rte_eth_rxconf *rx_conf,
557 : : struct rte_mempool *mp)
558 : : {
559 : 0 : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
560 : : struct iavf_adapter *ad =
561 : : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
562 : : struct iavf_info *vf =
563 : : IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
564 : 0 : struct iavf_vsi *vsi = &vf->vsi;
565 : : struct ci_rx_queue *rxq;
566 : : const struct rte_memzone *mz;
567 : : uint32_t ring_size;
568 : : uint8_t proto_xtr;
569 : : uint16_t len;
570 : : uint16_t rx_free_thresh;
571 : : uint64_t offloads;
572 : :
573 : 0 : PMD_INIT_FUNC_TRACE();
574 : :
575 [ # # ]: 0 : if (ad->closed)
576 : : return -EIO;
577 : :
578 : 0 : offloads = rx_conf->offloads | dev->data->dev_conf.rxmode.offloads;
579 : :
580 [ # # ]: 0 : if (nb_desc % IAVF_ALIGN_RING_DESC != 0 ||
581 [ # # ]: 0 : nb_desc > IAVF_MAX_RING_DESC ||
582 : : nb_desc < IAVF_MIN_RING_DESC) {
583 : 0 : PMD_INIT_LOG(ERR, "Number (%u) of receive descriptors is "
584 : : "invalid", nb_desc);
585 : 0 : return -EINVAL;
586 : : }
587 : :
588 : : /* Check free threshold */
589 [ # # ]: 0 : rx_free_thresh = (rx_conf->rx_free_thresh == 0) ?
590 : : IAVF_DEFAULT_RX_FREE_THRESH :
591 : : rx_conf->rx_free_thresh;
592 [ # # ]: 0 : if (check_rx_thresh(nb_desc, rx_free_thresh) != 0)
593 : 0 : return -EINVAL;
594 : :
595 : : /* Free memory if needed */
596 [ # # ]: 0 : if (dev->data->rx_queues[queue_idx]) {
597 : 0 : iavf_dev_rx_queue_release(dev, queue_idx);
598 : 0 : dev->data->rx_queues[queue_idx] = NULL;
599 : : }
600 : :
601 : : /* Allocate the rx queue data structure */
602 : 0 : rxq = rte_zmalloc_socket("iavf rxq",
603 : : sizeof(struct ci_rx_queue),
604 : : RTE_CACHE_LINE_SIZE,
605 : : socket_id);
606 [ # # ]: 0 : if (!rxq) {
607 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
608 : : "rx queue data structure");
609 : 0 : return -ENOMEM;
610 : : }
611 : :
612 : : /* Allocate stats */
613 : 0 : rxq->stats = rte_zmalloc_socket("iavf rxq stats",
614 : : sizeof(struct iavf_rx_queue_stats),
615 : : RTE_CACHE_LINE_SIZE,
616 : : socket_id);
617 [ # # ]: 0 : if (!rxq->stats) {
618 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
619 : : "rx queue stats");
620 : 0 : rte_free(rxq);
621 : 0 : return -ENOMEM;
622 : : }
623 : :
624 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_RX_FLEX_DESC) {
625 [ # # ]: 0 : proto_xtr = vf->proto_xtr ? vf->proto_xtr[queue_idx] :
626 : : IAVF_PROTO_XTR_NONE;
627 : 0 : rxq->rxdid = iavf_proto_xtr_type_to_rxdid(proto_xtr);
628 : 0 : rxq->proto_xtr = proto_xtr;
629 : : } else {
630 : 0 : rxq->rxdid = IAVF_RXDID_LEGACY_1;
631 : 0 : rxq->proto_xtr = IAVF_PROTO_XTR_NONE;
632 : : }
633 : :
634 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_VLAN_V2) {
635 : : struct virtchnl_vlan_supported_caps *stripping_support =
636 : : &vf->vlan_v2_caps.offloads.stripping_support;
637 : : uint32_t stripping_cap;
638 : :
639 [ # # ]: 0 : if (stripping_support->outer)
640 : : stripping_cap = stripping_support->outer;
641 : : else
642 : 0 : stripping_cap = stripping_support->inner;
643 : :
644 [ # # ]: 0 : if (stripping_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG1)
645 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1;
646 [ # # ]: 0 : else if (stripping_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG2_2)
647 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG2_2;
648 : : } else {
649 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1;
650 : : }
651 : :
652 : 0 : iavf_select_rxd_to_pkt_fields_handler(rxq, rxq->rxdid);
653 : :
654 : 0 : rxq->mp = mp;
655 : 0 : rxq->nb_rx_desc = nb_desc;
656 : 0 : rxq->rx_free_thresh = rx_free_thresh;
657 : 0 : rxq->queue_id = queue_idx;
658 : 0 : rxq->port_id = dev->data->port_id;
659 : 0 : rxq->rx_deferred_start = rx_conf->rx_deferred_start;
660 : 0 : rxq->rx_hdr_len = 0;
661 : 0 : rxq->iavf_vsi = vsi;
662 : 0 : rxq->offloads = offloads;
663 : :
664 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.offloads & RTE_ETH_RX_OFFLOAD_KEEP_CRC)
665 : 0 : rxq->crc_len = RTE_ETHER_CRC_LEN;
666 : : else
667 : 0 : rxq->crc_len = 0;
668 : :
669 : 0 : len = rte_pktmbuf_data_room_size(rxq->mp) - RTE_PKTMBUF_HEADROOM;
670 : 0 : rxq->rx_buf_len = RTE_ALIGN_FLOOR(len, (1 << IAVF_RXQ_CTX_DBUFF_SHIFT));
671 : 0 : rxq->rx_buf_len = RTE_MIN(rxq->rx_buf_len, IAVF_RX_MAX_DATA_BUF_SIZE);
672 : :
673 : : /* Allocate the software ring. */
674 : 0 : len = nb_desc + IAVF_RX_MAX_BURST;
675 : 0 : rxq->sw_ring =
676 : 0 : rte_zmalloc_socket("iavf rx sw ring",
677 : : sizeof(struct rte_mbuf *) * len,
678 : : RTE_CACHE_LINE_SIZE,
679 : : socket_id);
680 [ # # ]: 0 : if (!rxq->sw_ring) {
681 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for SW ring");
682 : 0 : rte_free(rxq->stats);
683 : 0 : rte_free(rxq);
684 : 0 : return -ENOMEM;
685 : : }
686 : :
687 : : /* Allocate the maximum number of RX ring hardware descriptor with
688 : : * a little more to support bulk allocate.
689 : : */
690 : : len = IAVF_MAX_RING_DESC + IAVF_RX_MAX_BURST;
691 : : ring_size = RTE_ALIGN(len * sizeof(union ci_rx_desc),
692 : : IAVF_DMA_MEM_ALIGN);
693 : 0 : mz = rte_eth_dma_zone_reserve(dev, "rx_ring", queue_idx,
694 : : ring_size, IAVF_RING_BASE_ALIGN,
695 : : socket_id);
696 [ # # ]: 0 : if (!mz) {
697 : 0 : PMD_INIT_LOG(ERR, "Failed to reserve DMA memory for RX");
698 : 0 : rte_free(rxq->sw_ring);
699 : 0 : rte_free(rxq->stats);
700 : 0 : rte_free(rxq);
701 : 0 : return -ENOMEM;
702 : : }
703 : : /* Zero all the descriptors in the ring. */
704 : 0 : memset(mz->addr, 0, ring_size);
705 : 0 : rxq->rx_ring_phys_addr = mz->iova;
706 : 0 : rxq->rx_ring = (union ci_rx_desc *)mz->addr;
707 : :
708 : 0 : rxq->mz = mz;
709 : 0 : reset_rx_queue(rxq);
710 : 0 : rxq->q_set = true;
711 : 0 : dev->data->rx_queues[queue_idx] = rxq;
712 : 0 : rxq->qrx_tail = hw->hw_addr + IAVF_QRX_TAIL1(rxq->queue_id);
713 : 0 : rxq->rel_mbufs_type = IAVF_REL_MBUFS_DEFAULT;
714 : :
715 [ # # ]: 0 : if (check_rx_bulk_allow(rxq) == true) {
716 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
717 : : "satisfied. Rx Burst Bulk Alloc function will be "
718 : : "used on port=%d, queue=%d.",
719 : : rxq->port_id, rxq->queue_id);
720 : : } else {
721 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
722 : : "not satisfied, Scattered Rx is requested "
723 : : "on port=%d, queue=%d.",
724 : : rxq->port_id, rxq->queue_id);
725 : 0 : ad->rx_bulk_alloc_allowed = false;
726 : : }
727 : :
728 : : #if defined RTE_ARCH_X86 || defined RTE_ARCH_ARM
729 : : /* check vector conflict */
730 [ # # # # ]: 0 : if (ci_rxq_vec_capable(rxq->nb_rx_desc, rxq->rx_free_thresh) &&
731 : 0 : iavf_rxq_vec_setup(rxq)) {
732 : 0 : PMD_DRV_LOG(ERR, "Failed vector rx setup.");
733 : 0 : return -EINVAL;
734 : : }
735 : : #endif
736 : : return 0;
737 : : }
738 : :
739 : : int
740 : 0 : iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
741 : : uint16_t queue_idx,
742 : : uint16_t nb_desc,
743 : : unsigned int socket_id,
744 : : const struct rte_eth_txconf *tx_conf)
745 : : {
746 : 0 : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
747 : : struct iavf_adapter *adapter =
748 : : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
749 : : struct iavf_info *vf =
750 : : IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
751 : 0 : struct iavf_vsi *vsi = &vf->vsi;
752 : : struct ci_tx_queue *txq;
753 : : const struct rte_memzone *mz;
754 : : uint32_t ring_size;
755 : : uint16_t tx_rs_thresh, tx_free_thresh;
756 : : uint64_t offloads;
757 : :
758 : 0 : PMD_INIT_FUNC_TRACE();
759 : :
760 [ # # ]: 0 : if (adapter->closed)
761 : : return -EIO;
762 : :
763 : 0 : offloads = tx_conf->offloads | dev->data->dev_conf.txmode.offloads;
764 : :
765 [ # # ]: 0 : if (nb_desc % IAVF_ALIGN_RING_DESC != 0 ||
766 [ # # ]: 0 : nb_desc > IAVF_MAX_RING_DESC ||
767 : : nb_desc < IAVF_MIN_RING_DESC) {
768 : 0 : PMD_INIT_LOG(ERR, "Number (%u) of transmit descriptors is "
769 : : "invalid", nb_desc);
770 : 0 : return -EINVAL;
771 : : }
772 : :
773 [ # # ]: 0 : tx_rs_thresh = (uint16_t)((tx_conf->tx_rs_thresh) ?
774 : : tx_conf->tx_rs_thresh : DEFAULT_TX_RS_THRESH);
775 [ # # ]: 0 : tx_free_thresh = (uint16_t)((tx_conf->tx_free_thresh) ?
776 : : tx_conf->tx_free_thresh : DEFAULT_TX_FREE_THRESH);
777 [ # # ]: 0 : if (check_tx_thresh(nb_desc, tx_rs_thresh, tx_free_thresh) != 0)
778 : : return -EINVAL;
779 : :
780 : : /* Free memory if needed. */
781 [ # # ]: 0 : if (dev->data->tx_queues[queue_idx]) {
782 : 0 : iavf_dev_tx_queue_release(dev, queue_idx);
783 : 0 : dev->data->tx_queues[queue_idx] = NULL;
784 : : }
785 : :
786 : : /* Allocate the TX queue data structure. */
787 : 0 : txq = rte_zmalloc_socket("iavf txq",
788 : : sizeof(struct ci_tx_queue),
789 : : RTE_CACHE_LINE_SIZE,
790 : : socket_id);
791 [ # # ]: 0 : if (!txq) {
792 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
793 : : "tx queue structure");
794 : 0 : return -ENOMEM;
795 : : }
796 : :
797 [ # # ]: 0 : if (adapter->vf.vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_VLAN_V2) {
798 : : struct virtchnl_vlan_supported_caps *insertion_support =
799 : : &adapter->vf.vlan_v2_caps.offloads.insertion_support;
800 : : uint32_t insertion_cap;
801 : :
802 [ # # ]: 0 : if (insertion_support->outer)
803 : : insertion_cap = insertion_support->outer;
804 : : else
805 : 0 : insertion_cap = insertion_support->inner;
806 : :
807 [ # # ]: 0 : if (insertion_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG1) {
808 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1;
809 : 0 : PMD_INIT_LOG(DEBUG, "VLAN insertion_cap: L2TAG1");
810 [ # # ]: 0 : } else if (insertion_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG2) {
811 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2;
812 : 0 : PMD_INIT_LOG(DEBUG, "VLAN insertion_cap: L2TAG2");
813 : : }
814 : : } else {
815 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1;
816 : : }
817 : :
818 : 0 : txq->nb_tx_desc = nb_desc;
819 : 0 : txq->tx_rs_thresh = tx_rs_thresh;
820 : 0 : txq->tx_free_thresh = tx_free_thresh;
821 : 0 : txq->queue_id = queue_idx;
822 : 0 : txq->port_id = dev->data->port_id;
823 : 0 : txq->offloads = offloads;
824 : 0 : txq->tx_deferred_start = tx_conf->tx_deferred_start;
825 : 0 : txq->iavf_vsi = vsi;
826 : :
827 [ # # ]: 0 : if (iavf_ipsec_crypto_supported(adapter))
828 : 0 : txq->ipsec_crypto_pkt_md_offset =
829 : 0 : iavf_security_get_pkt_md_offset(adapter);
830 : :
831 : : /* Allocate software ring */
832 : 0 : txq->sw_ring =
833 : 0 : rte_zmalloc_socket("iavf tx sw ring",
834 : : sizeof(struct ci_tx_entry) * nb_desc,
835 : : RTE_CACHE_LINE_SIZE,
836 : : socket_id);
837 [ # # ]: 0 : if (!txq->sw_ring) {
838 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for SW TX ring");
839 : 0 : rte_free(txq);
840 : 0 : return -ENOMEM;
841 : : }
842 : :
843 : : /* Allocate TX hardware ring descriptors. */
844 : : ring_size = sizeof(struct iavf_tx_desc) * IAVF_MAX_RING_DESC;
845 : : ring_size = RTE_ALIGN(ring_size, IAVF_DMA_MEM_ALIGN);
846 : 0 : mz = rte_eth_dma_zone_reserve(dev, "iavf_tx_ring", queue_idx,
847 : : ring_size, IAVF_RING_BASE_ALIGN,
848 : : socket_id);
849 [ # # ]: 0 : if (!mz) {
850 : 0 : PMD_INIT_LOG(ERR, "Failed to reserve DMA memory for TX");
851 : 0 : rte_free(txq->sw_ring);
852 : 0 : rte_free(txq);
853 : 0 : return -ENOMEM;
854 : : }
855 : 0 : txq->tx_ring_dma = mz->iova;
856 : 0 : txq->iavf_tx_ring = (struct iavf_tx_desc *)mz->addr;
857 : :
858 : 0 : txq->mz = mz;
859 : 0 : reset_tx_queue(txq);
860 : 0 : txq->q_set = true;
861 : 0 : dev->data->tx_queues[queue_idx] = txq;
862 : 0 : txq->qtx_tail = hw->hw_addr + IAVF_QTX_TAIL1(queue_idx);
863 : :
864 [ # # ]: 0 : if (check_tx_vec_allow(txq) == false) {
865 : 0 : struct iavf_adapter *ad =
866 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
867 : 0 : ad->tx_vec_allowed = false;
868 : : }
869 : :
870 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_QOS &&
871 [ # # ]: 0 : vf->tm_conf.committed) {
872 : : int tc;
873 [ # # ]: 0 : for (tc = 0; tc < vf->qos_cap->num_elem; tc++) {
874 [ # # ]: 0 : if (txq->queue_id >= vf->qtc_map[tc].start_queue_id &&
875 : 0 : txq->queue_id < (vf->qtc_map[tc].start_queue_id +
876 [ # # ]: 0 : vf->qtc_map[tc].queue_count))
877 : : break;
878 : : }
879 [ # # ]: 0 : if (tc >= vf->qos_cap->num_elem) {
880 : 0 : PMD_INIT_LOG(ERR, "Queue TC mapping is not correct");
881 : 0 : return -EINVAL;
882 : : }
883 : 0 : txq->tc = tc;
884 : : }
885 : :
886 : : return 0;
887 : : }
888 : :
889 : : int
890 : 0 : iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id)
891 : : {
892 : 0 : struct iavf_adapter *adapter =
893 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
894 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
895 : : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
896 : : struct ci_rx_queue *rxq;
897 : : int err = 0;
898 : :
899 : 0 : PMD_DRV_FUNC_TRACE();
900 : :
901 [ # # ]: 0 : if (rx_queue_id >= dev->data->nb_rx_queues)
902 : : return -EINVAL;
903 : :
904 : 0 : rxq = dev->data->rx_queues[rx_queue_id];
905 : :
906 : 0 : err = alloc_rxq_mbufs(rxq);
907 [ # # ]: 0 : if (err) {
908 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate RX queue mbuf");
909 : 0 : return err;
910 : : }
911 : :
912 : : rte_wmb();
913 : :
914 : : /* Init the RX tail register. */
915 : 0 : IAVF_PCI_REG_WRITE(rxq->qrx_tail, rxq->nb_rx_desc - 1);
916 : 0 : IAVF_WRITE_FLUSH(hw);
917 : :
918 : : /* Ready to switch the queue on */
919 [ # # ]: 0 : if (!vf->lv_enabled)
920 : 0 : err = iavf_switch_queue(adapter, rx_queue_id, true, true);
921 : : else
922 : 0 : err = iavf_switch_queue_lv(adapter, rx_queue_id, true, true);
923 : :
924 [ # # ]: 0 : if (err) {
925 : 0 : release_rxq_mbufs(rxq);
926 : 0 : PMD_DRV_LOG(ERR, "Failed to switch RX queue %u on",
927 : : rx_queue_id);
928 : : } else {
929 : 0 : dev->data->rx_queue_state[rx_queue_id] =
930 : : RTE_ETH_QUEUE_STATE_STARTED;
931 : : }
932 : :
933 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.offloads &
934 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
935 [ # # ]: 0 : if (iavf_get_phc_time(rxq)) {
936 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
937 : 0 : return err;
938 : : }
939 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
940 : : }
941 : :
942 : : return err;
943 : : }
944 : :
945 : : int
946 : 0 : iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id)
947 : : {
948 : 0 : struct iavf_adapter *adapter =
949 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
950 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
951 : : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
952 : : struct ci_tx_queue *txq;
953 : : int err = 0;
954 : :
955 : 0 : PMD_DRV_FUNC_TRACE();
956 : :
957 [ # # ]: 0 : if (tx_queue_id >= dev->data->nb_tx_queues)
958 : : return -EINVAL;
959 : :
960 : 0 : txq = dev->data->tx_queues[tx_queue_id];
961 : :
962 : : /* Init the RX tail register. */
963 : 0 : IAVF_PCI_REG_WRITE(txq->qtx_tail, 0);
964 : 0 : IAVF_WRITE_FLUSH(hw);
965 : :
966 : : /* Ready to switch the queue on */
967 [ # # ]: 0 : if (!vf->lv_enabled)
968 : 0 : err = iavf_switch_queue(adapter, tx_queue_id, false, true);
969 : : else
970 : 0 : err = iavf_switch_queue_lv(adapter, tx_queue_id, false, true);
971 : :
972 [ # # ]: 0 : if (err)
973 : 0 : PMD_DRV_LOG(ERR, "Failed to switch TX queue %u on",
974 : : tx_queue_id);
975 : : else
976 : 0 : dev->data->tx_queue_state[tx_queue_id] =
977 : : RTE_ETH_QUEUE_STATE_STARTED;
978 : :
979 : : return err;
980 : : }
981 : :
982 : : int
983 : 0 : iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id)
984 : : {
985 : 0 : struct iavf_adapter *adapter =
986 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
987 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
988 : : struct ci_rx_queue *rxq;
989 : : int err;
990 : :
991 : 0 : PMD_DRV_FUNC_TRACE();
992 : :
993 [ # # ]: 0 : if (rx_queue_id >= dev->data->nb_rx_queues)
994 : : return -EINVAL;
995 : :
996 [ # # ]: 0 : if (!vf->lv_enabled)
997 : 0 : err = iavf_switch_queue(adapter, rx_queue_id, true, false);
998 : : else
999 : 0 : err = iavf_switch_queue_lv(adapter, rx_queue_id, true, false);
1000 : :
1001 [ # # ]: 0 : if (err) {
1002 : 0 : PMD_DRV_LOG(ERR, "Failed to switch RX queue %u off",
1003 : : rx_queue_id);
1004 : 0 : return err;
1005 : : }
1006 : :
1007 : 0 : rxq = dev->data->rx_queues[rx_queue_id];
1008 : 0 : iavf_rxq_release_mbufs_ops[rxq->rel_mbufs_type].release_mbufs(rxq);
1009 : 0 : reset_rx_queue(rxq);
1010 : 0 : dev->data->rx_queue_state[rx_queue_id] = RTE_ETH_QUEUE_STATE_STOPPED;
1011 : :
1012 : 0 : return 0;
1013 : : }
1014 : :
1015 : : int
1016 : 0 : iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id)
1017 : : {
1018 : 0 : struct iavf_adapter *adapter =
1019 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1020 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
1021 : : struct ci_tx_queue *txq;
1022 : : int err;
1023 : :
1024 : 0 : PMD_DRV_FUNC_TRACE();
1025 : :
1026 [ # # ]: 0 : if (tx_queue_id >= dev->data->nb_tx_queues)
1027 : : return -EINVAL;
1028 : :
1029 [ # # ]: 0 : if (!vf->lv_enabled)
1030 : 0 : err = iavf_switch_queue(adapter, tx_queue_id, false, false);
1031 : : else
1032 : 0 : err = iavf_switch_queue_lv(adapter, tx_queue_id, false, false);
1033 : :
1034 [ # # ]: 0 : if (err) {
1035 : 0 : PMD_DRV_LOG(ERR, "Failed to switch TX queue %u off",
1036 : : tx_queue_id);
1037 : 0 : return err;
1038 : : }
1039 : :
1040 : 0 : txq = dev->data->tx_queues[tx_queue_id];
1041 : 0 : ci_txq_release_all_mbufs(txq, txq->use_ctx);
1042 : 0 : reset_tx_queue(txq);
1043 : 0 : dev->data->tx_queue_state[tx_queue_id] = RTE_ETH_QUEUE_STATE_STOPPED;
1044 : :
1045 : 0 : return 0;
1046 : : }
1047 : :
1048 : : void
1049 : 0 : iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid)
1050 : : {
1051 : 0 : struct ci_rx_queue *q = dev->data->rx_queues[qid];
1052 : :
1053 [ # # ]: 0 : if (!q)
1054 : : return;
1055 : :
1056 : 0 : iavf_rxq_release_mbufs_ops[q->rel_mbufs_type].release_mbufs(q);
1057 : 0 : rte_free(q->sw_ring);
1058 : 0 : rte_memzone_free(q->mz);
1059 : 0 : rte_free(q->stats);
1060 : 0 : rte_free(q);
1061 : : }
1062 : :
1063 : : void
1064 : 0 : iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid)
1065 : : {
1066 : 0 : struct ci_tx_queue *q = dev->data->tx_queues[qid];
1067 : :
1068 [ # # ]: 0 : if (!q)
1069 : : return;
1070 : :
1071 : 0 : ci_txq_release_all_mbufs(q, q->use_ctx);
1072 : 0 : rte_free(q->sw_ring);
1073 : 0 : rte_memzone_free(q->mz);
1074 : 0 : rte_free(q);
1075 : : }
1076 : :
1077 : : static void
1078 : 0 : iavf_reset_queues(struct rte_eth_dev *dev)
1079 : : {
1080 : : struct ci_rx_queue *rxq;
1081 : : struct ci_tx_queue *txq;
1082 : : int i;
1083 : :
1084 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
1085 : 0 : txq = dev->data->tx_queues[i];
1086 [ # # ]: 0 : if (!txq)
1087 : 0 : continue;
1088 : 0 : ci_txq_release_all_mbufs(txq, txq->use_ctx);
1089 : 0 : reset_tx_queue(txq);
1090 : 0 : dev->data->tx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
1091 : : }
1092 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1093 : 0 : rxq = dev->data->rx_queues[i];
1094 [ # # ]: 0 : if (!rxq)
1095 : 0 : continue;
1096 : 0 : iavf_rxq_release_mbufs_ops[rxq->rel_mbufs_type].release_mbufs(rxq);
1097 : 0 : reset_rx_queue(rxq);
1098 : 0 : dev->data->rx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
1099 : : }
1100 : 0 : }
1101 : :
1102 : : void
1103 : 0 : iavf_stop_queues(struct rte_eth_dev *dev)
1104 : : {
1105 : 0 : struct iavf_adapter *adapter =
1106 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1107 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
1108 : : int ret;
1109 : :
1110 : : /* adminq will be disabled when vf is resetting. */
1111 [ # # ]: 0 : if (vf->in_reset_recovery) {
1112 : 0 : iavf_reset_queues(dev);
1113 : 0 : return;
1114 : : }
1115 : :
1116 : : /* Stop All queues */
1117 [ # # ]: 0 : if (!vf->lv_enabled) {
1118 : 0 : ret = iavf_disable_queues(adapter);
1119 [ # # ]: 0 : if (ret)
1120 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues");
1121 : : } else {
1122 : 0 : ret = iavf_disable_queues_lv(adapter);
1123 [ # # ]: 0 : if (ret)
1124 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues for large VF");
1125 : : }
1126 : :
1127 [ # # ]: 0 : if (ret)
1128 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues");
1129 : :
1130 : 0 : iavf_reset_queues(dev);
1131 : : }
1132 : :
1133 : : #define IAVF_RX_FLEX_ERR0_BITS \
1134 : : ((1 << IAVF_RX_FLEX_DESC_STATUS0_HBO_S) | \
1135 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S) | \
1136 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S) | \
1137 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S) | \
1138 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S) | \
1139 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_RXE_S))
1140 : :
1141 : : static inline void
1142 : : iavf_rxd_to_vlan_tci(struct rte_mbuf *mb, volatile union ci_rx_desc *rxdp)
1143 : : {
1144 : 0 : if (rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len) &
1145 : : (1 << IAVF_RX_DESC_STATUS_L2TAG1P_SHIFT)) {
1146 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1147 : 0 : mb->vlan_tci =
1148 : 0 : rte_le_to_cpu_16(rxdp->wb.qword0.lo_dword.l2tag1);
1149 : : } else {
1150 : 0 : mb->vlan_tci = 0;
1151 : : }
1152 : : }
1153 : :
1154 : : static inline void
1155 : 0 : iavf_flex_rxd_to_vlan_tci(struct rte_mbuf *mb,
1156 : : volatile union ci_rx_flex_desc *rxdp)
1157 : : {
1158 [ # # ]: 0 : if (rte_le_to_cpu_64(rxdp->wb.status_error0) &
1159 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S)) {
1160 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN |
1161 : : RTE_MBUF_F_RX_VLAN_STRIPPED;
1162 : 0 : mb->vlan_tci =
1163 : 0 : rte_le_to_cpu_16(rxdp->wb.l2tag1);
1164 : : } else {
1165 : 0 : mb->vlan_tci = 0;
1166 : : }
1167 : :
1168 [ # # ]: 0 : if (rte_le_to_cpu_16(rxdp->wb.status_error1) &
1169 : : (1 << IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S)) {
1170 [ # # ]: 0 : if ((mb->ol_flags & RTE_MBUF_F_RX_VLAN_STRIPPED) == 0) {
1171 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1172 : : } else {
1173 : : /* if two tags, move Tag1 to outer tag field */
1174 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_QINQ_STRIPPED | RTE_MBUF_F_RX_QINQ;
1175 : 0 : mb->vlan_tci_outer = mb->vlan_tci;
1176 : : }
1177 : 0 : mb->vlan_tci = rte_le_to_cpu_16(rxdp->wb.l2tag2_2nd);
1178 : : PMD_RX_LOG(DEBUG, "Descriptor l2tag2_1: %u, l2tag2_2: %u",
1179 : : rte_le_to_cpu_16(rxdp->wb.l2tag2_1st),
1180 : : rte_le_to_cpu_16(rxdp->wb.l2tag2_2nd));
1181 : : } else {
1182 : 0 : mb->vlan_tci_outer = 0;
1183 : : }
1184 : 0 : }
1185 : :
1186 : : static inline void
1187 : : iavf_flex_rxd_to_ipsec_crypto_said_get(struct rte_mbuf *mb,
1188 : : volatile union ci_rx_flex_desc *rxdp)
1189 : : {
1190 : : volatile struct iavf_32b_rx_flex_desc_comms_ipsec *desc =
1191 : : (volatile struct iavf_32b_rx_flex_desc_comms_ipsec *)rxdp;
1192 : :
1193 : 0 : mb->dynfield1[0] = desc->ipsec_said &
1194 : : IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK;
1195 : 0 : }
1196 : :
1197 : : static inline void
1198 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(struct rte_mbuf *mb,
1199 : : volatile union ci_rx_flex_desc *rxdp,
1200 : : struct iavf_ipsec_crypto_stats *stats)
1201 : : {
1202 : 0 : uint16_t status1 = rte_le_to_cpu_64(rxdp->wb.status_error1);
1203 : :
1204 [ # # ]: 0 : if (status1 & BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED)) {
1205 : : uint16_t ipsec_status;
1206 : :
1207 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_SEC_OFFLOAD;
1208 : :
1209 : 0 : ipsec_status = status1 &
1210 : : IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK;
1211 : :
1212 : :
1213 [ # # ]: 0 : if (unlikely(ipsec_status !=
1214 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS)) {
1215 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_SEC_OFFLOAD_FAILED;
1216 : :
1217 [ # # # # : 0 : switch (ipsec_status) {
# # ]
1218 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS:
1219 : 0 : stats->ierrors.sad_miss++;
1220 : 0 : break;
1221 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED:
1222 : 0 : stats->ierrors.not_processed++;
1223 : 0 : break;
1224 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL:
1225 : 0 : stats->ierrors.icv_check++;
1226 : 0 : break;
1227 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR:
1228 : 0 : stats->ierrors.ipsec_length++;
1229 : 0 : break;
1230 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR:
1231 : 0 : stats->ierrors.misc++;
1232 : 0 : break;
1233 : : }
1234 : :
1235 : 0 : stats->ierrors.count++;
1236 : 0 : return;
1237 : : }
1238 : :
1239 : 0 : stats->icount++;
1240 : 0 : stats->ibytes += rxdp->wb.pkt_len & 0x3FFF;
1241 : :
1242 [ # # # # ]: 0 : if (rxdp->wb.rxdid == IAVF_RXDID_COMMS_IPSEC_CRYPTO &&
1243 : : ipsec_status !=
1244 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS)
1245 : : iavf_flex_rxd_to_ipsec_crypto_said_get(mb, rxdp);
1246 : : }
1247 : : }
1248 : :
1249 : :
1250 : : /* Translate the rx descriptor status and error fields to pkt flags */
1251 : : static inline uint64_t
1252 : 0 : iavf_rxd_to_pkt_flags(uint64_t qword)
1253 : : {
1254 : : uint64_t flags;
1255 : 0 : uint64_t error_bits = (qword >> IAVF_RXD_QW1_ERROR_SHIFT);
1256 : :
1257 : : #define IAVF_RX_ERR_BITS 0x3f
1258 : :
1259 : : /* Check if RSS_HASH */
1260 : 0 : flags = (((qword >> IAVF_RX_DESC_STATUS_FLTSTAT_SHIFT) &
1261 : : IAVF_RX_DESC_FLTSTAT_RSS_HASH) ==
1262 [ # # ]: 0 : IAVF_RX_DESC_FLTSTAT_RSS_HASH) ? RTE_MBUF_F_RX_RSS_HASH : 0;
1263 : :
1264 : : /* Check if FDIR Match */
1265 : 0 : flags |= (qword & (1 << IAVF_RX_DESC_STATUS_FLM_SHIFT) ?
1266 : 0 : RTE_MBUF_F_RX_FDIR : 0);
1267 : :
1268 [ # # ]: 0 : if (likely((error_bits & IAVF_RX_ERR_BITS) == 0)) {
1269 : 0 : flags |= (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_GOOD);
1270 : 0 : return flags;
1271 : : }
1272 : :
1273 [ # # ]: 0 : if (unlikely(error_bits & (1 << IAVF_RX_DESC_ERROR_IPE_SHIFT)))
1274 : 0 : flags |= RTE_MBUF_F_RX_IP_CKSUM_BAD;
1275 : : else
1276 : 0 : flags |= RTE_MBUF_F_RX_IP_CKSUM_GOOD;
1277 : :
1278 [ # # ]: 0 : if (unlikely(error_bits & (1 << IAVF_RX_DESC_ERROR_L4E_SHIFT)))
1279 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_BAD;
1280 : : else
1281 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_GOOD;
1282 : :
1283 : : /* TODO: Oversize error bit is not processed here */
1284 : :
1285 : : return flags;
1286 : : }
1287 : :
1288 : : static inline uint64_t
1289 : : iavf_rxd_build_fdir(volatile union ci_rx_desc *rxdp, struct rte_mbuf *mb)
1290 : : {
1291 : : uint64_t flags = 0;
1292 : : uint16_t flexbh;
1293 : :
1294 : 0 : flexbh = (rte_le_to_cpu_32(rxdp->wb.qword2.ext_status) >>
1295 : 0 : IAVF_RX_DESC_EXT_STATUS_FLEXBH_SHIFT) &
1296 : : IAVF_RX_DESC_EXT_STATUS_FLEXBH_MASK;
1297 : :
1298 [ # # # # : 0 : if (flexbh == IAVF_RX_DESC_EXT_STATUS_FLEXBH_FD_ID) {
# # ]
1299 : 0 : mb->hash.fdir.hi =
1300 : 0 : rte_le_to_cpu_32(rxdp->wb.qword3.hi_dword.fd_id);
1301 : : flags |= RTE_MBUF_F_RX_FDIR_ID;
1302 : : }
1303 : : return flags;
1304 : : }
1305 : :
1306 : : #define IAVF_RX_FLEX_ERR0_BITS \
1307 : : ((1 << IAVF_RX_FLEX_DESC_STATUS0_HBO_S) | \
1308 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S) | \
1309 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S) | \
1310 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S) | \
1311 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S) | \
1312 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_RXE_S))
1313 : :
1314 : : /* Rx L3/L4 checksum */
1315 : : static inline uint64_t
1316 : 0 : iavf_flex_rxd_error_to_pkt_flags(uint16_t stat_err0)
1317 : : {
1318 : : uint64_t flags = 0;
1319 : :
1320 : : /* check if HW has decoded the packet and checksum */
1321 [ # # ]: 0 : if (unlikely(!(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S))))
1322 : : return 0;
1323 : :
1324 [ # # ]: 0 : if (likely(!(stat_err0 & IAVF_RX_FLEX_ERR0_BITS))) {
1325 : : flags |= (RTE_MBUF_F_RX_IP_CKSUM_GOOD |
1326 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD |
1327 : : RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD);
1328 : : return flags;
1329 : : }
1330 : :
1331 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S)))
1332 : : flags |= RTE_MBUF_F_RX_IP_CKSUM_BAD;
1333 : : else
1334 : : flags |= RTE_MBUF_F_RX_IP_CKSUM_GOOD;
1335 : :
1336 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S)))
1337 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_BAD;
1338 : : else
1339 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_GOOD;
1340 : :
1341 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S)))
1342 : 0 : flags |= RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD;
1343 : :
1344 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S)))
1345 : 0 : flags |= RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD;
1346 : : else
1347 : 0 : flags |= RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD;
1348 : :
1349 : : return flags;
1350 : : }
1351 : :
1352 : : /* If the number of free RX descriptors is greater than the RX free
1353 : : * threshold of the queue, advance the Receive Descriptor Tail (RDT)
1354 : : * register. Update the RDT with the value of the last processed RX
1355 : : * descriptor minus 1, to guarantee that the RDT register is never
1356 : : * equal to the RDH register, which creates a "full" ring situation
1357 : : * from the hardware point of view.
1358 : : */
1359 : : static inline void
1360 : 0 : iavf_update_rx_tail(struct ci_rx_queue *rxq, uint16_t nb_hold, uint16_t rx_id)
1361 : : {
1362 : 0 : nb_hold = (uint16_t)(nb_hold + rxq->nb_rx_hold);
1363 : :
1364 [ # # ]: 0 : if (nb_hold > rxq->rx_free_thresh) {
1365 : : PMD_RX_LOG(DEBUG,
1366 : : "port_id=%u queue_id=%u rx_tail=%u nb_hold=%u",
1367 : : rxq->port_id, rxq->queue_id, rx_id, nb_hold);
1368 [ # # ]: 0 : rx_id = (uint16_t)((rx_id == 0) ?
1369 : 0 : (rxq->nb_rx_desc - 1) : (rx_id - 1));
1370 : 0 : IAVF_PCI_REG_WC_WRITE(rxq->qrx_tail, rx_id);
1371 : : nb_hold = 0;
1372 : : }
1373 : 0 : rxq->nb_rx_hold = nb_hold;
1374 : 0 : }
1375 : :
1376 : : /* implement recv_pkts */
1377 : : uint16_t
1378 : 0 : iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1379 : : {
1380 : : volatile union ci_rx_desc *rx_ring;
1381 : : volatile union ci_rx_desc *rxdp;
1382 : : struct ci_rx_queue *rxq;
1383 : : union ci_rx_desc rxd;
1384 : : struct ci_rx_entry rxe;
1385 : : struct rte_eth_dev *dev;
1386 : : struct rte_mbuf *rxm;
1387 : : struct rte_mbuf *nmb;
1388 : : uint16_t nb_rx;
1389 : : uint32_t rx_status;
1390 : : uint64_t qword1;
1391 : : uint16_t rx_packet_len;
1392 : : uint16_t rx_id, nb_hold;
1393 : : uint64_t dma_addr;
1394 : : uint64_t pkt_flags;
1395 : : const uint32_t *ptype_tbl;
1396 : :
1397 : : nb_rx = 0;
1398 : : nb_hold = 0;
1399 : : rxq = rx_queue;
1400 : 0 : rx_id = rxq->rx_tail;
1401 : 0 : rx_ring = rxq->rx_ring;
1402 : 0 : ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1403 : :
1404 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1405 : 0 : rxdp = &rx_ring[rx_id];
1406 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
1407 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
1408 : : IAVF_RXD_QW1_STATUS_SHIFT;
1409 : :
1410 : : /* Check the DD bit first */
1411 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
1412 : : break;
1413 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1414 : :
1415 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1416 [ # # ]: 0 : if (unlikely(!nmb)) {
1417 : 0 : dev = &rte_eth_devices[rxq->port_id];
1418 : 0 : dev->data->rx_mbuf_alloc_failed++;
1419 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1420 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1421 : 0 : break;
1422 : : }
1423 : :
1424 : 0 : rxd = *rxdp;
1425 : 0 : nb_hold++;
1426 : 0 : rxe = rxq->sw_ring[rx_id];
1427 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1428 : 0 : rx_id++;
1429 [ # # ]: 0 : if (unlikely(rx_id == rxq->nb_rx_desc))
1430 : : rx_id = 0;
1431 : :
1432 : : /* Prefetch next mbuf */
1433 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1434 : :
1435 : : /* When next RX descriptor is on a cache line boundary,
1436 : : * prefetch the next 4 RX descriptors and next 8 pointers
1437 : : * to mbufs.
1438 : : */
1439 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1440 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1441 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1442 : : }
1443 : : rxm = rxe.mbuf;
1444 : : dma_addr =
1445 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1446 : 0 : rxdp->read.hdr_addr = 0;
1447 : 0 : rxdp->read.pkt_addr = dma_addr;
1448 : :
1449 : 0 : rx_packet_len = ((qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
1450 : 0 : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT) - rxq->crc_len;
1451 : :
1452 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1453 : 0 : rte_prefetch0(RTE_PTR_ADD(rxm->buf_addr, RTE_PKTMBUF_HEADROOM));
1454 : 0 : rxm->nb_segs = 1;
1455 : 0 : rxm->next = NULL;
1456 : 0 : rxm->pkt_len = rx_packet_len;
1457 : 0 : rxm->data_len = rx_packet_len;
1458 : 0 : rxm->port = rxq->port_id;
1459 [ # # ]: 0 : rxm->ol_flags = 0;
1460 : : iavf_rxd_to_vlan_tci(rxm, &rxd);
1461 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
1462 : 0 : rxm->packet_type =
1463 : 0 : ptype_tbl[(uint8_t)((qword1 &
1464 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >> IAVF_RXD_QW1_PTYPE_SHIFT)];
1465 : :
1466 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
1467 : 0 : rxm->hash.rss =
1468 : 0 : rte_le_to_cpu_32(rxd.wb.qword0.hi_dword.rss);
1469 : :
1470 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
1471 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxd, rxm);
1472 : :
1473 : 0 : rxm->ol_flags |= pkt_flags;
1474 : :
1475 : 0 : rx_pkts[nb_rx++] = rxm;
1476 : : }
1477 : 0 : rxq->rx_tail = rx_id;
1478 : :
1479 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1480 : :
1481 : 0 : return nb_rx;
1482 : : }
1483 : :
1484 : : /* implement recv_pkts for flexible Rx descriptor */
1485 : : uint16_t
1486 : 0 : iavf_recv_pkts_flex_rxd(void *rx_queue,
1487 : : struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1488 : : {
1489 : : volatile union ci_rx_flex_desc *rx_ring;
1490 : : volatile union ci_rx_flex_desc *rxdp;
1491 : : struct ci_rx_queue *rxq;
1492 : : union ci_rx_flex_desc rxd;
1493 : : struct ci_rx_entry rxe;
1494 : : struct rte_eth_dev *dev;
1495 : : struct rte_mbuf *rxm;
1496 : : struct rte_mbuf *nmb;
1497 : : uint16_t nb_rx;
1498 : : uint16_t rx_stat_err0;
1499 : : uint16_t rx_packet_len;
1500 : : uint16_t rx_id, nb_hold;
1501 : : uint64_t dma_addr;
1502 : : uint64_t pkt_flags;
1503 : : const uint32_t *ptype_tbl;
1504 : : uint64_t ts_ns;
1505 : :
1506 : : nb_rx = 0;
1507 : : nb_hold = 0;
1508 : : rxq = rx_queue;
1509 : 0 : rx_id = rxq->rx_tail;
1510 : 0 : rx_ring = rxq->rx_flex_ring;
1511 : 0 : ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1512 : :
1513 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1514 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1515 : :
1516 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1517 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1518 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1519 : 0 : rxq->hw_time_update = sw_cur_time;
1520 : : }
1521 : : }
1522 : :
1523 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1524 : 0 : rxdp = &rx_ring[rx_id];
1525 : 0 : rx_stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1526 : :
1527 : : /* Check the DD bit first */
1528 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1529 : : break;
1530 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1531 : :
1532 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1533 [ # # ]: 0 : if (unlikely(!nmb)) {
1534 : 0 : dev = &rte_eth_devices[rxq->port_id];
1535 : 0 : dev->data->rx_mbuf_alloc_failed++;
1536 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1537 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1538 : 0 : break;
1539 : : }
1540 : :
1541 : 0 : rxd = *rxdp;
1542 : 0 : nb_hold++;
1543 : 0 : rxe = rxq->sw_ring[rx_id];
1544 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1545 : 0 : rx_id++;
1546 [ # # ]: 0 : if (unlikely(rx_id == rxq->nb_rx_desc))
1547 : : rx_id = 0;
1548 : :
1549 : : /* Prefetch next mbuf */
1550 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1551 : :
1552 : : /* When next RX descriptor is on a cache line boundary,
1553 : : * prefetch the next 4 RX descriptors and next 8 pointers
1554 : : * to mbufs.
1555 : : */
1556 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1557 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1558 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1559 : : }
1560 : : rxm = rxe.mbuf;
1561 : : dma_addr =
1562 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1563 : 0 : rxdp->read.hdr_addr = 0;
1564 : 0 : rxdp->read.pkt_addr = dma_addr;
1565 : :
1566 : 0 : rx_packet_len = (rte_le_to_cpu_16(rxd.wb.pkt_len) &
1567 : 0 : IAVF_RX_FLX_DESC_PKT_LEN_M) - rxq->crc_len;
1568 : :
1569 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1570 : 0 : rte_prefetch0(RTE_PTR_ADD(rxm->buf_addr, RTE_PKTMBUF_HEADROOM));
1571 : 0 : rxm->nb_segs = 1;
1572 : 0 : rxm->next = NULL;
1573 : 0 : rxm->pkt_len = rx_packet_len;
1574 : 0 : rxm->data_len = rx_packet_len;
1575 : 0 : rxm->port = rxq->port_id;
1576 : 0 : rxm->ol_flags = 0;
1577 : 0 : rxm->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
1578 : 0 : rte_le_to_cpu_16(rxd.wb.ptype_flex_flags0)];
1579 : 0 : iavf_flex_rxd_to_vlan_tci(rxm, &rxd);
1580 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(rxm, &rxd,
1581 : 0 : &rxq->stats->ipsec_crypto);
1582 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, rxm, &rxd);
1583 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(rx_stat_err0);
1584 : :
1585 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0 &&
1586 [ # # ]: 0 : rxd.wb.time_stamp_low & IAVF_RX_FLX_DESC_TS_VALID) {
1587 [ # # ]: 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
1588 : : rte_le_to_cpu_32(rxd.wb.flex_ts.ts_high));
1589 : :
1590 : 0 : rxq->phc_time = ts_ns;
1591 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1592 : :
1593 : 0 : *RTE_MBUF_DYNFIELD(rxm,
1594 : : iavf_timestamp_dynfield_offset,
1595 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
1596 : 0 : rxm->ol_flags |= iavf_timestamp_dynflag;
1597 : : }
1598 : :
1599 : 0 : rxm->ol_flags |= pkt_flags;
1600 : :
1601 : 0 : rx_pkts[nb_rx++] = rxm;
1602 : : }
1603 : 0 : rxq->rx_tail = rx_id;
1604 : :
1605 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1606 : :
1607 : 0 : return nb_rx;
1608 : : }
1609 : :
1610 : : /* implement recv_scattered_pkts for flexible Rx descriptor */
1611 : : uint16_t
1612 : 0 : iavf_recv_scattered_pkts_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
1613 : : uint16_t nb_pkts)
1614 : : {
1615 : : struct ci_rx_queue *rxq = rx_queue;
1616 : : union ci_rx_flex_desc rxd;
1617 : : struct ci_rx_entry rxe;
1618 : 0 : struct rte_mbuf *first_seg = rxq->pkt_first_seg;
1619 : 0 : struct rte_mbuf *last_seg = rxq->pkt_last_seg;
1620 : : struct rte_mbuf *nmb, *rxm;
1621 : 0 : uint16_t rx_id = rxq->rx_tail;
1622 : : uint16_t nb_rx = 0, nb_hold = 0, rx_packet_len;
1623 : : struct rte_eth_dev *dev;
1624 : : uint16_t rx_stat_err0;
1625 : : uint64_t dma_addr;
1626 : : uint64_t pkt_flags;
1627 : : uint64_t ts_ns;
1628 : :
1629 : 0 : volatile union ci_rx_flex_desc *rx_ring = rxq->rx_flex_ring;
1630 : : volatile union ci_rx_flex_desc *rxdp;
1631 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1632 : :
1633 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1634 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1635 : :
1636 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1637 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1638 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1639 : 0 : rxq->hw_time_update = sw_cur_time;
1640 : : }
1641 : : }
1642 : :
1643 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1644 : 0 : rxdp = &rx_ring[rx_id];
1645 : 0 : rx_stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1646 : :
1647 : : /* Check the DD bit */
1648 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1649 : : break;
1650 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1651 : :
1652 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1653 [ # # ]: 0 : if (unlikely(!nmb)) {
1654 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1655 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1656 : 0 : dev = &rte_eth_devices[rxq->port_id];
1657 : 0 : dev->data->rx_mbuf_alloc_failed++;
1658 : 0 : break;
1659 : : }
1660 : :
1661 : 0 : rxd = *rxdp;
1662 : 0 : nb_hold++;
1663 : 0 : rxe = rxq->sw_ring[rx_id];
1664 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1665 : 0 : rx_id++;
1666 [ # # ]: 0 : if (rx_id == rxq->nb_rx_desc)
1667 : : rx_id = 0;
1668 : :
1669 : : /* Prefetch next mbuf */
1670 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1671 : :
1672 : : /* When next RX descriptor is on a cache line boundary,
1673 : : * prefetch the next 4 RX descriptors and next 8 pointers
1674 : : * to mbufs.
1675 : : */
1676 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1677 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1678 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1679 : : }
1680 : :
1681 : : rxm = rxe.mbuf;
1682 : : dma_addr =
1683 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1684 : :
1685 : : /* Set data buffer address and data length of the mbuf */
1686 : 0 : rxdp->read.hdr_addr = 0;
1687 : 0 : rxdp->read.pkt_addr = dma_addr;
1688 : 0 : rx_packet_len = rte_le_to_cpu_16(rxd.wb.pkt_len) &
1689 : : IAVF_RX_FLX_DESC_PKT_LEN_M;
1690 : 0 : rxm->data_len = rx_packet_len;
1691 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1692 : :
1693 : : /* If this is the first buffer of the received packet, set the
1694 : : * pointer to the first mbuf of the packet and initialize its
1695 : : * context. Otherwise, update the total length and the number
1696 : : * of segments of the current scattered packet, and update the
1697 : : * pointer to the last mbuf of the current packet.
1698 : : */
1699 [ # # ]: 0 : if (!first_seg) {
1700 : : first_seg = rxm;
1701 : 0 : first_seg->nb_segs = 1;
1702 : 0 : first_seg->pkt_len = rx_packet_len;
1703 : : } else {
1704 : 0 : first_seg->pkt_len =
1705 : 0 : (uint16_t)(first_seg->pkt_len +
1706 : : rx_packet_len);
1707 : 0 : first_seg->nb_segs++;
1708 : 0 : last_seg->next = rxm;
1709 : : }
1710 : :
1711 : : /* If this is not the last buffer of the received packet,
1712 : : * update the pointer to the last mbuf of the current scattered
1713 : : * packet and continue to parse the RX ring.
1714 : : */
1715 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_EOF_S))) {
1716 : : last_seg = rxm;
1717 : 0 : continue;
1718 : : }
1719 : :
1720 : : /* This is the last buffer of the received packet. If the CRC
1721 : : * is not stripped by the hardware:
1722 : : * - Subtract the CRC length from the total packet length.
1723 : : * - If the last buffer only contains the whole CRC or a part
1724 : : * of it, free the mbuf associated to the last buffer. If part
1725 : : * of the CRC is also contained in the previous mbuf, subtract
1726 : : * the length of that CRC part from the data length of the
1727 : : * previous mbuf.
1728 : : */
1729 : 0 : rxm->next = NULL;
1730 [ # # ]: 0 : if (unlikely(rxq->crc_len > 0)) {
1731 : 0 : first_seg->pkt_len -= RTE_ETHER_CRC_LEN;
1732 [ # # ]: 0 : if (rx_packet_len <= RTE_ETHER_CRC_LEN) {
1733 : : rte_pktmbuf_free_seg(rxm);
1734 : 0 : first_seg->nb_segs--;
1735 : 0 : last_seg->data_len =
1736 : 0 : (uint16_t)(last_seg->data_len -
1737 : : (RTE_ETHER_CRC_LEN - rx_packet_len));
1738 : 0 : last_seg->next = NULL;
1739 : : } else {
1740 : 0 : rxm->data_len = (uint16_t)(rx_packet_len -
1741 : : RTE_ETHER_CRC_LEN);
1742 : : }
1743 : : }
1744 : :
1745 : 0 : first_seg->port = rxq->port_id;
1746 : 0 : first_seg->ol_flags = 0;
1747 : 0 : first_seg->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
1748 : 0 : rte_le_to_cpu_16(rxd.wb.ptype_flex_flags0)];
1749 : 0 : iavf_flex_rxd_to_vlan_tci(first_seg, &rxd);
1750 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(first_seg, &rxd,
1751 : 0 : &rxq->stats->ipsec_crypto);
1752 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, first_seg, &rxd);
1753 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(rx_stat_err0);
1754 : :
1755 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0 &&
1756 [ # # ]: 0 : rxd.wb.time_stamp_low & IAVF_RX_FLX_DESC_TS_VALID) {
1757 [ # # ]: 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
1758 : : rte_le_to_cpu_32(rxd.wb.flex_ts.ts_high));
1759 : :
1760 : 0 : rxq->phc_time = ts_ns;
1761 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1762 : :
1763 : 0 : *RTE_MBUF_DYNFIELD(first_seg,
1764 : : iavf_timestamp_dynfield_offset,
1765 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
1766 : 0 : first_seg->ol_flags |= iavf_timestamp_dynflag;
1767 : : }
1768 : :
1769 : 0 : first_seg->ol_flags |= pkt_flags;
1770 : :
1771 : : /* Prefetch data of first segment, if configured to do so. */
1772 : 0 : rte_prefetch0(RTE_PTR_ADD(first_seg->buf_addr,
1773 : : first_seg->data_off));
1774 : 0 : rx_pkts[nb_rx++] = first_seg;
1775 : : first_seg = NULL;
1776 : : }
1777 : :
1778 : : /* Record index of the next RX descriptor to probe. */
1779 : 0 : rxq->rx_tail = rx_id;
1780 : 0 : rxq->pkt_first_seg = first_seg;
1781 : 0 : rxq->pkt_last_seg = last_seg;
1782 : :
1783 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1784 : :
1785 : 0 : return nb_rx;
1786 : : }
1787 : :
1788 : : /* implement recv_scattered_pkts */
1789 : : uint16_t
1790 : 0 : iavf_recv_scattered_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1791 : : uint16_t nb_pkts)
1792 : : {
1793 : : struct ci_rx_queue *rxq = rx_queue;
1794 : : union ci_rx_desc rxd;
1795 : : struct ci_rx_entry rxe;
1796 : 0 : struct rte_mbuf *first_seg = rxq->pkt_first_seg;
1797 : 0 : struct rte_mbuf *last_seg = rxq->pkt_last_seg;
1798 : : struct rte_mbuf *nmb, *rxm;
1799 : 0 : uint16_t rx_id = rxq->rx_tail;
1800 : : uint16_t nb_rx = 0, nb_hold = 0, rx_packet_len;
1801 : : struct rte_eth_dev *dev;
1802 : : uint32_t rx_status;
1803 : : uint64_t qword1;
1804 : : uint64_t dma_addr;
1805 : : uint64_t pkt_flags;
1806 : :
1807 : 0 : volatile union ci_rx_desc *rx_ring = rxq->rx_ring;
1808 : : volatile union ci_rx_desc *rxdp;
1809 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1810 : :
1811 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1812 : 0 : rxdp = &rx_ring[rx_id];
1813 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
1814 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
1815 : : IAVF_RXD_QW1_STATUS_SHIFT;
1816 : :
1817 : : /* Check the DD bit */
1818 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
1819 : : break;
1820 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1821 : :
1822 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1823 [ # # ]: 0 : if (unlikely(!nmb)) {
1824 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1825 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1826 : 0 : dev = &rte_eth_devices[rxq->port_id];
1827 : 0 : dev->data->rx_mbuf_alloc_failed++;
1828 : 0 : break;
1829 : : }
1830 : :
1831 : 0 : rxd = *rxdp;
1832 : 0 : nb_hold++;
1833 : 0 : rxe = rxq->sw_ring[rx_id];
1834 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1835 : 0 : rx_id++;
1836 [ # # ]: 0 : if (rx_id == rxq->nb_rx_desc)
1837 : : rx_id = 0;
1838 : :
1839 : : /* Prefetch next mbuf */
1840 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1841 : :
1842 : : /* When next RX descriptor is on a cache line boundary,
1843 : : * prefetch the next 4 RX descriptors and next 8 pointers
1844 : : * to mbufs.
1845 : : */
1846 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1847 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1848 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1849 : : }
1850 : :
1851 : : rxm = rxe.mbuf;
1852 : : dma_addr =
1853 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1854 : :
1855 : : /* Set data buffer address and data length of the mbuf */
1856 : 0 : rxdp->read.hdr_addr = 0;
1857 : 0 : rxdp->read.pkt_addr = dma_addr;
1858 : 0 : rx_packet_len = (qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
1859 : : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT;
1860 : 0 : rxm->data_len = rx_packet_len;
1861 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1862 : :
1863 : : /* If this is the first buffer of the received packet, set the
1864 : : * pointer to the first mbuf of the packet and initialize its
1865 : : * context. Otherwise, update the total length and the number
1866 : : * of segments of the current scattered packet, and update the
1867 : : * pointer to the last mbuf of the current packet.
1868 : : */
1869 [ # # ]: 0 : if (!first_seg) {
1870 : : first_seg = rxm;
1871 : 0 : first_seg->nb_segs = 1;
1872 : 0 : first_seg->pkt_len = rx_packet_len;
1873 : : } else {
1874 : 0 : first_seg->pkt_len =
1875 : 0 : (uint16_t)(first_seg->pkt_len +
1876 : : rx_packet_len);
1877 : 0 : first_seg->nb_segs++;
1878 : 0 : last_seg->next = rxm;
1879 : : }
1880 : :
1881 : : /* If this is not the last buffer of the received packet,
1882 : : * update the pointer to the last mbuf of the current scattered
1883 : : * packet and continue to parse the RX ring.
1884 : : */
1885 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_EOF_SHIFT))) {
1886 : : last_seg = rxm;
1887 : 0 : continue;
1888 : : }
1889 : :
1890 : : /* This is the last buffer of the received packet. If the CRC
1891 : : * is not stripped by the hardware:
1892 : : * - Subtract the CRC length from the total packet length.
1893 : : * - If the last buffer only contains the whole CRC or a part
1894 : : * of it, free the mbuf associated to the last buffer. If part
1895 : : * of the CRC is also contained in the previous mbuf, subtract
1896 : : * the length of that CRC part from the data length of the
1897 : : * previous mbuf.
1898 : : */
1899 : 0 : rxm->next = NULL;
1900 [ # # ]: 0 : if (unlikely(rxq->crc_len > 0)) {
1901 : 0 : first_seg->pkt_len -= RTE_ETHER_CRC_LEN;
1902 [ # # ]: 0 : if (rx_packet_len <= RTE_ETHER_CRC_LEN) {
1903 : : rte_pktmbuf_free_seg(rxm);
1904 : 0 : first_seg->nb_segs--;
1905 : 0 : last_seg->data_len =
1906 : 0 : (uint16_t)(last_seg->data_len -
1907 : : (RTE_ETHER_CRC_LEN - rx_packet_len));
1908 : 0 : last_seg->next = NULL;
1909 : : } else
1910 : 0 : rxm->data_len = (uint16_t)(rx_packet_len -
1911 : : RTE_ETHER_CRC_LEN);
1912 : : }
1913 : :
1914 : 0 : first_seg->port = rxq->port_id;
1915 [ # # ]: 0 : first_seg->ol_flags = 0;
1916 : : iavf_rxd_to_vlan_tci(first_seg, &rxd);
1917 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
1918 : 0 : first_seg->packet_type =
1919 : 0 : ptype_tbl[(uint8_t)((qword1 &
1920 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >> IAVF_RXD_QW1_PTYPE_SHIFT)];
1921 : :
1922 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
1923 : 0 : first_seg->hash.rss =
1924 : 0 : rte_le_to_cpu_32(rxd.wb.qword0.hi_dword.rss);
1925 : :
1926 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
1927 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxd, first_seg);
1928 : :
1929 : 0 : first_seg->ol_flags |= pkt_flags;
1930 : :
1931 : : /* Prefetch data of first segment, if configured to do so. */
1932 : 0 : rte_prefetch0(RTE_PTR_ADD(first_seg->buf_addr,
1933 : : first_seg->data_off));
1934 : 0 : rx_pkts[nb_rx++] = first_seg;
1935 : : first_seg = NULL;
1936 : : }
1937 : :
1938 : : /* Record index of the next RX descriptor to probe. */
1939 : 0 : rxq->rx_tail = rx_id;
1940 : 0 : rxq->pkt_first_seg = first_seg;
1941 : 0 : rxq->pkt_last_seg = last_seg;
1942 : :
1943 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1944 : :
1945 : 0 : return nb_rx;
1946 : : }
1947 : :
1948 : : #define IAVF_LOOK_AHEAD 8
1949 : : static inline int
1950 : 0 : iavf_rx_scan_hw_ring_flex_rxd(struct ci_rx_queue *rxq,
1951 : : struct rte_mbuf **rx_pkts,
1952 : : uint16_t nb_pkts)
1953 : : {
1954 : : volatile union ci_rx_flex_desc *rxdp;
1955 : : struct ci_rx_entry *rxep;
1956 : : struct rte_mbuf *mb;
1957 : : uint16_t stat_err0;
1958 : : uint16_t pkt_len;
1959 : : int32_t s[IAVF_LOOK_AHEAD], var, nb_dd;
1960 : : int32_t i, j, nb_rx = 0;
1961 : : int32_t nb_staged = 0;
1962 : : uint64_t pkt_flags;
1963 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1964 : : uint64_t ts_ns;
1965 : :
1966 : 0 : rxdp = &rxq->rx_flex_ring[rxq->rx_tail];
1967 : 0 : rxep = &rxq->sw_ring[rxq->rx_tail];
1968 : :
1969 : 0 : stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1970 : :
1971 : : /* Make sure there is at least 1 packet to receive */
1972 [ # # ]: 0 : if (!(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1973 : : return 0;
1974 : :
1975 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1976 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1977 : :
1978 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1979 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1980 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1981 : 0 : rxq->hw_time_update = sw_cur_time;
1982 : : }
1983 : : }
1984 : :
1985 : : /* Scan LOOK_AHEAD descriptors at a time to determine which
1986 : : * descriptors reference packets that are ready to be received.
1987 : : */
1988 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i += IAVF_LOOK_AHEAD,
1989 : 0 : rxdp += IAVF_LOOK_AHEAD, rxep += IAVF_LOOK_AHEAD) {
1990 : : /* Read desc statuses backwards to avoid race condition */
1991 [ # # ]: 0 : for (j = IAVF_LOOK_AHEAD - 1; j >= 0; j--)
1992 : 0 : s[j] = rte_le_to_cpu_16(rxdp[j].wb.status_error0);
1993 : :
1994 : : /* This barrier is to order loads of different words in the descriptor */
1995 : : rte_atomic_thread_fence(rte_memory_order_acquire);
1996 : :
1997 : : /* Compute how many contiguous DD bits were set */
1998 [ # # ]: 0 : for (j = 0, nb_dd = 0; j < IAVF_LOOK_AHEAD; j++) {
1999 : 0 : var = s[j] & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S);
2000 : : #ifdef RTE_ARCH_ARM
2001 : : /* For Arm platforms, count only contiguous descriptors
2002 : : * whose DD bit is set to 1. On Arm platforms, reads of
2003 : : * descriptors can be reordered. Since the CPU may
2004 : : * be reading the descriptors as the NIC updates them
2005 : : * in memory, it is possbile that the DD bit for a
2006 : : * descriptor earlier in the queue is read as not set
2007 : : * while the DD bit for a descriptor later in the queue
2008 : : * is read as set.
2009 : : */
2010 : : if (var)
2011 : : nb_dd += 1;
2012 : : else
2013 : : break;
2014 : : #else
2015 : 0 : nb_dd += var;
2016 : : #endif
2017 : : }
2018 : :
2019 : : /* Translate descriptor info to mbuf parameters */
2020 [ # # ]: 0 : for (j = 0; j < nb_dd; j++) {
2021 : : IAVF_DUMP_RX_DESC(rxq, &rxdp[j],
2022 : : rxq->rx_tail +
2023 : : i * IAVF_LOOK_AHEAD + j);
2024 : :
2025 : 0 : mb = rxep[j].mbuf;
2026 : 0 : pkt_len = (rte_le_to_cpu_16(rxdp[j].wb.pkt_len) &
2027 : 0 : IAVF_RX_FLX_DESC_PKT_LEN_M) - rxq->crc_len;
2028 : 0 : mb->data_len = pkt_len;
2029 : 0 : mb->pkt_len = pkt_len;
2030 : 0 : mb->ol_flags = 0;
2031 : :
2032 : 0 : mb->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
2033 : 0 : rte_le_to_cpu_16(rxdp[j].wb.ptype_flex_flags0)];
2034 : 0 : iavf_flex_rxd_to_vlan_tci(mb, &rxdp[j]);
2035 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(mb, &rxdp[j],
2036 : 0 : &rxq->stats->ipsec_crypto);
2037 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, mb, &rxdp[j]);
2038 : 0 : stat_err0 = rte_le_to_cpu_16(rxdp[j].wb.status_error0);
2039 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(stat_err0);
2040 : :
2041 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0 &&
2042 [ # # ]: 0 : rxdp[j].wb.time_stamp_low & IAVF_RX_FLX_DESC_TS_VALID) {
2043 : 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
2044 [ # # ]: 0 : rte_le_to_cpu_32(rxdp[j].wb.flex_ts.ts_high));
2045 : :
2046 : 0 : rxq->phc_time = ts_ns;
2047 : 0 : rxq->hw_time_update = rte_get_timer_cycles() /
2048 : 0 : (rte_get_timer_hz() / 1000);
2049 : :
2050 : 0 : *RTE_MBUF_DYNFIELD(mb,
2051 : : iavf_timestamp_dynfield_offset,
2052 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
2053 : 0 : mb->ol_flags |= iavf_timestamp_dynflag;
2054 : : }
2055 : :
2056 : 0 : mb->ol_flags |= pkt_flags;
2057 : :
2058 : : /* Put up to nb_pkts directly into buffers */
2059 [ # # ]: 0 : if ((i + j) < nb_pkts) {
2060 : 0 : rx_pkts[i + j] = rxep[j].mbuf;
2061 : 0 : nb_rx++;
2062 : : } else {
2063 : : /* Stage excess pkts received */
2064 : 0 : rxq->rx_stage[nb_staged] = rxep[j].mbuf;
2065 : 0 : nb_staged++;
2066 : : }
2067 : : }
2068 : :
2069 [ # # ]: 0 : if (nb_dd != IAVF_LOOK_AHEAD)
2070 : : break;
2071 : : }
2072 : :
2073 : : /* Update rxq->rx_nb_avail to reflect number of staged pkts */
2074 : 0 : rxq->rx_nb_avail = nb_staged;
2075 : :
2076 : : /* Clear software ring entries */
2077 [ # # ]: 0 : for (i = 0; i < (nb_rx + nb_staged); i++)
2078 : 0 : rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
2079 : :
2080 : : return nb_rx;
2081 : : }
2082 : :
2083 : : static inline int
2084 : 0 : iavf_rx_scan_hw_ring(struct ci_rx_queue *rxq, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
2085 : : {
2086 : : volatile union ci_rx_desc *rxdp;
2087 : : struct ci_rx_entry *rxep;
2088 : : struct rte_mbuf *mb;
2089 : : uint16_t pkt_len;
2090 : : uint64_t qword1;
2091 : : uint32_t rx_status;
2092 : : int32_t s[IAVF_LOOK_AHEAD], var, nb_dd;
2093 : : int32_t i, j, nb_rx = 0;
2094 : : int32_t nb_staged = 0;
2095 : : uint64_t pkt_flags;
2096 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
2097 : :
2098 : 0 : rxdp = &rxq->rx_ring[rxq->rx_tail];
2099 : 0 : rxep = &rxq->sw_ring[rxq->rx_tail];
2100 : :
2101 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
2102 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
2103 : : IAVF_RXD_QW1_STATUS_SHIFT;
2104 : :
2105 : : /* Make sure there is at least 1 packet to receive */
2106 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
2107 : : return 0;
2108 : :
2109 : : /* Scan LOOK_AHEAD descriptors at a time to determine which
2110 : : * descriptors reference packets that are ready to be received.
2111 : : */
2112 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i += IAVF_LOOK_AHEAD,
2113 : 0 : rxdp += IAVF_LOOK_AHEAD, rxep += IAVF_LOOK_AHEAD) {
2114 : : /* Read desc statuses backwards to avoid race condition */
2115 [ # # ]: 0 : for (j = IAVF_LOOK_AHEAD - 1; j >= 0; j--) {
2116 : 0 : qword1 = rte_le_to_cpu_64(
2117 : : rxdp[j].wb.qword1.status_error_len);
2118 : 0 : s[j] = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
2119 : : IAVF_RXD_QW1_STATUS_SHIFT;
2120 : : }
2121 : :
2122 : : /* This barrier is to order loads of different words in the descriptor */
2123 : : rte_atomic_thread_fence(rte_memory_order_acquire);
2124 : :
2125 : : /* Compute how many contiguous DD bits were set */
2126 [ # # ]: 0 : for (j = 0, nb_dd = 0; j < IAVF_LOOK_AHEAD; j++) {
2127 : 0 : var = s[j] & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT);
2128 : : #ifdef RTE_ARCH_ARM
2129 : : /* For Arm platforms, count only contiguous descriptors
2130 : : * whose DD bit is set to 1. On Arm platforms, reads of
2131 : : * descriptors can be reordered. Since the CPU may
2132 : : * be reading the descriptors as the NIC updates them
2133 : : * in memory, it is possbile that the DD bit for a
2134 : : * descriptor earlier in the queue is read as not set
2135 : : * while the DD bit for a descriptor later in the queue
2136 : : * is read as set.
2137 : : */
2138 : : if (var)
2139 : : nb_dd += 1;
2140 : : else
2141 : : break;
2142 : : #else
2143 : 0 : nb_dd += var;
2144 : : #endif
2145 : : }
2146 : :
2147 : : /* Translate descriptor info to mbuf parameters */
2148 [ # # ]: 0 : for (j = 0; j < nb_dd; j++) {
2149 : : IAVF_DUMP_RX_DESC(rxq, &rxdp[j],
2150 : : rxq->rx_tail + i * IAVF_LOOK_AHEAD + j);
2151 : :
2152 : 0 : mb = rxep[j].mbuf;
2153 : 0 : qword1 = rte_le_to_cpu_64
2154 : : (rxdp[j].wb.qword1.status_error_len);
2155 : 0 : pkt_len = ((qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
2156 : 0 : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT) - rxq->crc_len;
2157 : 0 : mb->data_len = pkt_len;
2158 : 0 : mb->pkt_len = pkt_len;
2159 [ # # ]: 0 : mb->ol_flags = 0;
2160 : : iavf_rxd_to_vlan_tci(mb, &rxdp[j]);
2161 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
2162 : 0 : mb->packet_type =
2163 : 0 : ptype_tbl[(uint8_t)((qword1 &
2164 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >>
2165 : : IAVF_RXD_QW1_PTYPE_SHIFT)];
2166 : :
2167 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
2168 : 0 : mb->hash.rss = rte_le_to_cpu_32(
2169 : : rxdp[j].wb.qword0.hi_dword.rss);
2170 : :
2171 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
2172 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxdp[j], mb);
2173 : :
2174 : 0 : mb->ol_flags |= pkt_flags;
2175 : :
2176 : : /* Put up to nb_pkts directly into buffers */
2177 [ # # ]: 0 : if ((i + j) < nb_pkts) {
2178 : 0 : rx_pkts[i + j] = rxep[j].mbuf;
2179 : 0 : nb_rx++;
2180 : : } else { /* Stage excess pkts received */
2181 : 0 : rxq->rx_stage[nb_staged] = rxep[j].mbuf;
2182 : 0 : nb_staged++;
2183 : : }
2184 : : }
2185 : :
2186 [ # # ]: 0 : if (nb_dd != IAVF_LOOK_AHEAD)
2187 : : break;
2188 : : }
2189 : :
2190 : : /* Update rxq->rx_nb_avail to reflect number of staged pkts */
2191 : 0 : rxq->rx_nb_avail = nb_staged;
2192 : :
2193 : : /* Clear software ring entries */
2194 [ # # ]: 0 : for (i = 0; i < (nb_rx + nb_staged); i++)
2195 : 0 : rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
2196 : :
2197 : : return nb_rx;
2198 : : }
2199 : :
2200 : : static inline uint16_t
2201 : : iavf_rx_fill_from_stage(struct ci_rx_queue *rxq,
2202 : : struct rte_mbuf **rx_pkts,
2203 : : uint16_t nb_pkts)
2204 : : {
2205 : : uint16_t i;
2206 : 0 : struct rte_mbuf **stage = &rxq->rx_stage[rxq->rx_next_avail];
2207 : :
2208 : 0 : nb_pkts = (uint16_t)RTE_MIN(nb_pkts, rxq->rx_nb_avail);
2209 : :
2210 [ # # ]: 0 : for (i = 0; i < nb_pkts; i++)
2211 : 0 : rx_pkts[i] = stage[i];
2212 : :
2213 : 0 : rxq->rx_nb_avail = (uint16_t)(rxq->rx_nb_avail - nb_pkts);
2214 : 0 : rxq->rx_next_avail = (uint16_t)(rxq->rx_next_avail + nb_pkts);
2215 : :
2216 : : return nb_pkts;
2217 : : }
2218 : :
2219 : : static inline int
2220 : 0 : iavf_rx_alloc_bufs(struct ci_rx_queue *rxq)
2221 : : {
2222 : : volatile union ci_rx_desc *rxdp;
2223 : : struct ci_rx_entry *rxep;
2224 : : struct rte_mbuf *mb;
2225 : : uint16_t alloc_idx, i;
2226 : : uint64_t dma_addr;
2227 : : int diag;
2228 : :
2229 : : /* Allocate buffers in bulk */
2230 : 0 : alloc_idx = (uint16_t)(rxq->rx_free_trigger -
2231 : 0 : (rxq->rx_free_thresh - 1));
2232 : 0 : rxep = &rxq->sw_ring[alloc_idx];
2233 [ # # ]: 0 : diag = rte_mbuf_raw_alloc_bulk(rxq->mp, (void *)rxep,
2234 : : rxq->rx_free_thresh);
2235 [ # # ]: 0 : if (unlikely(diag != 0)) {
2236 : : PMD_RX_LOG(ERR, "Failed to get mbufs in bulk");
2237 : : return -ENOMEM;
2238 : : }
2239 : :
2240 : 0 : rxdp = &rxq->rx_ring[alloc_idx];
2241 [ # # ]: 0 : for (i = 0; i < rxq->rx_free_thresh; i++) {
2242 [ # # ]: 0 : if (likely(i < (rxq->rx_free_thresh - 1)))
2243 : : /* Prefetch next mbuf */
2244 : 0 : rte_prefetch0(rxep[i + 1].mbuf);
2245 : :
2246 : 0 : mb = rxep[i].mbuf;
2247 : : rte_mbuf_refcnt_set(mb, 1);
2248 : 0 : mb->next = NULL;
2249 : 0 : mb->data_off = RTE_PKTMBUF_HEADROOM;
2250 : 0 : mb->nb_segs = 1;
2251 : 0 : mb->port = rxq->port_id;
2252 : : dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(mb));
2253 : 0 : rxdp[i].read.hdr_addr = 0;
2254 : 0 : rxdp[i].read.pkt_addr = dma_addr;
2255 : : }
2256 : :
2257 : : /* Update rx tail register */
2258 : : rte_wmb();
2259 [ # # ]: 0 : IAVF_PCI_REG_WC_WRITE_RELAXED(rxq->qrx_tail, rxq->rx_free_trigger);
2260 : :
2261 : 0 : rxq->rx_free_trigger =
2262 : 0 : (uint16_t)(rxq->rx_free_trigger + rxq->rx_free_thresh);
2263 [ # # ]: 0 : if (rxq->rx_free_trigger >= rxq->nb_rx_desc)
2264 : 0 : rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
2265 : :
2266 : : return 0;
2267 : : }
2268 : :
2269 : : static inline uint16_t
2270 : 0 : rx_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
2271 : : {
2272 : : struct ci_rx_queue *rxq = (struct ci_rx_queue *)rx_queue;
2273 : : uint16_t nb_rx = 0;
2274 : :
2275 [ # # ]: 0 : if (!nb_pkts)
2276 : : return 0;
2277 : :
2278 [ # # ]: 0 : if (rxq->rx_nb_avail)
2279 : 0 : return iavf_rx_fill_from_stage(rxq, rx_pkts, nb_pkts);
2280 : :
2281 [ # # ]: 0 : if (rxq->rxdid >= IAVF_RXDID_FLEX_NIC && rxq->rxdid <= IAVF_RXDID_LAST)
2282 : 0 : nb_rx = (uint16_t)iavf_rx_scan_hw_ring_flex_rxd(rxq, rx_pkts, nb_pkts);
2283 : : else
2284 : 0 : nb_rx = (uint16_t)iavf_rx_scan_hw_ring(rxq, rx_pkts, nb_pkts);
2285 : :
2286 : 0 : rxq->rx_next_avail = 0;
2287 : 0 : rxq->rx_tail = (uint16_t)(rxq->rx_tail + nb_rx + rxq->rx_nb_avail);
2288 : :
2289 [ # # ]: 0 : if (rxq->rx_tail > rxq->rx_free_trigger) {
2290 [ # # ]: 0 : if (iavf_rx_alloc_bufs(rxq) != 0) {
2291 : : uint16_t i, j, nb_staged;
2292 : :
2293 : : /* TODO: count rx_mbuf_alloc_failed here */
2294 : :
2295 : 0 : nb_staged = rxq->rx_nb_avail;
2296 : 0 : rxq->rx_nb_avail = 0;
2297 : :
2298 : 0 : rxq->rx_tail = (uint16_t)(rxq->rx_tail - (nb_rx + nb_staged));
2299 [ # # ]: 0 : for (i = 0, j = rxq->rx_tail; i < nb_rx; i++, j++) {
2300 : 0 : rxq->sw_ring[j].mbuf = rx_pkts[i];
2301 : 0 : rx_pkts[i] = NULL;
2302 : : }
2303 [ # # ]: 0 : for (i = 0, j = rxq->rx_tail + nb_rx; i < nb_staged; i++, j++) {
2304 : 0 : rxq->sw_ring[j].mbuf = rxq->rx_stage[i];
2305 : 0 : rx_pkts[i] = NULL;
2306 : : }
2307 : :
2308 : : return 0;
2309 : : }
2310 : : }
2311 : :
2312 [ # # ]: 0 : if (rxq->rx_tail >= rxq->nb_rx_desc)
2313 : 0 : rxq->rx_tail = 0;
2314 : :
2315 : : PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_tail=%u, nb_rx=%u",
2316 : : rxq->port_id, rxq->queue_id,
2317 : : rxq->rx_tail, nb_rx);
2318 : :
2319 : : return nb_rx;
2320 : : }
2321 : :
2322 : : static uint16_t
2323 : 0 : iavf_recv_pkts_bulk_alloc(void *rx_queue,
2324 : : struct rte_mbuf **rx_pkts,
2325 : : uint16_t nb_pkts)
2326 : : {
2327 : : uint16_t nb_rx = 0, n, count;
2328 : :
2329 [ # # ]: 0 : if (unlikely(nb_pkts == 0))
2330 : : return 0;
2331 : :
2332 [ # # ]: 0 : if (likely(nb_pkts <= IAVF_RX_MAX_BURST))
2333 : 0 : return rx_recv_pkts(rx_queue, rx_pkts, nb_pkts);
2334 : :
2335 [ # # ]: 0 : while (nb_pkts) {
2336 : 0 : n = RTE_MIN(nb_pkts, IAVF_RX_MAX_BURST);
2337 : 0 : count = rx_recv_pkts(rx_queue, &rx_pkts[nb_rx], n);
2338 : 0 : nb_rx = (uint16_t)(nb_rx + count);
2339 : 0 : nb_pkts = (uint16_t)(nb_pkts - count);
2340 [ # # ]: 0 : if (count < n)
2341 : : break;
2342 : : }
2343 : :
2344 : : return nb_rx;
2345 : : }
2346 : :
2347 : : static inline int
2348 : 0 : iavf_xmit_cleanup(struct ci_tx_queue *txq)
2349 : : {
2350 : 0 : struct ci_tx_entry *sw_ring = txq->sw_ring;
2351 : 0 : uint16_t last_desc_cleaned = txq->last_desc_cleaned;
2352 : 0 : uint16_t nb_tx_desc = txq->nb_tx_desc;
2353 : : uint16_t desc_to_clean_to;
2354 : : uint16_t nb_tx_to_clean;
2355 : :
2356 : 0 : volatile struct iavf_tx_desc *txd = txq->iavf_tx_ring;
2357 : :
2358 : 0 : desc_to_clean_to = (uint16_t)(last_desc_cleaned + txq->tx_rs_thresh);
2359 [ # # ]: 0 : if (desc_to_clean_to >= nb_tx_desc)
2360 : 0 : desc_to_clean_to = (uint16_t)(desc_to_clean_to - nb_tx_desc);
2361 : :
2362 : 0 : desc_to_clean_to = sw_ring[desc_to_clean_to].last_id;
2363 [ # # ]: 0 : if ((txd[desc_to_clean_to].cmd_type_offset_bsz &
2364 : : rte_cpu_to_le_64(IAVF_TXD_QW1_DTYPE_MASK)) !=
2365 : : rte_cpu_to_le_64(IAVF_TX_DESC_DTYPE_DESC_DONE)) {
2366 : : PMD_TX_LOG(DEBUG, "TX descriptor %4u is not done "
2367 : : "(port=%d queue=%d)", desc_to_clean_to,
2368 : : txq->port_id, txq->queue_id);
2369 : : return -1;
2370 : : }
2371 : :
2372 [ # # ]: 0 : if (last_desc_cleaned > desc_to_clean_to)
2373 : 0 : nb_tx_to_clean = (uint16_t)((nb_tx_desc - last_desc_cleaned) +
2374 : : desc_to_clean_to);
2375 : : else
2376 : 0 : nb_tx_to_clean = (uint16_t)(desc_to_clean_to -
2377 : : last_desc_cleaned);
2378 : :
2379 : 0 : txd[desc_to_clean_to].cmd_type_offset_bsz = 0;
2380 : :
2381 : 0 : txq->last_desc_cleaned = desc_to_clean_to;
2382 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + nb_tx_to_clean);
2383 : :
2384 : 0 : return 0;
2385 : : }
2386 : :
2387 : : /* Check if the context descriptor is needed for TX offloading */
2388 : : static inline uint16_t
2389 : : iavf_calc_context_desc(struct rte_mbuf *mb, uint8_t vlan_flag)
2390 : : {
2391 : : uint64_t flags = mb->ol_flags;
2392 : 0 : if (flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG |
2393 : : RTE_MBUF_F_TX_TUNNEL_MASK | RTE_MBUF_F_TX_OUTER_IP_CKSUM |
2394 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | RTE_MBUF_F_TX_QINQ))
2395 : : return 1;
2396 [ # # # # ]: 0 : if (flags & RTE_MBUF_F_TX_VLAN &&
2397 : : vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2)
2398 : : return 1;
2399 : :
2400 [ # # # # ]: 0 : if (IAVF_CHECK_TX_LLDP(mb))
2401 : 0 : return 1;
2402 : :
2403 : : return 0;
2404 : : }
2405 : :
2406 : : static inline void
2407 : 0 : iavf_fill_ctx_desc_cmd_field(volatile uint64_t *field, struct rte_mbuf *m,
2408 : : uint8_t vlan_flag)
2409 : : {
2410 : : uint64_t cmd = 0;
2411 : :
2412 : : /* TSO enabled */
2413 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))
2414 : : cmd = IAVF_TX_CTX_DESC_TSO << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2415 : :
2416 [ # # # # ]: 0 : if ((m->ol_flags & RTE_MBUF_F_TX_VLAN &&
2417 : 0 : vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2) ||
2418 [ # # ]: 0 : m->ol_flags & RTE_MBUF_F_TX_QINQ) {
2419 : 0 : cmd |= IAVF_TX_CTX_DESC_IL2TAG2
2420 : : << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2421 : : }
2422 : :
2423 [ # # # # ]: 0 : if (IAVF_CHECK_TX_LLDP(m))
2424 : 0 : cmd |= IAVF_TX_CTX_DESC_SWTCH_UPLINK
2425 : : << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2426 : :
2427 : 0 : *field |= cmd;
2428 : 0 : }
2429 : :
2430 : : static inline void
2431 : : iavf_fill_ctx_desc_ipsec_field(volatile uint64_t *field,
2432 : : struct iavf_ipsec_crypto_pkt_metadata *ipsec_md)
2433 : : {
2434 : 0 : uint64_t ipsec_field =
2435 : 0 : (uint64_t)ipsec_md->ctx_desc_ipsec_params <<
2436 : : IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT;
2437 : :
2438 : 0 : *field |= ipsec_field;
2439 : 0 : }
2440 : :
2441 : :
2442 : : static inline void
2443 : 0 : iavf_fill_ctx_desc_tunnelling_field(volatile uint64_t *qw0,
2444 : : const struct rte_mbuf *m)
2445 : : {
2446 : : uint64_t eip_typ = IAVF_TX_CTX_DESC_EIPT_NONE;
2447 : : uint64_t eip_len = 0;
2448 : : uint64_t eip_noinc = 0;
2449 : : /* Default - IP_ID is increment in each segment of LSO */
2450 : :
2451 [ # # # # ]: 0 : switch (m->ol_flags & (RTE_MBUF_F_TX_OUTER_IPV4 |
2452 : : RTE_MBUF_F_TX_OUTER_IPV6 |
2453 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM)) {
2454 : 0 : case RTE_MBUF_F_TX_OUTER_IPV4:
2455 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD;
2456 : 0 : eip_len = m->outer_l3_len >> 2;
2457 : 0 : break;
2458 : 0 : case RTE_MBUF_F_TX_OUTER_IPV4 | RTE_MBUF_F_TX_OUTER_IP_CKSUM:
2459 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD;
2460 : 0 : eip_len = m->outer_l3_len >> 2;
2461 : 0 : break;
2462 : 0 : case RTE_MBUF_F_TX_OUTER_IPV6:
2463 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV6;
2464 : 0 : eip_len = m->outer_l3_len >> 2;
2465 : 0 : break;
2466 : : }
2467 : :
2468 [ # # ]: 0 : if (!(m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)) {
2469 : : /* L4TUNT: L4 Tunneling Type */
2470 [ # # # # ]: 0 : switch (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
2471 : : case RTE_MBUF_F_TX_TUNNEL_IPIP:
2472 : : /* for non UDP / GRE tunneling, set to 00b */
2473 : : break;
2474 : 0 : case RTE_MBUF_F_TX_TUNNEL_VXLAN:
2475 : : case RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE:
2476 : : case RTE_MBUF_F_TX_TUNNEL_GTP:
2477 : : case RTE_MBUF_F_TX_TUNNEL_GENEVE:
2478 : 0 : eip_typ |= IAVF_TXD_CTX_UDP_TUNNELING;
2479 : 0 : break;
2480 : 0 : case RTE_MBUF_F_TX_TUNNEL_GRE:
2481 : 0 : eip_typ |= IAVF_TXD_CTX_GRE_TUNNELING;
2482 : 0 : break;
2483 : : default:
2484 : : PMD_TX_LOG(ERR, "Tunnel type not supported");
2485 : : return;
2486 : : }
2487 : :
2488 : : /* L4TUNLEN: L4 Tunneling Length, in Words
2489 : : *
2490 : : * We depend on app to set rte_mbuf.l2_len correctly.
2491 : : * For IP in GRE it should be set to the length of the GRE
2492 : : * header;
2493 : : * For MAC in GRE or MAC in UDP it should be set to the length
2494 : : * of the GRE or UDP headers plus the inner MAC up to including
2495 : : * its last Ethertype.
2496 : : * If MPLS labels exists, it should include them as well.
2497 : : */
2498 : 0 : eip_typ |= (m->l2_len >> 1) << IAVF_TXD_CTX_QW0_NATLEN_SHIFT;
2499 : :
2500 : : /**
2501 : : * Calculate the tunneling UDP checksum.
2502 : : * Shall be set only if L4TUNT = 01b and EIPT is not zero
2503 : : */
2504 [ # # ]: 0 : if ((eip_typ & (IAVF_TX_CTX_EXT_IP_IPV6 |
2505 : : IAVF_TX_CTX_EXT_IP_IPV4 |
2506 : 0 : IAVF_TX_CTX_EXT_IP_IPV4_NO_CSUM)) &&
2507 [ # # ]: 0 : (eip_typ & IAVF_TXD_CTX_UDP_TUNNELING) &&
2508 [ # # ]: 0 : (m->ol_flags & RTE_MBUF_F_TX_OUTER_UDP_CKSUM))
2509 : 0 : eip_typ |= IAVF_TXD_CTX_QW0_L4T_CS_MASK;
2510 : : }
2511 : :
2512 : 0 : *qw0 = eip_typ << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT |
2513 : 0 : eip_len << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT |
2514 : : eip_noinc << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT;
2515 : : }
2516 : :
2517 : : static inline uint16_t
2518 : 0 : iavf_fill_ctx_desc_segmentation_field(volatile uint64_t *field,
2519 : : struct rte_mbuf *m, struct iavf_ipsec_crypto_pkt_metadata *ipsec_md)
2520 : : {
2521 : : uint64_t segmentation_field = 0;
2522 : : uint64_t total_length = 0;
2523 : :
2524 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD) {
2525 : 0 : total_length = ipsec_md->l4_payload_len;
2526 : : } else {
2527 : 0 : total_length = m->pkt_len - (m->l2_len + m->l3_len + m->l4_len);
2528 : :
2529 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK)
2530 : 0 : total_length -= m->outer_l3_len + m->outer_l2_len;
2531 : : }
2532 : :
2533 : : #ifdef RTE_ETHDEV_DEBUG_TX
2534 : : if (!m->l4_len || !m->tso_segsz)
2535 : : PMD_TX_LOG(DEBUG, "L4 length %d, LSO Segment size %d",
2536 : : m->l4_len, m->tso_segsz);
2537 : : if (m->tso_segsz < 88)
2538 : : PMD_TX_LOG(DEBUG, "LSO Segment size %d is less than minimum %d",
2539 : : m->tso_segsz, 88);
2540 : : #endif
2541 : 0 : segmentation_field =
2542 : 0 : (((uint64_t)total_length << IAVF_TXD_CTX_QW1_TSO_LEN_SHIFT) &
2543 : : IAVF_TXD_CTX_QW1_TSO_LEN_MASK) |
2544 : 0 : (((uint64_t)m->tso_segsz << IAVF_TXD_CTX_QW1_MSS_SHIFT) &
2545 : : IAVF_TXD_CTX_QW1_MSS_MASK);
2546 : :
2547 : 0 : *field |= segmentation_field;
2548 : :
2549 : 0 : return total_length;
2550 : : }
2551 : :
2552 : :
2553 : : struct iavf_tx_context_desc_qws {
2554 : : __le64 qw0;
2555 : : __le64 qw1;
2556 : : };
2557 : :
2558 : : static inline void
2559 : 0 : iavf_fill_context_desc(volatile struct iavf_tx_context_desc *desc,
2560 : : struct rte_mbuf *m, struct iavf_ipsec_crypto_pkt_metadata *ipsec_md,
2561 : : uint16_t *tlen, uint8_t vlan_flag)
2562 : : {
2563 : : volatile struct iavf_tx_context_desc_qws *desc_qws =
2564 : : (volatile struct iavf_tx_context_desc_qws *)desc;
2565 : : /* fill descriptor type field */
2566 : 0 : desc_qws->qw1 = IAVF_TX_DESC_DTYPE_CONTEXT;
2567 : :
2568 : : /* fill command field */
2569 : 0 : iavf_fill_ctx_desc_cmd_field(&desc_qws->qw1, m, vlan_flag);
2570 : :
2571 : : /* fill segmentation field */
2572 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG)) {
2573 : : /* fill IPsec field */
2574 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)
2575 : : iavf_fill_ctx_desc_ipsec_field(&desc_qws->qw1,
2576 : : ipsec_md);
2577 : :
2578 : 0 : *tlen = iavf_fill_ctx_desc_segmentation_field(&desc_qws->qw1,
2579 : : m, ipsec_md);
2580 : : }
2581 : :
2582 : : /* fill tunnelling field */
2583 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK)
2584 : 0 : iavf_fill_ctx_desc_tunnelling_field(&desc_qws->qw0, m);
2585 : : else
2586 : 0 : desc_qws->qw0 = 0;
2587 : :
2588 : 0 : desc_qws->qw0 = rte_cpu_to_le_64(desc_qws->qw0);
2589 : 0 : desc_qws->qw1 = rte_cpu_to_le_64(desc_qws->qw1);
2590 : :
2591 : : /* vlan_flag specifies VLAN tag location for VLAN, and outer tag location for QinQ. */
2592 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_QINQ)
2593 [ # # ]: 0 : desc->l2tag2 = vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2 ? m->vlan_tci_outer :
2594 : : m->vlan_tci;
2595 [ # # # # ]: 0 : else if (m->ol_flags & RTE_MBUF_F_TX_VLAN && vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2)
2596 : 0 : desc->l2tag2 = m->vlan_tci;
2597 : 0 : }
2598 : :
2599 : :
2600 : : static inline void
2601 : 0 : iavf_fill_ipsec_desc(volatile struct iavf_tx_ipsec_desc *desc,
2602 : : const struct iavf_ipsec_crypto_pkt_metadata *md, uint16_t *ipsec_len)
2603 : : {
2604 : 0 : desc->qw0 = rte_cpu_to_le_64(((uint64_t)md->l4_payload_len <<
2605 : : IAVF_IPSEC_TX_DESC_QW0_L4PAYLEN_SHIFT) |
2606 : : ((uint64_t)md->esn << IAVF_IPSEC_TX_DESC_QW0_IPSECESN_SHIFT) |
2607 : : ((uint64_t)md->esp_trailer_len <<
2608 : : IAVF_IPSEC_TX_DESC_QW0_TRAILERLEN_SHIFT));
2609 : :
2610 : 0 : desc->qw1 = rte_cpu_to_le_64(((uint64_t)md->sa_idx <<
2611 : : IAVF_IPSEC_TX_DESC_QW1_IPSECSA_SHIFT) |
2612 : : ((uint64_t)md->next_proto <<
2613 : : IAVF_IPSEC_TX_DESC_QW1_IPSECNH_SHIFT) |
2614 : : ((uint64_t)(md->len_iv & 0x3) <<
2615 : : IAVF_IPSEC_TX_DESC_QW1_IVLEN_SHIFT) |
2616 : : ((uint64_t)(md->ol_flags & IAVF_IPSEC_CRYPTO_OL_FLAGS_NATT ?
2617 : : 1ULL : 0ULL) <<
2618 : : IAVF_IPSEC_TX_DESC_QW1_UDP_SHIFT) |
2619 : : (uint64_t)IAVF_TX_DESC_DTYPE_IPSEC);
2620 : :
2621 : : /**
2622 : : * TODO: Pre-calculate this in the Session initialization
2623 : : *
2624 : : * Calculate IPsec length required in data descriptor func when TSO
2625 : : * offload is enabled
2626 : : */
2627 : 0 : *ipsec_len = sizeof(struct rte_esp_hdr) + (md->len_iv >> 2) +
2628 : : (md->ol_flags & IAVF_IPSEC_CRYPTO_OL_FLAGS_NATT ?
2629 : 0 : sizeof(struct rte_udp_hdr) : 0);
2630 : 0 : }
2631 : :
2632 : : static inline void
2633 : 0 : iavf_build_data_desc_cmd_offset_fields(volatile uint64_t *qw1,
2634 : : struct rte_mbuf *m, uint8_t vlan_flag)
2635 : : {
2636 : : uint64_t command = 0;
2637 : : uint64_t offset = 0;
2638 : : uint64_t l2tag1 = 0;
2639 : :
2640 : 0 : *qw1 = IAVF_TX_DESC_DTYPE_DATA;
2641 : :
2642 : : command = (uint64_t)IAVF_TX_DESC_CMD_ICRC;
2643 : :
2644 : : /* Descriptor based VLAN insertion */
2645 [ # # ]: 0 : if ((vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1) &&
2646 [ # # ]: 0 : m->ol_flags & RTE_MBUF_F_TX_VLAN) {
2647 : : command |= (uint64_t)IAVF_TX_DESC_CMD_IL2TAG1;
2648 : 0 : l2tag1 |= m->vlan_tci;
2649 : : }
2650 : :
2651 : : /* Descriptor based QinQ insertion. vlan_flag specifies outer tag location. */
2652 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_QINQ) {
2653 : : command |= (uint64_t)IAVF_TX_DESC_CMD_IL2TAG1;
2654 [ # # ]: 0 : l2tag1 = vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1 ? m->vlan_tci_outer :
2655 : 0 : m->vlan_tci;
2656 : : }
2657 : :
2658 [ # # ]: 0 : if ((m->ol_flags &
2659 : : (IAVF_TX_CKSUM_OFFLOAD_MASK | RTE_MBUF_F_TX_SEC_OFFLOAD)) == 0)
2660 : 0 : goto skip_cksum;
2661 : :
2662 : : /* Set MACLEN */
2663 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK &&
2664 [ # # ]: 0 : !(m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD))
2665 : 0 : offset |= (m->outer_l2_len >> 1)
2666 : 0 : << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT;
2667 : : else
2668 : 0 : offset |= (m->l2_len >> 1)
2669 : 0 : << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT;
2670 : :
2671 : : /* Enable L3 checksum offloading inner */
2672 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_IP_CKSUM) {
2673 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
2674 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV4_CSUM;
2675 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2676 : : }
2677 [ # # ]: 0 : } else if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
2678 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV4;
2679 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2680 [ # # ]: 0 : } else if (m->ol_flags & RTE_MBUF_F_TX_IPV6) {
2681 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV6;
2682 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2683 : : }
2684 : :
2685 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG)) {
2686 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TCP_SEG)
2687 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_TCP;
2688 : : else
2689 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_UDP;
2690 : 0 : offset |= (m->l4_len >> 2) <<
2691 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2692 : :
2693 : 0 : *qw1 = rte_cpu_to_le_64((((uint64_t)command <<
2694 : : IAVF_TXD_DATA_QW1_CMD_SHIFT) & IAVF_TXD_DATA_QW1_CMD_MASK) |
2695 : : (((uint64_t)offset << IAVF_TXD_DATA_QW1_OFFSET_SHIFT) &
2696 : : IAVF_TXD_DATA_QW1_OFFSET_MASK) |
2697 : : ((uint64_t)l2tag1 << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT));
2698 : :
2699 : 0 : return;
2700 : : }
2701 : :
2702 : : /* Enable L4 checksum offloads */
2703 [ # # # # ]: 0 : switch (m->ol_flags & RTE_MBUF_F_TX_L4_MASK) {
2704 : 0 : case RTE_MBUF_F_TX_TCP_CKSUM:
2705 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_TCP;
2706 : 0 : offset |= (sizeof(struct rte_tcp_hdr) >> 2) <<
2707 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2708 : 0 : break;
2709 : 0 : case RTE_MBUF_F_TX_SCTP_CKSUM:
2710 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_SCTP;
2711 : 0 : offset |= (sizeof(struct rte_sctp_hdr) >> 2) <<
2712 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2713 : 0 : break;
2714 : 0 : case RTE_MBUF_F_TX_UDP_CKSUM:
2715 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_UDP;
2716 : 0 : offset |= (sizeof(struct rte_udp_hdr) >> 2) <<
2717 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2718 : 0 : break;
2719 : : }
2720 : :
2721 : 0 : skip_cksum:
2722 : 0 : *qw1 = rte_cpu_to_le_64((((uint64_t)command <<
2723 : : IAVF_TXD_DATA_QW1_CMD_SHIFT) & IAVF_TXD_DATA_QW1_CMD_MASK) |
2724 : : (((uint64_t)offset << IAVF_TXD_DATA_QW1_OFFSET_SHIFT) &
2725 : : IAVF_TXD_DATA_QW1_OFFSET_MASK) |
2726 : : ((uint64_t)l2tag1 << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT));
2727 : : }
2728 : :
2729 : : /* Calculate the number of TX descriptors needed for each pkt */
2730 : : static inline uint16_t
2731 : : iavf_calc_pkt_desc(struct rte_mbuf *tx_pkt)
2732 : : {
2733 : : struct rte_mbuf *txd = tx_pkt;
2734 : : uint16_t count = 0;
2735 : :
2736 [ # # ]: 0 : while (txd != NULL) {
2737 : 0 : count += (txd->data_len + IAVF_MAX_DATA_PER_TXD - 1) /
2738 : : IAVF_MAX_DATA_PER_TXD;
2739 : 0 : txd = txd->next;
2740 : : }
2741 : :
2742 : : return count;
2743 : : }
2744 : :
2745 : : static inline void
2746 : : iavf_fill_data_desc(volatile struct iavf_tx_desc *desc,
2747 : : uint64_t desc_template, uint16_t buffsz,
2748 : : uint64_t buffer_addr)
2749 : : {
2750 : : /* fill data descriptor qw1 from template */
2751 : 0 : desc->cmd_type_offset_bsz = desc_template;
2752 : :
2753 : : /* set data buffer size */
2754 : 0 : desc->cmd_type_offset_bsz |=
2755 : 0 : (((uint64_t)buffsz << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT) &
2756 : : IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK);
2757 : :
2758 : 0 : desc->buffer_addr = rte_cpu_to_le_64(buffer_addr);
2759 : 0 : desc->cmd_type_offset_bsz = rte_cpu_to_le_64(desc->cmd_type_offset_bsz);
2760 : : }
2761 : :
2762 : :
2763 : : static struct iavf_ipsec_crypto_pkt_metadata *
2764 : : iavf_ipsec_crypto_get_pkt_metadata(const struct ci_tx_queue *txq,
2765 : : struct rte_mbuf *m)
2766 : : {
2767 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)
2768 : 0 : return RTE_MBUF_DYNFIELD(m, txq->ipsec_crypto_pkt_md_offset,
2769 : : struct iavf_ipsec_crypto_pkt_metadata *);
2770 : :
2771 : : return NULL;
2772 : : }
2773 : :
2774 : : /* TX function */
2775 : : uint16_t
2776 : 0 : iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
2777 : : {
2778 : : struct ci_tx_queue *txq = tx_queue;
2779 : 0 : volatile struct iavf_tx_desc *txr = txq->iavf_tx_ring;
2780 : 0 : struct ci_tx_entry *txe_ring = txq->sw_ring;
2781 : : struct ci_tx_entry *txe, *txn;
2782 : : struct rte_mbuf *mb, *mb_seg;
2783 : : uint64_t buf_dma_addr;
2784 : : uint16_t desc_idx, desc_idx_last;
2785 : : uint16_t idx;
2786 : : uint16_t slen;
2787 : :
2788 : :
2789 : : /* Check if the descriptor ring needs to be cleaned. */
2790 [ # # ]: 0 : if (txq->nb_tx_free < txq->tx_free_thresh)
2791 : 0 : iavf_xmit_cleanup(txq);
2792 : :
2793 : 0 : desc_idx = txq->tx_tail;
2794 : 0 : txe = &txe_ring[desc_idx];
2795 : :
2796 [ # # ]: 0 : for (idx = 0; idx < nb_pkts; idx++) {
2797 : : volatile struct iavf_tx_desc *ddesc;
2798 : : struct iavf_ipsec_crypto_pkt_metadata *ipsec_md;
2799 : :
2800 : : uint16_t nb_desc_ctx, nb_desc_ipsec;
2801 : : uint16_t nb_desc_data, nb_desc_required;
2802 : 0 : uint16_t tlen = 0, ipseclen = 0;
2803 : 0 : uint64_t ddesc_template = 0;
2804 : : uint64_t ddesc_cmd = 0;
2805 : :
2806 : 0 : mb = tx_pkts[idx];
2807 : :
2808 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txe->mbuf);
2809 : :
2810 : : /**
2811 : : * Get metadata for ipsec crypto from mbuf dynamic fields if
2812 : : * security offload is specified.
2813 : : */
2814 : : ipsec_md = iavf_ipsec_crypto_get_pkt_metadata(txq, mb);
2815 : :
2816 : 0 : nb_desc_data = mb->nb_segs;
2817 : : nb_desc_ctx =
2818 [ # # ]: 0 : iavf_calc_context_desc(mb, txq->vlan_flag);
2819 : 0 : nb_desc_ipsec = !!(mb->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD);
2820 : :
2821 : : /**
2822 : : * The number of descriptors that must be allocated for
2823 : : * a packet equals to the number of the segments of that
2824 : : * packet plus the context and ipsec descriptors if needed.
2825 : : * Recalculate the needed tx descs when TSO enabled in case
2826 : : * the mbuf data size exceeds max data size that hw allows
2827 : : * per tx desc.
2828 : : */
2829 [ # # ]: 0 : if (mb->ol_flags & RTE_MBUF_F_TX_TCP_SEG)
2830 : 0 : nb_desc_required = iavf_calc_pkt_desc(mb) + nb_desc_ctx + nb_desc_ipsec;
2831 : : else
2832 : 0 : nb_desc_required = nb_desc_data + nb_desc_ctx + nb_desc_ipsec;
2833 : :
2834 : 0 : desc_idx_last = (uint16_t)(desc_idx + nb_desc_required - 1);
2835 : :
2836 : : /* wrap descriptor ring */
2837 [ # # ]: 0 : if (desc_idx_last >= txq->nb_tx_desc)
2838 : 0 : desc_idx_last =
2839 : : (uint16_t)(desc_idx_last - txq->nb_tx_desc);
2840 : :
2841 : : PMD_TX_LOG(DEBUG,
2842 : : "port_id=%u queue_id=%u tx_first=%u tx_last=%u",
2843 : : txq->port_id, txq->queue_id, desc_idx, desc_idx_last);
2844 : :
2845 [ # # ]: 0 : if (nb_desc_required > txq->nb_tx_free) {
2846 [ # # ]: 0 : if (iavf_xmit_cleanup(txq)) {
2847 [ # # ]: 0 : if (idx == 0)
2848 : 0 : return 0;
2849 : 0 : goto end_of_tx;
2850 : : }
2851 [ # # ]: 0 : if (unlikely(nb_desc_required > txq->tx_rs_thresh)) {
2852 [ # # ]: 0 : while (nb_desc_required > txq->nb_tx_free) {
2853 [ # # ]: 0 : if (iavf_xmit_cleanup(txq)) {
2854 [ # # ]: 0 : if (idx == 0)
2855 : : return 0;
2856 : 0 : goto end_of_tx;
2857 : : }
2858 : : }
2859 : : }
2860 : : }
2861 : :
2862 : 0 : iavf_build_data_desc_cmd_offset_fields(&ddesc_template, mb,
2863 : : txq->vlan_flag);
2864 : :
2865 : : /* Setup TX context descriptor if required */
2866 [ # # ]: 0 : if (nb_desc_ctx) {
2867 : 0 : volatile struct iavf_tx_context_desc *ctx_desc =
2868 : : (volatile struct iavf_tx_context_desc *)
2869 : 0 : &txr[desc_idx];
2870 : :
2871 : : /* clear QW0 or the previous writeback value
2872 : : * may impact next write
2873 : : */
2874 : 0 : *(volatile uint64_t *)ctx_desc = 0;
2875 : :
2876 : 0 : txn = &txe_ring[txe->next_id];
2877 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2878 : :
2879 [ # # ]: 0 : if (txe->mbuf) {
2880 : : rte_pktmbuf_free_seg(txe->mbuf);
2881 : 0 : txe->mbuf = NULL;
2882 : : }
2883 : :
2884 : 0 : iavf_fill_context_desc(ctx_desc, mb, ipsec_md, &tlen,
2885 : 0 : txq->vlan_flag);
2886 : : IAVF_DUMP_TX_DESC(txq, ctx_desc, desc_idx);
2887 : :
2888 : 0 : txe->last_id = desc_idx_last;
2889 : 0 : desc_idx = txe->next_id;
2890 : : txe = txn;
2891 : : }
2892 : :
2893 [ # # ]: 0 : if (nb_desc_ipsec) {
2894 : 0 : volatile struct iavf_tx_ipsec_desc *ipsec_desc =
2895 : : (volatile struct iavf_tx_ipsec_desc *)
2896 : 0 : &txr[desc_idx];
2897 : :
2898 : 0 : txn = &txe_ring[txe->next_id];
2899 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2900 : :
2901 [ # # ]: 0 : if (txe->mbuf) {
2902 : : rte_pktmbuf_free_seg(txe->mbuf);
2903 : 0 : txe->mbuf = NULL;
2904 : : }
2905 : :
2906 : 0 : iavf_fill_ipsec_desc(ipsec_desc, ipsec_md, &ipseclen);
2907 : :
2908 : : IAVF_DUMP_TX_DESC(txq, ipsec_desc, desc_idx);
2909 : :
2910 : 0 : txe->last_id = desc_idx_last;
2911 : 0 : desc_idx = txe->next_id;
2912 : : txe = txn;
2913 : : }
2914 : :
2915 : : mb_seg = mb;
2916 : :
2917 : : do {
2918 : 0 : ddesc = (volatile struct iavf_tx_desc *)
2919 : 0 : &txr[desc_idx];
2920 : :
2921 : 0 : txn = &txe_ring[txe->next_id];
2922 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2923 : :
2924 [ # # ]: 0 : if (txe->mbuf)
2925 : : rte_pktmbuf_free_seg(txe->mbuf);
2926 : :
2927 : 0 : txe->mbuf = mb_seg;
2928 : :
2929 [ # # ]: 0 : if ((mb_seg->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD) &&
2930 [ # # ]: 0 : (mb_seg->ol_flags &
2931 : : (RTE_MBUF_F_TX_TCP_SEG |
2932 : : RTE_MBUF_F_TX_UDP_SEG))) {
2933 : 0 : slen = tlen + mb_seg->l2_len + mb_seg->l3_len +
2934 : 0 : mb_seg->outer_l3_len + ipseclen;
2935 [ # # ]: 0 : if (mb_seg->ol_flags & RTE_MBUF_F_TX_L4_MASK)
2936 : 0 : slen += mb_seg->l4_len;
2937 : : } else {
2938 : 0 : slen = mb_seg->data_len;
2939 : : }
2940 : :
2941 : : buf_dma_addr = rte_mbuf_data_iova(mb_seg);
2942 : 0 : while ((mb_seg->ol_flags & (RTE_MBUF_F_TX_TCP_SEG |
2943 [ # # ]: 0 : RTE_MBUF_F_TX_UDP_SEG)) &&
2944 [ # # ]: 0 : unlikely(slen > IAVF_MAX_DATA_PER_TXD)) {
2945 : 0 : iavf_fill_data_desc(ddesc, ddesc_template,
2946 : : IAVF_MAX_DATA_PER_TXD, buf_dma_addr);
2947 : :
2948 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx);
2949 : :
2950 : 0 : buf_dma_addr += IAVF_MAX_DATA_PER_TXD;
2951 : 0 : slen -= IAVF_MAX_DATA_PER_TXD;
2952 : :
2953 : 0 : txe->last_id = desc_idx_last;
2954 : 0 : desc_idx = txe->next_id;
2955 : : txe = txn;
2956 : 0 : ddesc = &txr[desc_idx];
2957 : 0 : txn = &txe_ring[txe->next_id];
2958 : : }
2959 : :
2960 : 0 : iavf_fill_data_desc(ddesc, ddesc_template,
2961 : : slen, buf_dma_addr);
2962 : :
2963 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx);
2964 : :
2965 : 0 : txe->last_id = desc_idx_last;
2966 : 0 : desc_idx = txe->next_id;
2967 : : txe = txn;
2968 : 0 : mb_seg = mb_seg->next;
2969 [ # # ]: 0 : } while (mb_seg);
2970 : :
2971 : : /* The last packet data descriptor needs End Of Packet (EOP) */
2972 : : ddesc_cmd = IAVF_TX_DESC_CMD_EOP;
2973 : :
2974 : 0 : txq->nb_tx_used = (uint16_t)(txq->nb_tx_used + nb_desc_required);
2975 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_desc_required);
2976 : :
2977 [ # # ]: 0 : if (txq->nb_tx_used >= txq->tx_rs_thresh) {
2978 : : PMD_TX_LOG(DEBUG, "Setting RS bit on TXD id="
2979 : : "%4u (port=%d queue=%d)",
2980 : : desc_idx_last, txq->port_id, txq->queue_id);
2981 : :
2982 : : ddesc_cmd |= IAVF_TX_DESC_CMD_RS;
2983 : :
2984 : : /* Update txq RS bit counters */
2985 : 0 : txq->nb_tx_used = 0;
2986 : : }
2987 : :
2988 : 0 : ddesc->cmd_type_offset_bsz |= rte_cpu_to_le_64(ddesc_cmd <<
2989 : : IAVF_TXD_DATA_QW1_CMD_SHIFT);
2990 : :
2991 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx - 1);
2992 : : }
2993 : :
2994 : 0 : end_of_tx:
2995 : : rte_wmb();
2996 : :
2997 : : PMD_TX_LOG(DEBUG, "port_id=%u queue_id=%u tx_tail=%u nb_tx=%u",
2998 : : txq->port_id, txq->queue_id, desc_idx, idx);
2999 : :
3000 : 0 : IAVF_PCI_REG_WRITE_RELAXED(txq->qtx_tail, desc_idx);
3001 : 0 : txq->tx_tail = desc_idx;
3002 : :
3003 : 0 : return idx;
3004 : : }
3005 : :
3006 : : /* Check if the packet with vlan user priority is transmitted in the
3007 : : * correct queue.
3008 : : */
3009 : : static int
3010 : : iavf_check_vlan_up2tc(struct ci_tx_queue *txq, struct rte_mbuf *m)
3011 : : {
3012 : : struct rte_eth_dev *dev = &rte_eth_devices[txq->port_id];
3013 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
3014 : : uint16_t up;
3015 : :
3016 : 0 : up = m->vlan_tci >> IAVF_VLAN_TAG_PCP_OFFSET;
3017 : :
3018 [ # # ]: 0 : if (!(vf->qos_cap->cap[txq->tc].tc_prio & BIT(up))) {
3019 : : PMD_TX_LOG(ERR, "packet with vlan pcp %u cannot transmit in queue %u",
3020 : : up, txq->queue_id);
3021 : : return -1;
3022 : : } else {
3023 : : return 0;
3024 : : }
3025 : : }
3026 : :
3027 : : /* Parse an IPv4 header to fill l3_len, l4_len, and l4_proto */
3028 : : static inline void
3029 : : parse_ipv4(struct rte_ipv4_hdr *ipv4_hdr, struct offload_info *info)
3030 : : {
3031 : : struct rte_tcp_hdr *tcp_hdr;
3032 : :
3033 : : info->l3_len = rte_ipv4_hdr_len(ipv4_hdr);
3034 : : info->l4_proto = ipv4_hdr->next_proto_id;
3035 : :
3036 : : /* only fill l4_len for TCP, it's useful for TSO */
3037 : : if (info->l4_proto == IPPROTO_TCP) {
3038 : : tcp_hdr = (struct rte_tcp_hdr *)
3039 : : ((char *)ipv4_hdr + info->l3_len);
3040 : : info->l4_len = (tcp_hdr->data_off & 0xf0) >> 2;
3041 : : } else if (info->l4_proto == IPPROTO_UDP) {
3042 : : info->l4_len = sizeof(struct rte_udp_hdr);
3043 : : } else {
3044 : : info->l4_len = 0;
3045 : : }
3046 : : }
3047 : :
3048 : : /* Parse an IPv6 header to fill l3_len, l4_len, and l4_proto */
3049 : : static inline void
3050 : : parse_ipv6(struct rte_ipv6_hdr *ipv6_hdr, struct offload_info *info)
3051 : : {
3052 : : struct rte_tcp_hdr *tcp_hdr;
3053 : :
3054 : : info->l3_len = sizeof(struct rte_ipv6_hdr);
3055 : : info->l4_proto = ipv6_hdr->proto;
3056 : :
3057 : : /* only fill l4_len for TCP, it's useful for TSO */
3058 : : if (info->l4_proto == IPPROTO_TCP) {
3059 : : tcp_hdr = (struct rte_tcp_hdr *)
3060 : : ((char *)ipv6_hdr + info->l3_len);
3061 : : info->l4_len = (tcp_hdr->data_off & 0xf0) >> 2;
3062 : : } else if (info->l4_proto == IPPROTO_UDP) {
3063 : : info->l4_len = sizeof(struct rte_udp_hdr);
3064 : : } else {
3065 : : info->l4_len = 0;
3066 : : }
3067 : : }
3068 : :
3069 : : /*
3070 : : * Parse an ethernet header to fill the ethertype, l2_len, l3_len and
3071 : : * ipproto. This function is able to recognize IPv4/IPv6 with optional VLAN
3072 : : * headers. The l4_len argument is only set in case of TCP (useful for TSO).
3073 : : */
3074 : : static inline void
3075 : : parse_ethernet(struct rte_ether_hdr *eth_hdr, struct offload_info *info)
3076 : : {
3077 : : struct rte_ipv4_hdr *ipv4_hdr;
3078 : : struct rte_ipv6_hdr *ipv6_hdr;
3079 : : struct rte_vlan_hdr *vlan_hdr;
3080 : :
3081 : : info->l2_len = sizeof(struct rte_ether_hdr);
3082 : : info->ethertype = eth_hdr->ether_type;
3083 : :
3084 : : while (info->ethertype == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN) ||
3085 : : info->ethertype == rte_cpu_to_be_16(RTE_ETHER_TYPE_QINQ)) {
3086 : : vlan_hdr = (struct rte_vlan_hdr *)
3087 : : ((char *)eth_hdr + info->l2_len);
3088 : : info->l2_len += sizeof(struct rte_vlan_hdr);
3089 : : info->ethertype = vlan_hdr->eth_proto;
3090 : : }
3091 : :
3092 : : switch (info->ethertype) {
3093 : : case RTE_STATIC_BSWAP16(RTE_ETHER_TYPE_IPV4):
3094 : : ipv4_hdr = (struct rte_ipv4_hdr *)
3095 : : ((char *)eth_hdr + info->l2_len);
3096 : : parse_ipv4(ipv4_hdr, info);
3097 : : break;
3098 : : case RTE_STATIC_BSWAP16(RTE_ETHER_TYPE_IPV6):
3099 : : ipv6_hdr = (struct rte_ipv6_hdr *)
3100 : : ((char *)eth_hdr + info->l2_len);
3101 : : parse_ipv6(ipv6_hdr, info);
3102 : : break;
3103 : : default:
3104 : : info->l4_len = 0;
3105 : : info->l3_len = 0;
3106 : : info->l4_proto = 0;
3107 : : break;
3108 : : }
3109 : : }
3110 : :
3111 : : /* Fill in outer layers length */
3112 : : static inline void
3113 : : update_tunnel_outer(struct offload_info *info)
3114 : : {
3115 : : info->is_tunnel = 1;
3116 : : info->outer_ethertype = info->ethertype;
3117 : : info->outer_l2_len = info->l2_len;
3118 : : info->outer_l3_len = info->l3_len;
3119 : : info->outer_l4_proto = info->l4_proto;
3120 : : }
3121 : :
3122 : : /*
3123 : : * Parse a GTP protocol header.
3124 : : * No optional fields and next extension header type.
3125 : : */
3126 : : static inline void
3127 : : parse_gtp(struct rte_udp_hdr *udp_hdr,
3128 : : struct offload_info *info)
3129 : : {
3130 : : struct rte_ipv4_hdr *ipv4_hdr;
3131 : : struct rte_ipv6_hdr *ipv6_hdr;
3132 : : struct rte_gtp_hdr *gtp_hdr;
3133 : : uint8_t gtp_len = sizeof(*gtp_hdr);
3134 : : uint8_t ip_ver;
3135 : :
3136 : : /* Check UDP destination port. */
3137 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(RTE_GTPC_UDP_PORT) &&
3138 : : udp_hdr->src_port != rte_cpu_to_be_16(RTE_GTPC_UDP_PORT) &&
3139 : : udp_hdr->dst_port != rte_cpu_to_be_16(RTE_GTPU_UDP_PORT))
3140 : : return;
3141 : :
3142 : : update_tunnel_outer(info);
3143 : : info->l2_len = 0;
3144 : :
3145 : : gtp_hdr = (struct rte_gtp_hdr *)((char *)udp_hdr +
3146 : : sizeof(struct rte_udp_hdr));
3147 : :
3148 : : /*
3149 : : * Check message type. If message type is 0xff, it is
3150 : : * a GTP data packet. If not, it is a GTP control packet
3151 : : */
3152 : : if (gtp_hdr->msg_type == 0xff) {
3153 : : ip_ver = *(uint8_t *)((char *)udp_hdr +
3154 : : sizeof(struct rte_udp_hdr) +
3155 : : sizeof(struct rte_gtp_hdr));
3156 : : ip_ver = (ip_ver) & 0xf0;
3157 : :
3158 : : if (ip_ver == RTE_GTP_TYPE_IPV4) {
3159 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)gtp_hdr +
3160 : : gtp_len);
3161 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3162 : : parse_ipv4(ipv4_hdr, info);
3163 : : } else if (ip_ver == RTE_GTP_TYPE_IPV6) {
3164 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)gtp_hdr +
3165 : : gtp_len);
3166 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3167 : : parse_ipv6(ipv6_hdr, info);
3168 : : }
3169 : : } else {
3170 : : info->ethertype = 0;
3171 : : info->l4_len = 0;
3172 : : info->l3_len = 0;
3173 : : info->l4_proto = 0;
3174 : : }
3175 : :
3176 : : info->l2_len += RTE_ETHER_GTP_HLEN;
3177 : : }
3178 : :
3179 : : /* Parse a VXLAN header */
3180 : : static inline void
3181 : : parse_vxlan(struct rte_udp_hdr *udp_hdr,
3182 : : struct offload_info *info)
3183 : : {
3184 : : struct rte_ether_hdr *eth_hdr;
3185 : :
3186 : : /* check UDP destination port, RTE_VXLAN_DEFAULT_PORT (4789) is the
3187 : : * default VXLAN port (rfc7348) or that the Rx offload flag is set
3188 : : * (i40e only currently)
3189 : : */
3190 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(RTE_VXLAN_DEFAULT_PORT))
3191 : : return;
3192 : :
3193 : : update_tunnel_outer(info);
3194 : :
3195 : : eth_hdr = (struct rte_ether_hdr *)((char *)udp_hdr +
3196 : : sizeof(struct rte_udp_hdr) +
3197 : : sizeof(struct rte_vxlan_hdr));
3198 : :
3199 : : parse_ethernet(eth_hdr, info);
3200 : : info->l2_len += RTE_ETHER_VXLAN_HLEN; /* add UDP + VXLAN */
3201 : : }
3202 : :
3203 : : /* Parse a VXLAN-GPE header */
3204 : : static inline void
3205 : : parse_vxlan_gpe(struct rte_udp_hdr *udp_hdr,
3206 : : struct offload_info *info)
3207 : : {
3208 : : struct rte_ether_hdr *eth_hdr;
3209 : : struct rte_ipv4_hdr *ipv4_hdr;
3210 : : struct rte_ipv6_hdr *ipv6_hdr;
3211 : : struct rte_vxlan_gpe_hdr *vxlan_gpe_hdr;
3212 : : uint8_t vxlan_gpe_len = sizeof(*vxlan_gpe_hdr);
3213 : :
3214 : : /* Check UDP destination port. */
3215 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(vxlan_gpe_udp_port))
3216 : : return;
3217 : :
3218 : : vxlan_gpe_hdr = (struct rte_vxlan_gpe_hdr *)((char *)udp_hdr +
3219 : : sizeof(struct rte_udp_hdr));
3220 : :
3221 : : if (!vxlan_gpe_hdr->proto || vxlan_gpe_hdr->proto ==
3222 : : RTE_VXLAN_GPE_TYPE_IPV4) {
3223 : : update_tunnel_outer(info);
3224 : :
3225 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)vxlan_gpe_hdr +
3226 : : vxlan_gpe_len);
3227 : :
3228 : : parse_ipv4(ipv4_hdr, info);
3229 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3230 : : info->l2_len = 0;
3231 : :
3232 : : } else if (vxlan_gpe_hdr->proto == RTE_VXLAN_GPE_TYPE_IPV6) {
3233 : : update_tunnel_outer(info);
3234 : :
3235 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)vxlan_gpe_hdr +
3236 : : vxlan_gpe_len);
3237 : :
3238 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3239 : : parse_ipv6(ipv6_hdr, info);
3240 : : info->l2_len = 0;
3241 : :
3242 : : } else if (vxlan_gpe_hdr->proto == RTE_VXLAN_GPE_TYPE_ETH) {
3243 : : update_tunnel_outer(info);
3244 : :
3245 : : eth_hdr = (struct rte_ether_hdr *)((char *)vxlan_gpe_hdr +
3246 : : vxlan_gpe_len);
3247 : :
3248 : : parse_ethernet(eth_hdr, info);
3249 : : } else {
3250 : : return;
3251 : : }
3252 : :
3253 : : info->l2_len += RTE_ETHER_VXLAN_GPE_HLEN;
3254 : : }
3255 : :
3256 : : /* Parse a GENEVE header */
3257 : : static inline void
3258 : : parse_geneve(struct rte_udp_hdr *udp_hdr,
3259 : : struct offload_info *info)
3260 : : {
3261 : : struct rte_ether_hdr *eth_hdr;
3262 : : struct rte_ipv4_hdr *ipv4_hdr;
3263 : : struct rte_ipv6_hdr *ipv6_hdr;
3264 : : struct rte_geneve_hdr *geneve_hdr;
3265 : : uint16_t geneve_len;
3266 : :
3267 : : /* Check UDP destination port. */
3268 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(geneve_udp_port))
3269 : : return;
3270 : :
3271 : : geneve_hdr = (struct rte_geneve_hdr *)((char *)udp_hdr +
3272 : : sizeof(struct rte_udp_hdr));
3273 : : geneve_len = sizeof(struct rte_geneve_hdr) + geneve_hdr->opt_len * 4;
3274 : : if (!geneve_hdr->proto || geneve_hdr->proto ==
3275 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3276 : : update_tunnel_outer(info);
3277 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)geneve_hdr +
3278 : : geneve_len);
3279 : : parse_ipv4(ipv4_hdr, info);
3280 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3281 : : info->l2_len = 0;
3282 : : } else if (geneve_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3283 : : update_tunnel_outer(info);
3284 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)geneve_hdr +
3285 : : geneve_len);
3286 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3287 : : parse_ipv6(ipv6_hdr, info);
3288 : : info->l2_len = 0;
3289 : :
3290 : : } else if (geneve_hdr->proto == rte_cpu_to_be_16(RTE_GENEVE_TYPE_ETH)) {
3291 : : update_tunnel_outer(info);
3292 : : eth_hdr = (struct rte_ether_hdr *)((char *)geneve_hdr +
3293 : : geneve_len);
3294 : : parse_ethernet(eth_hdr, info);
3295 : : } else {
3296 : : return;
3297 : : }
3298 : :
3299 : : info->l2_len +=
3300 : : (sizeof(struct rte_udp_hdr) + sizeof(struct rte_geneve_hdr) +
3301 : : ((struct rte_geneve_hdr *)geneve_hdr)->opt_len * 4);
3302 : : }
3303 : :
3304 : : /* Parse a GRE header */
3305 : : static inline void
3306 : : parse_gre(struct simple_gre_hdr *gre_hdr, struct offload_info *info)
3307 : : {
3308 : : struct rte_ether_hdr *eth_hdr;
3309 : : struct rte_ipv4_hdr *ipv4_hdr;
3310 : : struct rte_ipv6_hdr *ipv6_hdr;
3311 : : uint8_t gre_len = 0;
3312 : :
3313 : : gre_len += sizeof(struct simple_gre_hdr);
3314 : :
3315 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_KEY_PRESENT))
3316 : : gre_len += GRE_EXT_LEN;
3317 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_SEQUENCE_PRESENT))
3318 : : gre_len += GRE_EXT_LEN;
3319 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_CHECKSUM_PRESENT))
3320 : : gre_len += GRE_EXT_LEN;
3321 : :
3322 : : if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3323 : : update_tunnel_outer(info);
3324 : :
3325 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)gre_hdr + gre_len);
3326 : :
3327 : : parse_ipv4(ipv4_hdr, info);
3328 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3329 : : info->l2_len = 0;
3330 : :
3331 : : } else if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3332 : : update_tunnel_outer(info);
3333 : :
3334 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)gre_hdr + gre_len);
3335 : :
3336 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3337 : : parse_ipv6(ipv6_hdr, info);
3338 : : info->l2_len = 0;
3339 : :
3340 : : } else if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_TEB)) {
3341 : : update_tunnel_outer(info);
3342 : :
3343 : : eth_hdr = (struct rte_ether_hdr *)((char *)gre_hdr + gre_len);
3344 : :
3345 : : parse_ethernet(eth_hdr, info);
3346 : : } else {
3347 : : return;
3348 : : }
3349 : :
3350 : : info->l2_len += gre_len;
3351 : : }
3352 : :
3353 : : /* Parse an encapsulated IP or IPv6 header */
3354 : : static inline void
3355 : : parse_encap_ip(void *encap_ip, struct offload_info *info)
3356 : : {
3357 : : struct rte_ipv4_hdr *ipv4_hdr = encap_ip;
3358 : : struct rte_ipv6_hdr *ipv6_hdr = encap_ip;
3359 : : uint8_t ip_version;
3360 : :
3361 : : ip_version = (ipv4_hdr->version_ihl & 0xf0) >> 4;
3362 : :
3363 : : if (ip_version != 4 && ip_version != 6)
3364 : : return;
3365 : :
3366 : : info->is_tunnel = 1;
3367 : : info->outer_ethertype = info->ethertype;
3368 : : info->outer_l2_len = info->l2_len;
3369 : : info->outer_l3_len = info->l3_len;
3370 : :
3371 : : if (ip_version == 4) {
3372 : : parse_ipv4(ipv4_hdr, info);
3373 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3374 : : } else {
3375 : : parse_ipv6(ipv6_hdr, info);
3376 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3377 : : }
3378 : : info->l2_len = 0;
3379 : : }
3380 : :
3381 : : static inline int
3382 : : check_mbuf_len(struct offload_info *info, struct rte_mbuf *m)
3383 : : {
3384 : : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
3385 : : if (info->outer_l2_len != m->outer_l2_len) {
3386 : : PMD_TX_LOG(ERR, "outer_l2_len error in mbuf. Original "
3387 : : "length: %hu, calculated length: %u", m->outer_l2_len,
3388 : : info->outer_l2_len);
3389 : : return -1;
3390 : : }
3391 : : if (info->outer_l3_len != m->outer_l3_len) {
3392 : : PMD_TX_LOG(ERR, "outer_l3_len error in mbuf. Original "
3393 : : "length: %hu,calculated length: %u", m->outer_l3_len,
3394 : : info->outer_l3_len);
3395 : : return -1;
3396 : : }
3397 : : }
3398 : :
3399 : : if (info->l2_len != m->l2_len) {
3400 : : PMD_TX_LOG(ERR, "l2_len error in mbuf. Original "
3401 : : "length: %hu, calculated length: %u", m->l2_len,
3402 : : info->l2_len);
3403 : : return -1;
3404 : : }
3405 : : if (info->l3_len != m->l3_len) {
3406 : : PMD_TX_LOG(ERR, "l3_len error in mbuf. Original "
3407 : : "length: %hu, calculated length: %u", m->l3_len,
3408 : : info->l3_len);
3409 : : return -1;
3410 : : }
3411 : : if (info->l4_len != m->l4_len) {
3412 : : PMD_TX_LOG(ERR, "l4_len error in mbuf. Original "
3413 : : "length: %hu, calculated length: %u", m->l4_len,
3414 : : info->l4_len);
3415 : : return -1;
3416 : : }
3417 : :
3418 : : return 0;
3419 : : }
3420 : :
3421 : : static inline int
3422 : : check_ether_type(struct offload_info *info, struct rte_mbuf *m)
3423 : : {
3424 : : int ret = 0;
3425 : :
3426 : : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
3427 : : if (info->outer_ethertype ==
3428 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3429 : : if (!(m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV4)) {
3430 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv4, "
3431 : : "tx offload missing `RTE_MBUF_F_TX_OUTER_IPV4` flag.");
3432 : : ret = -1;
3433 : : }
3434 : : if (m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV6) {
3435 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv4, tx "
3436 : : "offload contains wrong `RTE_MBUF_F_TX_OUTER_IPV6` flag");
3437 : : ret = -1;
3438 : : }
3439 : : } else if (info->outer_ethertype ==
3440 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3441 : : if (!(m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV6)) {
3442 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv6, "
3443 : : "tx offload missing `RTE_MBUF_F_TX_OUTER_IPV6` flag.");
3444 : : ret = -1;
3445 : : }
3446 : : if (m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV4) {
3447 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv6, tx "
3448 : : "offload contains wrong `RTE_MBUF_F_TX_OUTER_IPV4` flag");
3449 : : ret = -1;
3450 : : }
3451 : : }
3452 : : }
3453 : :
3454 : : if (info->ethertype ==
3455 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3456 : : if (!(m->ol_flags & RTE_MBUF_F_TX_IPV4)) {
3457 : : PMD_TX_LOG(ERR, "Ethernet type is ipv4, tx offload "
3458 : : "missing `RTE_MBUF_F_TX_IPV4` flag.");
3459 : : ret = -1;
3460 : : }
3461 : : if (m->ol_flags & RTE_MBUF_F_TX_IPV6) {
3462 : : PMD_TX_LOG(ERR, "Ethernet type is ipv4, tx "
3463 : : "offload contains wrong `RTE_MBUF_F_TX_IPV6` flag");
3464 : : ret = -1;
3465 : : }
3466 : : } else if (info->ethertype ==
3467 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3468 : : if (!(m->ol_flags & RTE_MBUF_F_TX_IPV6)) {
3469 : : PMD_TX_LOG(ERR, "Ethernet type is ipv6, tx offload "
3470 : : "missing `RTE_MBUF_F_TX_IPV6` flag.");
3471 : : ret = -1;
3472 : : }
3473 : : if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
3474 : : PMD_TX_LOG(ERR, "Ethernet type is ipv6, tx offload "
3475 : : "contains wrong `RTE_MBUF_F_TX_IPV4` flag");
3476 : : ret = -1;
3477 : : }
3478 : : }
3479 : :
3480 : : return ret;
3481 : : }
3482 : :
3483 : : /* Check whether the parameters of mbuf are correct. */
3484 : : __rte_unused static inline int
3485 : : iavf_check_mbuf(struct rte_mbuf *m)
3486 : : {
3487 : : struct rte_ether_hdr *eth_hdr;
3488 : : void *l3_hdr = NULL; /* can be IPv4 or IPv6 */
3489 : : struct offload_info info = {0};
3490 : : uint64_t ol_flags = m->ol_flags;
3491 : : uint64_t tunnel_type = ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK;
3492 : :
3493 : : eth_hdr = rte_pktmbuf_mtod(m, struct rte_ether_hdr *);
3494 : : parse_ethernet(eth_hdr, &info);
3495 : : l3_hdr = (char *)eth_hdr + info.l2_len;
3496 : : if (info.l4_proto == IPPROTO_UDP) {
3497 : : struct rte_udp_hdr *udp_hdr;
3498 : :
3499 : : udp_hdr = (struct rte_udp_hdr *)
3500 : : ((char *)l3_hdr + info.l3_len);
3501 : : parse_gtp(udp_hdr, &info);
3502 : : if (info.is_tunnel) {
3503 : : if (!tunnel_type) {
3504 : : PMD_TX_LOG(ERR, "gtp tunnel packet missing tx "
3505 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GTP` flag.");
3506 : : return -1;
3507 : : }
3508 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GTP) {
3509 : : PMD_TX_LOG(ERR, "gtp tunnel packet, tx offload has wrong "
3510 : : "`%s` flag, correct is `RTE_MBUF_F_TX_TUNNEL_GTP` flag",
3511 : : rte_get_tx_ol_flag_name(tunnel_type));
3512 : : return -1;
3513 : : }
3514 : : goto check_len;
3515 : : }
3516 : : parse_vxlan_gpe(udp_hdr, &info);
3517 : : if (info.is_tunnel) {
3518 : : if (!tunnel_type) {
3519 : : PMD_TX_LOG(ERR, "vxlan gpe tunnel packet missing tx "
3520 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE` flag.");
3521 : : return -1;
3522 : : }
3523 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE) {
3524 : : PMD_TX_LOG(ERR, "vxlan gpe tunnel packet, tx offload has "
3525 : : "wrong `%s` flag, correct is "
3526 : : "`RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE` flag",
3527 : : rte_get_tx_ol_flag_name(tunnel_type));
3528 : : return -1;
3529 : : }
3530 : : goto check_len;
3531 : : }
3532 : : parse_vxlan(udp_hdr, &info);
3533 : : if (info.is_tunnel) {
3534 : : if (!tunnel_type) {
3535 : : PMD_TX_LOG(ERR, "vxlan tunnel packet missing tx "
3536 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_VXLAN` flag.");
3537 : : return -1;
3538 : : }
3539 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_VXLAN) {
3540 : : PMD_TX_LOG(ERR, "vxlan tunnel packet, tx offload has "
3541 : : "wrong `%s` flag, correct is "
3542 : : "`RTE_MBUF_F_TX_TUNNEL_VXLAN` flag",
3543 : : rte_get_tx_ol_flag_name(tunnel_type));
3544 : : return -1;
3545 : : }
3546 : : goto check_len;
3547 : : }
3548 : : parse_geneve(udp_hdr, &info);
3549 : : if (info.is_tunnel) {
3550 : : if (!tunnel_type) {
3551 : : PMD_TX_LOG(ERR, "geneve tunnel packet missing tx "
3552 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GENEVE` flag.");
3553 : : return -1;
3554 : : }
3555 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GENEVE) {
3556 : : PMD_TX_LOG(ERR, "geneve tunnel packet, tx offload has "
3557 : : "wrong `%s` flag, correct is "
3558 : : "`RTE_MBUF_F_TX_TUNNEL_GENEVE` flag",
3559 : : rte_get_tx_ol_flag_name(tunnel_type));
3560 : : return -1;
3561 : : }
3562 : : goto check_len;
3563 : : }
3564 : : /* Always keep last. */
3565 : : if (unlikely(RTE_ETH_IS_TUNNEL_PKT(m->packet_type)
3566 : : != 0)) {
3567 : : PMD_TX_LOG(ERR, "Unknown tunnel packet. UDP dst port: %hu",
3568 : : udp_hdr->dst_port);
3569 : : return -1;
3570 : : }
3571 : : } else if (info.l4_proto == IPPROTO_GRE) {
3572 : : struct simple_gre_hdr *gre_hdr;
3573 : :
3574 : : gre_hdr = (struct simple_gre_hdr *)((char *)l3_hdr +
3575 : : info.l3_len);
3576 : : parse_gre(gre_hdr, &info);
3577 : : if (info.is_tunnel) {
3578 : : if (!tunnel_type) {
3579 : : PMD_TX_LOG(ERR, "gre tunnel packet missing tx "
3580 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GRE` flag.");
3581 : : return -1;
3582 : : }
3583 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GRE) {
3584 : : PMD_TX_LOG(ERR, "gre tunnel packet, tx offload has "
3585 : : "wrong `%s` flag, correct is "
3586 : : "`RTE_MBUF_F_TX_TUNNEL_GRE` flag",
3587 : : rte_get_tx_ol_flag_name(tunnel_type));
3588 : : return -1;
3589 : : }
3590 : : goto check_len;
3591 : : }
3592 : : } else if (info.l4_proto == IPPROTO_IPIP) {
3593 : : void *encap_ip_hdr;
3594 : :
3595 : : encap_ip_hdr = (char *)l3_hdr + info.l3_len;
3596 : : parse_encap_ip(encap_ip_hdr, &info);
3597 : : if (info.is_tunnel) {
3598 : : if (!tunnel_type) {
3599 : : PMD_TX_LOG(ERR, "Ipip tunnel packet missing tx "
3600 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_IPIP` flag.");
3601 : : return -1;
3602 : : }
3603 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_IPIP) {
3604 : : PMD_TX_LOG(ERR, "Ipip tunnel packet, tx offload has "
3605 : : "wrong `%s` flag, correct is "
3606 : : "`RTE_MBUF_F_TX_TUNNEL_IPIP` flag",
3607 : : rte_get_tx_ol_flag_name(tunnel_type));
3608 : : return -1;
3609 : : }
3610 : : goto check_len;
3611 : : }
3612 : : }
3613 : :
3614 : : check_len:
3615 : : if (check_mbuf_len(&info, m) != 0)
3616 : : return -1;
3617 : :
3618 : : return check_ether_type(&info, m);
3619 : : }
3620 : :
3621 : : /* TX prep functions */
3622 : : uint16_t
3623 : 0 : iavf_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
3624 : : uint16_t nb_pkts)
3625 : : {
3626 : : int i, ret;
3627 : : uint64_t ol_flags;
3628 : : struct rte_mbuf *m;
3629 : : struct ci_tx_queue *txq = tx_queue;
3630 : 0 : struct rte_eth_dev *dev = &rte_eth_devices[txq->port_id];
3631 : 0 : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
3632 : : struct iavf_adapter *adapter = IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
3633 : :
3634 [ # # ]: 0 : if (adapter->closed)
3635 : : return 0;
3636 : :
3637 [ # # ]: 0 : for (i = 0; i < nb_pkts; i++) {
3638 : 0 : m = tx_pkts[i];
3639 : 0 : ol_flags = m->ol_flags;
3640 : :
3641 : : /* Check condition for nb_segs > IAVF_TX_MAX_MTU_SEG. */
3642 [ # # ]: 0 : if (!(ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))) {
3643 [ # # ]: 0 : if (m->nb_segs > IAVF_TX_MAX_MTU_SEG) {
3644 : 0 : rte_errno = EINVAL;
3645 : 0 : return i;
3646 : : }
3647 [ # # ]: 0 : } else if ((m->tso_segsz < IAVF_MIN_TSO_MSS) ||
3648 : 0 : (m->tso_segsz > IAVF_MAX_TSO_MSS) ||
3649 [ # # ]: 0 : (m->nb_segs > txq->nb_tx_desc)) {
3650 : : /* MSS outside the range are considered malicious */
3651 : 0 : rte_errno = EINVAL;
3652 : 0 : return i;
3653 : : }
3654 : :
3655 [ # # ]: 0 : if (ol_flags & IAVF_TX_OFFLOAD_NOTSUP_MASK) {
3656 : 0 : rte_errno = ENOTSUP;
3657 : 0 : return i;
3658 : : }
3659 : :
3660 : : /* valid packets are greater than min size, and single-buffer pkts
3661 : : * must have data_len == pkt_len
3662 : : */
3663 [ # # ]: 0 : if (m->pkt_len < IAVF_TX_MIN_PKT_LEN ||
3664 [ # # # # ]: 0 : (m->nb_segs == 1 && m->data_len != m->pkt_len)) {
3665 : 0 : rte_errno = EINVAL;
3666 : 0 : return i;
3667 : : }
3668 : :
3669 : : #ifdef RTE_ETHDEV_DEBUG_TX
3670 : : ret = rte_validate_tx_offload(m);
3671 : : if (ret != 0) {
3672 : : rte_errno = -ret;
3673 : : return i;
3674 : : }
3675 : : #endif
3676 : : ret = rte_net_intel_cksum_prepare(m);
3677 [ # # ]: 0 : if (ret != 0) {
3678 : 0 : rte_errno = -ret;
3679 : 0 : return i;
3680 : : }
3681 : :
3682 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_QOS &&
3683 [ # # ]: 0 : ol_flags & (RTE_MBUF_F_RX_VLAN_STRIPPED | RTE_MBUF_F_RX_VLAN)) {
3684 : : ret = iavf_check_vlan_up2tc(txq, m);
3685 : : if (ret != 0) {
3686 : 0 : rte_errno = -ret;
3687 : 0 : return i;
3688 : : }
3689 : : }
3690 : :
3691 : : #ifdef RTE_ETHDEV_DEBUG_TX
3692 : : ret = iavf_check_mbuf(m);
3693 : : if (ret != 0) {
3694 : : rte_errno = EINVAL;
3695 : : return i;
3696 : : }
3697 : : #endif
3698 : : }
3699 : :
3700 : 0 : return i;
3701 : : }
3702 : :
3703 : : static uint16_t
3704 : : iavf_recv_pkts_no_poll(void *rx_queue, struct rte_mbuf **rx_pkts,
3705 : : uint16_t nb_pkts);
3706 : : static uint16_t
3707 : : iavf_xmit_pkts_no_poll(void *tx_queue, struct rte_mbuf **tx_pkts,
3708 : : uint16_t nb_pkts);
3709 : :
3710 : : static const struct ci_rx_path_info iavf_rx_path_infos[] = {
3711 : : [IAVF_RX_DISABLED] = {
3712 : : .pkt_burst = iavf_recv_pkts_no_poll,
3713 : : .info = "Disabled",
3714 : : .features = {
3715 : : .extra.disabled = true
3716 : : }
3717 : : },
3718 : : [IAVF_RX_DEFAULT] = {
3719 : : .pkt_burst = iavf_recv_pkts,
3720 : : .info = "Scalar",
3721 : : .features = {
3722 : : .rx_offloads = IAVF_RX_SCALAR_OFFLOADS
3723 : : }
3724 : : },
3725 : : [IAVF_RX_SCATTERED] = {
3726 : : .pkt_burst = iavf_recv_scattered_pkts,
3727 : : .info = "Scalar Scattered",
3728 : : .features = {
3729 : : .rx_offloads = IAVF_RX_SCALAR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3730 : : .extra.scattered = true
3731 : : }
3732 : : },
3733 : : [IAVF_RX_FLEX_RXD] = {
3734 : : .pkt_burst = iavf_recv_pkts_flex_rxd,
3735 : : .info = "Scalar Flex",
3736 : : .features = {
3737 : : .rx_offloads = IAVF_RX_SCALAR_FLEX_OFFLOADS,
3738 : : .extra.flex_desc = true
3739 : : }
3740 : : },
3741 : : [IAVF_RX_SCATTERED_FLEX_RXD] = {
3742 : : .pkt_burst = iavf_recv_scattered_pkts_flex_rxd,
3743 : : .info = "Scalar Scattered Flex",
3744 : : .features = {
3745 : : .rx_offloads = IAVF_RX_SCALAR_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3746 : : .extra.scattered = true,
3747 : : .extra.flex_desc = true
3748 : : }
3749 : : },
3750 : : [IAVF_RX_BULK_ALLOC] = {
3751 : : .pkt_burst = iavf_recv_pkts_bulk_alloc,
3752 : : .info = "Scalar Bulk Alloc",
3753 : : .features = {
3754 : : .rx_offloads = IAVF_RX_SCALAR_OFFLOADS,
3755 : : .extra.bulk_alloc = true
3756 : : }
3757 : : },
3758 : : [IAVF_RX_BULK_ALLOC_FLEX_RXD] = {
3759 : : .pkt_burst = iavf_recv_pkts_bulk_alloc,
3760 : : .info = "Scalar Bulk Alloc Flex",
3761 : : .features = {
3762 : : .rx_offloads = IAVF_RX_SCALAR_FLEX_OFFLOADS,
3763 : : .extra.flex_desc = true,
3764 : : .extra.bulk_alloc = true
3765 : : }
3766 : : },
3767 : : #ifdef RTE_ARCH_X86
3768 : : [IAVF_RX_SSE] = {
3769 : : .pkt_burst = iavf_recv_pkts_vec,
3770 : : .info = "Vector SSE",
3771 : : .features = {
3772 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_OFFLOADS,
3773 : : .simd_width = RTE_VECT_SIMD_128,
3774 : : .extra.bulk_alloc = true
3775 : : }
3776 : : },
3777 : : [IAVF_RX_SSE_SCATTERED] = {
3778 : : .pkt_burst = iavf_recv_scattered_pkts_vec,
3779 : : .info = "Vector Scattered SSE",
3780 : : .features = {
3781 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3782 : : .simd_width = RTE_VECT_SIMD_128,
3783 : : .extra.scattered = true,
3784 : : .extra.bulk_alloc = true
3785 : : }
3786 : : },
3787 : : [IAVF_RX_SSE_FLEX_RXD] = {
3788 : : .pkt_burst = iavf_recv_pkts_vec_flex_rxd,
3789 : : .info = "Vector Flex SSE",
3790 : : .features = {
3791 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS,
3792 : : .simd_width = RTE_VECT_SIMD_128,
3793 : : .extra.flex_desc = true,
3794 : : .extra.bulk_alloc = true
3795 : : }
3796 : : },
3797 : : [IAVF_RX_SSE_SCATTERED_FLEX_RXD] = {
3798 : : .pkt_burst = iavf_recv_scattered_pkts_vec_flex_rxd,
3799 : : .info = "Vector Scattered SSE Flex",
3800 : : .features = {
3801 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS |
3802 : : RTE_ETH_RX_OFFLOAD_SCATTER,
3803 : : .simd_width = RTE_VECT_SIMD_128,
3804 : : .extra.scattered = true,
3805 : : .extra.flex_desc = true,
3806 : : .extra.bulk_alloc = true
3807 : : }
3808 : : },
3809 : : [IAVF_RX_AVX2] = {
3810 : : .pkt_burst = iavf_recv_pkts_vec_avx2,
3811 : : .info = "Vector AVX2",
3812 : : .features = {
3813 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOADS,
3814 : : .simd_width = RTE_VECT_SIMD_256,
3815 : : .extra.bulk_alloc = true
3816 : : }
3817 : : },
3818 : : [IAVF_RX_AVX2_SCATTERED] = {
3819 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx2,
3820 : : .info = "Vector Scattered AVX2",
3821 : : .features = {
3822 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3823 : : .simd_width = RTE_VECT_SIMD_256,
3824 : : .extra.scattered = true,
3825 : : .extra.bulk_alloc = true
3826 : : }
3827 : : },
3828 : : [IAVF_RX_AVX2_OFFLOAD] = {
3829 : : .pkt_burst = iavf_recv_pkts_vec_avx2_offload,
3830 : : .info = "Vector AVX2 Offload",
3831 : : .features = {
3832 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_OFFLOADS,
3833 : : .simd_width = RTE_VECT_SIMD_256,
3834 : : .extra.bulk_alloc = true
3835 : : }
3836 : : },
3837 : : [IAVF_RX_AVX2_SCATTERED_OFFLOAD] = {
3838 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx2_offload,
3839 : : .info = "Vector Scattered AVX2 Offload",
3840 : : .features = {
3841 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3842 : : .simd_width = RTE_VECT_SIMD_256,
3843 : : .extra.scattered = true,
3844 : : .extra.bulk_alloc = true
3845 : : }
3846 : : },
3847 : : [IAVF_RX_AVX2_FLEX_RXD] = {
3848 : : .pkt_burst = iavf_recv_pkts_vec_avx2_flex_rxd,
3849 : : .info = "Vector AVX2 Flex",
3850 : : .features = {
3851 : : .rx_offloads = IAVF_RX_VECTOR_FLEX_OFFLOADS,
3852 : : .simd_width = RTE_VECT_SIMD_256,
3853 : : .extra.flex_desc = true,
3854 : : .extra.bulk_alloc = true
3855 : : }
3856 : : },
3857 : : [IAVF_RX_AVX2_SCATTERED_FLEX_RXD] = {
3858 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx2_flex_rxd,
3859 : : .info = "Vector Scattered AVX2 Flex",
3860 : : .features = {
3861 : : .rx_offloads = IAVF_RX_VECTOR_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3862 : : .simd_width = RTE_VECT_SIMD_256,
3863 : : .extra.scattered = true,
3864 : : .extra.flex_desc = true,
3865 : : .extra.bulk_alloc = true
3866 : : }
3867 : : },
3868 : : [IAVF_RX_AVX2_FLEX_RXD_OFFLOAD] = {
3869 : : .pkt_burst = iavf_recv_pkts_vec_avx2_flex_rxd_offload,
3870 : : .info = "Vector AVX2 Flex Offload",
3871 : : .features = {
3872 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS,
3873 : : .simd_width = RTE_VECT_SIMD_256,
3874 : : .extra.flex_desc = true,
3875 : : .extra.bulk_alloc = true
3876 : : }
3877 : : },
3878 : : [IAVF_RX_AVX2_SCATTERED_FLEX_RXD_OFFLOAD] = {
3879 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload,
3880 : : .info = "Vector Scattered AVX2 Flex Offload",
3881 : : .features = {
3882 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS |
3883 : : RTE_ETH_RX_OFFLOAD_SCATTER,
3884 : : .simd_width = RTE_VECT_SIMD_256,
3885 : : .extra.scattered = true,
3886 : : .extra.flex_desc = true,
3887 : : .extra.bulk_alloc = true
3888 : : }
3889 : : },
3890 : : #ifdef CC_AVX512_SUPPORT
3891 : : [IAVF_RX_AVX512] = {
3892 : : .pkt_burst = iavf_recv_pkts_vec_avx512,
3893 : : .info = "Vector AVX512",
3894 : : .features = {
3895 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOADS,
3896 : : .simd_width = RTE_VECT_SIMD_512,
3897 : : .extra.bulk_alloc = true
3898 : : }
3899 : : },
3900 : : [IAVF_RX_AVX512_SCATTERED] = {
3901 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx512,
3902 : : .info = "Vector Scattered AVX512",
3903 : : .features = {
3904 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3905 : : .simd_width = RTE_VECT_SIMD_512,
3906 : : .extra.scattered = true,
3907 : : .extra.bulk_alloc = true
3908 : : }
3909 : : },
3910 : : [IAVF_RX_AVX512_OFFLOAD] = {
3911 : : .pkt_burst = iavf_recv_pkts_vec_avx512_offload,
3912 : : .info = "Vector AVX512 Offload",
3913 : : .features = {
3914 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_OFFLOADS,
3915 : : .simd_width = RTE_VECT_SIMD_512,
3916 : : .extra.bulk_alloc = true
3917 : : }
3918 : : },
3919 : : [IAVF_RX_AVX512_SCATTERED_OFFLOAD] = {
3920 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx512_offload,
3921 : : .info = "Vector Scattered AVX512 Offload",
3922 : : .features = {
3923 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3924 : : .simd_width = RTE_VECT_SIMD_512,
3925 : : .extra.scattered = true,
3926 : : .extra.bulk_alloc = true
3927 : : }
3928 : : },
3929 : : [IAVF_RX_AVX512_FLEX_RXD] = {
3930 : : .pkt_burst = iavf_recv_pkts_vec_avx512_flex_rxd,
3931 : : .info = "Vector AVX512 Flex",
3932 : : .features = {
3933 : : .rx_offloads = IAVF_RX_VECTOR_FLEX_OFFLOADS,
3934 : : .simd_width = RTE_VECT_SIMD_512,
3935 : : .extra.flex_desc = true,
3936 : : .extra.bulk_alloc = true
3937 : : }
3938 : : },
3939 : : [IAVF_RX_AVX512_SCATTERED_FLEX_RXD] = {
3940 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx512_flex_rxd,
3941 : : .info = "Vector Scattered AVX512 Flex",
3942 : : .features = {
3943 : : .rx_offloads = IAVF_RX_VECTOR_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3944 : : .simd_width = RTE_VECT_SIMD_512,
3945 : : .extra.scattered = true,
3946 : : .extra.flex_desc = true,
3947 : : .extra.bulk_alloc = true
3948 : : }
3949 : : },
3950 : : [IAVF_RX_AVX512_FLEX_RXD_OFFLOAD] = {
3951 : : .pkt_burst = iavf_recv_pkts_vec_avx512_flex_rxd_offload,
3952 : : .info = "Vector AVX512 Flex Offload",
3953 : : .features = {
3954 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS,
3955 : : .simd_width = RTE_VECT_SIMD_512,
3956 : : .extra.flex_desc = true,
3957 : : .extra.bulk_alloc = true
3958 : : }
3959 : : },
3960 : : [IAVF_RX_AVX512_SCATTERED_FLEX_RXD_OFFLOAD] = {
3961 : : .pkt_burst = iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload,
3962 : : .info = "Vector Scattered AVX512 Flex Offload",
3963 : : .features = {
3964 : : .rx_offloads = IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS |
3965 : : RTE_ETH_RX_OFFLOAD_SCATTER,
3966 : : .simd_width = RTE_VECT_SIMD_512,
3967 : : .extra.scattered = true,
3968 : : .extra.flex_desc = true,
3969 : : .extra.bulk_alloc = true
3970 : : }
3971 : : },
3972 : : #endif
3973 : : #elif defined RTE_ARCH_ARM
3974 : : [IAVF_RX_SSE] = {
3975 : : .pkt_burst = iavf_recv_pkts_vec,
3976 : : .info = "Vector Neon",
3977 : : .features = {
3978 : : .rx_offloads = IAVF_RX_SCALAR_OFFLOADS,
3979 : : .simd_width = RTE_VECT_SIMD_128,
3980 : : .extra.bulk_alloc = true
3981 : : }
3982 : : },
3983 : : #endif
3984 : : };
3985 : :
3986 : : int
3987 : 0 : iavf_rx_burst_mode_get(struct rte_eth_dev *dev,
3988 : : __rte_unused uint16_t queue_id,
3989 : : struct rte_eth_burst_mode *mode)
3990 : : {
3991 : 0 : eth_rx_burst_t pkt_burst = dev->rx_pkt_burst;
3992 : : size_t i;
3993 : :
3994 [ # # ]: 0 : for (i = 0; i < RTE_DIM(iavf_rx_path_infos); i++) {
3995 [ # # ]: 0 : if (pkt_burst == iavf_rx_path_infos[i].pkt_burst) {
3996 : 0 : snprintf(mode->info, sizeof(mode->info), "%s",
3997 : 0 : iavf_rx_path_infos[i].info);
3998 : 0 : return 0;
3999 : : }
4000 : : }
4001 : :
4002 : : return -EINVAL;
4003 : : }
4004 : :
4005 : : static const struct {
4006 : : eth_tx_burst_t pkt_burst;
4007 : : const char *info;
4008 : : } iavf_tx_pkt_burst_ops[] = {
4009 : : [IAVF_TX_DISABLED] = {iavf_xmit_pkts_no_poll, "Disabled"},
4010 : : [IAVF_TX_DEFAULT] = {iavf_xmit_pkts, "Scalar"},
4011 : : #ifdef RTE_ARCH_X86
4012 : : [IAVF_TX_SSE] = {iavf_xmit_pkts_vec, "Vector SSE"},
4013 : : [IAVF_TX_AVX2] = {iavf_xmit_pkts_vec_avx2, "Vector AVX2"},
4014 : : [IAVF_TX_AVX2_OFFLOAD] = {iavf_xmit_pkts_vec_avx2_offload,
4015 : : "Vector AVX2 Offload"},
4016 : : #ifdef CC_AVX512_SUPPORT
4017 : : [IAVF_TX_AVX512] = {iavf_xmit_pkts_vec_avx512, "Vector AVX512"},
4018 : : [IAVF_TX_AVX512_OFFLOAD] = {iavf_xmit_pkts_vec_avx512_offload,
4019 : : "Vector AVX512 Offload"},
4020 : : [IAVF_TX_AVX512_CTX] = {iavf_xmit_pkts_vec_avx512_ctx,
4021 : : "Vector AVX512 Ctx"},
4022 : : [IAVF_TX_AVX512_CTX_OFFLOAD] = {
4023 : : iavf_xmit_pkts_vec_avx512_ctx_offload,
4024 : : "Vector AVX512 Ctx Offload"},
4025 : : #endif
4026 : : #endif
4027 : : };
4028 : :
4029 : : int
4030 : 0 : iavf_tx_burst_mode_get(struct rte_eth_dev *dev,
4031 : : __rte_unused uint16_t queue_id,
4032 : : struct rte_eth_burst_mode *mode)
4033 : : {
4034 : 0 : eth_tx_burst_t pkt_burst = dev->tx_pkt_burst;
4035 : : size_t i;
4036 : :
4037 [ # # ]: 0 : for (i = 0; i < RTE_DIM(iavf_tx_pkt_burst_ops); i++) {
4038 [ # # ]: 0 : if (pkt_burst == iavf_tx_pkt_burst_ops[i].pkt_burst) {
4039 : 0 : snprintf(mode->info, sizeof(mode->info), "%s",
4040 : 0 : iavf_tx_pkt_burst_ops[i].info);
4041 : 0 : return 0;
4042 : : }
4043 : : }
4044 : :
4045 : : return -EINVAL;
4046 : : }
4047 : :
4048 : : static uint16_t
4049 : 0 : iavf_recv_pkts_no_poll(void *rx_queue, struct rte_mbuf **rx_pkts,
4050 : : uint16_t nb_pkts)
4051 : : {
4052 : : struct ci_rx_queue *rxq = rx_queue;
4053 : : enum iavf_rx_func_type rx_func_type;
4054 : :
4055 [ # # # # ]: 0 : if (!rxq->iavf_vsi || rxq->iavf_vsi->adapter->no_poll)
4056 : : return 0;
4057 : :
4058 : 0 : rx_func_type = rxq->iavf_vsi->adapter->rx_func_type;
4059 : :
4060 : 0 : return iavf_rx_path_infos[rx_func_type].pkt_burst(rx_queue,
4061 : : rx_pkts, nb_pkts);
4062 : : }
4063 : :
4064 : : static uint16_t
4065 : 0 : iavf_xmit_pkts_no_poll(void *tx_queue, struct rte_mbuf **tx_pkts,
4066 : : uint16_t nb_pkts)
4067 : : {
4068 : : struct ci_tx_queue *txq = tx_queue;
4069 : : enum iavf_tx_func_type tx_func_type;
4070 : :
4071 [ # # # # ]: 0 : if (!txq->iavf_vsi || txq->iavf_vsi->adapter->no_poll)
4072 : : return 0;
4073 : :
4074 : 0 : tx_func_type = txq->iavf_vsi->adapter->tx_func_type;
4075 : :
4076 : 0 : return iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst(tx_queue,
4077 : : tx_pkts, nb_pkts);
4078 : : }
4079 : :
4080 : : /* Tx mbuf check */
4081 : : static uint16_t
4082 : 0 : iavf_xmit_pkts_check(void *tx_queue, struct rte_mbuf **tx_pkts,
4083 : : uint16_t nb_pkts)
4084 : : {
4085 : : uint16_t idx;
4086 : : uint64_t ol_flags;
4087 : : struct rte_mbuf *mb;
4088 : : uint16_t good_pkts = nb_pkts;
4089 : 0 : const char *reason = NULL;
4090 : : bool pkt_error = false;
4091 : : struct ci_tx_queue *txq = tx_queue;
4092 : 0 : struct iavf_adapter *adapter = txq->iavf_vsi->adapter;
4093 : 0 : enum iavf_tx_func_type tx_func_type =
4094 : : txq->iavf_vsi->adapter->tx_func_type;
4095 : :
4096 [ # # ]: 0 : for (idx = 0; idx < nb_pkts; idx++) {
4097 : 0 : mb = tx_pkts[idx];
4098 : 0 : ol_flags = mb->ol_flags;
4099 : :
4100 [ # # # # ]: 0 : if ((adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_MBUF) &&
4101 : 0 : (rte_mbuf_check(mb, 1, &reason) != 0)) {
4102 : : PMD_TX_LOG(ERR, "INVALID mbuf: %s", reason);
4103 : : pkt_error = true;
4104 : : break;
4105 : : }
4106 : :
4107 [ # # ]: 0 : if ((adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_SIZE) &&
4108 [ # # ]: 0 : (mb->data_len < IAVF_TX_MIN_PKT_LEN ||
4109 [ # # ]: 0 : mb->data_len > adapter->vf.max_pkt_len)) {
4110 : : PMD_TX_LOG(ERR, "INVALID mbuf: data_len (%u) is out of range, reasonable range (%d - %u)",
4111 : : mb->data_len, IAVF_TX_MIN_PKT_LEN, adapter->vf.max_pkt_len);
4112 : : pkt_error = true;
4113 : : break;
4114 : : }
4115 : :
4116 [ # # ]: 0 : if (adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_SEGMENT) {
4117 : : /* Check condition for nb_segs > IAVF_TX_MAX_MTU_SEG. */
4118 [ # # ]: 0 : if (!(ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))) {
4119 [ # # ]: 0 : if (mb->nb_segs > IAVF_TX_MAX_MTU_SEG) {
4120 : : PMD_TX_LOG(ERR, "INVALID mbuf: nb_segs (%d) exceeds HW limit, maximum allowed value is %d",
4121 : : mb->nb_segs, IAVF_TX_MAX_MTU_SEG);
4122 : : pkt_error = true;
4123 : : break;
4124 : : }
4125 [ # # ]: 0 : } else if ((mb->tso_segsz < IAVF_MIN_TSO_MSS) ||
4126 : : (mb->tso_segsz > IAVF_MAX_TSO_MSS)) {
4127 : : /* MSS outside the range are considered malicious */
4128 : : PMD_TX_LOG(ERR, "INVALID mbuf: tso_segsz (%u) is out of range, reasonable range (%d - %u)",
4129 : : mb->tso_segsz, IAVF_MIN_TSO_MSS, IAVF_MAX_TSO_MSS);
4130 : : pkt_error = true;
4131 : : break;
4132 [ # # ]: 0 : } else if (mb->nb_segs > txq->nb_tx_desc) {
4133 : : PMD_TX_LOG(ERR, "INVALID mbuf: nb_segs out of ring length");
4134 : : pkt_error = true;
4135 : : break;
4136 : : }
4137 : : }
4138 : :
4139 [ # # ]: 0 : if (adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_OFFLOAD) {
4140 [ # # ]: 0 : if (ol_flags & IAVF_TX_OFFLOAD_NOTSUP_MASK) {
4141 : : PMD_TX_LOG(ERR, "INVALID mbuf: TX offload is not supported");
4142 : : pkt_error = true;
4143 : : break;
4144 : : }
4145 : :
4146 [ # # ]: 0 : if (!rte_validate_tx_offload(mb)) {
4147 : : PMD_TX_LOG(ERR, "INVALID mbuf: TX offload setup error");
4148 : : pkt_error = true;
4149 : : break;
4150 : : }
4151 : : }
4152 : : }
4153 : :
4154 [ # # ]: 0 : if (pkt_error) {
4155 : 0 : txq->mbuf_errors++;
4156 : : good_pkts = idx;
4157 [ # # ]: 0 : if (good_pkts == 0)
4158 : : return 0;
4159 : : }
4160 : :
4161 : 0 : return iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst(tx_queue, tx_pkts, good_pkts);
4162 : : }
4163 : :
4164 : : /* choose rx function*/
4165 : : void
4166 : 0 : iavf_set_rx_function(struct rte_eth_dev *dev)
4167 : : {
4168 : 0 : struct iavf_adapter *adapter =
4169 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
4170 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
4171 : : enum iavf_rx_func_type default_path = IAVF_RX_DEFAULT;
4172 : 0 : int no_poll_on_link_down = adapter->devargs.no_poll_on_link_down;
4173 : : int i;
4174 : : struct ci_rx_queue *rxq;
4175 : : bool use_flex = true;
4176 : 0 : struct ci_rx_path_features req_features = {
4177 : 0 : .rx_offloads = dev->data->dev_conf.rxmode.offloads,
4178 : : .simd_width = RTE_VECT_SIMD_DISABLED,
4179 : : };
4180 : :
4181 : : /* The primary process selects the rx path for all processes. */
4182 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
4183 : 0 : goto out;
4184 : :
4185 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
4186 : 0 : rxq = dev->data->rx_queues[i];
4187 [ # # ]: 0 : if (rxq->rxdid <= IAVF_RXDID_LEGACY_1) {
4188 : 0 : PMD_DRV_LOG(NOTICE, "request RXDID[%d] in Queue[%d] is legacy, "
4189 : : "set rx_pkt_burst as legacy for all queues", rxq->rxdid, i);
4190 : : use_flex = false;
4191 [ # # ]: 0 : } else if (!(vf->supported_rxdid & RTE_BIT64(rxq->rxdid))) {
4192 : 0 : PMD_DRV_LOG(NOTICE, "request RXDID[%d] in Queue[%d] is not supported, "
4193 : : "set rx_pkt_burst as legacy for all queues", rxq->rxdid, i);
4194 : : use_flex = false;
4195 : : }
4196 : : }
4197 : :
4198 [ # # ]: 0 : if (use_flex)
4199 : 0 : req_features.extra.flex_desc = true;
4200 [ # # ]: 0 : if (dev->data->scattered_rx)
4201 : 0 : req_features.extra.scattered = true;
4202 [ # # ]: 0 : if (adapter->rx_bulk_alloc_allowed) {
4203 : 0 : req_features.extra.bulk_alloc = true;
4204 : : default_path = IAVF_RX_BULK_ALLOC;
4205 : : #if defined(RTE_ARCH_X86) || defined(RTE_ARCH_ARM)
4206 [ # # ]: 0 : if (iavf_rx_vec_dev_check(dev) != -1)
4207 : 0 : req_features.simd_width = iavf_get_max_simd_bitwidth();
4208 : : #endif
4209 : : }
4210 : :
4211 : 0 : adapter->rx_func_type = ci_rx_path_select(req_features,
4212 : : &iavf_rx_path_infos[0],
4213 : : RTE_DIM(iavf_rx_path_infos),
4214 : : default_path);
4215 : :
4216 : 0 : out:
4217 [ # # ]: 0 : if (no_poll_on_link_down)
4218 : 0 : dev->rx_pkt_burst = iavf_recv_pkts_no_poll;
4219 : : else
4220 : 0 : dev->rx_pkt_burst = iavf_rx_path_infos[adapter->rx_func_type].pkt_burst;
4221 : :
4222 : 0 : PMD_DRV_LOG(NOTICE, "Using %s (port %d).",
4223 : : iavf_rx_path_infos[adapter->rx_func_type].info, dev->data->port_id);
4224 : 0 : }
4225 : :
4226 : : /* choose tx function*/
4227 : : void
4228 : 0 : iavf_set_tx_function(struct rte_eth_dev *dev)
4229 : : {
4230 : 0 : struct iavf_adapter *adapter =
4231 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
4232 : : enum iavf_tx_func_type tx_func_type;
4233 : 0 : int mbuf_check = adapter->devargs.mbuf_check;
4234 : 0 : int no_poll_on_link_down = adapter->devargs.no_poll_on_link_down;
4235 : : #ifdef RTE_ARCH_X86
4236 : : struct ci_tx_queue *txq;
4237 : : int i;
4238 : : int check_ret;
4239 : : bool use_sse = false;
4240 : : bool use_avx2 = false;
4241 : : bool use_avx512 = false;
4242 : 0 : enum rte_vect_max_simd tx_simd_path = iavf_get_max_simd_bitwidth();
4243 : :
4244 : 0 : check_ret = iavf_tx_vec_dev_check(dev);
4245 : :
4246 [ # # # # ]: 0 : if (check_ret >= 0 &&
4247 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_128) {
4248 : : /* SSE not support offload path yet. */
4249 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4250 : : use_sse = true;
4251 : : }
4252 : :
4253 : : use_avx2 = tx_simd_path == RTE_VECT_SIMD_256;
4254 : : use_avx512 = tx_simd_path == RTE_VECT_SIMD_512;
4255 : :
4256 [ # # # # ]: 0 : if (!use_sse && !use_avx2 && !use_avx512)
4257 : 0 : goto normal;
4258 : :
4259 [ # # ]: 0 : if (use_sse) {
4260 : 0 : PMD_DRV_LOG(DEBUG, "Using Vector Tx (port %d).",
4261 : : dev->data->port_id);
4262 : : tx_func_type = IAVF_TX_SSE;
4263 : : }
4264 [ # # ]: 0 : if (!use_avx512 && use_avx2) {
4265 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4266 : : tx_func_type = IAVF_TX_AVX2;
4267 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX2 Vector Tx (port %d).",
4268 : : dev->data->port_id);
4269 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_CTX_OFFLOAD_PATH) {
4270 : 0 : PMD_DRV_LOG(DEBUG,
4271 : : "AVX2 does not support requested Tx offloads.");
4272 : 0 : goto normal;
4273 : : } else {
4274 : : tx_func_type = IAVF_TX_AVX2_OFFLOAD;
4275 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX2 OFFLOAD Vector Tx (port %d).",
4276 : : dev->data->port_id);
4277 : : }
4278 : : }
4279 : : #ifdef CC_AVX512_SUPPORT
4280 [ # # ]: 0 : if (use_avx512) {
4281 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4282 : : tx_func_type = IAVF_TX_AVX512;
4283 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 Vector Tx (port %d).",
4284 : : dev->data->port_id);
4285 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_OFFLOAD_PATH) {
4286 : : tx_func_type = IAVF_TX_AVX512_OFFLOAD;
4287 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 OFFLOAD Vector Tx (port %d).",
4288 : : dev->data->port_id);
4289 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_CTX_PATH) {
4290 : : tx_func_type = IAVF_TX_AVX512_CTX;
4291 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 CONTEXT Vector Tx (port %d).",
4292 : : dev->data->port_id);
4293 : : } else {
4294 : : tx_func_type = IAVF_TX_AVX512_CTX_OFFLOAD;
4295 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 CONTEXT OFFLOAD Vector Tx (port %d).",
4296 : : dev->data->port_id);
4297 : : }
4298 : : }
4299 : : #endif
4300 : :
4301 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
4302 : 0 : txq = dev->data->tx_queues[i];
4303 [ # # ]: 0 : if (!txq)
4304 : 0 : continue;
4305 : 0 : iavf_txq_vec_setup(txq);
4306 : : }
4307 : :
4308 [ # # ]: 0 : if (no_poll_on_link_down) {
4309 : 0 : adapter->tx_func_type = tx_func_type;
4310 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_no_poll;
4311 [ # # ]: 0 : } else if (mbuf_check) {
4312 : 0 : adapter->tx_func_type = tx_func_type;
4313 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_check;
4314 : : } else {
4315 : 0 : dev->tx_pkt_burst = iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst;
4316 : : }
4317 : 0 : return;
4318 : : }
4319 : :
4320 : 0 : normal:
4321 : : #endif
4322 : 0 : PMD_DRV_LOG(DEBUG, "Using Basic Tx callback (port=%d).",
4323 : : dev->data->port_id);
4324 : : tx_func_type = IAVF_TX_DEFAULT;
4325 : :
4326 [ # # ]: 0 : if (no_poll_on_link_down) {
4327 : 0 : adapter->tx_func_type = tx_func_type;
4328 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_no_poll;
4329 [ # # ]: 0 : } else if (mbuf_check) {
4330 : 0 : adapter->tx_func_type = tx_func_type;
4331 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_check;
4332 : : } else {
4333 : 0 : dev->tx_pkt_burst = iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst;
4334 : : }
4335 : : }
4336 : :
4337 : : static int
4338 : 0 : iavf_tx_done_cleanup_full(struct ci_tx_queue *txq,
4339 : : uint32_t free_cnt)
4340 : : {
4341 : 0 : struct ci_tx_entry *swr_ring = txq->sw_ring;
4342 : : uint16_t tx_last, tx_id;
4343 : : uint16_t nb_tx_free_last;
4344 : : uint16_t nb_tx_to_clean;
4345 : : uint32_t pkt_cnt = 0;
4346 : :
4347 : : /* Start free mbuf from tx_tail */
4348 : 0 : tx_id = txq->tx_tail;
4349 : : tx_last = tx_id;
4350 : :
4351 [ # # # # ]: 0 : if (txq->nb_tx_free == 0 && iavf_xmit_cleanup(txq))
4352 : : return 0;
4353 : :
4354 : 0 : nb_tx_to_clean = txq->nb_tx_free;
4355 : : nb_tx_free_last = txq->nb_tx_free;
4356 [ # # ]: 0 : if (!free_cnt)
4357 : 0 : free_cnt = txq->nb_tx_desc;
4358 : :
4359 : : /* Loop through swr_ring to count the amount of
4360 : : * freeable mubfs and packets.
4361 : : */
4362 [ # # ]: 0 : while (pkt_cnt < free_cnt) {
4363 : : do {
4364 [ # # ]: 0 : if (swr_ring[tx_id].mbuf != NULL) {
4365 : : rte_pktmbuf_free_seg(swr_ring[tx_id].mbuf);
4366 : 0 : swr_ring[tx_id].mbuf = NULL;
4367 : :
4368 : : /*
4369 : : * last segment in the packet,
4370 : : * increment packet count
4371 : : */
4372 : 0 : pkt_cnt += (swr_ring[tx_id].last_id == tx_id);
4373 : : }
4374 : :
4375 : 0 : tx_id = swr_ring[tx_id].next_id;
4376 [ # # # # ]: 0 : } while (--nb_tx_to_clean && pkt_cnt < free_cnt && tx_id != tx_last);
4377 : :
4378 : 0 : if (txq->tx_rs_thresh > txq->nb_tx_desc -
4379 [ # # # # ]: 0 : txq->nb_tx_free || tx_id == tx_last)
4380 : : break;
4381 : :
4382 [ # # ]: 0 : if (pkt_cnt < free_cnt) {
4383 [ # # ]: 0 : if (iavf_xmit_cleanup(txq))
4384 : : break;
4385 : :
4386 : 0 : nb_tx_to_clean = txq->nb_tx_free - nb_tx_free_last;
4387 : : nb_tx_free_last = txq->nb_tx_free;
4388 : : }
4389 : : }
4390 : :
4391 : 0 : return (int)pkt_cnt;
4392 : : }
4393 : :
4394 : : int
4395 : 0 : iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt)
4396 : : {
4397 : : struct ci_tx_queue *q = (struct ci_tx_queue *)txq;
4398 : :
4399 : 0 : return iavf_tx_done_cleanup_full(q, free_cnt);
4400 : : }
4401 : :
4402 : : void
4403 : 0 : iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
4404 : : struct rte_eth_rxq_info *qinfo)
4405 : : {
4406 : : struct ci_rx_queue *rxq;
4407 : :
4408 : 0 : rxq = dev->data->rx_queues[queue_id];
4409 : :
4410 : 0 : qinfo->mp = rxq->mp;
4411 : 0 : qinfo->scattered_rx = dev->data->scattered_rx;
4412 : 0 : qinfo->nb_desc = rxq->nb_rx_desc;
4413 : :
4414 : 0 : qinfo->conf.rx_free_thresh = rxq->rx_free_thresh;
4415 : 0 : qinfo->conf.rx_drop_en = true;
4416 : 0 : qinfo->conf.rx_deferred_start = rxq->rx_deferred_start;
4417 : 0 : }
4418 : :
4419 : : void
4420 : 0 : iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
4421 : : struct rte_eth_txq_info *qinfo)
4422 : : {
4423 : : struct ci_tx_queue *txq;
4424 : :
4425 : 0 : txq = dev->data->tx_queues[queue_id];
4426 : :
4427 : 0 : qinfo->nb_desc = txq->nb_tx_desc;
4428 : :
4429 : 0 : qinfo->conf.tx_free_thresh = txq->tx_free_thresh;
4430 : 0 : qinfo->conf.tx_rs_thresh = txq->tx_rs_thresh;
4431 : 0 : qinfo->conf.offloads = txq->offloads;
4432 : 0 : qinfo->conf.tx_deferred_start = txq->tx_deferred_start;
4433 : 0 : }
4434 : :
4435 : : /* Get the number of used descriptors of a rx queue */
4436 : : int
4437 : 0 : iavf_dev_rxq_count(void *rx_queue)
4438 : : {
4439 : : #define IAVF_RXQ_SCAN_INTERVAL 4
4440 : : volatile union ci_rx_desc *rxdp;
4441 : : struct ci_rx_queue *rxq;
4442 : : uint16_t desc = 0;
4443 : :
4444 : : rxq = rx_queue;
4445 : 0 : rxdp = &rxq->rx_ring[rxq->rx_tail];
4446 : :
4447 [ # # ]: 0 : while ((desc < rxq->nb_rx_desc) &&
4448 : 0 : ((rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len) &
4449 [ # # ]: 0 : IAVF_RXD_QW1_STATUS_MASK) >> IAVF_RXD_QW1_STATUS_SHIFT) &
4450 : : (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)) {
4451 : : /* Check the DD bit of a rx descriptor of each 4 in a group,
4452 : : * to avoid checking too frequently and downgrading performance
4453 : : * too much.
4454 : : */
4455 : 0 : desc += IAVF_RXQ_SCAN_INTERVAL;
4456 : 0 : rxdp += IAVF_RXQ_SCAN_INTERVAL;
4457 [ # # ]: 0 : if (rxq->rx_tail + desc >= rxq->nb_rx_desc)
4458 : 0 : rxdp = &(rxq->rx_ring[rxq->rx_tail +
4459 : 0 : desc - rxq->nb_rx_desc]);
4460 : : }
4461 : :
4462 : 0 : return desc;
4463 : : }
4464 : :
4465 : : int
4466 : 0 : iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset)
4467 : : {
4468 : : struct ci_rx_queue *rxq = rx_queue;
4469 : : volatile uint64_t *status;
4470 : : uint64_t mask;
4471 : : uint32_t desc;
4472 : :
4473 [ # # ]: 0 : if (unlikely(offset >= rxq->nb_rx_desc))
4474 : : return -EINVAL;
4475 : :
4476 [ # # ]: 0 : if (offset >= rxq->nb_rx_desc - rxq->nb_rx_hold)
4477 : : return RTE_ETH_RX_DESC_UNAVAIL;
4478 : :
4479 : 0 : desc = rxq->rx_tail + offset;
4480 [ # # ]: 0 : if (desc >= rxq->nb_rx_desc)
4481 : 0 : desc -= rxq->nb_rx_desc;
4482 : :
4483 : 0 : status = &rxq->rx_ring[desc].wb.qword1.status_error_len;
4484 : : mask = rte_le_to_cpu_64((1ULL << IAVF_RX_DESC_STATUS_DD_SHIFT)
4485 : : << IAVF_RXD_QW1_STATUS_SHIFT);
4486 [ # # ]: 0 : if (*status & mask)
4487 : 0 : return RTE_ETH_RX_DESC_DONE;
4488 : :
4489 : : return RTE_ETH_RX_DESC_AVAIL;
4490 : : }
4491 : :
4492 : : int
4493 : 0 : iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset)
4494 : : {
4495 : : struct ci_tx_queue *txq = tx_queue;
4496 : : volatile uint64_t *status;
4497 : : uint64_t mask, expect;
4498 : : uint32_t desc;
4499 : :
4500 [ # # ]: 0 : if (unlikely(offset >= txq->nb_tx_desc))
4501 : : return -EINVAL;
4502 : :
4503 : 0 : desc = txq->tx_tail + offset;
4504 : : /* go to next desc that has the RS bit */
4505 : 0 : desc = ((desc + txq->tx_rs_thresh - 1) / txq->tx_rs_thresh) *
4506 : : txq->tx_rs_thresh;
4507 [ # # ]: 0 : if (desc >= txq->nb_tx_desc) {
4508 : 0 : desc -= txq->nb_tx_desc;
4509 [ # # ]: 0 : if (desc >= txq->nb_tx_desc)
4510 : 0 : desc -= txq->nb_tx_desc;
4511 : : }
4512 : :
4513 : 0 : status = &txq->iavf_tx_ring[desc].cmd_type_offset_bsz;
4514 : : mask = rte_le_to_cpu_64(IAVF_TXD_QW1_DTYPE_MASK);
4515 : : expect = rte_cpu_to_le_64(
4516 : : IAVF_TX_DESC_DTYPE_DESC_DONE << IAVF_TXD_QW1_DTYPE_SHIFT);
4517 [ # # ]: 0 : if ((*status & mask) == expect)
4518 : 0 : return RTE_ETH_TX_DESC_DONE;
4519 : :
4520 : : return RTE_ETH_TX_DESC_FULL;
4521 : : }
4522 : :
4523 : : static inline uint32_t
4524 : : iavf_get_default_ptype(uint16_t ptype)
4525 : : {
4526 : : static const alignas(RTE_CACHE_LINE_SIZE) uint32_t ptype_tbl[IAVF_MAX_PKT_TYPE] = {
4527 : : /* L2 types */
4528 : : /* [0] reserved */
4529 : : [1] = RTE_PTYPE_L2_ETHER,
4530 : : [2] = RTE_PTYPE_L2_ETHER_TIMESYNC,
4531 : : /* [3] - [5] reserved */
4532 : : [6] = RTE_PTYPE_L2_ETHER_LLDP,
4533 : : /* [7] - [10] reserved */
4534 : : [11] = RTE_PTYPE_L2_ETHER_ARP,
4535 : : /* [12] - [21] reserved */
4536 : :
4537 : : /* Non tunneled IPv4 */
4538 : : [22] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4539 : : RTE_PTYPE_L4_FRAG,
4540 : : [23] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4541 : : RTE_PTYPE_L4_NONFRAG,
4542 : : [24] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4543 : : RTE_PTYPE_L4_UDP,
4544 : : /* [25] reserved */
4545 : : [26] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4546 : : RTE_PTYPE_L4_TCP,
4547 : : [27] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4548 : : RTE_PTYPE_L4_SCTP,
4549 : : [28] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4550 : : RTE_PTYPE_L4_ICMP,
4551 : :
4552 : : /* IPv4 --> IPv4 */
4553 : : [29] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4554 : : RTE_PTYPE_TUNNEL_IP |
4555 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4556 : : RTE_PTYPE_INNER_L4_FRAG,
4557 : : [30] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4558 : : RTE_PTYPE_TUNNEL_IP |
4559 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4560 : : RTE_PTYPE_INNER_L4_NONFRAG,
4561 : : [31] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4562 : : RTE_PTYPE_TUNNEL_IP |
4563 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4564 : : RTE_PTYPE_INNER_L4_UDP,
4565 : : /* [32] reserved */
4566 : : [33] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4567 : : RTE_PTYPE_TUNNEL_IP |
4568 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4569 : : RTE_PTYPE_INNER_L4_TCP,
4570 : : [34] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4571 : : RTE_PTYPE_TUNNEL_IP |
4572 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4573 : : RTE_PTYPE_INNER_L4_SCTP,
4574 : : [35] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4575 : : RTE_PTYPE_TUNNEL_IP |
4576 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4577 : : RTE_PTYPE_INNER_L4_ICMP,
4578 : :
4579 : : /* IPv4 --> IPv6 */
4580 : : [36] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4581 : : RTE_PTYPE_TUNNEL_IP |
4582 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4583 : : RTE_PTYPE_INNER_L4_FRAG,
4584 : : [37] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4585 : : RTE_PTYPE_TUNNEL_IP |
4586 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4587 : : RTE_PTYPE_INNER_L4_NONFRAG,
4588 : : [38] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4589 : : RTE_PTYPE_TUNNEL_IP |
4590 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4591 : : RTE_PTYPE_INNER_L4_UDP,
4592 : : /* [39] reserved */
4593 : : [40] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4594 : : RTE_PTYPE_TUNNEL_IP |
4595 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4596 : : RTE_PTYPE_INNER_L4_TCP,
4597 : : [41] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4598 : : RTE_PTYPE_TUNNEL_IP |
4599 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4600 : : RTE_PTYPE_INNER_L4_SCTP,
4601 : : [42] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4602 : : RTE_PTYPE_TUNNEL_IP |
4603 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4604 : : RTE_PTYPE_INNER_L4_ICMP,
4605 : :
4606 : : /* IPv4 --> GRE/Teredo/VXLAN */
4607 : : [43] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4608 : : RTE_PTYPE_TUNNEL_GRENAT,
4609 : :
4610 : : /* IPv4 --> GRE/Teredo/VXLAN --> IPv4 */
4611 : : [44] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4612 : : RTE_PTYPE_TUNNEL_GRENAT |
4613 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4614 : : RTE_PTYPE_INNER_L4_FRAG,
4615 : : [45] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4616 : : RTE_PTYPE_TUNNEL_GRENAT |
4617 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4618 : : RTE_PTYPE_INNER_L4_NONFRAG,
4619 : : [46] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4620 : : RTE_PTYPE_TUNNEL_GRENAT |
4621 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4622 : : RTE_PTYPE_INNER_L4_UDP,
4623 : : /* [47] reserved */
4624 : : [48] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4625 : : RTE_PTYPE_TUNNEL_GRENAT |
4626 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4627 : : RTE_PTYPE_INNER_L4_TCP,
4628 : : [49] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4629 : : RTE_PTYPE_TUNNEL_GRENAT |
4630 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4631 : : RTE_PTYPE_INNER_L4_SCTP,
4632 : : [50] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4633 : : RTE_PTYPE_TUNNEL_GRENAT |
4634 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4635 : : RTE_PTYPE_INNER_L4_ICMP,
4636 : :
4637 : : /* IPv4 --> GRE/Teredo/VXLAN --> IPv6 */
4638 : : [51] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4639 : : RTE_PTYPE_TUNNEL_GRENAT |
4640 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4641 : : RTE_PTYPE_INNER_L4_FRAG,
4642 : : [52] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4643 : : RTE_PTYPE_TUNNEL_GRENAT |
4644 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4645 : : RTE_PTYPE_INNER_L4_NONFRAG,
4646 : : [53] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4647 : : RTE_PTYPE_TUNNEL_GRENAT |
4648 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4649 : : RTE_PTYPE_INNER_L4_UDP,
4650 : : /* [54] reserved */
4651 : : [55] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4652 : : RTE_PTYPE_TUNNEL_GRENAT |
4653 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4654 : : RTE_PTYPE_INNER_L4_TCP,
4655 : : [56] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4656 : : RTE_PTYPE_TUNNEL_GRENAT |
4657 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4658 : : RTE_PTYPE_INNER_L4_SCTP,
4659 : : [57] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4660 : : RTE_PTYPE_TUNNEL_GRENAT |
4661 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4662 : : RTE_PTYPE_INNER_L4_ICMP,
4663 : :
4664 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC */
4665 : : [58] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4666 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER,
4667 : :
4668 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC --> IPv4 */
4669 : : [59] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4670 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4671 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4672 : : RTE_PTYPE_INNER_L4_FRAG,
4673 : : [60] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4674 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4675 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4676 : : RTE_PTYPE_INNER_L4_NONFRAG,
4677 : : [61] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4678 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4679 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4680 : : RTE_PTYPE_INNER_L4_UDP,
4681 : : /* [62] reserved */
4682 : : [63] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4683 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4684 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4685 : : RTE_PTYPE_INNER_L4_TCP,
4686 : : [64] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4687 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4688 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4689 : : RTE_PTYPE_INNER_L4_SCTP,
4690 : : [65] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4691 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4692 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4693 : : RTE_PTYPE_INNER_L4_ICMP,
4694 : :
4695 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC --> IPv6 */
4696 : : [66] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4697 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4698 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4699 : : RTE_PTYPE_INNER_L4_FRAG,
4700 : : [67] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4701 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4702 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4703 : : RTE_PTYPE_INNER_L4_NONFRAG,
4704 : : [68] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4705 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4706 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4707 : : RTE_PTYPE_INNER_L4_UDP,
4708 : : /* [69] reserved */
4709 : : [70] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4710 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4711 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4712 : : RTE_PTYPE_INNER_L4_TCP,
4713 : : [71] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4714 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4715 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4716 : : RTE_PTYPE_INNER_L4_SCTP,
4717 : : [72] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4718 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4719 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4720 : : RTE_PTYPE_INNER_L4_ICMP,
4721 : : /* [73] - [87] reserved */
4722 : :
4723 : : /* Non tunneled IPv6 */
4724 : : [88] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4725 : : RTE_PTYPE_L4_FRAG,
4726 : : [89] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4727 : : RTE_PTYPE_L4_NONFRAG,
4728 : : [90] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4729 : : RTE_PTYPE_L4_UDP,
4730 : : /* [91] reserved */
4731 : : [92] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4732 : : RTE_PTYPE_L4_TCP,
4733 : : [93] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4734 : : RTE_PTYPE_L4_SCTP,
4735 : : [94] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4736 : : RTE_PTYPE_L4_ICMP,
4737 : :
4738 : : /* IPv6 --> IPv4 */
4739 : : [95] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4740 : : RTE_PTYPE_TUNNEL_IP |
4741 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4742 : : RTE_PTYPE_INNER_L4_FRAG,
4743 : : [96] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4744 : : RTE_PTYPE_TUNNEL_IP |
4745 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4746 : : RTE_PTYPE_INNER_L4_NONFRAG,
4747 : : [97] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4748 : : RTE_PTYPE_TUNNEL_IP |
4749 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4750 : : RTE_PTYPE_INNER_L4_UDP,
4751 : : /* [98] reserved */
4752 : : [99] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4753 : : RTE_PTYPE_TUNNEL_IP |
4754 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4755 : : RTE_PTYPE_INNER_L4_TCP,
4756 : : [100] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4757 : : RTE_PTYPE_TUNNEL_IP |
4758 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4759 : : RTE_PTYPE_INNER_L4_SCTP,
4760 : : [101] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4761 : : RTE_PTYPE_TUNNEL_IP |
4762 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4763 : : RTE_PTYPE_INNER_L4_ICMP,
4764 : :
4765 : : /* IPv6 --> IPv6 */
4766 : : [102] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4767 : : RTE_PTYPE_TUNNEL_IP |
4768 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4769 : : RTE_PTYPE_INNER_L4_FRAG,
4770 : : [103] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4771 : : RTE_PTYPE_TUNNEL_IP |
4772 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4773 : : RTE_PTYPE_INNER_L4_NONFRAG,
4774 : : [104] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4775 : : RTE_PTYPE_TUNNEL_IP |
4776 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4777 : : RTE_PTYPE_INNER_L4_UDP,
4778 : : /* [105] reserved */
4779 : : [106] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4780 : : RTE_PTYPE_TUNNEL_IP |
4781 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4782 : : RTE_PTYPE_INNER_L4_TCP,
4783 : : [107] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4784 : : RTE_PTYPE_TUNNEL_IP |
4785 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4786 : : RTE_PTYPE_INNER_L4_SCTP,
4787 : : [108] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4788 : : RTE_PTYPE_TUNNEL_IP |
4789 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4790 : : RTE_PTYPE_INNER_L4_ICMP,
4791 : :
4792 : : /* IPv6 --> GRE/Teredo/VXLAN */
4793 : : [109] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4794 : : RTE_PTYPE_TUNNEL_GRENAT,
4795 : :
4796 : : /* IPv6 --> GRE/Teredo/VXLAN --> IPv4 */
4797 : : [110] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4798 : : RTE_PTYPE_TUNNEL_GRENAT |
4799 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4800 : : RTE_PTYPE_INNER_L4_FRAG,
4801 : : [111] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4802 : : RTE_PTYPE_TUNNEL_GRENAT |
4803 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4804 : : RTE_PTYPE_INNER_L4_NONFRAG,
4805 : : [112] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4806 : : RTE_PTYPE_TUNNEL_GRENAT |
4807 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4808 : : RTE_PTYPE_INNER_L4_UDP,
4809 : : /* [113] reserved */
4810 : : [114] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4811 : : RTE_PTYPE_TUNNEL_GRENAT |
4812 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4813 : : RTE_PTYPE_INNER_L4_TCP,
4814 : : [115] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4815 : : RTE_PTYPE_TUNNEL_GRENAT |
4816 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4817 : : RTE_PTYPE_INNER_L4_SCTP,
4818 : : [116] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4819 : : RTE_PTYPE_TUNNEL_GRENAT |
4820 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4821 : : RTE_PTYPE_INNER_L4_ICMP,
4822 : :
4823 : : /* IPv6 --> GRE/Teredo/VXLAN --> IPv6 */
4824 : : [117] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4825 : : RTE_PTYPE_TUNNEL_GRENAT |
4826 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4827 : : RTE_PTYPE_INNER_L4_FRAG,
4828 : : [118] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4829 : : RTE_PTYPE_TUNNEL_GRENAT |
4830 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4831 : : RTE_PTYPE_INNER_L4_NONFRAG,
4832 : : [119] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4833 : : RTE_PTYPE_TUNNEL_GRENAT |
4834 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4835 : : RTE_PTYPE_INNER_L4_UDP,
4836 : : /* [120] reserved */
4837 : : [121] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4838 : : RTE_PTYPE_TUNNEL_GRENAT |
4839 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4840 : : RTE_PTYPE_INNER_L4_TCP,
4841 : : [122] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4842 : : RTE_PTYPE_TUNNEL_GRENAT |
4843 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4844 : : RTE_PTYPE_INNER_L4_SCTP,
4845 : : [123] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4846 : : RTE_PTYPE_TUNNEL_GRENAT |
4847 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4848 : : RTE_PTYPE_INNER_L4_ICMP,
4849 : :
4850 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC */
4851 : : [124] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4852 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER,
4853 : :
4854 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC --> IPv4 */
4855 : : [125] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4856 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4857 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4858 : : RTE_PTYPE_INNER_L4_FRAG,
4859 : : [126] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4860 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4861 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4862 : : RTE_PTYPE_INNER_L4_NONFRAG,
4863 : : [127] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4864 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4865 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4866 : : RTE_PTYPE_INNER_L4_UDP,
4867 : : /* [128] reserved */
4868 : : [129] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4869 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4870 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4871 : : RTE_PTYPE_INNER_L4_TCP,
4872 : : [130] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4873 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4874 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4875 : : RTE_PTYPE_INNER_L4_SCTP,
4876 : : [131] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4877 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4878 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4879 : : RTE_PTYPE_INNER_L4_ICMP,
4880 : :
4881 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC --> IPv6 */
4882 : : [132] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4883 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4884 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4885 : : RTE_PTYPE_INNER_L4_FRAG,
4886 : : [133] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4887 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4888 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4889 : : RTE_PTYPE_INNER_L4_NONFRAG,
4890 : : [134] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4891 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4892 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4893 : : RTE_PTYPE_INNER_L4_UDP,
4894 : : /* [135] reserved */
4895 : : [136] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4896 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4897 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4898 : : RTE_PTYPE_INNER_L4_TCP,
4899 : : [137] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4900 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4901 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4902 : : RTE_PTYPE_INNER_L4_SCTP,
4903 : : [138] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4904 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4905 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4906 : : RTE_PTYPE_INNER_L4_ICMP,
4907 : : /* [139] - [299] reserved */
4908 : :
4909 : : /* PPPoE */
4910 : : [300] = RTE_PTYPE_L2_ETHER_PPPOE,
4911 : : [301] = RTE_PTYPE_L2_ETHER_PPPOE,
4912 : :
4913 : : /* PPPoE --> IPv4 */
4914 : : [302] = RTE_PTYPE_L2_ETHER_PPPOE |
4915 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4916 : : RTE_PTYPE_L4_FRAG,
4917 : : [303] = RTE_PTYPE_L2_ETHER_PPPOE |
4918 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4919 : : RTE_PTYPE_L4_NONFRAG,
4920 : : [304] = RTE_PTYPE_L2_ETHER_PPPOE |
4921 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4922 : : RTE_PTYPE_L4_UDP,
4923 : : [305] = RTE_PTYPE_L2_ETHER_PPPOE |
4924 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4925 : : RTE_PTYPE_L4_TCP,
4926 : : [306] = RTE_PTYPE_L2_ETHER_PPPOE |
4927 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4928 : : RTE_PTYPE_L4_SCTP,
4929 : : [307] = RTE_PTYPE_L2_ETHER_PPPOE |
4930 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4931 : : RTE_PTYPE_L4_ICMP,
4932 : :
4933 : : /* PPPoE --> IPv6 */
4934 : : [308] = RTE_PTYPE_L2_ETHER_PPPOE |
4935 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4936 : : RTE_PTYPE_L4_FRAG,
4937 : : [309] = RTE_PTYPE_L2_ETHER_PPPOE |
4938 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4939 : : RTE_PTYPE_L4_NONFRAG,
4940 : : [310] = RTE_PTYPE_L2_ETHER_PPPOE |
4941 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4942 : : RTE_PTYPE_L4_UDP,
4943 : : [311] = RTE_PTYPE_L2_ETHER_PPPOE |
4944 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4945 : : RTE_PTYPE_L4_TCP,
4946 : : [312] = RTE_PTYPE_L2_ETHER_PPPOE |
4947 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4948 : : RTE_PTYPE_L4_SCTP,
4949 : : [313] = RTE_PTYPE_L2_ETHER_PPPOE |
4950 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4951 : : RTE_PTYPE_L4_ICMP,
4952 : : /* [314] - [324] reserved */
4953 : :
4954 : : /* IPv4/IPv6 --> GTPC/GTPU */
4955 : : [325] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4956 : : RTE_PTYPE_TUNNEL_GTPC,
4957 : : [326] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4958 : : RTE_PTYPE_TUNNEL_GTPC,
4959 : : [327] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4960 : : RTE_PTYPE_TUNNEL_GTPC,
4961 : : [328] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4962 : : RTE_PTYPE_TUNNEL_GTPC,
4963 : : [329] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4964 : : RTE_PTYPE_TUNNEL_GTPU,
4965 : : [330] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4966 : : RTE_PTYPE_TUNNEL_GTPU,
4967 : :
4968 : : /* IPv4 --> GTPU --> IPv4 */
4969 : : [331] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4970 : : RTE_PTYPE_TUNNEL_GTPU |
4971 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4972 : : RTE_PTYPE_INNER_L4_FRAG,
4973 : : [332] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4974 : : RTE_PTYPE_TUNNEL_GTPU |
4975 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4976 : : RTE_PTYPE_INNER_L4_NONFRAG,
4977 : : [333] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4978 : : RTE_PTYPE_TUNNEL_GTPU |
4979 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4980 : : RTE_PTYPE_INNER_L4_UDP,
4981 : : [334] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4982 : : RTE_PTYPE_TUNNEL_GTPU |
4983 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4984 : : RTE_PTYPE_INNER_L4_TCP,
4985 : : [335] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4986 : : RTE_PTYPE_TUNNEL_GTPU |
4987 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4988 : : RTE_PTYPE_INNER_L4_ICMP,
4989 : :
4990 : : /* IPv6 --> GTPU --> IPv4 */
4991 : : [336] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4992 : : RTE_PTYPE_TUNNEL_GTPU |
4993 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4994 : : RTE_PTYPE_INNER_L4_FRAG,
4995 : : [337] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4996 : : RTE_PTYPE_TUNNEL_GTPU |
4997 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4998 : : RTE_PTYPE_INNER_L4_NONFRAG,
4999 : : [338] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5000 : : RTE_PTYPE_TUNNEL_GTPU |
5001 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
5002 : : RTE_PTYPE_INNER_L4_UDP,
5003 : : [339] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5004 : : RTE_PTYPE_TUNNEL_GTPU |
5005 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
5006 : : RTE_PTYPE_INNER_L4_TCP,
5007 : : [340] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5008 : : RTE_PTYPE_TUNNEL_GTPU |
5009 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
5010 : : RTE_PTYPE_INNER_L4_ICMP,
5011 : :
5012 : : /* IPv4 --> GTPU --> IPv6 */
5013 : : [341] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5014 : : RTE_PTYPE_TUNNEL_GTPU |
5015 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5016 : : RTE_PTYPE_INNER_L4_FRAG,
5017 : : [342] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5018 : : RTE_PTYPE_TUNNEL_GTPU |
5019 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5020 : : RTE_PTYPE_INNER_L4_NONFRAG,
5021 : : [343] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5022 : : RTE_PTYPE_TUNNEL_GTPU |
5023 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5024 : : RTE_PTYPE_INNER_L4_UDP,
5025 : : [344] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5026 : : RTE_PTYPE_TUNNEL_GTPU |
5027 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5028 : : RTE_PTYPE_INNER_L4_TCP,
5029 : : [345] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5030 : : RTE_PTYPE_TUNNEL_GTPU |
5031 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5032 : : RTE_PTYPE_INNER_L4_ICMP,
5033 : :
5034 : : /* IPv6 --> GTPU --> IPv6 */
5035 : : [346] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5036 : : RTE_PTYPE_TUNNEL_GTPU |
5037 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5038 : : RTE_PTYPE_INNER_L4_FRAG,
5039 : : [347] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5040 : : RTE_PTYPE_TUNNEL_GTPU |
5041 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5042 : : RTE_PTYPE_INNER_L4_NONFRAG,
5043 : : [348] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5044 : : RTE_PTYPE_TUNNEL_GTPU |
5045 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5046 : : RTE_PTYPE_INNER_L4_UDP,
5047 : : [349] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5048 : : RTE_PTYPE_TUNNEL_GTPU |
5049 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5050 : : RTE_PTYPE_INNER_L4_TCP,
5051 : : [350] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5052 : : RTE_PTYPE_TUNNEL_GTPU |
5053 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5054 : : RTE_PTYPE_INNER_L4_ICMP,
5055 : :
5056 : : /* IPv4 --> UDP ECPRI */
5057 : : [372] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5058 : : RTE_PTYPE_L4_UDP,
5059 : : [373] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5060 : : RTE_PTYPE_L4_UDP,
5061 : : [374] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5062 : : RTE_PTYPE_L4_UDP,
5063 : : [375] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5064 : : RTE_PTYPE_L4_UDP,
5065 : : [376] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5066 : : RTE_PTYPE_L4_UDP,
5067 : : [377] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5068 : : RTE_PTYPE_L4_UDP,
5069 : : [378] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5070 : : RTE_PTYPE_L4_UDP,
5071 : : [379] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5072 : : RTE_PTYPE_L4_UDP,
5073 : : [380] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5074 : : RTE_PTYPE_L4_UDP,
5075 : : [381] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5076 : : RTE_PTYPE_L4_UDP,
5077 : :
5078 : : /* IPV6 --> UDP ECPRI */
5079 : : [382] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5080 : : RTE_PTYPE_L4_UDP,
5081 : : [383] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5082 : : RTE_PTYPE_L4_UDP,
5083 : : [384] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5084 : : RTE_PTYPE_L4_UDP,
5085 : : [385] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5086 : : RTE_PTYPE_L4_UDP,
5087 : : [386] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5088 : : RTE_PTYPE_L4_UDP,
5089 : : [387] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5090 : : RTE_PTYPE_L4_UDP,
5091 : : [388] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5092 : : RTE_PTYPE_L4_UDP,
5093 : : [389] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5094 : : RTE_PTYPE_L4_UDP,
5095 : : [390] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5096 : : RTE_PTYPE_L4_UDP,
5097 : : [391] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5098 : : RTE_PTYPE_L4_UDP,
5099 : : /* All others reserved */
5100 : : };
5101 : :
5102 : 0 : return ptype_tbl[ptype];
5103 : : }
5104 : :
5105 : : void __rte_cold
5106 : 0 : iavf_set_default_ptype_table(struct rte_eth_dev *dev)
5107 : : {
5108 : 0 : struct iavf_adapter *ad =
5109 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
5110 : : int i;
5111 : :
5112 [ # # ]: 0 : for (i = 0; i < IAVF_MAX_PKT_TYPE; i++)
5113 : 0 : ad->ptype_tbl[i] = iavf_get_default_ptype(i);
5114 : 0 : }
|
