Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #ifndef _IAVF_RXTX_H_
6 : : #define _IAVF_RXTX_H_
7 : :
8 : : /* IAVF does not support 16-byte descriptors */
9 : : #ifdef RTE_NET_INTEL_USE_16BYTE_DESC
10 : : #undef RTE_NET_INTEL_USE_16BYTE_DESC
11 : : #endif
12 : :
13 : : #include "../common/rx.h"
14 : : #include "../common/tx.h"
15 : :
16 : : /* In QLEN must be whole number of 32 descriptors. */
17 : : #define IAVF_ALIGN_RING_DESC 32
18 : : #define IAVF_MIN_RING_DESC 64
19 : : #define IAVF_MAX_RING_DESC 4096
20 : : #define IAVF_DMA_MEM_ALIGN 4096
21 : : /* Base address of the HW descriptor ring should be 128B aligned. */
22 : : #define IAVF_RING_BASE_ALIGN 128
23 : :
24 : : /* used for Rx Bulk Allocate */
25 : : #define IAVF_RX_MAX_BURST CI_RX_MAX_BURST
26 : :
27 : : /* Max data buffer size must be 16K - 128 bytes */
28 : : #define IAVF_RX_MAX_DATA_BUF_SIZE (16 * 1024 - 128)
29 : :
30 : : /* used for Vector PMD */
31 : : #define IAVF_VPMD_RX_BURST CI_VPMD_RX_BURST
32 : : #define IAVF_VPMD_TX_BURST 32
33 : : #define IAVF_VPMD_RXQ_REARM_THRESH CI_VPMD_RX_REARM_THRESH
34 : : #define IAVF_VPMD_DESCS_PER_LOOP CI_VPMD_DESCS_PER_LOOP
35 : : #define IAVF_VPMD_DESCS_PER_LOOP_WIDE CI_VPMD_DESCS_PER_LOOP_WIDE
36 : : #define IAVF_VPMD_TX_MAX_FREE_BUF 64
37 : :
38 : : #define IAVF_TX_NO_VECTOR_FLAGS ( \
39 : : RTE_ETH_TX_OFFLOAD_MULTI_SEGS | \
40 : : RTE_ETH_TX_OFFLOAD_TCP_TSO | \
41 : : RTE_ETH_TX_OFFLOAD_VXLAN_TNL_TSO | \
42 : : RTE_ETH_TX_OFFLOAD_GRE_TNL_TSO | \
43 : : RTE_ETH_TX_OFFLOAD_IPIP_TNL_TSO | \
44 : : RTE_ETH_TX_OFFLOAD_GENEVE_TNL_TSO | \
45 : : RTE_ETH_TX_OFFLOAD_SECURITY)
46 : :
47 : : #define IAVF_TX_VECTOR_OFFLOAD ( \
48 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM | \
49 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM | \
50 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM | \
51 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM)
52 : :
53 : : #define IAVF_TX_VECTOR_OFFLOAD_CTX ( \
54 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
55 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM | \
56 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT)
57 : :
58 : : /* basic scalar path */
59 : : #define IAVF_RX_SCALAR_OFFLOADS ( \
60 : : RTE_ETH_RX_OFFLOAD_VLAN_STRIP | \
61 : : RTE_ETH_RX_OFFLOAD_QINQ_STRIP | \
62 : : RTE_ETH_RX_OFFLOAD_IPV4_CKSUM | \
63 : : RTE_ETH_RX_OFFLOAD_UDP_CKSUM | \
64 : : RTE_ETH_RX_OFFLOAD_TCP_CKSUM | \
65 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
66 : : RTE_ETH_RX_OFFLOAD_SCATTER | \
67 : : RTE_ETH_RX_OFFLOAD_VLAN_FILTER | \
68 : : RTE_ETH_RX_OFFLOAD_VLAN_EXTEND | \
69 : : RTE_ETH_RX_OFFLOAD_RSS_HASH | \
70 : : RTE_ETH_RX_OFFLOAD_OUTER_UDP_CKSUM | \
71 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC)
72 : : /* scalar path that uses the flex rx desc */
73 : : #define IAVF_RX_SCALAR_FLEX_OFFLOADS ( \
74 : : IAVF_RX_SCALAR_OFFLOADS | \
75 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
76 : : RTE_ETH_RX_OFFLOAD_SECURITY)
77 : : /* basic vector paths */
78 : : #define IAVF_RX_VECTOR_OFFLOADS ( \
79 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC | \
80 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
81 : : RTE_ETH_RX_OFFLOAD_SCATTER)
82 : : /* vector paths that use the flex rx desc */
83 : : #define IAVF_RX_VECTOR_FLEX_OFFLOADS ( \
84 : : IAVF_RX_VECTOR_OFFLOADS | \
85 : : RTE_ETH_RX_OFFLOAD_SECURITY)
86 : : /* vector offload paths */
87 : : #define IAVF_RX_VECTOR_OFFLOAD_OFFLOADS ( \
88 : : IAVF_RX_VECTOR_OFFLOADS | \
89 : : RTE_ETH_RX_OFFLOAD_CHECKSUM | \
90 : : RTE_ETH_RX_OFFLOAD_SCTP_CKSUM | \
91 : : RTE_ETH_RX_OFFLOAD_VLAN | \
92 : : RTE_ETH_RX_OFFLOAD_RSS_HASH)
93 : : /* vector offload paths that use the flex rx desc */
94 : : #define IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS ( \
95 : : IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | \
96 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
97 : : RTE_ETH_RX_OFFLOAD_SECURITY)
98 : :
99 : : /**
100 : : * According to the vlan capabilities returned by the driver and FW, the vlan tci
101 : : * needs to be inserted to the L2TAG1 or L2TAG2 fields.
102 : : * If L2TAG1, it should be inserted to the L2TAG1 field in data desc.
103 : : * If L2TAG2, it should be inserted to the L2TAG2 field in ctx desc.
104 : : * Besides, tunneling parameters and other fields need be configured in ctx desc
105 : : * if the outer checksum offload is enabled.
106 : : */
107 : :
108 : : #define IAVF_VECTOR_PATH 0
109 : : #define IAVF_VECTOR_OFFLOAD_PATH 1
110 : : #define IAVF_VECTOR_CTX_OFFLOAD_PATH 2
111 : : #define IAVF_VECTOR_CTX_PATH 3
112 : :
113 : : #define DEFAULT_TX_RS_THRESH 32
114 : : #define DEFAULT_TX_FREE_THRESH 32
115 : :
116 : : #define IAVF_MIN_TSO_MSS 256
117 : : #define IAVF_MAX_TSO_MSS 9668
118 : : #define IAVF_TSO_MAX_SEG UINT8_MAX
119 : : #define IAVF_TX_MAX_MTU_SEG 8
120 : :
121 : : #define IAVF_TX_MIN_PKT_LEN 17
122 : :
123 : : #define IAVF_TX_CKSUM_OFFLOAD_MASK ( \
124 : : RTE_MBUF_F_TX_IP_CKSUM | \
125 : : RTE_MBUF_F_TX_L4_MASK | \
126 : : RTE_MBUF_F_TX_TCP_SEG | \
127 : : RTE_MBUF_F_TX_UDP_SEG | \
128 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
129 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM)
130 : :
131 : : #define IAVF_TX_OFFLOAD_MASK ( \
132 : : RTE_MBUF_F_TX_OUTER_IPV6 | \
133 : : RTE_MBUF_F_TX_OUTER_IPV4 | \
134 : : RTE_MBUF_F_TX_IPV6 | \
135 : : RTE_MBUF_F_TX_IPV4 | \
136 : : RTE_MBUF_F_TX_VLAN | \
137 : : RTE_MBUF_F_TX_IP_CKSUM | \
138 : : RTE_MBUF_F_TX_L4_MASK | \
139 : : RTE_MBUF_F_TX_TCP_SEG | \
140 : : RTE_MBUF_F_TX_UDP_SEG | \
141 : : RTE_MBUF_F_TX_TUNNEL_MASK | \
142 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
143 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | \
144 : : RTE_MBUF_F_TX_SEC_OFFLOAD)
145 : :
146 : : #define IAVF_TX_OFFLOAD_NOTSUP_MASK \
147 : : (RTE_MBUF_F_TX_OFFLOAD_MASK ^ IAVF_TX_OFFLOAD_MASK)
148 : :
149 : : /* HW requires that TX buffer size ranges from 1B up to (16K-1)B. */
150 : : #define IAVF_MAX_DATA_PER_TXD \
151 : : (IAVF_TXD_QW1_TX_BUF_SZ_MASK >> IAVF_TXD_QW1_TX_BUF_SZ_SHIFT)
152 : :
153 : : #define IAVF_TX_LLDP_DYNFIELD "intel_pmd_dynfield_tx_lldp"
154 : : #define IAVF_CHECK_TX_LLDP(m) \
155 : : ((rte_pmd_iavf_tx_lldp_dynfield_offset > 0) && \
156 : : (*RTE_MBUF_DYNFIELD((m), \
157 : : rte_pmd_iavf_tx_lldp_dynfield_offset, \
158 : : uint8_t *)))
159 : :
160 : : extern uint64_t iavf_timestamp_dynflag;
161 : : extern int iavf_timestamp_dynfield_offset;
162 : : extern int rte_pmd_iavf_tx_lldp_dynfield_offset;
163 : :
164 : : typedef void (*iavf_rxd_to_pkt_fields_t)(struct ci_rx_queue *rxq,
165 : : struct rte_mbuf *mb,
166 : : volatile union ci_rx_flex_desc *rxdp);
167 : :
168 : : struct iavf_rxq_ops {
169 : : void (*release_mbufs)(struct ci_rx_queue *rxq);
170 : : };
171 : :
172 : : struct iavf_txq_ops {
173 : : void (*release_mbufs)(struct ci_tx_queue *txq);
174 : : };
175 : :
176 : :
177 : : struct iavf_rx_queue_stats {
178 : : uint64_t reserved;
179 : : struct iavf_ipsec_crypto_stats ipsec_crypto;
180 : : };
181 : :
182 : : /* Offload features */
183 : : union iavf_tx_offload {
184 : : uint64_t data;
185 : : struct {
186 : : uint64_t l2_len:7; /* L2 (MAC) Header Length. */
187 : : uint64_t l3_len:9; /* L3 (IP) Header Length. */
188 : : uint64_t l4_len:8; /* L4 Header Length. */
189 : : uint64_t tso_segsz:16; /* TCP TSO segment size */
190 : : /* uint64_t unused : 24; */
191 : : };
192 : : };
193 : :
194 : : /* Rx Flex Descriptor
195 : : * RxDID Profile ID 16-21
196 : : * Flex-field 0: RSS hash lower 16-bits
197 : : * Flex-field 1: RSS hash upper 16-bits
198 : : * Flex-field 2: Flow ID lower 16-bits
199 : : * Flex-field 3: Flow ID upper 16-bits
200 : : * Flex-field 4: AUX0
201 : : * Flex-field 5: AUX1
202 : : */
203 : : struct iavf_32b_rx_flex_desc_comms {
204 : : /* Qword 0 */
205 : : u8 rxdid;
206 : : u8 mir_id_umb_cast;
207 : : __le16 ptype_flexi_flags0;
208 : : __le16 pkt_len;
209 : : __le16 hdr_len_sph_flex_flags1;
210 : :
211 : : /* Qword 1 */
212 : : __le16 status_error0;
213 : : __le16 l2tag1;
214 : : __le32 rss_hash;
215 : :
216 : : /* Qword 2 */
217 : : __le16 status_error1;
218 : : u8 flexi_flags2;
219 : : u8 ts_low;
220 : : __le16 l2tag2_1st;
221 : : __le16 l2tag2_2nd;
222 : :
223 : : /* Qword 3 */
224 : : __le32 flow_id;
225 : : union {
226 : : struct {
227 : : __le16 aux0;
228 : : __le16 aux1;
229 : : } flex;
230 : : __le32 ts_high;
231 : : } flex_ts;
232 : : };
233 : :
234 : : /* Rx Flex Descriptor
235 : : * RxDID Profile ID 22-23 (swap Hash and FlowID)
236 : : * Flex-field 0: Flow ID lower 16-bits
237 : : * Flex-field 1: Flow ID upper 16-bits
238 : : * Flex-field 2: RSS hash lower 16-bits
239 : : * Flex-field 3: RSS hash upper 16-bits
240 : : * Flex-field 4: AUX0
241 : : * Flex-field 5: AUX1
242 : : */
243 : : struct iavf_32b_rx_flex_desc_comms_ovs {
244 : : /* Qword 0 */
245 : : u8 rxdid;
246 : : u8 mir_id_umb_cast;
247 : : __le16 ptype_flexi_flags0;
248 : : __le16 pkt_len;
249 : : __le16 hdr_len_sph_flex_flags1;
250 : :
251 : : /* Qword 1 */
252 : : __le16 status_error0;
253 : : __le16 l2tag1;
254 : : __le32 flow_id;
255 : :
256 : : /* Qword 2 */
257 : : __le16 status_error1;
258 : : u8 flexi_flags2;
259 : : u8 ts_low;
260 : : __le16 l2tag2_1st;
261 : : __le16 l2tag2_2nd;
262 : :
263 : : /* Qword 3 */
264 : : __le32 rss_hash;
265 : : union {
266 : : struct {
267 : : __le16 aux0;
268 : : __le16 aux1;
269 : : } flex;
270 : : __le32 ts_high;
271 : : } flex_ts;
272 : : };
273 : :
274 : : /* Rx Flex Descriptor
275 : : * RxDID Profile ID 24 Inline IPsec
276 : : * Flex-field 0: RSS hash lower 16-bits
277 : : * Flex-field 1: RSS hash upper 16-bits
278 : : * Flex-field 2: Flow ID lower 16-bits
279 : : * Flex-field 3: Flow ID upper 16-bits
280 : : * Flex-field 4: Inline IPsec SAID lower 16-bits
281 : : * Flex-field 5: Inline IPsec SAID upper 16-bits
282 : : */
283 : : struct iavf_32b_rx_flex_desc_comms_ipsec {
284 : : /* Qword 0 */
285 : : u8 rxdid;
286 : : u8 mir_id_umb_cast;
287 : : __le16 ptype_flexi_flags0;
288 : : __le16 pkt_len;
289 : : __le16 hdr_len_sph_flex_flags1;
290 : :
291 : : /* Qword 1 */
292 : : __le16 status_error0;
293 : : __le16 l2tag1;
294 : : __le32 rss_hash;
295 : :
296 : : /* Qword 2 */
297 : : __le16 status_error1;
298 : : u8 flexi_flags2;
299 : : u8 ts_low;
300 : : __le16 l2tag2_1st;
301 : : __le16 l2tag2_2nd;
302 : :
303 : : /* Qword 3 */
304 : : __le32 flow_id;
305 : : __le32 ipsec_said;
306 : : };
307 : :
308 : : enum iavf_rxtx_rel_mbufs_type {
309 : : IAVF_REL_MBUFS_DEFAULT = 0,
310 : : IAVF_REL_MBUFS_SSE_VEC = 1,
311 : : IAVF_REL_MBUFS_AVX512_VEC = 2,
312 : : IAVF_REL_MBUFS_NEON_VEC = 3,
313 : : };
314 : :
315 : : /* Receive Flex Descriptor profile IDs: There are a total
316 : : * of 64 profiles where profile IDs 0/1 are for legacy; and
317 : : * profiles 2-63 are flex profiles that can be programmed
318 : : * with a specific metadata (profile 7 reserved for HW)
319 : : */
320 : : enum iavf_rxdid {
321 : : IAVF_RXDID_LEGACY_0 = 0,
322 : : IAVF_RXDID_LEGACY_1 = 1,
323 : : IAVF_RXDID_FLEX_NIC = 2,
324 : : IAVF_RXDID_FLEX_NIC_2 = 6,
325 : : IAVF_RXDID_HW = 7,
326 : : IAVF_RXDID_COMMS_GENERIC = 16,
327 : : IAVF_RXDID_COMMS_AUX_VLAN = 17,
328 : : IAVF_RXDID_COMMS_AUX_IPV4 = 18,
329 : : IAVF_RXDID_COMMS_AUX_IPV6 = 19,
330 : : IAVF_RXDID_COMMS_AUX_IPV6_FLOW = 20,
331 : : IAVF_RXDID_COMMS_AUX_TCP = 21,
332 : : IAVF_RXDID_COMMS_OVS_1 = 22,
333 : : IAVF_RXDID_COMMS_OVS_2 = 23,
334 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO = 24,
335 : : IAVF_RXDID_COMMS_AUX_IP_OFFSET = 25,
336 : : IAVF_RXDID_LAST = 63,
337 : : };
338 : :
339 : : enum iavf_rx_flex_desc_status_error_0_bits {
340 : : /* Note: These are predefined bit offsets */
341 : : IAVF_RX_FLEX_DESC_STATUS0_DD_S = 0,
342 : : IAVF_RX_FLEX_DESC_STATUS0_EOF_S,
343 : : IAVF_RX_FLEX_DESC_STATUS0_HBO_S,
344 : : IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S,
345 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S,
346 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S,
347 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S,
348 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S,
349 : : IAVF_RX_FLEX_DESC_STATUS0_LPBK_S,
350 : : IAVF_RX_FLEX_DESC_STATUS0_IPV6EXADD_S,
351 : : IAVF_RX_FLEX_DESC_STATUS0_RXE_S,
352 : : IAVF_RX_FLEX_DESC_STATUS0_CRCP_S,
353 : : IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S,
354 : : IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S,
355 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD0_VALID_S,
356 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD1_VALID_S,
357 : : IAVF_RX_FLEX_DESC_STATUS0_LAST /* this entry must be last!!! */
358 : : };
359 : :
360 : : enum iavf_rx_flex_desc_status_error_1_bits {
361 : : /* Note: These are predefined bit offsets */
362 : : /* Bits 3:0 are reserved for inline ipsec status */
363 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0 = 0,
364 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1,
365 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2,
366 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3,
367 : : IAVF_RX_FLEX_DESC_STATUS1_NAT_S,
368 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED,
369 : : /* [10:6] reserved */
370 : : IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S = 11,
371 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD2_VALID_S = 12,
372 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD3_VALID_S = 13,
373 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S = 14,
374 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S = 15,
375 : : IAVF_RX_FLEX_DESC_STATUS1_LAST /* this entry must be last!!! */
376 : : };
377 : :
378 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK ( \
379 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0) | \
380 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1) | \
381 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2) | \
382 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3))
383 : :
384 : : enum iavf_rx_flex_desc_ipsec_crypto_status {
385 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS = 0,
386 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS,
387 : : IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED,
388 : : IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL,
389 : : IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR,
390 : : /* Reserved */
391 : : IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR = 0xF
392 : : };
393 : :
394 : :
395 : :
396 : : #define IAVF_TXD_DATA_QW1_DTYPE_SHIFT (0)
397 : : #define IAVF_TXD_DATA_QW1_DTYPE_MASK (0xFUL << IAVF_TXD_QW1_DTYPE_SHIFT)
398 : :
399 : : #define IAVF_TXD_DATA_QW1_CMD_SHIFT (4)
400 : : #define IAVF_TXD_DATA_QW1_CMD_MASK (0x3FFUL << IAVF_TXD_DATA_QW1_CMD_SHIFT)
401 : :
402 : : #define IAVF_TXD_DATA_QW1_OFFSET_SHIFT (16)
403 : : #define IAVF_TXD_DATA_QW1_OFFSET_MASK (0x3FFFFULL << \
404 : : IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
405 : :
406 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT (IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
407 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_MASK \
408 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT)
409 : :
410 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT \
411 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
412 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_MASK \
413 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT)
414 : :
415 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT \
416 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
417 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_MASK \
418 : : (0xFUL << IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT)
419 : :
420 : : #define IAVF_TXD_DATA_QW1_MACLEN_MASK \
421 : : (0x7FUL << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT)
422 : : #define IAVF_TXD_DATA_QW1_IPLEN_MASK \
423 : : (0x7FUL << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
424 : : #define IAVF_TXD_DATA_QW1_L4LEN_MASK \
425 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
426 : : #define IAVF_TXD_DATA_QW1_FCLEN_MASK \
427 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
428 : :
429 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT (34)
430 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK \
431 : : (0x3FFFULL << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT)
432 : :
433 : : #define IAVF_TXD_DATA_QW1_L2TAG1_SHIFT (48)
434 : : #define IAVF_TXD_DATA_QW1_L2TAG1_MASK \
435 : : (0xFFFFULL << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT)
436 : :
437 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT (11)
438 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_MASK \
439 : : (0x7UL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT)
440 : :
441 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT (14)
442 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_MASK \
443 : : (0xFUL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT)
444 : :
445 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT (30)
446 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_MASK \
447 : : (0x3FFFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
448 : :
449 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_SHIFT (30)
450 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_MASK \
451 : : (0x3FUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
452 : :
453 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT (50)
454 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_MASK \
455 : : (0x3FFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT)
456 : :
457 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT (0)
458 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_MASK (0x3UL)
459 : :
460 : : enum iavf_tx_ctx_desc_tunnel_external_ip_type {
461 : : IAVF_TX_CTX_DESC_EIPT_NONE,
462 : : IAVF_TX_CTX_DESC_EIPT_IPV6,
463 : : IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD,
464 : : IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD
465 : : };
466 : :
467 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT (2)
468 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_MASK (0x7FUL)
469 : :
470 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_SHIFT (9)
471 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_MASK (0x3UL)
472 : :
473 : : enum iavf_tx_ctx_desc_tunnel_l4_tunnel_type {
474 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_NO_UDP_GRE,
475 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_UDP,
476 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_GRE
477 : : };
478 : :
479 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT (11)
480 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_MASK (0x1UL)
481 : :
482 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_SHIFT (12)
483 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_MASK (0x7FUL)
484 : :
485 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_SHIFT (19)
486 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_MASK (0xFUL)
487 : :
488 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_SHIFT (23)
489 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_MASK (0x1UL)
490 : :
491 : : #define IAVF_TXD_CTX_QW0_L2TAG2_PARAM (32)
492 : : #define IAVF_TXD_CTX_QW0_L2TAG2_MASK (0xFFFFUL)
493 : :
494 : :
495 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK (0xFFFFF)
496 : :
497 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
498 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
499 : :
500 : :
501 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
502 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
503 : :
504 : : /* for iavf_32b_rx_flex_desc.pkt_len member */
505 : : #define IAVF_RX_FLX_DESC_PKT_LEN_M (0x3FFF) /* 14-bits */
506 : :
507 : : int iavf_dev_rx_queue_setup(struct rte_eth_dev *dev,
508 : : uint16_t queue_idx,
509 : : uint16_t nb_desc,
510 : : unsigned int socket_id,
511 : : const struct rte_eth_rxconf *rx_conf,
512 : : struct rte_mempool *mp);
513 : :
514 : : int iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id);
515 : : int iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id);
516 : : void iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
517 : : int iavf_rx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
518 : : struct rte_eth_burst_mode *mode);
519 : : int iavf_tx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
520 : : struct rte_eth_burst_mode *mode);
521 : : int iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
522 : : uint16_t queue_idx,
523 : : uint16_t nb_desc,
524 : : unsigned int socket_id,
525 : : const struct rte_eth_txconf *tx_conf);
526 : : int iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id);
527 : : int iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id);
528 : : int iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt);
529 : : void iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
530 : : void iavf_stop_queues(struct rte_eth_dev *dev);
531 : : uint16_t iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
532 : : uint16_t nb_pkts);
533 : : uint16_t iavf_recv_pkts_flex_rxd(void *rx_queue,
534 : : struct rte_mbuf **rx_pkts,
535 : : uint16_t nb_pkts);
536 : : uint16_t iavf_recv_scattered_pkts(void *rx_queue,
537 : : struct rte_mbuf **rx_pkts,
538 : : uint16_t nb_pkts);
539 : : uint16_t iavf_recv_scattered_pkts_flex_rxd(void *rx_queue,
540 : : struct rte_mbuf **rx_pkts,
541 : : uint16_t nb_pkts);
542 : : uint16_t iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
543 : : uint16_t nb_pkts);
544 : : uint16_t iavf_prep_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
545 : : uint16_t nb_pkts);
546 : : void iavf_set_rx_function(struct rte_eth_dev *dev);
547 : : void iavf_set_tx_function(struct rte_eth_dev *dev);
548 : : void iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
549 : : struct rte_eth_rxq_info *qinfo);
550 : : void iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
551 : : struct rte_eth_txq_info *qinfo);
552 : : int iavf_dev_rxq_count(void *rx_queue);
553 : : int iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset);
554 : : int iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset);
555 : :
556 : : uint16_t iavf_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
557 : : uint16_t nb_pkts);
558 : : uint16_t iavf_recv_pkts_vec_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
559 : : uint16_t nb_pkts);
560 : : uint16_t iavf_recv_scattered_pkts_vec(void *rx_queue,
561 : : struct rte_mbuf **rx_pkts,
562 : : uint16_t nb_pkts);
563 : : uint16_t iavf_recv_scattered_pkts_vec_flex_rxd(void *rx_queue,
564 : : struct rte_mbuf **rx_pkts,
565 : : uint16_t nb_pkts);
566 : : uint16_t iavf_xmit_fixed_burst_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
567 : : uint16_t nb_pkts);
568 : : uint16_t iavf_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
569 : : uint16_t nb_pkts);
570 : : uint16_t iavf_recv_pkts_vec_avx2_offload(void *rx_queue, struct rte_mbuf **rx_pkts,
571 : : uint16_t nb_pkts);
572 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd(void *rx_queue,
573 : : struct rte_mbuf **rx_pkts,
574 : : uint16_t nb_pkts);
575 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
576 : : struct rte_mbuf **rx_pkts,
577 : : uint16_t nb_pkts);
578 : : uint16_t iavf_recv_scattered_pkts_vec_avx2(void *rx_queue,
579 : : struct rte_mbuf **rx_pkts,
580 : : uint16_t nb_pkts);
581 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_offload(void *rx_queue,
582 : : struct rte_mbuf **rx_pkts,
583 : : uint16_t nb_pkts);
584 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd(void *rx_queue,
585 : : struct rte_mbuf **rx_pkts,
586 : : uint16_t nb_pkts);
587 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
588 : : struct rte_mbuf **rx_pkts,
589 : : uint16_t nb_pkts);
590 : : uint16_t iavf_xmit_pkts_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
591 : : uint16_t nb_pkts);
592 : : uint16_t iavf_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
593 : : uint16_t nb_pkts);
594 : : uint16_t iavf_xmit_pkts_vec_avx2_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
595 : : uint16_t nb_pkts);
596 : : int iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc);
597 : : int iavf_rx_vec_dev_check(struct rte_eth_dev *dev);
598 : : int iavf_tx_vec_dev_check(struct rte_eth_dev *dev);
599 : : int iavf_rxq_vec_setup(struct ci_rx_queue *rxq);
600 : : int iavf_txq_vec_setup(struct ci_tx_queue *txq);
601 : : uint16_t iavf_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
602 : : uint16_t nb_pkts);
603 : : uint16_t iavf_recv_pkts_vec_avx512_offload(void *rx_queue,
604 : : struct rte_mbuf **rx_pkts,
605 : : uint16_t nb_pkts);
606 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd(void *rx_queue,
607 : : struct rte_mbuf **rx_pkts,
608 : : uint16_t nb_pkts);
609 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
610 : : struct rte_mbuf **rx_pkts,
611 : : uint16_t nb_pkts);
612 : : uint16_t iavf_recv_scattered_pkts_vec_avx512(void *rx_queue,
613 : : struct rte_mbuf **rx_pkts,
614 : : uint16_t nb_pkts);
615 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_offload(void *rx_queue,
616 : : struct rte_mbuf **rx_pkts,
617 : : uint16_t nb_pkts);
618 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd(void *rx_queue,
619 : : struct rte_mbuf **rx_pkts,
620 : : uint16_t nb_pkts);
621 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
622 : : struct rte_mbuf **rx_pkts,
623 : : uint16_t nb_pkts);
624 : : uint16_t iavf_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
625 : : uint16_t nb_pkts);
626 : : uint16_t iavf_xmit_pkts_vec_avx512_offload(void *tx_queue,
627 : : struct rte_mbuf **tx_pkts,
628 : : uint16_t nb_pkts);
629 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
630 : : uint16_t nb_pkts);
631 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx(void *tx_queue, struct rte_mbuf **tx_pkts,
632 : : uint16_t nb_pkts);
633 : : int iavf_txq_vec_setup_avx512(struct ci_tx_queue *txq);
634 : :
635 : : uint8_t iavf_proto_xtr_type_to_rxdid(uint8_t xtr_type);
636 : :
637 : : void iavf_set_default_ptype_table(struct rte_eth_dev *dev);
638 : : void iavf_tx_queue_release_mbufs_avx512(struct ci_tx_queue *txq);
639 : : void iavf_rx_queue_release_mbufs_sse(struct ci_rx_queue *rxq);
640 : : void iavf_tx_queue_release_mbufs_sse(struct ci_tx_queue *txq);
641 : : void iavf_rx_queue_release_mbufs_neon(struct ci_rx_queue *rxq);
642 : : enum rte_vect_max_simd iavf_get_max_simd_bitwidth(void);
643 : :
644 : : static inline
645 : : void iavf_dump_rx_descriptor(struct ci_rx_queue *rxq,
646 : : const volatile void *desc,
647 : : uint16_t rx_id)
648 : : {
649 : : const volatile union ci_rx_desc *rx_desc = desc;
650 : :
651 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64
652 : : " QW2: 0x%016"PRIx64" QW3: 0x%016"PRIx64"\n", rxq->queue_id,
653 : : rx_id, rx_desc->read.pkt_addr, rx_desc->read.hdr_addr,
654 : : rx_desc->read.rsvd1, rx_desc->read.rsvd2);
655 : : }
656 : :
657 : : /* All the descriptors are 16 bytes, so just use one of them
658 : : * to print the qwords
659 : : */
660 : : static inline
661 : : void iavf_dump_tx_descriptor(const struct ci_tx_queue *txq,
662 : : const volatile void *desc, uint16_t tx_id)
663 : : {
664 : : const char *name;
665 : : const volatile struct iavf_tx_desc *tx_desc = desc;
666 : : enum iavf_tx_desc_dtype_value type;
667 : :
668 : :
669 : : type = (enum iavf_tx_desc_dtype_value)
670 : : rte_le_to_cpu_64(tx_desc->cmd_type_offset_bsz &
671 : : rte_cpu_to_le_64(IAVF_TXD_DATA_QW1_DTYPE_MASK));
672 : : switch (type) {
673 : : case IAVF_TX_DESC_DTYPE_DATA:
674 : : name = "Tx_data_desc";
675 : : break;
676 : : case IAVF_TX_DESC_DTYPE_CONTEXT:
677 : : name = "Tx_context_desc";
678 : : break;
679 : : case IAVF_TX_DESC_DTYPE_IPSEC:
680 : : name = "Tx_IPsec_desc";
681 : : break;
682 : : default:
683 : : name = "unknown_desc";
684 : : break;
685 : : }
686 : :
687 : : printf("Queue %d %s %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
688 : : txq->queue_id, name, tx_id, tx_desc->buffer_addr,
689 : : tx_desc->cmd_type_offset_bsz);
690 : : }
691 : :
692 : : #define FDIR_PROC_ENABLE_PER_QUEUE(ad, on) do { \
693 : : int i; \
694 : : for (i = 0; i < (ad)->dev_data->nb_rx_queues; i++) { \
695 : : struct ci_rx_queue *rxq = (ad)->dev_data->rx_queues[i]; \
696 : : if (!rxq) \
697 : : continue; \
698 : : rxq->fdir_enabled = on; \
699 : : } \
700 : : PMD_DRV_LOG(DEBUG, "FDIR processing on RX set to %d", on); \
701 : : } while (0)
702 : :
703 : : /* Enable/disable flow director Rx processing in data path. */
704 : : static inline
705 : 0 : void iavf_fdir_rx_proc_enable(struct iavf_adapter *ad, bool on)
706 : : {
707 [ # # ]: 0 : if (on) {
708 : : /* enable flow director processing */
709 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
710 : 0 : ad->fdir_ref_cnt++;
711 : : } else {
712 [ # # ]: 0 : if (ad->fdir_ref_cnt >= 1) {
713 : 0 : ad->fdir_ref_cnt--;
714 : :
715 [ # # ]: 0 : if (ad->fdir_ref_cnt == 0)
716 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
717 : : }
718 : : }
719 : 0 : }
720 : :
721 : : static inline
722 : : uint64_t iavf_tstamp_convert_32b_64b(uint64_t time, uint32_t in_timestamp)
723 : : {
724 : : const uint64_t mask = 0xFFFFFFFF;
725 : : uint32_t delta;
726 : : uint64_t ns;
727 : :
728 : 0 : delta = (in_timestamp - (uint32_t)(time & mask));
729 [ # # # # : 0 : if (delta > (mask / 2)) {
# # ]
730 : 0 : delta = ((uint32_t)(time & mask) - in_timestamp);
731 : 0 : ns = time - delta;
732 : : } else {
733 : 0 : ns = time + delta;
734 : : }
735 : :
736 : : return ns;
737 : : }
738 : :
739 : : #ifdef RTE_LIBRTE_IAVF_DEBUG_DUMP_DESC
740 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) \
741 : : iavf_dump_rx_descriptor(rxq, desc, rx_id)
742 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) \
743 : : iavf_dump_tx_descriptor(txq, desc, tx_id)
744 : : #else
745 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) do { } while (0)
746 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) do { } while (0)
747 : : #endif
748 : :
749 : : #endif /* _IAVF_RXTX_H_ */
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