Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2018-2021 HiSilicon Limited.
3 : : */
4 : :
5 : : #ifndef HNS3_ETHDEV_H
6 : : #define HNS3_ETHDEV_H
7 : :
8 : : #include <ethdev_driver.h>
9 : : #include <rte_byteorder.h>
10 : : #include <rte_io.h>
11 : : #include <rte_spinlock.h>
12 : :
13 : : #include "hns3_cmd.h"
14 : : #include "hns3_mbx.h"
15 : : #include "hns3_rss.h"
16 : : #include "hns3_fdir.h"
17 : : #include "hns3_stats.h"
18 : : #include "hns3_tm.h"
19 : : #include "hns3_flow.h"
20 : :
21 : : /* Vendor ID */
22 : : #define PCI_VENDOR_ID_HUAWEI 0x19e5
23 : :
24 : : /* Device IDs */
25 : : #define HNS3_DEV_ID_GE 0xA220
26 : : #define HNS3_DEV_ID_25GE 0xA221
27 : : #define HNS3_DEV_ID_25GE_RDMA 0xA222
28 : : #define HNS3_DEV_ID_50GE_RDMA 0xA224
29 : : #define HNS3_DEV_ID_100G_RDMA_MACSEC 0xA226
30 : : #define HNS3_DEV_ID_200G_RDMA 0xA228
31 : : #define HNS3_DEV_ID_100G_VF 0xA22E
32 : : #define HNS3_DEV_ID_100G_RDMA_PFC_VF 0xA22F
33 : :
34 : : /* Revision IDs */
35 : : #define PCI_REVISION_ID_HIP08_B 0x21
36 : : #define PCI_REVISION_ID_HIP09_A 0x30
37 : :
38 : : #define HNS3_PF_FUNC_ID 0
39 : : #define HNS3_1ST_VF_FUNC_ID 1
40 : :
41 : : #define HNS3_DEFAULT_PORT_CONF_BURST_SIZE 32
42 : : #define HNS3_DEFAULT_PORT_CONF_QUEUES_NUM 1
43 : :
44 : : #define HNS3_SW_SHIFT_AND_DISCARD_MODE 0
45 : : #define HNS3_HW_SHIFT_AND_DISCARD_MODE 1
46 : :
47 : : #define HNS3_UNLIMIT_PROMISC_MODE 0
48 : : #define HNS3_LIMIT_PROMISC_MODE 1
49 : :
50 : : #define HNS3_SPECIAL_PORT_SW_CKSUM_MODE 0
51 : : #define HNS3_SPECIAL_PORT_HW_CKSUM_MODE 1
52 : :
53 : : #define HNS3_STRIP_CRC_PTYPE_NONE 0
54 : : #define HNS3_STRIP_CRC_PTYPE_TCP 1
55 : : #define HNS3_STRIP_CRC_PTYPE_IP 2
56 : :
57 : : #define HNS3_UC_MACADDR_NUM 128
58 : : #define HNS3_VF_UC_MACADDR_NUM 48
59 : : #define HNS3_MC_MACADDR_NUM 128
60 : :
61 : : #define HNS3_MAX_BD_SIZE 65535
62 : : #define HNS3_MAX_NON_TSO_BD_PER_PKT 8
63 : : #define HNS3_MAX_TSO_BD_PER_PKT 63
64 : : #define HNS3_MAX_FRAME_LEN 9728
65 : : #define HNS3_DEFAULT_RX_BUF_LEN 2048
66 : : #define HNS3_MAX_BD_PAYLEN (1024 * 1024 - 1)
67 : : #define HNS3_MAX_TSO_HDR_SIZE 512
68 : : #define HNS3_MAX_TSO_HDR_BD_NUM 3
69 : : #define HNS3_MAX_LRO_SIZE 64512
70 : :
71 : : #define HNS3_ETH_OVERHEAD \
72 : : (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + RTE_VLAN_HLEN * 2)
73 : : #define HNS3_PKTLEN_TO_MTU(pktlen) ((pktlen) - HNS3_ETH_OVERHEAD)
74 : : #define HNS3_MAX_MTU (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
75 : : #define HNS3_DEFAULT_MTU 1500UL
76 : : #define HNS3_DEFAULT_FRAME_LEN (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
77 : : #define HNS3_HIP08_MIN_TX_PKT_LEN 33
78 : : #define HNS3_MIN_TUN_PKT_LEN 65
79 : :
80 : : #define HNS3_BITS_PER_BYTE 8
81 : :
82 : : #define HNS3_4_TCS 4
83 : : #define HNS3_8_TCS 8
84 : :
85 : : #define HNS3_MAX_PF_NUM 8
86 : : #define HNS3_UMV_TBL_SIZE 3072
87 : : #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
88 : : (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
89 : :
90 : : #define HNS3_PF_CFG_BLOCK_SIZE 32
91 : : #define HNS3_PF_CFG_DESC_NUM \
92 : : (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
93 : :
94 : : #define HNS3_DEFAULT_ENABLE_PFC_NUM 0
95 : :
96 : : #define HNS3_INTR_UNREG_FAIL_RETRY_CNT 5
97 : : #define HNS3_INTR_UNREG_FAIL_DELAY_MS 500
98 : :
99 : : #define HNS3_QUIT_RESET_CNT 10
100 : : #define HNS3_QUIT_RESET_DELAY_MS 100
101 : :
102 : : #define HNS3_POLL_RESPONE_MS 1
103 : :
104 : : #define HNS3_MAX_USER_PRIO 8
105 : : #define HNS3_PG_NUM 4
106 : : enum hns3_fc_mode {
107 : : HNS3_FC_NONE,
108 : : HNS3_FC_RX_PAUSE,
109 : : HNS3_FC_TX_PAUSE,
110 : : HNS3_FC_FULL,
111 : : HNS3_FC_DEFAULT
112 : : };
113 : :
114 : : #define HNS3_SCH_MODE_SP 0
115 : : #define HNS3_SCH_MODE_DWRR 1
116 : : struct hns3_pg_info {
117 : : uint8_t pg_id;
118 : : uint8_t pg_sch_mode; /* 0: sp; 1: dwrr */
119 : : uint8_t tc_bit_map;
120 : : uint32_t bw_limit;
121 : : uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
122 : : };
123 : :
124 : : struct hns3_tc_info {
125 : : uint8_t tc_id;
126 : : uint8_t tc_sch_mode; /* 0: sp; 1: dwrr */
127 : : uint8_t pgid;
128 : : uint32_t bw_limit;
129 : : uint8_t up_to_tc_map; /* user priority mapping on the TC */
130 : : };
131 : :
132 : : struct hns3_dcb_info {
133 : : uint8_t tc_max; /* max number of tc driver supported */
134 : : uint8_t num_tc; /* Total number of enabled TCs */
135 : : uint8_t hw_tc_map;
136 : : uint8_t local_max_tc; /* max number of local tc */
137 : : uint8_t pfc_max;
138 : : uint8_t num_pg; /* It must be 1 if vNET-Base schd */
139 : : uint8_t pg_dwrr[HNS3_PG_NUM];
140 : : uint8_t prio_tc[HNS3_MAX_USER_PRIO];
141 : : struct hns3_pg_info pg_info[HNS3_PG_NUM];
142 : : struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
143 : : uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
144 : : uint8_t pfc_en; /* Pfc enabled or not for user priority */
145 : : };
146 : :
147 : : enum hns3_fc_status {
148 : : HNS3_FC_STATUS_NONE,
149 : : HNS3_FC_STATUS_MAC_PAUSE,
150 : : HNS3_FC_STATUS_PFC,
151 : : };
152 : :
153 : : struct hns3_tc_queue_info {
154 : : uint16_t tqp_offset; /* TQP offset from base TQP */
155 : : uint16_t tqp_count; /* Total TQPs */
156 : : uint8_t tc; /* TC index */
157 : : bool enable; /* If this TC is enable or not */
158 : : };
159 : :
160 : : struct hns3_cfg {
161 : : uint8_t tc_num;
162 : : uint16_t rss_size_max;
163 : : uint8_t phy_addr;
164 : : uint8_t media_type;
165 : : uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
166 : : uint8_t default_speed;
167 : : uint32_t numa_node_map;
168 : : uint8_t speed_ability;
169 : : uint16_t umv_space;
170 : : };
171 : :
172 : : struct hns3_set_link_speed_cfg {
173 : : uint32_t speed;
174 : : uint8_t duplex : 1;
175 : : uint8_t autoneg : 1;
176 : : };
177 : :
178 : : /* mac media type */
179 : : enum hns3_media_type {
180 : : HNS3_MEDIA_TYPE_UNKNOWN,
181 : : HNS3_MEDIA_TYPE_FIBER,
182 : : HNS3_MEDIA_TYPE_COPPER,
183 : : HNS3_MEDIA_TYPE_BACKPLANE,
184 : : HNS3_MEDIA_TYPE_NONE,
185 : : };
186 : :
187 : : #define HNS3_DEFAULT_QUERY 0
188 : : #define HNS3_ACTIVE_QUERY 1
189 : :
190 : : struct hns3_mac {
191 : : uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
192 : : uint8_t media_type;
193 : : uint8_t phy_addr;
194 : : uint8_t link_duplex : 1; /* RTE_ETH_LINK_[HALF/FULL]_DUPLEX */
195 : : uint8_t link_autoneg : 1; /* RTE_ETH_LINK_[AUTONEG/FIXED] */
196 : : uint8_t link_status : 1; /* RTE_ETH_LINK_[DOWN/UP] */
197 : : uint32_t link_speed; /* RTE_ETH_SPEED_NUM_ */
198 : : /*
199 : : * Some firmware versions support only the SFP speed query. In addition
200 : : * to the SFP speed query, some firmware supports the query of the speed
201 : : * capability, auto-negotiation capability, and FEC mode, which can be
202 : : * selected by the 'query_type' filed in the HNS3_OPC_GET_SFP_INFO CMD.
203 : : * This field is used to record the SFP information query mode.
204 : : * Value range:
205 : : * HNS3_DEFAULT_QUERY/HNS3_ACTIVE_QUERY
206 : : *
207 : : * - HNS3_DEFAULT_QUERY
208 : : * Speed obtained is from SFP. When the queried speed changes, the MAC
209 : : * speed needs to be reconfigured.
210 : : *
211 : : * - HNS3_ACTIVE_QUERY
212 : : * Speed obtained is from MAC. At this time, it is unnecessary for
213 : : * driver to reconfigured the MAC speed. In addition, more information,
214 : : * such as, the speed capability, auto-negotiation capability and FEC
215 : : * mode, can be obtained by the HNS3_OPC_GET_SFP_INFO CMD.
216 : : */
217 : : uint8_t query_type;
218 : : uint32_t supported_speed; /* supported speed for current media type */
219 : : uint32_t advertising; /* advertised capability in the local part */
220 : : uint32_t lp_advertising; /* advertised capability in the link partner */
221 : : uint8_t support_autoneg;
222 : : /* current supported fec modes. see HNS3_FIBER_FEC_XXX_BIT */
223 : : uint32_t fec_capa;
224 : : };
225 : :
226 : : struct hns3_fake_queue_data {
227 : : void **rx_queues; /* Array of pointers to fake RX queues. */
228 : : void **tx_queues; /* Array of pointers to fake TX queues. */
229 : : uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
230 : : uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
231 : : };
232 : :
233 : : #define HNS3_PORT_BASE_VLAN_DISABLE 0
234 : : #define HNS3_PORT_BASE_VLAN_ENABLE 1
235 : : struct hns3_port_base_vlan_config {
236 : : uint16_t state;
237 : : uint16_t pvid;
238 : : };
239 : :
240 : : /* Primary process maintains driver state in main thread.
241 : : *
242 : : * +---------------+
243 : : * | UNINITIALIZED |<-----------+
244 : : * +---------------+ |
245 : : * |.eth_dev_init |.eth_dev_uninit
246 : : * V |
247 : : * +---------------+------------+
248 : : * | INITIALIZED |
249 : : * +---------------+<-----------<---------------+
250 : : * |.dev_configure | |
251 : : * V |failed |
252 : : * +---------------+------------+ |
253 : : * | CONFIGURING | |
254 : : * +---------------+----+ |
255 : : * |success | |
256 : : * | | +---------------+
257 : : * | | | CLOSING |
258 : : * | | +---------------+
259 : : * | | ^
260 : : * V |.dev_configure |
261 : : * +---------------+----+ |.dev_close
262 : : * | CONFIGURED |----------------------------+
263 : : * +---------------+<-----------+
264 : : * |.dev_start |
265 : : * V |
266 : : * +---------------+ |
267 : : * | STARTING |------------^
268 : : * +---------------+ failed |
269 : : * |success |
270 : : * | +---------------+
271 : : * | | STOPPING |
272 : : * | +---------------+
273 : : * | ^
274 : : * V |.dev_stop
275 : : * +---------------+------------+
276 : : * | STARTED |
277 : : * +---------------+
278 : : */
279 : : enum hns3_adapter_state {
280 : : HNS3_NIC_UNINITIALIZED = 0,
281 : : HNS3_NIC_INITIALIZED,
282 : : HNS3_NIC_CONFIGURING,
283 : : HNS3_NIC_CONFIGURED,
284 : : HNS3_NIC_STARTING,
285 : : HNS3_NIC_STARTED,
286 : : HNS3_NIC_STOPPING,
287 : : HNS3_NIC_CLOSING,
288 : : HNS3_NIC_CLOSED,
289 : : HNS3_NIC_REMOVED,
290 : : HNS3_NIC_NSTATES
291 : : };
292 : :
293 : : /* Reset various stages, execute in order */
294 : : enum hns3_reset_stage {
295 : : /* Stop query services, stop transceiver, disable MAC */
296 : : RESET_STAGE_DOWN,
297 : : /* Clear reset completion flags, disable send command */
298 : : RESET_STAGE_PREWAIT,
299 : : /* Inform IMP to start resetting */
300 : : RESET_STAGE_REQ_HW_RESET,
301 : : /* Waiting for hardware reset to complete */
302 : : RESET_STAGE_WAIT,
303 : : /* Reinitialize hardware */
304 : : RESET_STAGE_DEV_INIT,
305 : : /* Restore user settings and enable MAC */
306 : : RESET_STAGE_RESTORE,
307 : : /* Restart query services, start transceiver */
308 : : RESET_STAGE_DONE,
309 : : /* Not in reset state */
310 : : RESET_STAGE_NONE,
311 : : };
312 : :
313 : : enum hns3_reset_level {
314 : : HNS3_FLR_RESET, /* A VF perform FLR reset */
315 : : HNS3_VF_FUNC_RESET, /* A VF function reset */
316 : :
317 : : /*
318 : : * All VFs under a PF perform function reset.
319 : : * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
320 : : * of the reset level and the one defined in kernel driver should be
321 : : * same.
322 : : */
323 : : HNS3_VF_PF_FUNC_RESET = 2,
324 : :
325 : : /*
326 : : * All VFs under a PF perform FLR reset.
327 : : * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
328 : : * of the reset level and the one defined in kernel driver should be
329 : : * same.
330 : : *
331 : : * According to the protocol of PCIe, FLR to a PF resets the PF state as
332 : : * well as the SR-IOV extended capability including VF Enable which
333 : : * means that VFs no longer exist.
334 : : *
335 : : * In PF FLR, the register state of VF is not reliable, VF's driver
336 : : * should not access the registers of the VF device.
337 : : */
338 : : HNS3_VF_FULL_RESET,
339 : :
340 : : /* All VFs under the rootport perform a global or IMP reset */
341 : : HNS3_VF_RESET,
342 : :
343 : : /*
344 : : * The enumeration value of HNS3_FUNC_RESET/HNS3_GLOBAL_RESET/
345 : : * HNS3_IMP_RESET/HNS3_NONE_RESET are also used by firmware, and
346 : : * can not be changed.
347 : : */
348 : :
349 : : HNS3_FUNC_RESET = 5, /* A PF function reset */
350 : :
351 : : /* All PFs under the rootport perform a global reset */
352 : : HNS3_GLOBAL_RESET,
353 : : HNS3_IMP_RESET, /* All PFs under the rootport perform a IMP reset */
354 : : HNS3_NONE_RESET,
355 : : HNS3_MAX_RESET
356 : : };
357 : :
358 : : enum hns3_wait_result {
359 : : HNS3_WAIT_UNKNOWN,
360 : : HNS3_WAIT_REQUEST,
361 : : HNS3_WAIT_SUCCESS,
362 : : HNS3_WAIT_TIMEOUT
363 : : };
364 : :
365 : : #define HNS3_RESET_SYNC_US 100000
366 : :
367 : : struct hns3_reset_stats {
368 : : uint64_t request_cnt; /* Total request reset times */
369 : : uint64_t global_cnt; /* Total GLOBAL reset times */
370 : : uint64_t imp_cnt; /* Total IMP reset times */
371 : : uint64_t exec_cnt; /* Total reset executive times */
372 : : uint64_t success_cnt; /* Total reset successful times */
373 : : uint64_t fail_cnt; /* Total reset failed times */
374 : : uint64_t merge_cnt; /* Total merged in high reset times */
375 : : };
376 : :
377 : : typedef bool (*check_completion_func)(struct hns3_hw *hw);
378 : :
379 : : struct hns3_wait_data {
380 : : void *hns;
381 : : uint64_t end_ms;
382 : : uint64_t interval;
383 : : int16_t count;
384 : : enum hns3_wait_result result;
385 : : check_completion_func check_completion;
386 : : };
387 : :
388 : : struct hns3_reset_ops {
389 : : void (*reset_service)(void *arg);
390 : : int (*stop_service)(struct hns3_adapter *hns);
391 : : int (*prepare_reset)(struct hns3_adapter *hns);
392 : : int (*wait_hardware_ready)(struct hns3_adapter *hns);
393 : : int (*reinit_dev)(struct hns3_adapter *hns);
394 : : int (*restore_conf)(struct hns3_adapter *hns);
395 : : int (*start_service)(struct hns3_adapter *hns);
396 : : };
397 : :
398 : : enum hns3_schedule {
399 : : SCHEDULE_NONE,
400 : : SCHEDULE_PENDING,
401 : : SCHEDULE_REQUESTED,
402 : : SCHEDULE_DEFERRED,
403 : : };
404 : :
405 : : struct hns3_reset_data {
406 : : enum hns3_reset_stage stage;
407 : : RTE_ATOMIC(uint16_t) schedule;
408 : : /* Reset flag, covering the entire reset process */
409 : : RTE_ATOMIC(uint16_t) resetting;
410 : : /* Used to disable sending cmds during reset */
411 : : RTE_ATOMIC(uint16_t) disable_cmd;
412 : : /* The reset level being processed */
413 : : enum hns3_reset_level level;
414 : : /* Reset level set, each bit represents a reset level */
415 : : RTE_ATOMIC(uint64_t) pending;
416 : : /* Request reset level set, from interrupt or mailbox */
417 : : RTE_ATOMIC(uint64_t) request;
418 : : int attempts; /* Reset failure retry */
419 : : int retries; /* Timeout failure retry in reset_post */
420 : : /*
421 : : * At the time of global or IMP reset, the command cannot be sent to
422 : : * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
423 : : * reset process, so the mbuf is required to be released after the reset
424 : : * is completed.The mbuf_deferred_free is used to mark whether mbuf
425 : : * needs to be released.
426 : : */
427 : : bool mbuf_deferred_free;
428 : : struct timeval start_time;
429 : : struct hns3_reset_stats stats;
430 : : const struct hns3_reset_ops *ops;
431 : : struct hns3_wait_data *wait_data;
432 : : };
433 : :
434 : : struct hns3_hw_ops {
435 : : int (*add_mc_mac_addr)(struct hns3_hw *hw,
436 : : struct rte_ether_addr *mac_addr);
437 : : int (*del_mc_mac_addr)(struct hns3_hw *hw,
438 : : struct rte_ether_addr *mac_addr);
439 : : int (*add_uc_mac_addr)(struct hns3_hw *hw,
440 : : struct rte_ether_addr *mac_addr);
441 : : int (*del_uc_mac_addr)(struct hns3_hw *hw,
442 : : struct rte_ether_addr *mac_addr);
443 : : int (*bind_ring_with_vector)(struct hns3_hw *hw, uint16_t vector_id,
444 : : bool en, enum hns3_ring_type queue_type,
445 : : uint16_t queue_id);
446 : : };
447 : :
448 : : #define HNS3_INTR_MAPPING_VEC_RSV_ONE 0
449 : : #define HNS3_INTR_MAPPING_VEC_ALL 1
450 : :
451 : : #define HNS3_INTR_COALESCE_GL_UINT_2US 0
452 : : #define HNS3_INTR_COALESCE_GL_UINT_1US 1
453 : :
454 : : #define HNS3_INTR_QL_NONE 0
455 : :
456 : : struct hns3_queue_intr {
457 : : /*
458 : : * interrupt mapping mode.
459 : : * value range:
460 : : * HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
461 : : *
462 : : * - HNS3_INTR_MAPPING_VEC_RSV_ONE
463 : : * For some versions of hardware network engine, because of the
464 : : * hardware constraint, we need implement clearing the mapping
465 : : * relationship configurations by binding all queues to the last
466 : : * interrupt vector and reserving the last interrupt vector. This
467 : : * method results in a decrease of the maximum queues when upper
468 : : * applications call the rte_eth_dev_configure API function to
469 : : * enable Rx interrupt.
470 : : *
471 : : * - HNS3_INTR_MAPPING_VEC_ALL
472 : : * PMD can map/unmmap all interrupt vectors with queues when
473 : : * Rx interrupt is enabled.
474 : : */
475 : : uint8_t mapping_mode;
476 : : /*
477 : : * The unit of GL(gap limiter) configuration for interrupt coalesce of
478 : : * queue's interrupt.
479 : : * value range:
480 : : * HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
481 : : */
482 : : uint8_t gl_unit;
483 : : /* The max QL(quantity limiter) value */
484 : : uint16_t int_ql_max;
485 : : };
486 : :
487 : : #define HNS3_TSO_SW_CAL_PSEUDO_H_CSUM 0
488 : : #define HNS3_TSO_HW_CAL_PSEUDO_H_CSUM 1
489 : :
490 : : #define HNS3_PKTS_DROP_STATS_MODE1 0
491 : : #define HNS3_PKTS_DROP_STATS_MODE2 1
492 : :
493 : : #define HNS3_RX_DMA_ADDR_ALIGN_128 128
494 : : #define HNS3_RX_DMA_ADDR_ALIGN_64 64
495 : :
496 : : struct hns3_hw {
497 : : struct rte_eth_dev_data *data;
498 : : void *io_base;
499 : : uint8_t revision; /* PCI revision, low byte of class word */
500 : : struct hns3_cmq cmq;
501 : : struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
502 : : struct hns3_mac mac;
503 : : /*
504 : : * This flag indicates dev_set_link_down() API is called, and is cleared
505 : : * by dev_set_link_up() or dev_start().
506 : : */
507 : : bool set_link_down;
508 : : RTE_ATOMIC(unsigned int) secondary_cnt; /* Number of secondary processes init'd. */
509 : : struct hns3_tqp_stats tqp_stats;
510 : : /* Include Mac stats | Rx stats | Tx stats */
511 : : struct hns3_mac_stats mac_stats;
512 : : uint32_t mac_stats_reg_num;
513 : : struct hns3_rx_missed_stats imissed_stats;
514 : : uint64_t oerror_stats;
515 : : /*
516 : : * The lock is used to protect statistics update in stats APIs and
517 : : * periodic task.
518 : : */
519 : : rte_spinlock_t stats_lock;
520 : :
521 : : uint32_t fw_version;
522 : : uint16_t pf_vf_if_version; /* version of communication interface */
523 : :
524 : : uint16_t num_msi;
525 : : uint16_t total_tqps_num; /* total task queue pairs of this PF */
526 : : uint16_t tqps_num; /* num task queue pairs of this function */
527 : : uint16_t intr_tqps_num; /* num queue pairs mapping interrupt */
528 : : uint16_t rss_size_max; /* HW defined max RSS task queue */
529 : : uint16_t rx_buf_len; /* hold min hardware rx buf len */
530 : : uint32_t mng_entry_num; /* number of manager table entry */
531 : : uint32_t mac_entry_num; /* number of mac-vlan table entry */
532 : :
533 : : struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
534 : : int mc_addrs_num; /* Multicast mac addresses number */
535 : :
536 : : /* The configuration info of RSS */
537 : : struct hns3_rss_conf rss_info;
538 : : uint16_t rss_ind_tbl_size;
539 : : uint16_t rss_key_size;
540 : :
541 : : enum hns3_fc_mode requested_fc_mode; /* FC mode requested by user */
542 : : struct hns3_dcb_info dcb_info;
543 : : enum hns3_fc_status current_fc_status; /* current flow control status */
544 : : struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
545 : : uint16_t used_rx_queues;
546 : : uint16_t used_tx_queues;
547 : :
548 : : /* Config max queue numbers between rx and tx queues from user */
549 : : uint16_t cfg_max_queues;
550 : : struct hns3_fake_queue_data fkq_data; /* fake queue data */
551 : : uint16_t alloc_rss_size; /* RX queue number per TC */
552 : : uint16_t tx_qnum_per_tc; /* TX queue number per TC */
553 : :
554 : : uint32_t capability;
555 : : uint32_t max_tm_rate;
556 : : /*
557 : : * The minimum length of the packet supported by hardware in the Tx
558 : : * direction.
559 : : */
560 : : uint8_t min_tx_pkt_len;
561 : : /*
562 : : * The required alignment of the DMA address of the RX buffer.
563 : : * See HNS3_RX_DMA_ADDR_ALIGN_XXX for available values.
564 : : */
565 : : uint16_t rx_dma_addr_align;
566 : :
567 : : struct hns3_queue_intr intr;
568 : : /*
569 : : * tso mode.
570 : : * value range:
571 : : * HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
572 : : *
573 : : * - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
574 : : * In this mode, because of the hardware constraint, network driver
575 : : * software need erase the L4 len value of the TCP pseudo header
576 : : * and recalculate the TCP pseudo header checksum of packets that
577 : : * need TSO.
578 : : *
579 : : * - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
580 : : * In this mode, hardware support recalculate the TCP pseudo header
581 : : * checksum of packets that need TSO, so network driver software
582 : : * not need to recalculate it.
583 : : */
584 : : uint8_t tso_mode;
585 : : /*
586 : : * vlan mode.
587 : : * value range:
588 : : * HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHIFT_AND_DISCARD_MODE
589 : : *
590 : : * - HNS3_SW_SHIFT_AND_DISCARD_MODE
591 : : * For some versions of hardware network engine, because of the
592 : : * hardware limitation, PMD needs to detect the PVID status
593 : : * to work with hardware to implement PVID-related functions.
594 : : * For example, driver need discard the stripped PVID tag to ensure
595 : : * the PVID will not report to mbuf and shift the inserted VLAN tag
596 : : * to avoid port based VLAN covering it.
597 : : *
598 : : * - HNS3_HW_SHIT_AND_DISCARD_MODE
599 : : * PMD does not need to process PVID-related functions in
600 : : * I/O process, Hardware will adjust the sequence between port based
601 : : * VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
602 : : * PVID will be invisible to driver. And in this mode, hns3 is able
603 : : * to send a multi-layer VLAN packets when hw VLAN insert offload
604 : : * is enabled.
605 : : */
606 : : uint8_t vlan_mode;
607 : : /*
608 : : * promisc mode.
609 : : * value range:
610 : : * HNS3_UNLIMIT_PROMISC_MODE/HNS3_LIMIT_PROMISC_MODE
611 : : *
612 : : * - HNS3_UNLIMIT_PROMISC_MODE
613 : : * In this mode, TX unicast promisc will be configured when promisc
614 : : * is set, driver can receive all the ingress and outgoing traffic.
615 : : * In the words, all the ingress packets, all the packets sent from
616 : : * the PF and other VFs on the same physical port.
617 : : *
618 : : * - HNS3_LIMIT_PROMISC_MODE
619 : : * In this mode, TX unicast promisc is shutdown when promisc mode
620 : : * is set. So, driver will only receive all the ingress traffic.
621 : : * The packets sent from the PF and other VFs on the same physical
622 : : * port won't be copied to the function which has set promisc mode.
623 : : */
624 : : uint8_t promisc_mode;
625 : :
626 : : /*
627 : : * drop_stats_mode mode.
628 : : * value range:
629 : : * HNS3_PKTS_DROP_STATS_MODE1/HNS3_PKTS_DROP_STATS_MODE2
630 : : *
631 : : * - HNS3_PKTS_DROP_STATS_MODE1
632 : : * This mode for kunpeng920. In this mode, port level imissed stats
633 : : * is supported. It only includes RPU drop stats.
634 : : *
635 : : * - HNS3_PKTS_DROP_STATS_MODE2
636 : : * This mode for kunpeng930. In this mode, imissed stats and oerrors
637 : : * stats is supported. Function level imissed stats is supported. It
638 : : * includes RPU drop stats in VF, and includes both RPU drop stats
639 : : * and SSU drop stats in PF. Oerror stats is also supported in PF.
640 : : */
641 : : uint8_t drop_stats_mode;
642 : :
643 : : uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
644 : : /*
645 : : * udp checksum mode.
646 : : * value range:
647 : : * HNS3_SPECIAL_PORT_HW_CKSUM_MODE/HNS3_SPECIAL_PORT_SW_CKSUM_MODE
648 : : *
649 : : * - HNS3_SPECIAL_PORT_SW_CKSUM_MODE
650 : : * In this mode, HW can not do checksum for special UDP port like
651 : : * 4789, 4790, 6081 for non-tunnel UDP packets and UDP tunnel
652 : : * packets without the RTE_MBUF_F_TX_TUNEL_MASK in the mbuf. So, PMD need
653 : : * do the checksum for these packets to avoid a checksum error.
654 : : *
655 : : * - HNS3_SPECIAL_PORT_HW_CKSUM_MODE
656 : : * In this mode, HW does not have the preceding problems and can
657 : : * directly calculate the checksum of these UDP packets.
658 : : */
659 : : uint8_t udp_cksum_mode;
660 : :
661 : : /*
662 : : * When KEEP_CRC offload is enabled, the CRC data of some type packets
663 : : * whose length is less than or equal to HNS3_KEEP_CRC_OK_MIN_PKT_LEN
664 : : * is still be stripped on some network engine. So here has to use this
665 : : * field to distinguish the difference between different network engines.
666 : : * value range:
667 : : * - HNS3_STRIP_CRC_PTYPE_TCP
668 : : * This value for HIP08 network engine.
669 : : * Indicates that only the IP-TCP packet type is stripped.
670 : : *
671 : : * - HNS3_STRIP_CRC_PTYPE_IP
672 : : * This value for HIP09 network engine.
673 : : * Indicates that all IP packet types are stripped.
674 : : *
675 : : * - HNS3_STRIP_CRC_PTYPE_NONE
676 : : * Indicates that all packet types are not stripped.
677 : : */
678 : : uint8_t strip_crc_ptype;
679 : :
680 : : struct hns3_port_base_vlan_config port_base_vlan_cfg;
681 : :
682 : : struct hns3_fdir_rule_list flow_fdir_list; /* flow fdir rule list */
683 : : struct hns3_rss_filter_list flow_rss_list; /* flow RSS rule list */
684 : : struct hns3_flow_mem_list flow_list;
685 : :
686 : : struct hns3_hw_ops ops;
687 : :
688 : : /*
689 : : * PMD setup and configuration is not thread safe. Since it is not
690 : : * performance sensitive, it is better to guarantee thread-safety
691 : : * and add device level lock. Adapter control operations which
692 : : * change its state should acquire the lock.
693 : : */
694 : : rte_spinlock_t lock;
695 : : enum hns3_adapter_state adapter_state;
696 : : struct hns3_reset_data reset;
697 : : };
698 : :
699 : : #define HNS3_FLAG_TC_BASE_SCH_MODE 1
700 : : #define HNS3_FLAG_VNET_BASE_SCH_MODE 2
701 : :
702 : : /* vlan entry information. */
703 : : struct hns3_user_vlan_table {
704 : : LIST_ENTRY(hns3_user_vlan_table) next;
705 : : bool hd_tbl_status;
706 : : uint16_t vlan_id;
707 : : };
708 : :
709 : : /* Vlan tag configuration for RX direction */
710 : : struct hns3_rx_vtag_cfg {
711 : : bool rx_vlan_offload_en; /* Whether enable rx vlan offload */
712 : : bool strip_tag1_en; /* Whether strip inner vlan tag */
713 : : bool strip_tag2_en; /* Whether strip outer vlan tag */
714 : : /*
715 : : * If strip_tag_en is enabled, this bit decide whether to map the vlan
716 : : * tag to descriptor.
717 : : */
718 : : bool strip_tag1_discard_en;
719 : : bool strip_tag2_discard_en;
720 : : /*
721 : : * If this bit is enabled, only map inner/outer priority to descriptor
722 : : * and the vlan tag is always 0.
723 : : */
724 : : bool vlan1_vlan_prionly;
725 : : bool vlan2_vlan_prionly;
726 : : };
727 : :
728 : : /* Vlan tag configuration for TX direction */
729 : : struct hns3_tx_vtag_cfg {
730 : : bool accept_tag1; /* Whether accept tag1 packet from host */
731 : : bool accept_untag1; /* Whether accept untag1 packet from host */
732 : : bool accept_tag2;
733 : : bool accept_untag2;
734 : : bool insert_tag1_en; /* Whether insert outer vlan tag */
735 : : bool insert_tag2_en; /* Whether insert inner vlan tag */
736 : : /*
737 : : * In shift mode, hw will shift the sequence of port based VLAN and
738 : : * BD VLAN.
739 : : */
740 : : bool tag_shift_mode_en; /* hw shift vlan tag automatically */
741 : : uint16_t default_tag1; /* The default outer vlan tag to insert */
742 : : uint16_t default_tag2; /* The default inner vlan tag to insert */
743 : : };
744 : :
745 : : struct hns3_vtag_cfg {
746 : : struct hns3_rx_vtag_cfg rx_vcfg;
747 : : struct hns3_tx_vtag_cfg tx_vcfg;
748 : : };
749 : :
750 : : /* Request types for IPC. */
751 : : enum hns3_mp_req_type {
752 : : HNS3_MP_REQ_START_RXTX = 1,
753 : : HNS3_MP_REQ_STOP_RXTX,
754 : : HNS3_MP_REQ_START_TX,
755 : : HNS3_MP_REQ_STOP_TX,
756 : : HNS3_MP_REQ_MAX
757 : : };
758 : :
759 : : /* Parameters for IPC. */
760 : : struct hns3_mp_param {
761 : : enum hns3_mp_req_type type;
762 : : int port_id;
763 : : int result;
764 : : };
765 : :
766 : : /* Request timeout for IPC. */
767 : : #define HNS3_MP_REQ_TIMEOUT_SEC 5
768 : :
769 : : /* Key string for IPC. */
770 : : #define HNS3_MP_NAME "net_hns3_mp"
771 : :
772 : : #define HNS3_L2TBL_NUM 4
773 : : #define HNS3_L3TBL_NUM 16
774 : : #define HNS3_L4TBL_NUM 16
775 : : #define HNS3_OL2TBL_NUM 4
776 : : #define HNS3_OL3TBL_NUM 16
777 : : #define HNS3_OL4TBL_NUM 16
778 : : #define HNS3_PTYPE_NUM 256
779 : :
780 : : struct hns3_ptype_table {
781 : : /*
782 : : * The next fields used to calc packet-type by the
783 : : * L3_ID/L4_ID/OL3_ID/OL4_ID from the Rx descriptor.
784 : : */
785 : : uint32_t l3table[HNS3_L3TBL_NUM];
786 : : uint32_t l4table[HNS3_L4TBL_NUM];
787 : : uint32_t inner_l3table[HNS3_L3TBL_NUM];
788 : : uint32_t inner_l4table[HNS3_L4TBL_NUM];
789 : : uint32_t ol3table[HNS3_OL3TBL_NUM];
790 : : uint32_t ol4table[HNS3_OL4TBL_NUM];
791 : :
792 : : /*
793 : : * The next field used to calc packet-type by the PTYPE from the Rx
794 : : * descriptor, it functions only when firmware report the capability of
795 : : * HNS3_CAPS_RXD_ADV_LAYOUT_B and driver enabled it.
796 : : */
797 : : alignas(RTE_CACHE_LINE_SIZE) uint32_t ptype[HNS3_PTYPE_NUM];
798 : : };
799 : :
800 : : #define HNS3_FIXED_MAX_TQP_NUM_MODE 0
801 : : #define HNS3_FLEX_MAX_TQP_NUM_MODE 1
802 : :
803 : : struct hns3_pf {
804 : : struct hns3_adapter *adapter;
805 : : bool is_main_pf;
806 : : uint16_t func_num; /* num functions of this pf, include pf and vfs */
807 : :
808 : : /*
809 : : * tqp_config mode
810 : : * tqp_config_mode value range:
811 : : * HNS3_FIXED_MAX_TQP_NUM_MODE,
812 : : * HNS3_FLEX_MAX_TQP_NUM_MODE
813 : : *
814 : : * - HNS3_FIXED_MAX_TQP_NUM_MODE
815 : : * There is a limitation on the number of pf interrupts available for
816 : : * on some versions of network engines. In this case, the maximum
817 : : * queue number of pf can not be greater than the interrupt number,
818 : : * such as pf of network engine with revision_id 0x21. So the maximum
819 : : * number of queues must be fixed.
820 : : *
821 : : * - HNS3_FLEX_MAX_TQP_NUM_MODE
822 : : * In this mode, the maximum queue number of pf has not any constraint
823 : : * and comes from the macro RTE_LIBRTE_HNS3_MAX_TQP_NUM_PER_PF
824 : : * in the config file. Users can modify the macro according to their
825 : : * own application scenarios, which is more flexible to use.
826 : : */
827 : : uint8_t tqp_config_mode;
828 : :
829 : : uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
830 : : uint32_t tx_buf_size; /* Tx buffer size for each TC */
831 : : uint32_t dv_buf_size; /* Dv buffer size for each TC */
832 : :
833 : : uint16_t mps; /* Max packet size */
834 : :
835 : : uint8_t tx_sch_mode;
836 : : uint16_t pause_time;
837 : : bool support_fc_autoneg; /* support FC autonegotiate */
838 : : bool support_multi_tc_pause;
839 : :
840 : : uint16_t wanted_umv_size;
841 : : uint16_t max_umv_size;
842 : : uint16_t used_umv_size;
843 : :
844 : : bool support_sfp_query;
845 : : uint32_t fec_mode; /* current FEC mode for ethdev */
846 : :
847 : : bool ptp_enable;
848 : :
849 : : /* Stores timestamp of last received packet on dev */
850 : : uint64_t rx_timestamp;
851 : :
852 : : struct hns3_vtag_cfg vtag_config;
853 : : LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
854 : :
855 : : struct hns3_fdir_info fdir; /* flow director info */
856 : : LIST_HEAD(counters, hns3_flow_counter) flow_counters;
857 : :
858 : : struct hns3_tm_conf tm_conf;
859 : : };
860 : :
861 : : enum {
862 : : HNS3_PF_PUSH_LSC_CAP_NOT_SUPPORTED,
863 : : HNS3_PF_PUSH_LSC_CAP_SUPPORTED,
864 : : HNS3_PF_PUSH_LSC_CAP_UNKNOWN
865 : : };
866 : :
867 : : struct hns3_vf {
868 : : struct hns3_adapter *adapter;
869 : :
870 : : /* Whether PF support push link status change to VF */
871 : : RTE_ATOMIC(uint16_t) pf_push_lsc_cap;
872 : :
873 : : /*
874 : : * If PF support push link status change, VF still need send request to
875 : : * get link status in some cases (such as reset recover stage), so use
876 : : * the req_link_info_cnt to control max request count.
877 : : */
878 : : uint16_t req_link_info_cnt;
879 : :
880 : : RTE_ATOMIC(uint16_t) poll_job_started; /* whether poll job is started */
881 : : };
882 : :
883 : : struct hns3_adapter {
884 : : struct hns3_hw hw;
885 : :
886 : : /* Specific for PF or VF */
887 : : bool is_vf; /* false - PF, true - VF */
888 : : union {
889 : : struct hns3_pf pf;
890 : : struct hns3_vf vf;
891 : : };
892 : :
893 : : uint32_t rx_func_hint;
894 : : uint32_t tx_func_hint;
895 : :
896 : : uint64_t dev_caps_mask;
897 : : uint16_t mbx_time_limit_ms; /* wait time for mbx message */
898 : :
899 : : alignas(RTE_CACHE_LINE_SIZE) struct hns3_ptype_table ptype_tbl;
900 : : };
901 : :
902 : : enum hns3_dev_cap {
903 : : HNS3_DEV_SUPPORT_DCB_B,
904 : : HNS3_DEV_SUPPORT_COPPER_B,
905 : : HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B,
906 : : HNS3_DEV_SUPPORT_PTP_B,
907 : : HNS3_DEV_SUPPORT_TX_PUSH_B,
908 : : HNS3_DEV_SUPPORT_INDEP_TXRX_B,
909 : : HNS3_DEV_SUPPORT_STASH_B,
910 : : HNS3_DEV_SUPPORT_SIMPLE_BD_B,
911 : : HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B,
912 : : HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B,
913 : : HNS3_DEV_SUPPORT_RAS_IMP_B,
914 : : HNS3_DEV_SUPPORT_TM_B,
915 : : HNS3_DEV_SUPPORT_VF_VLAN_FLT_MOD_B,
916 : : HNS3_DEV_SUPPORT_FC_AUTO_B,
917 : : HNS3_DEV_SUPPORT_GRO_B,
918 : : HNS3_DEV_SUPPORT_VF_MULTI_TCS_B,
919 : : };
920 : :
921 : : #define hns3_dev_get_support(hw, _name) \
922 : : hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_##_name##_B)
923 : :
924 : : #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
925 : : (&((struct hns3_adapter *)(adapter))->hw)
926 : : #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
927 : : (&((struct hns3_adapter *)(adapter))->pf)
928 : : #define HNS3_DEV_PRIVATE_TO_VF(adapter) \
929 : : (&((struct hns3_adapter *)(adapter))->vf)
930 : : #define HNS3_DEV_HW_TO_ADAPTER(hw) \
931 : : container_of(hw, struct hns3_adapter, hw)
932 : :
933 : : static inline struct hns3_pf *HNS3_DEV_HW_TO_PF(struct hns3_hw *hw)
934 : : {
935 : : struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
936 : : return &adapter->pf;
937 : : }
938 : :
939 : : static inline struct hns3_vf *HNS3_DEV_HW_TO_VF(struct hns3_hw *hw)
940 : : {
941 : : struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
942 : : return &adapter->vf;
943 : : }
944 : :
945 : : #define hns3_set_field(origin, mask, shift, val) \
946 : : do { \
947 : : (origin) &= (~(mask)); \
948 : : (origin) |= ((val) << (shift)) & (mask); \
949 : : } while (0)
950 : : #define hns3_get_field(origin, mask, shift) \
951 : : (((origin) & (mask)) >> (shift))
952 : : #define hns3_set_bit(origin, shift, val) \
953 : : hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
954 : : #define hns3_get_bit(origin, shift) \
955 : : hns3_get_field((origin), (0x1UL << (shift)), (shift))
956 : :
957 : : #define hns3_gen_field_val(mask, shift, val) (((val) << (shift)) & (mask))
958 : :
959 : : /*
960 : : * upper_32_bits - return bits 32-63 of a number
961 : : * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
962 : : * the "right shift count >= width of type" warning when that quantity is
963 : : * 32-bits.
964 : : */
965 : : #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
966 : :
967 : : /* lower_32_bits - return bits 0-31 of a number */
968 : : #define lower_32_bits(n) ((uint32_t)(n))
969 : :
970 : : #define BIT(nr) (1UL << (nr))
971 : :
972 : : #define BIT_ULL(x) (1ULL << (x))
973 : :
974 : : #define BITS_PER_LONG (__SIZEOF_LONG__ * 8)
975 : : #define GENMASK(h, l) \
976 : : (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
977 : :
978 : : #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
979 : : #define rounddown(x, y) ((x) - ((x) % (y)))
980 : :
981 : : #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
982 : :
983 : : /*
984 : : * Because hardware always access register in little-endian mode based on hns3
985 : : * network engine, so driver should also call rte_cpu_to_le_32 to convert data
986 : : * in little-endian mode before writing register and call rte_le_to_cpu_32 to
987 : : * convert data after reading from register.
988 : : *
989 : : * Here the driver encapsulates the data conversion operation in the register
990 : : * read/write operation function as below:
991 : : * hns3_write_reg
992 : : * hns3_write_reg_opt
993 : : * hns3_read_reg
994 : : * Therefore, when calling these functions, conversion is not required again.
995 : : */
996 : : static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
997 : : {
998 : 0 : rte_write32(rte_cpu_to_le_32(value),
999 : : (volatile void *)((char *)base + reg));
1000 : 0 : }
1001 : :
1002 : : /*
1003 : : * The optimized function for writing registers reduces one address addition
1004 : : * calculation, it was used in the '.rx_pkt_burst' and '.tx_pkt_burst' ops
1005 : : * implementation function.
1006 : : */
1007 : : static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
1008 : : {
1009 : : rte_write32(rte_cpu_to_le_32(value), addr);
1010 : : }
1011 : :
1012 : : static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
1013 : : {
1014 : 0 : uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
1015 : 0 : return rte_le_to_cpu_32(read_val);
1016 : : }
1017 : :
1018 : : #define hns3_write_dev(a, reg, value) \
1019 : : hns3_write_reg((a)->io_base, (reg), (value))
1020 : :
1021 : : #define hns3_read_dev(a, reg) \
1022 : : hns3_read_reg((a)->io_base, (reg))
1023 : :
1024 : : static inline uint64_t
1025 : : hns3_atomic_test_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1026 : : {
1027 : : uint64_t res;
1028 : :
1029 [ # # # # : 0 : res = (rte_atomic_load_explicit(addr, rte_memory_order_relaxed) & (1UL << nr)) != 0;
# # # # #
# ]
1030 : : return res;
1031 : : }
1032 : :
1033 : : static inline void
1034 : : hns3_atomic_set_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1035 : : {
1036 : 0 : rte_atomic_fetch_or_explicit(addr, (1UL << nr), rte_memory_order_relaxed);
1037 : 0 : }
1038 : :
1039 : : static inline void
1040 : : hns3_atomic_clear_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1041 : : {
1042 : 0 : rte_atomic_fetch_and_explicit(addr, ~(1UL << nr), rte_memory_order_relaxed);
1043 : 0 : }
1044 : :
1045 : : static inline uint64_t
1046 : : hns3_test_and_clear_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1047 : : {
1048 : : uint64_t mask = (1UL << nr);
1049 : :
1050 [ # # # # : 0 : return rte_atomic_fetch_and_explicit(addr, ~mask, rte_memory_order_relaxed) & mask;
# # # # #
# # # #
# ]
1051 : : }
1052 : :
1053 : : int
1054 : : hns3_flow_ctrl_get(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf);
1055 : : uint32_t hns3_get_speed_capa(struct hns3_hw *hw);
1056 : :
1057 : : int hns3_buffer_alloc(struct hns3_hw *hw);
1058 : : bool hns3_is_reset_pending(struct hns3_adapter *hns);
1059 : : bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
1060 : : void hns3_update_linkstatus_and_event(struct hns3_hw *hw, bool query);
1061 : : void hns3vf_update_link_status(struct hns3_hw *hw, uint8_t link_status,
1062 : : uint32_t link_speed, uint8_t link_duplex);
1063 : : void hns3vf_update_push_lsc_cap(struct hns3_hw *hw, bool supported);
1064 : : void hns3_clear_reset_event(struct hns3_hw *hw);
1065 : : void hns3vf_clear_reset_event(struct hns3_hw *hw);
1066 : :
1067 : : const char *hns3_get_media_type_name(uint8_t media_type);
1068 : :
1069 : : static inline bool
1070 : 0 : is_reset_pending(struct hns3_adapter *hns)
1071 : : {
1072 : : bool ret;
1073 [ # # ]: 0 : if (hns->is_vf)
1074 : 0 : ret = hns3vf_is_reset_pending(hns);
1075 : : else
1076 : 0 : ret = hns3_is_reset_pending(hns);
1077 : 0 : return ret;
1078 : : }
1079 : :
1080 : : static inline void
1081 : 0 : hns3_clear_reset_status(struct hns3_hw *hw)
1082 : : {
1083 : : struct hns3_adapter *hns = HNS3_DEV_HW_TO_ADAPTER(hw);
1084 : :
1085 [ # # ]: 0 : if (hns->is_vf)
1086 : 0 : hns3vf_clear_reset_event(hw);
1087 : : else
1088 : 0 : hns3_clear_reset_event(hw);
1089 : 0 : }
1090 : :
1091 : : #endif /* HNS3_ETHDEV_H */
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