Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause */
2 : : /* Copyright (c) Amazon.com, Inc. or its affiliates.
3 : : * All rights reserved.
4 : : */
5 : :
6 : : #include "ena_com.h"
7 : :
8 : : /*****************************************************************************/
9 : : /*****************************************************************************/
10 : :
11 : : /* Timeout in micro-sec */
12 : : #define ADMIN_CMD_TIMEOUT_US (3000000)
13 : :
14 : : #define ENA_ASYNC_QUEUE_DEPTH 16
15 : : #define ENA_ADMIN_QUEUE_DEPTH 32
16 : :
17 : : #define ENA_CTRL_MAJOR 0
18 : : #define ENA_CTRL_MINOR 0
19 : : #define ENA_CTRL_SUB_MINOR 1
20 : :
21 : : #define MIN_ENA_CTRL_VER \
22 : : (((ENA_CTRL_MAJOR) << \
23 : : (ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_SHIFT)) | \
24 : : ((ENA_CTRL_MINOR) << \
25 : : (ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_SHIFT)) | \
26 : : (ENA_CTRL_SUB_MINOR))
27 : :
28 : : #define ENA_DMA_ADDR_TO_UINT32_LOW(x) ((u32)((u64)(x)))
29 : : #define ENA_DMA_ADDR_TO_UINT32_HIGH(x) ((u32)(((u64)(x)) >> 32))
30 : :
31 : : #define ENA_MMIO_READ_TIMEOUT 0xFFFFFFFF
32 : :
33 : : #define ENA_COM_BOUNCE_BUFFER_CNTRL_CNT 4
34 : :
35 : : #define ENA_REGS_ADMIN_INTR_MASK 1
36 : :
37 : : #define ENA_MAX_BACKOFF_DELAY_EXP 16U
38 : :
39 : : #define ENA_MIN_ADMIN_POLL_US 100
40 : :
41 : : #define ENA_MAX_ADMIN_POLL_US 5000
42 : :
43 : : #define ENA_MAX_INDIR_TABLE_LOG_SIZE 16
44 : :
45 : : /* PHC definitions */
46 : : #define ENA_PHC_DEFAULT_EXPIRE_TIMEOUT_USEC 10
47 : : #define ENA_PHC_DEFAULT_BLOCK_TIMEOUT_USEC 1000
48 : : #define ENA_PHC_MAX_ERROR_BOUND 0xFFFFFFFF
49 : : #define ENA_PHC_REQ_ID_OFFSET 0xDEAD
50 : : #define ENA_PHC_ERROR_FLAGS (ENA_ADMIN_PHC_ERROR_FLAG_TIMESTAMP | \
51 : : ENA_ADMIN_PHC_ERROR_FLAG_ERROR_BOUND)
52 : :
53 : : /*****************************************************************************/
54 : : /*****************************************************************************/
55 : : /*****************************************************************************/
56 : :
57 : : enum ena_cmd_status {
58 : : ENA_CMD_SUBMITTED,
59 : : ENA_CMD_COMPLETED,
60 : : /* Abort - canceled by the driver */
61 : : ENA_CMD_ABORTED,
62 : : };
63 : :
64 : : struct ena_comp_ctx {
65 : : ena_wait_event_t wait_event;
66 : : struct ena_admin_acq_entry *user_cqe;
67 : : u32 comp_size;
68 : : enum ena_cmd_status status;
69 : : /* status from the device */
70 : : u8 comp_status;
71 : : u8 cmd_opcode;
72 : : bool occupied;
73 : : };
74 : :
75 : : struct ena_com_stats_ctx {
76 : : struct ena_admin_aq_get_stats_cmd get_cmd;
77 : : struct ena_admin_acq_get_stats_resp get_resp;
78 : : };
79 : :
80 : 0 : static int ena_com_mem_addr_set(struct ena_com_dev *ena_dev,
81 : : struct ena_common_mem_addr *ena_addr,
82 : : dma_addr_t addr)
83 : : {
84 [ # # ]: 0 : if (unlikely((addr & GENMASK_ULL(ena_dev->dma_addr_bits - 1, 0)) != addr)) {
85 : 0 : ena_trc_err(ena_dev, "DMA address has more bits than the device supports\n");
86 : 0 : return ENA_COM_INVAL;
87 : : }
88 : :
89 : 0 : ena_addr->mem_addr_low = lower_32_bits(addr);
90 : 0 : ena_addr->mem_addr_high = (u16)upper_32_bits(addr);
91 : :
92 : 0 : return 0;
93 : : }
94 : :
95 : 0 : static int ena_com_admin_init_sq(struct ena_com_admin_queue *admin_queue)
96 : : {
97 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
98 : : struct ena_com_admin_sq *sq = &admin_queue->sq;
99 : 0 : u16 size = ADMIN_SQ_SIZE(admin_queue->q_depth);
100 : :
101 : 0 : ENA_MEM_ALLOC_COHERENT(admin_queue->q_dmadev, size, sq->entries, sq->dma_addr,
102 : : sq->mem_handle);
103 : :
104 [ # # ]: 0 : if (unlikely(!sq->entries)) {
105 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
106 : 0 : return ENA_COM_NO_MEM;
107 : : }
108 : :
109 : 0 : sq->head = 0;
110 : 0 : sq->tail = 0;
111 : 0 : sq->phase = 1;
112 : :
113 : 0 : sq->db_addr = NULL;
114 : :
115 : 0 : return 0;
116 : : }
117 : :
118 : 0 : static int ena_com_admin_init_cq(struct ena_com_admin_queue *admin_queue)
119 : : {
120 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
121 : : struct ena_com_admin_cq *cq = &admin_queue->cq;
122 : 0 : u16 size = ADMIN_CQ_SIZE(admin_queue->q_depth);
123 : :
124 : 0 : ENA_MEM_ALLOC_COHERENT(admin_queue->q_dmadev, size, cq->entries, cq->dma_addr,
125 : : cq->mem_handle);
126 : :
127 [ # # ]: 0 : if (unlikely(!cq->entries)) {
128 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
129 : 0 : return ENA_COM_NO_MEM;
130 : : }
131 : :
132 : 0 : cq->head = 0;
133 : 0 : cq->phase = 1;
134 : :
135 : 0 : return 0;
136 : : }
137 : :
138 : 0 : static int ena_com_admin_init_aenq(struct ena_com_dev *ena_dev,
139 : : struct ena_aenq_handlers *aenq_handlers)
140 : : {
141 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
142 : : u32 addr_low, addr_high, aenq_caps;
143 : : u16 size;
144 : :
145 : 0 : ena_dev->aenq.q_depth = ENA_ASYNC_QUEUE_DEPTH;
146 : : size = ADMIN_AENQ_SIZE(ENA_ASYNC_QUEUE_DEPTH);
147 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev, size,
148 : : aenq->entries,
149 : : aenq->dma_addr,
150 : : aenq->mem_handle);
151 : :
152 [ # # ]: 0 : if (unlikely(!aenq->entries)) {
153 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
154 : 0 : return ENA_COM_NO_MEM;
155 : : }
156 : :
157 : 0 : aenq->head = aenq->q_depth;
158 : 0 : aenq->phase = 1;
159 : :
160 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(aenq->dma_addr);
161 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(aenq->dma_addr);
162 : :
163 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_AENQ_BASE_LO_OFF);
164 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_AENQ_BASE_HI_OFF);
165 : :
166 : : aenq_caps = 0;
167 : 0 : aenq_caps |= ENA_FIELD_PREP(ena_dev->aenq.q_depth,
168 : : ENA_REGS_AENQ_CAPS_AENQ_DEPTH_MASK,
169 : : ENA_ZERO_SHIFT);
170 : :
171 : 0 : aenq_caps |= ENA_FIELD_PREP(sizeof(struct ena_admin_aenq_entry),
172 : : ENA_REGS_AENQ_CAPS_AENQ_ENTRY_SIZE_MASK,
173 : : ENA_REGS_AENQ_CAPS_AENQ_ENTRY_SIZE_SHIFT);
174 : 0 : ENA_REG_WRITE32(ena_dev->bus, aenq_caps, ena_dev->reg_bar + ENA_REGS_AENQ_CAPS_OFF);
175 : :
176 [ # # ]: 0 : if (unlikely(!aenq_handlers)) {
177 : 0 : ena_trc_err(ena_dev, "AENQ handlers pointer is NULL\n");
178 : 0 : return ENA_COM_INVAL;
179 : : }
180 : :
181 : 0 : aenq->aenq_handlers = aenq_handlers;
182 : :
183 : 0 : return 0;
184 : : }
185 : :
186 : : static void comp_ctxt_release(struct ena_com_admin_queue *queue,
187 : : struct ena_comp_ctx *comp_ctx)
188 : : {
189 : 0 : comp_ctx->user_cqe = NULL;
190 : 0 : comp_ctx->occupied = false;
191 : 0 : ATOMIC32_DEC(&queue->outstanding_cmds);
192 : : }
193 : :
194 : 0 : static struct ena_comp_ctx *get_comp_ctxt(struct ena_com_admin_queue *admin_queue,
195 : : u16 command_id, bool capture)
196 : : {
197 [ # # ]: 0 : if (unlikely(command_id >= admin_queue->q_depth)) {
198 : 0 : ena_trc_err(admin_queue->ena_dev,
199 : : "Command id is larger than the queue size. cmd_id: %u queue size %d\n",
200 : : command_id, admin_queue->q_depth);
201 : 0 : return NULL;
202 : : }
203 : :
204 [ # # ]: 0 : if (unlikely(!admin_queue->comp_ctx)) {
205 : 0 : ena_trc_err(admin_queue->ena_dev,
206 : : "Completion context is NULL\n");
207 : 0 : return NULL;
208 : : }
209 : :
210 [ # # # # ]: 0 : if (unlikely(admin_queue->comp_ctx[command_id].occupied && capture)) {
211 : 0 : ena_trc_err(admin_queue->ena_dev,
212 : : "Completion context is occupied\n");
213 : 0 : return NULL;
214 : : }
215 : :
216 [ # # ]: 0 : if (capture) {
217 : 0 : ATOMIC32_INC(&admin_queue->outstanding_cmds);
218 : 0 : admin_queue->comp_ctx[command_id].occupied = true;
219 : : }
220 : :
221 : 0 : return &admin_queue->comp_ctx[command_id];
222 : : }
223 : :
224 : 0 : static struct ena_comp_ctx *__ena_com_submit_admin_cmd(struct ena_com_admin_queue *admin_queue,
225 : : struct ena_admin_aq_entry *cmd,
226 : : size_t cmd_size_in_bytes,
227 : : struct ena_admin_acq_entry *comp,
228 : : size_t comp_size_in_bytes)
229 : : {
230 : : struct ena_comp_ctx *comp_ctx;
231 : : u16 tail_masked, cmd_id;
232 : : u16 queue_size_mask;
233 : : u16 cnt;
234 : :
235 : 0 : queue_size_mask = admin_queue->q_depth - 1;
236 : :
237 [ # # ]: 0 : tail_masked = admin_queue->sq.tail & queue_size_mask;
238 : :
239 : : /* In case of queue FULL */
240 : 0 : cnt = (u16)ATOMIC32_READ(&admin_queue->outstanding_cmds);
241 [ # # ]: 0 : if (unlikely(cnt >= admin_queue->q_depth)) {
242 : : ena_trc_dbg(admin_queue->ena_dev, "Admin queue is full.\n");
243 : 0 : admin_queue->stats.out_of_space++;
244 : 0 : return ERR_PTR(ENA_COM_NO_SPACE);
245 : : }
246 : :
247 : 0 : cmd_id = admin_queue->curr_cmd_id;
248 : :
249 : 0 : cmd->aq_common_descriptor.flags |= admin_queue->sq.phase &
250 : : ENA_ADMIN_AQ_COMMON_DESC_PHASE_MASK;
251 : :
252 : 0 : cmd->aq_common_descriptor.command_id |= cmd_id &
253 : : ENA_ADMIN_AQ_COMMON_DESC_COMMAND_ID_MASK;
254 : :
255 : 0 : comp_ctx = get_comp_ctxt(admin_queue, cmd_id, true);
256 [ # # ]: 0 : if (unlikely(!comp_ctx))
257 : : return ERR_PTR(ENA_COM_INVAL);
258 : :
259 : 0 : comp_ctx->status = ENA_CMD_SUBMITTED;
260 : 0 : comp_ctx->comp_size = (u32)comp_size_in_bytes;
261 : 0 : comp_ctx->user_cqe = comp;
262 : 0 : comp_ctx->cmd_opcode = cmd->aq_common_descriptor.opcode;
263 : :
264 : : ENA_WAIT_EVENT_CLEAR(comp_ctx->wait_event);
265 : :
266 [ # # ]: 0 : memcpy(&admin_queue->sq.entries[tail_masked], cmd, cmd_size_in_bytes);
267 : :
268 : 0 : admin_queue->curr_cmd_id = (admin_queue->curr_cmd_id + 1) &
269 : : queue_size_mask;
270 : :
271 : 0 : admin_queue->sq.tail++;
272 : 0 : admin_queue->stats.submitted_cmd++;
273 : :
274 [ # # ]: 0 : if (unlikely((admin_queue->sq.tail & queue_size_mask) == 0))
275 : 0 : admin_queue->sq.phase = !admin_queue->sq.phase;
276 : :
277 : : ENA_DB_SYNC(&admin_queue->sq.mem_handle);
278 : 0 : ENA_REG_WRITE32(admin_queue->bus, admin_queue->sq.tail,
279 : : admin_queue->sq.db_addr);
280 : :
281 : 0 : return comp_ctx;
282 : : }
283 : :
284 : 0 : static int ena_com_init_comp_ctxt(struct ena_com_admin_queue *admin_queue)
285 : : {
286 : 0 : size_t size = admin_queue->q_depth * sizeof(struct ena_comp_ctx);
287 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
288 : : struct ena_comp_ctx *comp_ctx;
289 : : u16 i;
290 : :
291 : 0 : admin_queue->comp_ctx = ENA_MEM_ALLOC(admin_queue->q_dmadev, size);
292 [ # # ]: 0 : if (unlikely(!admin_queue->comp_ctx)) {
293 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
294 : 0 : return ENA_COM_NO_MEM;
295 : : }
296 : :
297 [ # # ]: 0 : for (i = 0; i < admin_queue->q_depth; i++) {
298 : 0 : comp_ctx = get_comp_ctxt(admin_queue, i, false);
299 [ # # ]: 0 : if (comp_ctx)
300 : 0 : ENA_WAIT_EVENT_INIT(comp_ctx->wait_event);
301 : : }
302 : :
303 : : return 0;
304 : : }
305 : :
306 : 0 : static struct ena_comp_ctx *ena_com_submit_admin_cmd(struct ena_com_admin_queue *admin_queue,
307 : : struct ena_admin_aq_entry *cmd,
308 : : size_t cmd_size_in_bytes,
309 : : struct ena_admin_acq_entry *comp,
310 : : size_t comp_size_in_bytes)
311 : : {
312 : : struct ena_comp_ctx *comp_ctx;
313 : : unsigned long flags = 0;
314 : :
315 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
316 [ # # ]: 0 : if (unlikely(!admin_queue->running_state)) {
317 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
318 : 0 : return ERR_PTR(ENA_COM_NO_DEVICE);
319 : : }
320 : 0 : comp_ctx = __ena_com_submit_admin_cmd(admin_queue, cmd,
321 : : cmd_size_in_bytes,
322 : : comp,
323 : : comp_size_in_bytes);
324 [ # # ]: 0 : if (IS_ERR(comp_ctx))
325 : 0 : admin_queue->running_state = false;
326 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
327 : :
328 : 0 : return comp_ctx;
329 : : }
330 : :
331 : 0 : static int ena_com_init_io_sq(struct ena_com_dev *ena_dev,
332 : : struct ena_com_create_io_ctx *ctx,
333 : : struct ena_com_io_sq *io_sq)
334 : : {
335 : : size_t size;
336 : :
337 [ # # ]: 0 : memset(&io_sq->desc_addr, 0x0, sizeof(io_sq->desc_addr));
338 : :
339 : 0 : io_sq->dma_addr_bits = (u8)ena_dev->dma_addr_bits;
340 : 0 : io_sq->desc_entry_size =
341 : : (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX) ?
342 : : sizeof(struct ena_eth_io_tx_desc) :
343 : : sizeof(struct ena_eth_io_rx_desc);
344 : :
345 : 0 : size = io_sq->desc_entry_size * io_sq->q_depth;
346 : 0 : io_sq->bus = ena_dev->bus;
347 : :
348 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_HOST) {
349 : 0 : ENA_MEM_ALLOC_COHERENT_NODE(ena_dev->dmadev,
350 : : size,
351 : : io_sq->desc_addr.virt_addr,
352 : : io_sq->desc_addr.phys_addr,
353 : : io_sq->desc_addr.mem_handle,
354 : : ctx->numa_node);
355 [ # # ]: 0 : if (!io_sq->desc_addr.virt_addr) {
356 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
357 : : size,
358 : : io_sq->desc_addr.virt_addr,
359 : : io_sq->desc_addr.phys_addr,
360 : : io_sq->desc_addr.mem_handle);
361 : : }
362 : :
363 [ # # ]: 0 : if (unlikely(!io_sq->desc_addr.virt_addr)) {
364 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
365 : 0 : return ENA_COM_NO_MEM;
366 : : }
367 : : } else {
368 : : /* Allocate bounce buffers */
369 : 0 : io_sq->bounce_buf_ctrl.buffer_size =
370 : 0 : ena_dev->llq_info.desc_list_entry_size;
371 : 0 : io_sq->bounce_buf_ctrl.buffers_num =
372 : : ENA_COM_BOUNCE_BUFFER_CNTRL_CNT;
373 : 0 : io_sq->bounce_buf_ctrl.next_to_use = 0;
374 : :
375 : 0 : size = (size_t)io_sq->bounce_buf_ctrl.buffer_size *
376 : : io_sq->bounce_buf_ctrl.buffers_num;
377 : :
378 : 0 : ENA_MEM_ALLOC_NODE(ena_dev->dmadev,
379 : : size,
380 : : io_sq->bounce_buf_ctrl.base_buffer,
381 : : ctx->numa_node);
382 [ # # ]: 0 : if (!io_sq->bounce_buf_ctrl.base_buffer)
383 : 0 : io_sq->bounce_buf_ctrl.base_buffer = ENA_MEM_ALLOC(ena_dev->dmadev, size);
384 : :
385 [ # # ]: 0 : if (unlikely(!io_sq->bounce_buf_ctrl.base_buffer)) {
386 : 0 : ena_trc_err(ena_dev, "Bounce buffer memory allocation failed\n");
387 : 0 : return ENA_COM_NO_MEM;
388 : : }
389 : :
390 : 0 : memcpy(&io_sq->llq_info, &ena_dev->llq_info,
391 : : sizeof(io_sq->llq_info));
392 : :
393 : : /* Initiate the first bounce buffer */
394 : 0 : io_sq->llq_buf_ctrl.curr_bounce_buf =
395 : : ena_com_get_next_bounce_buffer(&io_sq->bounce_buf_ctrl);
396 : 0 : memset(io_sq->llq_buf_ctrl.curr_bounce_buf,
397 [ # # ]: 0 : 0x0, io_sq->llq_info.desc_list_entry_size);
398 : 0 : io_sq->llq_buf_ctrl.descs_left_in_line =
399 : 0 : io_sq->llq_info.descs_num_before_header;
400 : 0 : io_sq->disable_meta_caching =
401 : 0 : io_sq->llq_info.disable_meta_caching;
402 : :
403 [ # # ]: 0 : if (io_sq->llq_info.max_entries_in_tx_burst > 0)
404 : 0 : io_sq->entries_in_tx_burst_left =
405 : : io_sq->llq_info.max_entries_in_tx_burst;
406 : : }
407 : :
408 : 0 : io_sq->tail = 0;
409 : 0 : io_sq->next_to_comp = 0;
410 : 0 : io_sq->phase = 1;
411 : :
412 : 0 : return 0;
413 : : }
414 : :
415 : 0 : static int ena_com_init_io_cq(struct ena_com_dev *ena_dev,
416 : : struct ena_com_create_io_ctx *ctx,
417 : : struct ena_com_io_cq *io_cq)
418 : : {
419 : : size_t size;
420 : :
421 [ # # ]: 0 : memset(&io_cq->cdesc_addr, 0x0, sizeof(io_cq->cdesc_addr));
422 : :
423 [ # # ]: 0 : if (ctx->use_extended_cdesc)
424 : 0 : io_cq->cdesc_entry_size_in_bytes =
425 [ # # ]: 0 : (io_cq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX) ?
426 : : sizeof(struct ena_eth_io_tx_cdesc_ext) :
427 : : sizeof(struct ena_eth_io_rx_cdesc_ext);
428 : : else
429 : 0 : io_cq->cdesc_entry_size_in_bytes =
430 [ # # ]: 0 : (io_cq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX) ?
431 : : sizeof(struct ena_eth_io_tx_cdesc) :
432 : : sizeof(struct ena_eth_io_rx_cdesc_base);
433 : :
434 : 0 : size = io_cq->cdesc_entry_size_in_bytes * io_cq->q_depth;
435 : 0 : io_cq->bus = ena_dev->bus;
436 : :
437 : 0 : ENA_MEM_ALLOC_COHERENT_NODE_ALIGNED(ena_dev->dmadev,
438 : : size,
439 : : io_cq->cdesc_addr.virt_addr,
440 : : io_cq->cdesc_addr.phys_addr,
441 : : io_cq->cdesc_addr.mem_handle,
442 : : ctx->numa_node,
443 : : ENA_CDESC_RING_SIZE_ALIGNMENT);
444 [ # # ]: 0 : if (!io_cq->cdesc_addr.virt_addr) {
445 : 0 : ENA_MEM_ALLOC_COHERENT_ALIGNED(ena_dev->dmadev,
446 : : size,
447 : : io_cq->cdesc_addr.virt_addr,
448 : : io_cq->cdesc_addr.phys_addr,
449 : : io_cq->cdesc_addr.mem_handle,
450 : : ENA_CDESC_RING_SIZE_ALIGNMENT);
451 : : }
452 : :
453 [ # # ]: 0 : if (unlikely(!io_cq->cdesc_addr.virt_addr)) {
454 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
455 : 0 : return ENA_COM_NO_MEM;
456 : : }
457 : :
458 : 0 : io_cq->phase = 1;
459 : 0 : io_cq->head = 0;
460 : :
461 : 0 : return 0;
462 : : }
463 : :
464 : 0 : static void ena_com_handle_single_admin_completion(struct ena_com_admin_queue *admin_queue,
465 : : struct ena_admin_acq_entry *cqe)
466 : : {
467 : : struct ena_comp_ctx *comp_ctx;
468 : : u16 cmd_id;
469 : :
470 : 0 : cmd_id = cqe->acq_common_descriptor.command &
471 : : ENA_ADMIN_ACQ_COMMON_DESC_COMMAND_ID_MASK;
472 : :
473 : 0 : comp_ctx = get_comp_ctxt(admin_queue, cmd_id, false);
474 [ # # ]: 0 : if (unlikely(!comp_ctx)) {
475 : 0 : ena_trc_err(admin_queue->ena_dev,
476 : : "comp_ctx is NULL. Changing the admin queue running state\n");
477 : 0 : admin_queue->running_state = false;
478 : 0 : return;
479 : : }
480 : :
481 [ # # ]: 0 : if (!comp_ctx->occupied)
482 : : return;
483 : :
484 : 0 : comp_ctx->status = ENA_CMD_COMPLETED;
485 : 0 : comp_ctx->comp_status = cqe->acq_common_descriptor.status;
486 : :
487 [ # # ]: 0 : if (comp_ctx->user_cqe)
488 : 0 : memcpy(comp_ctx->user_cqe, (void *)cqe, comp_ctx->comp_size);
489 : :
490 [ # # ]: 0 : if (!admin_queue->polling)
491 : 0 : ENA_WAIT_EVENT_SIGNAL(comp_ctx->wait_event);
492 : : }
493 : :
494 : 0 : static void ena_com_handle_admin_completion(struct ena_com_admin_queue *admin_queue)
495 : : {
496 : : struct ena_admin_acq_entry *cqe = NULL;
497 : : u16 comp_num = 0;
498 : : u16 head_masked;
499 : : u8 phase;
500 : :
501 : 0 : head_masked = admin_queue->cq.head & (admin_queue->q_depth - 1);
502 : 0 : phase = admin_queue->cq.phase;
503 : :
504 : 0 : cqe = &admin_queue->cq.entries[head_masked];
505 : :
506 : : /* Go over all the completions */
507 : 0 : while ((READ_ONCE8(cqe->acq_common_descriptor.flags) &
508 [ # # ]: 0 : ENA_ADMIN_ACQ_COMMON_DESC_PHASE_MASK) == phase) {
509 : : /* Do not read the rest of the completion entry before the
510 : : * phase bit was validated
511 : : */
512 : : dma_rmb();
513 : 0 : ena_com_handle_single_admin_completion(admin_queue, cqe);
514 : :
515 : 0 : head_masked++;
516 : 0 : comp_num++;
517 [ # # ]: 0 : if (unlikely(head_masked == admin_queue->q_depth)) {
518 : : head_masked = 0;
519 : 0 : phase = !phase;
520 : : }
521 : :
522 : 0 : cqe = &admin_queue->cq.entries[head_masked];
523 : : }
524 : :
525 : 0 : admin_queue->cq.head += comp_num;
526 : 0 : admin_queue->cq.phase = phase;
527 : 0 : admin_queue->sq.head += comp_num;
528 : 0 : admin_queue->stats.completed_cmd += comp_num;
529 : 0 : }
530 : :
531 : 0 : static int ena_com_admin_status_to_errno(struct ena_com_admin_queue *admin_queue,
532 : : struct ena_comp_ctx *comp_ctx)
533 : : {
534 [ # # ]: 0 : if (unlikely(comp_ctx->comp_status != 0))
535 : 0 : ena_trc_err(admin_queue->ena_dev,
536 : : "Admin command %u failed (%u)\n",
537 : : comp_ctx->cmd_opcode, comp_ctx->comp_status);
538 : :
539 [ # # ]: 0 : switch (comp_ctx->comp_status) {
540 : : case ENA_ADMIN_SUCCESS:
541 : : return ENA_COM_OK;
542 : : case ENA_ADMIN_RESOURCE_ALLOCATION_FAILURE:
543 : : return ENA_COM_NO_MEM;
544 : : case ENA_ADMIN_UNSUPPORTED_OPCODE:
545 : : return ENA_COM_UNSUPPORTED;
546 : : case ENA_ADMIN_BAD_OPCODE:
547 : : case ENA_ADMIN_MALFORMED_REQUEST:
548 : : case ENA_ADMIN_ILLEGAL_PARAMETER:
549 : : case ENA_ADMIN_UNKNOWN_ERROR:
550 : : return ENA_COM_INVAL;
551 : : case ENA_ADMIN_RESOURCE_BUSY:
552 : : return ENA_COM_TRY_AGAIN;
553 : : }
554 : :
555 : : return ENA_COM_INVAL;
556 : : }
557 : :
558 : : static void ena_delay_exponential_backoff_us(u32 exp, u32 delay_us)
559 : : {
560 : 0 : exp = ENA_MIN32(ENA_MAX_BACKOFF_DELAY_EXP, exp);
561 : 0 : delay_us = ENA_MAX32(ENA_MIN_ADMIN_POLL_US, delay_us);
562 : 0 : delay_us = ENA_MIN32(ENA_MAX_ADMIN_POLL_US, delay_us * (1U << exp));
563 : 0 : ENA_USLEEP(delay_us);
564 : 0 : }
565 : :
566 : 0 : static int ena_com_wait_and_process_admin_cq_polling(struct ena_comp_ctx *comp_ctx,
567 : : struct ena_com_admin_queue *admin_queue)
568 : : {
569 : : unsigned long flags = 0;
570 : : ena_time_t timeout;
571 : : int ret;
572 : : u32 exp = 0;
573 : :
574 : 0 : timeout = ENA_GET_SYSTEM_TIMEOUT(admin_queue->completion_timeout);
575 : :
576 : : while (1) {
577 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
578 : 0 : ena_com_handle_admin_completion(admin_queue);
579 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
580 : :
581 [ # # ]: 0 : if (comp_ctx->status != ENA_CMD_SUBMITTED)
582 : : break;
583 : :
584 [ # # ]: 0 : if (unlikely(ENA_TIME_EXPIRE(timeout))) {
585 : 0 : ena_trc_err(admin_queue->ena_dev,
586 : : "Wait for completion (polling) timeout\n");
587 : : /* ENA didn't have any completion */
588 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
589 : 0 : admin_queue->stats.no_completion++;
590 : 0 : admin_queue->running_state = false;
591 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
592 : :
593 : : ret = ENA_COM_TIMER_EXPIRED;
594 : 0 : goto err;
595 : : }
596 : :
597 : 0 : ena_delay_exponential_backoff_us(exp++,
598 : 0 : admin_queue->ena_dev->ena_min_poll_delay_us);
599 : : }
600 : :
601 [ # # ]: 0 : if (unlikely(comp_ctx->status == ENA_CMD_ABORTED)) {
602 : 0 : ena_trc_err(admin_queue->ena_dev, "Command was aborted\n");
603 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
604 : 0 : admin_queue->stats.aborted_cmd++;
605 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
606 : : ret = ENA_COM_NO_DEVICE;
607 : 0 : goto err;
608 : : }
609 : :
610 : 0 : ret = ena_com_admin_status_to_errno(admin_queue, comp_ctx);
611 : 0 : err:
612 : : comp_ctxt_release(admin_queue, comp_ctx);
613 : 0 : return ret;
614 : : }
615 : :
616 : : /*
617 : : * Set the LLQ configurations of the firmware
618 : : *
619 : : * The driver provides only the enabled feature values to the device,
620 : : * which in turn, checks if they are supported.
621 : : */
622 : 0 : static int ena_com_set_llq(struct ena_com_dev *ena_dev)
623 : : {
624 : : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
625 : : struct ena_com_admin_queue *admin_queue;
626 : : struct ena_admin_set_feat_resp resp;
627 : : struct ena_admin_set_feat_cmd cmd;
628 : : int ret;
629 : :
630 : : memset(&cmd, 0x0, sizeof(cmd));
631 : 0 : admin_queue = &ena_dev->admin_queue;
632 : :
633 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
634 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_LLQ;
635 : :
636 : 0 : cmd.u.llq.header_location_ctrl_enabled = llq_info->header_location_ctrl;
637 : 0 : cmd.u.llq.entry_size_ctrl_enabled = llq_info->desc_list_entry_size_ctrl;
638 : 0 : cmd.u.llq.desc_num_before_header_enabled = llq_info->descs_num_before_header;
639 : 0 : cmd.u.llq.descriptors_stride_ctrl_enabled = llq_info->desc_stride_ctrl;
640 : :
641 : 0 : cmd.u.llq.accel_mode.u.set.enabled_flags =
642 : : BIT(ENA_ADMIN_DISABLE_META_CACHING) |
643 : : BIT(ENA_ADMIN_LIMIT_TX_BURST);
644 : :
645 : 0 : ret = ena_com_execute_admin_command(admin_queue,
646 : : (struct ena_admin_aq_entry *)&cmd,
647 : : sizeof(cmd),
648 : : (struct ena_admin_acq_entry *)&resp,
649 : : sizeof(resp));
650 : :
651 [ # # ]: 0 : if (unlikely(ret))
652 : 0 : ena_trc_err(ena_dev, "Failed to set LLQ configurations: %d\n", ret);
653 : :
654 : 0 : return ret;
655 : : }
656 : :
657 : 0 : static int ena_com_config_llq_info(struct ena_com_dev *ena_dev,
658 : : struct ena_admin_feature_llq_desc *llq_features,
659 : : struct ena_llq_configurations *llq_default_cfg)
660 : : {
661 [ # # ]: 0 : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
662 : : struct ena_admin_accel_mode_get llq_accel_mode_get;
663 : : u16 supported_feat;
664 : : int rc;
665 : :
666 : : memset(llq_info, 0, sizeof(*llq_info));
667 : :
668 : 0 : supported_feat = llq_features->header_location_ctrl_supported;
669 : :
670 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_header_location)) {
671 : 0 : llq_info->header_location_ctrl =
672 : : llq_default_cfg->llq_header_location;
673 : : } else {
674 : 0 : ena_trc_err(ena_dev, "Invalid header location control, supported: 0x%x\n",
675 : : supported_feat);
676 : 0 : return ENA_COM_INVAL;
677 : : }
678 : :
679 [ # # ]: 0 : if (likely(llq_info->header_location_ctrl == ENA_ADMIN_INLINE_HEADER)) {
680 : 0 : supported_feat = llq_features->descriptors_stride_ctrl_supported;
681 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_stride_ctrl)) {
682 : 0 : llq_info->desc_stride_ctrl = llq_default_cfg->llq_stride_ctrl;
683 : : } else {
684 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY) {
685 : 0 : llq_info->desc_stride_ctrl = ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY;
686 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_SINGLE_DESC_PER_ENTRY) {
687 : 0 : llq_info->desc_stride_ctrl = ENA_ADMIN_SINGLE_DESC_PER_ENTRY;
688 : : } else {
689 : 0 : ena_trc_err(ena_dev, "Invalid desc_stride_ctrl, supported: 0x%x\n",
690 : : supported_feat);
691 : 0 : return ENA_COM_INVAL;
692 : : }
693 : :
694 : 0 : ena_trc_err(ena_dev, "Default llq stride ctrl is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
695 : : llq_default_cfg->llq_stride_ctrl,
696 : : supported_feat,
697 : : llq_info->desc_stride_ctrl);
698 : : }
699 : : } else {
700 : 0 : llq_info->desc_stride_ctrl = 0;
701 : : }
702 : :
703 : 0 : supported_feat = llq_features->entry_size_ctrl_supported;
704 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_ring_entry_size)) {
705 : 0 : llq_info->desc_list_entry_size_ctrl = llq_default_cfg->llq_ring_entry_size;
706 : 0 : llq_info->desc_list_entry_size = llq_default_cfg->llq_ring_entry_size_value;
707 : : } else {
708 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_128B) {
709 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_128B;
710 : 0 : llq_info->desc_list_entry_size = 128;
711 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_192B) {
712 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_192B;
713 : 0 : llq_info->desc_list_entry_size = 192;
714 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_256B) {
715 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_256B;
716 : 0 : llq_info->desc_list_entry_size = 256;
717 : : } else {
718 : 0 : ena_trc_err(ena_dev, "Invalid entry_size_ctrl, supported: 0x%x\n",
719 : : supported_feat);
720 : 0 : return ENA_COM_INVAL;
721 : : }
722 : :
723 : 0 : ena_trc_err(ena_dev, "Default llq ring entry size is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
724 : : llq_default_cfg->llq_ring_entry_size,
725 : : supported_feat,
726 : : llq_info->desc_list_entry_size);
727 : : }
728 [ # # ]: 0 : if (unlikely(llq_info->desc_list_entry_size & 0x7)) {
729 : : /* The desc list entry size should be whole multiply of 8
730 : : * This requirement comes from __iowrite64_copy()
731 : : */
732 : 0 : ena_trc_err(ena_dev, "Illegal entry size %d\n",
733 : : llq_info->desc_list_entry_size);
734 : 0 : return ENA_COM_INVAL;
735 : : }
736 : :
737 [ # # ]: 0 : if (llq_info->desc_stride_ctrl == ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY)
738 : 0 : llq_info->descs_per_entry = llq_info->desc_list_entry_size /
739 : : sizeof(struct ena_eth_io_tx_desc);
740 : : else
741 : 0 : llq_info->descs_per_entry = 1;
742 : :
743 : 0 : supported_feat = llq_features->desc_num_before_header_supported;
744 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_num_decs_before_header)) {
745 : 0 : llq_info->descs_num_before_header = llq_default_cfg->llq_num_decs_before_header;
746 : : } else {
747 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_2) {
748 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_2;
749 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_1) {
750 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_1;
751 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_4) {
752 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_4;
753 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_8) {
754 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_8;
755 : : } else {
756 : 0 : ena_trc_err(ena_dev, "Invalid descs_num_before_header, supported: 0x%x\n",
757 : : supported_feat);
758 : 0 : return ENA_COM_INVAL;
759 : : }
760 : :
761 : 0 : ena_trc_err(ena_dev, "Default llq num descs before header is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
762 : : llq_default_cfg->llq_num_decs_before_header,
763 : : supported_feat,
764 : : llq_info->descs_num_before_header);
765 : : }
766 : : /* Check for accelerated queue supported */
767 : 0 : llq_accel_mode_get = llq_features->accel_mode.u.get;
768 : :
769 : 0 : llq_info->disable_meta_caching =
770 : 0 : !!(llq_accel_mode_get.supported_flags &
771 : : BIT(ENA_ADMIN_DISABLE_META_CACHING));
772 : :
773 [ # # ]: 0 : if (llq_accel_mode_get.supported_flags & BIT(ENA_ADMIN_LIMIT_TX_BURST))
774 : 0 : llq_info->max_entries_in_tx_burst =
775 : : llq_accel_mode_get.max_tx_burst_size /
776 : 0 : llq_default_cfg->llq_ring_entry_size_value;
777 : :
778 : 0 : rc = ena_com_set_llq(ena_dev);
779 [ # # ]: 0 : if (unlikely(rc))
780 : 0 : ena_trc_err(ena_dev, "Cannot set LLQ configuration: %d\n", rc);
781 : :
782 : : return rc;
783 : : }
784 : :
785 : 0 : static int ena_com_wait_and_process_admin_cq_interrupts(struct ena_comp_ctx *comp_ctx,
786 : : struct ena_com_admin_queue *admin_queue)
787 : : {
788 : : unsigned long flags = 0;
789 : : int ret;
790 : :
791 [ # # # # : 0 : ENA_WAIT_EVENT_WAIT(comp_ctx->wait_event,
# # # # ]
792 : : admin_queue->completion_timeout);
793 : :
794 : : /* In case the command wasn't completed find out the root cause.
795 : : * There might be 2 kinds of errors
796 : : * 1) No completion (timeout reached)
797 : : * 2) There is completion but the device didn't get any msi-x interrupt.
798 : : */
799 [ # # ]: 0 : if (unlikely(comp_ctx->status == ENA_CMD_SUBMITTED)) {
800 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
801 : 0 : ena_com_handle_admin_completion(admin_queue);
802 : 0 : admin_queue->stats.no_completion++;
803 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
804 : :
805 [ # # ]: 0 : if (comp_ctx->status == ENA_CMD_COMPLETED) {
806 : 0 : admin_queue->is_missing_admin_interrupt = true;
807 [ # # ]: 0 : ena_trc_err(admin_queue->ena_dev,
808 : : "The ena device sent a completion but the driver didn't receive a MSI-X interrupt (cmd %d), autopolling mode is %s\n",
809 : : comp_ctx->cmd_opcode, admin_queue->auto_polling ? "ON" : "OFF");
810 : : /* Check if fallback to polling is enabled */
811 [ # # ]: 0 : if (admin_queue->auto_polling)
812 : 0 : admin_queue->polling = true;
813 : : } else {
814 : 0 : ena_trc_err(admin_queue->ena_dev,
815 : : "The ena device didn't send a completion for the admin cmd %d status %d\n",
816 : : comp_ctx->cmd_opcode, comp_ctx->status);
817 : : }
818 : : /* Check if shifted to polling mode.
819 : : * This will happen if there is a completion without an interrupt
820 : : * and autopolling mode is enabled. Continuing normal execution in such case
821 : : */
822 [ # # ]: 0 : if (!admin_queue->polling) {
823 : 0 : admin_queue->running_state = false;
824 : : ret = ENA_COM_TIMER_EXPIRED;
825 : 0 : goto err;
826 : : }
827 [ # # ]: 0 : } else if (unlikely(comp_ctx->status == ENA_CMD_ABORTED)) {
828 : 0 : ena_trc_err(admin_queue->ena_dev, "Command was aborted\n");
829 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
830 : 0 : admin_queue->stats.aborted_cmd++;
831 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
832 : : ret = ENA_COM_NO_DEVICE;
833 : 0 : goto err;
834 : : }
835 : 0 : ret = ena_com_admin_status_to_errno(admin_queue, comp_ctx);
836 : 0 : err:
837 : : comp_ctxt_release(admin_queue, comp_ctx);
838 : 0 : return ret;
839 : : }
840 : :
841 : : /* This method read the hardware device register through posting writes
842 : : * and waiting for response
843 : : * On timeout the function will return ENA_MMIO_READ_TIMEOUT
844 : : */
845 : 0 : static u32 ena_com_reg_bar_read32(struct ena_com_dev *ena_dev, u16 offset)
846 : : {
847 : : volatile struct ena_admin_ena_mmio_req_read_less_resp *read_resp;
848 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
849 : 0 : u32 timeout = mmio_read->reg_read_to;
850 : : u32 mmio_read_reg, ret, i;
851 : : unsigned long flags = 0;
852 : :
853 : 0 : read_resp = mmio_read->read_resp;
854 : :
855 : : ENA_MIGHT_SLEEP();
856 : :
857 [ # # ]: 0 : if (timeout == 0)
858 : : timeout = ENA_REG_READ_TIMEOUT;
859 : :
860 : : /* If readless is disabled, perform regular read */
861 [ # # ]: 0 : if (!mmio_read->readless_supported)
862 : 0 : return ENA_REG_READ32(ena_dev->bus, ena_dev->reg_bar + offset);
863 : :
864 : 0 : ENA_SPINLOCK_LOCK(mmio_read->lock, flags);
865 : 0 : mmio_read->seq_num++;
866 : :
867 : 0 : read_resp->req_id = mmio_read->seq_num + 0xDEAD;
868 : 0 : mmio_read_reg = ENA_FIELD_PREP(offset,
869 : : ENA_REGS_MMIO_REG_READ_REG_OFF_MASK,
870 : : ENA_REGS_MMIO_REG_READ_REG_OFF_SHIFT);
871 : 0 : mmio_read_reg |= mmio_read->seq_num &
872 : : ENA_REGS_MMIO_REG_READ_REQ_ID_MASK;
873 : :
874 : 0 : ENA_REG_WRITE32(ena_dev->bus, mmio_read_reg,
875 : : ena_dev->reg_bar + ENA_REGS_MMIO_REG_READ_OFF);
876 : :
877 [ # # ]: 0 : for (i = 0; i < timeout; i++) {
878 [ # # ]: 0 : if (READ_ONCE16(read_resp->req_id) == mmio_read->seq_num)
879 : : break;
880 : :
881 : 0 : ENA_UDELAY(1);
882 : : }
883 : :
884 [ # # ]: 0 : if (unlikely(i == timeout)) {
885 : 0 : ena_trc_err(ena_dev, "Reading reg failed for timeout. expected: req id[%u] offset[%u] actual: req id[%u] offset[%u]\n",
886 : : mmio_read->seq_num,
887 : : offset,
888 : : read_resp->req_id,
889 : : read_resp->reg_off);
890 : : ret = ENA_MMIO_READ_TIMEOUT;
891 : 0 : goto err;
892 : : }
893 : :
894 [ # # ]: 0 : if (unlikely(read_resp->reg_off != offset)) {
895 : 0 : ena_trc_err(ena_dev, "Read failure: wrong offset provided\n");
896 : : ret = ENA_MMIO_READ_TIMEOUT;
897 : : } else {
898 : 0 : ret = read_resp->reg_val;
899 : : }
900 : 0 : err:
901 : : ENA_SPINLOCK_UNLOCK(mmio_read->lock, flags);
902 : :
903 : 0 : return ret;
904 : : }
905 : :
906 : : /* There are two types to wait for completion.
907 : : * Polling mode - wait until the completion is available.
908 : : * Async mode - wait on wait queue until the completion is ready
909 : : * (or the timeout expired).
910 : : * It is expected that the IRQ called ena_com_handle_admin_completion
911 : : * to mark the completions.
912 : : */
913 : 0 : static int ena_com_wait_and_process_admin_cq(struct ena_comp_ctx *comp_ctx,
914 : : struct ena_com_admin_queue *admin_queue)
915 : : {
916 [ # # ]: 0 : if (admin_queue->polling)
917 : 0 : return ena_com_wait_and_process_admin_cq_polling(comp_ctx,
918 : : admin_queue);
919 : :
920 : 0 : return ena_com_wait_and_process_admin_cq_interrupts(comp_ctx,
921 : : admin_queue);
922 : : }
923 : :
924 : 0 : static int ena_com_destroy_io_sq(struct ena_com_dev *ena_dev,
925 : : struct ena_com_io_sq *io_sq)
926 : : {
927 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
928 : : struct ena_admin_acq_destroy_sq_resp_desc destroy_resp;
929 : : struct ena_admin_aq_destroy_sq_cmd destroy_cmd;
930 : : u8 direction;
931 : : int ret;
932 : :
933 : : memset(&destroy_cmd, 0x0, sizeof(destroy_cmd));
934 : :
935 [ # # ]: 0 : if (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
936 : : direction = ENA_ADMIN_SQ_DIRECTION_TX;
937 : : else
938 : : direction = ENA_ADMIN_SQ_DIRECTION_RX;
939 : :
940 : 0 : destroy_cmd.sq.sq_identity |=
941 : 0 : ENA_FIELD_PREP(direction,
942 : : ENA_ADMIN_SQ_SQ_DIRECTION_MASK,
943 : : ENA_ADMIN_SQ_SQ_DIRECTION_SHIFT);
944 : :
945 : 0 : destroy_cmd.sq.sq_idx = io_sq->idx;
946 : 0 : destroy_cmd.aq_common_descriptor.opcode = ENA_ADMIN_DESTROY_SQ;
947 : :
948 : 0 : ret = ena_com_execute_admin_command(admin_queue,
949 : : (struct ena_admin_aq_entry *)&destroy_cmd,
950 : : sizeof(destroy_cmd),
951 : : (struct ena_admin_acq_entry *)&destroy_resp,
952 : : sizeof(destroy_resp));
953 : :
954 [ # # ]: 0 : if (unlikely(ret && (ret != ENA_COM_NO_DEVICE)))
955 : 0 : ena_trc_err(ena_dev, "Failed to destroy io sq error: %d\n", ret);
956 : :
957 : 0 : return ret;
958 : : }
959 : :
960 : 0 : static void ena_com_io_queue_free(struct ena_com_dev *ena_dev,
961 : : struct ena_com_io_sq *io_sq,
962 : : struct ena_com_io_cq *io_cq)
963 : : {
964 : : size_t size;
965 : :
966 [ # # ]: 0 : if (io_cq->cdesc_addr.virt_addr) {
967 : : size = io_cq->cdesc_entry_size_in_bytes * io_cq->q_depth;
968 : :
969 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
970 : : size,
971 : : io_cq->cdesc_addr.virt_addr,
972 : : io_cq->cdesc_addr.phys_addr,
973 : : io_cq->cdesc_addr.mem_handle);
974 : :
975 : 0 : io_cq->cdesc_addr.virt_addr = NULL;
976 : : }
977 : :
978 [ # # ]: 0 : if (io_sq->desc_addr.virt_addr) {
979 : : size = io_sq->desc_entry_size * io_sq->q_depth;
980 : :
981 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
982 : : size,
983 : : io_sq->desc_addr.virt_addr,
984 : : io_sq->desc_addr.phys_addr,
985 : : io_sq->desc_addr.mem_handle);
986 : :
987 : 0 : io_sq->desc_addr.virt_addr = NULL;
988 : : }
989 : :
990 [ # # ]: 0 : if (io_sq->bounce_buf_ctrl.base_buffer) {
991 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
992 : : io_sq->bounce_buf_ctrl.base_buffer,
993 : : (io_sq->llq_info.desc_list_entry_size * ENA_COM_BOUNCE_BUFFER_CNTRL_CNT));
994 : 0 : io_sq->bounce_buf_ctrl.base_buffer = NULL;
995 : : }
996 : 0 : }
997 : :
998 : 0 : static int wait_for_reset_state(struct ena_com_dev *ena_dev, u32 timeout,
999 : : u16 exp_state)
1000 : : {
1001 : : ena_time_t timeout_stamp;
1002 : : u32 val, exp = 0;
1003 : :
1004 : : /* Convert timeout from resolution of 100ms to us resolution. */
1005 : 0 : timeout_stamp = ENA_GET_SYSTEM_TIMEOUT(100 * 1000 * timeout);
1006 : :
1007 : : while (1) {
1008 : 0 : val = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
1009 : :
1010 [ # # ]: 0 : if (unlikely(val == ENA_MMIO_READ_TIMEOUT)) {
1011 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1012 : 0 : return ENA_COM_TIMER_EXPIRED;
1013 : : }
1014 : :
1015 [ # # ]: 0 : if ((val & ENA_REGS_DEV_STS_RESET_IN_PROGRESS_MASK) ==
1016 : : exp_state)
1017 : : return 0;
1018 : :
1019 [ # # ]: 0 : if (unlikely(ENA_TIME_EXPIRE(timeout_stamp)))
1020 : : return ENA_COM_TIMER_EXPIRED;
1021 : :
1022 : 0 : ena_delay_exponential_backoff_us(exp++, ena_dev->ena_min_poll_delay_us);
1023 : : }
1024 : : }
1025 : :
1026 : : static bool ena_com_check_supported_feature_id(struct ena_com_dev *ena_dev,
1027 : : enum ena_admin_aq_feature_id feature_id)
1028 : : {
1029 : 0 : u32 feature_mask = 1 << feature_id;
1030 : :
1031 : : /* Device attributes is always supported */
1032 : 0 : if ((feature_id != ENA_ADMIN_DEVICE_ATTRIBUTES) &&
1033 [ # # ]: 0 : !(ena_dev->supported_features & feature_mask))
1034 : 0 : return false;
1035 : :
1036 : : return true;
1037 : : }
1038 : :
1039 [ # # ]: 0 : bool ena_com_indirection_table_config_supported(struct ena_com_dev *ena_dev)
1040 : : {
1041 : 0 : return ena_com_check_supported_feature_id(ena_dev,
1042 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG);
1043 : : }
1044 : :
1045 [ # # ]: 0 : static int ena_com_get_feature_ex(struct ena_com_dev *ena_dev,
1046 : : struct ena_admin_get_feat_resp *get_resp,
1047 : : enum ena_admin_aq_feature_id feature_id,
1048 : : dma_addr_t control_buf_dma_addr,
1049 : : u32 control_buff_size,
1050 : : u8 feature_ver)
1051 : : {
1052 : : struct ena_com_admin_queue *admin_queue;
1053 : : struct ena_admin_get_feat_cmd get_cmd;
1054 : : int ret;
1055 : :
1056 : : if (!ena_com_check_supported_feature_id(ena_dev, feature_id)) {
1057 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n", feature_id);
1058 : : return ENA_COM_UNSUPPORTED;
1059 : : }
1060 : :
1061 : : memset(&get_cmd, 0x0, sizeof(get_cmd));
1062 : 0 : admin_queue = &ena_dev->admin_queue;
1063 : :
1064 : 0 : get_cmd.aq_common_descriptor.opcode = ENA_ADMIN_GET_FEATURE;
1065 : :
1066 [ # # ]: 0 : if (control_buff_size)
1067 : 0 : get_cmd.aq_common_descriptor.flags =
1068 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
1069 : : else
1070 : : get_cmd.aq_common_descriptor.flags = 0;
1071 : :
1072 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1073 : : &get_cmd.control_buffer.address,
1074 : : control_buf_dma_addr);
1075 [ # # ]: 0 : if (unlikely(ret)) {
1076 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1077 : 0 : return ret;
1078 : : }
1079 : :
1080 : 0 : get_cmd.control_buffer.length = control_buff_size;
1081 : 0 : get_cmd.feat_common.feature_version = feature_ver;
1082 : 0 : get_cmd.feat_common.feature_id = feature_id;
1083 : :
1084 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1085 : : (struct ena_admin_aq_entry *)
1086 : : &get_cmd,
1087 : : sizeof(get_cmd),
1088 : : (struct ena_admin_acq_entry *)
1089 : : get_resp,
1090 : : sizeof(*get_resp));
1091 : :
1092 [ # # ]: 0 : if (unlikely(ret))
1093 : 0 : ena_trc_err(ena_dev, "Failed to submit get_feature command %d error: %d\n",
1094 : : feature_id, ret);
1095 : :
1096 : : return ret;
1097 : : }
1098 : :
1099 : : static int ena_com_get_feature(struct ena_com_dev *ena_dev,
1100 : : struct ena_admin_get_feat_resp *get_resp,
1101 : : enum ena_admin_aq_feature_id feature_id,
1102 : : u8 feature_ver)
1103 : : {
1104 : 0 : return ena_com_get_feature_ex(ena_dev,
1105 : : get_resp,
1106 : : feature_id,
1107 : : 0,
1108 : : 0,
1109 : : feature_ver);
1110 : : }
1111 : :
1112 [ # # ]: 0 : bool ena_com_hw_timestamping_supported(struct ena_com_dev *ena_dev)
1113 : : {
1114 : 0 : return ena_com_check_supported_feature_id(ena_dev,
1115 : : ENA_ADMIN_HW_TIMESTAMP);
1116 : : }
1117 : :
1118 : 0 : int ena_com_get_hw_timestamping_support(struct ena_com_dev *ena_dev,
1119 : : u8 *tx_support,
1120 : : u8 *rx_support)
1121 : : {
1122 : : struct ena_admin_get_feat_resp get_resp;
1123 : : int ret;
1124 : :
1125 : 0 : *tx_support = ENA_ADMIN_HW_TIMESTAMP_TX_SUPPORT_NONE;
1126 : 0 : *rx_support = ENA_ADMIN_HW_TIMESTAMP_RX_SUPPORT_NONE;
1127 : :
1128 [ # # ]: 0 : if (!ena_com_hw_timestamping_supported(ena_dev)) {
1129 : : ena_trc_dbg(ena_dev, "HW timestamping is not supported\n");
1130 : : return ENA_COM_UNSUPPORTED;
1131 : : }
1132 : :
1133 : : ret = ena_com_get_feature(ena_dev,
1134 : : &get_resp,
1135 : : ENA_ADMIN_HW_TIMESTAMP,
1136 : : ENA_ADMIN_HW_TIMESTAMP_FEATURE_VERSION_1);
1137 : :
1138 [ # # ]: 0 : if (unlikely(ret)) {
1139 : 0 : ena_trc_err(ena_dev,
1140 : : "Failed to get HW timestamp configuration, error: %d\n",
1141 : : ret);
1142 : 0 : return ret;
1143 : : }
1144 : :
1145 : 0 : *tx_support = get_resp.u.hw_ts.tx;
1146 : 0 : *rx_support = get_resp.u.hw_ts.rx;
1147 : :
1148 : 0 : return 0;
1149 : : }
1150 : :
1151 : 0 : int ena_com_set_hw_timestamping_configuration(struct ena_com_dev *ena_dev,
1152 : : u8 tx_enable,
1153 : : u8 rx_enable)
1154 : : {
1155 : : struct ena_admin_set_feat_resp resp;
1156 : : struct ena_admin_set_feat_cmd cmd;
1157 : : int ret;
1158 : :
1159 [ # # ]: 0 : if (!ena_com_hw_timestamping_supported(ena_dev)) {
1160 : : ena_trc_dbg(ena_dev, "HW timestamping is not supported\n");
1161 : : return ENA_COM_UNSUPPORTED;
1162 : : }
1163 : :
1164 : : memset(&cmd, 0x0, sizeof(cmd));
1165 : :
1166 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
1167 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_HW_TIMESTAMP;
1168 : 0 : cmd.u.hw_ts.tx = tx_enable ? ENA_ADMIN_HW_TIMESTAMP_TX_SUPPORT_ALL :
1169 : : ENA_ADMIN_HW_TIMESTAMP_TX_SUPPORT_NONE;
1170 : 0 : cmd.u.hw_ts.rx = rx_enable ? ENA_ADMIN_HW_TIMESTAMP_RX_SUPPORT_ALL :
1171 : : ENA_ADMIN_HW_TIMESTAMP_RX_SUPPORT_NONE;
1172 : :
1173 : 0 : ret = ena_com_execute_admin_command(&ena_dev->admin_queue,
1174 : : (struct ena_admin_aq_entry *)&cmd,
1175 : : sizeof(cmd),
1176 : : (struct ena_admin_acq_entry *)&resp,
1177 : : sizeof(resp));
1178 [ # # ]: 0 : if (unlikely(ret)) {
1179 : 0 : ena_trc_err(ena_dev,
1180 : : "Failed to set HW timestamping configuration, error: %d\n",
1181 : : ret);
1182 : 0 : return ret;
1183 : : }
1184 : :
1185 : : return 0;
1186 : : }
1187 : :
1188 : 0 : int ena_com_get_current_hash_function(struct ena_com_dev *ena_dev)
1189 : : {
1190 : 0 : return ena_dev->rss.hash_func;
1191 : : }
1192 : :
1193 : : static void ena_com_hash_key_fill_default_key(struct ena_com_dev *ena_dev)
1194 : : {
1195 : 0 : struct ena_admin_feature_rss_flow_hash_control *hash_key =
1196 : : (ena_dev->rss).hash_key;
1197 : :
1198 : 0 : ENA_RSS_FILL_KEY(&hash_key->key, sizeof(hash_key->key));
1199 : : /* The key buffer is stored in the device in an array of
1200 : : * uint32 elements.
1201 : : */
1202 : 0 : hash_key->key_parts = ENA_ADMIN_RSS_KEY_PARTS;
1203 : 0 : }
1204 : :
1205 [ # # ]: 0 : static int ena_com_hash_key_allocate(struct ena_com_dev *ena_dev)
1206 : : {
1207 : : struct ena_rss *rss = &ena_dev->rss;
1208 : :
1209 : : if (!ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_RSS_HASH_FUNCTION))
1210 : : return ENA_COM_UNSUPPORTED;
1211 : :
1212 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1213 : : sizeof(*rss->hash_key),
1214 : : rss->hash_key,
1215 : : rss->hash_key_dma_addr,
1216 : : rss->hash_key_mem_handle);
1217 : :
1218 [ # # ]: 0 : if (unlikely(!rss->hash_key))
1219 : 0 : return ENA_COM_NO_MEM;
1220 : :
1221 : : return 0;
1222 : : }
1223 : :
1224 : : static void ena_com_hash_key_destroy(struct ena_com_dev *ena_dev)
1225 : : {
1226 : : struct ena_rss *rss = &ena_dev->rss;
1227 : :
1228 [ # # ]: 0 : if (rss->hash_key)
1229 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1230 : : sizeof(*rss->hash_key),
1231 : : rss->hash_key,
1232 : : rss->hash_key_dma_addr,
1233 : : rss->hash_key_mem_handle);
1234 : 0 : rss->hash_key = NULL;
1235 : 0 : }
1236 : :
1237 : 0 : static int ena_com_hash_ctrl_init(struct ena_com_dev *ena_dev)
1238 : : {
1239 : : struct ena_rss *rss = &ena_dev->rss;
1240 : :
1241 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1242 : : sizeof(*rss->hash_ctrl),
1243 : : rss->hash_ctrl,
1244 : : rss->hash_ctrl_dma_addr,
1245 : : rss->hash_ctrl_mem_handle);
1246 : :
1247 [ # # ]: 0 : if (unlikely(!rss->hash_ctrl))
1248 : 0 : return ENA_COM_NO_MEM;
1249 : :
1250 : : return 0;
1251 : : }
1252 : :
1253 : : static void ena_com_hash_ctrl_destroy(struct ena_com_dev *ena_dev)
1254 : : {
1255 : : struct ena_rss *rss = &ena_dev->rss;
1256 : :
1257 [ # # ]: 0 : if (rss->hash_ctrl)
1258 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1259 : : sizeof(*rss->hash_ctrl),
1260 : : rss->hash_ctrl,
1261 : : rss->hash_ctrl_dma_addr,
1262 : : rss->hash_ctrl_mem_handle);
1263 : : rss->hash_ctrl = NULL;
1264 : : }
1265 : :
1266 : 0 : static int ena_com_indirect_table_allocate(struct ena_com_dev *ena_dev)
1267 : : {
1268 : : struct ena_admin_get_feat_resp get_resp;
1269 : : struct ena_rss *rss = &ena_dev->rss;
1270 : : u16 requested_log_tbl_size;
1271 : : int requested_tbl_size;
1272 : : int ret;
1273 : :
1274 : : ret = ena_com_get_feature(ena_dev, &get_resp,
1275 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG,
1276 : : ENA_ADMIN_RSS_FEATURE_VERSION_1);
1277 : :
1278 [ # # ]: 0 : if (unlikely(ret))
1279 : : return ret;
1280 : :
1281 : 0 : requested_log_tbl_size = get_resp.u.ind_table.max_size;
1282 : :
1283 [ # # ]: 0 : if (requested_log_tbl_size > ENA_MAX_INDIR_TABLE_LOG_SIZE) {
1284 : 0 : ena_trc_err(ena_dev, "Requested indirect table size too large. Requested log size: %u.\n",
1285 : : requested_log_tbl_size);
1286 : 0 : return ENA_COM_INVAL;
1287 : : }
1288 : :
1289 : 0 : requested_tbl_size = (1ULL << requested_log_tbl_size) *
1290 : : sizeof(struct ena_admin_rss_ind_table_entry);
1291 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1292 : : requested_tbl_size,
1293 : : rss->rss_ind_tbl,
1294 : : rss->rss_ind_tbl_dma_addr,
1295 : : rss->rss_ind_tbl_mem_handle);
1296 [ # # ]: 0 : if (unlikely(!rss->rss_ind_tbl))
1297 : 0 : goto mem_err1;
1298 : :
1299 : 0 : requested_tbl_size = (1ULL << requested_log_tbl_size) *
1300 : : sizeof(u16);
1301 : 0 : rss->host_rss_ind_tbl =
1302 : 0 : ENA_MEM_ALLOC(ena_dev->dmadev,
1303 : : requested_tbl_size);
1304 [ # # ]: 0 : if (unlikely(!rss->host_rss_ind_tbl))
1305 : 0 : goto mem_err2;
1306 : :
1307 : 0 : rss->tbl_log_size = requested_log_tbl_size;
1308 : :
1309 : 0 : return 0;
1310 : :
1311 : : mem_err2:
1312 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1313 : : (1ULL << requested_log_tbl_size) *
1314 : : sizeof(struct ena_admin_rss_ind_table_entry),
1315 : : rss->rss_ind_tbl,
1316 : : rss->rss_ind_tbl_dma_addr,
1317 : : rss->rss_ind_tbl_mem_handle);
1318 : 0 : rss->rss_ind_tbl = NULL;
1319 : 0 : mem_err1:
1320 : 0 : rss->tbl_log_size = 0;
1321 : 0 : return ENA_COM_NO_MEM;
1322 : : }
1323 : :
1324 : 0 : static void ena_com_indirect_table_destroy(struct ena_com_dev *ena_dev)
1325 : : {
1326 : : struct ena_rss *rss = &ena_dev->rss;
1327 : : size_t tbl_size;
1328 : :
1329 : : tbl_size = (1ULL << rss->tbl_log_size) *
1330 : : sizeof(struct ena_admin_rss_ind_table_entry);
1331 : :
1332 [ # # ]: 0 : if (rss->rss_ind_tbl)
1333 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1334 : : tbl_size,
1335 : : rss->rss_ind_tbl,
1336 : : rss->rss_ind_tbl_dma_addr,
1337 : : rss->rss_ind_tbl_mem_handle);
1338 : 0 : rss->rss_ind_tbl = NULL;
1339 : :
1340 [ # # ]: 0 : if (rss->host_rss_ind_tbl)
1341 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
1342 : : rss->host_rss_ind_tbl,
1343 : : ((1ULL << rss->tbl_log_size) * sizeof(u16)));
1344 : 0 : rss->host_rss_ind_tbl = NULL;
1345 : 0 : }
1346 : :
1347 : 0 : static int ena_com_create_io_sq(struct ena_com_dev *ena_dev,
1348 : : struct ena_com_io_sq *io_sq, u16 cq_idx)
1349 : : {
1350 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1351 : : struct ena_admin_acq_create_sq_resp_desc cmd_completion;
1352 : : struct ena_admin_aq_create_sq_cmd create_cmd;
1353 : : u8 direction;
1354 : : int ret;
1355 : :
1356 : : memset(&create_cmd, 0x0, sizeof(create_cmd));
1357 : :
1358 : 0 : create_cmd.aq_common_descriptor.opcode = ENA_ADMIN_CREATE_SQ;
1359 : :
1360 [ # # ]: 0 : if (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
1361 : : direction = ENA_ADMIN_SQ_DIRECTION_TX;
1362 : : else
1363 : : direction = ENA_ADMIN_SQ_DIRECTION_RX;
1364 : :
1365 : 0 : create_cmd.sq_identity |=
1366 : 0 : ENA_FIELD_PREP(direction,
1367 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_MASK,
1368 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_SHIFT);
1369 : :
1370 : 0 : create_cmd.sq_caps_2 |= io_sq->mem_queue_type &
1371 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_PLACEMENT_POLICY_MASK;
1372 : :
1373 : : create_cmd.sq_caps_2 |=
1374 : : ENA_FIELD_PREP(ENA_ADMIN_COMPLETION_POLICY_DESC,
1375 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_MASK,
1376 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_SHIFT);
1377 : :
1378 : 0 : create_cmd.sq_caps_3 |=
1379 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_IS_PHYSICALLY_CONTIGUOUS_MASK;
1380 : :
1381 : 0 : create_cmd.cq_idx = cq_idx;
1382 : 0 : create_cmd.sq_depth = io_sq->q_depth;
1383 : :
1384 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_HOST) {
1385 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1386 : : &create_cmd.sq_ba,
1387 : : io_sq->desc_addr.phys_addr);
1388 [ # # ]: 0 : if (unlikely(ret)) {
1389 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1390 : 0 : return ret;
1391 : : }
1392 : : }
1393 : :
1394 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1395 : : (struct ena_admin_aq_entry *)&create_cmd,
1396 : : sizeof(create_cmd),
1397 : : (struct ena_admin_acq_entry *)&cmd_completion,
1398 : : sizeof(cmd_completion));
1399 [ # # ]: 0 : if (unlikely(ret)) {
1400 : 0 : ena_trc_err(ena_dev, "Failed to create IO SQ. error: %d\n", ret);
1401 : 0 : return ret;
1402 : : }
1403 : :
1404 : 0 : io_sq->idx = cmd_completion.sq_idx;
1405 : :
1406 : 0 : io_sq->db_addr = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1407 : 0 : (uintptr_t)cmd_completion.sq_doorbell_offset);
1408 : :
1409 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_DEV) {
1410 : 0 : io_sq->desc_addr.pbuf_dev_addr =
1411 : 0 : (u8 __iomem *)((uintptr_t)ena_dev->mem_bar +
1412 : 0 : cmd_completion.llq_descriptors_offset);
1413 : : }
1414 : :
1415 : : ena_trc_dbg(ena_dev, "Created sq[%u], depth[%u]\n", io_sq->idx, io_sq->q_depth);
1416 : :
1417 : : return ret;
1418 : : }
1419 : :
1420 : 0 : static int ena_com_ind_tbl_convert_to_device(struct ena_com_dev *ena_dev)
1421 : : {
1422 : : struct ena_rss *rss = &ena_dev->rss;
1423 : : struct ena_com_io_sq *io_sq;
1424 : : u16 qid;
1425 : : int i;
1426 : :
1427 [ # # ]: 0 : for (i = 0; i < 1 << rss->tbl_log_size; i++) {
1428 : 0 : qid = rss->host_rss_ind_tbl[i];
1429 [ # # ]: 0 : if (qid >= ENA_TOTAL_NUM_QUEUES)
1430 : : return ENA_COM_INVAL;
1431 : :
1432 : 0 : io_sq = &ena_dev->io_sq_queues[qid];
1433 : :
1434 [ # # ]: 0 : if (io_sq->direction != ENA_COM_IO_QUEUE_DIRECTION_RX)
1435 : : return ENA_COM_INVAL;
1436 : :
1437 : 0 : rss->rss_ind_tbl[i].cq_idx = io_sq->idx;
1438 : : }
1439 : :
1440 : : return 0;
1441 : : }
1442 : :
1443 : 0 : static void ena_com_update_intr_delay_resolution(struct ena_com_dev *ena_dev,
1444 : : u16 intr_delay_resolution)
1445 : : {
1446 : 0 : u16 prev_intr_delay_resolution = ena_dev->intr_delay_resolution;
1447 : :
1448 [ # # ]: 0 : if (unlikely(!intr_delay_resolution)) {
1449 : 0 : ena_trc_err(ena_dev, "Illegal intr_delay_resolution provided. Going to use default 1 usec resolution\n");
1450 : : intr_delay_resolution = ENA_DEFAULT_INTR_DELAY_RESOLUTION;
1451 : : }
1452 : :
1453 : : /* update Rx */
1454 : 0 : ena_dev->intr_moder_rx_interval =
1455 : 0 : ena_dev->intr_moder_rx_interval *
1456 : 0 : prev_intr_delay_resolution /
1457 : : intr_delay_resolution;
1458 : :
1459 : : /* update Tx */
1460 : 0 : ena_dev->intr_moder_tx_interval =
1461 : 0 : ena_dev->intr_moder_tx_interval *
1462 : 0 : prev_intr_delay_resolution /
1463 : : intr_delay_resolution;
1464 : :
1465 : 0 : ena_dev->intr_delay_resolution = intr_delay_resolution;
1466 : 0 : }
1467 : :
1468 : : /*****************************************************************************/
1469 : : /******************************* API ******************************/
1470 : : /*****************************************************************************/
1471 : :
1472 : 0 : int ena_com_execute_admin_command(struct ena_com_admin_queue *admin_queue,
1473 : : struct ena_admin_aq_entry *cmd,
1474 : : size_t cmd_size,
1475 : : struct ena_admin_acq_entry *comp,
1476 : : size_t comp_size)
1477 : : {
1478 : : struct ena_comp_ctx *comp_ctx;
1479 : : int ret;
1480 : :
1481 : 0 : comp_ctx = ena_com_submit_admin_cmd(admin_queue, cmd, cmd_size,
1482 : : comp, comp_size);
1483 [ # # ]: 0 : if (IS_ERR(comp_ctx)) {
1484 : 0 : ret = PTR_ERR(comp_ctx);
1485 [ # # ]: 0 : if (ret != ENA_COM_NO_DEVICE)
1486 : 0 : ena_trc_err(admin_queue->ena_dev,
1487 : : "Failed to submit command [%d]\n",
1488 : : ret);
1489 : :
1490 : 0 : return ret;
1491 : : }
1492 : :
1493 : 0 : ret = ena_com_wait_and_process_admin_cq(comp_ctx, admin_queue);
1494 [ # # ]: 0 : if (unlikely(ret)) {
1495 [ # # ]: 0 : if (admin_queue->running_state)
1496 : 0 : ena_trc_err(admin_queue->ena_dev,
1497 : : "Failed to process command [%d]\n",
1498 : : ret);
1499 : : }
1500 : : return ret;
1501 : : }
1502 : :
1503 : 0 : int ena_com_create_io_cq(struct ena_com_dev *ena_dev,
1504 : : struct ena_com_io_cq *io_cq)
1505 : : {
1506 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1507 : : struct ena_admin_acq_create_cq_resp_desc cmd_completion;
1508 : : struct ena_admin_aq_create_cq_cmd create_cmd;
1509 : : int ret;
1510 : :
1511 : : memset(&create_cmd, 0x0, sizeof(create_cmd));
1512 : :
1513 : 0 : create_cmd.aq_common_descriptor.opcode = ENA_ADMIN_CREATE_CQ;
1514 : :
1515 : 0 : create_cmd.cq_caps_2 |= (io_cq->cdesc_entry_size_in_bytes / 4) &
1516 : : ENA_ADMIN_AQ_CREATE_CQ_CMD_CQ_ENTRY_SIZE_WORDS_MASK;
1517 : 0 : create_cmd.cq_caps_1 |=
1518 : : ENA_ADMIN_AQ_CREATE_CQ_CMD_INTERRUPT_MODE_ENABLED_MASK;
1519 : :
1520 : 0 : create_cmd.msix_vector = io_cq->msix_vector;
1521 : 0 : create_cmd.cq_depth = io_cq->q_depth;
1522 : :
1523 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1524 : : &create_cmd.cq_ba,
1525 : : io_cq->cdesc_addr.phys_addr);
1526 [ # # ]: 0 : if (unlikely(ret)) {
1527 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1528 : 0 : return ret;
1529 : : }
1530 : :
1531 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1532 : : (struct ena_admin_aq_entry *)&create_cmd,
1533 : : sizeof(create_cmd),
1534 : : (struct ena_admin_acq_entry *)&cmd_completion,
1535 : : sizeof(cmd_completion));
1536 [ # # ]: 0 : if (unlikely(ret)) {
1537 : 0 : ena_trc_err(ena_dev, "Failed to create IO CQ. error: %d\n", ret);
1538 : 0 : return ret;
1539 : : }
1540 : :
1541 : 0 : io_cq->idx = cmd_completion.cq_idx;
1542 : :
1543 : 0 : io_cq->unmask_reg = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1544 : 0 : cmd_completion.cq_interrupt_unmask_register_offset);
1545 : :
1546 [ # # ]: 0 : if (cmd_completion.numa_node_register_offset)
1547 : 0 : io_cq->numa_node_cfg_reg =
1548 : 0 : (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1549 : 0 : cmd_completion.numa_node_register_offset);
1550 : :
1551 : : ena_trc_dbg(ena_dev, "Created cq[%u], depth[%u]\n", io_cq->idx, io_cq->q_depth);
1552 : :
1553 : : return ret;
1554 : : }
1555 : :
1556 : 0 : int ena_com_get_io_handlers(struct ena_com_dev *ena_dev, u16 qid,
1557 : : struct ena_com_io_sq **io_sq,
1558 : : struct ena_com_io_cq **io_cq)
1559 : : {
1560 [ # # ]: 0 : if (unlikely(qid >= ENA_TOTAL_NUM_QUEUES)) {
1561 : 0 : ena_trc_err(ena_dev, "Invalid queue number %d but the max is %d\n",
1562 : : qid, ENA_TOTAL_NUM_QUEUES);
1563 : 0 : return ENA_COM_INVAL;
1564 : : }
1565 : :
1566 : 0 : *io_sq = &ena_dev->io_sq_queues[qid];
1567 : 0 : *io_cq = &ena_dev->io_cq_queues[qid];
1568 : :
1569 : 0 : return 0;
1570 : : }
1571 : :
1572 : 0 : void ena_com_abort_admin_commands(struct ena_com_dev *ena_dev)
1573 : : {
1574 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1575 : : struct ena_comp_ctx *comp_ctx;
1576 : : u16 i;
1577 : :
1578 [ # # ]: 0 : if (!admin_queue->comp_ctx)
1579 : : return;
1580 : :
1581 [ # # ]: 0 : for (i = 0; i < admin_queue->q_depth; i++) {
1582 : 0 : comp_ctx = get_comp_ctxt(admin_queue, i, false);
1583 [ # # ]: 0 : if (unlikely(!comp_ctx))
1584 : : break;
1585 : :
1586 : 0 : comp_ctx->status = ENA_CMD_ABORTED;
1587 : :
1588 : 0 : ENA_WAIT_EVENT_SIGNAL(comp_ctx->wait_event);
1589 : : }
1590 : : }
1591 : :
1592 : 0 : void ena_com_wait_for_abort_completion(struct ena_com_dev *ena_dev)
1593 : : {
1594 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1595 : : unsigned long flags = 0;
1596 : : u32 exp = 0;
1597 : :
1598 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1599 [ # # ]: 0 : while (ATOMIC32_READ(&admin_queue->outstanding_cmds) != 0) {
1600 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1601 : 0 : ena_delay_exponential_backoff_us(exp++, ena_dev->ena_min_poll_delay_us);
1602 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1603 : : }
1604 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1605 : 0 : }
1606 : :
1607 : 0 : int ena_com_destroy_io_cq(struct ena_com_dev *ena_dev,
1608 : : struct ena_com_io_cq *io_cq)
1609 : : {
1610 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1611 : : struct ena_admin_acq_destroy_cq_resp_desc destroy_resp;
1612 : : struct ena_admin_aq_destroy_cq_cmd destroy_cmd;
1613 : : int ret;
1614 : :
1615 : : memset(&destroy_cmd, 0x0, sizeof(destroy_cmd));
1616 : :
1617 : 0 : destroy_cmd.cq_idx = io_cq->idx;
1618 : 0 : destroy_cmd.aq_common_descriptor.opcode = ENA_ADMIN_DESTROY_CQ;
1619 : :
1620 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1621 : : (struct ena_admin_aq_entry *)&destroy_cmd,
1622 : : sizeof(destroy_cmd),
1623 : : (struct ena_admin_acq_entry *)&destroy_resp,
1624 : : sizeof(destroy_resp));
1625 : :
1626 [ # # ]: 0 : if (unlikely(ret && (ret != ENA_COM_NO_DEVICE)))
1627 : 0 : ena_trc_err(ena_dev, "Failed to destroy IO CQ. error: %d\n", ret);
1628 : :
1629 : 0 : return ret;
1630 : : }
1631 : :
1632 : 0 : bool ena_com_get_admin_running_state(struct ena_com_dev *ena_dev)
1633 : : {
1634 : 0 : return ena_dev->admin_queue.running_state;
1635 : : }
1636 : :
1637 : 0 : void ena_com_set_admin_running_state(struct ena_com_dev *ena_dev, bool state)
1638 : : {
1639 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1640 : : unsigned long flags = 0;
1641 : :
1642 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1643 : 0 : ena_dev->admin_queue.running_state = state;
1644 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1645 : 0 : }
1646 : :
1647 : 0 : void ena_com_admin_aenq_enable(struct ena_com_dev *ena_dev)
1648 : : {
1649 : 0 : u16 depth = ena_dev->aenq.q_depth;
1650 : :
1651 [ # # ]: 0 : ENA_WARN(ena_dev->aenq.head != depth, ena_dev, "Invalid AENQ state\n");
1652 : :
1653 : : /* Init head_db to mark that all entries in the queue
1654 : : * are initially available
1655 : : */
1656 : 0 : ENA_REG_WRITE32(ena_dev->bus, depth, ena_dev->reg_bar + ENA_REGS_AENQ_HEAD_DB_OFF);
1657 : 0 : }
1658 : :
1659 : 0 : int ena_com_set_aenq_config(struct ena_com_dev *ena_dev, u32 groups_flag)
1660 : : {
1661 : : struct ena_com_admin_queue *admin_queue;
1662 : : struct ena_admin_get_feat_resp get_resp;
1663 : : struct ena_admin_set_feat_resp resp;
1664 : : struct ena_admin_set_feat_cmd cmd;
1665 : : int ret;
1666 : :
1667 : : ret = ena_com_get_feature(ena_dev, &get_resp, ENA_ADMIN_AENQ_CONFIG, 0);
1668 [ # # ]: 0 : if (unlikely(ret)) {
1669 : 0 : ena_trc_info(ena_dev, "Can't get aenq configuration\n");
1670 : 0 : return ret;
1671 : : }
1672 : :
1673 [ # # ]: 0 : if ((get_resp.u.aenq.supported_groups & groups_flag) != groups_flag) {
1674 : 0 : ena_trc_warn(ena_dev, "Trying to set unsupported aenq events. supported flag: 0x%x asked flag: 0x%x\n",
1675 : : get_resp.u.aenq.supported_groups,
1676 : : groups_flag);
1677 : 0 : return ENA_COM_UNSUPPORTED;
1678 : : }
1679 : :
1680 : : memset(&cmd, 0x0, sizeof(cmd));
1681 : 0 : admin_queue = &ena_dev->admin_queue;
1682 : :
1683 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
1684 : : cmd.aq_common_descriptor.flags = 0;
1685 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_AENQ_CONFIG;
1686 : 0 : cmd.u.aenq.enabled_groups = groups_flag;
1687 : :
1688 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1689 : : (struct ena_admin_aq_entry *)&cmd,
1690 : : sizeof(cmd),
1691 : : (struct ena_admin_acq_entry *)&resp,
1692 : : sizeof(resp));
1693 : :
1694 [ # # ]: 0 : if (unlikely(ret))
1695 : 0 : ena_trc_err(ena_dev, "Failed to config AENQ ret: %d\n", ret);
1696 : :
1697 : : return ret;
1698 : : }
1699 : :
1700 : 0 : int ena_com_get_dma_width(struct ena_com_dev *ena_dev)
1701 : : {
1702 : 0 : u32 caps = ena_com_reg_bar_read32(ena_dev, ENA_REGS_CAPS_OFF);
1703 : : u32 width;
1704 : :
1705 [ # # ]: 0 : if (unlikely(caps == ENA_MMIO_READ_TIMEOUT)) {
1706 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1707 : 0 : return ENA_COM_TIMER_EXPIRED;
1708 : : }
1709 : :
1710 : 0 : width = ENA_FIELD_GET(caps,
1711 : : ENA_REGS_CAPS_DMA_ADDR_WIDTH_MASK,
1712 : : ENA_REGS_CAPS_DMA_ADDR_WIDTH_SHIFT);
1713 : :
1714 : : ena_trc_dbg(ena_dev, "ENA dma width: %d\n", width);
1715 : :
1716 [ # # ]: 0 : if (unlikely(width < 32 || width > ENA_MAX_PHYS_ADDR_SIZE_BITS)) {
1717 : 0 : ena_trc_err(ena_dev, "DMA width illegal value: %d\n", width);
1718 : 0 : return ENA_COM_INVAL;
1719 : : }
1720 : :
1721 : 0 : ena_dev->dma_addr_bits = width;
1722 : :
1723 : 0 : return width;
1724 : : }
1725 : :
1726 : 0 : int ena_com_validate_version(struct ena_com_dev *ena_dev)
1727 : : {
1728 : : u32 ctrl_ver_masked;
1729 : : u32 ctrl_ver;
1730 : : u32 ver;
1731 : :
1732 : : /* Make sure the ENA version and the controller version are at least
1733 : : * as the driver expects
1734 : : */
1735 : 0 : ver = ena_com_reg_bar_read32(ena_dev, ENA_REGS_VERSION_OFF);
1736 : 0 : ctrl_ver = ena_com_reg_bar_read32(ena_dev,
1737 : : ENA_REGS_CONTROLLER_VERSION_OFF);
1738 : :
1739 [ # # ]: 0 : if (unlikely((ver == ENA_MMIO_READ_TIMEOUT) ||
1740 : : (ctrl_ver == ENA_MMIO_READ_TIMEOUT))) {
1741 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1742 : 0 : return ENA_COM_TIMER_EXPIRED;
1743 : : }
1744 : :
1745 : 0 : ena_trc_info(ena_dev, "ENA device version: %d.%d\n",
1746 : : ENA_FIELD_GET(ver,
1747 : : ENA_REGS_VERSION_MAJOR_VERSION_MASK,
1748 : : ENA_REGS_VERSION_MAJOR_VERSION_SHIFT),
1749 : : ENA_FIELD_GET(ver,
1750 : : ENA_REGS_VERSION_MINOR_VERSION_MASK,
1751 : : ENA_ZERO_SHIFT));
1752 : :
1753 : 0 : ena_trc_info(ena_dev, "ENA controller version: %d.%d.%d implementation version %d\n",
1754 : : ENA_FIELD_GET(ctrl_ver,
1755 : : ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_MASK,
1756 : : ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_SHIFT),
1757 : : ENA_FIELD_GET(ctrl_ver,
1758 : : ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_MASK,
1759 : : ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_SHIFT),
1760 : : ENA_FIELD_GET(ctrl_ver,
1761 : : ENA_REGS_CONTROLLER_VERSION_SUBMINOR_VERSION_MASK,
1762 : : ENA_ZERO_SHIFT),
1763 : : ENA_FIELD_GET(ctrl_ver,
1764 : : ENA_REGS_CONTROLLER_VERSION_IMPL_ID_MASK,
1765 : : ENA_REGS_CONTROLLER_VERSION_IMPL_ID_SHIFT));
1766 : :
1767 : 0 : ctrl_ver_masked =
1768 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_MASK) |
1769 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_MASK) |
1770 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_SUBMINOR_VERSION_MASK);
1771 : :
1772 : : /* Validate the ctrl version without the implementation ID */
1773 [ # # ]: 0 : if (ctrl_ver_masked < MIN_ENA_CTRL_VER) {
1774 : 0 : ena_trc_err(ena_dev, "ENA ctrl version is lower than the minimal ctrl version the driver supports\n");
1775 : 0 : return -1;
1776 : : }
1777 : :
1778 : : return 0;
1779 : : }
1780 : :
1781 : : static void
1782 : : ena_com_free_ena_admin_queue_comp_ctx(struct ena_com_dev *ena_dev,
1783 : : struct ena_com_admin_queue *admin_queue)
1784 : :
1785 : : {
1786 : 0 : if (!admin_queue->comp_ctx)
1787 : : return;
1788 : :
1789 : : ENA_WAIT_EVENTS_DESTROY(admin_queue);
1790 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
1791 : : admin_queue->comp_ctx,
1792 : : (admin_queue->q_depth * sizeof(struct ena_comp_ctx)));
1793 : :
1794 : 0 : admin_queue->comp_ctx = NULL;
1795 : : }
1796 : :
1797 [ # # ]: 0 : void ena_com_admin_destroy(struct ena_com_dev *ena_dev)
1798 : : {
1799 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1800 : : struct ena_com_admin_cq *cq = &admin_queue->cq;
1801 : : struct ena_com_admin_sq *sq = &admin_queue->sq;
1802 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
1803 : : u16 size;
1804 : :
1805 : : ena_com_free_ena_admin_queue_comp_ctx(ena_dev, admin_queue);
1806 : :
1807 : : size = ADMIN_SQ_SIZE(admin_queue->q_depth);
1808 [ # # ]: 0 : if (sq->entries)
1809 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, sq->entries,
1810 : : sq->dma_addr, sq->mem_handle);
1811 : 0 : sq->entries = NULL;
1812 : :
1813 : : size = ADMIN_CQ_SIZE(admin_queue->q_depth);
1814 [ # # ]: 0 : if (cq->entries)
1815 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, cq->entries,
1816 : : cq->dma_addr, cq->mem_handle);
1817 : 0 : cq->entries = NULL;
1818 : :
1819 : : size = ADMIN_AENQ_SIZE(aenq->q_depth);
1820 [ # # ]: 0 : if (ena_dev->aenq.entries)
1821 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, aenq->entries,
1822 : : aenq->dma_addr, aenq->mem_handle);
1823 : 0 : aenq->entries = NULL;
1824 : : ENA_SPINLOCK_DESTROY(admin_queue->q_lock);
1825 : 0 : }
1826 : :
1827 : 0 : void ena_com_set_admin_polling_mode(struct ena_com_dev *ena_dev, bool polling)
1828 : : {
1829 : : u32 mask_value = 0;
1830 : :
1831 [ # # ]: 0 : if (polling)
1832 : : mask_value = ENA_REGS_ADMIN_INTR_MASK;
1833 : :
1834 : 0 : ENA_REG_WRITE32(ena_dev->bus, mask_value,
1835 : : ena_dev->reg_bar + ENA_REGS_INTR_MASK_OFF);
1836 : 0 : ena_dev->admin_queue.polling = polling;
1837 : 0 : }
1838 : :
1839 : 0 : bool ena_com_get_admin_polling_mode(struct ena_com_dev *ena_dev)
1840 : : {
1841 : 0 : return ena_dev->admin_queue.polling;
1842 : : }
1843 : :
1844 : 0 : void ena_com_set_admin_auto_polling_mode(struct ena_com_dev *ena_dev,
1845 : : bool polling)
1846 : : {
1847 : 0 : ena_dev->admin_queue.auto_polling = polling;
1848 : 0 : }
1849 : :
1850 [ # # ]: 0 : bool ena_com_phc_supported(struct ena_com_dev *ena_dev)
1851 : : {
1852 : 0 : return ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_PHC_CONFIG);
1853 : : }
1854 : :
1855 : 0 : int ena_com_phc_init(struct ena_com_dev *ena_dev)
1856 : : {
1857 : 0 : struct ena_com_phc_info *phc = &ena_dev->phc;
1858 : :
1859 : : memset(phc, 0x0, sizeof(*phc));
1860 : :
1861 : : /* Allocate shared mem used PHC timestamp retrieved from device */
1862 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1863 : : sizeof(*phc->virt_addr),
1864 : : phc->virt_addr,
1865 : : phc->phys_addr,
1866 : : phc->mem_handle);
1867 [ # # ]: 0 : if (unlikely(!phc->virt_addr))
1868 : : return ENA_COM_NO_MEM;
1869 : :
1870 : : ENA_SPINLOCK_INIT(phc->lock);
1871 : :
1872 : 0 : phc->virt_addr->req_id = 0;
1873 : 0 : phc->virt_addr->timestamp = 0;
1874 : :
1875 : 0 : return 0;
1876 : : }
1877 : :
1878 : 0 : int ena_com_phc_config(struct ena_com_dev *ena_dev)
1879 : : {
1880 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1881 : : struct ena_admin_get_feat_resp get_feat_resp;
1882 : : struct ena_admin_set_feat_resp set_feat_resp;
1883 : : struct ena_admin_set_feat_cmd set_feat_cmd;
1884 : : int ret = 0;
1885 : :
1886 : : /* Get default device PHC configuration */
1887 : : ret = ena_com_get_feature(ena_dev,
1888 : : &get_feat_resp,
1889 : : ENA_ADMIN_PHC_CONFIG,
1890 : : ENA_ADMIN_PHC_FEATURE_VERSION_0);
1891 [ # # ]: 0 : if (unlikely(ret)) {
1892 : 0 : ena_trc_err(ena_dev,
1893 : : "Failed to get PHC feature configuration, error: %d\n",
1894 : : ret);
1895 : 0 : return ret;
1896 : : }
1897 : :
1898 : : /* Supporting only PHC V0 (readless mode with error bound) */
1899 [ # # ]: 0 : if (get_feat_resp.u.phc.version != ENA_ADMIN_PHC_FEATURE_VERSION_0) {
1900 : 0 : ena_trc_err(ena_dev, "Unsupported PHC version (0x%X), error: %d\n",
1901 : : get_feat_resp.u.phc.version,
1902 : : ENA_COM_UNSUPPORTED);
1903 : 0 : return ENA_COM_UNSUPPORTED;
1904 : : }
1905 : :
1906 : : /* Update PHC doorbell offset according to device value, used to write req_id to PHC bar */
1907 : 0 : phc->doorbell_offset = get_feat_resp.u.phc.doorbell_offset;
1908 : :
1909 : : /* Update PHC expire timeout according to device or default driver value */
1910 : 0 : phc->expire_timeout_usec = (get_feat_resp.u.phc.expire_timeout_usec) ?
1911 [ # # ]: 0 : get_feat_resp.u.phc.expire_timeout_usec :
1912 : : ENA_PHC_DEFAULT_EXPIRE_TIMEOUT_USEC;
1913 : :
1914 : : /* Update PHC block timeout according to device or default driver value */
1915 : 0 : phc->block_timeout_usec = (get_feat_resp.u.phc.block_timeout_usec) ?
1916 [ # # ]: 0 : get_feat_resp.u.phc.block_timeout_usec :
1917 : : ENA_PHC_DEFAULT_BLOCK_TIMEOUT_USEC;
1918 : :
1919 : : /* Sanity check - expire timeout must not exceed block timeout */
1920 [ # # ]: 0 : if (phc->expire_timeout_usec > phc->block_timeout_usec)
1921 : 0 : phc->expire_timeout_usec = phc->block_timeout_usec;
1922 : :
1923 : : /* Prepare PHC config feature command */
1924 : : memset(&set_feat_cmd, 0x0, sizeof(set_feat_cmd));
1925 : 0 : set_feat_cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
1926 : 0 : set_feat_cmd.feat_common.feature_id = ENA_ADMIN_PHC_CONFIG;
1927 : 0 : set_feat_cmd.u.phc.output_length = sizeof(*phc->virt_addr);
1928 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1929 : : &set_feat_cmd.u.phc.output_address,
1930 : : phc->phys_addr);
1931 [ # # ]: 0 : if (unlikely(ret)) {
1932 : 0 : ena_trc_err(ena_dev, "Failed setting PHC output address, error: %d\n", ret);
1933 : 0 : return ret;
1934 : : }
1935 : :
1936 : : /* Send PHC feature command to the device */
1937 : 0 : ret = ena_com_execute_admin_command(&ena_dev->admin_queue,
1938 : : (struct ena_admin_aq_entry *)&set_feat_cmd,
1939 : : sizeof(set_feat_cmd),
1940 : : (struct ena_admin_acq_entry *)&set_feat_resp,
1941 : : sizeof(set_feat_resp));
1942 : :
1943 [ # # ]: 0 : if (unlikely(ret)) {
1944 : 0 : ena_trc_err(ena_dev, "Failed to enable PHC, error: %d\n", ret);
1945 : 0 : return ret;
1946 : : }
1947 : :
1948 : 0 : phc->active = true;
1949 : : ena_trc_dbg(ena_dev, "PHC is active in the device\n");
1950 : :
1951 : 0 : return ret;
1952 : : }
1953 : :
1954 : 0 : void ena_com_phc_destroy(struct ena_com_dev *ena_dev)
1955 : : {
1956 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1957 : : unsigned long flags = 0;
1958 : :
1959 : : /* In case PHC is not supported by the device, silently exiting */
1960 [ # # ]: 0 : if (!phc->virt_addr)
1961 : : return;
1962 : :
1963 : 0 : ENA_SPINLOCK_LOCK(phc->lock, flags);
1964 : 0 : phc->active = false;
1965 : : ENA_SPINLOCK_UNLOCK(phc->lock, flags);
1966 : :
1967 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1968 : : sizeof(*phc->virt_addr),
1969 : : phc->virt_addr,
1970 : : phc->phys_addr,
1971 : : phc->mem_handle);
1972 : 0 : phc->virt_addr = NULL;
1973 : :
1974 : : ENA_SPINLOCK_DESTROY(phc->lock);
1975 : : }
1976 : :
1977 : 0 : int ena_com_phc_get_timestamp(struct ena_com_dev *ena_dev, u64 *timestamp)
1978 : : {
1979 : 0 : volatile struct ena_admin_phc_resp *resp = ena_dev->phc.virt_addr;
1980 : : const ena_time_high_res_t zero_system_time = ENA_TIME_INIT_HIGH_RES();
1981 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1982 : : ena_time_high_res_t expire_time;
1983 : : ena_time_high_res_t block_time;
1984 : : unsigned long flags = 0;
1985 : : int ret = ENA_COM_OK;
1986 : :
1987 [ # # ]: 0 : if (!phc->active) {
1988 : 0 : ena_trc_err(ena_dev, "PHC feature is not active in the device\n");
1989 : 0 : return ENA_COM_UNSUPPORTED;
1990 : : }
1991 : :
1992 : 0 : ENA_SPINLOCK_LOCK(phc->lock, flags);
1993 : :
1994 : : /* Check if PHC is in blocked state */
1995 : : if (unlikely(ENA_TIME_COMPARE_HIGH_RES(phc->system_time, zero_system_time))) {
1996 : : /* Check if blocking time expired */
1997 : : block_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(phc->system_time,
1998 : : phc->block_timeout_usec);
1999 : : if (!ENA_TIME_EXPIRE_HIGH_RES(block_time)) {
2000 : : /* PHC is still in blocked state, skip PHC request */
2001 : : phc->stats.phc_skp++;
2002 : : ret = ENA_COM_DEVICE_BUSY;
2003 : : goto skip;
2004 : : }
2005 : :
2006 : : /* PHC is in active state, update statistics according
2007 : : * to req_id and error_flags
2008 : : */
2009 : : if (READ_ONCE16(resp->req_id) != phc->req_id) {
2010 : : /* Device didn't update req_id during blocking time,
2011 : : * this indicates on a device error
2012 : : */
2013 : : ena_trc_err(ena_dev,
2014 : : "PHC get time request 0x%x failed (device error)\n",
2015 : : phc->req_id);
2016 : : phc->stats.phc_err_dv++;
2017 : : } else if (resp->error_flags & ENA_PHC_ERROR_FLAGS) {
2018 : : /* Device updated req_id during blocking time but got
2019 : : * a PHC error, this occurs if device:
2020 : : * - exceeded the get time request limit
2021 : : * - received an invalid timestamp
2022 : : * - received an excessively high error bound
2023 : : * - received an invalid error bound
2024 : : */
2025 : : ena_trc_err(ena_dev,
2026 : : "PHC get time request 0x%x failed (error 0x%x)\n",
2027 : : phc->req_id,
2028 : : resp->error_flags);
2029 : : phc->stats.phc_err_ts += !!(resp->error_flags &
2030 : : ENA_ADMIN_PHC_ERROR_FLAG_TIMESTAMP);
2031 : : phc->stats.phc_err_eb += !!(resp->error_flags &
2032 : : ENA_ADMIN_PHC_ERROR_FLAG_ERROR_BOUND);
2033 : : } else {
2034 : : /* Device updated req_id during blocking time
2035 : : * with valid timestamp and error bound
2036 : : */
2037 : : phc->stats.phc_exp++;
2038 : : }
2039 : : }
2040 : :
2041 : : /* Setting relative timeouts */
2042 : 0 : phc->system_time = ENA_GET_SYSTEM_TIME_HIGH_RES();
2043 : : block_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(phc->system_time, phc->block_timeout_usec);
2044 : : expire_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(phc->system_time, phc->expire_timeout_usec);
2045 : :
2046 : : /* We expect the device to return this req_id once
2047 : : * the new PHC timestamp is updated
2048 : : */
2049 : 0 : phc->req_id++;
2050 : :
2051 : : /* Initialize PHC shared memory with different req_id value
2052 : : * to be able to identify once the device changes it to req_id
2053 : : */
2054 : 0 : resp->req_id = phc->req_id + ENA_PHC_REQ_ID_OFFSET;
2055 : :
2056 : : /* Writing req_id to PHC bar */
2057 : 0 : ENA_REG_WRITE32(ena_dev->bus, phc->req_id, ena_dev->reg_bar + phc->doorbell_offset);
2058 : :
2059 : : /* Stalling until the device updates req_id */
2060 : : while (1) {
2061 : 0 : if (unlikely(ENA_TIME_EXPIRE_HIGH_RES(expire_time))) {
2062 : : /* Gave up waiting for updated req_id,
2063 : : * PHC enters into blocked state until passing blocking time,
2064 : : * during this time any get PHC timestamp or error bound
2065 : : * requests will fail with device busy error
2066 : : */
2067 : : phc->error_bound = ENA_PHC_MAX_ERROR_BOUND;
2068 : : ret = ENA_COM_DEVICE_BUSY;
2069 : : break;
2070 : : }
2071 : :
2072 : : /* Check if req_id was updated by the device */
2073 [ # # ]: 0 : if (READ_ONCE16(resp->req_id) != phc->req_id) {
2074 : : /* req_id was not updated by the device yet,
2075 : : * check again on next loop
2076 : : */
2077 : : continue;
2078 : : }
2079 : :
2080 : : /* req_id was updated by the device which indicates that
2081 : : * PHC timestamp, error_bound and error_flags are updated too,
2082 : : * checking errors before retrieving timestamp and
2083 : : * error_bound values
2084 : : */
2085 [ # # ]: 0 : if (unlikely(resp->error_flags & ENA_PHC_ERROR_FLAGS)) {
2086 : : /* Retrieved timestamp or error bound errors,
2087 : : * PHC enters into blocked state until passing blocking time,
2088 : : * during this time any get PHC timestamp or error bound
2089 : : * requests will fail with device busy error
2090 : : */
2091 : 0 : phc->error_bound = ENA_PHC_MAX_ERROR_BOUND;
2092 : : ret = ENA_COM_DEVICE_BUSY;
2093 : 0 : break;
2094 : : }
2095 : :
2096 : : /* PHC timestamp value is returned to the caller */
2097 : 0 : *timestamp = resp->timestamp;
2098 : :
2099 : : /* Error bound value is cached for future retrieval by caller */
2100 : 0 : phc->error_bound = resp->error_bound;
2101 : :
2102 : : /* Update statistic on valid PHC timestamp retrieval */
2103 : 0 : phc->stats.phc_cnt++;
2104 : :
2105 : : /* This indicates PHC state is active */
2106 : 0 : phc->system_time = zero_system_time;
2107 : 0 : break;
2108 : : }
2109 : :
2110 : 0 : skip:
2111 : : ENA_SPINLOCK_UNLOCK(phc->lock, flags);
2112 : :
2113 : 0 : return ret;
2114 : : }
2115 : :
2116 : 0 : int ena_com_phc_get_error_bound(struct ena_com_dev *ena_dev, u32 *error_bound)
2117 : : {
2118 : : struct ena_com_phc_info *phc = &ena_dev->phc;
2119 : 0 : u32 local_error_bound = phc->error_bound;
2120 : :
2121 [ # # ]: 0 : if (!phc->active) {
2122 : 0 : ena_trc_err(ena_dev, "PHC feature is not active in the device\n");
2123 : 0 : return ENA_COM_UNSUPPORTED;
2124 : : }
2125 : :
2126 [ # # ]: 0 : if (local_error_bound == ENA_PHC_MAX_ERROR_BOUND)
2127 : : return ENA_COM_DEVICE_BUSY;
2128 : :
2129 : 0 : *error_bound = local_error_bound;
2130 : :
2131 : 0 : return ENA_COM_OK;
2132 : : }
2133 : :
2134 : 0 : int ena_com_mmio_reg_read_request_init(struct ena_com_dev *ena_dev)
2135 : : {
2136 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2137 : :
2138 : : ENA_SPINLOCK_INIT(mmio_read->lock);
2139 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
2140 : : sizeof(*mmio_read->read_resp),
2141 : : mmio_read->read_resp,
2142 : : mmio_read->read_resp_dma_addr,
2143 : : mmio_read->read_resp_mem_handle);
2144 [ # # ]: 0 : if (unlikely(!mmio_read->read_resp))
2145 : 0 : goto err;
2146 : :
2147 : 0 : ena_com_mmio_reg_read_request_write_dev_addr(ena_dev);
2148 : :
2149 : 0 : mmio_read->read_resp->req_id = 0x0;
2150 : 0 : mmio_read->seq_num = 0x0;
2151 : 0 : mmio_read->readless_supported = true;
2152 : :
2153 : 0 : return 0;
2154 : :
2155 : : err:
2156 : : ENA_SPINLOCK_DESTROY(mmio_read->lock);
2157 : 0 : return ENA_COM_NO_MEM;
2158 : : }
2159 : :
2160 : 0 : void ena_com_set_mmio_read_mode(struct ena_com_dev *ena_dev, bool readless_supported)
2161 : : {
2162 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2163 : :
2164 : 0 : mmio_read->readless_supported = readless_supported;
2165 : 0 : }
2166 : :
2167 : 0 : void ena_com_mmio_reg_read_request_destroy(struct ena_com_dev *ena_dev)
2168 : : {
2169 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2170 : :
2171 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0x0, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_LO_OFF);
2172 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0x0, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_HI_OFF);
2173 : :
2174 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
2175 : : sizeof(*mmio_read->read_resp),
2176 : : mmio_read->read_resp,
2177 : : mmio_read->read_resp_dma_addr,
2178 : : mmio_read->read_resp_mem_handle);
2179 : :
2180 : 0 : mmio_read->read_resp = NULL;
2181 : : ENA_SPINLOCK_DESTROY(mmio_read->lock);
2182 : 0 : }
2183 : :
2184 : 0 : void ena_com_mmio_reg_read_request_write_dev_addr(struct ena_com_dev *ena_dev)
2185 : : {
2186 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2187 : : u32 addr_low, addr_high;
2188 : :
2189 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(mmio_read->read_resp_dma_addr);
2190 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(mmio_read->read_resp_dma_addr);
2191 : :
2192 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_LO_OFF);
2193 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_HI_OFF);
2194 : 0 : }
2195 : :
2196 : 0 : int ena_com_admin_init(struct ena_com_dev *ena_dev,
2197 : : struct ena_aenq_handlers *aenq_handlers)
2198 : : {
2199 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2200 : : u32 aq_caps, acq_caps, dev_sts, addr_low, addr_high;
2201 : : int ret;
2202 : :
2203 : 0 : dev_sts = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
2204 : :
2205 [ # # ]: 0 : if (unlikely(dev_sts == ENA_MMIO_READ_TIMEOUT)) {
2206 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
2207 : 0 : return ENA_COM_TIMER_EXPIRED;
2208 : : }
2209 : :
2210 [ # # ]: 0 : if (!(dev_sts & ENA_REGS_DEV_STS_READY_MASK)) {
2211 : 0 : ena_trc_err(ena_dev, "Device isn't ready, abort com init\n");
2212 : 0 : return ENA_COM_NO_DEVICE;
2213 : : }
2214 : :
2215 : 0 : admin_queue->q_depth = ENA_ADMIN_QUEUE_DEPTH;
2216 : :
2217 : 0 : admin_queue->bus = ena_dev->bus;
2218 : 0 : admin_queue->ena_dev = ena_dev;
2219 : 0 : admin_queue->q_dmadev = ena_dev->dmadev;
2220 : 0 : admin_queue->polling = false;
2221 : 0 : admin_queue->curr_cmd_id = 0;
2222 : :
2223 : : ATOMIC32_SET(&admin_queue->outstanding_cmds, 0);
2224 : :
2225 : : ENA_SPINLOCK_INIT(admin_queue->q_lock);
2226 : :
2227 : 0 : ret = ena_com_init_comp_ctxt(admin_queue);
2228 [ # # ]: 0 : if (unlikely(ret))
2229 : 0 : goto error;
2230 : :
2231 : 0 : ret = ena_com_admin_init_sq(admin_queue);
2232 [ # # ]: 0 : if (unlikely(ret))
2233 : 0 : goto error;
2234 : :
2235 : 0 : ret = ena_com_admin_init_cq(admin_queue);
2236 [ # # ]: 0 : if (unlikely(ret))
2237 : 0 : goto error;
2238 : :
2239 : 0 : admin_queue->sq.db_addr = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
2240 : : ENA_REGS_AQ_DB_OFF);
2241 : :
2242 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(admin_queue->sq.dma_addr);
2243 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(admin_queue->sq.dma_addr);
2244 : :
2245 : : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_AQ_BASE_LO_OFF);
2246 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_AQ_BASE_HI_OFF);
2247 : :
2248 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(admin_queue->cq.dma_addr);
2249 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(admin_queue->cq.dma_addr);
2250 : :
2251 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_ACQ_BASE_LO_OFF);
2252 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_ACQ_BASE_HI_OFF);
2253 : :
2254 : : aq_caps = 0;
2255 : 0 : aq_caps |= ENA_FIELD_PREP(admin_queue->q_depth,
2256 : : ENA_REGS_AQ_CAPS_AQ_DEPTH_MASK,
2257 : : ENA_ZERO_SHIFT);
2258 : 0 : aq_caps |= ENA_FIELD_PREP(sizeof(struct ena_admin_aq_entry),
2259 : : ENA_REGS_AQ_CAPS_AQ_ENTRY_SIZE_MASK,
2260 : : ENA_REGS_AQ_CAPS_AQ_ENTRY_SIZE_SHIFT);
2261 : :
2262 : : acq_caps = 0;
2263 : : acq_caps |= ENA_FIELD_PREP(admin_queue->q_depth,
2264 : : ENA_REGS_ACQ_CAPS_ACQ_DEPTH_MASK,
2265 : : ENA_ZERO_SHIFT);
2266 : : acq_caps |= ENA_FIELD_PREP(sizeof(struct ena_admin_acq_entry),
2267 : : ENA_REGS_ACQ_CAPS_ACQ_ENTRY_SIZE_MASK,
2268 : : ENA_REGS_ACQ_CAPS_ACQ_ENTRY_SIZE_SHIFT);
2269 : :
2270 : 0 : ENA_REG_WRITE32(ena_dev->bus, aq_caps, ena_dev->reg_bar + ENA_REGS_AQ_CAPS_OFF);
2271 : 0 : ENA_REG_WRITE32(ena_dev->bus, acq_caps, ena_dev->reg_bar + ENA_REGS_ACQ_CAPS_OFF);
2272 : 0 : ret = ena_com_admin_init_aenq(ena_dev, aenq_handlers);
2273 [ # # ]: 0 : if (unlikely(ret))
2274 : 0 : goto error;
2275 : :
2276 : 0 : admin_queue->running_state = true;
2277 : 0 : admin_queue->is_missing_admin_interrupt = false;
2278 : :
2279 : 0 : return 0;
2280 : 0 : error:
2281 : 0 : ena_com_admin_destroy(ena_dev);
2282 : :
2283 : 0 : return ret;
2284 : : }
2285 : :
2286 : 0 : int ena_com_create_io_queue(struct ena_com_dev *ena_dev,
2287 : : struct ena_com_create_io_ctx *ctx)
2288 : : {
2289 : : struct ena_com_io_sq *io_sq;
2290 : : struct ena_com_io_cq *io_cq;
2291 : : int ret;
2292 : :
2293 [ # # ]: 0 : if (unlikely(ctx->qid >= ENA_TOTAL_NUM_QUEUES)) {
2294 : 0 : ena_trc_err(ena_dev, "Qid (%d) is bigger than max num of queues (%d)\n",
2295 : : ctx->qid, ENA_TOTAL_NUM_QUEUES);
2296 : 0 : return ENA_COM_INVAL;
2297 : : }
2298 : :
2299 : 0 : io_sq = &ena_dev->io_sq_queues[ctx->qid];
2300 [ # # ]: 0 : io_cq = &ena_dev->io_cq_queues[ctx->qid];
2301 : :
2302 : : memset(io_sq, 0x0, sizeof(*io_sq));
2303 : : memset(io_cq, 0x0, sizeof(*io_cq));
2304 : :
2305 : : /* Init CQ */
2306 : 0 : io_cq->q_depth = ctx->queue_size;
2307 : 0 : io_cq->direction = ctx->direction;
2308 : 0 : io_cq->qid = ctx->qid;
2309 : :
2310 : 0 : io_cq->msix_vector = ctx->msix_vector;
2311 : :
2312 : 0 : io_sq->q_depth = ctx->queue_size;
2313 : 0 : io_sq->direction = ctx->direction;
2314 : 0 : io_sq->qid = ctx->qid;
2315 : :
2316 : 0 : io_sq->mem_queue_type = ctx->mem_queue_type;
2317 : :
2318 [ # # ]: 0 : if (ctx->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
2319 : : /* header length is limited to 8 bits */
2320 : 0 : io_sq->tx_max_header_size =
2321 : 0 : ENA_MIN32(ena_dev->tx_max_header_size, SZ_256);
2322 : :
2323 : 0 : ret = ena_com_init_io_sq(ena_dev, ctx, io_sq);
2324 [ # # ]: 0 : if (unlikely(ret))
2325 : 0 : goto error;
2326 : 0 : ret = ena_com_init_io_cq(ena_dev, ctx, io_cq);
2327 [ # # ]: 0 : if (unlikely(ret))
2328 : 0 : goto error;
2329 : :
2330 : 0 : ret = ena_com_create_io_cq(ena_dev, io_cq);
2331 [ # # ]: 0 : if (unlikely(ret))
2332 : 0 : goto error;
2333 : :
2334 : 0 : ret = ena_com_create_io_sq(ena_dev, io_sq, io_cq->idx);
2335 [ # # ]: 0 : if (unlikely(ret))
2336 : 0 : goto destroy_io_cq;
2337 : :
2338 : : return 0;
2339 : :
2340 : : destroy_io_cq:
2341 : 0 : ena_com_destroy_io_cq(ena_dev, io_cq);
2342 : 0 : error:
2343 : 0 : ena_com_io_queue_free(ena_dev, io_sq, io_cq);
2344 : 0 : return ret;
2345 : : }
2346 : :
2347 : 0 : void ena_com_destroy_io_queue(struct ena_com_dev *ena_dev, u16 qid)
2348 : : {
2349 : : struct ena_com_io_sq *io_sq;
2350 : : struct ena_com_io_cq *io_cq;
2351 : :
2352 [ # # ]: 0 : if (unlikely(qid >= ENA_TOTAL_NUM_QUEUES)) {
2353 : 0 : ena_trc_err(ena_dev, "Qid (%d) is bigger than max num of queues (%d)\n",
2354 : : qid, ENA_TOTAL_NUM_QUEUES);
2355 : 0 : return;
2356 : : }
2357 : :
2358 : 0 : io_sq = &ena_dev->io_sq_queues[qid];
2359 : 0 : io_cq = &ena_dev->io_cq_queues[qid];
2360 : :
2361 : 0 : ena_com_destroy_io_sq(ena_dev, io_sq);
2362 : 0 : ena_com_destroy_io_cq(ena_dev, io_cq);
2363 : :
2364 : 0 : ena_com_io_queue_free(ena_dev, io_sq, io_cq);
2365 : : }
2366 : :
2367 : 0 : int ena_com_get_link_params(struct ena_com_dev *ena_dev,
2368 : : struct ena_admin_get_feat_resp *resp)
2369 : : {
2370 : 0 : return ena_com_get_feature(ena_dev, resp, ENA_ADMIN_LINK_CONFIG, 0);
2371 : : }
2372 : :
2373 : 0 : static int ena_get_dev_stats(struct ena_com_dev *ena_dev,
2374 : : struct ena_com_stats_ctx *ctx,
2375 : : enum ena_admin_get_stats_type type)
2376 : : {
2377 : 0 : struct ena_admin_acq_get_stats_resp *get_resp = &ctx->get_resp;
2378 : 0 : struct ena_admin_aq_get_stats_cmd *get_cmd = &ctx->get_cmd;
2379 : : struct ena_com_admin_queue *admin_queue;
2380 : : int ret;
2381 : :
2382 : 0 : admin_queue = &ena_dev->admin_queue;
2383 : :
2384 : 0 : get_cmd->aq_common_descriptor.opcode = ENA_ADMIN_GET_STATS;
2385 : 0 : get_cmd->aq_common_descriptor.flags = 0;
2386 : 0 : get_cmd->type = type;
2387 : :
2388 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2389 : : (struct ena_admin_aq_entry *)get_cmd,
2390 : : sizeof(*get_cmd),
2391 : : (struct ena_admin_acq_entry *)get_resp,
2392 : : sizeof(*get_resp));
2393 : :
2394 [ # # ]: 0 : if (unlikely(ret))
2395 : 0 : ena_trc_err(ena_dev, "Failed to get stats. error: %d\n", ret);
2396 : :
2397 : 0 : return ret;
2398 : : }
2399 : :
2400 [ # # ]: 0 : static void ena_com_set_supported_customer_metrics(struct ena_com_dev *ena_dev)
2401 : : {
2402 : : struct ena_customer_metrics *customer_metrics;
2403 : : struct ena_com_stats_ctx ctx;
2404 : : int ret;
2405 : :
2406 : : customer_metrics = &ena_dev->customer_metrics;
2407 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_CUSTOMER_METRICS)) {
2408 : 0 : customer_metrics->supported_metrics = ENA_ADMIN_CUSTOMER_METRICS_MIN_SUPPORT_MASK;
2409 : 0 : return;
2410 : : }
2411 : :
2412 : : memset(&ctx, 0x0, sizeof(ctx));
2413 : 0 : ctx.get_cmd.requested_metrics = ENA_ADMIN_CUSTOMER_METRICS_SUPPORT_MASK;
2414 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_CUSTOMER_METRICS);
2415 [ # # ]: 0 : if (likely(ret == 0))
2416 : 0 : customer_metrics->supported_metrics =
2417 : 0 : ctx.get_resp.u.customer_metrics.reported_metrics;
2418 : : else
2419 : 0 : ena_trc_err(ena_dev, "Failed to query customer metrics support. error: %d\n", ret);
2420 : : }
2421 : :
2422 : 0 : int ena_com_get_dev_attr_feat(struct ena_com_dev *ena_dev,
2423 : : struct ena_com_dev_get_features_ctx *get_feat_ctx)
2424 : : {
2425 : : struct ena_admin_get_feat_resp get_resp;
2426 : : int rc;
2427 : :
2428 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2429 : : ENA_ADMIN_DEVICE_ATTRIBUTES, 0);
2430 [ # # ]: 0 : if (rc)
2431 : : return rc;
2432 : :
2433 [ # # ]: 0 : memcpy(&get_feat_ctx->dev_attr, &get_resp.u.dev_attr,
2434 : : sizeof(get_resp.u.dev_attr));
2435 : :
2436 : 0 : ena_dev->supported_features = get_resp.u.dev_attr.supported_features;
2437 : 0 : ena_dev->capabilities = get_resp.u.dev_attr.capabilities;
2438 : :
2439 [ # # ]: 0 : if (ena_dev->supported_features & BIT(ENA_ADMIN_MAX_QUEUES_EXT)) {
2440 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2441 : : ENA_ADMIN_MAX_QUEUES_EXT,
2442 : : ENA_FEATURE_MAX_QUEUE_EXT_VER);
2443 [ # # ]: 0 : if (rc)
2444 : : return rc;
2445 : :
2446 [ # # ]: 0 : if (get_resp.u.max_queue_ext.version != ENA_FEATURE_MAX_QUEUE_EXT_VER)
2447 : : return ENA_COM_INVAL;
2448 : :
2449 : 0 : memcpy(&get_feat_ctx->max_queue_ext, &get_resp.u.max_queue_ext,
2450 : : sizeof(get_resp.u.max_queue_ext));
2451 : 0 : ena_dev->tx_max_header_size =
2452 : 0 : get_resp.u.max_queue_ext.max_queue_ext.max_tx_header_size;
2453 : : } else {
2454 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2455 : : ENA_ADMIN_MAX_QUEUES_NUM, 0);
2456 [ # # ]: 0 : if (rc)
2457 : : return rc;
2458 : :
2459 : 0 : memcpy(&get_feat_ctx->max_queues, &get_resp.u.max_queue,
2460 : : sizeof(get_resp.u.max_queue));
2461 : 0 : ena_dev->tx_max_header_size =
2462 : 0 : get_resp.u.max_queue.max_header_size;
2463 : : }
2464 : :
2465 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2466 : : ENA_ADMIN_AENQ_CONFIG, 0);
2467 [ # # ]: 0 : if (rc)
2468 : : return rc;
2469 : :
2470 : 0 : memcpy(&get_feat_ctx->aenq, &get_resp.u.aenq,
2471 : : sizeof(get_resp.u.aenq));
2472 : :
2473 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2474 : : ENA_ADMIN_STATELESS_OFFLOAD_CONFIG, 0);
2475 [ # # ]: 0 : if (rc)
2476 : : return rc;
2477 : :
2478 : 0 : memcpy(&get_feat_ctx->offload, &get_resp.u.offload,
2479 : : sizeof(get_resp.u.offload));
2480 : :
2481 : : /* Driver hints isn't mandatory admin command. So in case the
2482 : : * command isn't supported set driver hints to 0
2483 : : */
2484 : : rc = ena_com_get_feature(ena_dev, &get_resp, ENA_ADMIN_HW_HINTS, 0);
2485 : :
2486 [ # # ]: 0 : if (!rc)
2487 : 0 : memcpy(&get_feat_ctx->hw_hints, &get_resp.u.hw_hints,
2488 : : sizeof(get_resp.u.hw_hints));
2489 [ # # ]: 0 : else if (rc == ENA_COM_UNSUPPORTED)
2490 : 0 : memset(&get_feat_ctx->hw_hints, 0x0, sizeof(get_feat_ctx->hw_hints));
2491 : : else
2492 : : return rc;
2493 : :
2494 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2495 : : ENA_ADMIN_LLQ, ENA_ADMIN_LLQ_FEATURE_VERSION_1);
2496 [ # # ]: 0 : if (!rc)
2497 : 0 : memcpy(&get_feat_ctx->llq, &get_resp.u.llq,
2498 : : sizeof(get_resp.u.llq));
2499 [ # # ]: 0 : else if (rc == ENA_COM_UNSUPPORTED)
2500 : 0 : memset(&get_feat_ctx->llq, 0x0, sizeof(get_feat_ctx->llq));
2501 : : else
2502 : : return rc;
2503 : :
2504 : 0 : ena_com_set_supported_customer_metrics(ena_dev);
2505 : :
2506 : 0 : return 0;
2507 : : }
2508 : :
2509 : 0 : void ena_com_admin_q_comp_intr_handler(struct ena_com_dev *ena_dev)
2510 : : {
2511 : 0 : ena_com_handle_admin_completion(&ena_dev->admin_queue);
2512 : 0 : }
2513 : :
2514 : : /* ena_handle_specific_aenq_event:
2515 : : * return the handler that is relevant to the specific event group
2516 : : */
2517 : : static ena_aenq_handler ena_com_get_specific_aenq_cb(struct ena_com_dev *ena_dev,
2518 : : u16 group)
2519 : : {
2520 : 0 : struct ena_aenq_handlers *aenq_handlers = ena_dev->aenq.aenq_handlers;
2521 : :
2522 [ # # ]: 0 : if ((group < ENA_MAX_HANDLERS) && aenq_handlers->handlers[group])
2523 : : return aenq_handlers->handlers[group];
2524 : :
2525 : 0 : return aenq_handlers->unimplemented_handler;
2526 : : }
2527 : :
2528 : : /* ena_aenq_intr_handler:
2529 : : * handles the aenq incoming events.
2530 : : * pop events from the queue and apply the specific handler
2531 : : */
2532 : 0 : void ena_com_aenq_intr_handler(struct ena_com_dev *ena_dev, void *data)
2533 : : {
2534 : : struct ena_admin_aenq_common_desc *aenq_common;
2535 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
2536 : : struct ena_admin_aenq_entry *aenq_e;
2537 : : u16 masked_head, processed = 0;
2538 : : ena_aenq_handler handler_cb;
2539 : : u8 phase;
2540 : :
2541 : 0 : masked_head = aenq->head & (aenq->q_depth - 1);
2542 : 0 : phase = aenq->phase;
2543 : 0 : aenq_e = &aenq->entries[masked_head]; /* Get first entry */
2544 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2545 : :
2546 : : /* Go over all the events */
2547 : 0 : while ((READ_ONCE8(aenq_common->flags) &
2548 [ # # ]: 0 : ENA_ADMIN_AENQ_COMMON_DESC_PHASE_MASK) == phase) {
2549 : : /* When the phase bit of the AENQ descriptor aligns with the driver's phase bit,
2550 : : * it signifies the readiness of the entire AENQ descriptor.
2551 : : * The driver should proceed to read the descriptor's data only after confirming
2552 : : * and synchronizing the phase bit.
2553 : : * This memory fence guarantees the correct sequence of accesses to the
2554 : : * descriptor's memory.
2555 : : */
2556 : : dma_rmb();
2557 : :
2558 : : ena_trc_dbg(ena_dev, "AENQ! Group[%x] Syndrome[%x] timestamp: [%" ENA_PRIu64 "s]\n",
2559 : : aenq_common->group,
2560 : : aenq_common->syndrome,
2561 : : ((uint64_t)aenq_common->timestamp_low |
2562 : : ((uint64_t)aenq_common->timestamp_high << 32)));
2563 : :
2564 : : /* Handle specific event*/
2565 : 0 : handler_cb = ena_com_get_specific_aenq_cb(ena_dev,
2566 [ # # ]: 0 : aenq_common->group);
2567 : 0 : handler_cb(data, aenq_e); /* call the actual event handler*/
2568 : :
2569 : : /* Get next event entry */
2570 : 0 : masked_head++;
2571 : 0 : processed++;
2572 : :
2573 [ # # ]: 0 : if (unlikely(masked_head == aenq->q_depth)) {
2574 : : masked_head = 0;
2575 : 0 : phase = !phase;
2576 : : }
2577 : 0 : aenq_e = &aenq->entries[masked_head];
2578 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2579 : : }
2580 : :
2581 : 0 : aenq->head += processed;
2582 : 0 : aenq->phase = phase;
2583 : :
2584 : : /* Don't update aenq doorbell if there weren't any processed events */
2585 [ # # ]: 0 : if (!processed)
2586 : : return;
2587 : :
2588 : : /* write the aenq doorbell after all AENQ descriptors were read */
2589 : : mb();
2590 : 0 : ENA_REG_WRITE32_RELAXED(ena_dev->bus, (u32)aenq->head,
2591 : : ena_dev->reg_bar + ENA_REGS_AENQ_HEAD_DB_OFF);
2592 : 0 : mmiowb();
2593 : : }
2594 : :
2595 : 0 : bool ena_com_aenq_has_keep_alive(struct ena_com_dev *ena_dev)
2596 : : {
2597 : : struct ena_admin_aenq_common_desc *aenq_common;
2598 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
2599 : : struct ena_admin_aenq_entry *aenq_e;
2600 : 0 : u8 phase = aenq->phase;
2601 : : u16 masked_head;
2602 : :
2603 : 0 : masked_head = aenq->head & (aenq->q_depth - 1);
2604 : 0 : aenq_e = &aenq->entries[masked_head]; /* Get first entry */
2605 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2606 : :
2607 : : /* Go over all the events */
2608 : 0 : while ((READ_ONCE8(aenq_common->flags) &
2609 [ # # ]: 0 : ENA_ADMIN_AENQ_COMMON_DESC_PHASE_MASK) == phase) {
2610 : : /* When the phase bit of the AENQ descriptor aligns with the driver's phase bit,
2611 : : * it signifies the readiness of the entire AENQ descriptor.
2612 : : * The driver should proceed to read the descriptor's data only after confirming
2613 : : * and synchronizing the phase bit.
2614 : : * This memory fence guarantees the correct sequence of accesses to the
2615 : : * descriptor's memory.
2616 : : */
2617 : : dma_rmb();
2618 : :
2619 [ # # ]: 0 : if (aenq_common->group == ENA_ADMIN_KEEP_ALIVE)
2620 : : return true;
2621 : :
2622 : : /* Get next event entry */
2623 : 0 : masked_head++;
2624 : :
2625 [ # # ]: 0 : if (unlikely(masked_head == aenq->q_depth)) {
2626 : : masked_head = 0;
2627 : 0 : phase = !phase;
2628 : : }
2629 : :
2630 : 0 : aenq_e = &aenq->entries[masked_head];
2631 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2632 : : }
2633 : :
2634 : : return false;
2635 : : }
2636 : :
2637 : 0 : int ena_com_dev_reset(struct ena_com_dev *ena_dev,
2638 : : enum ena_regs_reset_reason_types reset_reason)
2639 : : {
2640 : : u32 reset_reason_msb, reset_reason_lsb;
2641 : : u32 stat, timeout, cap, reset_val;
2642 : : int rc;
2643 : :
2644 : 0 : stat = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
2645 : 0 : cap = ena_com_reg_bar_read32(ena_dev, ENA_REGS_CAPS_OFF);
2646 : :
2647 [ # # ]: 0 : if (unlikely((stat == ENA_MMIO_READ_TIMEOUT) ||
2648 : : (cap == ENA_MMIO_READ_TIMEOUT))) {
2649 : 0 : ena_trc_err(ena_dev, "Reg read32 timeout occurred\n");
2650 : 0 : return ENA_COM_TIMER_EXPIRED;
2651 : : }
2652 : :
2653 [ # # ]: 0 : if ((stat & ENA_REGS_DEV_STS_READY_MASK) == 0) {
2654 : 0 : ena_trc_err(ena_dev, "Device isn't ready, can't reset device\n");
2655 : 0 : return ENA_COM_INVAL;
2656 : : }
2657 : :
2658 : 0 : timeout = ENA_FIELD_GET(cap,
2659 : : ENA_REGS_CAPS_RESET_TIMEOUT_MASK,
2660 : : ENA_REGS_CAPS_RESET_TIMEOUT_SHIFT);
2661 [ # # ]: 0 : if (timeout == 0) {
2662 : 0 : ena_trc_err(ena_dev, "Invalid timeout value\n");
2663 : 0 : return ENA_COM_INVAL;
2664 : : }
2665 : :
2666 : : /* start reset */
2667 : : reset_val = ENA_REGS_DEV_CTL_DEV_RESET_MASK;
2668 : :
2669 : : /* For backward compatibility, device will interpret
2670 : : * bits 24-27 as MSB, bits 28-31 as LSB
2671 : : */
2672 : : reset_reason_lsb = ENA_FIELD_GET(reset_reason,
2673 : : ENA_RESET_REASON_LSB_MASK,
2674 : : ENA_RESET_REASON_LSB_OFFSET);
2675 : :
2676 : 0 : reset_reason_msb = ENA_FIELD_GET(reset_reason,
2677 : : ENA_RESET_REASON_MSB_MASK,
2678 : : ENA_RESET_REASON_MSB_OFFSET);
2679 : :
2680 [ # # ]: 0 : reset_val |= reset_reason_lsb << ENA_REGS_DEV_CTL_RESET_REASON_SHIFT;
2681 : :
2682 [ # # ]: 0 : if (ena_com_get_cap(ena_dev, ENA_ADMIN_EXTENDED_RESET_REASONS))
2683 : 0 : reset_val |= reset_reason_msb << ENA_REGS_DEV_CTL_RESET_REASON_EXT_SHIFT;
2684 [ # # ]: 0 : else if (reset_reason_msb) {
2685 : : /* In case the device does not support intended
2686 : : * extended reset reason fallback to generic
2687 : : */
2688 : : reset_val = ENA_REGS_DEV_CTL_DEV_RESET_MASK;
2689 : : reset_val |= ENA_FIELD_PREP(ENA_REGS_RESET_GENERIC,
2690 : : ENA_REGS_DEV_CTL_RESET_REASON_MASK,
2691 : : ENA_REGS_DEV_CTL_RESET_REASON_SHIFT);
2692 : : }
2693 : 0 : ENA_REG_WRITE32(ena_dev->bus, reset_val, ena_dev->reg_bar + ENA_REGS_DEV_CTL_OFF);
2694 : :
2695 : : /* Write again the MMIO read request address */
2696 : 0 : ena_com_mmio_reg_read_request_write_dev_addr(ena_dev);
2697 : :
2698 : 0 : rc = wait_for_reset_state(ena_dev, timeout,
2699 : : ENA_REGS_DEV_STS_RESET_IN_PROGRESS_MASK);
2700 [ # # ]: 0 : if (unlikely(rc)) {
2701 : 0 : ena_trc_err(ena_dev, "Reset indication didn't turn on\n");
2702 : 0 : return rc;
2703 : : }
2704 : :
2705 : : /* reset done */
2706 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0, ena_dev->reg_bar + ENA_REGS_DEV_CTL_OFF);
2707 : 0 : rc = wait_for_reset_state(ena_dev, timeout, 0);
2708 [ # # ]: 0 : if (unlikely(rc)) {
2709 : 0 : ena_trc_err(ena_dev, "Reset indication didn't turn off\n");
2710 : 0 : return rc;
2711 : : }
2712 : :
2713 : 0 : timeout = ENA_FIELD_GET(cap,
2714 : : ENA_REGS_CAPS_ADMIN_CMD_TO_MASK,
2715 : : ENA_REGS_CAPS_ADMIN_CMD_TO_SHIFT);
2716 [ # # ]: 0 : if (timeout)
2717 : : /* the resolution of timeout reg is 100ms */
2718 : 0 : ena_dev->admin_queue.completion_timeout = timeout * 100000;
2719 : : else
2720 : 0 : ena_dev->admin_queue.completion_timeout = ADMIN_CMD_TIMEOUT_US;
2721 : :
2722 : : return 0;
2723 : : }
2724 : :
2725 [ # # ]: 0 : int ena_com_get_eni_stats(struct ena_com_dev *ena_dev,
2726 : : struct ena_admin_eni_stats *stats)
2727 : : {
2728 : : struct ena_com_stats_ctx ctx;
2729 : : int ret;
2730 : :
2731 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_ENI_STATS)) {
2732 : 0 : ena_trc_err(ena_dev, "Capability %d isn't supported\n", ENA_ADMIN_ENI_STATS);
2733 : 0 : return ENA_COM_UNSUPPORTED;
2734 : : }
2735 : :
2736 : : memset(&ctx, 0x0, sizeof(ctx));
2737 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_ENI);
2738 [ # # ]: 0 : if (likely(ret == 0))
2739 : : memcpy(stats, &ctx.get_resp.u.eni_stats,
2740 : : sizeof(ctx.get_resp.u.eni_stats));
2741 : :
2742 : : return ret;
2743 : : }
2744 : :
2745 [ # # ]: 0 : int ena_com_get_ena_srd_info(struct ena_com_dev *ena_dev,
2746 : : struct ena_admin_ena_srd_info *info)
2747 : : {
2748 : : struct ena_com_stats_ctx ctx;
2749 : : int ret;
2750 : :
2751 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_ENA_SRD_INFO)) {
2752 : 0 : ena_trc_err(ena_dev, "Capability %d isn't supported\n", ENA_ADMIN_ENA_SRD_INFO);
2753 : 0 : return ENA_COM_UNSUPPORTED;
2754 : : }
2755 : :
2756 : : memset(&ctx, 0x0, sizeof(ctx));
2757 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_ENA_SRD);
2758 [ # # ]: 0 : if (likely(ret == 0))
2759 : : memcpy(info, &ctx.get_resp.u.ena_srd_info,
2760 : : sizeof(ctx.get_resp.u.ena_srd_info));
2761 : :
2762 : : return ret;
2763 : : }
2764 : :
2765 : 0 : int ena_com_get_dev_basic_stats(struct ena_com_dev *ena_dev,
2766 : : struct ena_admin_basic_stats *stats)
2767 : : {
2768 : : struct ena_com_stats_ctx ctx;
2769 : : int ret;
2770 : :
2771 : : memset(&ctx, 0x0, sizeof(ctx));
2772 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_BASIC);
2773 [ # # ]: 0 : if (likely(ret == 0))
2774 : : memcpy(stats, &ctx.get_resp.u.basic_stats,
2775 : : sizeof(ctx.get_resp.u.basic_stats));
2776 : :
2777 : 0 : return ret;
2778 : : }
2779 : :
2780 : 0 : int ena_com_get_customer_metrics(struct ena_com_dev *ena_dev, char *buffer, u32 len)
2781 : : {
2782 : : struct ena_admin_aq_get_stats_cmd *get_cmd;
2783 : : struct ena_com_stats_ctx ctx;
2784 : : int ret;
2785 : :
2786 [ # # ]: 0 : if (unlikely(len > ena_dev->customer_metrics.buffer_len)) {
2787 : 0 : ena_trc_err(ena_dev, "Invalid buffer size %u. The given buffer is too big.\n", len);
2788 : 0 : return ENA_COM_INVAL;
2789 : : }
2790 : :
2791 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_CUSTOMER_METRICS)) {
2792 : 0 : ena_trc_err(ena_dev, "Capability %d not supported.\n", ENA_ADMIN_CUSTOMER_METRICS);
2793 : 0 : return ENA_COM_UNSUPPORTED;
2794 : : }
2795 : :
2796 [ # # ]: 0 : if (!ena_dev->customer_metrics.supported_metrics) {
2797 : 0 : ena_trc_err(ena_dev, "No supported customer metrics.\n");
2798 : 0 : return ENA_COM_UNSUPPORTED;
2799 : : }
2800 : :
2801 : : get_cmd = &ctx.get_cmd;
2802 : : memset(&ctx, 0x0, sizeof(ctx));
2803 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2804 : : &get_cmd->u.control_buffer.address,
2805 : : ena_dev->customer_metrics.buffer_dma_addr);
2806 [ # # ]: 0 : if (unlikely(ret)) {
2807 : 0 : ena_trc_err(ena_dev, "Memory address set failed.\n");
2808 : 0 : return ret;
2809 : : }
2810 : :
2811 : 0 : get_cmd->u.control_buffer.length = ena_dev->customer_metrics.buffer_len;
2812 : 0 : get_cmd->requested_metrics = ena_dev->customer_metrics.supported_metrics;
2813 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_CUSTOMER_METRICS);
2814 [ # # ]: 0 : if (likely(ret == 0))
2815 : 0 : memcpy(buffer, ena_dev->customer_metrics.buffer_virt_addr, len);
2816 : : else
2817 : 0 : ena_trc_err(ena_dev, "Failed to get customer metrics. error: %d\n", ret);
2818 : :
2819 : : return ret;
2820 : : }
2821 : :
2822 [ # # ]: 0 : int ena_com_set_dev_mtu(struct ena_com_dev *ena_dev, u32 mtu)
2823 : : {
2824 : : struct ena_com_admin_queue *admin_queue;
2825 : : struct ena_admin_set_feat_resp resp;
2826 : : struct ena_admin_set_feat_cmd cmd;
2827 : : int ret;
2828 : :
2829 : : if (!ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_MTU)) {
2830 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n", ENA_ADMIN_MTU);
2831 : : return ENA_COM_UNSUPPORTED;
2832 : : }
2833 : :
2834 : : memset(&cmd, 0x0, sizeof(cmd));
2835 : 0 : admin_queue = &ena_dev->admin_queue;
2836 : :
2837 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2838 : : cmd.aq_common_descriptor.flags = 0;
2839 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_MTU;
2840 : 0 : cmd.u.mtu.mtu = mtu;
2841 : :
2842 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2843 : : (struct ena_admin_aq_entry *)&cmd,
2844 : : sizeof(cmd),
2845 : : (struct ena_admin_acq_entry *)&resp,
2846 : : sizeof(resp));
2847 : :
2848 [ # # ]: 0 : if (unlikely(ret))
2849 : 0 : ena_trc_err(ena_dev, "Failed to set mtu %d. error: %d\n", mtu, ret);
2850 : :
2851 : : return ret;
2852 : : }
2853 : :
2854 : :
2855 : :
2856 : :
2857 : :
2858 : 0 : int ena_com_set_hash_function(struct ena_com_dev *ena_dev)
2859 : : {
2860 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2861 : : struct ena_admin_get_feat_resp get_resp;
2862 : : struct ena_admin_set_feat_resp resp;
2863 : : struct ena_rss *rss = &ena_dev->rss;
2864 : : struct ena_admin_set_feat_cmd cmd;
2865 : : int ret;
2866 : :
2867 : : if (!ena_com_check_supported_feature_id(ena_dev,
2868 : : ENA_ADMIN_RSS_HASH_FUNCTION)) {
2869 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
2870 : : ENA_ADMIN_RSS_HASH_FUNCTION);
2871 : : return ENA_COM_UNSUPPORTED;
2872 : : }
2873 : :
2874 : : /* Validate hash function is supported */
2875 : : ret = ena_com_get_feature(ena_dev, &get_resp,
2876 : : ENA_ADMIN_RSS_HASH_FUNCTION, 0);
2877 [ # # ]: 0 : if (unlikely(ret))
2878 : : return ret;
2879 : :
2880 [ # # ]: 0 : if (!(get_resp.u.flow_hash_func.supported_func & BIT(rss->hash_func))) {
2881 : 0 : ena_trc_err(ena_dev, "Func hash %d isn't supported by device, abort\n",
2882 : : rss->hash_func);
2883 : 0 : return ENA_COM_UNSUPPORTED;
2884 : : }
2885 : :
2886 : : memset(&cmd, 0x0, sizeof(cmd));
2887 : :
2888 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2889 : 0 : cmd.aq_common_descriptor.flags =
2890 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
2891 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_HASH_FUNCTION;
2892 : 0 : cmd.u.flow_hash_func.init_val = rss->hash_init_val;
2893 : 0 : cmd.u.flow_hash_func.selected_func = 1 << rss->hash_func;
2894 : :
2895 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2896 : : &cmd.control_buffer.address,
2897 : : rss->hash_key_dma_addr);
2898 [ # # ]: 0 : if (unlikely(ret)) {
2899 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
2900 : 0 : return ret;
2901 : : }
2902 : :
2903 : 0 : cmd.control_buffer.length = sizeof(*rss->hash_key);
2904 : :
2905 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2906 : : (struct ena_admin_aq_entry *)&cmd,
2907 : : sizeof(cmd),
2908 : : (struct ena_admin_acq_entry *)&resp,
2909 : : sizeof(resp));
2910 [ # # ]: 0 : if (unlikely(ret)) {
2911 : 0 : ena_trc_err(ena_dev, "Failed to set hash function %d. error: %d\n",
2912 : : rss->hash_func, ret);
2913 : 0 : return ENA_COM_INVAL;
2914 : : }
2915 : :
2916 : : return 0;
2917 : : }
2918 : :
2919 : 0 : int ena_com_fill_hash_function(struct ena_com_dev *ena_dev,
2920 : : enum ena_admin_hash_functions func,
2921 : : const u8 *key, u16 key_len, u32 init_val)
2922 : : {
2923 : : struct ena_admin_feature_rss_flow_hash_control *hash_key;
2924 : : struct ena_admin_get_feat_resp get_resp;
2925 : : enum ena_admin_hash_functions old_func;
2926 : : struct ena_rss *rss = &ena_dev->rss;
2927 : : int rc;
2928 : :
2929 : 0 : hash_key = rss->hash_key;
2930 : :
2931 : : /* Make sure size is a mult of DWs */
2932 [ # # ]: 0 : if (unlikely(key_len & 0x3))
2933 : : return ENA_COM_INVAL;
2934 : :
2935 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2936 : : ENA_ADMIN_RSS_HASH_FUNCTION,
2937 : : rss->hash_key_dma_addr,
2938 : : sizeof(*rss->hash_key), 0);
2939 [ # # ]: 0 : if (unlikely(rc))
2940 : : return rc;
2941 : :
2942 [ # # ]: 0 : if (!(BIT(func) & get_resp.u.flow_hash_func.supported_func)) {
2943 : 0 : ena_trc_err(ena_dev, "Flow hash function %d isn't supported\n", func);
2944 : 0 : return ENA_COM_UNSUPPORTED;
2945 : : }
2946 : :
2947 [ # # ]: 0 : if (func == ENA_ADMIN_TOEPLITZ && key) {
2948 [ # # ]: 0 : if (key_len != sizeof(hash_key->key)) {
2949 : 0 : ena_trc_err(ena_dev, "key len (%u) doesn't equal the supported size (%zu)\n",
2950 : : key_len, sizeof(hash_key->key));
2951 : 0 : return ENA_COM_INVAL;
2952 : : }
2953 : 0 : memcpy(hash_key->key, key, key_len);
2954 : 0 : hash_key->key_parts = key_len / sizeof(hash_key->key[0]);
2955 : : }
2956 : :
2957 : 0 : rss->hash_init_val = init_val;
2958 : 0 : old_func = rss->hash_func;
2959 : 0 : rss->hash_func = func;
2960 : 0 : rc = ena_com_set_hash_function(ena_dev);
2961 : :
2962 : : /* Restore the old function */
2963 [ # # ]: 0 : if (unlikely(rc))
2964 : 0 : rss->hash_func = old_func;
2965 : :
2966 : : return rc;
2967 : : }
2968 : :
2969 : 0 : int ena_com_get_hash_function(struct ena_com_dev *ena_dev,
2970 : : enum ena_admin_hash_functions *func)
2971 : : {
2972 : : struct ena_admin_get_feat_resp get_resp;
2973 : : struct ena_rss *rss = &ena_dev->rss;
2974 : : int rc;
2975 : :
2976 [ # # ]: 0 : if (unlikely(!func))
2977 : : return ENA_COM_INVAL;
2978 : :
2979 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2980 : : ENA_ADMIN_RSS_HASH_FUNCTION,
2981 : : rss->hash_key_dma_addr,
2982 : : sizeof(*rss->hash_key), 0);
2983 [ # # ]: 0 : if (unlikely(rc))
2984 : : return rc;
2985 : :
2986 : : /* ENA_FFS() returns 1 in case the lsb is set */
2987 : 0 : rss->hash_func = ENA_FFS(get_resp.u.flow_hash_func.selected_func);
2988 [ # # ]: 0 : if (rss->hash_func)
2989 : 0 : rss->hash_func--;
2990 : :
2991 : 0 : *func = rss->hash_func;
2992 : :
2993 : 0 : return 0;
2994 : : }
2995 : :
2996 : 0 : int ena_com_get_hash_key(struct ena_com_dev *ena_dev, u8 *key)
2997 : : {
2998 : 0 : struct ena_admin_feature_rss_flow_hash_control *hash_key =
2999 : : ena_dev->rss.hash_key;
3000 : :
3001 [ # # ]: 0 : if (key)
3002 : 0 : memcpy(key, hash_key->key,
3003 : 0 : (size_t)(hash_key->key_parts) * sizeof(hash_key->key[0]));
3004 : :
3005 : 0 : return 0;
3006 : : }
3007 : :
3008 : 0 : int ena_com_get_hash_ctrl(struct ena_com_dev *ena_dev,
3009 : : enum ena_admin_flow_hash_proto proto,
3010 : : u16 *fields)
3011 : : {
3012 : : struct ena_admin_get_feat_resp get_resp;
3013 : : struct ena_rss *rss = &ena_dev->rss;
3014 : : int rc;
3015 : :
3016 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
3017 : : ENA_ADMIN_RSS_HASH_INPUT,
3018 : : rss->hash_ctrl_dma_addr,
3019 : : sizeof(*rss->hash_ctrl), 0);
3020 [ # # ]: 0 : if (unlikely(rc))
3021 : : return rc;
3022 : :
3023 [ # # ]: 0 : if (fields)
3024 : 0 : *fields = rss->hash_ctrl->selected_fields[proto].fields;
3025 : :
3026 : : return 0;
3027 : : }
3028 : :
3029 : 0 : int ena_com_set_hash_ctrl(struct ena_com_dev *ena_dev)
3030 : : {
3031 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
3032 : : struct ena_admin_feature_rss_hash_control *hash_ctrl;
3033 : : struct ena_rss *rss = &ena_dev->rss;
3034 : : struct ena_admin_set_feat_resp resp;
3035 : : struct ena_admin_set_feat_cmd cmd;
3036 : : int ret;
3037 : :
3038 : : if (!ena_com_check_supported_feature_id(ena_dev,
3039 : : ENA_ADMIN_RSS_HASH_INPUT)) {
3040 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
3041 : : ENA_ADMIN_RSS_HASH_INPUT);
3042 : : return ENA_COM_UNSUPPORTED;
3043 : : }
3044 : :
3045 : : hash_ctrl = rss->hash_ctrl;
3046 : :
3047 : : memset(&cmd, 0x0, sizeof(cmd));
3048 : :
3049 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
3050 : 0 : cmd.aq_common_descriptor.flags =
3051 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
3052 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_HASH_INPUT;
3053 : 0 : cmd.u.flow_hash_input.enabled_input_sort =
3054 : : ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L3_SORT_MASK |
3055 : : ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L4_SORT_MASK;
3056 : :
3057 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3058 : : &cmd.control_buffer.address,
3059 : : rss->hash_ctrl_dma_addr);
3060 [ # # ]: 0 : if (unlikely(ret)) {
3061 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3062 : 0 : return ret;
3063 : : }
3064 : 0 : cmd.control_buffer.length = sizeof(*hash_ctrl);
3065 : :
3066 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3067 : : (struct ena_admin_aq_entry *)&cmd,
3068 : : sizeof(cmd),
3069 : : (struct ena_admin_acq_entry *)&resp,
3070 : : sizeof(resp));
3071 [ # # ]: 0 : if (unlikely(ret))
3072 : 0 : ena_trc_err(ena_dev, "Failed to set hash input. error: %d\n", ret);
3073 : :
3074 : : return ret;
3075 : : }
3076 : :
3077 : 0 : int ena_com_set_default_hash_ctrl(struct ena_com_dev *ena_dev)
3078 : : {
3079 : : struct ena_admin_feature_rss_hash_control *hash_ctrl;
3080 : : struct ena_rss *rss = &ena_dev->rss;
3081 : : u16 available_fields = 0;
3082 : : int rc, i;
3083 : :
3084 : : /* Get the supported hash input */
3085 : 0 : rc = ena_com_get_hash_ctrl(ena_dev, 0, NULL);
3086 [ # # ]: 0 : if (unlikely(rc))
3087 : : return rc;
3088 : :
3089 : 0 : hash_ctrl = rss->hash_ctrl;
3090 : :
3091 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_TCP4].fields =
3092 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
3093 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
3094 : :
3095 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_UDP4].fields =
3096 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
3097 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
3098 : :
3099 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_TCP6].fields =
3100 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
3101 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
3102 : :
3103 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_UDP6].fields =
3104 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
3105 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
3106 : :
3107 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP4].fields =
3108 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
3109 : :
3110 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP6].fields =
3111 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
3112 : :
3113 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP4_FRAG].fields =
3114 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
3115 : :
3116 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_NOT_IP].fields =
3117 : : ENA_ADMIN_RSS_L2_DA | ENA_ADMIN_RSS_L2_SA;
3118 : :
3119 [ # # ]: 0 : for (i = 0; i < ENA_ADMIN_RSS_PROTO_NUM; i++) {
3120 : 0 : available_fields = hash_ctrl->selected_fields[i].fields &
3121 : 0 : hash_ctrl->supported_fields[i].fields;
3122 [ # # ]: 0 : if (available_fields != hash_ctrl->selected_fields[i].fields) {
3123 : 0 : ena_trc_err(ena_dev, "Hash control doesn't support all the desire configuration. proto %x supported %x selected %x\n",
3124 : : i, hash_ctrl->supported_fields[i].fields,
3125 : : hash_ctrl->selected_fields[i].fields);
3126 : 0 : return ENA_COM_UNSUPPORTED;
3127 : : }
3128 : : }
3129 : :
3130 : 0 : rc = ena_com_set_hash_ctrl(ena_dev);
3131 : :
3132 : : /* In case of failure, restore the old hash ctrl */
3133 [ # # ]: 0 : if (unlikely(rc))
3134 : 0 : ena_com_get_hash_ctrl(ena_dev, 0, NULL);
3135 : :
3136 : : return rc;
3137 : : }
3138 : :
3139 : 0 : int ena_com_fill_hash_ctrl(struct ena_com_dev *ena_dev,
3140 : : enum ena_admin_flow_hash_proto proto,
3141 : : u16 hash_fields)
3142 : : {
3143 : : struct ena_admin_feature_rss_hash_control *hash_ctrl;
3144 : : struct ena_rss *rss = &ena_dev->rss;
3145 : : u16 supported_fields;
3146 : : int rc;
3147 : :
3148 [ # # ]: 0 : if (proto >= ENA_ADMIN_RSS_PROTO_NUM) {
3149 : 0 : ena_trc_err(ena_dev, "Invalid proto num (%u)\n", proto);
3150 : 0 : return ENA_COM_INVAL;
3151 : : }
3152 : :
3153 : : /* Get the ctrl table */
3154 : 0 : rc = ena_com_get_hash_ctrl(ena_dev, proto, NULL);
3155 [ # # ]: 0 : if (unlikely(rc))
3156 : : return rc;
3157 : :
3158 : 0 : hash_ctrl = rss->hash_ctrl;
3159 : :
3160 : : /* Make sure all the fields are supported */
3161 : 0 : supported_fields = hash_ctrl->supported_fields[proto].fields;
3162 [ # # ]: 0 : if ((hash_fields & supported_fields) != hash_fields) {
3163 : 0 : ena_trc_err(ena_dev, "Proto %d doesn't support the required fields %x. supports only: %x\n",
3164 : : proto, hash_fields, supported_fields);
3165 : : }
3166 : :
3167 : 0 : hash_ctrl->selected_fields[proto].fields = hash_fields;
3168 : :
3169 : 0 : rc = ena_com_set_hash_ctrl(ena_dev);
3170 : :
3171 : : /* In case of failure, restore the old hash ctrl */
3172 [ # # ]: 0 : if (unlikely(rc))
3173 : 0 : ena_com_get_hash_ctrl(ena_dev, 0, NULL);
3174 : :
3175 : : return 0;
3176 : : }
3177 : :
3178 : 0 : int ena_com_indirect_table_fill_entry(struct ena_com_dev *ena_dev,
3179 : : u16 entry_idx, u16 entry_value)
3180 : : {
3181 : : struct ena_rss *rss = &ena_dev->rss;
3182 : :
3183 [ # # ]: 0 : if (unlikely(entry_idx >= (1 << rss->tbl_log_size)))
3184 : : return ENA_COM_INVAL;
3185 : :
3186 [ # # ]: 0 : if (unlikely((entry_value > ENA_TOTAL_NUM_QUEUES)))
3187 : : return ENA_COM_INVAL;
3188 : :
3189 : 0 : rss->host_rss_ind_tbl[entry_idx] = entry_value;
3190 : :
3191 : 0 : return 0;
3192 : : }
3193 : :
3194 : 0 : int ena_com_indirect_table_set(struct ena_com_dev *ena_dev)
3195 : : {
3196 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
3197 : : struct ena_rss *rss = &ena_dev->rss;
3198 : : struct ena_admin_set_feat_resp resp;
3199 : : struct ena_admin_set_feat_cmd cmd;
3200 : : int ret;
3201 : :
3202 : : if (!ena_com_check_supported_feature_id(ena_dev,
3203 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG)) {
3204 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
3205 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG);
3206 : : return ENA_COM_UNSUPPORTED;
3207 : : }
3208 : :
3209 : 0 : ret = ena_com_ind_tbl_convert_to_device(ena_dev);
3210 [ # # ]: 0 : if (ret) {
3211 : 0 : ena_trc_err(ena_dev, "Failed to convert host indirection table to device table\n");
3212 : 0 : return ret;
3213 : : }
3214 : :
3215 : : memset(&cmd, 0x0, sizeof(cmd));
3216 : :
3217 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
3218 : 0 : cmd.aq_common_descriptor.flags =
3219 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
3220 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG;
3221 : 0 : cmd.u.ind_table.size = rss->tbl_log_size;
3222 : 0 : cmd.u.ind_table.inline_index = 0xFFFFFFFF;
3223 : :
3224 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3225 : : &cmd.control_buffer.address,
3226 : : rss->rss_ind_tbl_dma_addr);
3227 [ # # ]: 0 : if (unlikely(ret)) {
3228 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3229 : 0 : return ret;
3230 : : }
3231 : :
3232 : 0 : cmd.control_buffer.length = (1ULL << rss->tbl_log_size) *
3233 : : sizeof(struct ena_admin_rss_ind_table_entry);
3234 : :
3235 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3236 : : (struct ena_admin_aq_entry *)&cmd,
3237 : : sizeof(cmd),
3238 : : (struct ena_admin_acq_entry *)&resp,
3239 : : sizeof(resp));
3240 : :
3241 [ # # ]: 0 : if (unlikely(ret))
3242 : 0 : ena_trc_err(ena_dev, "Failed to set indirect table. error: %d\n", ret);
3243 : :
3244 : : return ret;
3245 : : }
3246 : :
3247 : 0 : int ena_com_indirect_table_get(struct ena_com_dev *ena_dev, u32 *ind_tbl)
3248 : : {
3249 : : struct ena_admin_get_feat_resp get_resp;
3250 : : struct ena_rss *rss = &ena_dev->rss;
3251 : : u32 tbl_size;
3252 : : int i, rc;
3253 : :
3254 : 0 : tbl_size = (1ULL << rss->tbl_log_size) *
3255 : : sizeof(struct ena_admin_rss_ind_table_entry);
3256 : :
3257 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
3258 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG,
3259 : : rss->rss_ind_tbl_dma_addr,
3260 : : tbl_size, 0);
3261 [ # # ]: 0 : if (unlikely(rc))
3262 : : return rc;
3263 : :
3264 [ # # ]: 0 : if (!ind_tbl)
3265 : : return 0;
3266 : :
3267 [ # # ]: 0 : for (i = 0; i < (1 << rss->tbl_log_size); i++)
3268 : 0 : ind_tbl[i] = rss->host_rss_ind_tbl[i];
3269 : :
3270 : : return 0;
3271 : : }
3272 : :
3273 : 0 : int ena_com_rss_init(struct ena_com_dev *ena_dev)
3274 : : {
3275 : : int rc;
3276 : :
3277 : 0 : memset(&ena_dev->rss, 0x0, sizeof(ena_dev->rss));
3278 : :
3279 : 0 : rc = ena_com_indirect_table_allocate(ena_dev);
3280 [ # # ]: 0 : if (unlikely(rc))
3281 : 0 : goto err_indr_tbl;
3282 : :
3283 : : /* The following function might return unsupported in case the
3284 : : * device doesn't support setting the key / hash function. We can safely
3285 : : * ignore this error and have indirection table support only.
3286 : : */
3287 : 0 : rc = ena_com_hash_key_allocate(ena_dev);
3288 [ # # ]: 0 : if (likely(!rc))
3289 : : ena_com_hash_key_fill_default_key(ena_dev);
3290 [ # # ]: 0 : else if (rc != ENA_COM_UNSUPPORTED)
3291 : 0 : goto err_hash_key;
3292 : :
3293 : 0 : rc = ena_com_hash_ctrl_init(ena_dev);
3294 [ # # ]: 0 : if (unlikely(rc))
3295 [ # # ]: 0 : goto err_hash_ctrl;
3296 : :
3297 : : return 0;
3298 : :
3299 : : err_hash_ctrl:
3300 : : ena_com_hash_key_destroy(ena_dev);
3301 : 0 : err_hash_key:
3302 : 0 : ena_com_indirect_table_destroy(ena_dev);
3303 : : err_indr_tbl:
3304 : :
3305 : : return rc;
3306 : : }
3307 : :
3308 : 0 : void ena_com_rss_destroy(struct ena_com_dev *ena_dev)
3309 : : {
3310 : 0 : ena_com_indirect_table_destroy(ena_dev);
3311 : : ena_com_hash_key_destroy(ena_dev);
3312 : : ena_com_hash_ctrl_destroy(ena_dev);
3313 : :
3314 : 0 : memset(&ena_dev->rss, 0x0, sizeof(ena_dev->rss));
3315 : 0 : }
3316 : :
3317 : 0 : int ena_com_allocate_host_info(struct ena_com_dev *ena_dev)
3318 : : {
3319 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3320 : :
3321 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3322 : : SZ_4K,
3323 : : host_attr->host_info,
3324 : : host_attr->host_info_dma_addr,
3325 : : host_attr->host_info_dma_handle);
3326 [ # # ]: 0 : if (unlikely(!host_attr->host_info))
3327 : : return ENA_COM_NO_MEM;
3328 : :
3329 : 0 : host_attr->host_info->ena_spec_version = ((ENA_COMMON_SPEC_VERSION_MAJOR <<
3330 : : ENA_REGS_VERSION_MAJOR_VERSION_SHIFT) |
3331 : : (ENA_COMMON_SPEC_VERSION_MINOR));
3332 : :
3333 : 0 : return 0;
3334 : : }
3335 : :
3336 : 0 : int ena_com_allocate_debug_area(struct ena_com_dev *ena_dev,
3337 : : u32 debug_area_size)
3338 : : {
3339 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3340 : :
3341 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3342 : : debug_area_size,
3343 : : host_attr->debug_area_virt_addr,
3344 : : host_attr->debug_area_dma_addr,
3345 : : host_attr->debug_area_dma_handle);
3346 [ # # ]: 0 : if (unlikely(!host_attr->debug_area_virt_addr)) {
3347 : 0 : host_attr->debug_area_size = 0;
3348 : 0 : return ENA_COM_NO_MEM;
3349 : : }
3350 : :
3351 : 0 : host_attr->debug_area_size = debug_area_size;
3352 : :
3353 : 0 : return 0;
3354 : : }
3355 : :
3356 : 0 : int ena_com_allocate_customer_metrics_buffer(struct ena_com_dev *ena_dev)
3357 : : {
3358 : : struct ena_customer_metrics *customer_metrics = &ena_dev->customer_metrics;
3359 : :
3360 : 0 : customer_metrics->buffer_len = ENA_CUSTOMER_METRICS_BUFFER_SIZE;
3361 : 0 : customer_metrics->buffer_virt_addr = NULL;
3362 : :
3363 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3364 : : customer_metrics->buffer_len,
3365 : : customer_metrics->buffer_virt_addr,
3366 : : customer_metrics->buffer_dma_addr,
3367 : : customer_metrics->buffer_dma_handle);
3368 [ # # ]: 0 : if (unlikely(!customer_metrics->buffer_virt_addr)) {
3369 : 0 : customer_metrics->buffer_len = 0;
3370 : 0 : return ENA_COM_NO_MEM;
3371 : : }
3372 : :
3373 : : return 0;
3374 : : }
3375 : :
3376 : 0 : void ena_com_delete_host_info(struct ena_com_dev *ena_dev)
3377 : : {
3378 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3379 : :
3380 [ # # ]: 0 : if (host_attr->host_info) {
3381 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3382 : : SZ_4K,
3383 : : host_attr->host_info,
3384 : : host_attr->host_info_dma_addr,
3385 : : host_attr->host_info_dma_handle);
3386 : 0 : host_attr->host_info = NULL;
3387 : : }
3388 : 0 : }
3389 : :
3390 : 0 : void ena_com_delete_debug_area(struct ena_com_dev *ena_dev)
3391 : : {
3392 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3393 : :
3394 [ # # ]: 0 : if (host_attr->debug_area_virt_addr) {
3395 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3396 : : host_attr->debug_area_size,
3397 : : host_attr->debug_area_virt_addr,
3398 : : host_attr->debug_area_dma_addr,
3399 : : host_attr->debug_area_dma_handle);
3400 : 0 : host_attr->debug_area_virt_addr = NULL;
3401 : : }
3402 : 0 : }
3403 : :
3404 : 0 : void ena_com_delete_customer_metrics_buffer(struct ena_com_dev *ena_dev)
3405 : : {
3406 : : struct ena_customer_metrics *customer_metrics = &ena_dev->customer_metrics;
3407 : :
3408 [ # # ]: 0 : if (customer_metrics->buffer_virt_addr) {
3409 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3410 : : customer_metrics->buffer_len,
3411 : : customer_metrics->buffer_virt_addr,
3412 : : customer_metrics->buffer_dma_addr,
3413 : : customer_metrics->buffer_dma_handle);
3414 : 0 : customer_metrics->buffer_virt_addr = NULL;
3415 : 0 : customer_metrics->buffer_len = 0;
3416 : : }
3417 : 0 : }
3418 : :
3419 : 0 : int ena_com_set_host_attributes(struct ena_com_dev *ena_dev)
3420 : : {
3421 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3422 : : struct ena_com_admin_queue *admin_queue;
3423 : : struct ena_admin_set_feat_resp resp;
3424 : : struct ena_admin_set_feat_cmd cmd;
3425 : : int ret;
3426 : :
3427 : : /* Host attribute config is called before ena_com_get_dev_attr_feat
3428 : : * so ena_com can't check if the feature is supported.
3429 : : */
3430 : :
3431 : : memset(&cmd, 0x0, sizeof(cmd));
3432 : 0 : admin_queue = &ena_dev->admin_queue;
3433 : :
3434 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
3435 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_HOST_ATTR_CONFIG;
3436 : :
3437 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3438 : : &cmd.u.host_attr.debug_ba,
3439 : : host_attr->debug_area_dma_addr);
3440 [ # # ]: 0 : if (unlikely(ret)) {
3441 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3442 : 0 : return ret;
3443 : : }
3444 : :
3445 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3446 : : &cmd.u.host_attr.os_info_ba,
3447 : : host_attr->host_info_dma_addr);
3448 [ # # ]: 0 : if (unlikely(ret)) {
3449 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3450 : 0 : return ret;
3451 : : }
3452 : :
3453 : 0 : cmd.u.host_attr.debug_area_size = host_attr->debug_area_size;
3454 : :
3455 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3456 : : (struct ena_admin_aq_entry *)&cmd,
3457 : : sizeof(cmd),
3458 : : (struct ena_admin_acq_entry *)&resp,
3459 : : sizeof(resp));
3460 : :
3461 [ # # ]: 0 : if (unlikely(ret))
3462 : 0 : ena_trc_err(ena_dev, "Failed to set host attributes: %d\n", ret);
3463 : :
3464 : : return ret;
3465 : : }
3466 : :
3467 : : /* Interrupt moderation */
3468 [ # # ]: 0 : bool ena_com_interrupt_moderation_supported(struct ena_com_dev *ena_dev)
3469 : : {
3470 : 0 : return ena_com_check_supported_feature_id(ena_dev,
3471 : : ENA_ADMIN_INTERRUPT_MODERATION);
3472 : : }
3473 : :
3474 : : static int ena_com_update_nonadaptive_moderation_interval(struct ena_com_dev *ena_dev,
3475 : : u32 coalesce_usecs,
3476 : : u32 intr_delay_resolution,
3477 : : u32 *intr_moder_interval)
3478 : : {
3479 : 0 : if (!intr_delay_resolution) {
3480 : 0 : ena_trc_err(ena_dev, "Illegal interrupt delay granularity value\n");
3481 : 0 : return ENA_COM_FAULT;
3482 : : }
3483 : :
3484 : 0 : *intr_moder_interval = coalesce_usecs / intr_delay_resolution;
3485 : :
3486 : 0 : return 0;
3487 : : }
3488 : :
3489 : 0 : int ena_com_update_nonadaptive_moderation_interval_tx(struct ena_com_dev *ena_dev,
3490 : : u32 tx_coalesce_usecs)
3491 : : {
3492 : 0 : return ena_com_update_nonadaptive_moderation_interval(ena_dev,
3493 : : tx_coalesce_usecs,
3494 [ # # ]: 0 : ena_dev->intr_delay_resolution,
3495 : : &ena_dev->intr_moder_tx_interval);
3496 : : }
3497 : :
3498 : 0 : int ena_com_update_nonadaptive_moderation_interval_rx(struct ena_com_dev *ena_dev,
3499 : : u32 rx_coalesce_usecs)
3500 : : {
3501 : 0 : return ena_com_update_nonadaptive_moderation_interval(ena_dev,
3502 : : rx_coalesce_usecs,
3503 [ # # ]: 0 : ena_dev->intr_delay_resolution,
3504 : : &ena_dev->intr_moder_rx_interval);
3505 : : }
3506 : :
3507 : 0 : int ena_com_init_interrupt_moderation(struct ena_com_dev *ena_dev)
3508 : : {
3509 : : struct ena_admin_get_feat_resp get_resp;
3510 : : u16 delay_resolution;
3511 : : int rc;
3512 : :
3513 : : rc = ena_com_get_feature(ena_dev, &get_resp,
3514 : : ENA_ADMIN_INTERRUPT_MODERATION, 0);
3515 : :
3516 [ # # ]: 0 : if (rc) {
3517 [ # # ]: 0 : if (rc == ENA_COM_UNSUPPORTED) {
3518 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
3519 : : ENA_ADMIN_INTERRUPT_MODERATION);
3520 : : rc = 0;
3521 : : } else {
3522 : 0 : ena_trc_err(ena_dev,
3523 : : "Failed to get interrupt moderation admin cmd. rc: %d\n", rc);
3524 : : }
3525 : :
3526 : : /* no moderation supported, disable adaptive support */
3527 : : ena_com_disable_adaptive_moderation(ena_dev);
3528 : 0 : return rc;
3529 : : }
3530 : :
3531 : : /* if moderation is supported by device we set adaptive moderation */
3532 : 0 : delay_resolution = get_resp.u.intr_moderation.intr_delay_resolution;
3533 : 0 : ena_com_update_intr_delay_resolution(ena_dev, delay_resolution);
3534 : :
3535 : : /* Disable adaptive moderation by default - can be enabled later */
3536 : : ena_com_disable_adaptive_moderation(ena_dev);
3537 : :
3538 : 0 : return 0;
3539 : : }
3540 : :
3541 : 0 : unsigned int ena_com_get_nonadaptive_moderation_interval_tx(struct ena_com_dev *ena_dev)
3542 : : {
3543 : 0 : return ena_dev->intr_moder_tx_interval;
3544 : : }
3545 : :
3546 : 0 : unsigned int ena_com_get_nonadaptive_moderation_interval_rx(struct ena_com_dev *ena_dev)
3547 : : {
3548 : 0 : return ena_dev->intr_moder_rx_interval;
3549 : : }
3550 : :
3551 : 0 : int ena_com_config_dev_mode(struct ena_com_dev *ena_dev,
3552 : : struct ena_admin_feature_llq_desc *llq_features,
3553 : : struct ena_llq_configurations *llq_default_cfg)
3554 : : {
3555 : : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
3556 : : int rc;
3557 : :
3558 [ # # ]: 0 : if (!llq_features->max_llq_num) {
3559 : 0 : ena_dev->tx_mem_queue_type = ENA_ADMIN_PLACEMENT_POLICY_HOST;
3560 : 0 : return 0;
3561 : : }
3562 : :
3563 : 0 : rc = ena_com_config_llq_info(ena_dev, llq_features, llq_default_cfg);
3564 [ # # ]: 0 : if (unlikely(rc))
3565 : : return rc;
3566 : :
3567 : 0 : ena_dev->tx_max_header_size = llq_info->desc_list_entry_size -
3568 : 0 : (llq_info->descs_num_before_header * sizeof(struct ena_eth_io_tx_desc));
3569 : :
3570 [ # # ]: 0 : if (unlikely(ena_dev->tx_max_header_size == 0)) {
3571 : 0 : ena_trc_err(ena_dev, "The size of the LLQ entry is smaller than needed\n");
3572 : 0 : return ENA_COM_INVAL;
3573 : : }
3574 : :
3575 : 0 : ena_dev->tx_mem_queue_type = ENA_ADMIN_PLACEMENT_POLICY_DEV;
3576 : :
3577 : 0 : return 0;
3578 : : }
3579 : :
3580 [ # # ]: 0 : int ena_com_set_frag_bypass(struct ena_com_dev *ena_dev, bool enable)
3581 : : {
3582 : : struct ena_admin_set_feat_resp set_feat_resp;
3583 : : struct ena_com_admin_queue *admin_queue;
3584 : : struct ena_admin_set_feat_cmd cmd;
3585 : : int ret;
3586 : :
3587 : : if (!ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_FRAG_BYPASS)) {
3588 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
3589 : : ENA_ADMIN_FRAG_BYPASS);
3590 : : return ENA_COM_UNSUPPORTED;
3591 : : }
3592 : :
3593 : : memset(&cmd, 0x0, sizeof(cmd));
3594 : 0 : admin_queue = &ena_dev->admin_queue;
3595 : :
3596 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
3597 : : cmd.aq_common_descriptor.flags = 0;
3598 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_FRAG_BYPASS;
3599 : : cmd.feat_common.feature_version = ENA_ADMIN_FRAG_BYPASS_FEATURE_VERSION_0;
3600 : 0 : cmd.u.frag_bypass.enable = (u8)enable;
3601 : :
3602 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3603 : : (struct ena_admin_aq_entry *)&cmd,
3604 : : sizeof(cmd),
3605 : : (struct ena_admin_acq_entry *)&set_feat_resp,
3606 : : sizeof(set_feat_resp));
3607 : :
3608 [ # # ]: 0 : if (unlikely(ret))
3609 : 0 : ena_trc_err(ena_dev, "Failed to enable frag bypass. error: %d\n", ret);
3610 : :
3611 : : return ret;
3612 : : }
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