Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #ifndef _IAVF_RXTX_H_
6 : : #define _IAVF_RXTX_H_
7 : :
8 : : /* IAVF does not support 16-byte descriptors */
9 : : #ifdef RTE_NET_INTEL_USE_16BYTE_DESC
10 : : #undef RTE_NET_INTEL_USE_16BYTE_DESC
11 : : #endif
12 : :
13 : : #include "../common/rx.h"
14 : : #include "../common/tx.h"
15 : :
16 : : /* In QLEN must be whole number of 32 descriptors. */
17 : : #define IAVF_ALIGN_RING_DESC 32
18 : : #define IAVF_MIN_RING_DESC 64
19 : : #define IAVF_MAX_RING_DESC 4096
20 : : #define IAVF_DMA_MEM_ALIGN 4096
21 : : /* Base address of the HW descriptor ring should be 128B aligned. */
22 : : #define IAVF_RING_BASE_ALIGN 128
23 : :
24 : : /* used for Rx Bulk Allocate */
25 : : #define IAVF_RX_MAX_BURST CI_RX_MAX_BURST
26 : :
27 : : /* Max data buffer size must be 16K - 128 bytes */
28 : : #define IAVF_RX_MAX_DATA_BUF_SIZE (16 * 1024 - 128)
29 : :
30 : : /* used for Vector PMD */
31 : : #define IAVF_VPMD_RX_BURST CI_VPMD_RX_BURST
32 : : #define IAVF_VPMD_TX_BURST 32
33 : : #define IAVF_VPMD_RXQ_REARM_THRESH CI_VPMD_RX_REARM_THRESH
34 : : #define IAVF_VPMD_DESCS_PER_LOOP CI_VPMD_DESCS_PER_LOOP
35 : : #define IAVF_VPMD_DESCS_PER_LOOP_WIDE CI_VPMD_DESCS_PER_LOOP_WIDE
36 : : #define IAVF_VPMD_TX_MAX_FREE_BUF 64
37 : :
38 : : #define IAVF_TX_NO_VECTOR_FLAGS ( \
39 : : RTE_ETH_TX_OFFLOAD_MULTI_SEGS | \
40 : : RTE_ETH_TX_OFFLOAD_TCP_TSO | \
41 : : RTE_ETH_TX_OFFLOAD_VXLAN_TNL_TSO | \
42 : : RTE_ETH_TX_OFFLOAD_GRE_TNL_TSO | \
43 : : RTE_ETH_TX_OFFLOAD_IPIP_TNL_TSO | \
44 : : RTE_ETH_TX_OFFLOAD_GENEVE_TNL_TSO | \
45 : : RTE_ETH_TX_OFFLOAD_SECURITY)
46 : :
47 : : #define IAVF_TX_VECTOR_OFFLOAD ( \
48 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM | \
49 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM | \
50 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM | \
51 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM)
52 : :
53 : : #define IAVF_TX_VECTOR_OFFLOAD_CTX ( \
54 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
55 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM | \
56 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT)
57 : :
58 : : #define IAVF_RX_NO_OFFLOADS 0
59 : : /* basic scalar path */
60 : : #define IAVF_RX_SCALAR_OFFLOADS ( \
61 : : RTE_ETH_RX_OFFLOAD_VLAN_STRIP | \
62 : : RTE_ETH_RX_OFFLOAD_QINQ_STRIP | \
63 : : RTE_ETH_RX_OFFLOAD_IPV4_CKSUM | \
64 : : RTE_ETH_RX_OFFLOAD_UDP_CKSUM | \
65 : : RTE_ETH_RX_OFFLOAD_TCP_CKSUM | \
66 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
67 : : RTE_ETH_RX_OFFLOAD_SCATTER | \
68 : : RTE_ETH_RX_OFFLOAD_VLAN_FILTER | \
69 : : RTE_ETH_RX_OFFLOAD_VLAN_EXTEND | \
70 : : RTE_ETH_RX_OFFLOAD_RSS_HASH | \
71 : : RTE_ETH_RX_OFFLOAD_OUTER_UDP_CKSUM | \
72 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC)
73 : : /* scalar path that uses the flex rx desc */
74 : : #define IAVF_RX_SCALAR_FLEX_OFFLOADS ( \
75 : : IAVF_RX_SCALAR_OFFLOADS | \
76 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
77 : : RTE_ETH_RX_OFFLOAD_SECURITY)
78 : : /* basic vector paths */
79 : : #define IAVF_RX_VECTOR_OFFLOADS ( \
80 : : RTE_ETH_RX_OFFLOAD_KEEP_CRC | \
81 : : RTE_ETH_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
82 : : RTE_ETH_RX_OFFLOAD_SCATTER)
83 : : /* vector paths that use the flex rx desc */
84 : : #define IAVF_RX_VECTOR_FLEX_OFFLOADS ( \
85 : : IAVF_RX_VECTOR_OFFLOADS | \
86 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
87 : : RTE_ETH_RX_OFFLOAD_SECURITY)
88 : : /* vector offload paths */
89 : : #define IAVF_RX_VECTOR_OFFLOAD_OFFLOADS ( \
90 : : IAVF_RX_VECTOR_OFFLOADS | \
91 : : RTE_ETH_RX_OFFLOAD_CHECKSUM | \
92 : : RTE_ETH_RX_OFFLOAD_SCTP_CKSUM | \
93 : : RTE_ETH_RX_OFFLOAD_VLAN | \
94 : : RTE_ETH_RX_OFFLOAD_RSS_HASH)
95 : : /* vector offload paths that use the flex rx desc */
96 : : #define IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS ( \
97 : : IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | \
98 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP | \
99 : : RTE_ETH_RX_OFFLOAD_SECURITY)
100 : :
101 : : /**
102 : : * According to the vlan capabilities returned by the driver and FW, the vlan tci
103 : : * needs to be inserted to the L2TAG1 or L2TAG2 fields.
104 : : * If L2TAG1, it should be inserted to the L2TAG1 field in data desc.
105 : : * If L2TAG2, it should be inserted to the L2TAG2 field in ctx desc.
106 : : * Besides, tunneling parameters and other fields need be configured in ctx desc
107 : : * if the outer checksum offload is enabled.
108 : : */
109 : :
110 : : #define IAVF_VECTOR_PATH 0
111 : : #define IAVF_VECTOR_OFFLOAD_PATH 1
112 : : #define IAVF_VECTOR_CTX_OFFLOAD_PATH 2
113 : : #define IAVF_VECTOR_CTX_PATH 3
114 : :
115 : : #define DEFAULT_TX_RS_THRESH 32
116 : : #define DEFAULT_TX_FREE_THRESH 32
117 : :
118 : : #define IAVF_MIN_TSO_MSS 256
119 : : #define IAVF_MAX_TSO_MSS 9668
120 : : #define IAVF_TSO_MAX_SEG UINT8_MAX
121 : : #define IAVF_TX_MAX_MTU_SEG 8
122 : :
123 : : #define IAVF_TX_MIN_PKT_LEN 17
124 : :
125 : : #define IAVF_TX_CKSUM_OFFLOAD_MASK ( \
126 : : RTE_MBUF_F_TX_IP_CKSUM | \
127 : : RTE_MBUF_F_TX_L4_MASK | \
128 : : RTE_MBUF_F_TX_TCP_SEG | \
129 : : RTE_MBUF_F_TX_UDP_SEG | \
130 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
131 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM)
132 : :
133 : : #define IAVF_TX_OFFLOAD_MASK ( \
134 : : RTE_MBUF_F_TX_OUTER_IPV6 | \
135 : : RTE_MBUF_F_TX_OUTER_IPV4 | \
136 : : RTE_MBUF_F_TX_IPV6 | \
137 : : RTE_MBUF_F_TX_IPV4 | \
138 : : RTE_MBUF_F_TX_VLAN | \
139 : : RTE_MBUF_F_TX_IP_CKSUM | \
140 : : RTE_MBUF_F_TX_L4_MASK | \
141 : : RTE_MBUF_F_TX_TCP_SEG | \
142 : : RTE_MBUF_F_TX_UDP_SEG | \
143 : : RTE_MBUF_F_TX_TUNNEL_MASK | \
144 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
145 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | \
146 : : RTE_MBUF_F_TX_SEC_OFFLOAD)
147 : :
148 : : #define IAVF_TX_OFFLOAD_NOTSUP_MASK \
149 : : (RTE_MBUF_F_TX_OFFLOAD_MASK ^ IAVF_TX_OFFLOAD_MASK)
150 : :
151 : : /* HW requires that TX buffer size ranges from 1B up to (16K-1)B. */
152 : : #define IAVF_MAX_DATA_PER_TXD \
153 : : (IAVF_TXD_QW1_TX_BUF_SZ_MASK >> IAVF_TXD_QW1_TX_BUF_SZ_SHIFT)
154 : :
155 : : #define IAVF_TX_LLDP_DYNFIELD "intel_pmd_dynfield_tx_lldp"
156 : : #define IAVF_CHECK_TX_LLDP(m) \
157 : : ((rte_pmd_iavf_tx_lldp_dynfield_offset > 0) && \
158 : : (*RTE_MBUF_DYNFIELD((m), \
159 : : rte_pmd_iavf_tx_lldp_dynfield_offset, \
160 : : uint8_t *)))
161 : :
162 : : extern uint64_t iavf_timestamp_dynflag;
163 : : extern int iavf_timestamp_dynfield_offset;
164 : : extern int rte_pmd_iavf_tx_lldp_dynfield_offset;
165 : :
166 : : typedef void (*iavf_rxd_to_pkt_fields_t)(struct ci_rx_queue *rxq,
167 : : struct rte_mbuf *mb,
168 : : volatile union ci_rx_flex_desc *rxdp);
169 : :
170 : : struct iavf_rxq_ops {
171 : : void (*release_mbufs)(struct ci_rx_queue *rxq);
172 : : };
173 : :
174 : : struct iavf_txq_ops {
175 : : void (*release_mbufs)(struct ci_tx_queue *txq);
176 : : };
177 : :
178 : :
179 : : struct iavf_rx_queue_stats {
180 : : uint64_t reserved;
181 : : struct iavf_ipsec_crypto_stats ipsec_crypto;
182 : : };
183 : :
184 : : /* Offload features */
185 : : union iavf_tx_offload {
186 : : uint64_t data;
187 : : struct {
188 : : uint64_t l2_len:7; /* L2 (MAC) Header Length. */
189 : : uint64_t l3_len:9; /* L3 (IP) Header Length. */
190 : : uint64_t l4_len:8; /* L4 Header Length. */
191 : : uint64_t tso_segsz:16; /* TCP TSO segment size */
192 : : /* uint64_t unused : 24; */
193 : : };
194 : : };
195 : :
196 : : /* Rx Flex Descriptor
197 : : * RxDID Profile ID 16-21
198 : : * Flex-field 0: RSS hash lower 16-bits
199 : : * Flex-field 1: RSS hash upper 16-bits
200 : : * Flex-field 2: Flow ID lower 16-bits
201 : : * Flex-field 3: Flow ID upper 16-bits
202 : : * Flex-field 4: AUX0
203 : : * Flex-field 5: AUX1
204 : : */
205 : : struct iavf_32b_rx_flex_desc_comms {
206 : : /* Qword 0 */
207 : : u8 rxdid;
208 : : u8 mir_id_umb_cast;
209 : : __le16 ptype_flexi_flags0;
210 : : __le16 pkt_len;
211 : : __le16 hdr_len_sph_flex_flags1;
212 : :
213 : : /* Qword 1 */
214 : : __le16 status_error0;
215 : : __le16 l2tag1;
216 : : __le32 rss_hash;
217 : :
218 : : /* Qword 2 */
219 : : __le16 status_error1;
220 : : u8 flexi_flags2;
221 : : u8 ts_low;
222 : : __le16 l2tag2_1st;
223 : : __le16 l2tag2_2nd;
224 : :
225 : : /* Qword 3 */
226 : : __le32 flow_id;
227 : : union {
228 : : struct {
229 : : __le16 aux0;
230 : : __le16 aux1;
231 : : } flex;
232 : : __le32 ts_high;
233 : : } flex_ts;
234 : : };
235 : :
236 : : /* Rx Flex Descriptor
237 : : * RxDID Profile ID 22-23 (swap Hash and FlowID)
238 : : * Flex-field 0: Flow ID lower 16-bits
239 : : * Flex-field 1: Flow ID upper 16-bits
240 : : * Flex-field 2: RSS hash lower 16-bits
241 : : * Flex-field 3: RSS hash upper 16-bits
242 : : * Flex-field 4: AUX0
243 : : * Flex-field 5: AUX1
244 : : */
245 : : struct iavf_32b_rx_flex_desc_comms_ovs {
246 : : /* Qword 0 */
247 : : u8 rxdid;
248 : : u8 mir_id_umb_cast;
249 : : __le16 ptype_flexi_flags0;
250 : : __le16 pkt_len;
251 : : __le16 hdr_len_sph_flex_flags1;
252 : :
253 : : /* Qword 1 */
254 : : __le16 status_error0;
255 : : __le16 l2tag1;
256 : : __le32 flow_id;
257 : :
258 : : /* Qword 2 */
259 : : __le16 status_error1;
260 : : u8 flexi_flags2;
261 : : u8 ts_low;
262 : : __le16 l2tag2_1st;
263 : : __le16 l2tag2_2nd;
264 : :
265 : : /* Qword 3 */
266 : : __le32 rss_hash;
267 : : union {
268 : : struct {
269 : : __le16 aux0;
270 : : __le16 aux1;
271 : : } flex;
272 : : __le32 ts_high;
273 : : } flex_ts;
274 : : };
275 : :
276 : : /* Rx Flex Descriptor
277 : : * RxDID Profile ID 24 Inline IPsec
278 : : * Flex-field 0: RSS hash lower 16-bits
279 : : * Flex-field 1: RSS hash upper 16-bits
280 : : * Flex-field 2: Flow ID lower 16-bits
281 : : * Flex-field 3: Flow ID upper 16-bits
282 : : * Flex-field 4: Inline IPsec SAID lower 16-bits
283 : : * Flex-field 5: Inline IPsec SAID upper 16-bits
284 : : */
285 : : struct iavf_32b_rx_flex_desc_comms_ipsec {
286 : : /* Qword 0 */
287 : : u8 rxdid;
288 : : u8 mir_id_umb_cast;
289 : : __le16 ptype_flexi_flags0;
290 : : __le16 pkt_len;
291 : : __le16 hdr_len_sph_flex_flags1;
292 : :
293 : : /* Qword 1 */
294 : : __le16 status_error0;
295 : : __le16 l2tag1;
296 : : __le32 rss_hash;
297 : :
298 : : /* Qword 2 */
299 : : __le16 status_error1;
300 : : u8 flexi_flags2;
301 : : u8 ts_low;
302 : : __le16 l2tag2_1st;
303 : : __le16 l2tag2_2nd;
304 : :
305 : : /* Qword 3 */
306 : : __le32 flow_id;
307 : : __le32 ipsec_said;
308 : : };
309 : :
310 : : enum iavf_rxtx_rel_mbufs_type {
311 : : IAVF_REL_MBUFS_DEFAULT = 0,
312 : : IAVF_REL_MBUFS_SSE_VEC = 1,
313 : : IAVF_REL_MBUFS_AVX512_VEC = 2,
314 : : IAVF_REL_MBUFS_NEON_VEC = 3,
315 : : };
316 : :
317 : : /* Receive Flex Descriptor profile IDs: There are a total
318 : : * of 64 profiles where profile IDs 0/1 are for legacy; and
319 : : * profiles 2-63 are flex profiles that can be programmed
320 : : * with a specific metadata (profile 7 reserved for HW)
321 : : */
322 : : enum iavf_rxdid {
323 : : IAVF_RXDID_LEGACY_0 = 0,
324 : : IAVF_RXDID_LEGACY_1 = 1,
325 : : IAVF_RXDID_FLEX_NIC = 2,
326 : : IAVF_RXDID_FLEX_NIC_2 = 6,
327 : : IAVF_RXDID_HW = 7,
328 : : IAVF_RXDID_COMMS_GENERIC = 16,
329 : : IAVF_RXDID_COMMS_AUX_VLAN = 17,
330 : : IAVF_RXDID_COMMS_AUX_IPV4 = 18,
331 : : IAVF_RXDID_COMMS_AUX_IPV6 = 19,
332 : : IAVF_RXDID_COMMS_AUX_IPV6_FLOW = 20,
333 : : IAVF_RXDID_COMMS_AUX_TCP = 21,
334 : : IAVF_RXDID_COMMS_OVS_1 = 22,
335 : : IAVF_RXDID_COMMS_OVS_2 = 23,
336 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO = 24,
337 : : IAVF_RXDID_COMMS_AUX_IP_OFFSET = 25,
338 : : IAVF_RXDID_LAST = 63,
339 : : };
340 : :
341 : : enum iavf_rx_flex_desc_status_error_0_bits {
342 : : /* Note: These are predefined bit offsets */
343 : : IAVF_RX_FLEX_DESC_STATUS0_DD_S = 0,
344 : : IAVF_RX_FLEX_DESC_STATUS0_EOF_S,
345 : : IAVF_RX_FLEX_DESC_STATUS0_HBO_S,
346 : : IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S,
347 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S,
348 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S,
349 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S,
350 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S,
351 : : IAVF_RX_FLEX_DESC_STATUS0_LPBK_S,
352 : : IAVF_RX_FLEX_DESC_STATUS0_IPV6EXADD_S,
353 : : IAVF_RX_FLEX_DESC_STATUS0_RXE_S,
354 : : IAVF_RX_FLEX_DESC_STATUS0_CRCP_S,
355 : : IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S,
356 : : IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S,
357 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD0_VALID_S,
358 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD1_VALID_S,
359 : : IAVF_RX_FLEX_DESC_STATUS0_LAST /* this entry must be last!!! */
360 : : };
361 : :
362 : : enum iavf_rx_flex_desc_status_error_1_bits {
363 : : /* Note: These are predefined bit offsets */
364 : : /* Bits 3:0 are reserved for inline ipsec status */
365 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0 = 0,
366 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1,
367 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2,
368 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3,
369 : : IAVF_RX_FLEX_DESC_STATUS1_NAT_S,
370 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED,
371 : : /* [10:6] reserved */
372 : : IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S = 11,
373 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD2_VALID_S = 12,
374 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD3_VALID_S = 13,
375 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S = 14,
376 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S = 15,
377 : : IAVF_RX_FLEX_DESC_STATUS1_LAST /* this entry must be last!!! */
378 : : };
379 : :
380 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK ( \
381 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0) | \
382 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1) | \
383 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2) | \
384 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3))
385 : :
386 : : enum iavf_rx_flex_desc_ipsec_crypto_status {
387 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS = 0,
388 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS,
389 : : IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED,
390 : : IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL,
391 : : IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR,
392 : : /* Reserved */
393 : : IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR = 0xF
394 : : };
395 : :
396 : :
397 : :
398 : : #define IAVF_TXD_DATA_QW1_DTYPE_SHIFT (0)
399 : : #define IAVF_TXD_DATA_QW1_DTYPE_MASK (0xFUL << IAVF_TXD_QW1_DTYPE_SHIFT)
400 : :
401 : : #define IAVF_TXD_DATA_QW1_CMD_SHIFT (4)
402 : : #define IAVF_TXD_DATA_QW1_CMD_MASK (0x3FFUL << IAVF_TXD_DATA_QW1_CMD_SHIFT)
403 : :
404 : : #define IAVF_TXD_DATA_QW1_OFFSET_SHIFT (16)
405 : : #define IAVF_TXD_DATA_QW1_OFFSET_MASK (0x3FFFFULL << \
406 : : IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
407 : :
408 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT (IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
409 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_MASK \
410 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT)
411 : :
412 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT \
413 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
414 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_MASK \
415 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT)
416 : :
417 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT \
418 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
419 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_MASK \
420 : : (0xFUL << IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT)
421 : :
422 : : #define IAVF_TXD_DATA_QW1_MACLEN_MASK \
423 : : (0x7FUL << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT)
424 : : #define IAVF_TXD_DATA_QW1_IPLEN_MASK \
425 : : (0x7FUL << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
426 : : #define IAVF_TXD_DATA_QW1_L4LEN_MASK \
427 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
428 : : #define IAVF_TXD_DATA_QW1_FCLEN_MASK \
429 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
430 : :
431 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT (34)
432 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK \
433 : : (0x3FFFULL << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT)
434 : :
435 : : #define IAVF_TXD_DATA_QW1_L2TAG1_SHIFT (48)
436 : : #define IAVF_TXD_DATA_QW1_L2TAG1_MASK \
437 : : (0xFFFFULL << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT)
438 : :
439 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT (11)
440 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_MASK \
441 : : (0x7UL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT)
442 : :
443 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT (14)
444 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_MASK \
445 : : (0xFUL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT)
446 : :
447 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT (30)
448 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_MASK \
449 : : (0x3FFFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
450 : :
451 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_SHIFT (30)
452 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_MASK \
453 : : (0x3FUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
454 : :
455 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT (50)
456 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_MASK \
457 : : (0x3FFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT)
458 : :
459 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT (0)
460 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_MASK (0x3UL)
461 : :
462 : : enum iavf_tx_ctx_desc_tunnel_external_ip_type {
463 : : IAVF_TX_CTX_DESC_EIPT_NONE,
464 : : IAVF_TX_CTX_DESC_EIPT_IPV6,
465 : : IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD,
466 : : IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD
467 : : };
468 : :
469 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT (2)
470 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_MASK (0x7FUL)
471 : :
472 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_SHIFT (9)
473 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_MASK (0x3UL)
474 : :
475 : : enum iavf_tx_ctx_desc_tunnel_l4_tunnel_type {
476 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_NO_UDP_GRE,
477 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_UDP,
478 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_GRE
479 : : };
480 : :
481 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT (11)
482 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_MASK (0x1UL)
483 : :
484 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_SHIFT (12)
485 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_MASK (0x7FUL)
486 : :
487 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_SHIFT (19)
488 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_MASK (0xFUL)
489 : :
490 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_SHIFT (23)
491 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_MASK (0x1UL)
492 : :
493 : : #define IAVF_TXD_CTX_QW0_L2TAG2_PARAM (32)
494 : : #define IAVF_TXD_CTX_QW0_L2TAG2_MASK (0xFFFFUL)
495 : :
496 : :
497 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK (0xFFFFF)
498 : :
499 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
500 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
501 : :
502 : :
503 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
504 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
505 : :
506 : : /* for iavf_32b_rx_flex_desc.pkt_len member */
507 : : #define IAVF_RX_FLX_DESC_PKT_LEN_M (0x3FFF) /* 14-bits */
508 : :
509 : : int iavf_dev_rx_queue_setup(struct rte_eth_dev *dev,
510 : : uint16_t queue_idx,
511 : : uint16_t nb_desc,
512 : : unsigned int socket_id,
513 : : const struct rte_eth_rxconf *rx_conf,
514 : : struct rte_mempool *mp);
515 : :
516 : : int iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id);
517 : : int iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id);
518 : : void iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
519 : : int iavf_rx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
520 : : struct rte_eth_burst_mode *mode);
521 : : int iavf_tx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
522 : : struct rte_eth_burst_mode *mode);
523 : : int iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
524 : : uint16_t queue_idx,
525 : : uint16_t nb_desc,
526 : : unsigned int socket_id,
527 : : const struct rte_eth_txconf *tx_conf);
528 : : int iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id);
529 : : int iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id);
530 : : int iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt);
531 : : void iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
532 : : void iavf_stop_queues(struct rte_eth_dev *dev);
533 : : uint16_t iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
534 : : uint16_t nb_pkts);
535 : : uint16_t iavf_recv_pkts_flex_rxd(void *rx_queue,
536 : : struct rte_mbuf **rx_pkts,
537 : : uint16_t nb_pkts);
538 : : uint16_t iavf_recv_scattered_pkts(void *rx_queue,
539 : : struct rte_mbuf **rx_pkts,
540 : : uint16_t nb_pkts);
541 : : uint16_t iavf_recv_scattered_pkts_flex_rxd(void *rx_queue,
542 : : struct rte_mbuf **rx_pkts,
543 : : uint16_t nb_pkts);
544 : : uint16_t iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
545 : : uint16_t nb_pkts);
546 : : uint16_t iavf_prep_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
547 : : uint16_t nb_pkts);
548 : : void iavf_set_rx_function(struct rte_eth_dev *dev);
549 : : void iavf_set_tx_function(struct rte_eth_dev *dev);
550 : : void iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
551 : : struct rte_eth_rxq_info *qinfo);
552 : : void iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
553 : : struct rte_eth_txq_info *qinfo);
554 : : int iavf_dev_rxq_count(void *rx_queue);
555 : : int iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset);
556 : : int iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset);
557 : :
558 : : uint16_t iavf_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
559 : : uint16_t nb_pkts);
560 : : uint16_t iavf_recv_pkts_vec_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
561 : : uint16_t nb_pkts);
562 : : uint16_t iavf_recv_scattered_pkts_vec(void *rx_queue,
563 : : struct rte_mbuf **rx_pkts,
564 : : uint16_t nb_pkts);
565 : : uint16_t iavf_recv_scattered_pkts_vec_flex_rxd(void *rx_queue,
566 : : struct rte_mbuf **rx_pkts,
567 : : uint16_t nb_pkts);
568 : : uint16_t iavf_xmit_fixed_burst_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
569 : : uint16_t nb_pkts);
570 : : uint16_t iavf_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
571 : : uint16_t nb_pkts);
572 : : uint16_t iavf_recv_pkts_vec_avx2_offload(void *rx_queue, struct rte_mbuf **rx_pkts,
573 : : uint16_t nb_pkts);
574 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd(void *rx_queue,
575 : : struct rte_mbuf **rx_pkts,
576 : : uint16_t nb_pkts);
577 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
578 : : struct rte_mbuf **rx_pkts,
579 : : uint16_t nb_pkts);
580 : : uint16_t iavf_recv_scattered_pkts_vec_avx2(void *rx_queue,
581 : : struct rte_mbuf **rx_pkts,
582 : : uint16_t nb_pkts);
583 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_offload(void *rx_queue,
584 : : struct rte_mbuf **rx_pkts,
585 : : uint16_t nb_pkts);
586 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd(void *rx_queue,
587 : : struct rte_mbuf **rx_pkts,
588 : : uint16_t nb_pkts);
589 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
590 : : struct rte_mbuf **rx_pkts,
591 : : uint16_t nb_pkts);
592 : : uint16_t iavf_xmit_pkts_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
593 : : uint16_t nb_pkts);
594 : : uint16_t iavf_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
595 : : uint16_t nb_pkts);
596 : : uint16_t iavf_xmit_pkts_vec_avx2_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
597 : : uint16_t nb_pkts);
598 : : int iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc);
599 : : int iavf_rx_vec_dev_check(struct rte_eth_dev *dev);
600 : : int iavf_tx_vec_dev_check(struct rte_eth_dev *dev);
601 : : int iavf_rxq_vec_setup(struct ci_rx_queue *rxq);
602 : : int iavf_txq_vec_setup(struct ci_tx_queue *txq);
603 : : uint16_t iavf_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
604 : : uint16_t nb_pkts);
605 : : uint16_t iavf_recv_pkts_vec_avx512_offload(void *rx_queue,
606 : : struct rte_mbuf **rx_pkts,
607 : : uint16_t nb_pkts);
608 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd(void *rx_queue,
609 : : struct rte_mbuf **rx_pkts,
610 : : uint16_t nb_pkts);
611 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
612 : : struct rte_mbuf **rx_pkts,
613 : : uint16_t nb_pkts);
614 : : uint16_t iavf_recv_scattered_pkts_vec_avx512(void *rx_queue,
615 : : struct rte_mbuf **rx_pkts,
616 : : uint16_t nb_pkts);
617 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_offload(void *rx_queue,
618 : : struct rte_mbuf **rx_pkts,
619 : : uint16_t nb_pkts);
620 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd(void *rx_queue,
621 : : struct rte_mbuf **rx_pkts,
622 : : uint16_t nb_pkts);
623 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
624 : : struct rte_mbuf **rx_pkts,
625 : : uint16_t nb_pkts);
626 : : uint16_t iavf_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
627 : : uint16_t nb_pkts);
628 : : uint16_t iavf_xmit_pkts_vec_avx512_offload(void *tx_queue,
629 : : struct rte_mbuf **tx_pkts,
630 : : uint16_t nb_pkts);
631 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
632 : : uint16_t nb_pkts);
633 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx(void *tx_queue, struct rte_mbuf **tx_pkts,
634 : : uint16_t nb_pkts);
635 : : int iavf_txq_vec_setup_avx512(struct ci_tx_queue *txq);
636 : :
637 : : uint8_t iavf_proto_xtr_type_to_rxdid(uint8_t xtr_type);
638 : :
639 : : void iavf_set_default_ptype_table(struct rte_eth_dev *dev);
640 : : void iavf_tx_queue_release_mbufs_avx512(struct ci_tx_queue *txq);
641 : : void iavf_rx_queue_release_mbufs_sse(struct ci_rx_queue *rxq);
642 : : void iavf_tx_queue_release_mbufs_sse(struct ci_tx_queue *txq);
643 : : void iavf_rx_queue_release_mbufs_neon(struct ci_rx_queue *rxq);
644 : : enum rte_vect_max_simd iavf_get_max_simd_bitwidth(void);
645 : :
646 : : static inline
647 : : void iavf_dump_rx_descriptor(struct ci_rx_queue *rxq,
648 : : const volatile void *desc,
649 : : uint16_t rx_id)
650 : : {
651 : : const volatile union ci_rx_desc *rx_desc = desc;
652 : :
653 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64
654 : : " QW2: 0x%016"PRIx64" QW3: 0x%016"PRIx64"\n", rxq->queue_id,
655 : : rx_id, rx_desc->read.pkt_addr, rx_desc->read.hdr_addr,
656 : : rx_desc->read.rsvd1, rx_desc->read.rsvd2);
657 : : }
658 : :
659 : : /* All the descriptors are 16 bytes, so just use one of them
660 : : * to print the qwords
661 : : */
662 : : static inline
663 : : void iavf_dump_tx_descriptor(const struct ci_tx_queue *txq,
664 : : const volatile void *desc, uint16_t tx_id)
665 : : {
666 : : const char *name;
667 : : const volatile struct iavf_tx_desc *tx_desc = desc;
668 : : enum iavf_tx_desc_dtype_value type;
669 : :
670 : :
671 : : type = (enum iavf_tx_desc_dtype_value)
672 : : rte_le_to_cpu_64(tx_desc->cmd_type_offset_bsz &
673 : : rte_cpu_to_le_64(IAVF_TXD_DATA_QW1_DTYPE_MASK));
674 : : switch (type) {
675 : : case IAVF_TX_DESC_DTYPE_DATA:
676 : : name = "Tx_data_desc";
677 : : break;
678 : : case IAVF_TX_DESC_DTYPE_CONTEXT:
679 : : name = "Tx_context_desc";
680 : : break;
681 : : case IAVF_TX_DESC_DTYPE_IPSEC:
682 : : name = "Tx_IPsec_desc";
683 : : break;
684 : : default:
685 : : name = "unknown_desc";
686 : : break;
687 : : }
688 : :
689 : : printf("Queue %d %s %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
690 : : txq->queue_id, name, tx_id, tx_desc->buffer_addr,
691 : : tx_desc->cmd_type_offset_bsz);
692 : : }
693 : :
694 : : #define FDIR_PROC_ENABLE_PER_QUEUE(ad, on) do { \
695 : : int i; \
696 : : for (i = 0; i < (ad)->dev_data->nb_rx_queues; i++) { \
697 : : struct ci_rx_queue *rxq = (ad)->dev_data->rx_queues[i]; \
698 : : if (!rxq) \
699 : : continue; \
700 : : rxq->fdir_enabled = on; \
701 : : } \
702 : : PMD_DRV_LOG(DEBUG, "FDIR processing on RX set to %d", on); \
703 : : } while (0)
704 : :
705 : : /* Enable/disable flow director Rx processing in data path. */
706 : : static inline
707 : 0 : void iavf_fdir_rx_proc_enable(struct iavf_adapter *ad, bool on)
708 : : {
709 [ # # ]: 0 : if (on) {
710 : : /* enable flow director processing */
711 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
712 : 0 : ad->fdir_ref_cnt++;
713 : : } else {
714 [ # # ]: 0 : if (ad->fdir_ref_cnt >= 1) {
715 : 0 : ad->fdir_ref_cnt--;
716 : :
717 [ # # ]: 0 : if (ad->fdir_ref_cnt == 0)
718 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
719 : : }
720 : : }
721 : 0 : }
722 : :
723 : : static inline
724 : : uint64_t iavf_tstamp_convert_32b_64b(uint64_t time, uint32_t in_timestamp)
725 : : {
726 : : const uint64_t mask = 0xFFFFFFFF;
727 : : uint32_t delta;
728 : : uint64_t ns;
729 : :
730 : 0 : delta = (in_timestamp - (uint32_t)(time & mask));
731 [ # # # # : 0 : if (delta > (mask / 2)) {
# # ]
732 : 0 : delta = ((uint32_t)(time & mask) - in_timestamp);
733 : 0 : ns = time - delta;
734 : : } else {
735 : 0 : ns = time + delta;
736 : : }
737 : :
738 : : return ns;
739 : : }
740 : :
741 : : #ifdef RTE_LIBRTE_IAVF_DEBUG_DUMP_DESC
742 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) \
743 : : iavf_dump_rx_descriptor(rxq, desc, rx_id)
744 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) \
745 : : iavf_dump_tx_descriptor(txq, desc, tx_id)
746 : : #else
747 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) do { } while (0)
748 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) do { } while (0)
749 : : #endif
750 : :
751 : : #endif /* _IAVF_RXTX_H_ */
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