Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #include <stdio.h>
6 : : #include <stdlib.h>
7 : : #include <string.h>
8 : : #include <errno.h>
9 : : #include <stdint.h>
10 : : #include <stdarg.h>
11 : : #include <unistd.h>
12 : : #include <inttypes.h>
13 : : #include <sys/queue.h>
14 : :
15 : : #include <eal_export.h>
16 : : #include <rte_string_fns.h>
17 : : #include <rte_memzone.h>
18 : : #include <rte_mbuf.h>
19 : : #include <rte_malloc.h>
20 : : #include <rte_ether.h>
21 : : #include <ethdev_driver.h>
22 : : #include <rte_tcp.h>
23 : : #include <rte_sctp.h>
24 : : #include <rte_udp.h>
25 : : #include <rte_ip.h>
26 : : #include <rte_net.h>
27 : : #include <rte_vect.h>
28 : : #include <rte_vxlan.h>
29 : : #include <rte_gtp.h>
30 : : #include <rte_geneve.h>
31 : :
32 : : #include "iavf.h"
33 : : #include "iavf_rxtx.h"
34 : : #include "iavf_ipsec_crypto.h"
35 : : #include "rte_pmd_iavf.h"
36 : :
37 : : #define GRE_CHECKSUM_PRESENT 0x8000
38 : : #define GRE_KEY_PRESENT 0x2000
39 : : #define GRE_SEQUENCE_PRESENT 0x1000
40 : : #define GRE_EXT_LEN 4
41 : : #define GRE_SUPPORTED_FIELDS (GRE_CHECKSUM_PRESENT | GRE_KEY_PRESENT |\
42 : : GRE_SEQUENCE_PRESENT)
43 : :
44 : : #ifndef IPPROTO_IPIP
45 : : #define IPPROTO_IPIP 4
46 : : #endif
47 : : #ifndef IPPROTO_GRE
48 : : #define IPPROTO_GRE 47
49 : : #endif
50 : :
51 : : static uint16_t vxlan_gpe_udp_port = RTE_VXLAN_GPE_DEFAULT_PORT;
52 : : static uint16_t geneve_udp_port = RTE_GENEVE_DEFAULT_PORT;
53 : :
54 : : struct simple_gre_hdr {
55 : : uint16_t flags;
56 : : uint16_t proto;
57 : : };
58 : :
59 : : /* structure that caches offload info for the current packet */
60 : : struct offload_info {
61 : : uint16_t ethertype;
62 : : uint8_t gso_enable;
63 : : uint16_t l2_len;
64 : : uint16_t l3_len;
65 : : uint16_t l4_len;
66 : : uint8_t l4_proto;
67 : : uint8_t is_tunnel;
68 : : uint16_t outer_ethertype;
69 : : uint16_t outer_l2_len;
70 : : uint16_t outer_l3_len;
71 : : uint8_t outer_l4_proto;
72 : : uint16_t tso_segsz;
73 : : uint16_t tunnel_tso_segsz;
74 : : uint32_t pkt_len;
75 : : };
76 : :
77 : : /* Offset of mbuf dynamic field for protocol extraction's metadata */
78 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynfield_proto_xtr_metadata_offs, 20.11)
79 : : int rte_pmd_ifd_dynfield_proto_xtr_metadata_offs = -1;
80 : :
81 : : /* Mask of mbuf dynamic flags for protocol extraction's type */
82 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_vlan_mask, 20.11)
83 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_vlan_mask;
84 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask, 20.11)
85 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask;
86 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask, 20.11)
87 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask;
88 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask, 20.11)
89 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask;
90 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_tcp_mask, 20.11)
91 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_tcp_mask;
92 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask, 20.11)
93 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask;
94 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask, 21.11)
95 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask;
96 : :
97 : : uint8_t
98 : 0 : iavf_proto_xtr_type_to_rxdid(uint8_t flex_type)
99 : : {
100 : : static uint8_t rxdid_map[] = {
101 : : [IAVF_PROTO_XTR_NONE] = IAVF_RXDID_COMMS_OVS_1,
102 : : [IAVF_PROTO_XTR_VLAN] = IAVF_RXDID_COMMS_AUX_VLAN,
103 : : [IAVF_PROTO_XTR_IPV4] = IAVF_RXDID_COMMS_AUX_IPV4,
104 : : [IAVF_PROTO_XTR_IPV6] = IAVF_RXDID_COMMS_AUX_IPV6,
105 : : [IAVF_PROTO_XTR_IPV6_FLOW] = IAVF_RXDID_COMMS_AUX_IPV6_FLOW,
106 : : [IAVF_PROTO_XTR_TCP] = IAVF_RXDID_COMMS_AUX_TCP,
107 : : [IAVF_PROTO_XTR_IP_OFFSET] = IAVF_RXDID_COMMS_AUX_IP_OFFSET,
108 : : [IAVF_PROTO_XTR_IPSEC_CRYPTO_SAID] =
109 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO,
110 : : };
111 : :
112 : : return flex_type < RTE_DIM(rxdid_map) ?
113 [ # # ]: 0 : rxdid_map[flex_type] : IAVF_RXDID_COMMS_OVS_1;
114 : : }
115 : :
116 : : static int
117 : 0 : iavf_monitor_callback(const uint64_t value,
118 : : const uint64_t arg[RTE_POWER_MONITOR_OPAQUE_SZ] __rte_unused)
119 : : {
120 : : const uint64_t m = rte_cpu_to_le_64(1 << IAVF_RX_DESC_STATUS_DD_SHIFT);
121 : : /*
122 : : * we expect the DD bit to be set to 1 if this descriptor was already
123 : : * written to.
124 : : */
125 [ # # ]: 0 : return (value & m) == m ? -1 : 0;
126 : : }
127 : :
128 : : int
129 : 0 : iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc)
130 : : {
131 : : struct ci_rx_queue *rxq = rx_queue;
132 : : volatile union ci_rx_desc *rxdp;
133 : : uint16_t desc;
134 : :
135 : 0 : desc = rxq->rx_tail;
136 : 0 : rxdp = &rxq->rx_ring[desc];
137 : : /* watch for changes in status bit */
138 : 0 : pmc->addr = &rxdp->wb.qword1.status_error_len;
139 : :
140 : : /* comparison callback */
141 : 0 : pmc->fn = iavf_monitor_callback;
142 : :
143 : : /* registers are 64-bit */
144 : 0 : pmc->size = sizeof(uint64_t);
145 : :
146 : 0 : return 0;
147 : : }
148 : :
149 : : static inline int
150 : : check_rx_thresh(uint16_t nb_desc, uint16_t thresh)
151 : : {
152 : : /* The following constraints must be satisfied:
153 : : * thresh < rxq->nb_rx_desc
154 : : */
155 : 0 : if (thresh >= nb_desc) {
156 : 0 : PMD_INIT_LOG(ERR, "rx_free_thresh (%u) must be less than %u",
157 : : thresh, nb_desc);
158 : : return -EINVAL;
159 : : }
160 : : return 0;
161 : : }
162 : :
163 : : static inline int
164 : 0 : check_tx_thresh(uint16_t nb_desc, uint16_t tx_rs_thresh,
165 : : uint16_t tx_free_thresh)
166 : : {
167 : : /* TX descriptors will have their RS bit set after tx_rs_thresh
168 : : * descriptors have been used. The TX descriptor ring will be cleaned
169 : : * after tx_free_thresh descriptors are used or if the number of
170 : : * descriptors required to transmit a packet is greater than the
171 : : * number of free TX descriptors.
172 : : *
173 : : * The following constraints must be satisfied:
174 : : * - tx_rs_thresh must be less than the size of the ring minus 2.
175 : : * - tx_free_thresh must be less than the size of the ring minus 3.
176 : : * - tx_rs_thresh must be less than or equal to tx_free_thresh.
177 : : * - tx_rs_thresh must be a divisor of the ring size.
178 : : *
179 : : * One descriptor in the TX ring is used as a sentinel to avoid a H/W
180 : : * race condition, hence the maximum threshold constraints. When set
181 : : * to zero use default values.
182 : : */
183 [ # # ]: 0 : if (tx_rs_thresh >= (nb_desc - 2)) {
184 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be less than the "
185 : : "number of TX descriptors (%u) minus 2",
186 : : tx_rs_thresh, nb_desc);
187 : 0 : return -EINVAL;
188 : : }
189 [ # # ]: 0 : if (tx_free_thresh >= (nb_desc - 3)) {
190 : 0 : PMD_INIT_LOG(ERR, "tx_free_thresh (%u) must be less than the "
191 : : "number of TX descriptors (%u) minus 3.",
192 : : tx_free_thresh, nb_desc);
193 : 0 : return -EINVAL;
194 : : }
195 [ # # ]: 0 : if (tx_rs_thresh > tx_free_thresh) {
196 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be less than or "
197 : : "equal to tx_free_thresh (%u).",
198 : : tx_rs_thresh, tx_free_thresh);
199 : 0 : return -EINVAL;
200 : : }
201 [ # # ]: 0 : if ((nb_desc % tx_rs_thresh) != 0) {
202 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be a divisor of the "
203 : : "number of TX descriptors (%u).",
204 : : tx_rs_thresh, nb_desc);
205 : 0 : return -EINVAL;
206 : : }
207 : :
208 : : return 0;
209 : : }
210 : :
211 : : static inline bool
212 : 0 : check_tx_vec_allow(struct ci_tx_queue *txq)
213 : : {
214 [ # # ]: 0 : if (!(txq->offloads & IAVF_TX_NO_VECTOR_FLAGS) &&
215 [ # # # # ]: 0 : txq->tx_rs_thresh >= IAVF_VPMD_TX_BURST &&
216 : : txq->tx_rs_thresh <= IAVF_VPMD_TX_MAX_FREE_BUF) {
217 : 0 : PMD_INIT_LOG(DEBUG, "Vector tx can be enabled on this txq.");
218 : 0 : return true;
219 : : }
220 : 0 : PMD_INIT_LOG(DEBUG, "Vector Tx cannot be enabled on this txq.");
221 : 0 : return false;
222 : : }
223 : :
224 : : static inline bool
225 : 0 : check_rx_bulk_allow(struct ci_rx_queue *rxq)
226 : : {
227 : : int ret = true;
228 : :
229 [ # # ]: 0 : if (!(rxq->rx_free_thresh >= IAVF_RX_MAX_BURST)) {
230 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
231 : : "rxq->rx_free_thresh=%d, "
232 : : "IAVF_RX_MAX_BURST=%d",
233 : : rxq->rx_free_thresh, IAVF_RX_MAX_BURST);
234 : : ret = false;
235 [ # # ]: 0 : } else if (rxq->nb_rx_desc % rxq->rx_free_thresh != 0) {
236 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
237 : : "rxq->nb_rx_desc=%d, "
238 : : "rxq->rx_free_thresh=%d",
239 : : rxq->nb_rx_desc, rxq->rx_free_thresh);
240 : : ret = false;
241 : : }
242 : 0 : return ret;
243 : : }
244 : :
245 : : static inline void
246 : 0 : reset_rx_queue(struct ci_rx_queue *rxq)
247 : : {
248 : : uint16_t len;
249 : : uint32_t i;
250 : :
251 [ # # ]: 0 : if (!rxq)
252 : : return;
253 : :
254 : 0 : len = rxq->nb_rx_desc + IAVF_RX_MAX_BURST;
255 : :
256 [ # # ]: 0 : for (i = 0; i < len * sizeof(union ci_rx_desc); i++)
257 : 0 : ((volatile char *)rxq->rx_ring)[i] = 0;
258 : :
259 : 0 : memset(&rxq->fake_mbuf, 0x0, sizeof(rxq->fake_mbuf));
260 : :
261 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i++)
262 : 0 : rxq->sw_ring[rxq->nb_rx_desc + i].mbuf = &rxq->fake_mbuf;
263 : :
264 : : /* for rx bulk */
265 : 0 : rxq->rx_nb_avail = 0;
266 : 0 : rxq->rx_next_avail = 0;
267 : 0 : rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
268 : :
269 : 0 : rxq->rx_tail = 0;
270 : 0 : rxq->nb_rx_hold = 0;
271 : :
272 : 0 : rte_pktmbuf_free(rxq->pkt_first_seg);
273 : :
274 : 0 : rxq->pkt_first_seg = NULL;
275 : 0 : rxq->pkt_last_seg = NULL;
276 : 0 : rxq->rxrearm_nb = 0;
277 : 0 : rxq->rxrearm_start = 0;
278 : : }
279 : :
280 : : static inline void
281 : 0 : reset_tx_queue(struct ci_tx_queue *txq)
282 : : {
283 : : struct ci_tx_entry *txe;
284 : : uint32_t i, size;
285 : : uint16_t prev;
286 : :
287 [ # # ]: 0 : if (!txq) {
288 : 0 : PMD_DRV_LOG(DEBUG, "Pointer to txq is NULL");
289 : 0 : return;
290 : : }
291 : :
292 : 0 : txe = txq->sw_ring;
293 : 0 : size = sizeof(struct iavf_tx_desc) * txq->nb_tx_desc;
294 [ # # ]: 0 : for (i = 0; i < size; i++)
295 : 0 : ((volatile char *)txq->iavf_tx_ring)[i] = 0;
296 : :
297 : 0 : prev = (uint16_t)(txq->nb_tx_desc - 1);
298 [ # # ]: 0 : for (i = 0; i < txq->nb_tx_desc; i++) {
299 : 0 : txq->iavf_tx_ring[i].cmd_type_offset_bsz =
300 : : rte_cpu_to_le_64(IAVF_TX_DESC_DTYPE_DESC_DONE);
301 : 0 : txe[i].mbuf = NULL;
302 : 0 : txe[i].last_id = i;
303 : 0 : txe[prev].next_id = i;
304 : : prev = i;
305 : : }
306 : :
307 : 0 : txq->tx_tail = 0;
308 : 0 : txq->nb_tx_used = 0;
309 : :
310 : 0 : txq->last_desc_cleaned = txq->nb_tx_desc - 1;
311 : 0 : txq->nb_tx_free = txq->nb_tx_desc - 1;
312 : :
313 : 0 : txq->tx_next_dd = txq->tx_rs_thresh - 1;
314 : 0 : txq->tx_next_rs = txq->tx_rs_thresh - 1;
315 : : }
316 : :
317 : : static int
318 : 0 : alloc_rxq_mbufs(struct ci_rx_queue *rxq)
319 : : {
320 : : volatile union ci_rx_desc *rxd;
321 : : struct rte_mbuf *mbuf = NULL;
322 : : uint64_t dma_addr;
323 : : uint16_t i, j;
324 : :
325 [ # # ]: 0 : for (i = 0; i < rxq->nb_rx_desc; i++) {
326 : 0 : mbuf = rte_mbuf_raw_alloc(rxq->mp);
327 [ # # ]: 0 : if (unlikely(!mbuf)) {
328 [ # # ]: 0 : for (j = 0; j < i; j++) {
329 [ # # ]: 0 : rte_pktmbuf_free_seg(rxq->sw_ring[j].mbuf);
330 : 0 : rxq->sw_ring[j].mbuf = NULL;
331 : : }
332 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate mbuf for RX");
333 : 0 : return -ENOMEM;
334 : : }
335 : :
336 : : rte_mbuf_refcnt_set(mbuf, 1);
337 : 0 : mbuf->next = NULL;
338 : 0 : mbuf->data_off = RTE_PKTMBUF_HEADROOM;
339 : 0 : mbuf->nb_segs = 1;
340 : 0 : mbuf->port = rxq->port_id;
341 : :
342 : : dma_addr =
343 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(mbuf));
344 : :
345 : 0 : rxd = &rxq->rx_ring[i];
346 : 0 : rxd->read.pkt_addr = dma_addr;
347 : 0 : rxd->read.hdr_addr = 0;
348 : 0 : rxd->read.rsvd1 = 0;
349 : 0 : rxd->read.rsvd2 = 0;
350 : :
351 : 0 : rxq->sw_ring[i].mbuf = mbuf;
352 : : }
353 : :
354 : : return 0;
355 : : }
356 : :
357 : : static inline void
358 : 0 : release_rxq_mbufs(struct ci_rx_queue *rxq)
359 : : {
360 : : uint16_t i;
361 : :
362 [ # # ]: 0 : if (!rxq->sw_ring)
363 : : return;
364 : :
365 [ # # ]: 0 : for (i = 0; i < rxq->nb_rx_desc; i++) {
366 [ # # ]: 0 : if (rxq->sw_ring[i].mbuf) {
367 : : rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
368 : 0 : rxq->sw_ring[i].mbuf = NULL;
369 : : }
370 : : }
371 : :
372 : : /* for rx bulk */
373 [ # # ]: 0 : if (rxq->rx_nb_avail == 0)
374 : : return;
375 [ # # ]: 0 : for (i = 0; i < rxq->rx_nb_avail; i++) {
376 : : struct rte_mbuf *mbuf;
377 : :
378 : 0 : mbuf = rxq->rx_stage[rxq->rx_next_avail + i];
379 : : rte_pktmbuf_free_seg(mbuf);
380 : : }
381 : 0 : rxq->rx_nb_avail = 0;
382 : : }
383 : :
384 : : static const
385 : : struct iavf_rxq_ops iavf_rxq_release_mbufs_ops[] = {
386 : : [IAVF_REL_MBUFS_DEFAULT].release_mbufs = release_rxq_mbufs,
387 : : #ifdef RTE_ARCH_X86
388 : : [IAVF_REL_MBUFS_SSE_VEC].release_mbufs = iavf_rx_queue_release_mbufs_sse,
389 : : #endif
390 : : #ifdef RTE_ARCH_ARM64
391 : : [IAVF_REL_MBUFS_NEON_VEC].release_mbufs = iavf_rx_queue_release_mbufs_neon,
392 : : #endif
393 : : };
394 : :
395 : : static inline void
396 : 0 : iavf_rxd_to_pkt_fields_by_comms_ovs(__rte_unused struct ci_rx_queue *rxq,
397 : : struct rte_mbuf *mb,
398 : : volatile union ci_rx_flex_desc *rxdp)
399 : : {
400 : : volatile struct iavf_32b_rx_flex_desc_comms_ovs *desc =
401 : : (volatile struct iavf_32b_rx_flex_desc_comms_ovs *)rxdp;
402 : : uint16_t stat_err;
403 : :
404 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
405 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
406 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
407 : : }
408 : :
409 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
410 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
411 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
412 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
413 : : }
414 : 0 : }
415 : :
416 : : static inline void
417 : 0 : iavf_rxd_to_pkt_fields_by_comms_aux_v1(struct ci_rx_queue *rxq,
418 : : struct rte_mbuf *mb,
419 : : volatile union ci_rx_flex_desc *rxdp)
420 : : {
421 : : volatile struct iavf_32b_rx_flex_desc_comms *desc =
422 : : (volatile struct iavf_32b_rx_flex_desc_comms *)rxdp;
423 : : uint16_t stat_err;
424 : :
425 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
426 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
427 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
428 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
429 : : }
430 : :
431 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
432 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
433 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
434 : : }
435 : :
436 [ # # ]: 0 : if (rxq->xtr_ol_flag) {
437 : : uint32_t metadata = 0;
438 : :
439 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error1);
440 : :
441 [ # # ]: 0 : if (stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S))
442 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux0);
443 : :
444 [ # # ]: 0 : if (stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S))
445 : 0 : metadata |=
446 : 0 : rte_le_to_cpu_16(desc->flex_ts.flex.aux1) << 16;
447 : :
448 [ # # ]: 0 : if (metadata) {
449 : 0 : mb->ol_flags |= rxq->xtr_ol_flag;
450 : :
451 : 0 : *RTE_PMD_IFD_DYNF_PROTO_XTR_METADATA(mb) = metadata;
452 : : }
453 : : }
454 : 0 : }
455 : :
456 : : static inline void
457 : 0 : iavf_rxd_to_pkt_fields_by_comms_aux_v2(struct ci_rx_queue *rxq,
458 : : struct rte_mbuf *mb,
459 : : volatile union ci_rx_flex_desc *rxdp)
460 : : {
461 : : volatile struct iavf_32b_rx_flex_desc_comms *desc =
462 : : (volatile struct iavf_32b_rx_flex_desc_comms *)rxdp;
463 : : uint16_t stat_err;
464 : :
465 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
466 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
467 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
468 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
469 : : }
470 : :
471 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
472 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
473 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
474 : : }
475 : :
476 [ # # ]: 0 : if (rxq->xtr_ol_flag) {
477 : : uint32_t metadata = 0;
478 : :
479 [ # # ]: 0 : if (desc->flex_ts.flex.aux0 != 0xFFFF)
480 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux0);
481 [ # # ]: 0 : else if (desc->flex_ts.flex.aux1 != 0xFFFF)
482 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux1);
483 : :
484 [ # # ]: 0 : if (metadata) {
485 : 0 : mb->ol_flags |= rxq->xtr_ol_flag;
486 : :
487 : 0 : *RTE_PMD_IFD_DYNF_PROTO_XTR_METADATA(mb) = metadata;
488 : : }
489 : : }
490 : 0 : }
491 : :
492 : : static const
493 : : iavf_rxd_to_pkt_fields_t rxd_to_pkt_fields_ops[IAVF_RXDID_LAST + 1] = {
494 : : [IAVF_RXDID_LEGACY_0] = iavf_rxd_to_pkt_fields_by_comms_ovs,
495 : : [IAVF_RXDID_LEGACY_1] = iavf_rxd_to_pkt_fields_by_comms_ovs,
496 : : [IAVF_RXDID_COMMS_AUX_VLAN] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
497 : : [IAVF_RXDID_COMMS_AUX_IPV4] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
498 : : [IAVF_RXDID_COMMS_AUX_IPV6] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
499 : : [IAVF_RXDID_COMMS_AUX_IPV6_FLOW] =
500 : : iavf_rxd_to_pkt_fields_by_comms_aux_v1,
501 : : [IAVF_RXDID_COMMS_AUX_TCP] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
502 : : [IAVF_RXDID_COMMS_AUX_IP_OFFSET] =
503 : : iavf_rxd_to_pkt_fields_by_comms_aux_v2,
504 : : [IAVF_RXDID_COMMS_IPSEC_CRYPTO] =
505 : : iavf_rxd_to_pkt_fields_by_comms_aux_v2,
506 : : [IAVF_RXDID_COMMS_OVS_1] = iavf_rxd_to_pkt_fields_by_comms_ovs,
507 : : };
508 : :
509 : : static void
510 : 0 : iavf_select_rxd_to_pkt_fields_handler(struct ci_rx_queue *rxq, uint32_t rxdid)
511 : : {
512 : 0 : rxq->rxdid = rxdid;
513 : :
514 [ # # # # : 0 : switch (rxdid) {
# # # #
# ]
515 : 0 : case IAVF_RXDID_COMMS_AUX_VLAN:
516 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_vlan_mask;
517 : 0 : break;
518 : 0 : case IAVF_RXDID_COMMS_AUX_IPV4:
519 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask;
520 : 0 : break;
521 : 0 : case IAVF_RXDID_COMMS_AUX_IPV6:
522 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask;
523 : 0 : break;
524 : 0 : case IAVF_RXDID_COMMS_AUX_IPV6_FLOW:
525 : 0 : rxq->xtr_ol_flag =
526 : : rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask;
527 : 0 : break;
528 : 0 : case IAVF_RXDID_COMMS_AUX_TCP:
529 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_tcp_mask;
530 : 0 : break;
531 : 0 : case IAVF_RXDID_COMMS_AUX_IP_OFFSET:
532 : 0 : rxq->xtr_ol_flag =
533 : : rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask;
534 : 0 : break;
535 : 0 : case IAVF_RXDID_COMMS_IPSEC_CRYPTO:
536 : 0 : rxq->xtr_ol_flag =
537 : : rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask;
538 : 0 : break;
539 : : case IAVF_RXDID_COMMS_OVS_1:
540 : : case IAVF_RXDID_LEGACY_0:
541 : : case IAVF_RXDID_LEGACY_1:
542 : : break;
543 : 0 : default:
544 : : /* update this according to the RXDID for FLEX_DESC_NONE */
545 : 0 : rxq->rxdid = IAVF_RXDID_COMMS_OVS_1;
546 : 0 : break;
547 : : }
548 : :
549 [ # # ]: 0 : if (!rte_pmd_ifd_dynf_proto_xtr_metadata_avail())
550 : 0 : rxq->xtr_ol_flag = 0;
551 : 0 : }
552 : :
553 : : int
554 : 0 : iavf_dev_rx_queue_setup(struct rte_eth_dev *dev, uint16_t queue_idx,
555 : : uint16_t nb_desc, unsigned int socket_id,
556 : : const struct rte_eth_rxconf *rx_conf,
557 : : struct rte_mempool *mp)
558 : : {
559 : 0 : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
560 : : struct iavf_adapter *ad =
561 : : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
562 : : struct iavf_info *vf =
563 : : IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
564 : 0 : struct iavf_vsi *vsi = &vf->vsi;
565 : : struct ci_rx_queue *rxq;
566 : : const struct rte_memzone *mz;
567 : : uint32_t ring_size;
568 : : uint8_t proto_xtr;
569 : : uint16_t len;
570 : : uint16_t rx_free_thresh;
571 : : uint64_t offloads;
572 : :
573 : 0 : PMD_INIT_FUNC_TRACE();
574 : :
575 [ # # ]: 0 : if (ad->closed)
576 : : return -EIO;
577 : :
578 : 0 : offloads = rx_conf->offloads | dev->data->dev_conf.rxmode.offloads;
579 : :
580 [ # # ]: 0 : if (nb_desc % IAVF_ALIGN_RING_DESC != 0 ||
581 [ # # ]: 0 : nb_desc > IAVF_MAX_RING_DESC ||
582 : : nb_desc < IAVF_MIN_RING_DESC) {
583 : 0 : PMD_INIT_LOG(ERR, "Number (%u) of receive descriptors is "
584 : : "invalid", nb_desc);
585 : 0 : return -EINVAL;
586 : : }
587 : :
588 : : /* Check free threshold */
589 [ # # ]: 0 : rx_free_thresh = (rx_conf->rx_free_thresh == 0) ?
590 : : IAVF_DEFAULT_RX_FREE_THRESH :
591 : : rx_conf->rx_free_thresh;
592 [ # # ]: 0 : if (check_rx_thresh(nb_desc, rx_free_thresh) != 0)
593 : 0 : return -EINVAL;
594 : :
595 : : /* Free memory if needed */
596 [ # # ]: 0 : if (dev->data->rx_queues[queue_idx]) {
597 : 0 : iavf_dev_rx_queue_release(dev, queue_idx);
598 : 0 : dev->data->rx_queues[queue_idx] = NULL;
599 : : }
600 : :
601 : : /* Allocate the rx queue data structure */
602 : 0 : rxq = rte_zmalloc_socket("iavf rxq",
603 : : sizeof(struct ci_rx_queue),
604 : : RTE_CACHE_LINE_SIZE,
605 : : socket_id);
606 [ # # ]: 0 : if (!rxq) {
607 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
608 : : "rx queue data structure");
609 : 0 : return -ENOMEM;
610 : : }
611 : :
612 : : /* Allocate stats */
613 : 0 : rxq->stats = rte_zmalloc_socket("iavf rxq stats",
614 : : sizeof(struct iavf_rx_queue_stats),
615 : : RTE_CACHE_LINE_SIZE,
616 : : socket_id);
617 [ # # ]: 0 : if (!rxq->stats) {
618 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
619 : : "rx queue stats");
620 : 0 : rte_free(rxq);
621 : 0 : return -ENOMEM;
622 : : }
623 : :
624 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_RX_FLEX_DESC) {
625 [ # # ]: 0 : proto_xtr = vf->proto_xtr ? vf->proto_xtr[queue_idx] :
626 : : IAVF_PROTO_XTR_NONE;
627 : 0 : rxq->rxdid = iavf_proto_xtr_type_to_rxdid(proto_xtr);
628 : 0 : rxq->proto_xtr = proto_xtr;
629 : : } else {
630 : 0 : rxq->rxdid = IAVF_RXDID_LEGACY_1;
631 : 0 : rxq->proto_xtr = IAVF_PROTO_XTR_NONE;
632 : : }
633 : :
634 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_VLAN_V2) {
635 : : struct virtchnl_vlan_supported_caps *stripping_support =
636 : : &vf->vlan_v2_caps.offloads.stripping_support;
637 : : uint32_t stripping_cap;
638 : :
639 [ # # ]: 0 : if (stripping_support->outer)
640 : : stripping_cap = stripping_support->outer;
641 : : else
642 : 0 : stripping_cap = stripping_support->inner;
643 : :
644 [ # # ]: 0 : if (stripping_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG1)
645 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1;
646 [ # # ]: 0 : else if (stripping_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG2_2)
647 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG2_2;
648 : : } else {
649 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1;
650 : : }
651 : :
652 : 0 : iavf_select_rxd_to_pkt_fields_handler(rxq, rxq->rxdid);
653 : :
654 : 0 : rxq->mp = mp;
655 : 0 : rxq->nb_rx_desc = nb_desc;
656 : 0 : rxq->rx_free_thresh = rx_free_thresh;
657 : 0 : rxq->queue_id = queue_idx;
658 : 0 : rxq->port_id = dev->data->port_id;
659 : 0 : rxq->rx_deferred_start = rx_conf->rx_deferred_start;
660 : 0 : rxq->rx_hdr_len = 0;
661 : 0 : rxq->iavf_vsi = vsi;
662 : 0 : rxq->offloads = offloads;
663 : :
664 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.offloads & RTE_ETH_RX_OFFLOAD_KEEP_CRC)
665 : 0 : rxq->crc_len = RTE_ETHER_CRC_LEN;
666 : : else
667 : 0 : rxq->crc_len = 0;
668 : :
669 : 0 : len = rte_pktmbuf_data_room_size(rxq->mp) - RTE_PKTMBUF_HEADROOM;
670 : 0 : rxq->rx_buf_len = RTE_ALIGN_FLOOR(len, (1 << IAVF_RXQ_CTX_DBUFF_SHIFT));
671 : 0 : rxq->rx_buf_len = RTE_MIN(rxq->rx_buf_len, IAVF_RX_MAX_DATA_BUF_SIZE);
672 : :
673 : : /* Allocate the software ring. */
674 : 0 : len = nb_desc + IAVF_RX_MAX_BURST;
675 : 0 : rxq->sw_ring =
676 : 0 : rte_zmalloc_socket("iavf rx sw ring",
677 : : sizeof(struct rte_mbuf *) * len,
678 : : RTE_CACHE_LINE_SIZE,
679 : : socket_id);
680 [ # # ]: 0 : if (!rxq->sw_ring) {
681 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for SW ring");
682 : 0 : rte_free(rxq->stats);
683 : 0 : rte_free(rxq);
684 : 0 : return -ENOMEM;
685 : : }
686 : :
687 : : /* Allocate the maximum number of RX ring hardware descriptor with
688 : : * a little more to support bulk allocate.
689 : : */
690 : : len = IAVF_MAX_RING_DESC + IAVF_RX_MAX_BURST;
691 : : ring_size = RTE_ALIGN(len * sizeof(union ci_rx_desc),
692 : : IAVF_DMA_MEM_ALIGN);
693 : 0 : mz = rte_eth_dma_zone_reserve(dev, "rx_ring", queue_idx,
694 : : ring_size, IAVF_RING_BASE_ALIGN,
695 : : socket_id);
696 [ # # ]: 0 : if (!mz) {
697 : 0 : PMD_INIT_LOG(ERR, "Failed to reserve DMA memory for RX");
698 : 0 : rte_free(rxq->sw_ring);
699 : 0 : rte_free(rxq->stats);
700 : 0 : rte_free(rxq);
701 : 0 : return -ENOMEM;
702 : : }
703 : : /* Zero all the descriptors in the ring. */
704 : 0 : memset(mz->addr, 0, ring_size);
705 : 0 : rxq->rx_ring_phys_addr = mz->iova;
706 : 0 : rxq->rx_ring = (union ci_rx_desc *)mz->addr;
707 : :
708 : 0 : rxq->mz = mz;
709 : 0 : reset_rx_queue(rxq);
710 : 0 : rxq->q_set = true;
711 : 0 : dev->data->rx_queues[queue_idx] = rxq;
712 : 0 : rxq->qrx_tail = hw->hw_addr + IAVF_QRX_TAIL1(rxq->queue_id);
713 : 0 : rxq->rel_mbufs_type = IAVF_REL_MBUFS_DEFAULT;
714 : :
715 [ # # ]: 0 : if (check_rx_bulk_allow(rxq) == true) {
716 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
717 : : "satisfied. Rx Burst Bulk Alloc function will be "
718 : : "used on port=%d, queue=%d.",
719 : : rxq->port_id, rxq->queue_id);
720 : : } else {
721 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
722 : : "not satisfied, Scattered Rx is requested "
723 : : "on port=%d, queue=%d.",
724 : : rxq->port_id, rxq->queue_id);
725 : 0 : ad->rx_bulk_alloc_allowed = false;
726 : : }
727 : :
728 : : #if defined RTE_ARCH_X86 || defined RTE_ARCH_ARM
729 : : /* check vector conflict */
730 [ # # # # ]: 0 : if (ci_rxq_vec_capable(rxq->nb_rx_desc, rxq->rx_free_thresh, rxq->offloads) &&
731 : 0 : iavf_rxq_vec_setup(rxq)) {
732 : 0 : PMD_DRV_LOG(ERR, "Failed vector rx setup.");
733 : 0 : return -EINVAL;
734 : : }
735 : : #endif
736 : : return 0;
737 : : }
738 : :
739 : : int
740 : 0 : iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
741 : : uint16_t queue_idx,
742 : : uint16_t nb_desc,
743 : : unsigned int socket_id,
744 : : const struct rte_eth_txconf *tx_conf)
745 : : {
746 : 0 : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
747 : : struct iavf_adapter *adapter =
748 : : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
749 : : struct iavf_info *vf =
750 : : IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
751 : 0 : struct iavf_vsi *vsi = &vf->vsi;
752 : : struct ci_tx_queue *txq;
753 : : const struct rte_memzone *mz;
754 : : uint32_t ring_size;
755 : : uint16_t tx_rs_thresh, tx_free_thresh;
756 : : uint64_t offloads;
757 : :
758 : 0 : PMD_INIT_FUNC_TRACE();
759 : :
760 [ # # ]: 0 : if (adapter->closed)
761 : : return -EIO;
762 : :
763 : 0 : offloads = tx_conf->offloads | dev->data->dev_conf.txmode.offloads;
764 : :
765 [ # # ]: 0 : if (nb_desc % IAVF_ALIGN_RING_DESC != 0 ||
766 [ # # ]: 0 : nb_desc > IAVF_MAX_RING_DESC ||
767 : : nb_desc < IAVF_MIN_RING_DESC) {
768 : 0 : PMD_INIT_LOG(ERR, "Number (%u) of transmit descriptors is "
769 : : "invalid", nb_desc);
770 : 0 : return -EINVAL;
771 : : }
772 : :
773 [ # # ]: 0 : tx_rs_thresh = (uint16_t)((tx_conf->tx_rs_thresh) ?
774 : : tx_conf->tx_rs_thresh : DEFAULT_TX_RS_THRESH);
775 [ # # ]: 0 : tx_free_thresh = (uint16_t)((tx_conf->tx_free_thresh) ?
776 : : tx_conf->tx_free_thresh : DEFAULT_TX_FREE_THRESH);
777 [ # # ]: 0 : if (check_tx_thresh(nb_desc, tx_rs_thresh, tx_free_thresh) != 0)
778 : : return -EINVAL;
779 : :
780 : : /* Free memory if needed. */
781 [ # # ]: 0 : if (dev->data->tx_queues[queue_idx]) {
782 : 0 : iavf_dev_tx_queue_release(dev, queue_idx);
783 : 0 : dev->data->tx_queues[queue_idx] = NULL;
784 : : }
785 : :
786 : : /* Allocate the TX queue data structure. */
787 : 0 : txq = rte_zmalloc_socket("iavf txq",
788 : : sizeof(struct ci_tx_queue),
789 : : RTE_CACHE_LINE_SIZE,
790 : : socket_id);
791 [ # # ]: 0 : if (!txq) {
792 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
793 : : "tx queue structure");
794 : 0 : return -ENOMEM;
795 : : }
796 : :
797 [ # # ]: 0 : if (adapter->vf.vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_VLAN_V2) {
798 : : struct virtchnl_vlan_supported_caps *insertion_support =
799 : : &adapter->vf.vlan_v2_caps.offloads.insertion_support;
800 : : uint32_t insertion_cap;
801 : :
802 [ # # ]: 0 : if (insertion_support->outer == VIRTCHNL_VLAN_UNSUPPORTED ||
803 [ # # ]: 0 : insertion_support->inner == VIRTCHNL_VLAN_UNSUPPORTED) {
804 : : /* Only one insertion is supported. */
805 [ # # ]: 0 : if (insertion_support->outer)
806 : : insertion_cap = insertion_support->outer;
807 : : else
808 : 0 : insertion_cap = insertion_support->inner;
809 : :
810 [ # # ]: 0 : if (insertion_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG1) {
811 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1;
812 : 0 : PMD_INIT_LOG(DEBUG, "VLAN insertion_cap: L2TAG1");
813 [ # # ]: 0 : } else if (insertion_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG2) {
814 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2;
815 : 0 : PMD_INIT_LOG(DEBUG, "VLAN insertion_cap: L2TAG2");
816 : : }
817 : : } else {
818 : : /* Both outer and inner insertion supported. */
819 [ # # ]: 0 : if (insertion_support->inner & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG1) {
820 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1;
821 : 0 : PMD_INIT_LOG(DEBUG, "Inner VLAN insertion_cap: L2TAG1");
822 : 0 : PMD_INIT_LOG(DEBUG, "Outer VLAN insertion_cap: L2TAG2");
823 : : } else {
824 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2;
825 : 0 : PMD_INIT_LOG(DEBUG, "Inner VLAN insertion_cap: L2TAG2");
826 : 0 : PMD_INIT_LOG(DEBUG, "Outer VLAN insertion_cap: L2TAG1");
827 : : }
828 : : }
829 : : } else {
830 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1;
831 : : }
832 : :
833 : 0 : txq->nb_tx_desc = nb_desc;
834 : 0 : txq->tx_rs_thresh = tx_rs_thresh;
835 : 0 : txq->tx_free_thresh = tx_free_thresh;
836 : 0 : txq->queue_id = queue_idx;
837 : 0 : txq->port_id = dev->data->port_id;
838 : 0 : txq->offloads = offloads;
839 : 0 : txq->tx_deferred_start = tx_conf->tx_deferred_start;
840 : 0 : txq->iavf_vsi = vsi;
841 : :
842 [ # # ]: 0 : if (iavf_ipsec_crypto_supported(adapter))
843 : 0 : txq->ipsec_crypto_pkt_md_offset =
844 : 0 : iavf_security_get_pkt_md_offset(adapter);
845 : :
846 : : /* Allocate software ring */
847 : 0 : txq->sw_ring =
848 : 0 : rte_zmalloc_socket("iavf tx sw ring",
849 : : sizeof(struct ci_tx_entry) * nb_desc,
850 : : RTE_CACHE_LINE_SIZE,
851 : : socket_id);
852 [ # # ]: 0 : if (!txq->sw_ring) {
853 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for SW TX ring");
854 : 0 : rte_free(txq);
855 : 0 : return -ENOMEM;
856 : : }
857 : :
858 : : /* Allocate TX hardware ring descriptors. */
859 : : ring_size = sizeof(struct iavf_tx_desc) * IAVF_MAX_RING_DESC;
860 : : ring_size = RTE_ALIGN(ring_size, IAVF_DMA_MEM_ALIGN);
861 : 0 : mz = rte_eth_dma_zone_reserve(dev, "iavf_tx_ring", queue_idx,
862 : : ring_size, IAVF_RING_BASE_ALIGN,
863 : : socket_id);
864 [ # # ]: 0 : if (!mz) {
865 : 0 : PMD_INIT_LOG(ERR, "Failed to reserve DMA memory for TX");
866 : 0 : rte_free(txq->sw_ring);
867 : 0 : rte_free(txq);
868 : 0 : return -ENOMEM;
869 : : }
870 : 0 : txq->tx_ring_dma = mz->iova;
871 : 0 : txq->iavf_tx_ring = (struct iavf_tx_desc *)mz->addr;
872 : :
873 : 0 : txq->mz = mz;
874 : 0 : reset_tx_queue(txq);
875 : 0 : txq->q_set = true;
876 : 0 : dev->data->tx_queues[queue_idx] = txq;
877 : 0 : txq->qtx_tail = hw->hw_addr + IAVF_QTX_TAIL1(queue_idx);
878 : :
879 [ # # ]: 0 : if (check_tx_vec_allow(txq) == false) {
880 : 0 : struct iavf_adapter *ad =
881 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
882 : 0 : ad->tx_vec_allowed = false;
883 : : }
884 : :
885 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_QOS &&
886 [ # # ]: 0 : vf->tm_conf.committed) {
887 : : int tc;
888 [ # # ]: 0 : for (tc = 0; tc < vf->qos_cap->num_elem; tc++) {
889 [ # # ]: 0 : if (txq->queue_id >= vf->qtc_map[tc].start_queue_id &&
890 : 0 : txq->queue_id < (vf->qtc_map[tc].start_queue_id +
891 [ # # ]: 0 : vf->qtc_map[tc].queue_count))
892 : : break;
893 : : }
894 [ # # ]: 0 : if (tc >= vf->qos_cap->num_elem) {
895 : 0 : PMD_INIT_LOG(ERR, "Queue TC mapping is not correct");
896 : 0 : return -EINVAL;
897 : : }
898 : 0 : txq->tc = tc;
899 : : }
900 : :
901 : : return 0;
902 : : }
903 : :
904 : : int
905 : 0 : iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id)
906 : : {
907 : 0 : struct iavf_adapter *adapter =
908 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
909 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
910 : : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
911 : : struct ci_rx_queue *rxq;
912 : : int err = 0;
913 : :
914 : 0 : PMD_DRV_FUNC_TRACE();
915 : :
916 [ # # ]: 0 : if (rx_queue_id >= dev->data->nb_rx_queues)
917 : : return -EINVAL;
918 : :
919 : 0 : rxq = dev->data->rx_queues[rx_queue_id];
920 : :
921 : 0 : err = alloc_rxq_mbufs(rxq);
922 [ # # ]: 0 : if (err) {
923 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate RX queue mbuf");
924 : 0 : return err;
925 : : }
926 : :
927 : : rte_wmb();
928 : :
929 : : /* Init the RX tail register. */
930 : 0 : IAVF_PCI_REG_WRITE(rxq->qrx_tail, rxq->nb_rx_desc - 1);
931 : 0 : IAVF_WRITE_FLUSH(hw);
932 : :
933 : : /* Ready to switch the queue on */
934 [ # # ]: 0 : if (!vf->lv_enabled)
935 : 0 : err = iavf_switch_queue(adapter, rx_queue_id, true, true);
936 : : else
937 : 0 : err = iavf_switch_queue_lv(adapter, rx_queue_id, true, true);
938 : :
939 [ # # ]: 0 : if (err) {
940 : 0 : release_rxq_mbufs(rxq);
941 : 0 : PMD_DRV_LOG(ERR, "Failed to switch RX queue %u on",
942 : : rx_queue_id);
943 : : } else {
944 : 0 : dev->data->rx_queue_state[rx_queue_id] =
945 : : RTE_ETH_QUEUE_STATE_STARTED;
946 : : }
947 : :
948 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.offloads &
949 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
950 [ # # ]: 0 : if (iavf_get_phc_time(rxq)) {
951 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
952 : 0 : return err;
953 : : }
954 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
955 : : }
956 : :
957 : : return err;
958 : : }
959 : :
960 : : int
961 : 0 : iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id)
962 : : {
963 : 0 : struct iavf_adapter *adapter =
964 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
965 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
966 : : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
967 : : struct ci_tx_queue *txq;
968 : : int err = 0;
969 : :
970 : 0 : PMD_DRV_FUNC_TRACE();
971 : :
972 [ # # ]: 0 : if (tx_queue_id >= dev->data->nb_tx_queues)
973 : : return -EINVAL;
974 : :
975 : 0 : txq = dev->data->tx_queues[tx_queue_id];
976 : :
977 : : /* Init the RX tail register. */
978 : 0 : IAVF_PCI_REG_WRITE(txq->qtx_tail, 0);
979 : 0 : IAVF_WRITE_FLUSH(hw);
980 : :
981 : : /* Ready to switch the queue on */
982 [ # # ]: 0 : if (!vf->lv_enabled)
983 : 0 : err = iavf_switch_queue(adapter, tx_queue_id, false, true);
984 : : else
985 : 0 : err = iavf_switch_queue_lv(adapter, tx_queue_id, false, true);
986 : :
987 [ # # ]: 0 : if (err)
988 : 0 : PMD_DRV_LOG(ERR, "Failed to switch TX queue %u on",
989 : : tx_queue_id);
990 : : else
991 : 0 : dev->data->tx_queue_state[tx_queue_id] =
992 : : RTE_ETH_QUEUE_STATE_STARTED;
993 : :
994 : : return err;
995 : : }
996 : :
997 : : int
998 : 0 : iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id)
999 : : {
1000 : 0 : struct iavf_adapter *adapter =
1001 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1002 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
1003 : : struct ci_rx_queue *rxq;
1004 : : int err;
1005 : :
1006 : 0 : PMD_DRV_FUNC_TRACE();
1007 : :
1008 [ # # ]: 0 : if (rx_queue_id >= dev->data->nb_rx_queues)
1009 : : return -EINVAL;
1010 : :
1011 [ # # ]: 0 : if (!vf->lv_enabled)
1012 : 0 : err = iavf_switch_queue(adapter, rx_queue_id, true, false);
1013 : : else
1014 : 0 : err = iavf_switch_queue_lv(adapter, rx_queue_id, true, false);
1015 : :
1016 [ # # ]: 0 : if (err) {
1017 : 0 : PMD_DRV_LOG(ERR, "Failed to switch RX queue %u off",
1018 : : rx_queue_id);
1019 : 0 : return err;
1020 : : }
1021 : :
1022 : 0 : rxq = dev->data->rx_queues[rx_queue_id];
1023 : 0 : iavf_rxq_release_mbufs_ops[rxq->rel_mbufs_type].release_mbufs(rxq);
1024 : 0 : reset_rx_queue(rxq);
1025 : 0 : dev->data->rx_queue_state[rx_queue_id] = RTE_ETH_QUEUE_STATE_STOPPED;
1026 : :
1027 : 0 : return 0;
1028 : : }
1029 : :
1030 : : int
1031 : 0 : iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id)
1032 : : {
1033 : 0 : struct iavf_adapter *adapter =
1034 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1035 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
1036 : : struct ci_tx_queue *txq;
1037 : : int err;
1038 : :
1039 : 0 : PMD_DRV_FUNC_TRACE();
1040 : :
1041 [ # # ]: 0 : if (tx_queue_id >= dev->data->nb_tx_queues)
1042 : : return -EINVAL;
1043 : :
1044 [ # # ]: 0 : if (!vf->lv_enabled)
1045 : 0 : err = iavf_switch_queue(adapter, tx_queue_id, false, false);
1046 : : else
1047 : 0 : err = iavf_switch_queue_lv(adapter, tx_queue_id, false, false);
1048 : :
1049 [ # # ]: 0 : if (err) {
1050 : 0 : PMD_DRV_LOG(ERR, "Failed to switch TX queue %u off",
1051 : : tx_queue_id);
1052 : 0 : return err;
1053 : : }
1054 : :
1055 : 0 : txq = dev->data->tx_queues[tx_queue_id];
1056 : 0 : ci_txq_release_all_mbufs(txq, txq->use_ctx);
1057 : 0 : reset_tx_queue(txq);
1058 : 0 : dev->data->tx_queue_state[tx_queue_id] = RTE_ETH_QUEUE_STATE_STOPPED;
1059 : :
1060 : 0 : return 0;
1061 : : }
1062 : :
1063 : : void
1064 : 0 : iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid)
1065 : : {
1066 : 0 : struct ci_rx_queue *q = dev->data->rx_queues[qid];
1067 : :
1068 [ # # ]: 0 : if (!q)
1069 : : return;
1070 : :
1071 : 0 : iavf_rxq_release_mbufs_ops[q->rel_mbufs_type].release_mbufs(q);
1072 : 0 : rte_free(q->sw_ring);
1073 : 0 : rte_memzone_free(q->mz);
1074 : 0 : rte_free(q->stats);
1075 : 0 : rte_free(q);
1076 : : }
1077 : :
1078 : : void
1079 : 0 : iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid)
1080 : : {
1081 : 0 : struct ci_tx_queue *q = dev->data->tx_queues[qid];
1082 : :
1083 [ # # ]: 0 : if (!q)
1084 : : return;
1085 : :
1086 : 0 : ci_txq_release_all_mbufs(q, q->use_ctx);
1087 : 0 : rte_free(q->sw_ring);
1088 : 0 : rte_memzone_free(q->mz);
1089 : 0 : rte_free(q);
1090 : : }
1091 : :
1092 : : static void
1093 : 0 : iavf_reset_queues(struct rte_eth_dev *dev)
1094 : : {
1095 : : struct ci_rx_queue *rxq;
1096 : : struct ci_tx_queue *txq;
1097 : : int i;
1098 : :
1099 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
1100 : 0 : txq = dev->data->tx_queues[i];
1101 [ # # ]: 0 : if (!txq)
1102 : 0 : continue;
1103 : 0 : ci_txq_release_all_mbufs(txq, txq->use_ctx);
1104 : 0 : reset_tx_queue(txq);
1105 : 0 : dev->data->tx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
1106 : : }
1107 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1108 : 0 : rxq = dev->data->rx_queues[i];
1109 [ # # ]: 0 : if (!rxq)
1110 : 0 : continue;
1111 : 0 : iavf_rxq_release_mbufs_ops[rxq->rel_mbufs_type].release_mbufs(rxq);
1112 : 0 : reset_rx_queue(rxq);
1113 : 0 : dev->data->rx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
1114 : : }
1115 : 0 : }
1116 : :
1117 : : void
1118 : 0 : iavf_stop_queues(struct rte_eth_dev *dev)
1119 : : {
1120 : 0 : struct iavf_adapter *adapter =
1121 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1122 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
1123 : : int ret;
1124 : :
1125 : : /* adminq will be disabled when vf is resetting. */
1126 [ # # ]: 0 : if (vf->in_reset_recovery) {
1127 : 0 : iavf_reset_queues(dev);
1128 : 0 : return;
1129 : : }
1130 : :
1131 : : /* Stop All queues */
1132 [ # # ]: 0 : if (!vf->lv_enabled) {
1133 : 0 : ret = iavf_disable_queues(adapter);
1134 [ # # ]: 0 : if (ret)
1135 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues");
1136 : : } else {
1137 : 0 : ret = iavf_disable_queues_lv(adapter);
1138 [ # # ]: 0 : if (ret)
1139 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues for large VF");
1140 : : }
1141 : :
1142 [ # # ]: 0 : if (ret)
1143 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues");
1144 : :
1145 : 0 : iavf_reset_queues(dev);
1146 : : }
1147 : :
1148 : : #define IAVF_RX_FLEX_ERR0_BITS \
1149 : : ((1 << IAVF_RX_FLEX_DESC_STATUS0_HBO_S) | \
1150 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S) | \
1151 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S) | \
1152 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S) | \
1153 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S) | \
1154 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_RXE_S))
1155 : :
1156 : : static inline void
1157 : : iavf_rxd_to_vlan_tci(struct rte_mbuf *mb, volatile union ci_rx_desc *rxdp)
1158 : : {
1159 : 0 : if (rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len) &
1160 : : (1 << IAVF_RX_DESC_STATUS_L2TAG1P_SHIFT)) {
1161 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1162 : 0 : mb->vlan_tci =
1163 : 0 : rte_le_to_cpu_16(rxdp->wb.qword0.lo_dword.l2tag1);
1164 : : } else {
1165 : 0 : mb->vlan_tci = 0;
1166 : : }
1167 : : }
1168 : :
1169 : : static inline void
1170 : 0 : iavf_flex_rxd_to_vlan_tci(struct rte_mbuf *mb,
1171 : : volatile union ci_rx_flex_desc *rxdp)
1172 : : {
1173 [ # # ]: 0 : if (rte_le_to_cpu_64(rxdp->wb.status_error0) &
1174 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S)) {
1175 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN |
1176 : : RTE_MBUF_F_RX_VLAN_STRIPPED;
1177 : 0 : mb->vlan_tci =
1178 : 0 : rte_le_to_cpu_16(rxdp->wb.l2tag1);
1179 : : } else {
1180 : 0 : mb->vlan_tci = 0;
1181 : : }
1182 : :
1183 [ # # ]: 0 : if (rte_le_to_cpu_16(rxdp->wb.status_error1) &
1184 : : (1 << IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S)) {
1185 [ # # ]: 0 : if ((mb->ol_flags & RTE_MBUF_F_RX_VLAN_STRIPPED) == 0) {
1186 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1187 : : } else {
1188 : : /* if two tags, move Tag1 to outer tag field */
1189 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_QINQ_STRIPPED | RTE_MBUF_F_RX_QINQ;
1190 : 0 : mb->vlan_tci_outer = mb->vlan_tci;
1191 : : }
1192 : 0 : mb->vlan_tci = rte_le_to_cpu_16(rxdp->wb.l2tag2_2nd);
1193 : : PMD_RX_LOG(DEBUG, "Descriptor l2tag2_1: %u, l2tag2_2: %u",
1194 : : rte_le_to_cpu_16(rxdp->wb.l2tag2_1st),
1195 : : rte_le_to_cpu_16(rxdp->wb.l2tag2_2nd));
1196 : : } else {
1197 : 0 : mb->vlan_tci_outer = 0;
1198 : : }
1199 : 0 : }
1200 : :
1201 : : static inline void
1202 : : iavf_flex_rxd_to_ipsec_crypto_said_get(struct rte_mbuf *mb,
1203 : : volatile union ci_rx_flex_desc *rxdp)
1204 : : {
1205 : : volatile struct iavf_32b_rx_flex_desc_comms_ipsec *desc =
1206 : : (volatile struct iavf_32b_rx_flex_desc_comms_ipsec *)rxdp;
1207 : :
1208 : 0 : mb->dynfield1[0] = desc->ipsec_said &
1209 : : IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK;
1210 : 0 : }
1211 : :
1212 : : static inline void
1213 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(struct rte_mbuf *mb,
1214 : : volatile union ci_rx_flex_desc *rxdp,
1215 : : struct iavf_ipsec_crypto_stats *stats)
1216 : : {
1217 : 0 : uint16_t status1 = rte_le_to_cpu_64(rxdp->wb.status_error1);
1218 : :
1219 [ # # ]: 0 : if (status1 & BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED)) {
1220 : : uint16_t ipsec_status;
1221 : :
1222 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_SEC_OFFLOAD;
1223 : :
1224 : 0 : ipsec_status = status1 &
1225 : : IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK;
1226 : :
1227 : :
1228 [ # # ]: 0 : if (unlikely(ipsec_status !=
1229 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS)) {
1230 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_SEC_OFFLOAD_FAILED;
1231 : :
1232 [ # # # # : 0 : switch (ipsec_status) {
# # ]
1233 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS:
1234 : 0 : stats->ierrors.sad_miss++;
1235 : 0 : break;
1236 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED:
1237 : 0 : stats->ierrors.not_processed++;
1238 : 0 : break;
1239 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL:
1240 : 0 : stats->ierrors.icv_check++;
1241 : 0 : break;
1242 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR:
1243 : 0 : stats->ierrors.ipsec_length++;
1244 : 0 : break;
1245 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR:
1246 : 0 : stats->ierrors.misc++;
1247 : 0 : break;
1248 : : }
1249 : :
1250 : 0 : stats->ierrors.count++;
1251 : 0 : return;
1252 : : }
1253 : :
1254 : 0 : stats->icount++;
1255 : 0 : stats->ibytes += rxdp->wb.pkt_len & 0x3FFF;
1256 : :
1257 [ # # # # ]: 0 : if (rxdp->wb.rxdid == IAVF_RXDID_COMMS_IPSEC_CRYPTO &&
1258 : : ipsec_status !=
1259 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS)
1260 : : iavf_flex_rxd_to_ipsec_crypto_said_get(mb, rxdp);
1261 : : }
1262 : : }
1263 : :
1264 : :
1265 : : /* Translate the rx descriptor status and error fields to pkt flags */
1266 : : static inline uint64_t
1267 : 0 : iavf_rxd_to_pkt_flags(uint64_t qword)
1268 : : {
1269 : : uint64_t flags;
1270 : 0 : uint64_t error_bits = (qword >> IAVF_RXD_QW1_ERROR_SHIFT);
1271 : :
1272 : : #define IAVF_RX_ERR_BITS 0x3f
1273 : :
1274 : : /* Check if RSS_HASH */
1275 : 0 : flags = (((qword >> IAVF_RX_DESC_STATUS_FLTSTAT_SHIFT) &
1276 : : IAVF_RX_DESC_FLTSTAT_RSS_HASH) ==
1277 [ # # ]: 0 : IAVF_RX_DESC_FLTSTAT_RSS_HASH) ? RTE_MBUF_F_RX_RSS_HASH : 0;
1278 : :
1279 : : /* Check if FDIR Match */
1280 : 0 : flags |= (qword & (1 << IAVF_RX_DESC_STATUS_FLM_SHIFT) ?
1281 : 0 : RTE_MBUF_F_RX_FDIR : 0);
1282 : :
1283 [ # # ]: 0 : if (likely((error_bits & IAVF_RX_ERR_BITS) == 0)) {
1284 : 0 : flags |= (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_GOOD);
1285 : 0 : return flags;
1286 : : }
1287 : :
1288 [ # # ]: 0 : if (unlikely(error_bits & (1 << IAVF_RX_DESC_ERROR_IPE_SHIFT)))
1289 : 0 : flags |= RTE_MBUF_F_RX_IP_CKSUM_BAD;
1290 : : else
1291 : 0 : flags |= RTE_MBUF_F_RX_IP_CKSUM_GOOD;
1292 : :
1293 [ # # ]: 0 : if (unlikely(error_bits & (1 << IAVF_RX_DESC_ERROR_L4E_SHIFT)))
1294 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_BAD;
1295 : : else
1296 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_GOOD;
1297 : :
1298 : : /* TODO: Oversize error bit is not processed here */
1299 : :
1300 : : return flags;
1301 : : }
1302 : :
1303 : : static inline uint64_t
1304 : : iavf_rxd_build_fdir(volatile union ci_rx_desc *rxdp, struct rte_mbuf *mb)
1305 : : {
1306 : : uint64_t flags = 0;
1307 : : uint16_t flexbh;
1308 : :
1309 : 0 : flexbh = (rte_le_to_cpu_32(rxdp->wb.qword2.ext_status) >>
1310 : 0 : IAVF_RX_DESC_EXT_STATUS_FLEXBH_SHIFT) &
1311 : : IAVF_RX_DESC_EXT_STATUS_FLEXBH_MASK;
1312 : :
1313 [ # # # # : 0 : if (flexbh == IAVF_RX_DESC_EXT_STATUS_FLEXBH_FD_ID) {
# # ]
1314 : 0 : mb->hash.fdir.hi =
1315 : 0 : rte_le_to_cpu_32(rxdp->wb.qword3.hi_dword.fd_id);
1316 : : flags |= RTE_MBUF_F_RX_FDIR_ID;
1317 : : }
1318 : : return flags;
1319 : : }
1320 : :
1321 : : #define IAVF_RX_FLEX_ERR0_BITS \
1322 : : ((1 << IAVF_RX_FLEX_DESC_STATUS0_HBO_S) | \
1323 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S) | \
1324 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S) | \
1325 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S) | \
1326 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S) | \
1327 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_RXE_S))
1328 : :
1329 : : /* Rx L3/L4 checksum */
1330 : : static inline uint64_t
1331 : 0 : iavf_flex_rxd_error_to_pkt_flags(uint16_t stat_err0)
1332 : : {
1333 : : uint64_t flags = 0;
1334 : :
1335 : : /* check if HW has decoded the packet and checksum */
1336 [ # # ]: 0 : if (unlikely(!(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S))))
1337 : : return 0;
1338 : :
1339 [ # # ]: 0 : if (likely(!(stat_err0 & IAVF_RX_FLEX_ERR0_BITS))) {
1340 : : flags |= (RTE_MBUF_F_RX_IP_CKSUM_GOOD |
1341 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD |
1342 : : RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD);
1343 : : return flags;
1344 : : }
1345 : :
1346 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S)))
1347 : : flags |= RTE_MBUF_F_RX_IP_CKSUM_BAD;
1348 : : else
1349 : : flags |= RTE_MBUF_F_RX_IP_CKSUM_GOOD;
1350 : :
1351 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S)))
1352 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_BAD;
1353 : : else
1354 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_GOOD;
1355 : :
1356 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S)))
1357 : 0 : flags |= RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD;
1358 : :
1359 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S)))
1360 : 0 : flags |= RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD;
1361 : : else
1362 : 0 : flags |= RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD;
1363 : :
1364 : : return flags;
1365 : : }
1366 : :
1367 : : /* If the number of free RX descriptors is greater than the RX free
1368 : : * threshold of the queue, advance the Receive Descriptor Tail (RDT)
1369 : : * register. Update the RDT with the value of the last processed RX
1370 : : * descriptor minus 1, to guarantee that the RDT register is never
1371 : : * equal to the RDH register, which creates a "full" ring situation
1372 : : * from the hardware point of view.
1373 : : */
1374 : : static inline void
1375 : 0 : iavf_update_rx_tail(struct ci_rx_queue *rxq, uint16_t nb_hold, uint16_t rx_id)
1376 : : {
1377 : 0 : nb_hold = (uint16_t)(nb_hold + rxq->nb_rx_hold);
1378 : :
1379 [ # # ]: 0 : if (nb_hold > rxq->rx_free_thresh) {
1380 : : PMD_RX_LOG(DEBUG,
1381 : : "port_id=%u queue_id=%u rx_tail=%u nb_hold=%u",
1382 : : rxq->port_id, rxq->queue_id, rx_id, nb_hold);
1383 [ # # ]: 0 : rx_id = (uint16_t)((rx_id == 0) ?
1384 : 0 : (rxq->nb_rx_desc - 1) : (rx_id - 1));
1385 : 0 : IAVF_PCI_REG_WC_WRITE(rxq->qrx_tail, rx_id);
1386 : : nb_hold = 0;
1387 : : }
1388 : 0 : rxq->nb_rx_hold = nb_hold;
1389 : 0 : }
1390 : :
1391 : : /* implement recv_pkts */
1392 : : uint16_t
1393 : 0 : iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1394 : : {
1395 : : volatile union ci_rx_desc *rx_ring;
1396 : : volatile union ci_rx_desc *rxdp;
1397 : : struct ci_rx_queue *rxq;
1398 : : union ci_rx_desc rxd;
1399 : : struct ci_rx_entry rxe;
1400 : : struct rte_eth_dev *dev;
1401 : : struct rte_mbuf *rxm;
1402 : : struct rte_mbuf *nmb;
1403 : : uint16_t nb_rx;
1404 : : uint32_t rx_status;
1405 : : uint64_t qword1;
1406 : : uint16_t rx_packet_len;
1407 : : uint16_t rx_id, nb_hold;
1408 : : uint64_t dma_addr;
1409 : : uint64_t pkt_flags;
1410 : : const uint32_t *ptype_tbl;
1411 : :
1412 : : nb_rx = 0;
1413 : : nb_hold = 0;
1414 : : rxq = rx_queue;
1415 : 0 : rx_id = rxq->rx_tail;
1416 : 0 : rx_ring = rxq->rx_ring;
1417 : 0 : ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1418 : :
1419 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1420 : 0 : rxdp = &rx_ring[rx_id];
1421 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
1422 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
1423 : : IAVF_RXD_QW1_STATUS_SHIFT;
1424 : :
1425 : : /* Check the DD bit first */
1426 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
1427 : : break;
1428 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1429 : :
1430 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1431 [ # # ]: 0 : if (unlikely(!nmb)) {
1432 : 0 : dev = &rte_eth_devices[rxq->port_id];
1433 : 0 : dev->data->rx_mbuf_alloc_failed++;
1434 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1435 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1436 : 0 : break;
1437 : : }
1438 : :
1439 : 0 : rxd = *rxdp;
1440 : 0 : nb_hold++;
1441 : 0 : rxe = rxq->sw_ring[rx_id];
1442 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1443 : 0 : rx_id++;
1444 [ # # ]: 0 : if (unlikely(rx_id == rxq->nb_rx_desc))
1445 : : rx_id = 0;
1446 : :
1447 : : /* Prefetch next mbuf */
1448 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1449 : :
1450 : : /* When next RX descriptor is on a cache line boundary,
1451 : : * prefetch the next 4 RX descriptors and next 8 pointers
1452 : : * to mbufs.
1453 : : */
1454 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1455 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1456 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1457 : : }
1458 : : rxm = rxe.mbuf;
1459 : : dma_addr =
1460 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1461 : 0 : rxdp->read.hdr_addr = 0;
1462 : 0 : rxdp->read.pkt_addr = dma_addr;
1463 : :
1464 : 0 : rx_packet_len = ((qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
1465 : 0 : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT) - rxq->crc_len;
1466 : :
1467 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1468 : 0 : rte_prefetch0(RTE_PTR_ADD(rxm->buf_addr, RTE_PKTMBUF_HEADROOM));
1469 : 0 : rxm->nb_segs = 1;
1470 : 0 : rxm->next = NULL;
1471 : 0 : rxm->pkt_len = rx_packet_len;
1472 : 0 : rxm->data_len = rx_packet_len;
1473 : 0 : rxm->port = rxq->port_id;
1474 [ # # ]: 0 : rxm->ol_flags = 0;
1475 : : iavf_rxd_to_vlan_tci(rxm, &rxd);
1476 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
1477 : 0 : rxm->packet_type =
1478 : 0 : ptype_tbl[(uint8_t)((qword1 &
1479 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >> IAVF_RXD_QW1_PTYPE_SHIFT)];
1480 : :
1481 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
1482 : 0 : rxm->hash.rss =
1483 : 0 : rte_le_to_cpu_32(rxd.wb.qword0.hi_dword.rss);
1484 : :
1485 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
1486 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxd, rxm);
1487 : :
1488 : 0 : rxm->ol_flags |= pkt_flags;
1489 : :
1490 : 0 : rx_pkts[nb_rx++] = rxm;
1491 : : }
1492 : 0 : rxq->rx_tail = rx_id;
1493 : :
1494 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1495 : :
1496 : 0 : return nb_rx;
1497 : : }
1498 : :
1499 : : /* implement recv_pkts for flexible Rx descriptor */
1500 : : uint16_t
1501 : 0 : iavf_recv_pkts_flex_rxd(void *rx_queue,
1502 : : struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1503 : : {
1504 : : volatile union ci_rx_flex_desc *rx_ring;
1505 : : volatile union ci_rx_flex_desc *rxdp;
1506 : : struct ci_rx_queue *rxq;
1507 : : union ci_rx_flex_desc rxd;
1508 : : struct ci_rx_entry rxe;
1509 : : struct rte_eth_dev *dev;
1510 : : struct rte_mbuf *rxm;
1511 : : struct rte_mbuf *nmb;
1512 : : uint16_t nb_rx;
1513 : : uint16_t rx_stat_err0;
1514 : : uint16_t rx_packet_len;
1515 : : uint16_t rx_id, nb_hold;
1516 : : uint64_t dma_addr;
1517 : : uint64_t pkt_flags;
1518 : : const uint32_t *ptype_tbl;
1519 : : uint64_t ts_ns;
1520 : :
1521 : : nb_rx = 0;
1522 : : nb_hold = 0;
1523 : : rxq = rx_queue;
1524 : 0 : rx_id = rxq->rx_tail;
1525 : 0 : rx_ring = rxq->rx_flex_ring;
1526 : 0 : ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1527 : :
1528 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1529 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1530 : :
1531 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1532 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1533 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1534 : 0 : rxq->hw_time_update = sw_cur_time;
1535 : : }
1536 : : }
1537 : :
1538 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1539 : 0 : rxdp = &rx_ring[rx_id];
1540 : 0 : rx_stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1541 : :
1542 : : /* Check the DD bit first */
1543 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1544 : : break;
1545 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1546 : :
1547 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1548 [ # # ]: 0 : if (unlikely(!nmb)) {
1549 : 0 : dev = &rte_eth_devices[rxq->port_id];
1550 : 0 : dev->data->rx_mbuf_alloc_failed++;
1551 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1552 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1553 : 0 : break;
1554 : : }
1555 : :
1556 : 0 : rxd = *rxdp;
1557 : 0 : nb_hold++;
1558 : 0 : rxe = rxq->sw_ring[rx_id];
1559 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1560 : 0 : rx_id++;
1561 [ # # ]: 0 : if (unlikely(rx_id == rxq->nb_rx_desc))
1562 : : rx_id = 0;
1563 : :
1564 : : /* Prefetch next mbuf */
1565 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1566 : :
1567 : : /* When next RX descriptor is on a cache line boundary,
1568 : : * prefetch the next 4 RX descriptors and next 8 pointers
1569 : : * to mbufs.
1570 : : */
1571 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1572 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1573 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1574 : : }
1575 : : rxm = rxe.mbuf;
1576 : : dma_addr =
1577 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1578 : 0 : rxdp->read.hdr_addr = 0;
1579 : 0 : rxdp->read.pkt_addr = dma_addr;
1580 : :
1581 : 0 : rx_packet_len = (rte_le_to_cpu_16(rxd.wb.pkt_len) &
1582 : 0 : IAVF_RX_FLX_DESC_PKT_LEN_M) - rxq->crc_len;
1583 : :
1584 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1585 : 0 : rte_prefetch0(RTE_PTR_ADD(rxm->buf_addr, RTE_PKTMBUF_HEADROOM));
1586 : 0 : rxm->nb_segs = 1;
1587 : 0 : rxm->next = NULL;
1588 : 0 : rxm->pkt_len = rx_packet_len;
1589 : 0 : rxm->data_len = rx_packet_len;
1590 : 0 : rxm->port = rxq->port_id;
1591 : 0 : rxm->ol_flags = 0;
1592 : 0 : rxm->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
1593 : 0 : rte_le_to_cpu_16(rxd.wb.ptype_flex_flags0)];
1594 : 0 : iavf_flex_rxd_to_vlan_tci(rxm, &rxd);
1595 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(rxm, &rxd,
1596 : 0 : &rxq->stats->ipsec_crypto);
1597 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, rxm, &rxd);
1598 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(rx_stat_err0);
1599 : :
1600 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0) {
1601 [ # # ]: 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
1602 : : rte_le_to_cpu_32(rxd.wb.flex_ts.ts_high));
1603 : :
1604 : 0 : rxq->phc_time = ts_ns;
1605 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1606 : :
1607 : 0 : *RTE_MBUF_DYNFIELD(rxm,
1608 : : iavf_timestamp_dynfield_offset,
1609 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
1610 : 0 : rxm->ol_flags |= iavf_timestamp_dynflag;
1611 : : }
1612 : :
1613 : 0 : rxm->ol_flags |= pkt_flags;
1614 : :
1615 : 0 : rx_pkts[nb_rx++] = rxm;
1616 : : }
1617 : 0 : rxq->rx_tail = rx_id;
1618 : :
1619 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1620 : :
1621 : 0 : return nb_rx;
1622 : : }
1623 : :
1624 : : /* implement recv_scattered_pkts for flexible Rx descriptor */
1625 : : uint16_t
1626 : 0 : iavf_recv_scattered_pkts_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
1627 : : uint16_t nb_pkts)
1628 : : {
1629 : : struct ci_rx_queue *rxq = rx_queue;
1630 : : union ci_rx_flex_desc rxd;
1631 : : struct ci_rx_entry rxe;
1632 : 0 : struct rte_mbuf *first_seg = rxq->pkt_first_seg;
1633 : 0 : struct rte_mbuf *last_seg = rxq->pkt_last_seg;
1634 : : struct rte_mbuf *nmb, *rxm;
1635 : 0 : uint16_t rx_id = rxq->rx_tail;
1636 : : uint16_t nb_rx = 0, nb_hold = 0, rx_packet_len;
1637 : : struct rte_eth_dev *dev;
1638 : : uint16_t rx_stat_err0;
1639 : : uint64_t dma_addr;
1640 : : uint64_t pkt_flags;
1641 : : uint64_t ts_ns;
1642 : :
1643 : 0 : volatile union ci_rx_flex_desc *rx_ring = rxq->rx_flex_ring;
1644 : : volatile union ci_rx_flex_desc *rxdp;
1645 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1646 : :
1647 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1648 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1649 : :
1650 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1651 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1652 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1653 : 0 : rxq->hw_time_update = sw_cur_time;
1654 : : }
1655 : : }
1656 : :
1657 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1658 : 0 : rxdp = &rx_ring[rx_id];
1659 : 0 : rx_stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1660 : :
1661 : : /* Check the DD bit */
1662 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1663 : : break;
1664 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1665 : :
1666 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1667 [ # # ]: 0 : if (unlikely(!nmb)) {
1668 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1669 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1670 : 0 : dev = &rte_eth_devices[rxq->port_id];
1671 : 0 : dev->data->rx_mbuf_alloc_failed++;
1672 : 0 : break;
1673 : : }
1674 : :
1675 : 0 : rxd = *rxdp;
1676 : 0 : nb_hold++;
1677 : 0 : rxe = rxq->sw_ring[rx_id];
1678 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1679 : 0 : rx_id++;
1680 [ # # ]: 0 : if (rx_id == rxq->nb_rx_desc)
1681 : : rx_id = 0;
1682 : :
1683 : : /* Prefetch next mbuf */
1684 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1685 : :
1686 : : /* When next RX descriptor is on a cache line boundary,
1687 : : * prefetch the next 4 RX descriptors and next 8 pointers
1688 : : * to mbufs.
1689 : : */
1690 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1691 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1692 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1693 : : }
1694 : :
1695 : : rxm = rxe.mbuf;
1696 : : dma_addr =
1697 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1698 : :
1699 : : /* Set data buffer address and data length of the mbuf */
1700 : 0 : rxdp->read.hdr_addr = 0;
1701 : 0 : rxdp->read.pkt_addr = dma_addr;
1702 : 0 : rx_packet_len = rte_le_to_cpu_16(rxd.wb.pkt_len) &
1703 : : IAVF_RX_FLX_DESC_PKT_LEN_M;
1704 : 0 : rxm->data_len = rx_packet_len;
1705 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1706 : :
1707 : : /* If this is the first buffer of the received packet, set the
1708 : : * pointer to the first mbuf of the packet and initialize its
1709 : : * context. Otherwise, update the total length and the number
1710 : : * of segments of the current scattered packet, and update the
1711 : : * pointer to the last mbuf of the current packet.
1712 : : */
1713 [ # # ]: 0 : if (!first_seg) {
1714 : : first_seg = rxm;
1715 : 0 : first_seg->nb_segs = 1;
1716 : 0 : first_seg->pkt_len = rx_packet_len;
1717 : : } else {
1718 : 0 : first_seg->pkt_len =
1719 : 0 : (uint16_t)(first_seg->pkt_len +
1720 : : rx_packet_len);
1721 : 0 : first_seg->nb_segs++;
1722 : 0 : last_seg->next = rxm;
1723 : : }
1724 : :
1725 : : /* If this is not the last buffer of the received packet,
1726 : : * update the pointer to the last mbuf of the current scattered
1727 : : * packet and continue to parse the RX ring.
1728 : : */
1729 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_EOF_S))) {
1730 : : last_seg = rxm;
1731 : 0 : continue;
1732 : : }
1733 : :
1734 : : /* This is the last buffer of the received packet. If the CRC
1735 : : * is not stripped by the hardware:
1736 : : * - Subtract the CRC length from the total packet length.
1737 : : * - If the last buffer only contains the whole CRC or a part
1738 : : * of it, free the mbuf associated to the last buffer. If part
1739 : : * of the CRC is also contained in the previous mbuf, subtract
1740 : : * the length of that CRC part from the data length of the
1741 : : * previous mbuf.
1742 : : */
1743 : 0 : rxm->next = NULL;
1744 [ # # ]: 0 : if (unlikely(rxq->crc_len > 0)) {
1745 : 0 : first_seg->pkt_len -= RTE_ETHER_CRC_LEN;
1746 [ # # ]: 0 : if (rx_packet_len <= RTE_ETHER_CRC_LEN) {
1747 : : rte_pktmbuf_free_seg(rxm);
1748 : 0 : first_seg->nb_segs--;
1749 : 0 : last_seg->data_len =
1750 : 0 : (uint16_t)(last_seg->data_len -
1751 : : (RTE_ETHER_CRC_LEN - rx_packet_len));
1752 : 0 : last_seg->next = NULL;
1753 : : } else {
1754 : 0 : rxm->data_len = (uint16_t)(rx_packet_len -
1755 : : RTE_ETHER_CRC_LEN);
1756 : : }
1757 : : }
1758 : :
1759 : 0 : first_seg->port = rxq->port_id;
1760 : 0 : first_seg->ol_flags = 0;
1761 : 0 : first_seg->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
1762 : 0 : rte_le_to_cpu_16(rxd.wb.ptype_flex_flags0)];
1763 : 0 : iavf_flex_rxd_to_vlan_tci(first_seg, &rxd);
1764 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(first_seg, &rxd,
1765 : 0 : &rxq->stats->ipsec_crypto);
1766 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, first_seg, &rxd);
1767 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(rx_stat_err0);
1768 : :
1769 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0) {
1770 [ # # ]: 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
1771 : : rte_le_to_cpu_32(rxd.wb.flex_ts.ts_high));
1772 : :
1773 : 0 : rxq->phc_time = ts_ns;
1774 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1775 : :
1776 : 0 : *RTE_MBUF_DYNFIELD(first_seg,
1777 : : iavf_timestamp_dynfield_offset,
1778 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
1779 : 0 : first_seg->ol_flags |= iavf_timestamp_dynflag;
1780 : : }
1781 : :
1782 : 0 : first_seg->ol_flags |= pkt_flags;
1783 : :
1784 : : /* Prefetch data of first segment, if configured to do so. */
1785 : 0 : rte_prefetch0(RTE_PTR_ADD(first_seg->buf_addr,
1786 : : first_seg->data_off));
1787 : 0 : rx_pkts[nb_rx++] = first_seg;
1788 : : first_seg = NULL;
1789 : : }
1790 : :
1791 : : /* Record index of the next RX descriptor to probe. */
1792 : 0 : rxq->rx_tail = rx_id;
1793 : 0 : rxq->pkt_first_seg = first_seg;
1794 : 0 : rxq->pkt_last_seg = last_seg;
1795 : :
1796 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1797 : :
1798 : 0 : return nb_rx;
1799 : : }
1800 : :
1801 : : /* implement recv_scattered_pkts */
1802 : : uint16_t
1803 : 0 : iavf_recv_scattered_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1804 : : uint16_t nb_pkts)
1805 : : {
1806 : : struct ci_rx_queue *rxq = rx_queue;
1807 : : union ci_rx_desc rxd;
1808 : : struct ci_rx_entry rxe;
1809 : 0 : struct rte_mbuf *first_seg = rxq->pkt_first_seg;
1810 : 0 : struct rte_mbuf *last_seg = rxq->pkt_last_seg;
1811 : : struct rte_mbuf *nmb, *rxm;
1812 : 0 : uint16_t rx_id = rxq->rx_tail;
1813 : : uint16_t nb_rx = 0, nb_hold = 0, rx_packet_len;
1814 : : struct rte_eth_dev *dev;
1815 : : uint32_t rx_status;
1816 : : uint64_t qword1;
1817 : : uint64_t dma_addr;
1818 : : uint64_t pkt_flags;
1819 : :
1820 : 0 : volatile union ci_rx_desc *rx_ring = rxq->rx_ring;
1821 : : volatile union ci_rx_desc *rxdp;
1822 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1823 : :
1824 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1825 : 0 : rxdp = &rx_ring[rx_id];
1826 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
1827 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
1828 : : IAVF_RXD_QW1_STATUS_SHIFT;
1829 : :
1830 : : /* Check the DD bit */
1831 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
1832 : : break;
1833 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1834 : :
1835 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1836 [ # # ]: 0 : if (unlikely(!nmb)) {
1837 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1838 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1839 : 0 : dev = &rte_eth_devices[rxq->port_id];
1840 : 0 : dev->data->rx_mbuf_alloc_failed++;
1841 : 0 : break;
1842 : : }
1843 : :
1844 : 0 : rxd = *rxdp;
1845 : 0 : nb_hold++;
1846 : 0 : rxe = rxq->sw_ring[rx_id];
1847 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1848 : 0 : rx_id++;
1849 [ # # ]: 0 : if (rx_id == rxq->nb_rx_desc)
1850 : : rx_id = 0;
1851 : :
1852 : : /* Prefetch next mbuf */
1853 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1854 : :
1855 : : /* When next RX descriptor is on a cache line boundary,
1856 : : * prefetch the next 4 RX descriptors and next 8 pointers
1857 : : * to mbufs.
1858 : : */
1859 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1860 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1861 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1862 : : }
1863 : :
1864 : : rxm = rxe.mbuf;
1865 : : dma_addr =
1866 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1867 : :
1868 : : /* Set data buffer address and data length of the mbuf */
1869 : 0 : rxdp->read.hdr_addr = 0;
1870 : 0 : rxdp->read.pkt_addr = dma_addr;
1871 : 0 : rx_packet_len = (qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
1872 : : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT;
1873 : 0 : rxm->data_len = rx_packet_len;
1874 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1875 : :
1876 : : /* If this is the first buffer of the received packet, set the
1877 : : * pointer to the first mbuf of the packet and initialize its
1878 : : * context. Otherwise, update the total length and the number
1879 : : * of segments of the current scattered packet, and update the
1880 : : * pointer to the last mbuf of the current packet.
1881 : : */
1882 [ # # ]: 0 : if (!first_seg) {
1883 : : first_seg = rxm;
1884 : 0 : first_seg->nb_segs = 1;
1885 : 0 : first_seg->pkt_len = rx_packet_len;
1886 : : } else {
1887 : 0 : first_seg->pkt_len =
1888 : 0 : (uint16_t)(first_seg->pkt_len +
1889 : : rx_packet_len);
1890 : 0 : first_seg->nb_segs++;
1891 : 0 : last_seg->next = rxm;
1892 : : }
1893 : :
1894 : : /* If this is not the last buffer of the received packet,
1895 : : * update the pointer to the last mbuf of the current scattered
1896 : : * packet and continue to parse the RX ring.
1897 : : */
1898 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_EOF_SHIFT))) {
1899 : : last_seg = rxm;
1900 : 0 : continue;
1901 : : }
1902 : :
1903 : : /* This is the last buffer of the received packet. If the CRC
1904 : : * is not stripped by the hardware:
1905 : : * - Subtract the CRC length from the total packet length.
1906 : : * - If the last buffer only contains the whole CRC or a part
1907 : : * of it, free the mbuf associated to the last buffer. If part
1908 : : * of the CRC is also contained in the previous mbuf, subtract
1909 : : * the length of that CRC part from the data length of the
1910 : : * previous mbuf.
1911 : : */
1912 : 0 : rxm->next = NULL;
1913 [ # # ]: 0 : if (unlikely(rxq->crc_len > 0)) {
1914 : 0 : first_seg->pkt_len -= RTE_ETHER_CRC_LEN;
1915 [ # # ]: 0 : if (rx_packet_len <= RTE_ETHER_CRC_LEN) {
1916 : : rte_pktmbuf_free_seg(rxm);
1917 : 0 : first_seg->nb_segs--;
1918 : 0 : last_seg->data_len =
1919 : 0 : (uint16_t)(last_seg->data_len -
1920 : : (RTE_ETHER_CRC_LEN - rx_packet_len));
1921 : 0 : last_seg->next = NULL;
1922 : : } else
1923 : 0 : rxm->data_len = (uint16_t)(rx_packet_len -
1924 : : RTE_ETHER_CRC_LEN);
1925 : : }
1926 : :
1927 : 0 : first_seg->port = rxq->port_id;
1928 [ # # ]: 0 : first_seg->ol_flags = 0;
1929 : : iavf_rxd_to_vlan_tci(first_seg, &rxd);
1930 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
1931 : 0 : first_seg->packet_type =
1932 : 0 : ptype_tbl[(uint8_t)((qword1 &
1933 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >> IAVF_RXD_QW1_PTYPE_SHIFT)];
1934 : :
1935 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
1936 : 0 : first_seg->hash.rss =
1937 : 0 : rte_le_to_cpu_32(rxd.wb.qword0.hi_dword.rss);
1938 : :
1939 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
1940 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxd, first_seg);
1941 : :
1942 : 0 : first_seg->ol_flags |= pkt_flags;
1943 : :
1944 : : /* Prefetch data of first segment, if configured to do so. */
1945 : 0 : rte_prefetch0(RTE_PTR_ADD(first_seg->buf_addr,
1946 : : first_seg->data_off));
1947 : 0 : rx_pkts[nb_rx++] = first_seg;
1948 : : first_seg = NULL;
1949 : : }
1950 : :
1951 : : /* Record index of the next RX descriptor to probe. */
1952 : 0 : rxq->rx_tail = rx_id;
1953 : 0 : rxq->pkt_first_seg = first_seg;
1954 : 0 : rxq->pkt_last_seg = last_seg;
1955 : :
1956 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1957 : :
1958 : 0 : return nb_rx;
1959 : : }
1960 : :
1961 : : #define IAVF_LOOK_AHEAD 8
1962 : : static inline int
1963 : 0 : iavf_rx_scan_hw_ring_flex_rxd(struct ci_rx_queue *rxq,
1964 : : struct rte_mbuf **rx_pkts,
1965 : : uint16_t nb_pkts)
1966 : : {
1967 : : volatile union ci_rx_flex_desc *rxdp;
1968 : : struct ci_rx_entry *rxep;
1969 : : struct rte_mbuf *mb;
1970 : : uint16_t stat_err0;
1971 : : uint16_t pkt_len;
1972 : : int32_t s[IAVF_LOOK_AHEAD], var, nb_dd;
1973 : : int32_t i, j, nb_rx = 0;
1974 : : int32_t nb_staged = 0;
1975 : : uint64_t pkt_flags;
1976 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1977 : : uint64_t ts_ns;
1978 : :
1979 : 0 : rxdp = &rxq->rx_flex_ring[rxq->rx_tail];
1980 : 0 : rxep = &rxq->sw_ring[rxq->rx_tail];
1981 : :
1982 : 0 : stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1983 : :
1984 : : /* Make sure there is at least 1 packet to receive */
1985 [ # # ]: 0 : if (!(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1986 : : return 0;
1987 : :
1988 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1989 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1990 : :
1991 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1992 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1993 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1994 : 0 : rxq->hw_time_update = sw_cur_time;
1995 : : }
1996 : : }
1997 : :
1998 : : /* Scan LOOK_AHEAD descriptors at a time to determine which
1999 : : * descriptors reference packets that are ready to be received.
2000 : : */
2001 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i += IAVF_LOOK_AHEAD,
2002 : 0 : rxdp += IAVF_LOOK_AHEAD, rxep += IAVF_LOOK_AHEAD) {
2003 : : /* Read desc statuses backwards to avoid race condition */
2004 [ # # ]: 0 : for (j = IAVF_LOOK_AHEAD - 1; j >= 0; j--)
2005 : 0 : s[j] = rte_le_to_cpu_16(rxdp[j].wb.status_error0);
2006 : :
2007 : : /* This barrier is to order loads of different words in the descriptor */
2008 : : rte_atomic_thread_fence(rte_memory_order_acquire);
2009 : :
2010 : : /* Compute how many contiguous DD bits were set */
2011 [ # # ]: 0 : for (j = 0, nb_dd = 0; j < IAVF_LOOK_AHEAD; j++) {
2012 : 0 : var = s[j] & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S);
2013 : : #ifdef RTE_ARCH_ARM
2014 : : /* For Arm platforms, count only contiguous descriptors
2015 : : * whose DD bit is set to 1. On Arm platforms, reads of
2016 : : * descriptors can be reordered. Since the CPU may
2017 : : * be reading the descriptors as the NIC updates them
2018 : : * in memory, it is possbile that the DD bit for a
2019 : : * descriptor earlier in the queue is read as not set
2020 : : * while the DD bit for a descriptor later in the queue
2021 : : * is read as set.
2022 : : */
2023 : : if (var)
2024 : : nb_dd += 1;
2025 : : else
2026 : : break;
2027 : : #else
2028 : 0 : nb_dd += var;
2029 : : #endif
2030 : : }
2031 : :
2032 : : /* Translate descriptor info to mbuf parameters */
2033 [ # # ]: 0 : for (j = 0; j < nb_dd; j++) {
2034 : : IAVF_DUMP_RX_DESC(rxq, &rxdp[j],
2035 : : rxq->rx_tail +
2036 : : i * IAVF_LOOK_AHEAD + j);
2037 : :
2038 : 0 : mb = rxep[j].mbuf;
2039 : 0 : pkt_len = (rte_le_to_cpu_16(rxdp[j].wb.pkt_len) &
2040 : 0 : IAVF_RX_FLX_DESC_PKT_LEN_M) - rxq->crc_len;
2041 : 0 : mb->data_len = pkt_len;
2042 : 0 : mb->pkt_len = pkt_len;
2043 : 0 : mb->ol_flags = 0;
2044 : :
2045 : 0 : mb->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
2046 : 0 : rte_le_to_cpu_16(rxdp[j].wb.ptype_flex_flags0)];
2047 : 0 : iavf_flex_rxd_to_vlan_tci(mb, &rxdp[j]);
2048 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(mb, &rxdp[j],
2049 : 0 : &rxq->stats->ipsec_crypto);
2050 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, mb, &rxdp[j]);
2051 : 0 : stat_err0 = rte_le_to_cpu_16(rxdp[j].wb.status_error0);
2052 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(stat_err0);
2053 : :
2054 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0) {
2055 : 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
2056 [ # # ]: 0 : rte_le_to_cpu_32(rxdp[j].wb.flex_ts.ts_high));
2057 : :
2058 : 0 : rxq->phc_time = ts_ns;
2059 : 0 : rxq->hw_time_update = rte_get_timer_cycles() /
2060 : 0 : (rte_get_timer_hz() / 1000);
2061 : :
2062 : 0 : *RTE_MBUF_DYNFIELD(mb,
2063 : : iavf_timestamp_dynfield_offset,
2064 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
2065 : 0 : mb->ol_flags |= iavf_timestamp_dynflag;
2066 : : }
2067 : :
2068 : 0 : mb->ol_flags |= pkt_flags;
2069 : :
2070 : : /* Put up to nb_pkts directly into buffers */
2071 [ # # ]: 0 : if ((i + j) < nb_pkts) {
2072 : 0 : rx_pkts[i + j] = rxep[j].mbuf;
2073 : 0 : nb_rx++;
2074 : : } else {
2075 : : /* Stage excess pkts received */
2076 : 0 : rxq->rx_stage[nb_staged] = rxep[j].mbuf;
2077 : 0 : nb_staged++;
2078 : : }
2079 : : }
2080 : :
2081 [ # # ]: 0 : if (nb_dd != IAVF_LOOK_AHEAD)
2082 : : break;
2083 : : }
2084 : :
2085 : : /* Update rxq->rx_nb_avail to reflect number of staged pkts */
2086 : 0 : rxq->rx_nb_avail = nb_staged;
2087 : :
2088 : : /* Clear software ring entries */
2089 [ # # ]: 0 : for (i = 0; i < (nb_rx + nb_staged); i++)
2090 : 0 : rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
2091 : :
2092 : : return nb_rx;
2093 : : }
2094 : :
2095 : : static inline int
2096 : 0 : iavf_rx_scan_hw_ring(struct ci_rx_queue *rxq, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
2097 : : {
2098 : : volatile union ci_rx_desc *rxdp;
2099 : : struct ci_rx_entry *rxep;
2100 : : struct rte_mbuf *mb;
2101 : : uint16_t pkt_len;
2102 : : uint64_t qword1;
2103 : : uint32_t rx_status;
2104 : : int32_t s[IAVF_LOOK_AHEAD], var, nb_dd;
2105 : : int32_t i, j, nb_rx = 0;
2106 : : int32_t nb_staged = 0;
2107 : : uint64_t pkt_flags;
2108 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
2109 : :
2110 : 0 : rxdp = &rxq->rx_ring[rxq->rx_tail];
2111 : 0 : rxep = &rxq->sw_ring[rxq->rx_tail];
2112 : :
2113 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
2114 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
2115 : : IAVF_RXD_QW1_STATUS_SHIFT;
2116 : :
2117 : : /* Make sure there is at least 1 packet to receive */
2118 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
2119 : : return 0;
2120 : :
2121 : : /* Scan LOOK_AHEAD descriptors at a time to determine which
2122 : : * descriptors reference packets that are ready to be received.
2123 : : */
2124 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i += IAVF_LOOK_AHEAD,
2125 : 0 : rxdp += IAVF_LOOK_AHEAD, rxep += IAVF_LOOK_AHEAD) {
2126 : : /* Read desc statuses backwards to avoid race condition */
2127 [ # # ]: 0 : for (j = IAVF_LOOK_AHEAD - 1; j >= 0; j--) {
2128 : 0 : qword1 = rte_le_to_cpu_64(
2129 : : rxdp[j].wb.qword1.status_error_len);
2130 : 0 : s[j] = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
2131 : : IAVF_RXD_QW1_STATUS_SHIFT;
2132 : : }
2133 : :
2134 : : /* This barrier is to order loads of different words in the descriptor */
2135 : : rte_atomic_thread_fence(rte_memory_order_acquire);
2136 : :
2137 : : /* Compute how many contiguous DD bits were set */
2138 [ # # ]: 0 : for (j = 0, nb_dd = 0; j < IAVF_LOOK_AHEAD; j++) {
2139 : 0 : var = s[j] & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT);
2140 : : #ifdef RTE_ARCH_ARM
2141 : : /* For Arm platforms, count only contiguous descriptors
2142 : : * whose DD bit is set to 1. On Arm platforms, reads of
2143 : : * descriptors can be reordered. Since the CPU may
2144 : : * be reading the descriptors as the NIC updates them
2145 : : * in memory, it is possbile that the DD bit for a
2146 : : * descriptor earlier in the queue is read as not set
2147 : : * while the DD bit for a descriptor later in the queue
2148 : : * is read as set.
2149 : : */
2150 : : if (var)
2151 : : nb_dd += 1;
2152 : : else
2153 : : break;
2154 : : #else
2155 : 0 : nb_dd += var;
2156 : : #endif
2157 : : }
2158 : :
2159 : : /* Translate descriptor info to mbuf parameters */
2160 [ # # ]: 0 : for (j = 0; j < nb_dd; j++) {
2161 : : IAVF_DUMP_RX_DESC(rxq, &rxdp[j],
2162 : : rxq->rx_tail + i * IAVF_LOOK_AHEAD + j);
2163 : :
2164 : 0 : mb = rxep[j].mbuf;
2165 : 0 : qword1 = rte_le_to_cpu_64
2166 : : (rxdp[j].wb.qword1.status_error_len);
2167 : 0 : pkt_len = ((qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
2168 : 0 : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT) - rxq->crc_len;
2169 : 0 : mb->data_len = pkt_len;
2170 : 0 : mb->pkt_len = pkt_len;
2171 [ # # ]: 0 : mb->ol_flags = 0;
2172 : : iavf_rxd_to_vlan_tci(mb, &rxdp[j]);
2173 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
2174 : 0 : mb->packet_type =
2175 : 0 : ptype_tbl[(uint8_t)((qword1 &
2176 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >>
2177 : : IAVF_RXD_QW1_PTYPE_SHIFT)];
2178 : :
2179 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
2180 : 0 : mb->hash.rss = rte_le_to_cpu_32(
2181 : : rxdp[j].wb.qword0.hi_dword.rss);
2182 : :
2183 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
2184 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxdp[j], mb);
2185 : :
2186 : 0 : mb->ol_flags |= pkt_flags;
2187 : :
2188 : : /* Put up to nb_pkts directly into buffers */
2189 [ # # ]: 0 : if ((i + j) < nb_pkts) {
2190 : 0 : rx_pkts[i + j] = rxep[j].mbuf;
2191 : 0 : nb_rx++;
2192 : : } else { /* Stage excess pkts received */
2193 : 0 : rxq->rx_stage[nb_staged] = rxep[j].mbuf;
2194 : 0 : nb_staged++;
2195 : : }
2196 : : }
2197 : :
2198 [ # # ]: 0 : if (nb_dd != IAVF_LOOK_AHEAD)
2199 : : break;
2200 : : }
2201 : :
2202 : : /* Update rxq->rx_nb_avail to reflect number of staged pkts */
2203 : 0 : rxq->rx_nb_avail = nb_staged;
2204 : :
2205 : : /* Clear software ring entries */
2206 [ # # ]: 0 : for (i = 0; i < (nb_rx + nb_staged); i++)
2207 : 0 : rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
2208 : :
2209 : : return nb_rx;
2210 : : }
2211 : :
2212 : : static inline uint16_t
2213 : : iavf_rx_fill_from_stage(struct ci_rx_queue *rxq,
2214 : : struct rte_mbuf **rx_pkts,
2215 : : uint16_t nb_pkts)
2216 : : {
2217 : : uint16_t i;
2218 : 0 : struct rte_mbuf **stage = &rxq->rx_stage[rxq->rx_next_avail];
2219 : :
2220 : 0 : nb_pkts = (uint16_t)RTE_MIN(nb_pkts, rxq->rx_nb_avail);
2221 : :
2222 [ # # ]: 0 : for (i = 0; i < nb_pkts; i++)
2223 : 0 : rx_pkts[i] = stage[i];
2224 : :
2225 : 0 : rxq->rx_nb_avail = (uint16_t)(rxq->rx_nb_avail - nb_pkts);
2226 : 0 : rxq->rx_next_avail = (uint16_t)(rxq->rx_next_avail + nb_pkts);
2227 : :
2228 : : return nb_pkts;
2229 : : }
2230 : :
2231 : : static inline int
2232 : 0 : iavf_rx_alloc_bufs(struct ci_rx_queue *rxq)
2233 : : {
2234 : : volatile union ci_rx_desc *rxdp;
2235 : : struct ci_rx_entry *rxep;
2236 : : struct rte_mbuf *mb;
2237 : : uint16_t alloc_idx, i;
2238 : : uint64_t dma_addr;
2239 : : int diag;
2240 : :
2241 : : /* Allocate buffers in bulk */
2242 : 0 : alloc_idx = (uint16_t)(rxq->rx_free_trigger -
2243 : 0 : (rxq->rx_free_thresh - 1));
2244 : 0 : rxep = &rxq->sw_ring[alloc_idx];
2245 [ # # ]: 0 : diag = rte_mempool_get_bulk(rxq->mp, (void *)rxep,
2246 : : rxq->rx_free_thresh);
2247 [ # # ]: 0 : if (unlikely(diag != 0)) {
2248 : : PMD_RX_LOG(ERR, "Failed to get mbufs in bulk");
2249 : : return -ENOMEM;
2250 : : }
2251 : :
2252 : 0 : rxdp = &rxq->rx_ring[alloc_idx];
2253 [ # # ]: 0 : for (i = 0; i < rxq->rx_free_thresh; i++) {
2254 [ # # ]: 0 : if (likely(i < (rxq->rx_free_thresh - 1)))
2255 : : /* Prefetch next mbuf */
2256 : 0 : rte_prefetch0(rxep[i + 1].mbuf);
2257 : :
2258 : 0 : mb = rxep[i].mbuf;
2259 : : rte_mbuf_refcnt_set(mb, 1);
2260 : 0 : mb->next = NULL;
2261 : 0 : mb->data_off = RTE_PKTMBUF_HEADROOM;
2262 : 0 : mb->nb_segs = 1;
2263 : 0 : mb->port = rxq->port_id;
2264 : : dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(mb));
2265 : 0 : rxdp[i].read.hdr_addr = 0;
2266 : 0 : rxdp[i].read.pkt_addr = dma_addr;
2267 : : }
2268 : :
2269 : : /* Update rx tail register */
2270 : : rte_wmb();
2271 [ # # ]: 0 : IAVF_PCI_REG_WC_WRITE_RELAXED(rxq->qrx_tail, rxq->rx_free_trigger);
2272 : :
2273 : 0 : rxq->rx_free_trigger =
2274 : 0 : (uint16_t)(rxq->rx_free_trigger + rxq->rx_free_thresh);
2275 [ # # ]: 0 : if (rxq->rx_free_trigger >= rxq->nb_rx_desc)
2276 : 0 : rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
2277 : :
2278 : : return 0;
2279 : : }
2280 : :
2281 : : static inline uint16_t
2282 : 0 : rx_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
2283 : : {
2284 : : struct ci_rx_queue *rxq = (struct ci_rx_queue *)rx_queue;
2285 : : uint16_t nb_rx = 0;
2286 : :
2287 [ # # ]: 0 : if (!nb_pkts)
2288 : : return 0;
2289 : :
2290 [ # # ]: 0 : if (rxq->rx_nb_avail)
2291 : 0 : return iavf_rx_fill_from_stage(rxq, rx_pkts, nb_pkts);
2292 : :
2293 [ # # ]: 0 : if (rxq->rxdid >= IAVF_RXDID_FLEX_NIC && rxq->rxdid <= IAVF_RXDID_LAST)
2294 : 0 : nb_rx = (uint16_t)iavf_rx_scan_hw_ring_flex_rxd(rxq, rx_pkts, nb_pkts);
2295 : : else
2296 : 0 : nb_rx = (uint16_t)iavf_rx_scan_hw_ring(rxq, rx_pkts, nb_pkts);
2297 : :
2298 : 0 : rxq->rx_next_avail = 0;
2299 : 0 : rxq->rx_tail = (uint16_t)(rxq->rx_tail + nb_rx + rxq->rx_nb_avail);
2300 : :
2301 [ # # ]: 0 : if (rxq->rx_tail > rxq->rx_free_trigger) {
2302 [ # # ]: 0 : if (iavf_rx_alloc_bufs(rxq) != 0) {
2303 : : uint16_t i, j, nb_staged;
2304 : :
2305 : : /* TODO: count rx_mbuf_alloc_failed here */
2306 : :
2307 : 0 : nb_staged = rxq->rx_nb_avail;
2308 : 0 : rxq->rx_nb_avail = 0;
2309 : :
2310 : 0 : rxq->rx_tail = (uint16_t)(rxq->rx_tail - (nb_rx + nb_staged));
2311 [ # # ]: 0 : for (i = 0, j = rxq->rx_tail; i < nb_rx; i++, j++) {
2312 : 0 : rxq->sw_ring[j].mbuf = rx_pkts[i];
2313 : 0 : rx_pkts[i] = NULL;
2314 : : }
2315 [ # # ]: 0 : for (i = 0, j = rxq->rx_tail + nb_rx; i < nb_staged; i++, j++) {
2316 : 0 : rxq->sw_ring[j].mbuf = rxq->rx_stage[i];
2317 : 0 : rx_pkts[i] = NULL;
2318 : : }
2319 : :
2320 : : return 0;
2321 : : }
2322 : : }
2323 : :
2324 [ # # ]: 0 : if (rxq->rx_tail >= rxq->nb_rx_desc)
2325 : 0 : rxq->rx_tail = 0;
2326 : :
2327 : : PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_tail=%u, nb_rx=%u",
2328 : : rxq->port_id, rxq->queue_id,
2329 : : rxq->rx_tail, nb_rx);
2330 : :
2331 : : return nb_rx;
2332 : : }
2333 : :
2334 : : static uint16_t
2335 : 0 : iavf_recv_pkts_bulk_alloc(void *rx_queue,
2336 : : struct rte_mbuf **rx_pkts,
2337 : : uint16_t nb_pkts)
2338 : : {
2339 : : uint16_t nb_rx = 0, n, count;
2340 : :
2341 [ # # ]: 0 : if (unlikely(nb_pkts == 0))
2342 : : return 0;
2343 : :
2344 [ # # ]: 0 : if (likely(nb_pkts <= IAVF_RX_MAX_BURST))
2345 : 0 : return rx_recv_pkts(rx_queue, rx_pkts, nb_pkts);
2346 : :
2347 [ # # ]: 0 : while (nb_pkts) {
2348 : 0 : n = RTE_MIN(nb_pkts, IAVF_RX_MAX_BURST);
2349 : 0 : count = rx_recv_pkts(rx_queue, &rx_pkts[nb_rx], n);
2350 : 0 : nb_rx = (uint16_t)(nb_rx + count);
2351 : 0 : nb_pkts = (uint16_t)(nb_pkts - count);
2352 [ # # ]: 0 : if (count < n)
2353 : : break;
2354 : : }
2355 : :
2356 : : return nb_rx;
2357 : : }
2358 : :
2359 : : static inline int
2360 : 0 : iavf_xmit_cleanup(struct ci_tx_queue *txq)
2361 : : {
2362 : 0 : struct ci_tx_entry *sw_ring = txq->sw_ring;
2363 : 0 : uint16_t last_desc_cleaned = txq->last_desc_cleaned;
2364 : 0 : uint16_t nb_tx_desc = txq->nb_tx_desc;
2365 : : uint16_t desc_to_clean_to;
2366 : : uint16_t nb_tx_to_clean;
2367 : :
2368 : 0 : volatile struct iavf_tx_desc *txd = txq->iavf_tx_ring;
2369 : :
2370 : 0 : desc_to_clean_to = (uint16_t)(last_desc_cleaned + txq->tx_rs_thresh);
2371 [ # # ]: 0 : if (desc_to_clean_to >= nb_tx_desc)
2372 : 0 : desc_to_clean_to = (uint16_t)(desc_to_clean_to - nb_tx_desc);
2373 : :
2374 : 0 : desc_to_clean_to = sw_ring[desc_to_clean_to].last_id;
2375 [ # # ]: 0 : if ((txd[desc_to_clean_to].cmd_type_offset_bsz &
2376 : : rte_cpu_to_le_64(IAVF_TXD_QW1_DTYPE_MASK)) !=
2377 : : rte_cpu_to_le_64(IAVF_TX_DESC_DTYPE_DESC_DONE)) {
2378 : : PMD_TX_LOG(DEBUG, "TX descriptor %4u is not done "
2379 : : "(port=%d queue=%d)", desc_to_clean_to,
2380 : : txq->port_id, txq->queue_id);
2381 : : return -1;
2382 : : }
2383 : :
2384 [ # # ]: 0 : if (last_desc_cleaned > desc_to_clean_to)
2385 : 0 : nb_tx_to_clean = (uint16_t)((nb_tx_desc - last_desc_cleaned) +
2386 : : desc_to_clean_to);
2387 : : else
2388 : 0 : nb_tx_to_clean = (uint16_t)(desc_to_clean_to -
2389 : : last_desc_cleaned);
2390 : :
2391 : 0 : txd[desc_to_clean_to].cmd_type_offset_bsz = 0;
2392 : :
2393 : 0 : txq->last_desc_cleaned = desc_to_clean_to;
2394 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + nb_tx_to_clean);
2395 : :
2396 : 0 : return 0;
2397 : : }
2398 : :
2399 : : /* Check if the context descriptor is needed for TX offloading */
2400 : : static inline uint16_t
2401 : : iavf_calc_context_desc(struct rte_mbuf *mb, uint8_t vlan_flag)
2402 : : {
2403 : : uint64_t flags = mb->ol_flags;
2404 : 0 : if (flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG |
2405 : : RTE_MBUF_F_TX_TUNNEL_MASK | RTE_MBUF_F_TX_OUTER_IP_CKSUM |
2406 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | RTE_MBUF_F_TX_QINQ))
2407 : : return 1;
2408 [ # # # # ]: 0 : if (flags & RTE_MBUF_F_TX_VLAN &&
2409 : : vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2)
2410 : : return 1;
2411 : :
2412 [ # # # # ]: 0 : if (IAVF_CHECK_TX_LLDP(mb))
2413 : 0 : return 1;
2414 : :
2415 : : return 0;
2416 : : }
2417 : :
2418 : : static inline void
2419 : 0 : iavf_fill_ctx_desc_cmd_field(volatile uint64_t *field, struct rte_mbuf *m,
2420 : : uint8_t vlan_flag)
2421 : : {
2422 : : uint64_t cmd = 0;
2423 : :
2424 : : /* TSO enabled */
2425 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))
2426 : : cmd = IAVF_TX_CTX_DESC_TSO << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2427 : :
2428 [ # # # # ]: 0 : if ((m->ol_flags & RTE_MBUF_F_TX_VLAN &&
2429 : 0 : vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2) ||
2430 [ # # ]: 0 : m->ol_flags & RTE_MBUF_F_TX_QINQ) {
2431 : 0 : cmd |= IAVF_TX_CTX_DESC_IL2TAG2
2432 : : << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2433 : : }
2434 : :
2435 [ # # # # ]: 0 : if (IAVF_CHECK_TX_LLDP(m))
2436 : 0 : cmd |= IAVF_TX_CTX_DESC_SWTCH_UPLINK
2437 : : << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2438 : :
2439 : 0 : *field |= cmd;
2440 : 0 : }
2441 : :
2442 : : static inline void
2443 : : iavf_fill_ctx_desc_ipsec_field(volatile uint64_t *field,
2444 : : struct iavf_ipsec_crypto_pkt_metadata *ipsec_md)
2445 : : {
2446 : 0 : uint64_t ipsec_field =
2447 : 0 : (uint64_t)ipsec_md->ctx_desc_ipsec_params <<
2448 : : IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT;
2449 : :
2450 : 0 : *field |= ipsec_field;
2451 : 0 : }
2452 : :
2453 : :
2454 : : static inline void
2455 : 0 : iavf_fill_ctx_desc_tunnelling_field(volatile uint64_t *qw0,
2456 : : const struct rte_mbuf *m)
2457 : : {
2458 : : uint64_t eip_typ = IAVF_TX_CTX_DESC_EIPT_NONE;
2459 : : uint64_t eip_len = 0;
2460 : : uint64_t eip_noinc = 0;
2461 : : /* Default - IP_ID is increment in each segment of LSO */
2462 : :
2463 [ # # # # ]: 0 : switch (m->ol_flags & (RTE_MBUF_F_TX_OUTER_IPV4 |
2464 : : RTE_MBUF_F_TX_OUTER_IPV6 |
2465 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM)) {
2466 : 0 : case RTE_MBUF_F_TX_OUTER_IPV4:
2467 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD;
2468 : 0 : eip_len = m->outer_l3_len >> 2;
2469 : 0 : break;
2470 : 0 : case RTE_MBUF_F_TX_OUTER_IPV4 | RTE_MBUF_F_TX_OUTER_IP_CKSUM:
2471 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD;
2472 : 0 : eip_len = m->outer_l3_len >> 2;
2473 : 0 : break;
2474 : 0 : case RTE_MBUF_F_TX_OUTER_IPV6:
2475 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV6;
2476 : 0 : eip_len = m->outer_l3_len >> 2;
2477 : 0 : break;
2478 : : }
2479 : :
2480 [ # # ]: 0 : if (!(m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)) {
2481 : : /* L4TUNT: L4 Tunneling Type */
2482 [ # # # # ]: 0 : switch (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
2483 : : case RTE_MBUF_F_TX_TUNNEL_IPIP:
2484 : : /* for non UDP / GRE tunneling, set to 00b */
2485 : : break;
2486 : 0 : case RTE_MBUF_F_TX_TUNNEL_VXLAN:
2487 : : case RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE:
2488 : : case RTE_MBUF_F_TX_TUNNEL_GTP:
2489 : : case RTE_MBUF_F_TX_TUNNEL_GENEVE:
2490 : 0 : eip_typ |= IAVF_TXD_CTX_UDP_TUNNELING;
2491 : 0 : break;
2492 : 0 : case RTE_MBUF_F_TX_TUNNEL_GRE:
2493 : 0 : eip_typ |= IAVF_TXD_CTX_GRE_TUNNELING;
2494 : 0 : break;
2495 : : default:
2496 : : PMD_TX_LOG(ERR, "Tunnel type not supported");
2497 : : return;
2498 : : }
2499 : :
2500 : : /* L4TUNLEN: L4 Tunneling Length, in Words
2501 : : *
2502 : : * We depend on app to set rte_mbuf.l2_len correctly.
2503 : : * For IP in GRE it should be set to the length of the GRE
2504 : : * header;
2505 : : * For MAC in GRE or MAC in UDP it should be set to the length
2506 : : * of the GRE or UDP headers plus the inner MAC up to including
2507 : : * its last Ethertype.
2508 : : * If MPLS labels exists, it should include them as well.
2509 : : */
2510 : 0 : eip_typ |= (m->l2_len >> 1) << IAVF_TXD_CTX_QW0_NATLEN_SHIFT;
2511 : :
2512 : : /**
2513 : : * Calculate the tunneling UDP checksum.
2514 : : * Shall be set only if L4TUNT = 01b and EIPT is not zero
2515 : : */
2516 [ # # ]: 0 : if ((eip_typ & (IAVF_TX_CTX_EXT_IP_IPV6 |
2517 : : IAVF_TX_CTX_EXT_IP_IPV4 |
2518 : 0 : IAVF_TX_CTX_EXT_IP_IPV4_NO_CSUM)) &&
2519 [ # # ]: 0 : (eip_typ & IAVF_TXD_CTX_UDP_TUNNELING) &&
2520 [ # # ]: 0 : (m->ol_flags & RTE_MBUF_F_TX_OUTER_UDP_CKSUM))
2521 : 0 : eip_typ |= IAVF_TXD_CTX_QW0_L4T_CS_MASK;
2522 : : }
2523 : :
2524 : 0 : *qw0 = eip_typ << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT |
2525 : 0 : eip_len << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT |
2526 : : eip_noinc << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT;
2527 : : }
2528 : :
2529 : : static inline uint16_t
2530 : 0 : iavf_fill_ctx_desc_segmentation_field(volatile uint64_t *field,
2531 : : struct rte_mbuf *m, struct iavf_ipsec_crypto_pkt_metadata *ipsec_md)
2532 : : {
2533 : : uint64_t segmentation_field = 0;
2534 : : uint64_t total_length = 0;
2535 : :
2536 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD) {
2537 : 0 : total_length = ipsec_md->l4_payload_len;
2538 : : } else {
2539 : 0 : total_length = m->pkt_len - (m->l2_len + m->l3_len + m->l4_len);
2540 : :
2541 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK)
2542 : 0 : total_length -= m->outer_l3_len + m->outer_l2_len;
2543 : : }
2544 : :
2545 : : #ifdef RTE_ETHDEV_DEBUG_TX
2546 : : if (!m->l4_len || !m->tso_segsz)
2547 : : PMD_TX_LOG(DEBUG, "L4 length %d, LSO Segment size %d",
2548 : : m->l4_len, m->tso_segsz);
2549 : : if (m->tso_segsz < 88)
2550 : : PMD_TX_LOG(DEBUG, "LSO Segment size %d is less than minimum %d",
2551 : : m->tso_segsz, 88);
2552 : : #endif
2553 : 0 : segmentation_field =
2554 : 0 : (((uint64_t)total_length << IAVF_TXD_CTX_QW1_TSO_LEN_SHIFT) &
2555 : : IAVF_TXD_CTX_QW1_TSO_LEN_MASK) |
2556 : 0 : (((uint64_t)m->tso_segsz << IAVF_TXD_CTX_QW1_MSS_SHIFT) &
2557 : : IAVF_TXD_CTX_QW1_MSS_MASK);
2558 : :
2559 : 0 : *field |= segmentation_field;
2560 : :
2561 : 0 : return total_length;
2562 : : }
2563 : :
2564 : :
2565 : : struct iavf_tx_context_desc_qws {
2566 : : __le64 qw0;
2567 : : __le64 qw1;
2568 : : };
2569 : :
2570 : : static inline void
2571 : 0 : iavf_fill_context_desc(volatile struct iavf_tx_context_desc *desc,
2572 : : struct rte_mbuf *m, struct iavf_ipsec_crypto_pkt_metadata *ipsec_md,
2573 : : uint16_t *tlen, uint8_t vlan_flag)
2574 : : {
2575 : : volatile struct iavf_tx_context_desc_qws *desc_qws =
2576 : : (volatile struct iavf_tx_context_desc_qws *)desc;
2577 : : /* fill descriptor type field */
2578 : 0 : desc_qws->qw1 = IAVF_TX_DESC_DTYPE_CONTEXT;
2579 : :
2580 : : /* fill command field */
2581 : 0 : iavf_fill_ctx_desc_cmd_field(&desc_qws->qw1, m, vlan_flag);
2582 : :
2583 : : /* fill segmentation field */
2584 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG)) {
2585 : : /* fill IPsec field */
2586 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)
2587 : : iavf_fill_ctx_desc_ipsec_field(&desc_qws->qw1,
2588 : : ipsec_md);
2589 : :
2590 : 0 : *tlen = iavf_fill_ctx_desc_segmentation_field(&desc_qws->qw1,
2591 : : m, ipsec_md);
2592 : : }
2593 : :
2594 : : /* fill tunnelling field */
2595 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK)
2596 : 0 : iavf_fill_ctx_desc_tunnelling_field(&desc_qws->qw0, m);
2597 : : else
2598 : 0 : desc_qws->qw0 = 0;
2599 : :
2600 : 0 : desc_qws->qw0 = rte_cpu_to_le_64(desc_qws->qw0);
2601 : 0 : desc_qws->qw1 = rte_cpu_to_le_64(desc_qws->qw1);
2602 : :
2603 [ # # ]: 0 : if (vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2)
2604 : 0 : desc->l2tag2 = m->vlan_tci;
2605 : :
2606 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_QINQ)
2607 [ # # ]: 0 : desc->l2tag2 = vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2 ? m->vlan_tci :
2608 : : m->vlan_tci_outer;
2609 : 0 : }
2610 : :
2611 : :
2612 : : static inline void
2613 : 0 : iavf_fill_ipsec_desc(volatile struct iavf_tx_ipsec_desc *desc,
2614 : : const struct iavf_ipsec_crypto_pkt_metadata *md, uint16_t *ipsec_len)
2615 : : {
2616 : 0 : desc->qw0 = rte_cpu_to_le_64(((uint64_t)md->l4_payload_len <<
2617 : : IAVF_IPSEC_TX_DESC_QW0_L4PAYLEN_SHIFT) |
2618 : : ((uint64_t)md->esn << IAVF_IPSEC_TX_DESC_QW0_IPSECESN_SHIFT) |
2619 : : ((uint64_t)md->esp_trailer_len <<
2620 : : IAVF_IPSEC_TX_DESC_QW0_TRAILERLEN_SHIFT));
2621 : :
2622 : 0 : desc->qw1 = rte_cpu_to_le_64(((uint64_t)md->sa_idx <<
2623 : : IAVF_IPSEC_TX_DESC_QW1_IPSECSA_SHIFT) |
2624 : : ((uint64_t)md->next_proto <<
2625 : : IAVF_IPSEC_TX_DESC_QW1_IPSECNH_SHIFT) |
2626 : : ((uint64_t)(md->len_iv & 0x3) <<
2627 : : IAVF_IPSEC_TX_DESC_QW1_IVLEN_SHIFT) |
2628 : : ((uint64_t)(md->ol_flags & IAVF_IPSEC_CRYPTO_OL_FLAGS_NATT ?
2629 : : 1ULL : 0ULL) <<
2630 : : IAVF_IPSEC_TX_DESC_QW1_UDP_SHIFT) |
2631 : : (uint64_t)IAVF_TX_DESC_DTYPE_IPSEC);
2632 : :
2633 : : /**
2634 : : * TODO: Pre-calculate this in the Session initialization
2635 : : *
2636 : : * Calculate IPsec length required in data descriptor func when TSO
2637 : : * offload is enabled
2638 : : */
2639 : 0 : *ipsec_len = sizeof(struct rte_esp_hdr) + (md->len_iv >> 2) +
2640 : : (md->ol_flags & IAVF_IPSEC_CRYPTO_OL_FLAGS_NATT ?
2641 : 0 : sizeof(struct rte_udp_hdr) : 0);
2642 : 0 : }
2643 : :
2644 : : static inline void
2645 : 0 : iavf_build_data_desc_cmd_offset_fields(volatile uint64_t *qw1,
2646 : : struct rte_mbuf *m, uint8_t vlan_flag)
2647 : : {
2648 : : uint64_t command = 0;
2649 : : uint64_t offset = 0;
2650 : : uint64_t l2tag1 = 0;
2651 : :
2652 : 0 : *qw1 = IAVF_TX_DESC_DTYPE_DATA;
2653 : :
2654 : : command = (uint64_t)IAVF_TX_DESC_CMD_ICRC;
2655 : :
2656 : : /* Descriptor based VLAN insertion */
2657 [ # # ]: 0 : if ((vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1) &&
2658 [ # # ]: 0 : m->ol_flags & RTE_MBUF_F_TX_VLAN) {
2659 : : command |= (uint64_t)IAVF_TX_DESC_CMD_IL2TAG1;
2660 : 0 : l2tag1 |= m->vlan_tci;
2661 : : }
2662 : :
2663 : : /* Descriptor based QinQ insertion */
2664 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_QINQ) {
2665 : : command |= (uint64_t)IAVF_TX_DESC_CMD_IL2TAG1;
2666 [ # # ]: 0 : l2tag1 = vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1 ? m->vlan_tci :
2667 : 0 : m->vlan_tci_outer;
2668 : : }
2669 : :
2670 [ # # ]: 0 : if ((m->ol_flags &
2671 : : (IAVF_TX_CKSUM_OFFLOAD_MASK | RTE_MBUF_F_TX_SEC_OFFLOAD)) == 0)
2672 : 0 : goto skip_cksum;
2673 : :
2674 : : /* Set MACLEN */
2675 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK &&
2676 [ # # ]: 0 : !(m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD))
2677 : 0 : offset |= (m->outer_l2_len >> 1)
2678 : 0 : << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT;
2679 : : else
2680 : 0 : offset |= (m->l2_len >> 1)
2681 : 0 : << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT;
2682 : :
2683 : : /* Enable L3 checksum offloading inner */
2684 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_IP_CKSUM) {
2685 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
2686 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV4_CSUM;
2687 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2688 : : }
2689 [ # # ]: 0 : } else if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
2690 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV4;
2691 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2692 [ # # ]: 0 : } else if (m->ol_flags & RTE_MBUF_F_TX_IPV6) {
2693 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV6;
2694 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2695 : : }
2696 : :
2697 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG)) {
2698 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TCP_SEG)
2699 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_TCP;
2700 : : else
2701 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_UDP;
2702 : 0 : offset |= (m->l4_len >> 2) <<
2703 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2704 : :
2705 : 0 : *qw1 = rte_cpu_to_le_64((((uint64_t)command <<
2706 : : IAVF_TXD_DATA_QW1_CMD_SHIFT) & IAVF_TXD_DATA_QW1_CMD_MASK) |
2707 : : (((uint64_t)offset << IAVF_TXD_DATA_QW1_OFFSET_SHIFT) &
2708 : : IAVF_TXD_DATA_QW1_OFFSET_MASK) |
2709 : : ((uint64_t)l2tag1 << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT));
2710 : :
2711 : 0 : return;
2712 : : }
2713 : :
2714 : : /* Enable L4 checksum offloads */
2715 [ # # # # ]: 0 : switch (m->ol_flags & RTE_MBUF_F_TX_L4_MASK) {
2716 : 0 : case RTE_MBUF_F_TX_TCP_CKSUM:
2717 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_TCP;
2718 : 0 : offset |= (sizeof(struct rte_tcp_hdr) >> 2) <<
2719 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2720 : 0 : break;
2721 : 0 : case RTE_MBUF_F_TX_SCTP_CKSUM:
2722 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_SCTP;
2723 : 0 : offset |= (sizeof(struct rte_sctp_hdr) >> 2) <<
2724 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2725 : 0 : break;
2726 : 0 : case RTE_MBUF_F_TX_UDP_CKSUM:
2727 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_UDP;
2728 : 0 : offset |= (sizeof(struct rte_udp_hdr) >> 2) <<
2729 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2730 : 0 : break;
2731 : : }
2732 : :
2733 : 0 : skip_cksum:
2734 : 0 : *qw1 = rte_cpu_to_le_64((((uint64_t)command <<
2735 : : IAVF_TXD_DATA_QW1_CMD_SHIFT) & IAVF_TXD_DATA_QW1_CMD_MASK) |
2736 : : (((uint64_t)offset << IAVF_TXD_DATA_QW1_OFFSET_SHIFT) &
2737 : : IAVF_TXD_DATA_QW1_OFFSET_MASK) |
2738 : : ((uint64_t)l2tag1 << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT));
2739 : : }
2740 : :
2741 : : /* Calculate the number of TX descriptors needed for each pkt */
2742 : : static inline uint16_t
2743 : : iavf_calc_pkt_desc(struct rte_mbuf *tx_pkt)
2744 : : {
2745 : : struct rte_mbuf *txd = tx_pkt;
2746 : : uint16_t count = 0;
2747 : :
2748 [ # # ]: 0 : while (txd != NULL) {
2749 : 0 : count += (txd->data_len + IAVF_MAX_DATA_PER_TXD - 1) /
2750 : : IAVF_MAX_DATA_PER_TXD;
2751 : 0 : txd = txd->next;
2752 : : }
2753 : :
2754 : : return count;
2755 : : }
2756 : :
2757 : : static inline void
2758 : : iavf_fill_data_desc(volatile struct iavf_tx_desc *desc,
2759 : : uint64_t desc_template, uint16_t buffsz,
2760 : : uint64_t buffer_addr)
2761 : : {
2762 : : /* fill data descriptor qw1 from template */
2763 : 0 : desc->cmd_type_offset_bsz = desc_template;
2764 : :
2765 : : /* set data buffer size */
2766 : 0 : desc->cmd_type_offset_bsz |=
2767 : 0 : (((uint64_t)buffsz << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT) &
2768 : : IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK);
2769 : :
2770 : 0 : desc->buffer_addr = rte_cpu_to_le_64(buffer_addr);
2771 : 0 : desc->cmd_type_offset_bsz = rte_cpu_to_le_64(desc->cmd_type_offset_bsz);
2772 : : }
2773 : :
2774 : :
2775 : : static struct iavf_ipsec_crypto_pkt_metadata *
2776 : : iavf_ipsec_crypto_get_pkt_metadata(const struct ci_tx_queue *txq,
2777 : : struct rte_mbuf *m)
2778 : : {
2779 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)
2780 : 0 : return RTE_MBUF_DYNFIELD(m, txq->ipsec_crypto_pkt_md_offset,
2781 : : struct iavf_ipsec_crypto_pkt_metadata *);
2782 : :
2783 : : return NULL;
2784 : : }
2785 : :
2786 : : /* TX function */
2787 : : uint16_t
2788 : 0 : iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
2789 : : {
2790 : : struct ci_tx_queue *txq = tx_queue;
2791 : 0 : volatile struct iavf_tx_desc *txr = txq->iavf_tx_ring;
2792 : 0 : struct ci_tx_entry *txe_ring = txq->sw_ring;
2793 : : struct ci_tx_entry *txe, *txn;
2794 : : struct rte_mbuf *mb, *mb_seg;
2795 : : uint64_t buf_dma_addr;
2796 : : uint16_t desc_idx, desc_idx_last;
2797 : : uint16_t idx;
2798 : : uint16_t slen;
2799 : :
2800 : :
2801 : : /* Check if the descriptor ring needs to be cleaned. */
2802 [ # # ]: 0 : if (txq->nb_tx_free < txq->tx_free_thresh)
2803 : 0 : iavf_xmit_cleanup(txq);
2804 : :
2805 : 0 : desc_idx = txq->tx_tail;
2806 : 0 : txe = &txe_ring[desc_idx];
2807 : :
2808 [ # # ]: 0 : for (idx = 0; idx < nb_pkts; idx++) {
2809 : : volatile struct iavf_tx_desc *ddesc;
2810 : : struct iavf_ipsec_crypto_pkt_metadata *ipsec_md;
2811 : :
2812 : : uint16_t nb_desc_ctx, nb_desc_ipsec;
2813 : : uint16_t nb_desc_data, nb_desc_required;
2814 : 0 : uint16_t tlen = 0, ipseclen = 0;
2815 : 0 : uint64_t ddesc_template = 0;
2816 : : uint64_t ddesc_cmd = 0;
2817 : :
2818 : 0 : mb = tx_pkts[idx];
2819 : :
2820 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txe->mbuf);
2821 : :
2822 : : /**
2823 : : * Get metadata for ipsec crypto from mbuf dynamic fields if
2824 : : * security offload is specified.
2825 : : */
2826 : : ipsec_md = iavf_ipsec_crypto_get_pkt_metadata(txq, mb);
2827 : :
2828 : 0 : nb_desc_data = mb->nb_segs;
2829 : : nb_desc_ctx =
2830 [ # # ]: 0 : iavf_calc_context_desc(mb, txq->vlan_flag);
2831 : 0 : nb_desc_ipsec = !!(mb->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD);
2832 : :
2833 : : /**
2834 : : * The number of descriptors that must be allocated for
2835 : : * a packet equals to the number of the segments of that
2836 : : * packet plus the context and ipsec descriptors if needed.
2837 : : * Recalculate the needed tx descs when TSO enabled in case
2838 : : * the mbuf data size exceeds max data size that hw allows
2839 : : * per tx desc.
2840 : : */
2841 [ # # ]: 0 : if (mb->ol_flags & RTE_MBUF_F_TX_TCP_SEG)
2842 : 0 : nb_desc_required = iavf_calc_pkt_desc(mb) + nb_desc_ctx + nb_desc_ipsec;
2843 : : else
2844 : 0 : nb_desc_required = nb_desc_data + nb_desc_ctx + nb_desc_ipsec;
2845 : :
2846 : 0 : desc_idx_last = (uint16_t)(desc_idx + nb_desc_required - 1);
2847 : :
2848 : : /* wrap descriptor ring */
2849 [ # # ]: 0 : if (desc_idx_last >= txq->nb_tx_desc)
2850 : 0 : desc_idx_last =
2851 : : (uint16_t)(desc_idx_last - txq->nb_tx_desc);
2852 : :
2853 : : PMD_TX_LOG(DEBUG,
2854 : : "port_id=%u queue_id=%u tx_first=%u tx_last=%u",
2855 : : txq->port_id, txq->queue_id, desc_idx, desc_idx_last);
2856 : :
2857 [ # # ]: 0 : if (nb_desc_required > txq->nb_tx_free) {
2858 [ # # ]: 0 : if (iavf_xmit_cleanup(txq)) {
2859 [ # # ]: 0 : if (idx == 0)
2860 : 0 : return 0;
2861 : 0 : goto end_of_tx;
2862 : : }
2863 [ # # ]: 0 : if (unlikely(nb_desc_required > txq->tx_rs_thresh)) {
2864 [ # # ]: 0 : while (nb_desc_required > txq->nb_tx_free) {
2865 [ # # ]: 0 : if (iavf_xmit_cleanup(txq)) {
2866 [ # # ]: 0 : if (idx == 0)
2867 : : return 0;
2868 : 0 : goto end_of_tx;
2869 : : }
2870 : : }
2871 : : }
2872 : : }
2873 : :
2874 : 0 : iavf_build_data_desc_cmd_offset_fields(&ddesc_template, mb,
2875 : : txq->vlan_flag);
2876 : :
2877 : : /* Setup TX context descriptor if required */
2878 [ # # ]: 0 : if (nb_desc_ctx) {
2879 : 0 : volatile struct iavf_tx_context_desc *ctx_desc =
2880 : : (volatile struct iavf_tx_context_desc *)
2881 : 0 : &txr[desc_idx];
2882 : :
2883 : : /* clear QW0 or the previous writeback value
2884 : : * may impact next write
2885 : : */
2886 : 0 : *(volatile uint64_t *)ctx_desc = 0;
2887 : :
2888 : 0 : txn = &txe_ring[txe->next_id];
2889 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2890 : :
2891 [ # # ]: 0 : if (txe->mbuf) {
2892 : : rte_pktmbuf_free_seg(txe->mbuf);
2893 : 0 : txe->mbuf = NULL;
2894 : : }
2895 : :
2896 : 0 : iavf_fill_context_desc(ctx_desc, mb, ipsec_md, &tlen,
2897 : 0 : txq->vlan_flag);
2898 : : IAVF_DUMP_TX_DESC(txq, ctx_desc, desc_idx);
2899 : :
2900 : 0 : txe->last_id = desc_idx_last;
2901 : 0 : desc_idx = txe->next_id;
2902 : : txe = txn;
2903 : : }
2904 : :
2905 [ # # ]: 0 : if (nb_desc_ipsec) {
2906 : 0 : volatile struct iavf_tx_ipsec_desc *ipsec_desc =
2907 : : (volatile struct iavf_tx_ipsec_desc *)
2908 : 0 : &txr[desc_idx];
2909 : :
2910 : 0 : txn = &txe_ring[txe->next_id];
2911 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2912 : :
2913 [ # # ]: 0 : if (txe->mbuf) {
2914 : : rte_pktmbuf_free_seg(txe->mbuf);
2915 : 0 : txe->mbuf = NULL;
2916 : : }
2917 : :
2918 : 0 : iavf_fill_ipsec_desc(ipsec_desc, ipsec_md, &ipseclen);
2919 : :
2920 : : IAVF_DUMP_TX_DESC(txq, ipsec_desc, desc_idx);
2921 : :
2922 : 0 : txe->last_id = desc_idx_last;
2923 : 0 : desc_idx = txe->next_id;
2924 : : txe = txn;
2925 : : }
2926 : :
2927 : : mb_seg = mb;
2928 : :
2929 : : do {
2930 : 0 : ddesc = (volatile struct iavf_tx_desc *)
2931 : 0 : &txr[desc_idx];
2932 : :
2933 : 0 : txn = &txe_ring[txe->next_id];
2934 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2935 : :
2936 [ # # ]: 0 : if (txe->mbuf)
2937 : : rte_pktmbuf_free_seg(txe->mbuf);
2938 : :
2939 : 0 : txe->mbuf = mb_seg;
2940 : :
2941 [ # # ]: 0 : if ((mb_seg->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD) &&
2942 [ # # ]: 0 : (mb_seg->ol_flags &
2943 : : (RTE_MBUF_F_TX_TCP_SEG |
2944 : : RTE_MBUF_F_TX_UDP_SEG))) {
2945 : 0 : slen = tlen + mb_seg->l2_len + mb_seg->l3_len +
2946 : 0 : mb_seg->outer_l3_len + ipseclen;
2947 [ # # ]: 0 : if (mb_seg->ol_flags & RTE_MBUF_F_TX_L4_MASK)
2948 : 0 : slen += mb_seg->l4_len;
2949 : : } else {
2950 : 0 : slen = mb_seg->data_len;
2951 : : }
2952 : :
2953 : : buf_dma_addr = rte_mbuf_data_iova(mb_seg);
2954 : 0 : while ((mb_seg->ol_flags & (RTE_MBUF_F_TX_TCP_SEG |
2955 [ # # ]: 0 : RTE_MBUF_F_TX_UDP_SEG)) &&
2956 [ # # ]: 0 : unlikely(slen > IAVF_MAX_DATA_PER_TXD)) {
2957 : 0 : iavf_fill_data_desc(ddesc, ddesc_template,
2958 : : IAVF_MAX_DATA_PER_TXD, buf_dma_addr);
2959 : :
2960 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx);
2961 : :
2962 : 0 : buf_dma_addr += IAVF_MAX_DATA_PER_TXD;
2963 : 0 : slen -= IAVF_MAX_DATA_PER_TXD;
2964 : :
2965 : 0 : txe->last_id = desc_idx_last;
2966 : 0 : desc_idx = txe->next_id;
2967 : : txe = txn;
2968 : 0 : ddesc = &txr[desc_idx];
2969 : 0 : txn = &txe_ring[txe->next_id];
2970 : : }
2971 : :
2972 : 0 : iavf_fill_data_desc(ddesc, ddesc_template,
2973 : : slen, buf_dma_addr);
2974 : :
2975 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx);
2976 : :
2977 : 0 : txe->last_id = desc_idx_last;
2978 : 0 : desc_idx = txe->next_id;
2979 : : txe = txn;
2980 : 0 : mb_seg = mb_seg->next;
2981 [ # # ]: 0 : } while (mb_seg);
2982 : :
2983 : : /* The last packet data descriptor needs End Of Packet (EOP) */
2984 : : ddesc_cmd = IAVF_TX_DESC_CMD_EOP;
2985 : :
2986 : 0 : txq->nb_tx_used = (uint16_t)(txq->nb_tx_used + nb_desc_required);
2987 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_desc_required);
2988 : :
2989 [ # # ]: 0 : if (txq->nb_tx_used >= txq->tx_rs_thresh) {
2990 : : PMD_TX_LOG(DEBUG, "Setting RS bit on TXD id="
2991 : : "%4u (port=%d queue=%d)",
2992 : : desc_idx_last, txq->port_id, txq->queue_id);
2993 : :
2994 : : ddesc_cmd |= IAVF_TX_DESC_CMD_RS;
2995 : :
2996 : : /* Update txq RS bit counters */
2997 : 0 : txq->nb_tx_used = 0;
2998 : : }
2999 : :
3000 : 0 : ddesc->cmd_type_offset_bsz |= rte_cpu_to_le_64(ddesc_cmd <<
3001 : : IAVF_TXD_DATA_QW1_CMD_SHIFT);
3002 : :
3003 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx - 1);
3004 : : }
3005 : :
3006 : 0 : end_of_tx:
3007 : : rte_wmb();
3008 : :
3009 : : PMD_TX_LOG(DEBUG, "port_id=%u queue_id=%u tx_tail=%u nb_tx=%u",
3010 : : txq->port_id, txq->queue_id, desc_idx, idx);
3011 : :
3012 : 0 : IAVF_PCI_REG_WRITE_RELAXED(txq->qtx_tail, desc_idx);
3013 : 0 : txq->tx_tail = desc_idx;
3014 : :
3015 : 0 : return idx;
3016 : : }
3017 : :
3018 : : /* Check if the packet with vlan user priority is transmitted in the
3019 : : * correct queue.
3020 : : */
3021 : : static int
3022 : : iavf_check_vlan_up2tc(struct ci_tx_queue *txq, struct rte_mbuf *m)
3023 : : {
3024 : : struct rte_eth_dev *dev = &rte_eth_devices[txq->port_id];
3025 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
3026 : : uint16_t up;
3027 : :
3028 : 0 : up = m->vlan_tci >> IAVF_VLAN_TAG_PCP_OFFSET;
3029 : :
3030 [ # # ]: 0 : if (!(vf->qos_cap->cap[txq->tc].tc_prio & BIT(up))) {
3031 : : PMD_TX_LOG(ERR, "packet with vlan pcp %u cannot transmit in queue %u",
3032 : : up, txq->queue_id);
3033 : : return -1;
3034 : : } else {
3035 : : return 0;
3036 : : }
3037 : : }
3038 : :
3039 : : /* Parse an IPv4 header to fill l3_len, l4_len, and l4_proto */
3040 : : static inline void
3041 : : parse_ipv4(struct rte_ipv4_hdr *ipv4_hdr, struct offload_info *info)
3042 : : {
3043 : : struct rte_tcp_hdr *tcp_hdr;
3044 : :
3045 : : info->l3_len = rte_ipv4_hdr_len(ipv4_hdr);
3046 : : info->l4_proto = ipv4_hdr->next_proto_id;
3047 : :
3048 : : /* only fill l4_len for TCP, it's useful for TSO */
3049 : : if (info->l4_proto == IPPROTO_TCP) {
3050 : : tcp_hdr = (struct rte_tcp_hdr *)
3051 : : ((char *)ipv4_hdr + info->l3_len);
3052 : : info->l4_len = (tcp_hdr->data_off & 0xf0) >> 2;
3053 : : } else if (info->l4_proto == IPPROTO_UDP) {
3054 : : info->l4_len = sizeof(struct rte_udp_hdr);
3055 : : } else {
3056 : : info->l4_len = 0;
3057 : : }
3058 : : }
3059 : :
3060 : : /* Parse an IPv6 header to fill l3_len, l4_len, and l4_proto */
3061 : : static inline void
3062 : : parse_ipv6(struct rte_ipv6_hdr *ipv6_hdr, struct offload_info *info)
3063 : : {
3064 : : struct rte_tcp_hdr *tcp_hdr;
3065 : :
3066 : : info->l3_len = sizeof(struct rte_ipv6_hdr);
3067 : : info->l4_proto = ipv6_hdr->proto;
3068 : :
3069 : : /* only fill l4_len for TCP, it's useful for TSO */
3070 : : if (info->l4_proto == IPPROTO_TCP) {
3071 : : tcp_hdr = (struct rte_tcp_hdr *)
3072 : : ((char *)ipv6_hdr + info->l3_len);
3073 : : info->l4_len = (tcp_hdr->data_off & 0xf0) >> 2;
3074 : : } else if (info->l4_proto == IPPROTO_UDP) {
3075 : : info->l4_len = sizeof(struct rte_udp_hdr);
3076 : : } else {
3077 : : info->l4_len = 0;
3078 : : }
3079 : : }
3080 : :
3081 : : /*
3082 : : * Parse an ethernet header to fill the ethertype, l2_len, l3_len and
3083 : : * ipproto. This function is able to recognize IPv4/IPv6 with optional VLAN
3084 : : * headers. The l4_len argument is only set in case of TCP (useful for TSO).
3085 : : */
3086 : : static inline void
3087 : : parse_ethernet(struct rte_ether_hdr *eth_hdr, struct offload_info *info)
3088 : : {
3089 : : struct rte_ipv4_hdr *ipv4_hdr;
3090 : : struct rte_ipv6_hdr *ipv6_hdr;
3091 : : struct rte_vlan_hdr *vlan_hdr;
3092 : :
3093 : : info->l2_len = sizeof(struct rte_ether_hdr);
3094 : : info->ethertype = eth_hdr->ether_type;
3095 : :
3096 : : while (info->ethertype == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN) ||
3097 : : info->ethertype == rte_cpu_to_be_16(RTE_ETHER_TYPE_QINQ)) {
3098 : : vlan_hdr = (struct rte_vlan_hdr *)
3099 : : ((char *)eth_hdr + info->l2_len);
3100 : : info->l2_len += sizeof(struct rte_vlan_hdr);
3101 : : info->ethertype = vlan_hdr->eth_proto;
3102 : : }
3103 : :
3104 : : switch (info->ethertype) {
3105 : : case RTE_STATIC_BSWAP16(RTE_ETHER_TYPE_IPV4):
3106 : : ipv4_hdr = (struct rte_ipv4_hdr *)
3107 : : ((char *)eth_hdr + info->l2_len);
3108 : : parse_ipv4(ipv4_hdr, info);
3109 : : break;
3110 : : case RTE_STATIC_BSWAP16(RTE_ETHER_TYPE_IPV6):
3111 : : ipv6_hdr = (struct rte_ipv6_hdr *)
3112 : : ((char *)eth_hdr + info->l2_len);
3113 : : parse_ipv6(ipv6_hdr, info);
3114 : : break;
3115 : : default:
3116 : : info->l4_len = 0;
3117 : : info->l3_len = 0;
3118 : : info->l4_proto = 0;
3119 : : break;
3120 : : }
3121 : : }
3122 : :
3123 : : /* Fill in outer layers length */
3124 : : static inline void
3125 : : update_tunnel_outer(struct offload_info *info)
3126 : : {
3127 : : info->is_tunnel = 1;
3128 : : info->outer_ethertype = info->ethertype;
3129 : : info->outer_l2_len = info->l2_len;
3130 : : info->outer_l3_len = info->l3_len;
3131 : : info->outer_l4_proto = info->l4_proto;
3132 : : }
3133 : :
3134 : : /*
3135 : : * Parse a GTP protocol header.
3136 : : * No optional fields and next extension header type.
3137 : : */
3138 : : static inline void
3139 : : parse_gtp(struct rte_udp_hdr *udp_hdr,
3140 : : struct offload_info *info)
3141 : : {
3142 : : struct rte_ipv4_hdr *ipv4_hdr;
3143 : : struct rte_ipv6_hdr *ipv6_hdr;
3144 : : struct rte_gtp_hdr *gtp_hdr;
3145 : : uint8_t gtp_len = sizeof(*gtp_hdr);
3146 : : uint8_t ip_ver;
3147 : :
3148 : : /* Check UDP destination port. */
3149 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(RTE_GTPC_UDP_PORT) &&
3150 : : udp_hdr->src_port != rte_cpu_to_be_16(RTE_GTPC_UDP_PORT) &&
3151 : : udp_hdr->dst_port != rte_cpu_to_be_16(RTE_GTPU_UDP_PORT))
3152 : : return;
3153 : :
3154 : : update_tunnel_outer(info);
3155 : : info->l2_len = 0;
3156 : :
3157 : : gtp_hdr = (struct rte_gtp_hdr *)((char *)udp_hdr +
3158 : : sizeof(struct rte_udp_hdr));
3159 : :
3160 : : /*
3161 : : * Check message type. If message type is 0xff, it is
3162 : : * a GTP data packet. If not, it is a GTP control packet
3163 : : */
3164 : : if (gtp_hdr->msg_type == 0xff) {
3165 : : ip_ver = *(uint8_t *)((char *)udp_hdr +
3166 : : sizeof(struct rte_udp_hdr) +
3167 : : sizeof(struct rte_gtp_hdr));
3168 : : ip_ver = (ip_ver) & 0xf0;
3169 : :
3170 : : if (ip_ver == RTE_GTP_TYPE_IPV4) {
3171 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)gtp_hdr +
3172 : : gtp_len);
3173 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3174 : : parse_ipv4(ipv4_hdr, info);
3175 : : } else if (ip_ver == RTE_GTP_TYPE_IPV6) {
3176 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)gtp_hdr +
3177 : : gtp_len);
3178 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3179 : : parse_ipv6(ipv6_hdr, info);
3180 : : }
3181 : : } else {
3182 : : info->ethertype = 0;
3183 : : info->l4_len = 0;
3184 : : info->l3_len = 0;
3185 : : info->l4_proto = 0;
3186 : : }
3187 : :
3188 : : info->l2_len += RTE_ETHER_GTP_HLEN;
3189 : : }
3190 : :
3191 : : /* Parse a VXLAN header */
3192 : : static inline void
3193 : : parse_vxlan(struct rte_udp_hdr *udp_hdr,
3194 : : struct offload_info *info)
3195 : : {
3196 : : struct rte_ether_hdr *eth_hdr;
3197 : :
3198 : : /* check UDP destination port, RTE_VXLAN_DEFAULT_PORT (4789) is the
3199 : : * default VXLAN port (rfc7348) or that the Rx offload flag is set
3200 : : * (i40e only currently)
3201 : : */
3202 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(RTE_VXLAN_DEFAULT_PORT))
3203 : : return;
3204 : :
3205 : : update_tunnel_outer(info);
3206 : :
3207 : : eth_hdr = (struct rte_ether_hdr *)((char *)udp_hdr +
3208 : : sizeof(struct rte_udp_hdr) +
3209 : : sizeof(struct rte_vxlan_hdr));
3210 : :
3211 : : parse_ethernet(eth_hdr, info);
3212 : : info->l2_len += RTE_ETHER_VXLAN_HLEN; /* add UDP + VXLAN */
3213 : : }
3214 : :
3215 : : /* Parse a VXLAN-GPE header */
3216 : : static inline void
3217 : : parse_vxlan_gpe(struct rte_udp_hdr *udp_hdr,
3218 : : struct offload_info *info)
3219 : : {
3220 : : struct rte_ether_hdr *eth_hdr;
3221 : : struct rte_ipv4_hdr *ipv4_hdr;
3222 : : struct rte_ipv6_hdr *ipv6_hdr;
3223 : : struct rte_vxlan_gpe_hdr *vxlan_gpe_hdr;
3224 : : uint8_t vxlan_gpe_len = sizeof(*vxlan_gpe_hdr);
3225 : :
3226 : : /* Check UDP destination port. */
3227 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(vxlan_gpe_udp_port))
3228 : : return;
3229 : :
3230 : : vxlan_gpe_hdr = (struct rte_vxlan_gpe_hdr *)((char *)udp_hdr +
3231 : : sizeof(struct rte_udp_hdr));
3232 : :
3233 : : if (!vxlan_gpe_hdr->proto || vxlan_gpe_hdr->proto ==
3234 : : RTE_VXLAN_GPE_TYPE_IPV4) {
3235 : : update_tunnel_outer(info);
3236 : :
3237 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)vxlan_gpe_hdr +
3238 : : vxlan_gpe_len);
3239 : :
3240 : : parse_ipv4(ipv4_hdr, info);
3241 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3242 : : info->l2_len = 0;
3243 : :
3244 : : } else if (vxlan_gpe_hdr->proto == RTE_VXLAN_GPE_TYPE_IPV6) {
3245 : : update_tunnel_outer(info);
3246 : :
3247 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)vxlan_gpe_hdr +
3248 : : vxlan_gpe_len);
3249 : :
3250 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3251 : : parse_ipv6(ipv6_hdr, info);
3252 : : info->l2_len = 0;
3253 : :
3254 : : } else if (vxlan_gpe_hdr->proto == RTE_VXLAN_GPE_TYPE_ETH) {
3255 : : update_tunnel_outer(info);
3256 : :
3257 : : eth_hdr = (struct rte_ether_hdr *)((char *)vxlan_gpe_hdr +
3258 : : vxlan_gpe_len);
3259 : :
3260 : : parse_ethernet(eth_hdr, info);
3261 : : } else {
3262 : : return;
3263 : : }
3264 : :
3265 : : info->l2_len += RTE_ETHER_VXLAN_GPE_HLEN;
3266 : : }
3267 : :
3268 : : /* Parse a GENEVE header */
3269 : : static inline void
3270 : : parse_geneve(struct rte_udp_hdr *udp_hdr,
3271 : : struct offload_info *info)
3272 : : {
3273 : : struct rte_ether_hdr *eth_hdr;
3274 : : struct rte_ipv4_hdr *ipv4_hdr;
3275 : : struct rte_ipv6_hdr *ipv6_hdr;
3276 : : struct rte_geneve_hdr *geneve_hdr;
3277 : : uint16_t geneve_len;
3278 : :
3279 : : /* Check UDP destination port. */
3280 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(geneve_udp_port))
3281 : : return;
3282 : :
3283 : : geneve_hdr = (struct rte_geneve_hdr *)((char *)udp_hdr +
3284 : : sizeof(struct rte_udp_hdr));
3285 : : geneve_len = sizeof(struct rte_geneve_hdr) + geneve_hdr->opt_len * 4;
3286 : : if (!geneve_hdr->proto || geneve_hdr->proto ==
3287 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3288 : : update_tunnel_outer(info);
3289 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)geneve_hdr +
3290 : : geneve_len);
3291 : : parse_ipv4(ipv4_hdr, info);
3292 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3293 : : info->l2_len = 0;
3294 : : } else if (geneve_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3295 : : update_tunnel_outer(info);
3296 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)geneve_hdr +
3297 : : geneve_len);
3298 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3299 : : parse_ipv6(ipv6_hdr, info);
3300 : : info->l2_len = 0;
3301 : :
3302 : : } else if (geneve_hdr->proto == rte_cpu_to_be_16(RTE_GENEVE_TYPE_ETH)) {
3303 : : update_tunnel_outer(info);
3304 : : eth_hdr = (struct rte_ether_hdr *)((char *)geneve_hdr +
3305 : : geneve_len);
3306 : : parse_ethernet(eth_hdr, info);
3307 : : } else {
3308 : : return;
3309 : : }
3310 : :
3311 : : info->l2_len +=
3312 : : (sizeof(struct rte_udp_hdr) + sizeof(struct rte_geneve_hdr) +
3313 : : ((struct rte_geneve_hdr *)geneve_hdr)->opt_len * 4);
3314 : : }
3315 : :
3316 : : /* Parse a GRE header */
3317 : : static inline void
3318 : : parse_gre(struct simple_gre_hdr *gre_hdr, struct offload_info *info)
3319 : : {
3320 : : struct rte_ether_hdr *eth_hdr;
3321 : : struct rte_ipv4_hdr *ipv4_hdr;
3322 : : struct rte_ipv6_hdr *ipv6_hdr;
3323 : : uint8_t gre_len = 0;
3324 : :
3325 : : gre_len += sizeof(struct simple_gre_hdr);
3326 : :
3327 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_KEY_PRESENT))
3328 : : gre_len += GRE_EXT_LEN;
3329 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_SEQUENCE_PRESENT))
3330 : : gre_len += GRE_EXT_LEN;
3331 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_CHECKSUM_PRESENT))
3332 : : gre_len += GRE_EXT_LEN;
3333 : :
3334 : : if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3335 : : update_tunnel_outer(info);
3336 : :
3337 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)gre_hdr + gre_len);
3338 : :
3339 : : parse_ipv4(ipv4_hdr, info);
3340 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3341 : : info->l2_len = 0;
3342 : :
3343 : : } else if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3344 : : update_tunnel_outer(info);
3345 : :
3346 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)gre_hdr + gre_len);
3347 : :
3348 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3349 : : parse_ipv6(ipv6_hdr, info);
3350 : : info->l2_len = 0;
3351 : :
3352 : : } else if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_TEB)) {
3353 : : update_tunnel_outer(info);
3354 : :
3355 : : eth_hdr = (struct rte_ether_hdr *)((char *)gre_hdr + gre_len);
3356 : :
3357 : : parse_ethernet(eth_hdr, info);
3358 : : } else {
3359 : : return;
3360 : : }
3361 : :
3362 : : info->l2_len += gre_len;
3363 : : }
3364 : :
3365 : : /* Parse an encapsulated IP or IPv6 header */
3366 : : static inline void
3367 : : parse_encap_ip(void *encap_ip, struct offload_info *info)
3368 : : {
3369 : : struct rte_ipv4_hdr *ipv4_hdr = encap_ip;
3370 : : struct rte_ipv6_hdr *ipv6_hdr = encap_ip;
3371 : : uint8_t ip_version;
3372 : :
3373 : : ip_version = (ipv4_hdr->version_ihl & 0xf0) >> 4;
3374 : :
3375 : : if (ip_version != 4 && ip_version != 6)
3376 : : return;
3377 : :
3378 : : info->is_tunnel = 1;
3379 : : info->outer_ethertype = info->ethertype;
3380 : : info->outer_l2_len = info->l2_len;
3381 : : info->outer_l3_len = info->l3_len;
3382 : :
3383 : : if (ip_version == 4) {
3384 : : parse_ipv4(ipv4_hdr, info);
3385 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3386 : : } else {
3387 : : parse_ipv6(ipv6_hdr, info);
3388 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3389 : : }
3390 : : info->l2_len = 0;
3391 : : }
3392 : :
3393 : : static inline int
3394 : : check_mbuf_len(struct offload_info *info, struct rte_mbuf *m)
3395 : : {
3396 : : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
3397 : : if (info->outer_l2_len != m->outer_l2_len) {
3398 : : PMD_TX_LOG(ERR, "outer_l2_len error in mbuf. Original "
3399 : : "length: %hu, calculated length: %u", m->outer_l2_len,
3400 : : info->outer_l2_len);
3401 : : return -1;
3402 : : }
3403 : : if (info->outer_l3_len != m->outer_l3_len) {
3404 : : PMD_TX_LOG(ERR, "outer_l3_len error in mbuf. Original "
3405 : : "length: %hu,calculated length: %u", m->outer_l3_len,
3406 : : info->outer_l3_len);
3407 : : return -1;
3408 : : }
3409 : : }
3410 : :
3411 : : if (info->l2_len != m->l2_len) {
3412 : : PMD_TX_LOG(ERR, "l2_len error in mbuf. Original "
3413 : : "length: %hu, calculated length: %u", m->l2_len,
3414 : : info->l2_len);
3415 : : return -1;
3416 : : }
3417 : : if (info->l3_len != m->l3_len) {
3418 : : PMD_TX_LOG(ERR, "l3_len error in mbuf. Original "
3419 : : "length: %hu, calculated length: %u", m->l3_len,
3420 : : info->l3_len);
3421 : : return -1;
3422 : : }
3423 : : if (info->l4_len != m->l4_len) {
3424 : : PMD_TX_LOG(ERR, "l4_len error in mbuf. Original "
3425 : : "length: %hu, calculated length: %u", m->l4_len,
3426 : : info->l4_len);
3427 : : return -1;
3428 : : }
3429 : :
3430 : : return 0;
3431 : : }
3432 : :
3433 : : static inline int
3434 : : check_ether_type(struct offload_info *info, struct rte_mbuf *m)
3435 : : {
3436 : : int ret = 0;
3437 : :
3438 : : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
3439 : : if (info->outer_ethertype ==
3440 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3441 : : if (!(m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV4)) {
3442 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv4, "
3443 : : "tx offload missing `RTE_MBUF_F_TX_OUTER_IPV4` flag.");
3444 : : ret = -1;
3445 : : }
3446 : : if (m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV6) {
3447 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv4, tx "
3448 : : "offload contains wrong `RTE_MBUF_F_TX_OUTER_IPV6` flag");
3449 : : ret = -1;
3450 : : }
3451 : : } else if (info->outer_ethertype ==
3452 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3453 : : if (!(m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV6)) {
3454 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv6, "
3455 : : "tx offload missing `RTE_MBUF_F_TX_OUTER_IPV6` flag.");
3456 : : ret = -1;
3457 : : }
3458 : : if (m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV4) {
3459 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv6, tx "
3460 : : "offload contains wrong `RTE_MBUF_F_TX_OUTER_IPV4` flag");
3461 : : ret = -1;
3462 : : }
3463 : : }
3464 : : }
3465 : :
3466 : : if (info->ethertype ==
3467 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3468 : : if (!(m->ol_flags & RTE_MBUF_F_TX_IPV4)) {
3469 : : PMD_TX_LOG(ERR, "Ethernet type is ipv4, tx offload "
3470 : : "missing `RTE_MBUF_F_TX_IPV4` flag.");
3471 : : ret = -1;
3472 : : }
3473 : : if (m->ol_flags & RTE_MBUF_F_TX_IPV6) {
3474 : : PMD_TX_LOG(ERR, "Ethernet type is ipv4, tx "
3475 : : "offload contains wrong `RTE_MBUF_F_TX_IPV6` flag");
3476 : : ret = -1;
3477 : : }
3478 : : } else if (info->ethertype ==
3479 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3480 : : if (!(m->ol_flags & RTE_MBUF_F_TX_IPV6)) {
3481 : : PMD_TX_LOG(ERR, "Ethernet type is ipv6, tx offload "
3482 : : "missing `RTE_MBUF_F_TX_IPV6` flag.");
3483 : : ret = -1;
3484 : : }
3485 : : if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
3486 : : PMD_TX_LOG(ERR, "Ethernet type is ipv6, tx offload "
3487 : : "contains wrong `RTE_MBUF_F_TX_IPV4` flag");
3488 : : ret = -1;
3489 : : }
3490 : : }
3491 : :
3492 : : return ret;
3493 : : }
3494 : :
3495 : : /* Check whether the parameters of mbuf are correct. */
3496 : : __rte_unused static inline int
3497 : : iavf_check_mbuf(struct rte_mbuf *m)
3498 : : {
3499 : : struct rte_ether_hdr *eth_hdr;
3500 : : void *l3_hdr = NULL; /* can be IPv4 or IPv6 */
3501 : : struct offload_info info = {0};
3502 : : uint64_t ol_flags = m->ol_flags;
3503 : : uint64_t tunnel_type = ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK;
3504 : :
3505 : : eth_hdr = rte_pktmbuf_mtod(m, struct rte_ether_hdr *);
3506 : : parse_ethernet(eth_hdr, &info);
3507 : : l3_hdr = (char *)eth_hdr + info.l2_len;
3508 : : if (info.l4_proto == IPPROTO_UDP) {
3509 : : struct rte_udp_hdr *udp_hdr;
3510 : :
3511 : : udp_hdr = (struct rte_udp_hdr *)
3512 : : ((char *)l3_hdr + info.l3_len);
3513 : : parse_gtp(udp_hdr, &info);
3514 : : if (info.is_tunnel) {
3515 : : if (!tunnel_type) {
3516 : : PMD_TX_LOG(ERR, "gtp tunnel packet missing tx "
3517 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GTP` flag.");
3518 : : return -1;
3519 : : }
3520 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GTP) {
3521 : : PMD_TX_LOG(ERR, "gtp tunnel packet, tx offload has wrong "
3522 : : "`%s` flag, correct is `RTE_MBUF_F_TX_TUNNEL_GTP` flag",
3523 : : rte_get_tx_ol_flag_name(tunnel_type));
3524 : : return -1;
3525 : : }
3526 : : goto check_len;
3527 : : }
3528 : : parse_vxlan_gpe(udp_hdr, &info);
3529 : : if (info.is_tunnel) {
3530 : : if (!tunnel_type) {
3531 : : PMD_TX_LOG(ERR, "vxlan gpe tunnel packet missing tx "
3532 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE` flag.");
3533 : : return -1;
3534 : : }
3535 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE) {
3536 : : PMD_TX_LOG(ERR, "vxlan gpe tunnel packet, tx offload has "
3537 : : "wrong `%s` flag, correct is "
3538 : : "`RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE` flag",
3539 : : rte_get_tx_ol_flag_name(tunnel_type));
3540 : : return -1;
3541 : : }
3542 : : goto check_len;
3543 : : }
3544 : : parse_vxlan(udp_hdr, &info);
3545 : : if (info.is_tunnel) {
3546 : : if (!tunnel_type) {
3547 : : PMD_TX_LOG(ERR, "vxlan tunnel packet missing tx "
3548 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_VXLAN` flag.");
3549 : : return -1;
3550 : : }
3551 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_VXLAN) {
3552 : : PMD_TX_LOG(ERR, "vxlan tunnel packet, tx offload has "
3553 : : "wrong `%s` flag, correct is "
3554 : : "`RTE_MBUF_F_TX_TUNNEL_VXLAN` flag",
3555 : : rte_get_tx_ol_flag_name(tunnel_type));
3556 : : return -1;
3557 : : }
3558 : : goto check_len;
3559 : : }
3560 : : parse_geneve(udp_hdr, &info);
3561 : : if (info.is_tunnel) {
3562 : : if (!tunnel_type) {
3563 : : PMD_TX_LOG(ERR, "geneve tunnel packet missing tx "
3564 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GENEVE` flag.");
3565 : : return -1;
3566 : : }
3567 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GENEVE) {
3568 : : PMD_TX_LOG(ERR, "geneve tunnel packet, tx offload has "
3569 : : "wrong `%s` flag, correct is "
3570 : : "`RTE_MBUF_F_TX_TUNNEL_GENEVE` flag",
3571 : : rte_get_tx_ol_flag_name(tunnel_type));
3572 : : return -1;
3573 : : }
3574 : : goto check_len;
3575 : : }
3576 : : /* Always keep last. */
3577 : : if (unlikely(RTE_ETH_IS_TUNNEL_PKT(m->packet_type)
3578 : : != 0)) {
3579 : : PMD_TX_LOG(ERR, "Unknown tunnel packet. UDP dst port: %hu",
3580 : : udp_hdr->dst_port);
3581 : : return -1;
3582 : : }
3583 : : } else if (info.l4_proto == IPPROTO_GRE) {
3584 : : struct simple_gre_hdr *gre_hdr;
3585 : :
3586 : : gre_hdr = (struct simple_gre_hdr *)((char *)l3_hdr +
3587 : : info.l3_len);
3588 : : parse_gre(gre_hdr, &info);
3589 : : if (info.is_tunnel) {
3590 : : if (!tunnel_type) {
3591 : : PMD_TX_LOG(ERR, "gre tunnel packet missing tx "
3592 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GRE` flag.");
3593 : : return -1;
3594 : : }
3595 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GRE) {
3596 : : PMD_TX_LOG(ERR, "gre tunnel packet, tx offload has "
3597 : : "wrong `%s` flag, correct is "
3598 : : "`RTE_MBUF_F_TX_TUNNEL_GRE` flag",
3599 : : rte_get_tx_ol_flag_name(tunnel_type));
3600 : : return -1;
3601 : : }
3602 : : goto check_len;
3603 : : }
3604 : : } else if (info.l4_proto == IPPROTO_IPIP) {
3605 : : void *encap_ip_hdr;
3606 : :
3607 : : encap_ip_hdr = (char *)l3_hdr + info.l3_len;
3608 : : parse_encap_ip(encap_ip_hdr, &info);
3609 : : if (info.is_tunnel) {
3610 : : if (!tunnel_type) {
3611 : : PMD_TX_LOG(ERR, "Ipip tunnel packet missing tx "
3612 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_IPIP` flag.");
3613 : : return -1;
3614 : : }
3615 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_IPIP) {
3616 : : PMD_TX_LOG(ERR, "Ipip tunnel packet, tx offload has "
3617 : : "wrong `%s` flag, correct is "
3618 : : "`RTE_MBUF_F_TX_TUNNEL_IPIP` flag",
3619 : : rte_get_tx_ol_flag_name(tunnel_type));
3620 : : return -1;
3621 : : }
3622 : : goto check_len;
3623 : : }
3624 : : }
3625 : :
3626 : : check_len:
3627 : : if (check_mbuf_len(&info, m) != 0)
3628 : : return -1;
3629 : :
3630 : : return check_ether_type(&info, m);
3631 : : }
3632 : :
3633 : : /* TX prep functions */
3634 : : uint16_t
3635 : 0 : iavf_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
3636 : : uint16_t nb_pkts)
3637 : : {
3638 : : int i, ret;
3639 : : uint64_t ol_flags;
3640 : : struct rte_mbuf *m;
3641 : : struct ci_tx_queue *txq = tx_queue;
3642 : 0 : struct rte_eth_dev *dev = &rte_eth_devices[txq->port_id];
3643 : 0 : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
3644 : : struct iavf_adapter *adapter = IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
3645 : :
3646 [ # # ]: 0 : if (adapter->closed)
3647 : : return 0;
3648 : :
3649 [ # # ]: 0 : for (i = 0; i < nb_pkts; i++) {
3650 : 0 : m = tx_pkts[i];
3651 : 0 : ol_flags = m->ol_flags;
3652 : :
3653 : : /* Check condition for nb_segs > IAVF_TX_MAX_MTU_SEG. */
3654 [ # # ]: 0 : if (!(ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))) {
3655 [ # # ]: 0 : if (m->nb_segs > IAVF_TX_MAX_MTU_SEG) {
3656 : 0 : rte_errno = EINVAL;
3657 : 0 : return i;
3658 : : }
3659 [ # # ]: 0 : } else if ((m->tso_segsz < IAVF_MIN_TSO_MSS) ||
3660 : 0 : (m->tso_segsz > IAVF_MAX_TSO_MSS) ||
3661 [ # # ]: 0 : (m->nb_segs > txq->nb_tx_desc)) {
3662 : : /* MSS outside the range are considered malicious */
3663 : 0 : rte_errno = EINVAL;
3664 : 0 : return i;
3665 : : }
3666 : :
3667 [ # # ]: 0 : if (ol_flags & IAVF_TX_OFFLOAD_NOTSUP_MASK) {
3668 : 0 : rte_errno = ENOTSUP;
3669 : 0 : return i;
3670 : : }
3671 : :
3672 : : /* valid packets are greater than min size, and single-buffer pkts
3673 : : * must have data_len == pkt_len
3674 : : */
3675 [ # # ]: 0 : if (m->pkt_len < IAVF_TX_MIN_PKT_LEN ||
3676 [ # # # # ]: 0 : (m->nb_segs == 1 && m->data_len != m->pkt_len)) {
3677 : 0 : rte_errno = EINVAL;
3678 : 0 : return i;
3679 : : }
3680 : :
3681 : : #ifdef RTE_ETHDEV_DEBUG_TX
3682 : : ret = rte_validate_tx_offload(m);
3683 : : if (ret != 0) {
3684 : : rte_errno = -ret;
3685 : : return i;
3686 : : }
3687 : : #endif
3688 : : ret = rte_net_intel_cksum_prepare(m);
3689 [ # # ]: 0 : if (ret != 0) {
3690 : 0 : rte_errno = -ret;
3691 : 0 : return i;
3692 : : }
3693 : :
3694 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_QOS &&
3695 [ # # ]: 0 : ol_flags & (RTE_MBUF_F_RX_VLAN_STRIPPED | RTE_MBUF_F_RX_VLAN)) {
3696 : : ret = iavf_check_vlan_up2tc(txq, m);
3697 : : if (ret != 0) {
3698 : 0 : rte_errno = -ret;
3699 : 0 : return i;
3700 : : }
3701 : : }
3702 : :
3703 : : #ifdef RTE_ETHDEV_DEBUG_TX
3704 : : ret = iavf_check_mbuf(m);
3705 : : if (ret != 0) {
3706 : : rte_errno = EINVAL;
3707 : : return i;
3708 : : }
3709 : : #endif
3710 : : }
3711 : :
3712 : 0 : return i;
3713 : : }
3714 : :
3715 : : static uint16_t
3716 : : iavf_recv_pkts_no_poll(void *rx_queue, struct rte_mbuf **rx_pkts,
3717 : : uint16_t nb_pkts);
3718 : : static uint16_t
3719 : : iavf_xmit_pkts_no_poll(void *tx_queue, struct rte_mbuf **tx_pkts,
3720 : : uint16_t nb_pkts);
3721 : :
3722 : : static const struct ci_rx_path_info iavf_rx_path_infos[] = {
3723 : : [IAVF_RX_DISABLED] = {iavf_recv_pkts_no_poll, "Disabled",
3724 : : {IAVF_RX_NO_OFFLOADS, RTE_VECT_SIMD_DISABLED, {.disabled = true}}},
3725 : : [IAVF_RX_DEFAULT] = {iavf_recv_pkts, "Scalar",
3726 : : {IAVF_RX_SCALAR_OFFLOADS, RTE_VECT_SIMD_DISABLED}},
3727 : : [IAVF_RX_SCATTERED] = {iavf_recv_scattered_pkts, "Scalar Scattered",
3728 : : {IAVF_RX_SCALAR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_DISABLED,
3729 : : {.scattered = true}}},
3730 : : [IAVF_RX_FLEX_RXD] = {iavf_recv_pkts_flex_rxd, "Scalar Flex",
3731 : : {IAVF_RX_SCALAR_FLEX_OFFLOADS, RTE_VECT_SIMD_DISABLED, {.flex_desc = true}}},
3732 : : [IAVF_RX_SCATTERED_FLEX_RXD] = {iavf_recv_scattered_pkts_flex_rxd, "Scalar Scattered Flex",
3733 : : {IAVF_RX_SCALAR_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_DISABLED,
3734 : : {.scattered = true, .flex_desc = true}}},
3735 : : [IAVF_RX_BULK_ALLOC] = {iavf_recv_pkts_bulk_alloc, "Scalar Bulk Alloc",
3736 : : {IAVF_RX_SCALAR_OFFLOADS, RTE_VECT_SIMD_DISABLED, {.bulk_alloc = true}}},
3737 : : #ifdef RTE_ARCH_X86
3738 : : [IAVF_RX_SSE] = {iavf_recv_pkts_vec, "Vector SSE",
3739 : : {IAVF_RX_VECTOR_OFFLOAD_OFFLOADS, RTE_VECT_SIMD_128, {.bulk_alloc = true}}},
3740 : : [IAVF_RX_SSE_SCATTERED] = {iavf_recv_scattered_pkts_vec, "Vector Scattered SSE",
3741 : : {IAVF_RX_VECTOR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_128,
3742 : : {.scattered = true, .bulk_alloc = true}}},
3743 : : [IAVF_RX_SSE_FLEX_RXD] = {iavf_recv_pkts_vec_flex_rxd, "Vector Flex SSE",
3744 : : {IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS, RTE_VECT_SIMD_128,
3745 : : {.flex_desc = true, .bulk_alloc = true}}},
3746 : : [IAVF_RX_SSE_SCATTERED_FLEX_RXD] = {
3747 : : iavf_recv_scattered_pkts_vec_flex_rxd, "Vector Scattered SSE Flex",
3748 : : {IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3749 : : RTE_VECT_SIMD_128,
3750 : : {.scattered = true, .flex_desc = true, .bulk_alloc = true}}},
3751 : : [IAVF_RX_AVX2] = {iavf_recv_pkts_vec_avx2, "Vector AVX2",
3752 : : {IAVF_RX_VECTOR_OFFLOADS, RTE_VECT_SIMD_256, {.bulk_alloc = true}}},
3753 : : [IAVF_RX_AVX2_SCATTERED] = {iavf_recv_scattered_pkts_vec_avx2, "Vector Scattered AVX2",
3754 : : {IAVF_RX_VECTOR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_256,
3755 : : {.scattered = true, .bulk_alloc = true}}},
3756 : : [IAVF_RX_AVX2_OFFLOAD] = {iavf_recv_pkts_vec_avx2_offload, "Vector AVX2 Offload",
3757 : : {IAVF_RX_VECTOR_OFFLOAD_OFFLOADS, RTE_VECT_SIMD_256, {.bulk_alloc = true}}},
3758 : : [IAVF_RX_AVX2_SCATTERED_OFFLOAD] = {
3759 : : iavf_recv_scattered_pkts_vec_avx2_offload, "Vector Scattered AVX2 offload",
3760 : : {IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_256,
3761 : : {.scattered = true, .bulk_alloc = true}}},
3762 : : [IAVF_RX_AVX2_FLEX_RXD] = {iavf_recv_pkts_vec_avx2_flex_rxd, "Vector AVX2 Flex",
3763 : : {IAVF_RX_VECTOR_FLEX_OFFLOADS, RTE_VECT_SIMD_256,
3764 : : {.flex_desc = true, .bulk_alloc = true}}},
3765 : : [IAVF_RX_AVX2_SCATTERED_FLEX_RXD] = {
3766 : : iavf_recv_scattered_pkts_vec_avx2_flex_rxd, "Vector Scattered AVX2 Flex",
3767 : : {IAVF_RX_VECTOR_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_256,
3768 : : {.scattered = true, .flex_desc = true, .bulk_alloc = true}}},
3769 : : [IAVF_RX_AVX2_FLEX_RXD_OFFLOAD] = {
3770 : : iavf_recv_pkts_vec_avx2_flex_rxd_offload, "Vector AVX2 Flex Offload",
3771 : : {IAVF_RX_VECTOR_OFFLOADS, RTE_VECT_SIMD_256,
3772 : : {.flex_desc = true, .bulk_alloc = true}}},
3773 : : [IAVF_RX_AVX2_SCATTERED_FLEX_RXD_OFFLOAD] = {
3774 : : iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload,
3775 : : "Vector Scattered AVX2 Flex Offload",
3776 : : {IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3777 : : RTE_VECT_SIMD_256, {.flex_desc = true, .bulk_alloc = true}}},
3778 : : #ifdef CC_AVX512_SUPPORT
3779 : : [IAVF_RX_AVX512] = {iavf_recv_pkts_vec_avx512, "Vector AVX512",
3780 : : {IAVF_RX_VECTOR_OFFLOADS, RTE_VECT_SIMD_512, {.bulk_alloc = true}}},
3781 : : [IAVF_RX_AVX512_SCATTERED] = {
3782 : : iavf_recv_scattered_pkts_vec_avx512, "Vector Scattered AVX512",
3783 : : {IAVF_RX_VECTOR_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_512,
3784 : : {.scattered = true, .bulk_alloc = true}}},
3785 : : [IAVF_RX_AVX512_OFFLOAD] = {iavf_recv_pkts_vec_avx512_offload, "Vector AVX512 Offload",
3786 : : {IAVF_RX_VECTOR_OFFLOAD_OFFLOADS, RTE_VECT_SIMD_512, {.bulk_alloc = true}}},
3787 : : [IAVF_RX_AVX512_SCATTERED_OFFLOAD] = {
3788 : : iavf_recv_scattered_pkts_vec_avx512_offload, "Vector Scattered AVX512 offload",
3789 : : {IAVF_RX_VECTOR_OFFLOAD_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_512,
3790 : : {.scattered = true, .bulk_alloc = true}}},
3791 : : [IAVF_RX_AVX512_FLEX_RXD] = {iavf_recv_pkts_vec_avx512_flex_rxd, "Vector AVX512 Flex",
3792 : : {IAVF_RX_VECTOR_FLEX_OFFLOADS, RTE_VECT_SIMD_512,
3793 : : {.flex_desc = true, .bulk_alloc = true}}},
3794 : : [IAVF_RX_AVX512_SCATTERED_FLEX_RXD] = {
3795 : : iavf_recv_scattered_pkts_vec_avx512_flex_rxd, "Vector Scattered AVX512 Flex",
3796 : : {IAVF_RX_VECTOR_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER, RTE_VECT_SIMD_512,
3797 : : {.scattered = true, .flex_desc = true, .bulk_alloc = true}}},
3798 : : [IAVF_RX_AVX512_FLEX_RXD_OFFLOAD] = {
3799 : : iavf_recv_pkts_vec_avx512_flex_rxd_offload, "Vector AVX512 Flex Offload",
3800 : : {IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS, RTE_VECT_SIMD_512,
3801 : : {.flex_desc = true, .bulk_alloc = true}}},
3802 : : [IAVF_RX_AVX512_SCATTERED_FLEX_RXD_OFFLOAD] = {
3803 : : iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload,
3804 : : "Vector Scattered AVX512 Flex offload",
3805 : : {IAVF_RX_VECTOR_OFFLOAD_FLEX_OFFLOADS | RTE_ETH_RX_OFFLOAD_SCATTER,
3806 : : RTE_VECT_SIMD_512,
3807 : : {.scattered = true, .flex_desc = true, .bulk_alloc = true}}},
3808 : : #endif
3809 : : #elif defined RTE_ARCH_ARM
3810 : : [IAVF_RX_SSE] = {iavf_recv_pkts_vec, "Vector Neon",
3811 : : {IAVF_RX_SCALAR_OFFLOADS, RTE_VECT_SIMD_128, {.bulk_alloc = true}}},
3812 : : #endif
3813 : : };
3814 : :
3815 : : int
3816 : 0 : iavf_rx_burst_mode_get(struct rte_eth_dev *dev,
3817 : : __rte_unused uint16_t queue_id,
3818 : : struct rte_eth_burst_mode *mode)
3819 : : {
3820 : 0 : eth_rx_burst_t pkt_burst = dev->rx_pkt_burst;
3821 : : size_t i;
3822 : :
3823 [ # # ]: 0 : for (i = 0; i < RTE_DIM(iavf_rx_path_infos); i++) {
3824 [ # # ]: 0 : if (pkt_burst == iavf_rx_path_infos[i].pkt_burst) {
3825 : 0 : snprintf(mode->info, sizeof(mode->info), "%s",
3826 : 0 : iavf_rx_path_infos[i].info);
3827 : 0 : return 0;
3828 : : }
3829 : : }
3830 : :
3831 : : return -EINVAL;
3832 : : }
3833 : :
3834 : : static const struct {
3835 : : eth_tx_burst_t pkt_burst;
3836 : : const char *info;
3837 : : } iavf_tx_pkt_burst_ops[] = {
3838 : : [IAVF_TX_DISABLED] = {iavf_xmit_pkts_no_poll, "Disabled"},
3839 : : [IAVF_TX_DEFAULT] = {iavf_xmit_pkts, "Scalar"},
3840 : : #ifdef RTE_ARCH_X86
3841 : : [IAVF_TX_SSE] = {iavf_xmit_pkts_vec, "Vector SSE"},
3842 : : [IAVF_TX_AVX2] = {iavf_xmit_pkts_vec_avx2, "Vector AVX2"},
3843 : : [IAVF_TX_AVX2_OFFLOAD] = {iavf_xmit_pkts_vec_avx2_offload,
3844 : : "Vector AVX2 Offload"},
3845 : : #ifdef CC_AVX512_SUPPORT
3846 : : [IAVF_TX_AVX512] = {iavf_xmit_pkts_vec_avx512, "Vector AVX512"},
3847 : : [IAVF_TX_AVX512_OFFLOAD] = {iavf_xmit_pkts_vec_avx512_offload,
3848 : : "Vector AVX512 Offload"},
3849 : : [IAVF_TX_AVX512_CTX] = {iavf_xmit_pkts_vec_avx512_ctx,
3850 : : "Vector AVX512 Ctx"},
3851 : : [IAVF_TX_AVX512_CTX_OFFLOAD] = {
3852 : : iavf_xmit_pkts_vec_avx512_ctx_offload,
3853 : : "Vector AVX512 Ctx Offload"},
3854 : : #endif
3855 : : #endif
3856 : : };
3857 : :
3858 : : int
3859 : 0 : iavf_tx_burst_mode_get(struct rte_eth_dev *dev,
3860 : : __rte_unused uint16_t queue_id,
3861 : : struct rte_eth_burst_mode *mode)
3862 : : {
3863 : 0 : eth_tx_burst_t pkt_burst = dev->tx_pkt_burst;
3864 : : size_t i;
3865 : :
3866 [ # # ]: 0 : for (i = 0; i < RTE_DIM(iavf_tx_pkt_burst_ops); i++) {
3867 [ # # ]: 0 : if (pkt_burst == iavf_tx_pkt_burst_ops[i].pkt_burst) {
3868 : 0 : snprintf(mode->info, sizeof(mode->info), "%s",
3869 : 0 : iavf_tx_pkt_burst_ops[i].info);
3870 : 0 : return 0;
3871 : : }
3872 : : }
3873 : :
3874 : : return -EINVAL;
3875 : : }
3876 : :
3877 : : static uint16_t
3878 : 0 : iavf_recv_pkts_no_poll(void *rx_queue, struct rte_mbuf **rx_pkts,
3879 : : uint16_t nb_pkts)
3880 : : {
3881 : : struct ci_rx_queue *rxq = rx_queue;
3882 : : enum iavf_rx_func_type rx_func_type;
3883 : :
3884 [ # # # # ]: 0 : if (!rxq->iavf_vsi || rxq->iavf_vsi->adapter->no_poll)
3885 : : return 0;
3886 : :
3887 : 0 : rx_func_type = rxq->iavf_vsi->adapter->rx_func_type;
3888 : :
3889 : 0 : return iavf_rx_path_infos[rx_func_type].pkt_burst(rx_queue,
3890 : : rx_pkts, nb_pkts);
3891 : : }
3892 : :
3893 : : static uint16_t
3894 : 0 : iavf_xmit_pkts_no_poll(void *tx_queue, struct rte_mbuf **tx_pkts,
3895 : : uint16_t nb_pkts)
3896 : : {
3897 : : struct ci_tx_queue *txq = tx_queue;
3898 : : enum iavf_tx_func_type tx_func_type;
3899 : :
3900 [ # # # # ]: 0 : if (!txq->iavf_vsi || txq->iavf_vsi->adapter->no_poll)
3901 : : return 0;
3902 : :
3903 : 0 : tx_func_type = txq->iavf_vsi->adapter->tx_func_type;
3904 : :
3905 : 0 : return iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst(tx_queue,
3906 : : tx_pkts, nb_pkts);
3907 : : }
3908 : :
3909 : : /* Tx mbuf check */
3910 : : static uint16_t
3911 : 0 : iavf_xmit_pkts_check(void *tx_queue, struct rte_mbuf **tx_pkts,
3912 : : uint16_t nb_pkts)
3913 : : {
3914 : : uint16_t idx;
3915 : : uint64_t ol_flags;
3916 : : struct rte_mbuf *mb;
3917 : : uint16_t good_pkts = nb_pkts;
3918 : 0 : const char *reason = NULL;
3919 : : bool pkt_error = false;
3920 : : struct ci_tx_queue *txq = tx_queue;
3921 : 0 : struct iavf_adapter *adapter = txq->iavf_vsi->adapter;
3922 : 0 : enum iavf_tx_func_type tx_func_type =
3923 : : txq->iavf_vsi->adapter->tx_func_type;
3924 : :
3925 [ # # ]: 0 : for (idx = 0; idx < nb_pkts; idx++) {
3926 : 0 : mb = tx_pkts[idx];
3927 : 0 : ol_flags = mb->ol_flags;
3928 : :
3929 [ # # # # ]: 0 : if ((adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_MBUF) &&
3930 : 0 : (rte_mbuf_check(mb, 1, &reason) != 0)) {
3931 : : PMD_TX_LOG(ERR, "INVALID mbuf: %s", reason);
3932 : : pkt_error = true;
3933 : : break;
3934 : : }
3935 : :
3936 [ # # ]: 0 : if ((adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_SIZE) &&
3937 [ # # ]: 0 : (mb->data_len < IAVF_TX_MIN_PKT_LEN ||
3938 [ # # ]: 0 : mb->data_len > adapter->vf.max_pkt_len)) {
3939 : : PMD_TX_LOG(ERR, "INVALID mbuf: data_len (%u) is out of range, reasonable range (%d - %u)",
3940 : : mb->data_len, IAVF_TX_MIN_PKT_LEN, adapter->vf.max_pkt_len);
3941 : : pkt_error = true;
3942 : : break;
3943 : : }
3944 : :
3945 [ # # ]: 0 : if (adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_SEGMENT) {
3946 : : /* Check condition for nb_segs > IAVF_TX_MAX_MTU_SEG. */
3947 [ # # ]: 0 : if (!(ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))) {
3948 [ # # ]: 0 : if (mb->nb_segs > IAVF_TX_MAX_MTU_SEG) {
3949 : : PMD_TX_LOG(ERR, "INVALID mbuf: nb_segs (%d) exceeds HW limit, maximum allowed value is %d",
3950 : : mb->nb_segs, IAVF_TX_MAX_MTU_SEG);
3951 : : pkt_error = true;
3952 : : break;
3953 : : }
3954 [ # # ]: 0 : } else if ((mb->tso_segsz < IAVF_MIN_TSO_MSS) ||
3955 : : (mb->tso_segsz > IAVF_MAX_TSO_MSS)) {
3956 : : /* MSS outside the range are considered malicious */
3957 : : PMD_TX_LOG(ERR, "INVALID mbuf: tso_segsz (%u) is out of range, reasonable range (%d - %u)",
3958 : : mb->tso_segsz, IAVF_MIN_TSO_MSS, IAVF_MAX_TSO_MSS);
3959 : : pkt_error = true;
3960 : : break;
3961 [ # # ]: 0 : } else if (mb->nb_segs > txq->nb_tx_desc) {
3962 : : PMD_TX_LOG(ERR, "INVALID mbuf: nb_segs out of ring length");
3963 : : pkt_error = true;
3964 : : break;
3965 : : }
3966 : : }
3967 : :
3968 [ # # ]: 0 : if (adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_OFFLOAD) {
3969 [ # # ]: 0 : if (ol_flags & IAVF_TX_OFFLOAD_NOTSUP_MASK) {
3970 : : PMD_TX_LOG(ERR, "INVALID mbuf: TX offload is not supported");
3971 : : pkt_error = true;
3972 : : break;
3973 : : }
3974 : :
3975 [ # # ]: 0 : if (!rte_validate_tx_offload(mb)) {
3976 : : PMD_TX_LOG(ERR, "INVALID mbuf: TX offload setup error");
3977 : : pkt_error = true;
3978 : : break;
3979 : : }
3980 : : }
3981 : : }
3982 : :
3983 [ # # ]: 0 : if (pkt_error) {
3984 : 0 : txq->mbuf_errors++;
3985 : : good_pkts = idx;
3986 [ # # ]: 0 : if (good_pkts == 0)
3987 : : return 0;
3988 : : }
3989 : :
3990 : 0 : return iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst(tx_queue, tx_pkts, good_pkts);
3991 : : }
3992 : :
3993 : : /* choose rx function*/
3994 : : void
3995 : 0 : iavf_set_rx_function(struct rte_eth_dev *dev)
3996 : : {
3997 : 0 : struct iavf_adapter *adapter =
3998 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
3999 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
4000 : : enum iavf_rx_func_type default_path = IAVF_RX_DEFAULT;
4001 : 0 : int no_poll_on_link_down = adapter->devargs.no_poll_on_link_down;
4002 : : int i;
4003 : : struct ci_rx_queue *rxq;
4004 : : bool use_flex = true;
4005 : 0 : struct ci_rx_path_features req_features = {
4006 : 0 : .rx_offloads = dev->data->dev_conf.rxmode.offloads,
4007 : : .simd_width = RTE_VECT_SIMD_DISABLED,
4008 : : };
4009 : :
4010 : : /* The primary process selects the rx path for all processes. */
4011 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
4012 : 0 : goto out;
4013 : :
4014 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
4015 : 0 : rxq = dev->data->rx_queues[i];
4016 [ # # ]: 0 : if (rxq->rxdid <= IAVF_RXDID_LEGACY_1) {
4017 : 0 : PMD_DRV_LOG(NOTICE, "request RXDID[%d] in Queue[%d] is legacy, "
4018 : : "set rx_pkt_burst as legacy for all queues", rxq->rxdid, i);
4019 : : use_flex = false;
4020 [ # # ]: 0 : } else if (!(vf->supported_rxdid & RTE_BIT64(rxq->rxdid))) {
4021 : 0 : PMD_DRV_LOG(NOTICE, "request RXDID[%d] in Queue[%d] is not supported, "
4022 : : "set rx_pkt_burst as legacy for all queues", rxq->rxdid, i);
4023 : : use_flex = false;
4024 : : }
4025 : : }
4026 : :
4027 [ # # ]: 0 : if (use_flex)
4028 : 0 : req_features.extra.flex_desc = true;
4029 [ # # ]: 0 : if (dev->data->scattered_rx)
4030 : 0 : req_features.extra.scattered = true;
4031 [ # # ]: 0 : if (adapter->rx_bulk_alloc_allowed) {
4032 : 0 : req_features.extra.bulk_alloc = true;
4033 : : default_path = IAVF_RX_BULK_ALLOC;
4034 : : #if defined(RTE_ARCH_X86) || defined(RTE_ARCH_ARM)
4035 [ # # ]: 0 : if (iavf_rx_vec_dev_check(dev) != -1)
4036 : 0 : req_features.simd_width = iavf_get_max_simd_bitwidth();
4037 : : #endif
4038 : : }
4039 : :
4040 : 0 : adapter->rx_func_type = ci_rx_path_select(req_features,
4041 : : &iavf_rx_path_infos[0],
4042 : : RTE_DIM(iavf_rx_path_infos),
4043 : : default_path);
4044 : :
4045 : 0 : out:
4046 [ # # ]: 0 : if (no_poll_on_link_down)
4047 : 0 : dev->rx_pkt_burst = iavf_recv_pkts_no_poll;
4048 : : else
4049 : 0 : dev->rx_pkt_burst = iavf_rx_path_infos[adapter->rx_func_type].pkt_burst;
4050 : :
4051 : 0 : PMD_DRV_LOG(NOTICE, "Using %s (port %d).",
4052 : : iavf_rx_path_infos[adapter->rx_func_type].info, dev->data->port_id);
4053 : 0 : }
4054 : :
4055 : : /* choose tx function*/
4056 : : void
4057 : 0 : iavf_set_tx_function(struct rte_eth_dev *dev)
4058 : : {
4059 : 0 : struct iavf_adapter *adapter =
4060 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
4061 : : enum iavf_tx_func_type tx_func_type;
4062 : 0 : int mbuf_check = adapter->devargs.mbuf_check;
4063 : 0 : int no_poll_on_link_down = adapter->devargs.no_poll_on_link_down;
4064 : : #ifdef RTE_ARCH_X86
4065 : : struct ci_tx_queue *txq;
4066 : : int i;
4067 : : int check_ret;
4068 : : bool use_sse = false;
4069 : : bool use_avx2 = false;
4070 : : bool use_avx512 = false;
4071 : 0 : enum rte_vect_max_simd tx_simd_path = iavf_get_max_simd_bitwidth();
4072 : :
4073 : 0 : check_ret = iavf_tx_vec_dev_check(dev);
4074 : :
4075 [ # # # # ]: 0 : if (check_ret >= 0 &&
4076 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_128) {
4077 : : /* SSE not support offload path yet. */
4078 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4079 : : use_sse = true;
4080 : : }
4081 : :
4082 : : use_avx2 = tx_simd_path == RTE_VECT_SIMD_256;
4083 : : use_avx512 = tx_simd_path == RTE_VECT_SIMD_512;
4084 : :
4085 [ # # # # ]: 0 : if (!use_sse && !use_avx2 && !use_avx512)
4086 : 0 : goto normal;
4087 : :
4088 [ # # ]: 0 : if (use_sse) {
4089 : 0 : PMD_DRV_LOG(DEBUG, "Using Vector Tx (port %d).",
4090 : : dev->data->port_id);
4091 : : tx_func_type = IAVF_TX_SSE;
4092 : : }
4093 [ # # ]: 0 : if (!use_avx512 && use_avx2) {
4094 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4095 : : tx_func_type = IAVF_TX_AVX2;
4096 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX2 Vector Tx (port %d).",
4097 : : dev->data->port_id);
4098 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_CTX_OFFLOAD_PATH) {
4099 : 0 : PMD_DRV_LOG(DEBUG,
4100 : : "AVX2 does not support requested Tx offloads.");
4101 : 0 : goto normal;
4102 : : } else {
4103 : : tx_func_type = IAVF_TX_AVX2_OFFLOAD;
4104 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX2 OFFLOAD Vector Tx (port %d).",
4105 : : dev->data->port_id);
4106 : : }
4107 : : }
4108 : : #ifdef CC_AVX512_SUPPORT
4109 [ # # ]: 0 : if (use_avx512) {
4110 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4111 : : tx_func_type = IAVF_TX_AVX512;
4112 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 Vector Tx (port %d).",
4113 : : dev->data->port_id);
4114 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_OFFLOAD_PATH) {
4115 : : tx_func_type = IAVF_TX_AVX512_OFFLOAD;
4116 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 OFFLOAD Vector Tx (port %d).",
4117 : : dev->data->port_id);
4118 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_CTX_PATH) {
4119 : : tx_func_type = IAVF_TX_AVX512_CTX;
4120 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 CONTEXT Vector Tx (port %d).",
4121 : : dev->data->port_id);
4122 : : } else {
4123 : : tx_func_type = IAVF_TX_AVX512_CTX_OFFLOAD;
4124 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 CONTEXT OFFLOAD Vector Tx (port %d).",
4125 : : dev->data->port_id);
4126 : : }
4127 : : }
4128 : : #endif
4129 : :
4130 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
4131 : 0 : txq = dev->data->tx_queues[i];
4132 [ # # ]: 0 : if (!txq)
4133 : 0 : continue;
4134 : 0 : iavf_txq_vec_setup(txq);
4135 : : }
4136 : :
4137 [ # # ]: 0 : if (no_poll_on_link_down) {
4138 : 0 : adapter->tx_func_type = tx_func_type;
4139 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_no_poll;
4140 [ # # ]: 0 : } else if (mbuf_check) {
4141 : 0 : adapter->tx_func_type = tx_func_type;
4142 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_check;
4143 : : } else {
4144 : 0 : dev->tx_pkt_burst = iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst;
4145 : : }
4146 : 0 : return;
4147 : : }
4148 : :
4149 : 0 : normal:
4150 : : #endif
4151 : 0 : PMD_DRV_LOG(DEBUG, "Using Basic Tx callback (port=%d).",
4152 : : dev->data->port_id);
4153 : : tx_func_type = IAVF_TX_DEFAULT;
4154 : :
4155 [ # # ]: 0 : if (no_poll_on_link_down) {
4156 : 0 : adapter->tx_func_type = tx_func_type;
4157 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_no_poll;
4158 [ # # ]: 0 : } else if (mbuf_check) {
4159 : 0 : adapter->tx_func_type = tx_func_type;
4160 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_check;
4161 : : } else {
4162 : 0 : dev->tx_pkt_burst = iavf_tx_pkt_burst_ops[tx_func_type].pkt_burst;
4163 : : }
4164 : : }
4165 : :
4166 : : static int
4167 : 0 : iavf_tx_done_cleanup_full(struct ci_tx_queue *txq,
4168 : : uint32_t free_cnt)
4169 : : {
4170 : 0 : struct ci_tx_entry *swr_ring = txq->sw_ring;
4171 : : uint16_t tx_last, tx_id;
4172 : : uint16_t nb_tx_free_last;
4173 : : uint16_t nb_tx_to_clean;
4174 : : uint32_t pkt_cnt = 0;
4175 : :
4176 : : /* Start free mbuf from tx_tail */
4177 : 0 : tx_id = txq->tx_tail;
4178 : : tx_last = tx_id;
4179 : :
4180 [ # # # # ]: 0 : if (txq->nb_tx_free == 0 && iavf_xmit_cleanup(txq))
4181 : : return 0;
4182 : :
4183 : 0 : nb_tx_to_clean = txq->nb_tx_free;
4184 : : nb_tx_free_last = txq->nb_tx_free;
4185 [ # # ]: 0 : if (!free_cnt)
4186 : 0 : free_cnt = txq->nb_tx_desc;
4187 : :
4188 : : /* Loop through swr_ring to count the amount of
4189 : : * freeable mubfs and packets.
4190 : : */
4191 [ # # ]: 0 : while (pkt_cnt < free_cnt) {
4192 : : do {
4193 [ # # ]: 0 : if (swr_ring[tx_id].mbuf != NULL) {
4194 : : rte_pktmbuf_free_seg(swr_ring[tx_id].mbuf);
4195 : 0 : swr_ring[tx_id].mbuf = NULL;
4196 : :
4197 : : /*
4198 : : * last segment in the packet,
4199 : : * increment packet count
4200 : : */
4201 : 0 : pkt_cnt += (swr_ring[tx_id].last_id == tx_id);
4202 : : }
4203 : :
4204 : 0 : tx_id = swr_ring[tx_id].next_id;
4205 [ # # # # ]: 0 : } while (--nb_tx_to_clean && pkt_cnt < free_cnt && tx_id != tx_last);
4206 : :
4207 : 0 : if (txq->tx_rs_thresh > txq->nb_tx_desc -
4208 [ # # # # ]: 0 : txq->nb_tx_free || tx_id == tx_last)
4209 : : break;
4210 : :
4211 [ # # ]: 0 : if (pkt_cnt < free_cnt) {
4212 [ # # ]: 0 : if (iavf_xmit_cleanup(txq))
4213 : : break;
4214 : :
4215 : 0 : nb_tx_to_clean = txq->nb_tx_free - nb_tx_free_last;
4216 : : nb_tx_free_last = txq->nb_tx_free;
4217 : : }
4218 : : }
4219 : :
4220 : 0 : return (int)pkt_cnt;
4221 : : }
4222 : :
4223 : : int
4224 : 0 : iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt)
4225 : : {
4226 : : struct ci_tx_queue *q = (struct ci_tx_queue *)txq;
4227 : :
4228 : 0 : return iavf_tx_done_cleanup_full(q, free_cnt);
4229 : : }
4230 : :
4231 : : void
4232 : 0 : iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
4233 : : struct rte_eth_rxq_info *qinfo)
4234 : : {
4235 : : struct ci_rx_queue *rxq;
4236 : :
4237 : 0 : rxq = dev->data->rx_queues[queue_id];
4238 : :
4239 : 0 : qinfo->mp = rxq->mp;
4240 : 0 : qinfo->scattered_rx = dev->data->scattered_rx;
4241 : 0 : qinfo->nb_desc = rxq->nb_rx_desc;
4242 : :
4243 : 0 : qinfo->conf.rx_free_thresh = rxq->rx_free_thresh;
4244 : 0 : qinfo->conf.rx_drop_en = true;
4245 : 0 : qinfo->conf.rx_deferred_start = rxq->rx_deferred_start;
4246 : 0 : }
4247 : :
4248 : : void
4249 : 0 : iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
4250 : : struct rte_eth_txq_info *qinfo)
4251 : : {
4252 : : struct ci_tx_queue *txq;
4253 : :
4254 : 0 : txq = dev->data->tx_queues[queue_id];
4255 : :
4256 : 0 : qinfo->nb_desc = txq->nb_tx_desc;
4257 : :
4258 : 0 : qinfo->conf.tx_free_thresh = txq->tx_free_thresh;
4259 : 0 : qinfo->conf.tx_rs_thresh = txq->tx_rs_thresh;
4260 : 0 : qinfo->conf.offloads = txq->offloads;
4261 : 0 : qinfo->conf.tx_deferred_start = txq->tx_deferred_start;
4262 : 0 : }
4263 : :
4264 : : /* Get the number of used descriptors of a rx queue */
4265 : : int
4266 : 0 : iavf_dev_rxq_count(void *rx_queue)
4267 : : {
4268 : : #define IAVF_RXQ_SCAN_INTERVAL 4
4269 : : volatile union ci_rx_desc *rxdp;
4270 : : struct ci_rx_queue *rxq;
4271 : : uint16_t desc = 0;
4272 : :
4273 : : rxq = rx_queue;
4274 : 0 : rxdp = &rxq->rx_ring[rxq->rx_tail];
4275 : :
4276 [ # # ]: 0 : while ((desc < rxq->nb_rx_desc) &&
4277 : 0 : ((rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len) &
4278 [ # # ]: 0 : IAVF_RXD_QW1_STATUS_MASK) >> IAVF_RXD_QW1_STATUS_SHIFT) &
4279 : : (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)) {
4280 : : /* Check the DD bit of a rx descriptor of each 4 in a group,
4281 : : * to avoid checking too frequently and downgrading performance
4282 : : * too much.
4283 : : */
4284 : 0 : desc += IAVF_RXQ_SCAN_INTERVAL;
4285 : 0 : rxdp += IAVF_RXQ_SCAN_INTERVAL;
4286 [ # # ]: 0 : if (rxq->rx_tail + desc >= rxq->nb_rx_desc)
4287 : 0 : rxdp = &(rxq->rx_ring[rxq->rx_tail +
4288 : 0 : desc - rxq->nb_rx_desc]);
4289 : : }
4290 : :
4291 : 0 : return desc;
4292 : : }
4293 : :
4294 : : int
4295 : 0 : iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset)
4296 : : {
4297 : : struct ci_rx_queue *rxq = rx_queue;
4298 : : volatile uint64_t *status;
4299 : : uint64_t mask;
4300 : : uint32_t desc;
4301 : :
4302 [ # # ]: 0 : if (unlikely(offset >= rxq->nb_rx_desc))
4303 : : return -EINVAL;
4304 : :
4305 [ # # ]: 0 : if (offset >= rxq->nb_rx_desc - rxq->nb_rx_hold)
4306 : : return RTE_ETH_RX_DESC_UNAVAIL;
4307 : :
4308 : 0 : desc = rxq->rx_tail + offset;
4309 [ # # ]: 0 : if (desc >= rxq->nb_rx_desc)
4310 : 0 : desc -= rxq->nb_rx_desc;
4311 : :
4312 : 0 : status = &rxq->rx_ring[desc].wb.qword1.status_error_len;
4313 : : mask = rte_le_to_cpu_64((1ULL << IAVF_RX_DESC_STATUS_DD_SHIFT)
4314 : : << IAVF_RXD_QW1_STATUS_SHIFT);
4315 [ # # ]: 0 : if (*status & mask)
4316 : 0 : return RTE_ETH_RX_DESC_DONE;
4317 : :
4318 : : return RTE_ETH_RX_DESC_AVAIL;
4319 : : }
4320 : :
4321 : : int
4322 : 0 : iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset)
4323 : : {
4324 : : struct ci_tx_queue *txq = tx_queue;
4325 : : volatile uint64_t *status;
4326 : : uint64_t mask, expect;
4327 : : uint32_t desc;
4328 : :
4329 [ # # ]: 0 : if (unlikely(offset >= txq->nb_tx_desc))
4330 : : return -EINVAL;
4331 : :
4332 : 0 : desc = txq->tx_tail + offset;
4333 : : /* go to next desc that has the RS bit */
4334 : 0 : desc = ((desc + txq->tx_rs_thresh - 1) / txq->tx_rs_thresh) *
4335 : : txq->tx_rs_thresh;
4336 [ # # ]: 0 : if (desc >= txq->nb_tx_desc) {
4337 : 0 : desc -= txq->nb_tx_desc;
4338 [ # # ]: 0 : if (desc >= txq->nb_tx_desc)
4339 : 0 : desc -= txq->nb_tx_desc;
4340 : : }
4341 : :
4342 : 0 : status = &txq->iavf_tx_ring[desc].cmd_type_offset_bsz;
4343 : : mask = rte_le_to_cpu_64(IAVF_TXD_QW1_DTYPE_MASK);
4344 : : expect = rte_cpu_to_le_64(
4345 : : IAVF_TX_DESC_DTYPE_DESC_DONE << IAVF_TXD_QW1_DTYPE_SHIFT);
4346 [ # # ]: 0 : if ((*status & mask) == expect)
4347 : 0 : return RTE_ETH_TX_DESC_DONE;
4348 : :
4349 : : return RTE_ETH_TX_DESC_FULL;
4350 : : }
4351 : :
4352 : : static inline uint32_t
4353 : : iavf_get_default_ptype(uint16_t ptype)
4354 : : {
4355 : : static const alignas(RTE_CACHE_LINE_SIZE) uint32_t ptype_tbl[IAVF_MAX_PKT_TYPE] = {
4356 : : /* L2 types */
4357 : : /* [0] reserved */
4358 : : [1] = RTE_PTYPE_L2_ETHER,
4359 : : [2] = RTE_PTYPE_L2_ETHER_TIMESYNC,
4360 : : /* [3] - [5] reserved */
4361 : : [6] = RTE_PTYPE_L2_ETHER_LLDP,
4362 : : /* [7] - [10] reserved */
4363 : : [11] = RTE_PTYPE_L2_ETHER_ARP,
4364 : : /* [12] - [21] reserved */
4365 : :
4366 : : /* Non tunneled IPv4 */
4367 : : [22] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4368 : : RTE_PTYPE_L4_FRAG,
4369 : : [23] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4370 : : RTE_PTYPE_L4_NONFRAG,
4371 : : [24] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4372 : : RTE_PTYPE_L4_UDP,
4373 : : /* [25] reserved */
4374 : : [26] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4375 : : RTE_PTYPE_L4_TCP,
4376 : : [27] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4377 : : RTE_PTYPE_L4_SCTP,
4378 : : [28] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4379 : : RTE_PTYPE_L4_ICMP,
4380 : :
4381 : : /* IPv4 --> IPv4 */
4382 : : [29] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4383 : : RTE_PTYPE_TUNNEL_IP |
4384 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4385 : : RTE_PTYPE_INNER_L4_FRAG,
4386 : : [30] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4387 : : RTE_PTYPE_TUNNEL_IP |
4388 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4389 : : RTE_PTYPE_INNER_L4_NONFRAG,
4390 : : [31] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4391 : : RTE_PTYPE_TUNNEL_IP |
4392 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4393 : : RTE_PTYPE_INNER_L4_UDP,
4394 : : /* [32] reserved */
4395 : : [33] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4396 : : RTE_PTYPE_TUNNEL_IP |
4397 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4398 : : RTE_PTYPE_INNER_L4_TCP,
4399 : : [34] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4400 : : RTE_PTYPE_TUNNEL_IP |
4401 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4402 : : RTE_PTYPE_INNER_L4_SCTP,
4403 : : [35] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4404 : : RTE_PTYPE_TUNNEL_IP |
4405 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4406 : : RTE_PTYPE_INNER_L4_ICMP,
4407 : :
4408 : : /* IPv4 --> IPv6 */
4409 : : [36] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4410 : : RTE_PTYPE_TUNNEL_IP |
4411 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4412 : : RTE_PTYPE_INNER_L4_FRAG,
4413 : : [37] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4414 : : RTE_PTYPE_TUNNEL_IP |
4415 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4416 : : RTE_PTYPE_INNER_L4_NONFRAG,
4417 : : [38] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4418 : : RTE_PTYPE_TUNNEL_IP |
4419 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4420 : : RTE_PTYPE_INNER_L4_UDP,
4421 : : /* [39] reserved */
4422 : : [40] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4423 : : RTE_PTYPE_TUNNEL_IP |
4424 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4425 : : RTE_PTYPE_INNER_L4_TCP,
4426 : : [41] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4427 : : RTE_PTYPE_TUNNEL_IP |
4428 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4429 : : RTE_PTYPE_INNER_L4_SCTP,
4430 : : [42] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4431 : : RTE_PTYPE_TUNNEL_IP |
4432 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4433 : : RTE_PTYPE_INNER_L4_ICMP,
4434 : :
4435 : : /* IPv4 --> GRE/Teredo/VXLAN */
4436 : : [43] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4437 : : RTE_PTYPE_TUNNEL_GRENAT,
4438 : :
4439 : : /* IPv4 --> GRE/Teredo/VXLAN --> IPv4 */
4440 : : [44] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4441 : : RTE_PTYPE_TUNNEL_GRENAT |
4442 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4443 : : RTE_PTYPE_INNER_L4_FRAG,
4444 : : [45] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4445 : : RTE_PTYPE_TUNNEL_GRENAT |
4446 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4447 : : RTE_PTYPE_INNER_L4_NONFRAG,
4448 : : [46] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4449 : : RTE_PTYPE_TUNNEL_GRENAT |
4450 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4451 : : RTE_PTYPE_INNER_L4_UDP,
4452 : : /* [47] reserved */
4453 : : [48] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4454 : : RTE_PTYPE_TUNNEL_GRENAT |
4455 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4456 : : RTE_PTYPE_INNER_L4_TCP,
4457 : : [49] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4458 : : RTE_PTYPE_TUNNEL_GRENAT |
4459 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4460 : : RTE_PTYPE_INNER_L4_SCTP,
4461 : : [50] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4462 : : RTE_PTYPE_TUNNEL_GRENAT |
4463 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4464 : : RTE_PTYPE_INNER_L4_ICMP,
4465 : :
4466 : : /* IPv4 --> GRE/Teredo/VXLAN --> IPv6 */
4467 : : [51] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4468 : : RTE_PTYPE_TUNNEL_GRENAT |
4469 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4470 : : RTE_PTYPE_INNER_L4_FRAG,
4471 : : [52] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4472 : : RTE_PTYPE_TUNNEL_GRENAT |
4473 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4474 : : RTE_PTYPE_INNER_L4_NONFRAG,
4475 : : [53] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4476 : : RTE_PTYPE_TUNNEL_GRENAT |
4477 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4478 : : RTE_PTYPE_INNER_L4_UDP,
4479 : : /* [54] reserved */
4480 : : [55] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4481 : : RTE_PTYPE_TUNNEL_GRENAT |
4482 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4483 : : RTE_PTYPE_INNER_L4_TCP,
4484 : : [56] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4485 : : RTE_PTYPE_TUNNEL_GRENAT |
4486 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4487 : : RTE_PTYPE_INNER_L4_SCTP,
4488 : : [57] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4489 : : RTE_PTYPE_TUNNEL_GRENAT |
4490 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4491 : : RTE_PTYPE_INNER_L4_ICMP,
4492 : :
4493 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC */
4494 : : [58] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4495 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER,
4496 : :
4497 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC --> IPv4 */
4498 : : [59] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4499 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4500 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4501 : : RTE_PTYPE_INNER_L4_FRAG,
4502 : : [60] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4503 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4504 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4505 : : RTE_PTYPE_INNER_L4_NONFRAG,
4506 : : [61] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4507 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4508 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4509 : : RTE_PTYPE_INNER_L4_UDP,
4510 : : /* [62] reserved */
4511 : : [63] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4512 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4513 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4514 : : RTE_PTYPE_INNER_L4_TCP,
4515 : : [64] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4516 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4517 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4518 : : RTE_PTYPE_INNER_L4_SCTP,
4519 : : [65] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4520 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4521 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4522 : : RTE_PTYPE_INNER_L4_ICMP,
4523 : :
4524 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC --> IPv6 */
4525 : : [66] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4526 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4527 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4528 : : RTE_PTYPE_INNER_L4_FRAG,
4529 : : [67] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4530 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4531 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4532 : : RTE_PTYPE_INNER_L4_NONFRAG,
4533 : : [68] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4534 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4535 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4536 : : RTE_PTYPE_INNER_L4_UDP,
4537 : : /* [69] reserved */
4538 : : [70] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4539 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4540 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4541 : : RTE_PTYPE_INNER_L4_TCP,
4542 : : [71] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4543 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4544 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4545 : : RTE_PTYPE_INNER_L4_SCTP,
4546 : : [72] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4547 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4548 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4549 : : RTE_PTYPE_INNER_L4_ICMP,
4550 : : /* [73] - [87] reserved */
4551 : :
4552 : : /* Non tunneled IPv6 */
4553 : : [88] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4554 : : RTE_PTYPE_L4_FRAG,
4555 : : [89] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4556 : : RTE_PTYPE_L4_NONFRAG,
4557 : : [90] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4558 : : RTE_PTYPE_L4_UDP,
4559 : : /* [91] reserved */
4560 : : [92] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4561 : : RTE_PTYPE_L4_TCP,
4562 : : [93] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4563 : : RTE_PTYPE_L4_SCTP,
4564 : : [94] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4565 : : RTE_PTYPE_L4_ICMP,
4566 : :
4567 : : /* IPv6 --> IPv4 */
4568 : : [95] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4569 : : RTE_PTYPE_TUNNEL_IP |
4570 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4571 : : RTE_PTYPE_INNER_L4_FRAG,
4572 : : [96] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4573 : : RTE_PTYPE_TUNNEL_IP |
4574 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4575 : : RTE_PTYPE_INNER_L4_NONFRAG,
4576 : : [97] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4577 : : RTE_PTYPE_TUNNEL_IP |
4578 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4579 : : RTE_PTYPE_INNER_L4_UDP,
4580 : : /* [98] reserved */
4581 : : [99] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4582 : : RTE_PTYPE_TUNNEL_IP |
4583 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4584 : : RTE_PTYPE_INNER_L4_TCP,
4585 : : [100] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4586 : : RTE_PTYPE_TUNNEL_IP |
4587 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4588 : : RTE_PTYPE_INNER_L4_SCTP,
4589 : : [101] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4590 : : RTE_PTYPE_TUNNEL_IP |
4591 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4592 : : RTE_PTYPE_INNER_L4_ICMP,
4593 : :
4594 : : /* IPv6 --> IPv6 */
4595 : : [102] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4596 : : RTE_PTYPE_TUNNEL_IP |
4597 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4598 : : RTE_PTYPE_INNER_L4_FRAG,
4599 : : [103] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4600 : : RTE_PTYPE_TUNNEL_IP |
4601 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4602 : : RTE_PTYPE_INNER_L4_NONFRAG,
4603 : : [104] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4604 : : RTE_PTYPE_TUNNEL_IP |
4605 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4606 : : RTE_PTYPE_INNER_L4_UDP,
4607 : : /* [105] reserved */
4608 : : [106] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4609 : : RTE_PTYPE_TUNNEL_IP |
4610 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4611 : : RTE_PTYPE_INNER_L4_TCP,
4612 : : [107] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4613 : : RTE_PTYPE_TUNNEL_IP |
4614 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4615 : : RTE_PTYPE_INNER_L4_SCTP,
4616 : : [108] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4617 : : RTE_PTYPE_TUNNEL_IP |
4618 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4619 : : RTE_PTYPE_INNER_L4_ICMP,
4620 : :
4621 : : /* IPv6 --> GRE/Teredo/VXLAN */
4622 : : [109] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4623 : : RTE_PTYPE_TUNNEL_GRENAT,
4624 : :
4625 : : /* IPv6 --> GRE/Teredo/VXLAN --> IPv4 */
4626 : : [110] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
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4628 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
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4635 : : RTE_PTYPE_TUNNEL_GRENAT |
4636 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4637 : : RTE_PTYPE_INNER_L4_UDP,
4638 : : /* [113] reserved */
4639 : : [114] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4640 : : RTE_PTYPE_TUNNEL_GRENAT |
4641 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4642 : : RTE_PTYPE_INNER_L4_TCP,
4643 : : [115] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
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4645 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4646 : : RTE_PTYPE_INNER_L4_SCTP,
4647 : : [116] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
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4650 : : RTE_PTYPE_INNER_L4_ICMP,
4651 : :
4652 : : /* IPv6 --> GRE/Teredo/VXLAN --> IPv6 */
4653 : : [117] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4654 : : RTE_PTYPE_TUNNEL_GRENAT |
4655 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
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4657 : : [118] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
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4661 : : [119] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
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4663 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
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4665 : : /* [120] reserved */
4666 : : [121] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4667 : : RTE_PTYPE_TUNNEL_GRENAT |
4668 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4669 : : RTE_PTYPE_INNER_L4_TCP,
4670 : : [122] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4671 : : RTE_PTYPE_TUNNEL_GRENAT |
4672 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4673 : : RTE_PTYPE_INNER_L4_SCTP,
4674 : : [123] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4675 : : RTE_PTYPE_TUNNEL_GRENAT |
4676 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4677 : : RTE_PTYPE_INNER_L4_ICMP,
4678 : :
4679 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC */
4680 : : [124] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4681 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER,
4682 : :
4683 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC --> IPv4 */
4684 : : [125] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4685 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4686 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4687 : : RTE_PTYPE_INNER_L4_FRAG,
4688 : : [126] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4689 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4690 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4691 : : RTE_PTYPE_INNER_L4_NONFRAG,
4692 : : [127] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4693 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4694 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4695 : : RTE_PTYPE_INNER_L4_UDP,
4696 : : /* [128] reserved */
4697 : : [129] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4698 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4699 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4700 : : RTE_PTYPE_INNER_L4_TCP,
4701 : : [130] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4702 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4703 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4704 : : RTE_PTYPE_INNER_L4_SCTP,
4705 : : [131] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4706 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4707 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4708 : : RTE_PTYPE_INNER_L4_ICMP,
4709 : :
4710 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC --> IPv6 */
4711 : : [132] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4712 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4713 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4714 : : RTE_PTYPE_INNER_L4_FRAG,
4715 : : [133] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4716 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4717 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4718 : : RTE_PTYPE_INNER_L4_NONFRAG,
4719 : : [134] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4720 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4721 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4722 : : RTE_PTYPE_INNER_L4_UDP,
4723 : : /* [135] reserved */
4724 : : [136] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4725 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4726 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4727 : : RTE_PTYPE_INNER_L4_TCP,
4728 : : [137] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4729 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4730 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4731 : : RTE_PTYPE_INNER_L4_SCTP,
4732 : : [138] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4733 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4734 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4735 : : RTE_PTYPE_INNER_L4_ICMP,
4736 : : /* [139] - [299] reserved */
4737 : :
4738 : : /* PPPoE */
4739 : : [300] = RTE_PTYPE_L2_ETHER_PPPOE,
4740 : : [301] = RTE_PTYPE_L2_ETHER_PPPOE,
4741 : :
4742 : : /* PPPoE --> IPv4 */
4743 : : [302] = RTE_PTYPE_L2_ETHER_PPPOE |
4744 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4745 : : RTE_PTYPE_L4_FRAG,
4746 : : [303] = RTE_PTYPE_L2_ETHER_PPPOE |
4747 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4748 : : RTE_PTYPE_L4_NONFRAG,
4749 : : [304] = RTE_PTYPE_L2_ETHER_PPPOE |
4750 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4751 : : RTE_PTYPE_L4_UDP,
4752 : : [305] = RTE_PTYPE_L2_ETHER_PPPOE |
4753 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4754 : : RTE_PTYPE_L4_TCP,
4755 : : [306] = RTE_PTYPE_L2_ETHER_PPPOE |
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4757 : : RTE_PTYPE_L4_SCTP,
4758 : : [307] = RTE_PTYPE_L2_ETHER_PPPOE |
4759 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4760 : : RTE_PTYPE_L4_ICMP,
4761 : :
4762 : : /* PPPoE --> IPv6 */
4763 : : [308] = RTE_PTYPE_L2_ETHER_PPPOE |
4764 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4765 : : RTE_PTYPE_L4_FRAG,
4766 : : [309] = RTE_PTYPE_L2_ETHER_PPPOE |
4767 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4768 : : RTE_PTYPE_L4_NONFRAG,
4769 : : [310] = RTE_PTYPE_L2_ETHER_PPPOE |
4770 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4771 : : RTE_PTYPE_L4_UDP,
4772 : : [311] = RTE_PTYPE_L2_ETHER_PPPOE |
4773 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4774 : : RTE_PTYPE_L4_TCP,
4775 : : [312] = RTE_PTYPE_L2_ETHER_PPPOE |
4776 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4777 : : RTE_PTYPE_L4_SCTP,
4778 : : [313] = RTE_PTYPE_L2_ETHER_PPPOE |
4779 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4780 : : RTE_PTYPE_L4_ICMP,
4781 : : /* [314] - [324] reserved */
4782 : :
4783 : : /* IPv4/IPv6 --> GTPC/GTPU */
4784 : : [325] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4785 : : RTE_PTYPE_TUNNEL_GTPC,
4786 : : [326] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4787 : : RTE_PTYPE_TUNNEL_GTPC,
4788 : : [327] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4789 : : RTE_PTYPE_TUNNEL_GTPC,
4790 : : [328] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4791 : : RTE_PTYPE_TUNNEL_GTPC,
4792 : : [329] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4793 : : RTE_PTYPE_TUNNEL_GTPU,
4794 : : [330] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4795 : : RTE_PTYPE_TUNNEL_GTPU,
4796 : :
4797 : : /* IPv4 --> GTPU --> IPv4 */
4798 : : [331] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4799 : : RTE_PTYPE_TUNNEL_GTPU |
4800 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4801 : : RTE_PTYPE_INNER_L4_FRAG,
4802 : : [332] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4803 : : RTE_PTYPE_TUNNEL_GTPU |
4804 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4805 : : RTE_PTYPE_INNER_L4_NONFRAG,
4806 : : [333] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4807 : : RTE_PTYPE_TUNNEL_GTPU |
4808 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4809 : : RTE_PTYPE_INNER_L4_UDP,
4810 : : [334] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4811 : : RTE_PTYPE_TUNNEL_GTPU |
4812 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4813 : : RTE_PTYPE_INNER_L4_TCP,
4814 : : [335] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4815 : : RTE_PTYPE_TUNNEL_GTPU |
4816 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4817 : : RTE_PTYPE_INNER_L4_ICMP,
4818 : :
4819 : : /* IPv6 --> GTPU --> IPv4 */
4820 : : [336] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4821 : : RTE_PTYPE_TUNNEL_GTPU |
4822 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4823 : : RTE_PTYPE_INNER_L4_FRAG,
4824 : : [337] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4825 : : RTE_PTYPE_TUNNEL_GTPU |
4826 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4827 : : RTE_PTYPE_INNER_L4_NONFRAG,
4828 : : [338] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4829 : : RTE_PTYPE_TUNNEL_GTPU |
4830 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4831 : : RTE_PTYPE_INNER_L4_UDP,
4832 : : [339] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4833 : : RTE_PTYPE_TUNNEL_GTPU |
4834 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4835 : : RTE_PTYPE_INNER_L4_TCP,
4836 : : [340] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4837 : : RTE_PTYPE_TUNNEL_GTPU |
4838 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4839 : : RTE_PTYPE_INNER_L4_ICMP,
4840 : :
4841 : : /* IPv4 --> GTPU --> IPv6 */
4842 : : [341] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4843 : : RTE_PTYPE_TUNNEL_GTPU |
4844 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
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4847 : : RTE_PTYPE_TUNNEL_GTPU |
4848 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4849 : : RTE_PTYPE_INNER_L4_NONFRAG,
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4852 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4853 : : RTE_PTYPE_INNER_L4_UDP,
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4855 : : RTE_PTYPE_TUNNEL_GTPU |
4856 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4857 : : RTE_PTYPE_INNER_L4_TCP,
4858 : : [345] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4859 : : RTE_PTYPE_TUNNEL_GTPU |
4860 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4861 : : RTE_PTYPE_INNER_L4_ICMP,
4862 : :
4863 : : /* IPv6 --> GTPU --> IPv6 */
4864 : : [346] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4865 : : RTE_PTYPE_TUNNEL_GTPU |
4866 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4867 : : RTE_PTYPE_INNER_L4_FRAG,
4868 : : [347] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4869 : : RTE_PTYPE_TUNNEL_GTPU |
4870 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4871 : : RTE_PTYPE_INNER_L4_NONFRAG,
4872 : : [348] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4873 : : RTE_PTYPE_TUNNEL_GTPU |
4874 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4875 : : RTE_PTYPE_INNER_L4_UDP,
4876 : : [349] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4877 : : RTE_PTYPE_TUNNEL_GTPU |
4878 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4879 : : RTE_PTYPE_INNER_L4_TCP,
4880 : : [350] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4881 : : RTE_PTYPE_TUNNEL_GTPU |
4882 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4883 : : RTE_PTYPE_INNER_L4_ICMP,
4884 : :
4885 : : /* IPv4 --> UDP ECPRI */
4886 : : [372] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4887 : : RTE_PTYPE_L4_UDP,
4888 : : [373] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4889 : : RTE_PTYPE_L4_UDP,
4890 : : [374] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4891 : : RTE_PTYPE_L4_UDP,
4892 : : [375] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4893 : : RTE_PTYPE_L4_UDP,
4894 : : [376] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4895 : : RTE_PTYPE_L4_UDP,
4896 : : [377] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4897 : : RTE_PTYPE_L4_UDP,
4898 : : [378] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4899 : : RTE_PTYPE_L4_UDP,
4900 : : [379] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4901 : : RTE_PTYPE_L4_UDP,
4902 : : [380] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4903 : : RTE_PTYPE_L4_UDP,
4904 : : [381] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4905 : : RTE_PTYPE_L4_UDP,
4906 : :
4907 : : /* IPV6 --> UDP ECPRI */
4908 : : [382] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4909 : : RTE_PTYPE_L4_UDP,
4910 : : [383] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4911 : : RTE_PTYPE_L4_UDP,
4912 : : [384] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4913 : : RTE_PTYPE_L4_UDP,
4914 : : [385] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4915 : : RTE_PTYPE_L4_UDP,
4916 : : [386] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4917 : : RTE_PTYPE_L4_UDP,
4918 : : [387] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4919 : : RTE_PTYPE_L4_UDP,
4920 : : [388] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4921 : : RTE_PTYPE_L4_UDP,
4922 : : [389] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4923 : : RTE_PTYPE_L4_UDP,
4924 : : [390] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4925 : : RTE_PTYPE_L4_UDP,
4926 : : [391] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4927 : : RTE_PTYPE_L4_UDP,
4928 : : /* All others reserved */
4929 : : };
4930 : :
4931 : 0 : return ptype_tbl[ptype];
4932 : : }
4933 : :
4934 : : void __rte_cold
4935 : 0 : iavf_set_default_ptype_table(struct rte_eth_dev *dev)
4936 : : {
4937 : 0 : struct iavf_adapter *ad =
4938 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
4939 : : int i;
4940 : :
4941 [ # # ]: 0 : for (i = 0; i < IAVF_MAX_PKT_TYPE; i++)
4942 : 0 : ad->ptype_tbl[i] = iavf_get_default_ptype(i);
4943 : 0 : }
|
