Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2015-2020 Beijing WangXun Technology Co., Ltd.
3 : : * Copyright(c) 2010-2017 Intel Corporation
4 : : */
5 : :
6 : : #include <stdio.h>
7 : : #include <errno.h>
8 : : #include <stdint.h>
9 : : #include <string.h>
10 : : #include <rte_common.h>
11 : : #include <ethdev_pci.h>
12 : :
13 : : #include <rte_interrupts.h>
14 : : #include <rte_log.h>
15 : : #include <rte_debug.h>
16 : : #include <rte_pci.h>
17 : : #include <rte_memory.h>
18 : : #include <rte_eal.h>
19 : : #include <rte_alarm.h>
20 : : #include <rte_kvargs.h>
21 : :
22 : : #include "txgbe_logs.h"
23 : : #include "base/txgbe.h"
24 : : #include "txgbe_ethdev.h"
25 : : #include "txgbe_rxtx.h"
26 : : #include "txgbe_regs_group.h"
27 : :
28 : : static const struct reg_info txgbe_regs_general[] = {
29 : : {TXGBE_RST, 1, 1, "TXGBE_RST"},
30 : : {TXGBE_STAT, 1, 1, "TXGBE_STAT"},
31 : : {TXGBE_PORTCTL, 1, 1, "TXGBE_PORTCTL"},
32 : : {TXGBE_SDP, 1, 1, "TXGBE_SDP"},
33 : : {TXGBE_SDPCTL, 1, 1, "TXGBE_SDPCTL"},
34 : : {TXGBE_LEDCTL, 1, 1, "TXGBE_LEDCTL"},
35 : : {0, 0, 0, ""}
36 : : };
37 : :
38 : : static const struct reg_info txgbe_regs_nvm[] = {
39 : : {0, 0, 0, ""}
40 : : };
41 : :
42 : : static const struct reg_info txgbe_regs_interrupt[] = {
43 : : {0, 0, 0, ""}
44 : : };
45 : :
46 : : static const struct reg_info txgbe_regs_fctl_others[] = {
47 : : {0, 0, 0, ""}
48 : : };
49 : :
50 : : static const struct reg_info txgbe_regs_rxdma[] = {
51 : : {0, 0, 0, ""}
52 : : };
53 : :
54 : : static const struct reg_info txgbe_regs_rx[] = {
55 : : {0, 0, 0, ""}
56 : : };
57 : :
58 : : static struct reg_info txgbe_regs_tx[] = {
59 : : {0, 0, 0, ""}
60 : : };
61 : :
62 : : static const struct reg_info txgbe_regs_wakeup[] = {
63 : : {0, 0, 0, ""}
64 : : };
65 : :
66 : : static const struct reg_info txgbe_regs_dcb[] = {
67 : : {0, 0, 0, ""}
68 : : };
69 : :
70 : : static const struct reg_info txgbe_regs_mac[] = {
71 : : {0, 0, 0, ""}
72 : : };
73 : :
74 : : static const struct reg_info txgbe_regs_diagnostic[] = {
75 : : {0, 0, 0, ""},
76 : : };
77 : :
78 : : /* PF registers */
79 : : static const struct reg_info *txgbe_regs_others[] = {
80 : : txgbe_regs_general,
81 : : txgbe_regs_nvm,
82 : : txgbe_regs_interrupt,
83 : : txgbe_regs_fctl_others,
84 : : txgbe_regs_rxdma,
85 : : txgbe_regs_rx,
86 : : txgbe_regs_tx,
87 : : txgbe_regs_wakeup,
88 : : txgbe_regs_dcb,
89 : : txgbe_regs_mac,
90 : : txgbe_regs_diagnostic,
91 : : NULL};
92 : :
93 : : static int txgbe_fdir_filter_init(struct rte_eth_dev *eth_dev);
94 : : static int txgbe_fdir_filter_uninit(struct rte_eth_dev *eth_dev);
95 : : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev);
96 : : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev);
97 : : static int txgbe_dev_set_link_up(struct rte_eth_dev *dev);
98 : : static int txgbe_dev_set_link_down(struct rte_eth_dev *dev);
99 : : static int txgbe_dev_close(struct rte_eth_dev *dev);
100 : : static int txgbe_dev_link_update(struct rte_eth_dev *dev,
101 : : int wait_to_complete);
102 : : static int txgbe_dev_stats_reset(struct rte_eth_dev *dev);
103 : : static void txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue);
104 : : static void txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev,
105 : : uint16_t queue);
106 : :
107 : : static void txgbe_dev_link_status_print(struct rte_eth_dev *dev);
108 : : static int txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on);
109 : : static int txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev);
110 : : static int txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev);
111 : : static int txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev);
112 : : static int txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
113 : : struct rte_intr_handle *handle);
114 : : static int txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
115 : : struct rte_intr_handle *handle);
116 : : static void txgbe_dev_interrupt_handler(void *param);
117 : : static void txgbe_dev_detect_sfp(void *param);
118 : : static void txgbe_dev_interrupt_delayed_handler(void *param);
119 : : static void txgbe_configure_msix(struct rte_eth_dev *dev);
120 : :
121 : : static int txgbe_filter_restore(struct rte_eth_dev *dev);
122 : : static void txgbe_l2_tunnel_conf(struct rte_eth_dev *dev);
123 : :
124 : : #define TXGBE_SET_HWSTRIP(h, q) do {\
125 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
126 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
127 : : (h)->bitmap[idx] |= 1 << bit;\
128 : : } while (0)
129 : :
130 : : #define TXGBE_CLEAR_HWSTRIP(h, q) do {\
131 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
132 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
133 : : (h)->bitmap[idx] &= ~(1 << bit);\
134 : : } while (0)
135 : :
136 : : #define TXGBE_GET_HWSTRIP(h, q, r) do {\
137 : : uint32_t idx = (q) / (sizeof((h)->bitmap[0]) * NBBY); \
138 : : uint32_t bit = (q) % (sizeof((h)->bitmap[0]) * NBBY); \
139 : : (r) = (h)->bitmap[idx] >> bit & 1;\
140 : : } while (0)
141 : :
142 : : /*
143 : : * The set of PCI devices this driver supports
144 : : */
145 : : static const struct rte_pci_id pci_id_txgbe_map[] = {
146 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_SP1000) },
147 : : { RTE_PCI_DEVICE(PCI_VENDOR_ID_WANGXUN, TXGBE_DEV_ID_WX1820) },
148 : : { .vendor_id = 0, /* sentinel */ },
149 : : };
150 : :
151 : : static const struct rte_eth_desc_lim rx_desc_lim = {
152 : : .nb_max = TXGBE_RING_DESC_MAX,
153 : : .nb_min = TXGBE_RING_DESC_MIN,
154 : : .nb_align = TXGBE_RXD_ALIGN,
155 : : };
156 : :
157 : : static const struct rte_eth_desc_lim tx_desc_lim = {
158 : : .nb_max = TXGBE_RING_DESC_MAX,
159 : : .nb_min = TXGBE_RING_DESC_MIN,
160 : : .nb_align = TXGBE_TXD_ALIGN,
161 : : .nb_seg_max = TXGBE_TX_MAX_SEG,
162 : : .nb_mtu_seg_max = TXGBE_TX_MAX_SEG,
163 : : };
164 : :
165 : : static const struct eth_dev_ops txgbe_eth_dev_ops;
166 : :
167 : : #define HW_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, m)}
168 : : #define HW_XSTAT_NAME(m, n) {n, offsetof(struct txgbe_hw_stats, m)}
169 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_stats_strings[] = {
170 : : /* MNG RxTx */
171 : : HW_XSTAT(mng_bmc2host_packets),
172 : : HW_XSTAT(mng_host2bmc_packets),
173 : : /* Basic RxTx */
174 : : HW_XSTAT(rx_packets),
175 : : HW_XSTAT(tx_packets),
176 : : HW_XSTAT(rx_bytes),
177 : : HW_XSTAT(tx_bytes),
178 : : HW_XSTAT(rx_total_bytes),
179 : : HW_XSTAT(rx_total_packets),
180 : : HW_XSTAT(tx_total_packets),
181 : : HW_XSTAT(rx_total_missed_packets),
182 : : HW_XSTAT(rx_broadcast_packets),
183 : : HW_XSTAT(tx_broadcast_packets),
184 : : HW_XSTAT(rx_multicast_packets),
185 : : HW_XSTAT(tx_multicast_packets),
186 : : HW_XSTAT(rx_management_packets),
187 : : HW_XSTAT(tx_management_packets),
188 : : HW_XSTAT(rx_management_dropped),
189 : : HW_XSTAT(rx_dma_drop),
190 : :
191 : : /* Basic Error */
192 : : HW_XSTAT(rx_rdb_drop),
193 : : HW_XSTAT(rx_crc_errors),
194 : : HW_XSTAT(rx_illegal_byte_errors),
195 : : HW_XSTAT(rx_error_bytes),
196 : : HW_XSTAT(rx_mac_short_packet_dropped),
197 : : HW_XSTAT(rx_length_errors),
198 : : HW_XSTAT(rx_undersize_errors),
199 : : HW_XSTAT(rx_fragment_errors),
200 : : HW_XSTAT(rx_oversize_cnt),
201 : : HW_XSTAT(rx_jabber_errors),
202 : : HW_XSTAT(rx_l3_l4_xsum_error),
203 : : HW_XSTAT(mac_local_errors),
204 : : HW_XSTAT(mac_remote_errors),
205 : :
206 : : /* Flow Director */
207 : : HW_XSTAT(flow_director_added_filters),
208 : : HW_XSTAT(flow_director_removed_filters),
209 : : HW_XSTAT(flow_director_filter_add_errors),
210 : : HW_XSTAT(flow_director_filter_remove_errors),
211 : : HW_XSTAT(flow_director_matched_filters),
212 : : HW_XSTAT(flow_director_missed_filters),
213 : :
214 : : /* FCoE */
215 : : HW_XSTAT(rx_fcoe_crc_errors),
216 : : HW_XSTAT(rx_fcoe_mbuf_allocation_errors),
217 : : HW_XSTAT(rx_fcoe_dropped),
218 : : HW_XSTAT(rx_fcoe_packets),
219 : : HW_XSTAT(tx_fcoe_packets),
220 : : HW_XSTAT(rx_fcoe_bytes),
221 : : HW_XSTAT(tx_fcoe_bytes),
222 : : HW_XSTAT(rx_fcoe_no_ddp),
223 : : HW_XSTAT(rx_fcoe_no_ddp_ext_buff),
224 : :
225 : : /* MACSEC */
226 : : HW_XSTAT(tx_macsec_pkts_untagged),
227 : : HW_XSTAT(tx_macsec_pkts_encrypted),
228 : : HW_XSTAT(tx_macsec_pkts_protected),
229 : : HW_XSTAT(tx_macsec_octets_encrypted),
230 : : HW_XSTAT(tx_macsec_octets_protected),
231 : : HW_XSTAT(rx_macsec_pkts_untagged),
232 : : HW_XSTAT(rx_macsec_pkts_badtag),
233 : : HW_XSTAT(rx_macsec_pkts_nosci),
234 : : HW_XSTAT(rx_macsec_pkts_unknownsci),
235 : : HW_XSTAT(rx_macsec_octets_decrypted),
236 : : HW_XSTAT(rx_macsec_octets_validated),
237 : : HW_XSTAT(rx_macsec_sc_pkts_unchecked),
238 : : HW_XSTAT(rx_macsec_sc_pkts_delayed),
239 : : HW_XSTAT(rx_macsec_sc_pkts_late),
240 : : HW_XSTAT(rx_macsec_sa_pkts_ok),
241 : : HW_XSTAT(rx_macsec_sa_pkts_invalid),
242 : : HW_XSTAT(rx_macsec_sa_pkts_notvalid),
243 : : HW_XSTAT(rx_macsec_sa_pkts_unusedsa),
244 : : HW_XSTAT(rx_macsec_sa_pkts_notusingsa),
245 : :
246 : : /* MAC RxTx */
247 : : HW_XSTAT(rx_size_64_packets),
248 : : HW_XSTAT(rx_size_65_to_127_packets),
249 : : HW_XSTAT(rx_size_128_to_255_packets),
250 : : HW_XSTAT(rx_size_256_to_511_packets),
251 : : HW_XSTAT(rx_size_512_to_1023_packets),
252 : : HW_XSTAT(rx_size_1024_to_max_packets),
253 : : HW_XSTAT(tx_size_64_packets),
254 : : HW_XSTAT(tx_size_65_to_127_packets),
255 : : HW_XSTAT(tx_size_128_to_255_packets),
256 : : HW_XSTAT(tx_size_256_to_511_packets),
257 : : HW_XSTAT(tx_size_512_to_1023_packets),
258 : : HW_XSTAT(tx_size_1024_to_max_packets),
259 : :
260 : : /* Flow Control */
261 : : HW_XSTAT(tx_xon_packets),
262 : : HW_XSTAT(rx_xon_packets),
263 : : HW_XSTAT(tx_xoff_packets),
264 : : HW_XSTAT(rx_xoff_packets),
265 : :
266 : : HW_XSTAT_NAME(tx_xon_packets, "tx_flow_control_xon_packets"),
267 : : HW_XSTAT_NAME(rx_xon_packets, "rx_flow_control_xon_packets"),
268 : : HW_XSTAT_NAME(tx_xoff_packets, "tx_flow_control_xoff_packets"),
269 : : HW_XSTAT_NAME(rx_xoff_packets, "rx_flow_control_xoff_packets"),
270 : : };
271 : :
272 : : #define TXGBE_NB_HW_STATS (sizeof(rte_txgbe_stats_strings) / \
273 : : sizeof(rte_txgbe_stats_strings[0]))
274 : :
275 : : /* Per-priority statistics */
276 : : #define UP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, up[0].m)}
277 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_up_strings[] = {
278 : : UP_XSTAT(rx_up_packets),
279 : : UP_XSTAT(tx_up_packets),
280 : : UP_XSTAT(rx_up_bytes),
281 : : UP_XSTAT(tx_up_bytes),
282 : : UP_XSTAT(rx_up_drop_packets),
283 : :
284 : : UP_XSTAT(tx_up_xon_packets),
285 : : UP_XSTAT(rx_up_xon_packets),
286 : : UP_XSTAT(tx_up_xoff_packets),
287 : : UP_XSTAT(rx_up_xoff_packets),
288 : : UP_XSTAT(rx_up_dropped),
289 : : UP_XSTAT(rx_up_mbuf_alloc_errors),
290 : : UP_XSTAT(tx_up_xon2off_packets),
291 : : };
292 : :
293 : : #define TXGBE_NB_UP_STATS (sizeof(rte_txgbe_up_strings) / \
294 : : sizeof(rte_txgbe_up_strings[0]))
295 : :
296 : : /* Per-queue statistics */
297 : : #define QP_XSTAT(m) {#m, offsetof(struct txgbe_hw_stats, qp[0].m)}
298 : : static const struct rte_txgbe_xstats_name_off rte_txgbe_qp_strings[] = {
299 : : QP_XSTAT(rx_qp_packets),
300 : : QP_XSTAT(tx_qp_packets),
301 : : QP_XSTAT(rx_qp_bytes),
302 : : QP_XSTAT(tx_qp_bytes),
303 : : QP_XSTAT(rx_qp_mc_packets),
304 : : };
305 : :
306 : : #define TXGBE_NB_QP_STATS (sizeof(rte_txgbe_qp_strings) / \
307 : : sizeof(rte_txgbe_qp_strings[0]))
308 : :
309 : : static inline int
310 : : txgbe_is_sfp(struct txgbe_hw *hw)
311 : : {
312 [ # # # # ]: 0 : switch (hw->phy.type) {
313 : : case txgbe_phy_sfp_avago:
314 : : case txgbe_phy_sfp_ftl:
315 : : case txgbe_phy_sfp_intel:
316 : : case txgbe_phy_sfp_unknown:
317 : : case txgbe_phy_sfp_tyco_passive:
318 : : case txgbe_phy_sfp_unknown_passive:
319 : : return 1;
320 : : default:
321 : : return 0;
322 : : }
323 : : }
324 : :
325 : : static inline int32_t
326 : 0 : txgbe_pf_reset_hw(struct txgbe_hw *hw)
327 : : {
328 : : uint32_t ctrl_ext;
329 : : int32_t status;
330 : :
331 : 0 : status = hw->mac.reset_hw(hw);
332 : :
333 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
334 : : /* let hardware know driver is loaded */
335 : : ctrl_ext |= TXGBE_PORTCTL_DRVLOAD;
336 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
337 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
338 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
339 : : txgbe_flush(hw);
340 : :
341 [ # # ]: 0 : if (status == TXGBE_ERR_SFP_NOT_PRESENT)
342 : : status = 0;
343 : 0 : return status;
344 : : }
345 : :
346 : : static inline void
347 : 0 : txgbe_enable_intr(struct rte_eth_dev *dev)
348 : : {
349 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
350 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
351 : :
352 : 0 : wr32(hw, TXGBE_IENMISC, intr->mask_misc);
353 : : wr32(hw, TXGBE_IMC(0), TXGBE_IMC_MASK);
354 : : wr32(hw, TXGBE_IMC(1), TXGBE_IMC_MASK);
355 : : txgbe_flush(hw);
356 : 0 : }
357 : :
358 : : static void
359 : 0 : txgbe_disable_intr(struct txgbe_hw *hw)
360 : : {
361 : 0 : PMD_INIT_FUNC_TRACE();
362 : :
363 : : wr32(hw, TXGBE_IENMISC, ~BIT_MASK32);
364 : : wr32(hw, TXGBE_IMS(0), TXGBE_IMC_MASK);
365 : : wr32(hw, TXGBE_IMS(1), TXGBE_IMC_MASK);
366 : : txgbe_flush(hw);
367 : 0 : }
368 : :
369 : : static int
370 : 0 : txgbe_dev_queue_stats_mapping_set(struct rte_eth_dev *eth_dev,
371 : : uint16_t queue_id,
372 : : uint8_t stat_idx,
373 : : uint8_t is_rx)
374 : : {
375 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
376 : : struct txgbe_stat_mappings *stat_mappings =
377 : : TXGBE_DEV_STAT_MAPPINGS(eth_dev);
378 : : uint32_t qsmr_mask = 0;
379 : : uint32_t clearing_mask = QMAP_FIELD_RESERVED_BITS_MASK;
380 : : uint32_t q_map;
381 : : uint8_t n, offset;
382 : :
383 [ # # ]: 0 : if (hw->mac.type != txgbe_mac_raptor)
384 : : return -ENOSYS;
385 : :
386 [ # # ]: 0 : if (stat_idx & ~QMAP_FIELD_RESERVED_BITS_MASK)
387 : : return -EIO;
388 : :
389 [ # # ]: 0 : PMD_INIT_LOG(DEBUG, "Setting port %d, %s queue_id %d to stat index %d",
390 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
391 : : queue_id, stat_idx);
392 : :
393 : 0 : n = (uint8_t)(queue_id / NB_QMAP_FIELDS_PER_QSM_REG);
394 [ # # ]: 0 : if (n >= TXGBE_NB_STAT_MAPPING) {
395 : 0 : PMD_INIT_LOG(ERR, "Nb of stat mapping registers exceeded");
396 : 0 : return -EIO;
397 : : }
398 : 0 : offset = (uint8_t)(queue_id % NB_QMAP_FIELDS_PER_QSM_REG);
399 : :
400 : : /* Now clear any previous stat_idx set */
401 : 0 : clearing_mask <<= (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
402 [ # # ]: 0 : if (!is_rx)
403 : 0 : stat_mappings->tqsm[n] &= ~clearing_mask;
404 : : else
405 : 0 : stat_mappings->rqsm[n] &= ~clearing_mask;
406 : :
407 : : q_map = (uint32_t)stat_idx;
408 : 0 : q_map &= QMAP_FIELD_RESERVED_BITS_MASK;
409 : 0 : qsmr_mask = q_map << (QSM_REG_NB_BITS_PER_QMAP_FIELD * offset);
410 [ # # ]: 0 : if (!is_rx)
411 : 0 : stat_mappings->tqsm[n] |= qsmr_mask;
412 : : else
413 : 0 : stat_mappings->rqsm[n] |= qsmr_mask;
414 : :
415 : 0 : PMD_INIT_LOG(DEBUG, "Set port %d, %s queue_id %d to stat index %d",
416 : : (int)(eth_dev->data->port_id), is_rx ? "RX" : "TX",
417 : : queue_id, stat_idx);
418 [ # # # # ]: 0 : PMD_INIT_LOG(DEBUG, "%s[%d] = 0x%08x", is_rx ? "RQSMR" : "TQSM", n,
419 : : is_rx ? stat_mappings->rqsm[n] : stat_mappings->tqsm[n]);
420 : 0 : return 0;
421 : : }
422 : :
423 : : static void
424 : 0 : txgbe_dcb_init(struct txgbe_hw *hw, struct txgbe_dcb_config *dcb_config)
425 : : {
426 : : int i;
427 : : u8 bwgp;
428 : : struct txgbe_dcb_tc_config *tc;
429 : :
430 : : UNREFERENCED_PARAMETER(hw);
431 : :
432 : 0 : dcb_config->num_tcs.pg_tcs = TXGBE_DCB_TC_MAX;
433 : 0 : dcb_config->num_tcs.pfc_tcs = TXGBE_DCB_TC_MAX;
434 : : bwgp = (u8)(100 / TXGBE_DCB_TC_MAX);
435 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
436 : : tc = &dcb_config->tc_config[i];
437 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_id = i;
438 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent = bwgp + (i & 1);
439 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_id = i;
440 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].bwg_percent = bwgp + (i & 1);
441 : 0 : tc->pfc = txgbe_dcb_pfc_disabled;
442 : : }
443 : :
444 : : /* Initialize default user to priority mapping, UPx->TC0 */
445 : : tc = &dcb_config->tc_config[0];
446 : 0 : tc->path[TXGBE_DCB_TX_CONFIG].up_to_tc_bitmap = 0xFF;
447 : 0 : tc->path[TXGBE_DCB_RX_CONFIG].up_to_tc_bitmap = 0xFF;
448 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_BWG_MAX; i++) {
449 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_TX_CONFIG] = 100;
450 : 0 : dcb_config->bw_percentage[i][TXGBE_DCB_RX_CONFIG] = 100;
451 : : }
452 : 0 : dcb_config->rx_pba_cfg = txgbe_dcb_pba_equal;
453 : 0 : dcb_config->pfc_mode_enable = false;
454 : 0 : dcb_config->vt_mode = true;
455 : 0 : dcb_config->round_robin_enable = false;
456 : : /* support all DCB capabilities */
457 : 0 : dcb_config->support.capabilities = 0xFF;
458 : 0 : }
459 : :
460 : : /*
461 : : * Ensure that all locks are released before first NVM or PHY access
462 : : */
463 : : static void
464 : 0 : txgbe_swfw_lock_reset(struct txgbe_hw *hw)
465 : : {
466 : : uint16_t mask;
467 : :
468 : : /*
469 : : * These ones are more tricky since they are common to all ports; but
470 : : * swfw_sync retries last long enough (1s) to be almost sure that if
471 : : * lock can not be taken it is due to an improper lock of the
472 : : * semaphore.
473 : : */
474 : : mask = TXGBE_MNGSEM_SWPHY |
475 : : TXGBE_MNGSEM_SWMBX |
476 : : TXGBE_MNGSEM_SWFLASH;
477 [ # # ]: 0 : if (hw->mac.acquire_swfw_sync(hw, mask) < 0)
478 : 0 : PMD_DRV_LOG(DEBUG, "SWFW common locks released");
479 : :
480 : 0 : hw->mac.release_swfw_sync(hw, mask);
481 : 0 : }
482 : :
483 : : static int
484 : 0 : txgbe_handle_devarg(__rte_unused const char *key, const char *value,
485 : : void *extra_args)
486 : : {
487 : : uint16_t *n = extra_args;
488 : :
489 [ # # ]: 0 : if (value == NULL || extra_args == NULL)
490 : : return -EINVAL;
491 : :
492 : 0 : *n = (uint16_t)strtoul(value, NULL, 10);
493 [ # # # # ]: 0 : if (*n == USHRT_MAX && errno == ERANGE)
494 : 0 : return -1;
495 : :
496 : : return 0;
497 : : }
498 : :
499 : : static void
500 : 0 : txgbe_parse_devargs(struct txgbe_hw *hw, struct rte_devargs *devargs)
501 : : {
502 : : struct rte_kvargs *kvlist;
503 : 0 : u16 auto_neg = 1;
504 : 0 : u16 poll = 0;
505 : 0 : u16 present = 0;
506 : 0 : u16 sgmii = 0;
507 : 0 : u16 ffe_set = 0;
508 : 0 : u16 ffe_main = 27;
509 : 0 : u16 ffe_pre = 8;
510 : 0 : u16 ffe_post = 44;
511 : :
512 [ # # ]: 0 : if (devargs == NULL)
513 : 0 : goto null;
514 : :
515 : 0 : kvlist = rte_kvargs_parse(devargs->args, txgbe_valid_arguments);
516 [ # # ]: 0 : if (kvlist == NULL)
517 : 0 : goto null;
518 : :
519 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_BP_AUTO,
520 : : &txgbe_handle_devarg, &auto_neg);
521 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_POLL,
522 : : &txgbe_handle_devarg, &poll);
523 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KR_PRESENT,
524 : : &txgbe_handle_devarg, &present);
525 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_KX_SGMII,
526 : : &txgbe_handle_devarg, &sgmii);
527 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_SET,
528 : : &txgbe_handle_devarg, &ffe_set);
529 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_MAIN,
530 : : &txgbe_handle_devarg, &ffe_main);
531 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_PRE,
532 : : &txgbe_handle_devarg, &ffe_pre);
533 : 0 : rte_kvargs_process(kvlist, TXGBE_DEVARG_FFE_POST,
534 : : &txgbe_handle_devarg, &ffe_post);
535 : 0 : rte_kvargs_free(kvlist);
536 : :
537 : 0 : null:
538 : 0 : hw->devarg.auto_neg = auto_neg;
539 : 0 : hw->devarg.poll = poll;
540 : 0 : hw->devarg.present = present;
541 : 0 : hw->devarg.sgmii = sgmii;
542 : 0 : hw->phy.ffe_set = ffe_set;
543 : 0 : hw->phy.ffe_main = ffe_main;
544 : 0 : hw->phy.ffe_pre = ffe_pre;
545 : 0 : hw->phy.ffe_post = ffe_post;
546 : 0 : }
547 : :
548 : : static int
549 : 0 : eth_txgbe_dev_init(struct rte_eth_dev *eth_dev, void *init_params __rte_unused)
550 : : {
551 : 0 : struct txgbe_adapter *ad = eth_dev->data->dev_private;
552 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
553 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(eth_dev);
554 : 0 : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(eth_dev);
555 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(eth_dev);
556 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(eth_dev);
557 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
558 : 0 : struct txgbe_bw_conf *bw_conf = TXGBE_DEV_BW_CONF(eth_dev);
559 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
560 : : const struct rte_memzone *mz;
561 : : uint32_t ctrl_ext;
562 : : uint16_t csum;
563 : : int err, i, ret;
564 : :
565 : 0 : PMD_INIT_FUNC_TRACE();
566 : :
567 : 0 : eth_dev->dev_ops = &txgbe_eth_dev_ops;
568 : 0 : eth_dev->rx_queue_count = txgbe_dev_rx_queue_count;
569 : 0 : eth_dev->rx_descriptor_status = txgbe_dev_rx_descriptor_status;
570 : 0 : eth_dev->tx_descriptor_status = txgbe_dev_tx_descriptor_status;
571 : 0 : eth_dev->rx_pkt_burst = &txgbe_recv_pkts;
572 : 0 : eth_dev->tx_pkt_burst = &txgbe_xmit_pkts;
573 : 0 : eth_dev->tx_pkt_prepare = &txgbe_prep_pkts;
574 : :
575 : : /*
576 : : * For secondary processes, we don't initialise any further as primary
577 : : * has already done this work. Only check we don't need a different
578 : : * RX and TX function.
579 : : */
580 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
581 : : struct txgbe_tx_queue *txq;
582 : : /* TX queue function in primary, set by last queue initialized
583 : : * Tx queue may not initialized by primary process
584 : : */
585 [ # # ]: 0 : if (eth_dev->data->tx_queues) {
586 : 0 : uint16_t nb_tx_queues = eth_dev->data->nb_tx_queues;
587 : 0 : txq = eth_dev->data->tx_queues[nb_tx_queues - 1];
588 : 0 : txgbe_set_tx_function(eth_dev, txq);
589 : : } else {
590 : : /* Use default TX function if we get here */
591 : 0 : PMD_INIT_LOG(NOTICE, "No TX queues configured yet. "
592 : : "Using default TX function.");
593 : : }
594 : :
595 : 0 : txgbe_set_rx_function(eth_dev);
596 : :
597 : 0 : return 0;
598 : : }
599 : :
600 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0, rte_memory_order_seq_cst);
601 : 0 : rte_eth_copy_pci_info(eth_dev, pci_dev);
602 : :
603 : 0 : hw->hw_addr = (void *)pci_dev->mem_resource[0].addr;
604 : :
605 : : /* Vendor and Device ID need to be set before init of shared code */
606 : 0 : hw->back = pci_dev;
607 : 0 : hw->port_id = eth_dev->data->port_id;
608 : 0 : hw->device_id = pci_dev->id.device_id;
609 : 0 : hw->vendor_id = pci_dev->id.vendor_id;
610 [ # # ]: 0 : if (pci_dev->id.subsystem_vendor_id == PCI_VENDOR_ID_WANGXUN) {
611 : 0 : hw->subsystem_device_id = pci_dev->id.subsystem_device_id;
612 : : } else {
613 : 0 : u32 ssid = 0;
614 : :
615 : 0 : err = txgbe_flash_read_dword(hw, 0xFFFDC, &ssid);
616 [ # # ]: 0 : if (err) {
617 : 0 : PMD_INIT_LOG(ERR,
618 : : "Read of internal subsystem device id failed");
619 : 0 : return -ENODEV;
620 : : }
621 : 0 : hw->subsystem_device_id = (u16)ssid >> 8 | (u16)ssid << 8;
622 : : }
623 : 0 : hw->allow_unsupported_sfp = 1;
624 : :
625 : : /* Reserve memory for interrupt status block */
626 : 0 : mz = rte_eth_dma_zone_reserve(eth_dev, "txgbe_driver", -1,
627 : : 16, TXGBE_ALIGN, SOCKET_ID_ANY);
628 [ # # ]: 0 : if (mz == NULL)
629 : : return -ENOMEM;
630 : :
631 : 0 : hw->isb_dma = TMZ_PADDR(mz);
632 : 0 : hw->isb_mem = TMZ_VADDR(mz);
633 : :
634 : 0 : txgbe_parse_devargs(hw, pci_dev->device.devargs);
635 : : /* Initialize the shared code (base driver) */
636 : 0 : err = txgbe_init_shared_code(hw);
637 [ # # ]: 0 : if (err != 0) {
638 : 0 : PMD_INIT_LOG(ERR, "Shared code init failed: %d", err);
639 : 0 : return -EIO;
640 : : }
641 : :
642 : : /* Unlock any pending hardware semaphore */
643 : 0 : txgbe_swfw_lock_reset(hw);
644 : :
645 : : #ifdef RTE_LIB_SECURITY
646 : : /* Initialize security_ctx only for primary process*/
647 [ # # ]: 0 : if (txgbe_ipsec_ctx_create(eth_dev))
648 : : return -ENOMEM;
649 : : #endif
650 : :
651 : : /* Initialize DCB configuration*/
652 : : memset(dcb_config, 0, sizeof(struct txgbe_dcb_config));
653 : 0 : txgbe_dcb_init(hw, dcb_config);
654 : :
655 : : /* Get Hardware Flow Control setting */
656 : 0 : hw->fc.requested_mode = txgbe_fc_full;
657 : 0 : hw->fc.current_mode = txgbe_fc_full;
658 : 0 : hw->fc.pause_time = TXGBE_FC_PAUSE_TIME;
659 [ # # ]: 0 : for (i = 0; i < TXGBE_DCB_TC_MAX; i++) {
660 : 0 : hw->fc.low_water[i] = TXGBE_FC_XON_LOTH;
661 : 0 : hw->fc.high_water[i] = TXGBE_FC_XOFF_HITH;
662 : : }
663 : 0 : hw->fc.send_xon = 1;
664 : :
665 : 0 : err = hw->rom.init_params(hw);
666 [ # # ]: 0 : if (err != 0) {
667 : 0 : PMD_INIT_LOG(ERR, "The EEPROM init failed: %d", err);
668 : 0 : return -EIO;
669 : : }
670 : :
671 : : /* Make sure we have a good EEPROM before we read from it */
672 : 0 : err = hw->rom.validate_checksum(hw, &csum);
673 [ # # ]: 0 : if (err != 0) {
674 : 0 : PMD_INIT_LOG(ERR, "The EEPROM checksum is not valid: %d", err);
675 : 0 : return -EIO;
676 : : }
677 : :
678 : 0 : err = hw->mac.init_hw(hw);
679 : :
680 : : /*
681 : : * Devices with copper phys will fail to initialise if txgbe_init_hw()
682 : : * is called too soon after the kernel driver unbinding/binding occurs.
683 : : * The failure occurs in txgbe_identify_phy() for all devices,
684 : : * but for non-copper devies, txgbe_identify_sfp_module() is
685 : : * also called. See txgbe_identify_phy(). The reason for the
686 : : * failure is not known, and only occuts when virtualisation features
687 : : * are disabled in the bios. A delay of 200ms was found to be enough by
688 : : * trial-and-error, and is doubled to be safe.
689 : : */
690 [ # # # # ]: 0 : if (err && hw->phy.media_type == txgbe_media_type_copper) {
691 : : rte_delay_ms(200);
692 : 0 : err = hw->mac.init_hw(hw);
693 : : }
694 : :
695 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_PRESENT)
696 : : err = 0;
697 : :
698 [ # # ]: 0 : if (err == TXGBE_ERR_EEPROM_VERSION) {
699 : 0 : PMD_INIT_LOG(ERR, "This device is a pre-production adapter/"
700 : : "LOM. Please be aware there may be issues associated "
701 : : "with your hardware.");
702 : 0 : PMD_INIT_LOG(ERR, "If you are experiencing problems "
703 : : "please contact your hardware representative "
704 : : "who provided you with this hardware.");
705 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
706 : 0 : PMD_INIT_LOG(ERR, "Unsupported SFP+ Module");
707 : : }
708 [ # # ]: 0 : if (err) {
709 : 0 : PMD_INIT_LOG(ERR, "Hardware Initialization Failure: %d", err);
710 : 0 : return -EIO;
711 : : }
712 : :
713 : : /* Reset the hw statistics */
714 : 0 : txgbe_dev_stats_reset(eth_dev);
715 : :
716 : : /* disable interrupt */
717 : 0 : txgbe_disable_intr(hw);
718 : :
719 : : /* Allocate memory for storing MAC addresses */
720 : 0 : eth_dev->data->mac_addrs = rte_zmalloc("txgbe", RTE_ETHER_ADDR_LEN *
721 : 0 : hw->mac.num_rar_entries, 0);
722 [ # # ]: 0 : if (eth_dev->data->mac_addrs == NULL) {
723 : 0 : PMD_INIT_LOG(ERR,
724 : : "Failed to allocate %u bytes needed to store "
725 : : "MAC addresses",
726 : : RTE_ETHER_ADDR_LEN * hw->mac.num_rar_entries);
727 : 0 : return -ENOMEM;
728 : : }
729 : :
730 : : /* Copy the permanent MAC address */
731 : : rte_ether_addr_copy((struct rte_ether_addr *)hw->mac.perm_addr,
732 : : ð_dev->data->mac_addrs[0]);
733 : :
734 : : /* Allocate memory for storing hash filter MAC addresses */
735 : 0 : eth_dev->data->hash_mac_addrs = rte_zmalloc("txgbe",
736 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC, 0);
737 [ # # ]: 0 : if (eth_dev->data->hash_mac_addrs == NULL) {
738 : 0 : PMD_INIT_LOG(ERR,
739 : : "Failed to allocate %d bytes needed to store MAC addresses",
740 : : RTE_ETHER_ADDR_LEN * TXGBE_VMDQ_NUM_UC_MAC);
741 : 0 : rte_free(eth_dev->data->mac_addrs);
742 : 0 : eth_dev->data->mac_addrs = NULL;
743 : 0 : return -ENOMEM;
744 : : }
745 : :
746 : : /* initialize the vfta */
747 : : memset(shadow_vfta, 0, sizeof(*shadow_vfta));
748 : :
749 : : /* initialize the hw strip bitmap*/
750 : : memset(hwstrip, 0, sizeof(*hwstrip));
751 : :
752 : : /* initialize PF if max_vfs not zero */
753 : 0 : ret = txgbe_pf_host_init(eth_dev);
754 [ # # ]: 0 : if (ret) {
755 : 0 : rte_free(eth_dev->data->mac_addrs);
756 : 0 : eth_dev->data->mac_addrs = NULL;
757 : 0 : rte_free(eth_dev->data->hash_mac_addrs);
758 : 0 : eth_dev->data->hash_mac_addrs = NULL;
759 : 0 : return ret;
760 : : }
761 : :
762 : : ctrl_ext = rd32(hw, TXGBE_PORTCTL);
763 : : /* let hardware know driver is loaded */
764 : : ctrl_ext |= TXGBE_PORTCTL_DRVLOAD;
765 : : /* Set PF Reset Done bit so PF/VF Mail Ops can work */
766 : 0 : ctrl_ext |= TXGBE_PORTCTL_RSTDONE;
767 : : wr32(hw, TXGBE_PORTCTL, ctrl_ext);
768 : : txgbe_flush(hw);
769 : :
770 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.sfp_type != txgbe_sfp_type_not_present)
771 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d, SFP+: %d",
772 : : (int)hw->mac.type, (int)hw->phy.type,
773 : : (int)hw->phy.sfp_type);
774 : : else
775 : 0 : PMD_INIT_LOG(DEBUG, "MAC: %d, PHY: %d",
776 : : (int)hw->mac.type, (int)hw->phy.type);
777 : :
778 : 0 : PMD_INIT_LOG(DEBUG, "port %d vendorID=0x%x deviceID=0x%x",
779 : : eth_dev->data->port_id, pci_dev->id.vendor_id,
780 : : pci_dev->id.device_id);
781 : :
782 : 0 : rte_intr_callback_register(intr_handle,
783 : : txgbe_dev_interrupt_handler, eth_dev);
784 : :
785 : : /* enable uio/vfio intr/eventfd mapping */
786 : 0 : rte_intr_enable(intr_handle);
787 : :
788 : : /* enable support intr */
789 : 0 : txgbe_enable_intr(eth_dev);
790 : :
791 : : /* initialize filter info */
792 : : memset(filter_info, 0,
793 : : sizeof(struct txgbe_filter_info));
794 : :
795 : : /* initialize 5tuple filter list */
796 : 0 : TAILQ_INIT(&filter_info->fivetuple_list);
797 : :
798 : : /* initialize flow director filter list & hash */
799 : 0 : txgbe_fdir_filter_init(eth_dev);
800 : :
801 : : /* initialize l2 tunnel filter list & hash */
802 : 0 : txgbe_l2_tn_filter_init(eth_dev);
803 : :
804 : : /* initialize flow filter lists */
805 : 0 : txgbe_filterlist_init();
806 : :
807 : : /* initialize bandwidth configuration info */
808 : : memset(bw_conf, 0, sizeof(struct txgbe_bw_conf));
809 : :
810 : : /* initialize Traffic Manager configuration */
811 : 0 : txgbe_tm_conf_init(eth_dev);
812 : :
813 : 0 : return 0;
814 : : }
815 : :
816 : : static int
817 : 0 : eth_txgbe_dev_uninit(struct rte_eth_dev *eth_dev)
818 : : {
819 : 0 : PMD_INIT_FUNC_TRACE();
820 : :
821 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
822 : : return 0;
823 : :
824 : 0 : txgbe_dev_close(eth_dev);
825 : :
826 : 0 : return 0;
827 : : }
828 : :
829 : 0 : int txgbe_ntuple_filter_uninit(struct rte_eth_dev *eth_dev)
830 : : {
831 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(eth_dev);
832 : : struct txgbe_5tuple_filter *p_5tuple;
833 : :
834 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list))) {
835 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list,
836 : : p_5tuple,
837 : : entries);
838 : 0 : rte_free(p_5tuple);
839 : : }
840 : 0 : memset(filter_info->fivetuple_mask, 0,
841 : : sizeof(uint32_t) * TXGBE_5TUPLE_ARRAY_SIZE);
842 : :
843 : 0 : return 0;
844 : : }
845 : :
846 : 0 : static int txgbe_fdir_filter_uninit(struct rte_eth_dev *eth_dev)
847 : : {
848 : 0 : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
849 : : struct txgbe_fdir_filter *fdir_filter;
850 : :
851 : 0 : rte_free(fdir_info->hash_map);
852 : 0 : rte_hash_free(fdir_info->hash_handle);
853 : :
854 [ # # ]: 0 : while ((fdir_filter = TAILQ_FIRST(&fdir_info->fdir_list))) {
855 [ # # ]: 0 : TAILQ_REMOVE(&fdir_info->fdir_list,
856 : : fdir_filter,
857 : : entries);
858 : 0 : rte_free(fdir_filter);
859 : : }
860 : :
861 : 0 : return 0;
862 : : }
863 : :
864 : 0 : static int txgbe_l2_tn_filter_uninit(struct rte_eth_dev *eth_dev)
865 : : {
866 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
867 : : struct txgbe_l2_tn_filter *l2_tn_filter;
868 : :
869 : 0 : rte_free(l2_tn_info->hash_map);
870 : 0 : rte_hash_free(l2_tn_info->hash_handle);
871 : :
872 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
873 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list,
874 : : l2_tn_filter,
875 : : entries);
876 : 0 : rte_free(l2_tn_filter);
877 : : }
878 : :
879 : 0 : return 0;
880 : : }
881 : :
882 : 0 : static int txgbe_fdir_filter_init(struct rte_eth_dev *eth_dev)
883 : : {
884 : 0 : struct txgbe_hw_fdir_info *fdir_info = TXGBE_DEV_FDIR(eth_dev);
885 : : char fdir_hash_name[RTE_HASH_NAMESIZE];
886 : 0 : struct rte_hash_parameters fdir_hash_params = {
887 : : .name = fdir_hash_name,
888 : : .entries = TXGBE_MAX_FDIR_FILTER_NUM,
889 : : .key_len = sizeof(struct txgbe_atr_input),
890 : : .hash_func = rte_hash_crc,
891 : : .hash_func_init_val = 0,
892 : 0 : .socket_id = rte_socket_id(),
893 : : };
894 : :
895 : 0 : TAILQ_INIT(&fdir_info->fdir_list);
896 : 0 : snprintf(fdir_hash_name, RTE_HASH_NAMESIZE,
897 : 0 : "fdir_%s", TDEV_NAME(eth_dev));
898 : 0 : fdir_info->hash_handle = rte_hash_create(&fdir_hash_params);
899 [ # # ]: 0 : if (!fdir_info->hash_handle) {
900 : 0 : PMD_INIT_LOG(ERR, "Failed to create fdir hash table!");
901 : 0 : return -EINVAL;
902 : : }
903 : 0 : fdir_info->hash_map = rte_zmalloc("txgbe",
904 : : sizeof(struct txgbe_fdir_filter *) *
905 : : TXGBE_MAX_FDIR_FILTER_NUM,
906 : : 0);
907 [ # # ]: 0 : if (!fdir_info->hash_map) {
908 : 0 : PMD_INIT_LOG(ERR,
909 : : "Failed to allocate memory for fdir hash map!");
910 : 0 : rte_hash_free(fdir_info->hash_handle);
911 : 0 : return -ENOMEM;
912 : : }
913 : 0 : fdir_info->mask_added = FALSE;
914 : :
915 : 0 : return 0;
916 : : }
917 : :
918 : 0 : static int txgbe_l2_tn_filter_init(struct rte_eth_dev *eth_dev)
919 : : {
920 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(eth_dev);
921 : : char l2_tn_hash_name[RTE_HASH_NAMESIZE];
922 : 0 : struct rte_hash_parameters l2_tn_hash_params = {
923 : : .name = l2_tn_hash_name,
924 : : .entries = TXGBE_MAX_L2_TN_FILTER_NUM,
925 : : .key_len = sizeof(struct txgbe_l2_tn_key),
926 : : .hash_func = rte_hash_crc,
927 : : .hash_func_init_val = 0,
928 : 0 : .socket_id = rte_socket_id(),
929 : : };
930 : :
931 : 0 : TAILQ_INIT(&l2_tn_info->l2_tn_list);
932 : 0 : snprintf(l2_tn_hash_name, RTE_HASH_NAMESIZE,
933 : 0 : "l2_tn_%s", TDEV_NAME(eth_dev));
934 : 0 : l2_tn_info->hash_handle = rte_hash_create(&l2_tn_hash_params);
935 [ # # ]: 0 : if (!l2_tn_info->hash_handle) {
936 : 0 : PMD_INIT_LOG(ERR, "Failed to create L2 TN hash table!");
937 : 0 : return -EINVAL;
938 : : }
939 : 0 : l2_tn_info->hash_map = rte_zmalloc("txgbe",
940 : : sizeof(struct txgbe_l2_tn_filter *) *
941 : : TXGBE_MAX_L2_TN_FILTER_NUM,
942 : : 0);
943 [ # # ]: 0 : if (!l2_tn_info->hash_map) {
944 : 0 : PMD_INIT_LOG(ERR,
945 : : "Failed to allocate memory for L2 TN hash map!");
946 : 0 : rte_hash_free(l2_tn_info->hash_handle);
947 : 0 : return -ENOMEM;
948 : : }
949 : 0 : l2_tn_info->e_tag_en = FALSE;
950 : 0 : l2_tn_info->e_tag_fwd_en = FALSE;
951 : 0 : l2_tn_info->e_tag_ether_type = RTE_ETHER_TYPE_ETAG;
952 : :
953 : 0 : return 0;
954 : : }
955 : :
956 : : static int
957 : 0 : eth_txgbe_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
958 : : struct rte_pci_device *pci_dev)
959 : : {
960 : 0 : return rte_eth_dev_create(&pci_dev->device, pci_dev->device.name,
961 : : sizeof(struct txgbe_adapter),
962 : : eth_dev_pci_specific_init, pci_dev,
963 : : eth_txgbe_dev_init, NULL);
964 : : }
965 : :
966 : 0 : static int eth_txgbe_pci_remove(struct rte_pci_device *pci_dev)
967 : : {
968 : : struct rte_eth_dev *ethdev;
969 : :
970 : 0 : ethdev = rte_eth_dev_allocated(pci_dev->device.name);
971 [ # # ]: 0 : if (!ethdev)
972 : : return 0;
973 : :
974 : 0 : return rte_eth_dev_pci_generic_remove(pci_dev, eth_txgbe_dev_uninit);
975 : : }
976 : :
977 : : static struct rte_pci_driver rte_txgbe_pmd = {
978 : : .id_table = pci_id_txgbe_map,
979 : : .drv_flags = RTE_PCI_DRV_NEED_MAPPING |
980 : : RTE_PCI_DRV_INTR_LSC,
981 : : .probe = eth_txgbe_pci_probe,
982 : : .remove = eth_txgbe_pci_remove,
983 : : };
984 : :
985 : : static int
986 : 0 : txgbe_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on)
987 : : {
988 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
989 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
990 : : uint32_t vfta;
991 : : uint32_t vid_idx;
992 : : uint32_t vid_bit;
993 : :
994 : 0 : vid_idx = (uint32_t)((vlan_id >> 5) & 0x7F);
995 : 0 : vid_bit = (uint32_t)(1 << (vlan_id & 0x1F));
996 : 0 : vfta = rd32(hw, TXGBE_VLANTBL(vid_idx));
997 [ # # ]: 0 : if (on)
998 : 0 : vfta |= vid_bit;
999 : : else
1000 : 0 : vfta &= ~vid_bit;
1001 : : wr32(hw, TXGBE_VLANTBL(vid_idx), vfta);
1002 : :
1003 : : /* update local VFTA copy */
1004 : 0 : shadow_vfta->vfta[vid_idx] = vfta;
1005 : :
1006 : 0 : return 0;
1007 : : }
1008 : :
1009 : : static void
1010 : 0 : txgbe_vlan_strip_q_set(struct rte_eth_dev *dev, uint16_t queue, int on)
1011 : : {
1012 [ # # ]: 0 : if (on)
1013 : 0 : txgbe_vlan_hw_strip_enable(dev, queue);
1014 : : else
1015 : 0 : txgbe_vlan_hw_strip_disable(dev, queue);
1016 : 0 : }
1017 : :
1018 : : static void
1019 : 0 : txgbe_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on)
1020 : : {
1021 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1022 : :
1023 [ # # ]: 0 : if (!hw->adapter_stopped) {
1024 : 0 : PMD_DRV_LOG(ERR, "Please stop port first");
1025 : 0 : return;
1026 : : }
1027 : :
1028 : 0 : txgbe_vlan_strip_q_set(dev, queue, on);
1029 : : }
1030 : :
1031 : : static int
1032 : 0 : txgbe_vlan_tpid_set(struct rte_eth_dev *dev,
1033 : : enum rte_vlan_type vlan_type,
1034 : : uint16_t tpid)
1035 : : {
1036 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1037 : : int ret = 0;
1038 : : uint32_t portctrl, vlan_ext, qinq;
1039 : :
1040 : : portctrl = rd32(hw, TXGBE_PORTCTL);
1041 : :
1042 : 0 : vlan_ext = (portctrl & TXGBE_PORTCTL_VLANEXT);
1043 [ # # # # ]: 0 : qinq = vlan_ext && (portctrl & TXGBE_PORTCTL_QINQ);
1044 [ # # # ]: 0 : switch (vlan_type) {
1045 : 0 : case RTE_ETH_VLAN_TYPE_INNER:
1046 [ # # ]: 0 : if (vlan_ext) {
1047 : 0 : wr32m(hw, TXGBE_VLANCTL,
1048 : : TXGBE_VLANCTL_TPID_MASK,
1049 : : TXGBE_VLANCTL_TPID(tpid));
1050 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1051 : : TXGBE_DMATXCTRL_TPID_MASK,
1052 : : TXGBE_DMATXCTRL_TPID(tpid));
1053 : : } else {
1054 : : ret = -ENOTSUP;
1055 : 0 : PMD_DRV_LOG(ERR, "Inner type is not supported"
1056 : : " by single VLAN");
1057 : : }
1058 : :
1059 [ # # ]: 0 : if (qinq) {
1060 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1061 : : TXGBE_TAGTPID_LSB_MASK,
1062 : : TXGBE_TAGTPID_LSB(tpid));
1063 : : }
1064 : : break;
1065 : 0 : case RTE_ETH_VLAN_TYPE_OUTER:
1066 [ # # ]: 0 : if (vlan_ext) {
1067 : : /* Only the high 16-bits is valid */
1068 : 0 : wr32m(hw, TXGBE_EXTAG,
1069 : : TXGBE_EXTAG_VLAN_MASK,
1070 : 0 : TXGBE_EXTAG_VLAN(tpid));
1071 : : } else {
1072 : 0 : wr32m(hw, TXGBE_VLANCTL,
1073 : : TXGBE_VLANCTL_TPID_MASK,
1074 : : TXGBE_VLANCTL_TPID(tpid));
1075 : 0 : wr32m(hw, TXGBE_DMATXCTRL,
1076 : : TXGBE_DMATXCTRL_TPID_MASK,
1077 : : TXGBE_DMATXCTRL_TPID(tpid));
1078 : : }
1079 : :
1080 [ # # ]: 0 : if (qinq) {
1081 : 0 : wr32m(hw, TXGBE_TAGTPID(0),
1082 : : TXGBE_TAGTPID_MSB_MASK,
1083 : 0 : TXGBE_TAGTPID_MSB(tpid));
1084 : : }
1085 : : break;
1086 : 0 : default:
1087 : 0 : PMD_DRV_LOG(ERR, "Unsupported VLAN type %d", vlan_type);
1088 : 0 : return -EINVAL;
1089 : : }
1090 : :
1091 : : return ret;
1092 : : }
1093 : :
1094 : : void
1095 : 0 : txgbe_vlan_hw_filter_disable(struct rte_eth_dev *dev)
1096 : : {
1097 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1098 : : uint32_t vlnctrl;
1099 : :
1100 : 0 : PMD_INIT_FUNC_TRACE();
1101 : :
1102 : : /* Filter Table Disable */
1103 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1104 : 0 : vlnctrl &= ~TXGBE_VLANCTL_VFE;
1105 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1106 : 0 : }
1107 : :
1108 : : void
1109 : 0 : txgbe_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1110 : : {
1111 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1112 : : struct txgbe_vfta *shadow_vfta = TXGBE_DEV_VFTA(dev);
1113 : : uint32_t vlnctrl;
1114 : : uint16_t i;
1115 : :
1116 : 0 : PMD_INIT_FUNC_TRACE();
1117 : :
1118 : : /* Filter Table Enable */
1119 : : vlnctrl = rd32(hw, TXGBE_VLANCTL);
1120 : 0 : vlnctrl &= ~TXGBE_VLANCTL_CFIENA;
1121 : 0 : vlnctrl |= TXGBE_VLANCTL_VFE;
1122 : : wr32(hw, TXGBE_VLANCTL, vlnctrl);
1123 : :
1124 : : /* write whatever is in local vfta copy */
1125 [ # # ]: 0 : for (i = 0; i < TXGBE_VFTA_SIZE; i++)
1126 : 0 : wr32(hw, TXGBE_VLANTBL(i), shadow_vfta->vfta[i]);
1127 : 0 : }
1128 : :
1129 : : void
1130 : 0 : txgbe_vlan_hw_strip_bitmap_set(struct rte_eth_dev *dev, uint16_t queue, bool on)
1131 : : {
1132 : 0 : struct txgbe_hwstrip *hwstrip = TXGBE_DEV_HWSTRIP(dev);
1133 : : struct txgbe_rx_queue *rxq;
1134 : :
1135 [ # # ]: 0 : if (queue >= TXGBE_MAX_RX_QUEUE_NUM)
1136 : : return;
1137 : :
1138 [ # # ]: 0 : if (on)
1139 : 0 : TXGBE_SET_HWSTRIP(hwstrip, queue);
1140 : : else
1141 : 0 : TXGBE_CLEAR_HWSTRIP(hwstrip, queue);
1142 : :
1143 [ # # ]: 0 : if (queue >= dev->data->nb_rx_queues)
1144 : : return;
1145 : :
1146 : 0 : rxq = dev->data->rx_queues[queue];
1147 : :
1148 [ # # ]: 0 : if (on) {
1149 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1150 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1151 : : } else {
1152 : 0 : rxq->vlan_flags = RTE_MBUF_F_RX_VLAN;
1153 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1154 : : }
1155 : : }
1156 : :
1157 : : static void
1158 : 0 : txgbe_vlan_hw_strip_disable(struct rte_eth_dev *dev, uint16_t queue)
1159 : : {
1160 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1161 : : uint32_t ctrl;
1162 : :
1163 : 0 : PMD_INIT_FUNC_TRACE();
1164 : :
1165 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1166 : 0 : ctrl &= ~TXGBE_RXCFG_VLAN;
1167 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1168 : :
1169 : : /* record those setting for HW strip per queue */
1170 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 0);
1171 : 0 : }
1172 : :
1173 : : static void
1174 : 0 : txgbe_vlan_hw_strip_enable(struct rte_eth_dev *dev, uint16_t queue)
1175 : : {
1176 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1177 : : uint32_t ctrl;
1178 : :
1179 : 0 : PMD_INIT_FUNC_TRACE();
1180 : :
1181 : 0 : ctrl = rd32(hw, TXGBE_RXCFG(queue));
1182 : 0 : ctrl |= TXGBE_RXCFG_VLAN;
1183 : : wr32(hw, TXGBE_RXCFG(queue), ctrl);
1184 : :
1185 : : /* record those setting for HW strip per queue */
1186 : 0 : txgbe_vlan_hw_strip_bitmap_set(dev, queue, 1);
1187 : 0 : }
1188 : :
1189 : : static void
1190 : 0 : txgbe_vlan_hw_extend_disable(struct rte_eth_dev *dev)
1191 : : {
1192 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1193 : : uint32_t ctrl;
1194 : :
1195 : 0 : PMD_INIT_FUNC_TRACE();
1196 : :
1197 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1198 : 0 : ctrl &= ~TXGBE_PORTCTL_VLANEXT;
1199 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1200 : 0 : }
1201 : :
1202 : : static void
1203 : 0 : txgbe_vlan_hw_extend_enable(struct rte_eth_dev *dev)
1204 : : {
1205 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1206 : : uint32_t ctrl;
1207 : :
1208 : 0 : PMD_INIT_FUNC_TRACE();
1209 : :
1210 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1211 : 0 : ctrl |= TXGBE_PORTCTL_VLANEXT;
1212 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1213 : 0 : }
1214 : :
1215 : : static void
1216 : 0 : txgbe_qinq_hw_strip_disable(struct rte_eth_dev *dev)
1217 : : {
1218 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1219 : : uint32_t ctrl;
1220 : :
1221 : 0 : PMD_INIT_FUNC_TRACE();
1222 : :
1223 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1224 : 0 : ctrl &= ~TXGBE_PORTCTL_QINQ;
1225 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1226 : 0 : }
1227 : :
1228 : : static void
1229 : 0 : txgbe_qinq_hw_strip_enable(struct rte_eth_dev *dev)
1230 : : {
1231 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1232 : : uint32_t ctrl;
1233 : :
1234 : 0 : PMD_INIT_FUNC_TRACE();
1235 : :
1236 : : ctrl = rd32(hw, TXGBE_PORTCTL);
1237 : 0 : ctrl |= TXGBE_PORTCTL_QINQ | TXGBE_PORTCTL_VLANEXT;
1238 : : wr32(hw, TXGBE_PORTCTL, ctrl);
1239 : 0 : }
1240 : :
1241 : : void
1242 : 0 : txgbe_vlan_hw_strip_config(struct rte_eth_dev *dev)
1243 : : {
1244 : : struct txgbe_rx_queue *rxq;
1245 : : uint16_t i;
1246 : :
1247 : 0 : PMD_INIT_FUNC_TRACE();
1248 : :
1249 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1250 : 0 : rxq = dev->data->rx_queues[i];
1251 : :
1252 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1253 : 0 : txgbe_vlan_strip_q_set(dev, i, 1);
1254 : : else
1255 : 0 : txgbe_vlan_strip_q_set(dev, i, 0);
1256 : : }
1257 : 0 : }
1258 : :
1259 : : void
1260 : 0 : txgbe_config_vlan_strip_on_all_queues(struct rte_eth_dev *dev, int mask)
1261 : : {
1262 : : uint16_t i;
1263 : : struct rte_eth_rxmode *rxmode;
1264 : : struct txgbe_rx_queue *rxq;
1265 : :
1266 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK) {
1267 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1268 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_STRIP)
1269 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1270 : 0 : rxq = dev->data->rx_queues[i];
1271 : 0 : rxq->offloads |= RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1272 : : }
1273 : : else
1274 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1275 : 0 : rxq = dev->data->rx_queues[i];
1276 : 0 : rxq->offloads &= ~RTE_ETH_RX_OFFLOAD_VLAN_STRIP;
1277 : : }
1278 : : }
1279 : 0 : }
1280 : :
1281 : : static int
1282 : 0 : txgbe_vlan_offload_config(struct rte_eth_dev *dev, int mask)
1283 : : {
1284 : : struct rte_eth_rxmode *rxmode;
1285 : 0 : rxmode = &dev->data->dev_conf.rxmode;
1286 : :
1287 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_STRIP_MASK)
1288 : 0 : txgbe_vlan_hw_strip_config(dev);
1289 : :
1290 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_FILTER_MASK) {
1291 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_FILTER)
1292 : 0 : txgbe_vlan_hw_filter_enable(dev);
1293 : : else
1294 : 0 : txgbe_vlan_hw_filter_disable(dev);
1295 : : }
1296 : :
1297 [ # # ]: 0 : if (mask & RTE_ETH_VLAN_EXTEND_MASK) {
1298 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_VLAN_EXTEND)
1299 : 0 : txgbe_vlan_hw_extend_enable(dev);
1300 : : else
1301 : 0 : txgbe_vlan_hw_extend_disable(dev);
1302 : : }
1303 : :
1304 [ # # ]: 0 : if (mask & RTE_ETH_QINQ_STRIP_MASK) {
1305 [ # # ]: 0 : if (rxmode->offloads & RTE_ETH_RX_OFFLOAD_QINQ_STRIP)
1306 : 0 : txgbe_qinq_hw_strip_enable(dev);
1307 : : else
1308 : 0 : txgbe_qinq_hw_strip_disable(dev);
1309 : : }
1310 : :
1311 : 0 : return 0;
1312 : : }
1313 : :
1314 : : static int
1315 : 0 : txgbe_vlan_offload_set(struct rte_eth_dev *dev, int mask)
1316 : : {
1317 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1318 : :
1319 [ # # # # ]: 0 : if (!hw->adapter_stopped && (mask & RTE_ETH_VLAN_STRIP_MASK)) {
1320 : 0 : PMD_DRV_LOG(ERR, "Please stop port first");
1321 : 0 : return -EPERM;
1322 : : }
1323 : :
1324 : 0 : txgbe_config_vlan_strip_on_all_queues(dev, mask);
1325 : :
1326 : 0 : txgbe_vlan_offload_config(dev, mask);
1327 : :
1328 : 0 : return 0;
1329 : : }
1330 : :
1331 : : static void
1332 : : txgbe_vmdq_vlan_hw_filter_enable(struct rte_eth_dev *dev)
1333 : : {
1334 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1335 : : /* VLNCTL: enable vlan filtering and allow all vlan tags through */
1336 : : uint32_t vlanctrl = rd32(hw, TXGBE_VLANCTL);
1337 : :
1338 : 0 : vlanctrl |= TXGBE_VLANCTL_VFE; /* enable vlan filters */
1339 : : wr32(hw, TXGBE_VLANCTL, vlanctrl);
1340 : 0 : }
1341 : :
1342 : : static int
1343 : : txgbe_check_vf_rss_rxq_num(struct rte_eth_dev *dev, uint16_t nb_rx_q)
1344 : : {
1345 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1346 : :
1347 [ # # # ]: 0 : switch (nb_rx_q) {
1348 : 0 : case 1:
1349 : : case 2:
1350 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_64_POOLS;
1351 : 0 : break;
1352 : 0 : case 4:
1353 : 0 : RTE_ETH_DEV_SRIOV(dev).active = RTE_ETH_32_POOLS;
1354 : 0 : break;
1355 : : default:
1356 : : return -EINVAL;
1357 : : }
1358 : :
1359 : 0 : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool =
1360 : 0 : TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1361 : 0 : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx =
1362 : 0 : pci_dev->max_vfs * RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1363 : : return 0;
1364 : : }
1365 : :
1366 : : static int
1367 : 0 : txgbe_check_mq_mode(struct rte_eth_dev *dev)
1368 : : {
1369 : 0 : struct rte_eth_conf *dev_conf = &dev->data->dev_conf;
1370 : 0 : uint16_t nb_rx_q = dev->data->nb_rx_queues;
1371 : 0 : uint16_t nb_tx_q = dev->data->nb_tx_queues;
1372 : :
1373 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active != 0) {
1374 : : /* check multi-queue mode */
1375 [ # # # # : 0 : switch (dev_conf->rxmode.mq_mode) {
# ]
1376 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB:
1377 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_RX_VMDQ_DCB mode supported in SRIOV");
1378 : 0 : break;
1379 : 0 : case RTE_ETH_MQ_RX_VMDQ_DCB_RSS:
1380 : : /* DCB/RSS VMDQ in SRIOV mode, not implement yet */
1381 : 0 : PMD_INIT_LOG(ERR, "SRIOV active,"
1382 : : " unsupported mq_mode rx %d.",
1383 : : dev_conf->rxmode.mq_mode);
1384 : 0 : return -EINVAL;
1385 : 0 : case RTE_ETH_MQ_RX_RSS:
1386 : : case RTE_ETH_MQ_RX_VMDQ_RSS:
1387 : 0 : dev->data->dev_conf.rxmode.mq_mode = RTE_ETH_MQ_RX_VMDQ_RSS;
1388 [ # # ]: 0 : if (nb_rx_q <= RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)
1389 : : if (txgbe_check_vf_rss_rxq_num(dev, nb_rx_q)) {
1390 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1391 : : " invalid queue number"
1392 : : " for VMDQ RSS, allowed"
1393 : : " value are 1, 2 or 4.");
1394 : 0 : return -EINVAL;
1395 : : }
1396 : : break;
1397 : 0 : case RTE_ETH_MQ_RX_VMDQ_ONLY:
1398 : : case RTE_ETH_MQ_RX_NONE:
1399 : : /* if nothing mq mode configure, use default scheme */
1400 : 0 : dev->data->dev_conf.rxmode.mq_mode =
1401 : : RTE_ETH_MQ_RX_VMDQ_ONLY;
1402 : 0 : break;
1403 : 0 : default: /* RTE_ETH_MQ_RX_DCB, RTE_ETH_MQ_RX_DCB_RSS or RTE_ETH_MQ_TX_DCB*/
1404 : : /* SRIOV only works in VMDq enable mode */
1405 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1406 : : " wrong mq_mode rx %d.",
1407 : : dev_conf->rxmode.mq_mode);
1408 : 0 : return -EINVAL;
1409 : : }
1410 : :
1411 [ # # ]: 0 : switch (dev_conf->txmode.mq_mode) {
1412 : 0 : case RTE_ETH_MQ_TX_VMDQ_DCB:
1413 : 0 : PMD_INIT_LOG(INFO, "RTE_ETH_MQ_TX_VMDQ_DCB mode supported in SRIOV");
1414 : 0 : dev->data->dev_conf.txmode.mq_mode = RTE_ETH_MQ_TX_VMDQ_DCB;
1415 : 0 : break;
1416 : 0 : default: /* RTE_ETH_MQ_TX_VMDQ_ONLY or RTE_ETH_MQ_TX_NONE */
1417 : 0 : dev->data->dev_conf.txmode.mq_mode =
1418 : : RTE_ETH_MQ_TX_VMDQ_ONLY;
1419 : 0 : break;
1420 : : }
1421 : :
1422 : : /* check valid queue number */
1423 [ # # # # ]: 0 : if ((nb_rx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool) ||
1424 : : (nb_tx_q > RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool)) {
1425 : 0 : PMD_INIT_LOG(ERR, "SRIOV is active,"
1426 : : " nb_rx_q=%d nb_tx_q=%d queue number"
1427 : : " must be less than or equal to %d.",
1428 : : nb_rx_q, nb_tx_q,
1429 : : RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool);
1430 : 0 : return -EINVAL;
1431 : : }
1432 : : } else {
1433 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB_RSS) {
1434 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB+RSS mq_mode is"
1435 : : " not supported.");
1436 : 0 : return -EINVAL;
1437 : : }
1438 : : /* check configuration for vmdb+dcb mode */
1439 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_DCB) {
1440 : : const struct rte_eth_vmdq_dcb_conf *conf;
1441 : :
1442 [ # # ]: 0 : if (nb_rx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1443 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_rx_q != %d.",
1444 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1445 : 0 : return -EINVAL;
1446 : : }
1447 : : conf = &dev_conf->rx_adv_conf.vmdq_dcb_conf;
1448 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1449 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1450 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1451 : : " nb_queue_pools must be %d or %d.",
1452 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1453 : 0 : return -EINVAL;
1454 : : }
1455 : : }
1456 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_VMDQ_DCB) {
1457 : : const struct rte_eth_vmdq_dcb_tx_conf *conf;
1458 : :
1459 [ # # ]: 0 : if (nb_tx_q != TXGBE_VMDQ_DCB_NB_QUEUES) {
1460 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB, nb_tx_q != %d",
1461 : : TXGBE_VMDQ_DCB_NB_QUEUES);
1462 : 0 : return -EINVAL;
1463 : : }
1464 : : conf = &dev_conf->tx_adv_conf.vmdq_dcb_tx_conf;
1465 [ # # ]: 0 : if (!(conf->nb_queue_pools == RTE_ETH_16_POOLS ||
1466 : : conf->nb_queue_pools == RTE_ETH_32_POOLS)) {
1467 : 0 : PMD_INIT_LOG(ERR, "VMDQ+DCB selected,"
1468 : : " nb_queue_pools != %d and"
1469 : : " nb_queue_pools != %d.",
1470 : : RTE_ETH_16_POOLS, RTE_ETH_32_POOLS);
1471 : 0 : return -EINVAL;
1472 : : }
1473 : : }
1474 : :
1475 : : /* For DCB mode check our configuration before we go further */
1476 [ # # ]: 0 : if (dev_conf->rxmode.mq_mode == RTE_ETH_MQ_RX_DCB) {
1477 : : const struct rte_eth_dcb_rx_conf *conf;
1478 : :
1479 : : conf = &dev_conf->rx_adv_conf.dcb_rx_conf;
1480 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1481 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1482 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1483 : : " and nb_tcs != %d.",
1484 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1485 : 0 : return -EINVAL;
1486 : : }
1487 : : }
1488 : :
1489 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_DCB) {
1490 : : const struct rte_eth_dcb_tx_conf *conf;
1491 : :
1492 : : conf = &dev_conf->tx_adv_conf.dcb_tx_conf;
1493 [ # # ]: 0 : if (!(conf->nb_tcs == RTE_ETH_4_TCS ||
1494 : : conf->nb_tcs == RTE_ETH_8_TCS)) {
1495 : 0 : PMD_INIT_LOG(ERR, "DCB selected, nb_tcs != %d"
1496 : : " and nb_tcs != %d.",
1497 : : RTE_ETH_4_TCS, RTE_ETH_8_TCS);
1498 : 0 : return -EINVAL;
1499 : : }
1500 : : }
1501 : :
1502 : : /*
1503 : : * When DCB/VT is off, maximum number of queues changes
1504 : : */
1505 [ # # ]: 0 : if (dev_conf->txmode.mq_mode == RTE_ETH_MQ_TX_NONE) {
1506 [ # # ]: 0 : if (nb_tx_q > TXGBE_NONE_MODE_TX_NB_QUEUES) {
1507 : 0 : PMD_INIT_LOG(ERR,
1508 : : "Neither VT nor DCB are enabled, "
1509 : : "nb_tx_q > %d.",
1510 : : TXGBE_NONE_MODE_TX_NB_QUEUES);
1511 : 0 : return -EINVAL;
1512 : : }
1513 : : }
1514 : : }
1515 : : return 0;
1516 : : }
1517 : :
1518 : : static int
1519 : 0 : txgbe_dev_configure(struct rte_eth_dev *dev)
1520 : : {
1521 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1522 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
1523 : : int ret;
1524 : :
1525 : 0 : PMD_INIT_FUNC_TRACE();
1526 : :
1527 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_RSS_FLAG)
1528 : 0 : dev->data->dev_conf.rxmode.offloads |= RTE_ETH_RX_OFFLOAD_RSS_HASH;
1529 : :
1530 : : /* multiple queue mode checking */
1531 : 0 : ret = txgbe_check_mq_mode(dev);
1532 [ # # ]: 0 : if (ret != 0) {
1533 : 0 : PMD_DRV_LOG(ERR, "txgbe_check_mq_mode fails with %d.",
1534 : : ret);
1535 : 0 : return ret;
1536 : : }
1537 : :
1538 : : /* set flag to update link status after init */
1539 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
1540 : :
1541 : : /*
1542 : : * Initialize to TRUE. If any of Rx queues doesn't meet the bulk
1543 : : * allocation Rx preconditions we will reset it.
1544 : : */
1545 : 0 : adapter->rx_bulk_alloc_allowed = true;
1546 : 0 : adapter->rx_vec_allowed = true;
1547 : :
1548 : 0 : return 0;
1549 : : }
1550 : :
1551 : 0 : static void txgbe_reinit_gpio_intr(struct txgbe_hw *hw)
1552 : : {
1553 : : u32 reg;
1554 : :
1555 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
1556 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
1557 : :
1558 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
1559 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
1560 : :
1561 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2)
1562 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
1563 : :
1564 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3)
1565 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
1566 : :
1567 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6)
1568 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
1569 : :
1570 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
1571 : 0 : }
1572 : :
1573 : : static void
1574 : 0 : txgbe_dev_phy_intr_setup(struct rte_eth_dev *dev)
1575 : : {
1576 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1577 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
1578 : 0 : u8 device_type = hw->subsystem_device_id & 0xF0;
1579 : : uint32_t gpie;
1580 : :
1581 : 0 : if (device_type != TXGBE_DEV_ID_MAC_XAUI &&
1582 [ # # ]: 0 : device_type != TXGBE_DEV_ID_MAC_SGMII) {
1583 : : gpie = rd32(hw, TXGBE_GPIOINTEN);
1584 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1585 : : wr32(hw, TXGBE_GPIOINTEN, gpie);
1586 : :
1587 : : gpie = rd32(hw, TXGBE_GPIOINTTYPE);
1588 : 0 : gpie |= TXGBE_GPIOBIT_2 | TXGBE_GPIOBIT_3 | TXGBE_GPIOBIT_6;
1589 : : wr32(hw, TXGBE_GPIOINTTYPE, gpie);
1590 : : }
1591 : :
1592 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
1593 : 0 : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
1594 : 0 : intr->mask_misc |= TXGBE_ICRMISC_HEAT;
1595 : 0 : }
1596 : :
1597 : : int
1598 : 0 : txgbe_set_vf_rate_limit(struct rte_eth_dev *dev, uint16_t vf,
1599 : : uint16_t tx_rate, uint64_t q_msk)
1600 : : {
1601 : : struct txgbe_hw *hw;
1602 : : struct txgbe_vf_info *vfinfo;
1603 : : struct rte_eth_link link;
1604 : : uint8_t nb_q_per_pool;
1605 : : uint32_t queue_stride;
1606 : : uint32_t queue_idx, idx = 0, vf_idx;
1607 : : uint32_t queue_end;
1608 : : uint16_t total_rate = 0;
1609 : : struct rte_pci_device *pci_dev;
1610 : : int ret;
1611 : :
1612 : 0 : pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1613 : 0 : ret = rte_eth_link_get_nowait(dev->data->port_id, &link);
1614 [ # # ]: 0 : if (ret < 0)
1615 : : return ret;
1616 : :
1617 [ # # ]: 0 : if (vf >= pci_dev->max_vfs)
1618 : : return -EINVAL;
1619 : :
1620 [ # # ]: 0 : if (tx_rate > link.link_speed)
1621 : : return -EINVAL;
1622 : :
1623 [ # # ]: 0 : if (q_msk == 0)
1624 : : return 0;
1625 : :
1626 : 0 : hw = TXGBE_DEV_HW(dev);
1627 : 0 : vfinfo = *(TXGBE_DEV_VFDATA(dev));
1628 : 0 : nb_q_per_pool = RTE_ETH_DEV_SRIOV(dev).nb_q_per_pool;
1629 : 0 : queue_stride = TXGBE_MAX_RX_QUEUE_NUM / RTE_ETH_DEV_SRIOV(dev).active;
1630 : 0 : queue_idx = vf * queue_stride;
1631 : 0 : queue_end = queue_idx + nb_q_per_pool - 1;
1632 [ # # ]: 0 : if (queue_end >= hw->mac.max_tx_queues)
1633 : : return -EINVAL;
1634 : :
1635 [ # # ]: 0 : if (vfinfo) {
1636 [ # # ]: 0 : for (vf_idx = 0; vf_idx < pci_dev->max_vfs; vf_idx++) {
1637 [ # # ]: 0 : if (vf_idx == vf)
1638 : 0 : continue;
1639 [ # # ]: 0 : for (idx = 0; idx < RTE_DIM(vfinfo[vf_idx].tx_rate);
1640 : 0 : idx++)
1641 : 0 : total_rate += vfinfo[vf_idx].tx_rate[idx];
1642 : : }
1643 : : } else {
1644 : : return -EINVAL;
1645 : : }
1646 : :
1647 : : /* Store tx_rate for this vf. */
1648 [ # # ]: 0 : for (idx = 0; idx < nb_q_per_pool; idx++) {
1649 [ # # ]: 0 : if (((uint64_t)0x1 << idx) & q_msk) {
1650 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != tx_rate)
1651 : 0 : vfinfo[vf].tx_rate[idx] = tx_rate;
1652 : 0 : total_rate += tx_rate;
1653 : : }
1654 : : }
1655 : :
1656 [ # # ]: 0 : if (total_rate > dev->data->dev_link.link_speed) {
1657 : : /* Reset stored TX rate of the VF if it causes exceed
1658 : : * link speed.
1659 : : */
1660 : 0 : memset(vfinfo[vf].tx_rate, 0, sizeof(vfinfo[vf].tx_rate));
1661 : 0 : return -EINVAL;
1662 : : }
1663 : :
1664 : : /* Set ARBTXRATE of each queue/pool for vf X */
1665 [ # # ]: 0 : for (; queue_idx <= queue_end; queue_idx++) {
1666 [ # # ]: 0 : if (0x1 & q_msk)
1667 : 0 : txgbe_set_queue_rate_limit(dev, queue_idx, tx_rate);
1668 : 0 : q_msk = q_msk >> 1;
1669 : : }
1670 : :
1671 : : return 0;
1672 : : }
1673 : :
1674 : : /*
1675 : : * Configure device link speed and setup link.
1676 : : * It returns 0 on success.
1677 : : */
1678 : : static int
1679 : 0 : txgbe_dev_start(struct rte_eth_dev *dev)
1680 : : {
1681 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1682 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
1683 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
1684 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1685 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
1686 : : uint32_t intr_vector = 0;
1687 : : int err;
1688 : 0 : bool link_up = false, negotiate = 0;
1689 : 0 : uint32_t speed = 0;
1690 : : uint32_t allowed_speeds = 0;
1691 : : int mask = 0;
1692 : : int status;
1693 : : uint16_t vf, idx;
1694 : : uint32_t *link_speeds;
1695 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
1696 : :
1697 : 0 : PMD_INIT_FUNC_TRACE();
1698 : :
1699 : : /* Stop the link setup handler before resetting the HW. */
1700 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
1701 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
1702 : :
1703 : : /* disable uio/vfio intr/eventfd mapping */
1704 : 0 : rte_intr_disable(intr_handle);
1705 : :
1706 : : /* stop adapter */
1707 : 0 : hw->adapter_stopped = 0;
1708 : 0 : txgbe_stop_hw(hw);
1709 : :
1710 : : /* reinitialize adapter
1711 : : * this calls reset and start
1712 : : */
1713 : 0 : hw->nb_rx_queues = dev->data->nb_rx_queues;
1714 : 0 : hw->nb_tx_queues = dev->data->nb_tx_queues;
1715 : 0 : status = txgbe_pf_reset_hw(hw);
1716 [ # # ]: 0 : if (status != 0)
1717 : : return -1;
1718 : 0 : hw->mac.start_hw(hw);
1719 : 0 : hw->mac.get_link_status = true;
1720 : 0 : hw->dev_start = true;
1721 : :
1722 : 0 : txgbe_set_pcie_master(hw, true);
1723 : :
1724 : : /* workaround for GPIO intr lost when mng_veto bit is set */
1725 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
1726 : 0 : txgbe_reinit_gpio_intr(hw);
1727 : :
1728 : : /* configure PF module if SRIOV enabled */
1729 : 0 : txgbe_pf_host_configure(dev);
1730 : :
1731 : 0 : txgbe_dev_phy_intr_setup(dev);
1732 : :
1733 : : /* check and configure queue intr-vector mapping */
1734 [ # # ]: 0 : if ((rte_intr_cap_multiple(intr_handle) ||
1735 [ # # ]: 0 : !RTE_ETH_DEV_SRIOV(dev).active) &&
1736 [ # # ]: 0 : dev->data->dev_conf.intr_conf.rxq != 0) {
1737 : 0 : intr_vector = dev->data->nb_rx_queues;
1738 [ # # ]: 0 : if (rte_intr_efd_enable(intr_handle, intr_vector))
1739 : : return -1;
1740 : : }
1741 : :
1742 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
1743 [ # # ]: 0 : if (rte_intr_vec_list_alloc(intr_handle, "intr_vec",
1744 : 0 : dev->data->nb_rx_queues)) {
1745 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate %d rx_queues"
1746 : : " intr_vec", dev->data->nb_rx_queues);
1747 : 0 : return -ENOMEM;
1748 : : }
1749 : : }
1750 : : /* configure msix for sleep until rx interrupt */
1751 : 0 : txgbe_configure_msix(dev);
1752 : :
1753 : : /* initialize transmission unit */
1754 : 0 : txgbe_dev_tx_init(dev);
1755 : :
1756 : : /* This can fail when allocating mbufs for descriptor rings */
1757 : 0 : err = txgbe_dev_rx_init(dev);
1758 [ # # ]: 0 : if (err) {
1759 : 0 : PMD_INIT_LOG(ERR, "Unable to initialize RX hardware");
1760 : 0 : goto error;
1761 : : }
1762 : :
1763 : : mask = RTE_ETH_VLAN_STRIP_MASK | RTE_ETH_VLAN_FILTER_MASK |
1764 : : RTE_ETH_VLAN_EXTEND_MASK;
1765 : 0 : err = txgbe_vlan_offload_config(dev, mask);
1766 [ # # ]: 0 : if (err) {
1767 : 0 : PMD_INIT_LOG(ERR, "Unable to set VLAN offload");
1768 : 0 : goto error;
1769 : : }
1770 : :
1771 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode == RTE_ETH_MQ_RX_VMDQ_ONLY) {
1772 : : /* Enable vlan filtering for VMDq */
1773 : : txgbe_vmdq_vlan_hw_filter_enable(dev);
1774 : : }
1775 : :
1776 : : /* Configure DCB hw */
1777 : 0 : txgbe_configure_pb(dev);
1778 : 0 : txgbe_configure_port(dev);
1779 : 0 : txgbe_configure_dcb(dev);
1780 : :
1781 [ # # ]: 0 : if (TXGBE_DEV_FDIR_CONF(dev)->mode != RTE_FDIR_MODE_NONE) {
1782 : 0 : err = txgbe_fdir_configure(dev);
1783 [ # # ]: 0 : if (err)
1784 : 0 : goto error;
1785 : : }
1786 : :
1787 : : /* Restore vf rate limit */
1788 [ # # ]: 0 : if (vfinfo != NULL) {
1789 [ # # ]: 0 : for (vf = 0; vf < pci_dev->max_vfs; vf++)
1790 [ # # ]: 0 : for (idx = 0; idx < TXGBE_MAX_QUEUE_NUM_PER_VF; idx++)
1791 [ # # ]: 0 : if (vfinfo[vf].tx_rate[idx] != 0)
1792 : 0 : txgbe_set_vf_rate_limit(dev, vf,
1793 : : vfinfo[vf].tx_rate[idx],
1794 : 0 : 1 << idx);
1795 : : }
1796 : :
1797 : 0 : err = txgbe_dev_rxtx_start(dev);
1798 [ # # ]: 0 : if (err < 0) {
1799 : 0 : PMD_INIT_LOG(ERR, "Unable to start rxtx queues");
1800 : 0 : goto error;
1801 : : }
1802 : :
1803 : : /* Skip link setup if loopback mode is enabled. */
1804 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_raptor &&
1805 [ # # ]: 0 : dev->data->dev_conf.lpbk_mode)
1806 : 0 : goto skip_link_setup;
1807 : :
1808 [ # # ]: 0 : if (txgbe_is_sfp(hw) && hw->phy.multispeed_fiber) {
1809 : 0 : err = hw->mac.setup_sfp(hw);
1810 [ # # ]: 0 : if (err)
1811 : 0 : goto error;
1812 : : }
1813 : :
1814 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
1815 : : /* Turn on the copper */
1816 : 0 : hw->phy.set_phy_power(hw, true);
1817 : : } else {
1818 : : /* Turn on the laser */
1819 : 0 : hw->mac.enable_tx_laser(hw);
1820 : : }
1821 : :
1822 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) != TXGBE_DEV_ID_KR_KX_KX4)
1823 : 0 : err = hw->mac.check_link(hw, &speed, &link_up, 0);
1824 [ # # ]: 0 : if (err)
1825 : 0 : goto error;
1826 : 0 : dev->data->dev_link.link_status = link_up;
1827 : :
1828 : 0 : err = hw->mac.get_link_capabilities(hw, &speed, &negotiate);
1829 [ # # ]: 0 : if (err)
1830 : 0 : goto error;
1831 : :
1832 : : allowed_speeds = RTE_ETH_LINK_SPEED_100M | RTE_ETH_LINK_SPEED_1G |
1833 : : RTE_ETH_LINK_SPEED_10G;
1834 : :
1835 : 0 : link_speeds = &dev->data->dev_conf.link_speeds;
1836 [ # # ]: 0 : if (((*link_speeds) >> 1) & ~(allowed_speeds >> 1)) {
1837 : 0 : PMD_INIT_LOG(ERR, "Invalid link setting");
1838 : 0 : goto error;
1839 : : }
1840 : :
1841 : 0 : speed = 0x0;
1842 [ # # ]: 0 : if (*link_speeds == RTE_ETH_LINK_SPEED_AUTONEG) {
1843 : 0 : speed = (TXGBE_LINK_SPEED_100M_FULL |
1844 : : TXGBE_LINK_SPEED_1GB_FULL |
1845 : : TXGBE_LINK_SPEED_10GB_FULL);
1846 : 0 : hw->autoneg = true;
1847 : : } else {
1848 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_10G)
1849 : 0 : speed |= TXGBE_LINK_SPEED_10GB_FULL;
1850 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_5G)
1851 : 0 : speed |= TXGBE_LINK_SPEED_5GB_FULL;
1852 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_2_5G)
1853 : 0 : speed |= TXGBE_LINK_SPEED_2_5GB_FULL;
1854 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_1G)
1855 : 0 : speed |= TXGBE_LINK_SPEED_1GB_FULL;
1856 [ # # ]: 0 : if (*link_speeds & RTE_ETH_LINK_SPEED_100M)
1857 : 0 : speed |= TXGBE_LINK_SPEED_100M_FULL;
1858 : 0 : hw->autoneg = false;
1859 : : }
1860 : :
1861 : 0 : err = hw->mac.setup_link(hw, speed, link_up);
1862 [ # # ]: 0 : if (err)
1863 : 0 : goto error;
1864 : :
1865 : 0 : skip_link_setup:
1866 : :
1867 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
1868 : : txgbe_dev_misc_interrupt_setup(dev);
1869 : : /* check if lsc interrupt is enabled */
1870 : 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1871 : : txgbe_dev_lsc_interrupt_setup(dev, TRUE);
1872 : : else
1873 : : txgbe_dev_lsc_interrupt_setup(dev, FALSE);
1874 : : txgbe_dev_macsec_interrupt_setup(dev);
1875 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
1876 : : } else {
1877 : 0 : rte_intr_callback_unregister(intr_handle,
1878 : : txgbe_dev_interrupt_handler, dev);
1879 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc != 0)
1880 : 0 : PMD_INIT_LOG(INFO, "lsc won't enable because of"
1881 : : " no intr multiplex");
1882 : : }
1883 : :
1884 : : /* check if rxq interrupt is enabled */
1885 [ # # # # ]: 0 : if (dev->data->dev_conf.intr_conf.rxq != 0 &&
1886 : 0 : rte_intr_dp_is_en(intr_handle))
1887 : : txgbe_dev_rxq_interrupt_setup(dev);
1888 : :
1889 : : /* enable uio/vfio intr/eventfd mapping */
1890 : 0 : rte_intr_enable(intr_handle);
1891 : :
1892 : : /* resume enabled intr since hw reset */
1893 : 0 : txgbe_enable_intr(dev);
1894 : 0 : txgbe_l2_tunnel_conf(dev);
1895 : 0 : txgbe_filter_restore(dev);
1896 : :
1897 [ # # # # ]: 0 : if (tm_conf->root && !tm_conf->committed)
1898 : 0 : PMD_DRV_LOG(WARNING,
1899 : : "please call hierarchy_commit() "
1900 : : "before starting the port");
1901 : :
1902 : : /*
1903 : : * Update link status right before return, because it may
1904 : : * start link configuration process in a separate thread.
1905 : : */
1906 : : txgbe_dev_link_update(dev, 0);
1907 : :
1908 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_ORD_MASK);
1909 : :
1910 : 0 : txgbe_read_stats_registers(hw, hw_stats);
1911 : 0 : hw->offset_loaded = 1;
1912 : :
1913 : 0 : return 0;
1914 : :
1915 : 0 : error:
1916 : 0 : PMD_INIT_LOG(ERR, "failure in dev start: %d", err);
1917 : 0 : txgbe_dev_clear_queues(dev);
1918 : 0 : return -EIO;
1919 : : }
1920 : :
1921 : : /*
1922 : : * Stop device: disable rx and tx functions to allow for reconfiguring.
1923 : : */
1924 : : static int
1925 : 0 : txgbe_dev_stop(struct rte_eth_dev *dev)
1926 : : {
1927 : : struct rte_eth_link link;
1928 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
1929 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
1930 : 0 : struct txgbe_vf_info *vfinfo = *TXGBE_DEV_VFDATA(dev);
1931 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
1932 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
1933 : : int vf;
1934 : : struct txgbe_tm_conf *tm_conf = TXGBE_DEV_TM_CONF(dev);
1935 : :
1936 [ # # ]: 0 : if (hw->adapter_stopped)
1937 : 0 : goto out;
1938 : :
1939 : 0 : PMD_INIT_FUNC_TRACE();
1940 : :
1941 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
1942 : 0 : rte_eal_alarm_cancel(txgbe_tx_queue_clear_error, dev);
1943 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
1944 : :
1945 : : /* disable interrupts */
1946 : 0 : txgbe_disable_intr(hw);
1947 : :
1948 : : /* workaround for GPIO intr lost when mng_veto bit is set */
1949 [ # # ]: 0 : if (txgbe_check_reset_blocked(hw))
1950 : 0 : txgbe_reinit_gpio_intr(hw);
1951 : :
1952 : : /* reset the NIC */
1953 : 0 : txgbe_pf_reset_hw(hw);
1954 : 0 : hw->adapter_stopped = 0;
1955 : :
1956 : : /* stop adapter */
1957 : 0 : txgbe_stop_hw(hw);
1958 : :
1959 [ # # # # ]: 0 : for (vf = 0; vfinfo != NULL && vf < pci_dev->max_vfs; vf++)
1960 : 0 : vfinfo[vf].clear_to_send = false;
1961 : :
1962 : 0 : txgbe_dev_clear_queues(dev);
1963 : :
1964 : : /* Clear stored conf */
1965 : 0 : dev->data->scattered_rx = 0;
1966 : 0 : dev->data->lro = 0;
1967 : :
1968 : : /* Clear recorded link status */
1969 : : memset(&link, 0, sizeof(link));
1970 : 0 : rte_eth_linkstatus_set(dev, &link);
1971 : :
1972 [ # # ]: 0 : if (!rte_intr_allow_others(intr_handle))
1973 : : /* resume to the default handler */
1974 : 0 : rte_intr_callback_register(intr_handle,
1975 : : txgbe_dev_interrupt_handler,
1976 : : (void *)dev);
1977 : :
1978 : : /* Clean datapath event and queue/vec mapping */
1979 : 0 : rte_intr_efd_disable(intr_handle);
1980 : 0 : rte_intr_vec_list_free(intr_handle);
1981 : :
1982 : : /* reset hierarchy commit */
1983 : 0 : tm_conf->committed = false;
1984 : :
1985 : 0 : adapter->rss_reta_updated = 0;
1986 : : wr32m(hw, TXGBE_LEDCTL, 0xFFFFFFFF, TXGBE_LEDCTL_SEL_MASK);
1987 : :
1988 : 0 : txgbe_set_pcie_master(hw, true);
1989 : :
1990 : 0 : hw->adapter_stopped = true;
1991 : 0 : dev->data->dev_started = 0;
1992 : 0 : hw->dev_start = false;
1993 : :
1994 : 0 : out:
1995 : : /* close phy to prevent reset in dev_close from restarting physical link */
1996 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
1997 : : /* Turn off the copper */
1998 : 0 : hw->phy.set_phy_power(hw, false);
1999 : : } else {
2000 : : /* Turn off the laser */
2001 : 0 : hw->mac.disable_tx_laser(hw);
2002 : : }
2003 : :
2004 : 0 : return 0;
2005 : : }
2006 : :
2007 : : /*
2008 : : * Set device link up: enable tx.
2009 : : */
2010 : : static int
2011 : 0 : txgbe_dev_set_link_up(struct rte_eth_dev *dev)
2012 : : {
2013 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2014 : :
2015 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2016 : : /* Turn on the copper */
2017 : 0 : hw->phy.set_phy_power(hw, true);
2018 : : } else {
2019 : : /* Turn on the laser */
2020 : 0 : hw->mac.enable_tx_laser(hw);
2021 : 0 : hw->dev_start = true;
2022 : : txgbe_dev_link_update(dev, 0);
2023 : : }
2024 : :
2025 : 0 : return 0;
2026 : : }
2027 : :
2028 : : /*
2029 : : * Set device link down: disable tx.
2030 : : */
2031 : : static int
2032 : 0 : txgbe_dev_set_link_down(struct rte_eth_dev *dev)
2033 : : {
2034 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2035 : :
2036 [ # # ]: 0 : if (hw->phy.media_type == txgbe_media_type_copper) {
2037 : : /* Turn off the copper */
2038 : 0 : hw->phy.set_phy_power(hw, false);
2039 : : } else {
2040 : : /* Turn off the laser */
2041 : 0 : hw->mac.disable_tx_laser(hw);
2042 : 0 : hw->dev_start = false;
2043 : : txgbe_dev_link_update(dev, 0);
2044 : : }
2045 : :
2046 : 0 : return 0;
2047 : : }
2048 : :
2049 : : /*
2050 : : * Reset and stop device.
2051 : : */
2052 : : static int
2053 : 0 : txgbe_dev_close(struct rte_eth_dev *dev)
2054 : : {
2055 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2056 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
2057 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
2058 : : int retries = 0;
2059 : : int ret;
2060 : :
2061 : 0 : PMD_INIT_FUNC_TRACE();
2062 : :
2063 [ # # ]: 0 : if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2064 : : return 0;
2065 : :
2066 : 0 : txgbe_pf_reset_hw(hw);
2067 : :
2068 : 0 : ret = txgbe_dev_stop(dev);
2069 : :
2070 : : /* Let firmware take over control of hardware */
2071 : : wr32m(hw, TXGBE_PORTCTL, TXGBE_PORTCTL_DRVLOAD, 0);
2072 : :
2073 : 0 : txgbe_dev_free_queues(dev);
2074 : :
2075 : 0 : txgbe_set_pcie_master(hw, false);
2076 : :
2077 : : /* reprogram the RAR[0] in case user changed it. */
2078 : 0 : txgbe_set_rar(hw, 0, hw->mac.addr, 0, true);
2079 : :
2080 : : /* Unlock any pending hardware semaphore */
2081 : 0 : txgbe_swfw_lock_reset(hw);
2082 : :
2083 : : /* disable uio intr before callback unregister */
2084 : 0 : rte_intr_disable(intr_handle);
2085 : :
2086 : : do {
2087 : 0 : ret = rte_intr_callback_unregister(intr_handle,
2088 : : txgbe_dev_interrupt_handler, dev);
2089 [ # # ]: 0 : if (ret >= 0 || ret == -ENOENT) {
2090 : : break;
2091 [ # # ]: 0 : } else if (ret != -EAGAIN) {
2092 : 0 : PMD_INIT_LOG(ERR,
2093 : : "intr callback unregister failed: %d",
2094 : : ret);
2095 : : }
2096 : : rte_delay_ms(100);
2097 [ # # ]: 0 : } while (retries++ < (10 + TXGBE_LINK_UP_TIME));
2098 : :
2099 : : /* cancel all alarm handler before remove dev */
2100 : 0 : rte_eal_alarm_cancel(txgbe_dev_interrupt_delayed_handler, dev);
2101 : 0 : rte_eal_alarm_cancel(txgbe_dev_detect_sfp, dev);
2102 : 0 : rte_eal_alarm_cancel(txgbe_dev_setup_link_alarm_handler, dev);
2103 : :
2104 : : /* uninitialize PF if max_vfs not zero */
2105 : 0 : txgbe_pf_host_uninit(dev);
2106 : :
2107 : 0 : rte_free(dev->data->mac_addrs);
2108 : 0 : dev->data->mac_addrs = NULL;
2109 : :
2110 : 0 : rte_free(dev->data->hash_mac_addrs);
2111 : 0 : dev->data->hash_mac_addrs = NULL;
2112 : :
2113 : : /* remove all the fdir filters & hash */
2114 : 0 : txgbe_fdir_filter_uninit(dev);
2115 : :
2116 : : /* remove all the L2 tunnel filters & hash */
2117 : 0 : txgbe_l2_tn_filter_uninit(dev);
2118 : :
2119 : : /* Remove all ntuple filters of the device */
2120 : 0 : txgbe_ntuple_filter_uninit(dev);
2121 : :
2122 : : /* clear all the filters list */
2123 : 0 : txgbe_filterlist_flush();
2124 : :
2125 : : /* Remove all Traffic Manager configuration */
2126 : 0 : txgbe_tm_conf_uninit(dev);
2127 : :
2128 : : #ifdef RTE_LIB_SECURITY
2129 : 0 : rte_free(dev->security_ctx);
2130 : 0 : dev->security_ctx = NULL;
2131 : : #endif
2132 : :
2133 : 0 : return ret;
2134 : : }
2135 : :
2136 : : /*
2137 : : * Reset PF device.
2138 : : */
2139 : : static int
2140 : 0 : txgbe_dev_reset(struct rte_eth_dev *dev)
2141 : : {
2142 : : int ret;
2143 : :
2144 : : /* When a DPDK PMD PF begin to reset PF port, it should notify all
2145 : : * its VF to make them align with it. The detailed notification
2146 : : * mechanism is PMD specific. As to txgbe PF, it is rather complex.
2147 : : * To avoid unexpected behavior in VF, currently reset of PF with
2148 : : * SR-IOV activation is not supported. It might be supported later.
2149 : : */
2150 [ # # ]: 0 : if (dev->data->sriov.active)
2151 : : return -ENOTSUP;
2152 : :
2153 : 0 : ret = eth_txgbe_dev_uninit(dev);
2154 [ # # ]: 0 : if (ret)
2155 : : return ret;
2156 : :
2157 : 0 : ret = eth_txgbe_dev_init(dev, NULL);
2158 : :
2159 : 0 : return ret;
2160 : : }
2161 : :
2162 : : #define UPDATE_QP_COUNTER_32bit(reg, last_counter, counter) \
2163 : : { \
2164 : : uint32_t current_counter = rd32(hw, reg); \
2165 : : if (current_counter < last_counter) \
2166 : : current_counter += 0x100000000LL; \
2167 : : if (!hw->offset_loaded) \
2168 : : last_counter = current_counter; \
2169 : : counter = current_counter - last_counter; \
2170 : : counter &= 0xFFFFFFFFLL; \
2171 : : }
2172 : :
2173 : : #define UPDATE_QP_COUNTER_36bit(reg_lsb, reg_msb, last_counter, counter) \
2174 : : { \
2175 : : uint64_t current_counter_lsb = rd32(hw, reg_lsb); \
2176 : : uint64_t current_counter_msb = rd32(hw, reg_msb); \
2177 : : uint64_t current_counter = (current_counter_msb << 32) | \
2178 : : current_counter_lsb; \
2179 : : if (current_counter < last_counter) \
2180 : : current_counter += 0x1000000000LL; \
2181 : : if (!hw->offset_loaded) \
2182 : : last_counter = current_counter; \
2183 : : counter = current_counter - last_counter; \
2184 : : counter &= 0xFFFFFFFFFLL; \
2185 : : }
2186 : :
2187 : : void
2188 : 0 : txgbe_read_stats_registers(struct txgbe_hw *hw,
2189 : : struct txgbe_hw_stats *hw_stats)
2190 : : {
2191 : : unsigned int i;
2192 : :
2193 : : /* QP Stats */
2194 [ # # ]: 0 : for (i = 0; i < hw->nb_rx_queues; i++) {
2195 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXPKT(i),
2196 : : hw->qp_last[i].rx_qp_packets,
2197 : : hw_stats->qp[i].rx_qp_packets);
2198 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPRXOCTL(i), TXGBE_QPRXOCTH(i),
2199 : : hw->qp_last[i].rx_qp_bytes,
2200 : : hw_stats->qp[i].rx_qp_bytes);
2201 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPRXMPKT(i),
2202 : : hw->qp_last[i].rx_qp_mc_packets,
2203 : : hw_stats->qp[i].rx_qp_mc_packets);
2204 : : }
2205 : :
2206 [ # # ]: 0 : for (i = 0; i < hw->nb_tx_queues; i++) {
2207 [ # # ]: 0 : UPDATE_QP_COUNTER_32bit(TXGBE_QPTXPKT(i),
2208 : : hw->qp_last[i].tx_qp_packets,
2209 : : hw_stats->qp[i].tx_qp_packets);
2210 [ # # # # ]: 0 : UPDATE_QP_COUNTER_36bit(TXGBE_QPTXOCTL(i), TXGBE_QPTXOCTH(i),
2211 : : hw->qp_last[i].tx_qp_bytes,
2212 : : hw_stats->qp[i].tx_qp_bytes);
2213 : : }
2214 : : /* PB Stats */
2215 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2216 : 0 : hw_stats->up[i].rx_up_xon_packets +=
2217 : 0 : rd32(hw, TXGBE_PBRXUPXON(i));
2218 : 0 : hw_stats->up[i].rx_up_xoff_packets +=
2219 : 0 : rd32(hw, TXGBE_PBRXUPXOFF(i));
2220 : 0 : hw_stats->up[i].tx_up_xon_packets +=
2221 : 0 : rd32(hw, TXGBE_PBTXUPXON(i));
2222 : 0 : hw_stats->up[i].tx_up_xoff_packets +=
2223 : 0 : rd32(hw, TXGBE_PBTXUPXOFF(i));
2224 : 0 : hw_stats->up[i].tx_up_xon2off_packets +=
2225 : 0 : rd32(hw, TXGBE_PBTXUPOFF(i));
2226 : 0 : hw_stats->up[i].rx_up_dropped +=
2227 : 0 : rd32(hw, TXGBE_PBRXMISS(i));
2228 : : }
2229 : 0 : hw_stats->rx_xon_packets += rd32(hw, TXGBE_PBRXLNKXON);
2230 : 0 : hw_stats->rx_xoff_packets += rd32(hw, TXGBE_PBRXLNKXOFF);
2231 : 0 : hw_stats->tx_xon_packets += rd32(hw, TXGBE_PBTXLNKXON);
2232 : 0 : hw_stats->tx_xoff_packets += rd32(hw, TXGBE_PBTXLNKXOFF);
2233 : :
2234 : : /* DMA Stats */
2235 : 0 : hw_stats->rx_packets += rd32(hw, TXGBE_DMARXPKT);
2236 : 0 : hw_stats->tx_packets += rd32(hw, TXGBE_DMATXPKT);
2237 : :
2238 : 0 : hw_stats->rx_bytes += rd64(hw, TXGBE_DMARXOCTL);
2239 : 0 : hw_stats->tx_bytes += rd64(hw, TXGBE_DMATXOCTL);
2240 : 0 : hw_stats->rx_dma_drop += rd32(hw, TXGBE_DMARXDROP);
2241 : 0 : hw_stats->rx_rdb_drop += rd32(hw, TXGBE_PBRXDROP);
2242 : :
2243 : : /* MAC Stats */
2244 : 0 : hw_stats->rx_crc_errors += rd64(hw, TXGBE_MACRXERRCRCL);
2245 : 0 : hw_stats->rx_multicast_packets += rd64(hw, TXGBE_MACRXMPKTL);
2246 : 0 : hw_stats->tx_multicast_packets += rd64(hw, TXGBE_MACTXMPKTL);
2247 : :
2248 : 0 : hw_stats->rx_total_packets += rd64(hw, TXGBE_MACRXPKTL);
2249 : 0 : hw_stats->tx_total_packets += rd64(hw, TXGBE_MACTXPKTL);
2250 : 0 : hw_stats->rx_total_bytes += rd64(hw, TXGBE_MACRXGBOCTL);
2251 : :
2252 : 0 : hw_stats->rx_broadcast_packets += rd64(hw, TXGBE_MACRXOCTL);
2253 : 0 : hw_stats->tx_broadcast_packets += rd64(hw, TXGBE_MACTXOCTL);
2254 : :
2255 : 0 : hw_stats->rx_size_64_packets += rd64(hw, TXGBE_MACRX1TO64L);
2256 : 0 : hw_stats->rx_size_65_to_127_packets += rd64(hw, TXGBE_MACRX65TO127L);
2257 : 0 : hw_stats->rx_size_128_to_255_packets += rd64(hw, TXGBE_MACRX128TO255L);
2258 : 0 : hw_stats->rx_size_256_to_511_packets += rd64(hw, TXGBE_MACRX256TO511L);
2259 : 0 : hw_stats->rx_size_512_to_1023_packets +=
2260 : : rd64(hw, TXGBE_MACRX512TO1023L);
2261 : 0 : hw_stats->rx_size_1024_to_max_packets +=
2262 : : rd64(hw, TXGBE_MACRX1024TOMAXL);
2263 : 0 : hw_stats->tx_size_64_packets += rd64(hw, TXGBE_MACTX1TO64L);
2264 : 0 : hw_stats->tx_size_65_to_127_packets += rd64(hw, TXGBE_MACTX65TO127L);
2265 : 0 : hw_stats->tx_size_128_to_255_packets += rd64(hw, TXGBE_MACTX128TO255L);
2266 : 0 : hw_stats->tx_size_256_to_511_packets += rd64(hw, TXGBE_MACTX256TO511L);
2267 : 0 : hw_stats->tx_size_512_to_1023_packets +=
2268 : : rd64(hw, TXGBE_MACTX512TO1023L);
2269 : 0 : hw_stats->tx_size_1024_to_max_packets +=
2270 : : rd64(hw, TXGBE_MACTX1024TOMAXL);
2271 : :
2272 : 0 : hw_stats->rx_length_errors += rd64(hw, TXGBE_MACRXERRLENL);
2273 : 0 : hw_stats->rx_undersize_errors += rd32(hw, TXGBE_MACRXUNDERSIZE);
2274 : 0 : hw_stats->rx_oversize_cnt += rd32(hw, TXGBE_MACRXOVERSIZE);
2275 : 0 : hw_stats->rx_jabber_errors += rd32(hw, TXGBE_MACRXJABBER);
2276 : :
2277 : : /* MNG Stats */
2278 : 0 : hw_stats->mng_bmc2host_packets = rd32(hw, TXGBE_MNGBMC2OS);
2279 : 0 : hw_stats->mng_host2bmc_packets = rd32(hw, TXGBE_MNGOS2BMC);
2280 : 0 : hw_stats->rx_management_packets = rd32(hw, TXGBE_DMARXMNG);
2281 : 0 : hw_stats->tx_management_packets = rd32(hw, TXGBE_DMATXMNG);
2282 : :
2283 : : /* FCoE Stats */
2284 : 0 : hw_stats->rx_fcoe_crc_errors += rd32(hw, TXGBE_FCOECRC);
2285 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors += rd32(hw, TXGBE_FCOELAST);
2286 : 0 : hw_stats->rx_fcoe_dropped += rd32(hw, TXGBE_FCOERPDC);
2287 : 0 : hw_stats->rx_fcoe_packets += rd32(hw, TXGBE_FCOEPRC);
2288 : 0 : hw_stats->tx_fcoe_packets += rd32(hw, TXGBE_FCOEPTC);
2289 : 0 : hw_stats->rx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWRC);
2290 : 0 : hw_stats->tx_fcoe_bytes += rd32(hw, TXGBE_FCOEDWTC);
2291 : :
2292 : : /* Flow Director Stats */
2293 : 0 : hw_stats->flow_director_matched_filters += rd32(hw, TXGBE_FDIRMATCH);
2294 : 0 : hw_stats->flow_director_missed_filters += rd32(hw, TXGBE_FDIRMISS);
2295 : 0 : hw_stats->flow_director_added_filters +=
2296 : 0 : TXGBE_FDIRUSED_ADD(rd32(hw, TXGBE_FDIRUSED));
2297 : 0 : hw_stats->flow_director_removed_filters +=
2298 : 0 : TXGBE_FDIRUSED_REM(rd32(hw, TXGBE_FDIRUSED));
2299 : 0 : hw_stats->flow_director_filter_add_errors +=
2300 : 0 : TXGBE_FDIRFAIL_ADD(rd32(hw, TXGBE_FDIRFAIL));
2301 : 0 : hw_stats->flow_director_filter_remove_errors +=
2302 : 0 : TXGBE_FDIRFAIL_REM(rd32(hw, TXGBE_FDIRFAIL));
2303 : :
2304 : : /* MACsec Stats */
2305 : 0 : hw_stats->tx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECTX_UTPKT);
2306 : 0 : hw_stats->tx_macsec_pkts_encrypted +=
2307 : 0 : rd32(hw, TXGBE_LSECTX_ENCPKT);
2308 : 0 : hw_stats->tx_macsec_pkts_protected +=
2309 : 0 : rd32(hw, TXGBE_LSECTX_PROTPKT);
2310 : 0 : hw_stats->tx_macsec_octets_encrypted +=
2311 : 0 : rd32(hw, TXGBE_LSECTX_ENCOCT);
2312 : 0 : hw_stats->tx_macsec_octets_protected +=
2313 : 0 : rd32(hw, TXGBE_LSECTX_PROTOCT);
2314 : 0 : hw_stats->rx_macsec_pkts_untagged += rd32(hw, TXGBE_LSECRX_UTPKT);
2315 : 0 : hw_stats->rx_macsec_pkts_badtag += rd32(hw, TXGBE_LSECRX_BTPKT);
2316 : 0 : hw_stats->rx_macsec_pkts_nosci += rd32(hw, TXGBE_LSECRX_NOSCIPKT);
2317 : 0 : hw_stats->rx_macsec_pkts_unknownsci += rd32(hw, TXGBE_LSECRX_UNSCIPKT);
2318 : 0 : hw_stats->rx_macsec_octets_decrypted += rd32(hw, TXGBE_LSECRX_DECOCT);
2319 : 0 : hw_stats->rx_macsec_octets_validated += rd32(hw, TXGBE_LSECRX_VLDOCT);
2320 : 0 : hw_stats->rx_macsec_sc_pkts_unchecked +=
2321 : 0 : rd32(hw, TXGBE_LSECRX_UNCHKPKT);
2322 : 0 : hw_stats->rx_macsec_sc_pkts_delayed += rd32(hw, TXGBE_LSECRX_DLYPKT);
2323 : 0 : hw_stats->rx_macsec_sc_pkts_late += rd32(hw, TXGBE_LSECRX_LATEPKT);
2324 [ # # ]: 0 : for (i = 0; i < 2; i++) {
2325 : 0 : hw_stats->rx_macsec_sa_pkts_ok +=
2326 : 0 : rd32(hw, TXGBE_LSECRX_OKPKT(i));
2327 : 0 : hw_stats->rx_macsec_sa_pkts_invalid +=
2328 : 0 : rd32(hw, TXGBE_LSECRX_INVPKT(i));
2329 : 0 : hw_stats->rx_macsec_sa_pkts_notvalid +=
2330 : 0 : rd32(hw, TXGBE_LSECRX_BADPKT(i));
2331 : : }
2332 : 0 : hw_stats->rx_macsec_sa_pkts_unusedsa +=
2333 : 0 : rd32(hw, TXGBE_LSECRX_INVSAPKT);
2334 : 0 : hw_stats->rx_macsec_sa_pkts_notusingsa +=
2335 : 0 : rd32(hw, TXGBE_LSECRX_BADSAPKT);
2336 : :
2337 : 0 : hw_stats->rx_total_missed_packets = 0;
2338 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_UP; i++) {
2339 : 0 : hw_stats->rx_total_missed_packets +=
2340 : 0 : hw_stats->up[i].rx_up_dropped;
2341 : : }
2342 : 0 : }
2343 : :
2344 : : static int
2345 : 0 : txgbe_dev_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats)
2346 : : {
2347 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2348 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2349 : : struct txgbe_stat_mappings *stat_mappings =
2350 : : TXGBE_DEV_STAT_MAPPINGS(dev);
2351 : : struct txgbe_tx_queue *txq;
2352 : : uint32_t i, j;
2353 : :
2354 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2355 : :
2356 [ # # ]: 0 : if (stats == NULL)
2357 : : return -EINVAL;
2358 : :
2359 : : /* Fill out the rte_eth_stats statistics structure */
2360 : 0 : stats->ipackets = hw_stats->rx_packets;
2361 : 0 : stats->ibytes = hw_stats->rx_bytes;
2362 : 0 : stats->opackets = hw_stats->tx_packets;
2363 : 0 : stats->obytes = hw_stats->tx_bytes;
2364 : :
2365 : 0 : memset(&stats->q_ipackets, 0, sizeof(stats->q_ipackets));
2366 : 0 : memset(&stats->q_opackets, 0, sizeof(stats->q_opackets));
2367 : 0 : memset(&stats->q_ibytes, 0, sizeof(stats->q_ibytes));
2368 : 0 : memset(&stats->q_obytes, 0, sizeof(stats->q_obytes));
2369 : 0 : memset(&stats->q_errors, 0, sizeof(stats->q_errors));
2370 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_QP; i++) {
2371 : 0 : uint32_t n = i / NB_QMAP_FIELDS_PER_QSM_REG;
2372 : 0 : uint32_t offset = (i % NB_QMAP_FIELDS_PER_QSM_REG) * 8;
2373 : : uint32_t q_map;
2374 : :
2375 : 0 : q_map = (stat_mappings->rqsm[n] >> offset)
2376 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2377 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2378 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2379 : 0 : stats->q_ipackets[j] += hw_stats->qp[i].rx_qp_packets;
2380 : 0 : stats->q_ibytes[j] += hw_stats->qp[i].rx_qp_bytes;
2381 : :
2382 : 0 : q_map = (stat_mappings->tqsm[n] >> offset)
2383 : : & QMAP_FIELD_RESERVED_BITS_MASK;
2384 : : j = (q_map < RTE_ETHDEV_QUEUE_STAT_CNTRS
2385 : : ? q_map : q_map % RTE_ETHDEV_QUEUE_STAT_CNTRS);
2386 : 0 : stats->q_opackets[j] += hw_stats->qp[i].tx_qp_packets;
2387 : 0 : stats->q_obytes[j] += hw_stats->qp[i].tx_qp_bytes;
2388 : : }
2389 : :
2390 : : /* Rx Errors */
2391 : 0 : stats->imissed = hw_stats->rx_total_missed_packets +
2392 : 0 : hw_stats->rx_dma_drop;
2393 : 0 : stats->ierrors = hw_stats->rx_crc_errors +
2394 : 0 : hw_stats->rx_mac_short_packet_dropped +
2395 : 0 : hw_stats->rx_length_errors +
2396 : 0 : hw_stats->rx_undersize_errors +
2397 : 0 : hw_stats->rx_rdb_drop +
2398 : 0 : hw_stats->rx_illegal_byte_errors +
2399 : 0 : hw_stats->rx_error_bytes +
2400 : 0 : hw_stats->rx_fragment_errors +
2401 : 0 : hw_stats->rx_fcoe_crc_errors +
2402 : 0 : hw_stats->rx_fcoe_mbuf_allocation_errors;
2403 : :
2404 : : /* Tx Errors */
2405 : 0 : stats->oerrors = 0;
2406 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2407 : 0 : txq = dev->data->tx_queues[i];
2408 : 0 : stats->oerrors += txq->desc_error;
2409 : : }
2410 : :
2411 : : return 0;
2412 : : }
2413 : :
2414 : : static int
2415 : 0 : txgbe_dev_stats_reset(struct rte_eth_dev *dev)
2416 : : {
2417 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2418 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2419 : : struct txgbe_tx_queue *txq;
2420 : : uint32_t i;
2421 : :
2422 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2423 : 0 : txq = dev->data->tx_queues[i];
2424 : 0 : txq->desc_error = 0;
2425 : : }
2426 : :
2427 : : /* HW registers are cleared on read */
2428 : 0 : hw->offset_loaded = 0;
2429 : : txgbe_dev_stats_get(dev, NULL);
2430 : 0 : hw->offset_loaded = 1;
2431 : :
2432 : : /* Reset software totals */
2433 : : memset(hw_stats, 0, sizeof(*hw_stats));
2434 : :
2435 : 0 : return 0;
2436 : : }
2437 : :
2438 : : /* This function calculates the number of xstats based on the current config */
2439 : : static unsigned
2440 : : txgbe_xstats_calc_num(struct rte_eth_dev *dev)
2441 : : {
2442 : 0 : int nb_queues = max(dev->data->nb_rx_queues, dev->data->nb_tx_queues);
2443 : : return TXGBE_NB_HW_STATS +
2444 : 0 : TXGBE_NB_UP_STATS * TXGBE_MAX_UP +
2445 : : TXGBE_NB_QP_STATS * nb_queues;
2446 : : }
2447 : :
2448 : : static inline int
2449 : 0 : txgbe_get_name_by_id(uint32_t id, char *name, uint32_t size)
2450 : : {
2451 : : int nb, st;
2452 : :
2453 : : /* Extended stats from txgbe_hw_stats */
2454 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2455 : 0 : snprintf(name, size, "[hw]%s",
2456 : 0 : rte_txgbe_stats_strings[id].name);
2457 : 0 : return 0;
2458 : : }
2459 : 0 : id -= TXGBE_NB_HW_STATS;
2460 : :
2461 : : /* Priority Stats */
2462 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2463 : 0 : nb = id / TXGBE_NB_UP_STATS;
2464 : 0 : st = id % TXGBE_NB_UP_STATS;
2465 : 0 : snprintf(name, size, "[p%u]%s", nb,
2466 : 0 : rte_txgbe_up_strings[st].name);
2467 : 0 : return 0;
2468 : : }
2469 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2470 : :
2471 : : /* Queue Stats */
2472 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2473 : 0 : nb = id / TXGBE_NB_QP_STATS;
2474 : 0 : st = id % TXGBE_NB_QP_STATS;
2475 : 0 : snprintf(name, size, "[q%u]%s", nb,
2476 : 0 : rte_txgbe_qp_strings[st].name);
2477 : 0 : return 0;
2478 : : }
2479 : : id -= TXGBE_NB_QP_STATS * TXGBE_MAX_QP;
2480 : :
2481 : 0 : return -(int)(id + 1);
2482 : : }
2483 : :
2484 : : static inline int
2485 : 0 : txgbe_get_offset_by_id(uint32_t id, uint32_t *offset)
2486 : : {
2487 : : int nb, st;
2488 : :
2489 : : /* Extended stats from txgbe_hw_stats */
2490 [ # # ]: 0 : if (id < TXGBE_NB_HW_STATS) {
2491 : 0 : *offset = rte_txgbe_stats_strings[id].offset;
2492 : 0 : return 0;
2493 : : }
2494 : 0 : id -= TXGBE_NB_HW_STATS;
2495 : :
2496 : : /* Priority Stats */
2497 [ # # ]: 0 : if (id < TXGBE_NB_UP_STATS * TXGBE_MAX_UP) {
2498 : 0 : nb = id / TXGBE_NB_UP_STATS;
2499 : 0 : st = id % TXGBE_NB_UP_STATS;
2500 : 0 : *offset = rte_txgbe_up_strings[st].offset +
2501 : : nb * (TXGBE_NB_UP_STATS * sizeof(uint64_t));
2502 : 0 : return 0;
2503 : : }
2504 : 0 : id -= TXGBE_NB_UP_STATS * TXGBE_MAX_UP;
2505 : :
2506 : : /* Queue Stats */
2507 [ # # ]: 0 : if (id < TXGBE_NB_QP_STATS * TXGBE_MAX_QP) {
2508 : 0 : nb = id / TXGBE_NB_QP_STATS;
2509 : 0 : st = id % TXGBE_NB_QP_STATS;
2510 : 0 : *offset = rte_txgbe_qp_strings[st].offset +
2511 : : nb * (TXGBE_NB_QP_STATS * sizeof(uint64_t));
2512 : 0 : return 0;
2513 : : }
2514 : :
2515 : : return -1;
2516 : : }
2517 : :
2518 : 0 : static int txgbe_dev_xstats_get_names(struct rte_eth_dev *dev,
2519 : : struct rte_eth_xstat_name *xstats_names, unsigned int limit)
2520 : : {
2521 : : unsigned int i, count;
2522 : :
2523 : : count = txgbe_xstats_calc_num(dev);
2524 [ # # ]: 0 : if (xstats_names == NULL)
2525 : 0 : return count;
2526 : :
2527 : : /* Note: limit >= cnt_stats checked upstream
2528 : : * in rte_eth_xstats_names()
2529 : : */
2530 : 0 : limit = min(limit, count);
2531 : :
2532 : : /* Extended stats from txgbe_hw_stats */
2533 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2534 [ # # ]: 0 : if (txgbe_get_name_by_id(i, xstats_names[i].name,
2535 : : sizeof(xstats_names[i].name))) {
2536 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2537 : 0 : break;
2538 : : }
2539 : : }
2540 : :
2541 : 0 : return i;
2542 : : }
2543 : :
2544 : 0 : static int txgbe_dev_xstats_get_names_by_id(struct rte_eth_dev *dev,
2545 : : const uint64_t *ids,
2546 : : struct rte_eth_xstat_name *xstats_names,
2547 : : unsigned int limit)
2548 : : {
2549 : : unsigned int i;
2550 : :
2551 [ # # ]: 0 : if (ids == NULL)
2552 : 0 : return txgbe_dev_xstats_get_names(dev, xstats_names, limit);
2553 : :
2554 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2555 [ # # ]: 0 : if (txgbe_get_name_by_id(ids[i], xstats_names[i].name,
2556 : : sizeof(xstats_names[i].name))) {
2557 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2558 : 0 : return -1;
2559 : : }
2560 : : }
2561 : :
2562 : 0 : return i;
2563 : : }
2564 : :
2565 : : static int
2566 : 0 : txgbe_dev_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *xstats,
2567 : : unsigned int limit)
2568 : : {
2569 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2570 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2571 : : unsigned int i, count;
2572 : :
2573 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2574 : :
2575 : : /* If this is a reset xstats is NULL, and we have cleared the
2576 : : * registers by reading them.
2577 : : */
2578 : : count = txgbe_xstats_calc_num(dev);
2579 [ # # ]: 0 : if (xstats == NULL)
2580 : 0 : return count;
2581 : :
2582 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2583 : :
2584 : : /* Extended stats from txgbe_hw_stats */
2585 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2586 : 0 : uint32_t offset = 0;
2587 : :
2588 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2589 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2590 : 0 : break;
2591 : : }
2592 : 0 : xstats[i].value = *(uint64_t *)(((char *)hw_stats) + offset);
2593 : 0 : xstats[i].id = i;
2594 : : }
2595 : :
2596 : 0 : return i;
2597 : : }
2598 : :
2599 : : static int
2600 : 0 : txgbe_dev_xstats_get_(struct rte_eth_dev *dev, uint64_t *values,
2601 : : unsigned int limit)
2602 : : {
2603 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2604 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2605 : : unsigned int i, count;
2606 : :
2607 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2608 : :
2609 : : /* If this is a reset xstats is NULL, and we have cleared the
2610 : : * registers by reading them.
2611 : : */
2612 : : count = txgbe_xstats_calc_num(dev);
2613 [ # # ]: 0 : if (values == NULL)
2614 : 0 : return count;
2615 : :
2616 : 0 : limit = min(limit, txgbe_xstats_calc_num(dev));
2617 : :
2618 : : /* Extended stats from txgbe_hw_stats */
2619 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2620 : : uint32_t offset;
2621 : :
2622 [ # # ]: 0 : if (txgbe_get_offset_by_id(i, &offset)) {
2623 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2624 : 0 : break;
2625 : : }
2626 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2627 : : }
2628 : :
2629 : 0 : return i;
2630 : : }
2631 : :
2632 : : static int
2633 : 0 : txgbe_dev_xstats_get_by_id(struct rte_eth_dev *dev, const uint64_t *ids,
2634 : : uint64_t *values, unsigned int limit)
2635 : : {
2636 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2637 : : unsigned int i;
2638 : :
2639 [ # # ]: 0 : if (ids == NULL)
2640 : 0 : return txgbe_dev_xstats_get_(dev, values, limit);
2641 : :
2642 [ # # ]: 0 : for (i = 0; i < limit; i++) {
2643 : : uint32_t offset;
2644 : :
2645 [ # # ]: 0 : if (txgbe_get_offset_by_id(ids[i], &offset)) {
2646 : 0 : PMD_INIT_LOG(WARNING, "id value %d isn't valid", i);
2647 : 0 : break;
2648 : : }
2649 : 0 : values[i] = *(uint64_t *)(((char *)hw_stats) + offset);
2650 : : }
2651 : :
2652 : 0 : return i;
2653 : : }
2654 : :
2655 : : static int
2656 : 0 : txgbe_dev_xstats_reset(struct rte_eth_dev *dev)
2657 : : {
2658 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2659 : 0 : struct txgbe_hw_stats *hw_stats = TXGBE_DEV_STATS(dev);
2660 : :
2661 : : /* HW registers are cleared on read */
2662 : 0 : hw->offset_loaded = 0;
2663 : 0 : txgbe_read_stats_registers(hw, hw_stats);
2664 : 0 : hw->offset_loaded = 1;
2665 : :
2666 : : /* Reset software totals */
2667 : : memset(hw_stats, 0, sizeof(*hw_stats));
2668 : :
2669 : 0 : return 0;
2670 : : }
2671 : :
2672 : : static int
2673 : 0 : txgbe_fw_version_get(struct rte_eth_dev *dev, char *fw_version, size_t fw_size)
2674 : : {
2675 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2676 : : u32 etrack_id;
2677 : : int ret;
2678 : :
2679 : 0 : hw->phy.get_fw_version(hw, &etrack_id);
2680 : :
2681 [ # # ]: 0 : ret = snprintf(fw_version, fw_size, "0x%08x", etrack_id);
2682 [ # # ]: 0 : if (ret < 0)
2683 : : return -EINVAL;
2684 : :
2685 : 0 : ret += 1; /* add the size of '\0' */
2686 [ # # ]: 0 : if (fw_size < (size_t)ret)
2687 : : return ret;
2688 : : else
2689 : 0 : return 0;
2690 : : }
2691 : :
2692 : : static int
2693 : 0 : txgbe_dev_info_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *dev_info)
2694 : : {
2695 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
2696 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2697 : :
2698 : 0 : dev_info->max_rx_queues = (uint16_t)hw->mac.max_rx_queues;
2699 : 0 : dev_info->max_tx_queues = (uint16_t)hw->mac.max_tx_queues;
2700 : 0 : dev_info->min_rx_bufsize = 1024;
2701 : 0 : dev_info->max_rx_pktlen = TXGBE_MAX_MTU + TXGBE_ETH_OVERHEAD;
2702 : 0 : dev_info->min_mtu = RTE_ETHER_MIN_MTU;
2703 : 0 : dev_info->max_mtu = TXGBE_MAX_MTU;
2704 : 0 : dev_info->max_mac_addrs = hw->mac.num_rar_entries;
2705 : 0 : dev_info->max_hash_mac_addrs = TXGBE_VMDQ_NUM_UC_MAC;
2706 : 0 : dev_info->max_vfs = pci_dev->max_vfs;
2707 : 0 : dev_info->max_vmdq_pools = RTE_ETH_64_POOLS;
2708 : 0 : dev_info->vmdq_queue_num = dev_info->max_rx_queues;
2709 : 0 : dev_info->dev_capa &= ~RTE_ETH_DEV_CAPA_FLOW_RULE_KEEP;
2710 : 0 : dev_info->rx_queue_offload_capa = txgbe_get_rx_queue_offloads(dev);
2711 : 0 : dev_info->rx_offload_capa = (txgbe_get_rx_port_offloads(dev) |
2712 : 0 : dev_info->rx_queue_offload_capa);
2713 : 0 : dev_info->tx_queue_offload_capa = txgbe_get_tx_queue_offloads(dev);
2714 : 0 : dev_info->tx_offload_capa = txgbe_get_tx_port_offloads(dev);
2715 : :
2716 : 0 : dev_info->default_rxconf = (struct rte_eth_rxconf) {
2717 : : .rx_thresh = {
2718 : : .pthresh = TXGBE_DEFAULT_RX_PTHRESH,
2719 : : .hthresh = TXGBE_DEFAULT_RX_HTHRESH,
2720 : : .wthresh = TXGBE_DEFAULT_RX_WTHRESH,
2721 : : },
2722 : : .rx_free_thresh = TXGBE_DEFAULT_RX_FREE_THRESH,
2723 : : .rx_drop_en = 0,
2724 : : .offloads = 0,
2725 : : };
2726 : :
2727 : 0 : dev_info->default_txconf = (struct rte_eth_txconf) {
2728 : : .tx_thresh = {
2729 : : .pthresh = TXGBE_DEFAULT_TX_PTHRESH,
2730 : : .hthresh = TXGBE_DEFAULT_TX_HTHRESH,
2731 : : .wthresh = TXGBE_DEFAULT_TX_WTHRESH,
2732 : : },
2733 : : .tx_free_thresh = TXGBE_DEFAULT_TX_FREE_THRESH,
2734 : : .offloads = 0,
2735 : : };
2736 : :
2737 : 0 : dev_info->rx_desc_lim = rx_desc_lim;
2738 : 0 : dev_info->tx_desc_lim = tx_desc_lim;
2739 : :
2740 : 0 : dev_info->hash_key_size = TXGBE_HKEY_MAX_INDEX * sizeof(uint32_t);
2741 : 0 : dev_info->reta_size = RTE_ETH_RSS_RETA_SIZE_128;
2742 : 0 : dev_info->flow_type_rss_offloads = TXGBE_RSS_OFFLOAD_ALL;
2743 : :
2744 : : dev_info->speed_capa = RTE_ETH_LINK_SPEED_1G | RTE_ETH_LINK_SPEED_10G;
2745 : 0 : dev_info->speed_capa |= RTE_ETH_LINK_SPEED_100M;
2746 : :
2747 : : /* Driver-preferred Rx/Tx parameters */
2748 : 0 : dev_info->default_rxportconf.burst_size = 32;
2749 : 0 : dev_info->default_txportconf.burst_size = 32;
2750 : 0 : dev_info->default_rxportconf.nb_queues = 1;
2751 : 0 : dev_info->default_txportconf.nb_queues = 1;
2752 : 0 : dev_info->default_rxportconf.ring_size = 256;
2753 : 0 : dev_info->default_txportconf.ring_size = 256;
2754 : :
2755 : 0 : return 0;
2756 : : }
2757 : :
2758 : : const uint32_t *
2759 : 0 : txgbe_dev_supported_ptypes_get(struct rte_eth_dev *dev, size_t *no_of_elements)
2760 : : {
2761 [ # # # # ]: 0 : if (dev->rx_pkt_burst == txgbe_recv_pkts ||
2762 : : #if defined(RTE_ARCH_X86) || defined(RTE_ARCH_ARM)
2763 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_vec ||
2764 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_scattered_pkts_vec ||
2765 : : #endif
2766 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_single_alloc ||
2767 [ # # ]: 0 : dev->rx_pkt_burst == txgbe_recv_pkts_lro_bulk_alloc ||
2768 : : dev->rx_pkt_burst == txgbe_recv_pkts_bulk_alloc)
2769 : 0 : return txgbe_get_supported_ptypes(no_of_elements);
2770 : :
2771 : : return NULL;
2772 : : }
2773 : :
2774 : : static void
2775 : 0 : txgbe_dev_detect_sfp(void *param)
2776 : : {
2777 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2778 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2779 : : s32 err;
2780 : :
2781 : 0 : err = hw->phy.identify_sfp(hw);
2782 [ # # ]: 0 : if (err == TXGBE_ERR_SFP_NOT_SUPPORTED) {
2783 : 0 : PMD_DRV_LOG(ERR, "Unsupported SFP+ module type was detected.");
2784 [ # # ]: 0 : } else if (err == TXGBE_ERR_SFP_NOT_PRESENT) {
2785 : 0 : PMD_DRV_LOG(INFO, "SFP not present.");
2786 [ # # ]: 0 : } else if (err == 0) {
2787 : 0 : hw->mac.setup_sfp(hw);
2788 : 0 : PMD_DRV_LOG(INFO, "detected SFP+: %d", hw->phy.sfp_type);
2789 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
2790 : : txgbe_dev_link_update(dev, 0);
2791 : : }
2792 : 0 : }
2793 : :
2794 : : static void
2795 : 0 : txgbe_dev_sfp_event(struct rte_eth_dev *dev)
2796 : : {
2797 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
2798 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2799 : : u32 reg;
2800 : :
2801 : : wr32(hw, TXGBE_GPIOINTMASK, 0xFF);
2802 : : reg = rd32(hw, TXGBE_GPIORAWINTSTAT);
2803 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_0)
2804 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_0);
2805 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_2) {
2806 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_2);
2807 : 0 : rte_eal_alarm_set(1000 * 100, txgbe_dev_detect_sfp, dev);
2808 : : }
2809 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_3) {
2810 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_3);
2811 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2812 : : }
2813 [ # # ]: 0 : if (reg & TXGBE_GPIOBIT_6) {
2814 : : wr32(hw, TXGBE_GPIOEOI, TXGBE_GPIOBIT_6);
2815 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
2816 : : }
2817 : :
2818 : : wr32(hw, TXGBE_GPIOINTMASK, 0);
2819 : 0 : }
2820 : :
2821 : : static void
2822 : 0 : txgbe_dev_overheat(struct rte_eth_dev *dev)
2823 : : {
2824 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2825 : : s32 temp_state;
2826 : :
2827 : 0 : temp_state = hw->phy.check_overtemp(hw);
2828 [ # # ]: 0 : if (!temp_state)
2829 : : return;
2830 : :
2831 [ # # ]: 0 : if (temp_state == TXGBE_ERR_UNDERTEMP) {
2832 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been started again, "
2833 : : "since the temperature has been back to normal state.");
2834 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, TXGBE_PBRXCTL_ENA);
2835 : 0 : txgbe_dev_set_link_up(dev);
2836 [ # # ]: 0 : } else if (temp_state == TXGBE_ERR_OVERTEMP) {
2837 : 0 : PMD_DRV_LOG(CRIT, "Network adapter has been stopped because it has over heated.");
2838 : : wr32m(hw, TXGBE_PBRXCTL, TXGBE_PBRXCTL_ENA, 0);
2839 : 0 : txgbe_dev_set_link_down(dev);
2840 : : }
2841 : : }
2842 : :
2843 : : void
2844 : 0 : txgbe_dev_setup_link_alarm_handler(void *param)
2845 : : {
2846 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2847 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2848 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
2849 : : u32 speed;
2850 : 0 : bool autoneg = false;
2851 : :
2852 : 0 : speed = hw->phy.autoneg_advertised;
2853 [ # # ]: 0 : if (!speed)
2854 : 0 : hw->mac.get_link_capabilities(hw, &speed, &autoneg);
2855 : :
2856 : 0 : hw->mac.setup_link(hw, speed, true);
2857 : :
2858 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
2859 : 0 : }
2860 : :
2861 : : static void
2862 : 0 : txgbe_do_reset(struct rte_eth_dev *dev)
2863 : : {
2864 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2865 : : struct txgbe_tx_queue *txq;
2866 : : u32 i;
2867 : :
2868 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2869 : 0 : txq = dev->data->tx_queues[i];
2870 : 0 : txq->resetting = true;
2871 : : }
2872 : :
2873 : : rte_delay_ms(1);
2874 : 0 : wr32(hw, TXGBE_RST, TXGBE_RST_LAN(hw->bus.lan_id));
2875 : : txgbe_flush(hw);
2876 : :
2877 : 0 : PMD_DRV_LOG(ERR, "Please manually restart the port %d",
2878 : : dev->data->port_id);
2879 : 0 : }
2880 : :
2881 : : static void
2882 : 0 : txgbe_tx_ring_recovery(struct rte_eth_dev *dev)
2883 : : {
2884 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2885 : 0 : u32 desc_error[4] = {0, 0, 0, 0};
2886 : : struct txgbe_tx_queue *txq;
2887 : : u32 i;
2888 : :
2889 : : /* check tdm fatal error */
2890 [ # # ]: 0 : for (i = 0; i < 4; i++) {
2891 : 0 : desc_error[i] = rd32(hw, TXGBE_TDM_DESC_FATAL(i));
2892 [ # # ]: 0 : if (desc_error[i] != 0) {
2893 : 0 : PMD_DRV_LOG(ERR, "TDM fatal error reg[%d]: 0x%x", i, desc_error[i]);
2894 : 0 : txgbe_do_reset(dev);
2895 : 0 : return;
2896 : : }
2897 : : }
2898 : :
2899 : : /* check tdm non-fatal error */
2900 [ # # ]: 0 : for (i = 0; i < 4; i++)
2901 : 0 : desc_error[i] = rd32(hw, TXGBE_TDM_DESC_NONFATAL(i));
2902 : :
2903 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
2904 [ # # ]: 0 : if (desc_error[i / 32] & (1 << i % 32)) {
2905 : 0 : PMD_DRV_LOG(ERR, "TDM non-fatal error, reset port[%d] queue[%d]",
2906 : : dev->data->port_id, i);
2907 : 0 : dev->data->tx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
2908 : 0 : txq = dev->data->tx_queues[i];
2909 : 0 : txq->resetting = true;
2910 : 0 : rte_eal_alarm_set(1000, txgbe_tx_queue_clear_error, (void *)dev);
2911 : : }
2912 : : }
2913 : : }
2914 : :
2915 : : /*
2916 : : * If @timeout_ms was 0, it means that it will not return until link complete.
2917 : : * It returns 1 on complete, return 0 on timeout.
2918 : : */
2919 : : int
2920 : 0 : txgbe_dev_wait_setup_link_complete(struct rte_eth_dev *dev, uint32_t timeout_ms)
2921 : : {
2922 : : #define WARNING_TIMEOUT 9000 /* 9s in total */
2923 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
2924 [ # # ]: 0 : uint32_t timeout = timeout_ms ? timeout_ms : WARNING_TIMEOUT;
2925 : :
2926 [ # # ]: 0 : while (rte_atomic_load_explicit(&ad->link_thread_running, rte_memory_order_seq_cst)) {
2927 : : msec_delay(1);
2928 : 0 : timeout--;
2929 : :
2930 [ # # ]: 0 : if (timeout_ms) {
2931 [ # # ]: 0 : if (!timeout)
2932 : : return 0;
2933 [ # # ]: 0 : } else if (!timeout) {
2934 : : /* It will not return until link complete */
2935 : : timeout = WARNING_TIMEOUT;
2936 : 0 : PMD_DRV_LOG(ERR, "TXGBE link thread not complete too long time!");
2937 : : }
2938 : : }
2939 : :
2940 : : return 1;
2941 : : }
2942 : :
2943 : : static uint32_t
2944 : 0 : txgbe_dev_setup_link_thread_handler(void *param)
2945 : : {
2946 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
2947 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
2948 : :
2949 : 0 : rte_thread_detach(rte_thread_self());
2950 : 0 : txgbe_dev_setup_link_alarm_handler(dev);
2951 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0, rte_memory_order_seq_cst);
2952 : 0 : return 0;
2953 : : }
2954 : :
2955 : : /* return 0 means link status changed, -1 means not changed */
2956 : : int
2957 : 0 : txgbe_dev_link_update_share(struct rte_eth_dev *dev,
2958 : : int wait_to_complete)
2959 : : {
2960 : 0 : struct txgbe_adapter *ad = TXGBE_DEV_ADAPTER(dev);
2961 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
2962 : : struct rte_eth_link link;
2963 [ # # ]: 0 : u32 link_speed = TXGBE_LINK_SPEED_UNKNOWN;
2964 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
2965 : : bool link_up;
2966 : : int err;
2967 : : int wait = 1;
2968 : : u32 reg;
2969 : :
2970 : : memset(&link, 0, sizeof(link));
2971 : : link.link_status = RTE_ETH_LINK_DOWN;
2972 : : link.link_speed = RTE_ETH_SPEED_NUM_NONE;
2973 : : link.link_duplex = RTE_ETH_LINK_HALF_DUPLEX;
2974 : 0 : link.link_autoneg = !(dev->data->dev_conf.link_speeds &
2975 : : RTE_ETH_LINK_SPEED_FIXED);
2976 : :
2977 : 0 : hw->mac.get_link_status = true;
2978 : :
2979 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_CONFIG)
2980 : 0 : return rte_eth_linkstatus_set(dev, &link);
2981 : :
2982 : : /* check if it needs to wait to complete, if lsc interrupt is enabled */
2983 [ # # # # ]: 0 : if (wait_to_complete == 0 || dev->data->dev_conf.intr_conf.lsc != 0)
2984 : : wait = 0;
2985 : :
2986 : 0 : err = hw->mac.check_link(hw, &link_speed, &link_up, wait);
2987 : :
2988 [ # # ]: 0 : if (err != 0) {
2989 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
2990 [ # # ]: 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
2991 : 0 : return rte_eth_linkstatus_set(dev, &link);
2992 : : }
2993 : :
2994 [ # # ]: 0 : if (link_up == 0) {
2995 [ # # ]: 0 : if ((hw->subsystem_device_id & 0xFF) ==
2996 : : TXGBE_DEV_ID_KR_KX_KX4) {
2997 : 0 : hw->mac.bp_down_event(hw);
2998 [ # # ]: 0 : } else if (hw->phy.media_type == txgbe_media_type_fiber &&
2999 [ # # ]: 0 : dev->data->dev_conf.intr_conf.lsc != 0) {
3000 : 0 : txgbe_dev_wait_setup_link_complete(dev, 0);
3001 [ # # ]: 0 : if (!rte_atomic_exchange_explicit(&ad->link_thread_running, 1,
3002 : : rte_memory_order_seq_cst)) {
3003 : : /* To avoid race condition between threads, set
3004 : : * the TXGBE_FLAG_NEED_LINK_CONFIG flag only
3005 : : * when there is no link thread running.
3006 : : */
3007 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_CONFIG;
3008 [ # # ]: 0 : if (rte_thread_create_internal_control(&ad->link_thread_tid,
3009 : : "txgbe-link",
3010 : : txgbe_dev_setup_link_thread_handler, dev) < 0) {
3011 : 0 : PMD_DRV_LOG(ERR, "Create link thread failed!");
3012 : 0 : rte_atomic_store_explicit(&ad->link_thread_running, 0,
3013 : : rte_memory_order_seq_cst);
3014 : : }
3015 : : } else {
3016 : 0 : PMD_DRV_LOG(ERR,
3017 : : "Other link thread is running now!");
3018 : : }
3019 : : }
3020 : 0 : return rte_eth_linkstatus_set(dev, &link);
3021 [ # # ]: 0 : } else if (!hw->dev_start) {
3022 : 0 : return rte_eth_linkstatus_set(dev, &link);
3023 : : }
3024 : :
3025 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_CONFIG;
3026 : 0 : link.link_status = RTE_ETH_LINK_UP;
3027 : 0 : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3028 : :
3029 [ # # # # : 0 : switch (link_speed) {
# # ]
3030 : 0 : default:
3031 : : case TXGBE_LINK_SPEED_UNKNOWN:
3032 : : link.link_duplex = RTE_ETH_LINK_FULL_DUPLEX;
3033 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3034 : 0 : break;
3035 : :
3036 : 0 : case TXGBE_LINK_SPEED_100M_FULL:
3037 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_100M;
3038 : 0 : break;
3039 : :
3040 : 0 : case TXGBE_LINK_SPEED_1GB_FULL:
3041 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_1G;
3042 : 0 : break;
3043 : :
3044 : 0 : case TXGBE_LINK_SPEED_2_5GB_FULL:
3045 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_2_5G;
3046 : 0 : break;
3047 : :
3048 : 0 : case TXGBE_LINK_SPEED_5GB_FULL:
3049 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_5G;
3050 : 0 : break;
3051 : :
3052 : 0 : case TXGBE_LINK_SPEED_10GB_FULL:
3053 : 0 : link.link_speed = RTE_ETH_SPEED_NUM_10G;
3054 : 0 : break;
3055 : : }
3056 : :
3057 : : /* Re configure MAC RX */
3058 [ # # ]: 0 : if (hw->mac.type == txgbe_mac_raptor) {
3059 : : reg = rd32(hw, TXGBE_MACRXCFG);
3060 : : wr32(hw, TXGBE_MACRXCFG, reg);
3061 : : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_PROMISC,
3062 : : TXGBE_MACRXFLT_PROMISC);
3063 : : reg = rd32(hw, TXGBE_MAC_WDG_TIMEOUT);
3064 : : wr32(hw, TXGBE_MAC_WDG_TIMEOUT, reg);
3065 : : }
3066 : :
3067 : : return rte_eth_linkstatus_set(dev, &link);
3068 : : }
3069 : :
3070 : : static int
3071 : 0 : txgbe_dev_link_update(struct rte_eth_dev *dev, int wait_to_complete)
3072 : : {
3073 : 0 : return txgbe_dev_link_update_share(dev, wait_to_complete);
3074 : : }
3075 : :
3076 : : static int
3077 : 0 : txgbe_dev_promiscuous_enable(struct rte_eth_dev *dev)
3078 : : {
3079 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3080 : : uint32_t fctrl;
3081 : :
3082 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3083 : 0 : fctrl |= (TXGBE_PSRCTL_UCP | TXGBE_PSRCTL_MCP);
3084 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3085 : :
3086 : 0 : return 0;
3087 : : }
3088 : :
3089 : : static int
3090 : 0 : txgbe_dev_promiscuous_disable(struct rte_eth_dev *dev)
3091 : : {
3092 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3093 : : uint32_t fctrl;
3094 : :
3095 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3096 : 0 : fctrl &= (~TXGBE_PSRCTL_UCP);
3097 [ # # ]: 0 : if (dev->data->all_multicast == 1)
3098 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3099 : : else
3100 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3101 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3102 : :
3103 : 0 : return 0;
3104 : : }
3105 : :
3106 : : static int
3107 : 0 : txgbe_dev_allmulticast_enable(struct rte_eth_dev *dev)
3108 : : {
3109 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3110 : : uint32_t fctrl;
3111 : :
3112 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3113 : 0 : fctrl |= TXGBE_PSRCTL_MCP;
3114 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3115 : :
3116 : 0 : return 0;
3117 : : }
3118 : :
3119 : : static int
3120 : 0 : txgbe_dev_allmulticast_disable(struct rte_eth_dev *dev)
3121 : : {
3122 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3123 : : uint32_t fctrl;
3124 : :
3125 [ # # ]: 0 : if (dev->data->promiscuous == 1)
3126 : : return 0; /* must remain in all_multicast mode */
3127 : :
3128 : : fctrl = rd32(hw, TXGBE_PSRCTL);
3129 : 0 : fctrl &= (~TXGBE_PSRCTL_MCP);
3130 : : wr32(hw, TXGBE_PSRCTL, fctrl);
3131 : :
3132 : 0 : return 0;
3133 : : }
3134 : :
3135 : : /**
3136 : : * It clears the interrupt causes and enables the interrupt.
3137 : : * It will be called once only during nic initialized.
3138 : : *
3139 : : * @param dev
3140 : : * Pointer to struct rte_eth_dev.
3141 : : * @param on
3142 : : * Enable or Disable.
3143 : : *
3144 : : * @return
3145 : : * - On success, zero.
3146 : : * - On failure, a negative value.
3147 : : */
3148 : : static int
3149 : : txgbe_dev_lsc_interrupt_setup(struct rte_eth_dev *dev, uint8_t on)
3150 : : {
3151 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3152 : :
3153 : 0 : txgbe_dev_link_status_print(dev);
3154 : : if (on)
3155 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3156 : : else
3157 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3158 : :
3159 : : return 0;
3160 : : }
3161 : :
3162 : : static int
3163 : : txgbe_dev_misc_interrupt_setup(struct rte_eth_dev *dev)
3164 : : {
3165 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3166 : : u64 mask;
3167 : :
3168 : : mask = TXGBE_ICR_MASK;
3169 : : mask &= (1ULL << TXGBE_MISC_VEC_ID);
3170 : 0 : intr->mask |= mask;
3171 : 0 : intr->mask_misc |= TXGBE_ICRMISC_GPIO;
3172 : : intr->mask_misc |= TXGBE_ICRMISC_ANDONE;
3173 [ # # ]: 0 : intr->mask_misc |= TXGBE_ICRMISC_TXDESC;
3174 : : return 0;
3175 : : }
3176 : :
3177 : : /**
3178 : : * It clears the interrupt causes and enables the interrupt.
3179 : : * It will be called once only during nic initialized.
3180 : : *
3181 : : * @param dev
3182 : : * Pointer to struct rte_eth_dev.
3183 : : *
3184 : : * @return
3185 : : * - On success, zero.
3186 : : * - On failure, a negative value.
3187 : : */
3188 : : static int
3189 : : txgbe_dev_rxq_interrupt_setup(struct rte_eth_dev *dev)
3190 : : {
3191 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3192 : : u64 mask;
3193 : :
3194 : : mask = TXGBE_ICR_MASK;
3195 : : mask &= ~((1ULL << TXGBE_RX_VEC_START) - 1);
3196 : 0 : intr->mask |= mask;
3197 : :
3198 : 0 : return 0;
3199 : : }
3200 : :
3201 : : /**
3202 : : * It clears the interrupt causes and enables the interrupt.
3203 : : * It will be called once only during nic initialized.
3204 : : *
3205 : : * @param dev
3206 : : * Pointer to struct rte_eth_dev.
3207 : : *
3208 : : * @return
3209 : : * - On success, zero.
3210 : : * - On failure, a negative value.
3211 : : */
3212 : : static int
3213 : : txgbe_dev_macsec_interrupt_setup(struct rte_eth_dev *dev)
3214 : : {
3215 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3216 : :
3217 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LNKSEC;
3218 : :
3219 : : return 0;
3220 : : }
3221 : :
3222 : : /*
3223 : : * It reads ICR and sets flag (TXGBE_ICRMISC_LSC) for the link_update.
3224 : : *
3225 : : * @param dev
3226 : : * Pointer to struct rte_eth_dev.
3227 : : *
3228 : : * @return
3229 : : * - On success, zero.
3230 : : * - On failure, a negative value.
3231 : : */
3232 : : static int
3233 : 0 : txgbe_dev_interrupt_get_status(struct rte_eth_dev *dev,
3234 : : struct rte_intr_handle *intr_handle)
3235 : : {
3236 : : uint32_t eicr;
3237 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3238 : : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3239 : :
3240 [ # # # # ]: 0 : if (rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_UIO &&
3241 : 0 : rte_intr_type_get(intr_handle) != RTE_INTR_HANDLE_VFIO_MSIX)
3242 : : wr32(hw, TXGBE_PX_INTA, 1);
3243 : :
3244 : : /* read-on-clear nic registers here */
3245 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3246 : 0 : PMD_DRV_LOG(DEBUG, "eicr %x", eicr);
3247 : :
3248 : 0 : intr->flags = 0;
3249 : :
3250 : : /* set flag for async link update */
3251 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LSC)
3252 : 0 : intr->flags |= TXGBE_FLAG_NEED_LINK_UPDATE;
3253 : :
3254 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_ANDONE)
3255 : 0 : intr->flags |= TXGBE_FLAG_NEED_AN_CONFIG;
3256 : :
3257 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3258 : 0 : intr->flags |= TXGBE_FLAG_MAILBOX;
3259 : :
3260 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_LNKSEC)
3261 : 0 : intr->flags |= TXGBE_FLAG_MACSEC;
3262 : :
3263 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_GPIO)
3264 : 0 : intr->flags |= TXGBE_FLAG_PHY_INTERRUPT;
3265 : :
3266 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_HEAT)
3267 : 0 : intr->flags |= TXGBE_FLAG_OVERHEAT;
3268 : :
3269 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_TXDESC)
3270 : 0 : intr->flags |= TXGBE_FLAG_TX_DESC_ERR;
3271 : :
3272 : 0 : ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC] = 0;
3273 : :
3274 : 0 : return 0;
3275 : : }
3276 : :
3277 : : /**
3278 : : * It gets and then prints the link status.
3279 : : *
3280 : : * @param dev
3281 : : * Pointer to struct rte_eth_dev.
3282 : : *
3283 : : * @return
3284 : : * - On success, zero.
3285 : : * - On failure, a negative value.
3286 : : */
3287 : : static void
3288 : 0 : txgbe_dev_link_status_print(struct rte_eth_dev *dev)
3289 : : {
3290 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3291 : : struct rte_eth_link link;
3292 : :
3293 : 0 : rte_eth_linkstatus_get(dev, &link);
3294 : :
3295 [ # # ]: 0 : if (link.link_status) {
3296 [ # # ]: 0 : PMD_INIT_LOG(INFO, "Port %d: Link Up - speed %u Mbps - %s",
3297 : : (int)(dev->data->port_id),
3298 : : (unsigned int)link.link_speed,
3299 : : link.link_duplex == RTE_ETH_LINK_FULL_DUPLEX ?
3300 : : "full-duplex" : "half-duplex");
3301 : : } else {
3302 : 0 : PMD_INIT_LOG(INFO, " Port %d: Link Down",
3303 : : (int)(dev->data->port_id));
3304 : : }
3305 : 0 : PMD_INIT_LOG(DEBUG, "PCI Address: " PCI_PRI_FMT,
3306 : : pci_dev->addr.domain,
3307 : : pci_dev->addr.bus,
3308 : : pci_dev->addr.devid,
3309 : : pci_dev->addr.function);
3310 : 0 : }
3311 : :
3312 : : /*
3313 : : * It executes link_update after knowing an interrupt occurred.
3314 : : *
3315 : : * @param dev
3316 : : * Pointer to struct rte_eth_dev.
3317 : : *
3318 : : * @return
3319 : : * - On success, zero.
3320 : : * - On failure, a negative value.
3321 : : */
3322 : : static int
3323 : 0 : txgbe_dev_interrupt_action(struct rte_eth_dev *dev,
3324 : : struct rte_intr_handle *intr_handle)
3325 : : {
3326 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3327 : : int64_t timeout;
3328 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3329 : :
3330 : 0 : PMD_DRV_LOG(DEBUG, "intr action type %d", intr->flags);
3331 : :
3332 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MAILBOX) {
3333 : 0 : txgbe_pf_mbx_process(dev);
3334 : 0 : intr->flags &= ~TXGBE_FLAG_MAILBOX;
3335 : : }
3336 : :
3337 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3338 : 0 : txgbe_dev_sfp_event(dev);
3339 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3340 : : }
3341 : :
3342 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_AN_CONFIG) {
3343 [ # # # # ]: 0 : if (hw->devarg.auto_neg == 1 && hw->devarg.poll == 0) {
3344 : 0 : hw->mac.kr_handle(hw);
3345 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_AN_CONFIG;
3346 : : }
3347 : : }
3348 : :
3349 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3350 : : struct rte_eth_link link;
3351 : :
3352 : : /*get the link status before link update, for predicting later*/
3353 : 0 : rte_eth_linkstatus_get(dev, &link);
3354 : :
3355 : : txgbe_dev_link_update(dev, 0);
3356 : :
3357 : : /* likely to up */
3358 [ # # ]: 0 : if (!link.link_status)
3359 : : /* handle it 1 sec later, wait it being stable */
3360 : : timeout = TXGBE_LINK_UP_CHECK_TIMEOUT;
3361 : : /* likely to down */
3362 [ # # ]: 0 : else if ((hw->subsystem_device_id & 0xFF) ==
3363 : 0 : TXGBE_DEV_ID_KR_KX_KX4 &&
3364 [ # # ]: 0 : hw->devarg.auto_neg == 1)
3365 : : /* handle it 2 sec later for backplane AN73 */
3366 : : timeout = 2000;
3367 : : else
3368 : : /* handle it 4 sec later, wait it being stable */
3369 : : timeout = TXGBE_LINK_DOWN_CHECK_TIMEOUT;
3370 : :
3371 : 0 : txgbe_dev_link_status_print(dev);
3372 [ # # ]: 0 : if (rte_eal_alarm_set(timeout * 1000,
3373 : : txgbe_dev_interrupt_delayed_handler,
3374 : : (void *)dev) < 0) {
3375 : 0 : PMD_DRV_LOG(ERR, "Error setting alarm");
3376 : : } else {
3377 : : /* only disable lsc interrupt */
3378 : 0 : intr->mask_misc &= ~TXGBE_ICRMISC_LSC;
3379 : :
3380 : 0 : intr->mask_orig = intr->mask;
3381 : : /* only disable all misc interrupts */
3382 : 0 : intr->mask &= ~(1ULL << TXGBE_MISC_VEC_ID);
3383 : : }
3384 : : }
3385 : :
3386 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_OVERHEAT) {
3387 : 0 : txgbe_dev_overheat(dev);
3388 : 0 : intr->flags &= ~TXGBE_FLAG_OVERHEAT;
3389 : : }
3390 : :
3391 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_TX_DESC_ERR) {
3392 : 0 : txgbe_tx_ring_recovery(dev);
3393 : 0 : intr->flags &= ~TXGBE_FLAG_TX_DESC_ERR;
3394 : : }
3395 : :
3396 : 0 : PMD_DRV_LOG(DEBUG, "enable intr immediately");
3397 : 0 : txgbe_enable_intr(dev);
3398 : 0 : rte_intr_enable(intr_handle);
3399 : :
3400 : 0 : return 0;
3401 : : }
3402 : :
3403 : : /**
3404 : : * Interrupt handler which shall be registered for alarm callback for delayed
3405 : : * handling specific interrupt to wait for the stable nic state. As the
3406 : : * NIC interrupt state is not stable for txgbe after link is just down,
3407 : : * it needs to wait 4 seconds to get the stable status.
3408 : : *
3409 : : * @param handle
3410 : : * Pointer to interrupt handle.
3411 : : * @param param
3412 : : * The address of parameter (struct rte_eth_dev *) registered before.
3413 : : *
3414 : : * @return
3415 : : * void
3416 : : */
3417 : : static void
3418 : 0 : txgbe_dev_interrupt_delayed_handler(void *param)
3419 : : {
3420 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3421 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3422 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3423 : 0 : struct txgbe_interrupt *intr = TXGBE_DEV_INTR(dev);
3424 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3425 : : uint32_t eicr;
3426 : :
3427 : 0 : txgbe_disable_intr(hw);
3428 : :
3429 : 0 : eicr = ((u32 *)hw->isb_mem)[TXGBE_ISB_MISC];
3430 [ # # ]: 0 : if (eicr & TXGBE_ICRMISC_VFMBX)
3431 : 0 : txgbe_pf_mbx_process(dev);
3432 : :
3433 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_PHY_INTERRUPT) {
3434 : 0 : hw->phy.handle_lasi(hw);
3435 : 0 : intr->flags &= ~TXGBE_FLAG_PHY_INTERRUPT;
3436 : : }
3437 : :
3438 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_NEED_LINK_UPDATE) {
3439 : : txgbe_dev_link_update(dev, 0);
3440 : 0 : intr->flags &= ~TXGBE_FLAG_NEED_LINK_UPDATE;
3441 : 0 : txgbe_dev_link_status_print(dev);
3442 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_INTR_LSC,
3443 : : NULL);
3444 : : }
3445 : :
3446 [ # # ]: 0 : if (intr->flags & TXGBE_FLAG_MACSEC) {
3447 : 0 : rte_eth_dev_callback_process(dev, RTE_ETH_EVENT_MACSEC,
3448 : : NULL);
3449 : 0 : intr->flags &= ~TXGBE_FLAG_MACSEC;
3450 : : }
3451 : :
3452 : : /* restore original mask */
3453 [ # # ]: 0 : if (dev->data->dev_conf.intr_conf.lsc == 1)
3454 : 0 : intr->mask_misc |= TXGBE_ICRMISC_LSC;
3455 : :
3456 : 0 : intr->mask = intr->mask_orig;
3457 : 0 : intr->mask_orig = 0;
3458 : :
3459 : 0 : PMD_DRV_LOG(DEBUG, "enable intr in delayed handler S[%08x]", eicr);
3460 : 0 : txgbe_enable_intr(dev);
3461 : 0 : rte_intr_enable(intr_handle);
3462 : 0 : }
3463 : :
3464 : : /**
3465 : : * Interrupt handler triggered by NIC for handling
3466 : : * specific interrupt.
3467 : : *
3468 : : * @param handle
3469 : : * Pointer to interrupt handle.
3470 : : * @param param
3471 : : * The address of parameter (struct rte_eth_dev *) registered before.
3472 : : *
3473 : : * @return
3474 : : * void
3475 : : */
3476 : : static void
3477 : 0 : txgbe_dev_interrupt_handler(void *param)
3478 : : {
3479 : : struct rte_eth_dev *dev = (struct rte_eth_dev *)param;
3480 : :
3481 : 0 : txgbe_dev_interrupt_get_status(dev, dev->intr_handle);
3482 : 0 : txgbe_dev_interrupt_action(dev, dev->intr_handle);
3483 : 0 : }
3484 : :
3485 : : static int
3486 : 0 : txgbe_dev_led_on(struct rte_eth_dev *dev)
3487 : : {
3488 : : struct txgbe_hw *hw;
3489 : :
3490 : 0 : hw = TXGBE_DEV_HW(dev);
3491 [ # # ]: 0 : return txgbe_led_on(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3492 : : }
3493 : :
3494 : : static int
3495 : 0 : txgbe_dev_led_off(struct rte_eth_dev *dev)
3496 : : {
3497 : : struct txgbe_hw *hw;
3498 : :
3499 : 0 : hw = TXGBE_DEV_HW(dev);
3500 [ # # ]: 0 : return txgbe_led_off(hw, TXGBE_LEDCTL_ACTIVE) == 0 ? 0 : -ENOTSUP;
3501 : : }
3502 : :
3503 : : static int
3504 : 0 : txgbe_flow_ctrl_get(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
3505 : : {
3506 : : struct txgbe_hw *hw;
3507 : : uint32_t mflcn_reg;
3508 : : uint32_t fccfg_reg;
3509 : : int rx_pause;
3510 : : int tx_pause;
3511 : :
3512 : 0 : hw = TXGBE_DEV_HW(dev);
3513 : :
3514 : 0 : fc_conf->pause_time = hw->fc.pause_time;
3515 : 0 : fc_conf->high_water = hw->fc.high_water[0];
3516 : 0 : fc_conf->low_water = hw->fc.low_water[0];
3517 : 0 : fc_conf->send_xon = hw->fc.send_xon;
3518 : 0 : fc_conf->autoneg = !hw->fc.disable_fc_autoneg;
3519 : :
3520 : : /*
3521 : : * Return rx_pause status according to actual setting of
3522 : : * RXFCCFG register.
3523 : : */
3524 : : mflcn_reg = rd32(hw, TXGBE_RXFCCFG);
3525 [ # # ]: 0 : if (mflcn_reg & (TXGBE_RXFCCFG_FC | TXGBE_RXFCCFG_PFC))
3526 : : rx_pause = 1;
3527 : : else
3528 : : rx_pause = 0;
3529 : :
3530 : : /*
3531 : : * Return tx_pause status according to actual setting of
3532 : : * TXFCCFG register.
3533 : : */
3534 : : fccfg_reg = rd32(hw, TXGBE_TXFCCFG);
3535 [ # # ]: 0 : if (fccfg_reg & (TXGBE_TXFCCFG_FC | TXGBE_TXFCCFG_PFC))
3536 : : tx_pause = 1;
3537 : : else
3538 : : tx_pause = 0;
3539 : :
3540 [ # # ]: 0 : if (rx_pause && tx_pause)
3541 : 0 : fc_conf->mode = RTE_ETH_FC_FULL;
3542 [ # # ]: 0 : else if (rx_pause)
3543 : 0 : fc_conf->mode = RTE_ETH_FC_RX_PAUSE;
3544 [ # # ]: 0 : else if (tx_pause)
3545 : 0 : fc_conf->mode = RTE_ETH_FC_TX_PAUSE;
3546 : : else
3547 : 0 : fc_conf->mode = RTE_ETH_FC_NONE;
3548 : :
3549 : 0 : return 0;
3550 : : }
3551 : :
3552 : : static int
3553 : 0 : txgbe_flow_ctrl_set(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf)
3554 : : {
3555 : : struct txgbe_hw *hw;
3556 : : int err;
3557 : : uint32_t rx_buf_size;
3558 : : uint32_t max_high_water;
3559 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
3560 : : txgbe_fc_none,
3561 : : txgbe_fc_rx_pause,
3562 : : txgbe_fc_tx_pause,
3563 : : txgbe_fc_full
3564 : : };
3565 : :
3566 : 0 : PMD_INIT_FUNC_TRACE();
3567 : :
3568 : 0 : hw = TXGBE_DEV_HW(dev);
3569 : : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(0));
3570 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
3571 : :
3572 : : /*
3573 : : * At least reserve one Ethernet frame for watermark
3574 : : * high_water/low_water in kilo bytes for txgbe
3575 : : */
3576 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
3577 [ # # ]: 0 : if (fc_conf->high_water > max_high_water ||
3578 [ # # ]: 0 : fc_conf->high_water < fc_conf->low_water) {
3579 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
3580 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
3581 : 0 : return -EINVAL;
3582 : : }
3583 : :
3584 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[fc_conf->mode];
3585 : 0 : hw->fc.pause_time = fc_conf->pause_time;
3586 : 0 : hw->fc.high_water[0] = fc_conf->high_water;
3587 : 0 : hw->fc.low_water[0] = fc_conf->low_water;
3588 : 0 : hw->fc.send_xon = fc_conf->send_xon;
3589 : 0 : hw->fc.disable_fc_autoneg = !fc_conf->autoneg;
3590 : 0 : hw->fc.mac_ctrl_frame_fwd = fc_conf->mac_ctrl_frame_fwd;
3591 : :
3592 : 0 : err = txgbe_fc_enable(hw);
3593 : :
3594 : : /* Not negotiated is not an error case */
3595 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED) {
3596 : 0 : wr32m(hw, TXGBE_MACRXFLT, TXGBE_MACRXFLT_CTL_MASK,
3597 [ # # ]: 0 : (fc_conf->mac_ctrl_frame_fwd
3598 : : ? TXGBE_MACRXFLT_CTL_NOPS : TXGBE_MACRXFLT_CTL_DROP));
3599 : : txgbe_flush(hw);
3600 : :
3601 : 0 : return 0;
3602 : : }
3603 : :
3604 : 0 : PMD_INIT_LOG(ERR, "txgbe_fc_enable = 0x%x", err);
3605 : 0 : return -EIO;
3606 : : }
3607 : :
3608 : : static int
3609 : 0 : txgbe_priority_flow_ctrl_set(struct rte_eth_dev *dev,
3610 : : struct rte_eth_pfc_conf *pfc_conf)
3611 : : {
3612 : : int err;
3613 : : uint32_t rx_buf_size;
3614 : : uint32_t max_high_water;
3615 : : uint8_t tc_num;
3616 : 0 : uint8_t map[TXGBE_DCB_UP_MAX] = { 0 };
3617 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3618 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
3619 : :
3620 : 0 : enum txgbe_fc_mode rte_fcmode_2_txgbe_fcmode[] = {
3621 : : txgbe_fc_none,
3622 : : txgbe_fc_rx_pause,
3623 : : txgbe_fc_tx_pause,
3624 : : txgbe_fc_full
3625 : : };
3626 : :
3627 : 0 : PMD_INIT_FUNC_TRACE();
3628 : :
3629 : 0 : txgbe_dcb_unpack_map_cee(dcb_config, TXGBE_DCB_RX_CONFIG, map);
3630 : 0 : tc_num = map[pfc_conf->priority];
3631 : 0 : rx_buf_size = rd32(hw, TXGBE_PBRXSIZE(tc_num));
3632 : 0 : PMD_INIT_LOG(DEBUG, "Rx packet buffer size = 0x%x", rx_buf_size);
3633 : : /*
3634 : : * At least reserve one Ethernet frame for watermark
3635 : : * high_water/low_water in kilo bytes for txgbe
3636 : : */
3637 : 0 : max_high_water = (rx_buf_size - RTE_ETHER_MAX_LEN) >> 10;
3638 [ # # ]: 0 : if (pfc_conf->fc.high_water > max_high_water ||
3639 [ # # ]: 0 : pfc_conf->fc.high_water <= pfc_conf->fc.low_water) {
3640 : 0 : PMD_INIT_LOG(ERR, "Invalid high/low water setup value in KB");
3641 : 0 : PMD_INIT_LOG(ERR, "High_water must <= 0x%x", max_high_water);
3642 : 0 : return -EINVAL;
3643 : : }
3644 : :
3645 : 0 : hw->fc.requested_mode = rte_fcmode_2_txgbe_fcmode[pfc_conf->fc.mode];
3646 : 0 : hw->fc.pause_time = pfc_conf->fc.pause_time;
3647 : 0 : hw->fc.send_xon = pfc_conf->fc.send_xon;
3648 : 0 : hw->fc.low_water[tc_num] = pfc_conf->fc.low_water;
3649 : 0 : hw->fc.high_water[tc_num] = pfc_conf->fc.high_water;
3650 : :
3651 : 0 : err = txgbe_dcb_pfc_enable(hw, tc_num);
3652 : :
3653 : : /* Not negotiated is not an error case */
3654 [ # # ]: 0 : if (err == 0 || err == TXGBE_ERR_FC_NOT_NEGOTIATED)
3655 : : return 0;
3656 : :
3657 : 0 : PMD_INIT_LOG(ERR, "txgbe_dcb_pfc_enable = 0x%x", err);
3658 : 0 : return -EIO;
3659 : : }
3660 : :
3661 : : int
3662 : 0 : txgbe_dev_rss_reta_update(struct rte_eth_dev *dev,
3663 : : struct rte_eth_rss_reta_entry64 *reta_conf,
3664 : : uint16_t reta_size)
3665 : : {
3666 : : uint8_t i, j, mask;
3667 : : uint32_t reta;
3668 : : uint16_t idx, shift;
3669 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
3670 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3671 : :
3672 : 0 : PMD_INIT_FUNC_TRACE();
3673 : :
3674 [ # # ]: 0 : if (!txgbe_rss_update_sp(hw->mac.type)) {
3675 : 0 : PMD_DRV_LOG(ERR, "RSS reta update is not supported on this "
3676 : : "NIC.");
3677 : 0 : return -ENOTSUP;
3678 : : }
3679 : :
3680 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
3681 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
3682 : : "(%d) doesn't match the number hardware can supported "
3683 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
3684 : 0 : return -EINVAL;
3685 : : }
3686 : :
3687 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
3688 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
3689 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
3690 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
3691 [ # # ]: 0 : if (!mask)
3692 : 0 : continue;
3693 : :
3694 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
3695 [ # # ]: 0 : for (j = 0; j < 4; j++) {
3696 [ # # ]: 0 : if (RS8(mask, j, 0x1)) {
3697 : 0 : reta &= ~(MS32(8 * j, 0xFF));
3698 : 0 : reta |= LS32(reta_conf[idx].reta[shift + j],
3699 : : 8 * j, 0xFF);
3700 : : }
3701 : : }
3702 : 0 : wr32at(hw, TXGBE_REG_RSSTBL, i >> 2, reta);
3703 : : }
3704 : 0 : adapter->rss_reta_updated = 1;
3705 : :
3706 : 0 : return 0;
3707 : : }
3708 : :
3709 : : int
3710 : 0 : txgbe_dev_rss_reta_query(struct rte_eth_dev *dev,
3711 : : struct rte_eth_rss_reta_entry64 *reta_conf,
3712 : : uint16_t reta_size)
3713 : : {
3714 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3715 : : uint8_t i, j, mask;
3716 : : uint32_t reta;
3717 : : uint16_t idx, shift;
3718 : :
3719 : 0 : PMD_INIT_FUNC_TRACE();
3720 : :
3721 [ # # ]: 0 : if (reta_size != RTE_ETH_RSS_RETA_SIZE_128) {
3722 : 0 : PMD_DRV_LOG(ERR, "The size of hash lookup table configured "
3723 : : "(%d) doesn't match the number hardware can supported "
3724 : : "(%d)", reta_size, RTE_ETH_RSS_RETA_SIZE_128);
3725 : 0 : return -EINVAL;
3726 : : }
3727 : :
3728 [ # # ]: 0 : for (i = 0; i < reta_size; i += 4) {
3729 : 0 : idx = i / RTE_ETH_RETA_GROUP_SIZE;
3730 : : shift = i % RTE_ETH_RETA_GROUP_SIZE;
3731 : 0 : mask = (uint8_t)RS64(reta_conf[idx].mask, shift, 0xF);
3732 [ # # ]: 0 : if (!mask)
3733 : 0 : continue;
3734 : :
3735 : 0 : reta = rd32at(hw, TXGBE_REG_RSSTBL, i >> 2);
3736 [ # # ]: 0 : for (j = 0; j < 4; j++) {
3737 [ # # ]: 0 : if (RS8(mask, j, 0x1))
3738 : 0 : reta_conf[idx].reta[shift + j] =
3739 : 0 : (uint16_t)RS32(reta, 8 * j, 0xFF);
3740 : : }
3741 : : }
3742 : :
3743 : : return 0;
3744 : : }
3745 : :
3746 : : static int
3747 : 0 : txgbe_add_rar(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr,
3748 : : uint32_t index, uint32_t pool)
3749 : : {
3750 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3751 : : uint32_t enable_addr = 1;
3752 : :
3753 : 0 : return txgbe_set_rar(hw, index, mac_addr->addr_bytes,
3754 : : pool, enable_addr);
3755 : : }
3756 : :
3757 : : static void
3758 : 0 : txgbe_remove_rar(struct rte_eth_dev *dev, uint32_t index)
3759 : : {
3760 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3761 : :
3762 : 0 : txgbe_clear_rar(hw, index);
3763 : 0 : }
3764 : :
3765 : : static int
3766 : 0 : txgbe_set_default_mac_addr(struct rte_eth_dev *dev, struct rte_ether_addr *addr)
3767 : : {
3768 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3769 : :
3770 : : txgbe_remove_rar(dev, 0);
3771 : 0 : txgbe_add_rar(dev, addr, 0, pci_dev->max_vfs);
3772 : :
3773 : 0 : return 0;
3774 : : }
3775 : :
3776 : : static int
3777 : 0 : txgbe_dev_mtu_set(struct rte_eth_dev *dev, uint16_t mtu)
3778 : : {
3779 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3780 : : uint32_t frame_size = mtu + RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN;
3781 : : struct rte_eth_dev_data *dev_data = dev->data;
3782 : :
3783 : : /* If device is started, refuse mtu that requires the support of
3784 : : * scattered packets when this feature has not been enabled before.
3785 : : */
3786 [ # # ]: 0 : if (dev_data->dev_started && !dev_data->scattered_rx &&
3787 : 0 : (frame_size + 2 * RTE_VLAN_HLEN >
3788 [ # # ]: 0 : dev->data->min_rx_buf_size - RTE_PKTMBUF_HEADROOM)) {
3789 : 0 : PMD_INIT_LOG(ERR, "Stop port first.");
3790 : 0 : return -EINVAL;
3791 : : }
3792 : :
3793 : 0 : wr32m(hw, TXGBE_FRMSZ, TXGBE_FRMSZ_MAX_MASK,
3794 : 0 : TXGBE_FRMSZ_MAX(frame_size));
3795 : :
3796 : 0 : return 0;
3797 : : }
3798 : :
3799 : : static uint32_t
3800 : 0 : txgbe_uta_vector(struct txgbe_hw *hw, struct rte_ether_addr *uc_addr)
3801 : : {
3802 : : uint32_t vector = 0;
3803 : :
3804 [ # # # # : 0 : switch (hw->mac.mc_filter_type) {
# ]
3805 : 0 : case 0: /* use bits [47:36] of the address */
3806 : 0 : vector = ((uc_addr->addr_bytes[4] >> 4) |
3807 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 4));
3808 : 0 : break;
3809 : 0 : case 1: /* use bits [46:35] of the address */
3810 : 0 : vector = ((uc_addr->addr_bytes[4] >> 3) |
3811 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 5));
3812 : 0 : break;
3813 : 0 : case 2: /* use bits [45:34] of the address */
3814 : 0 : vector = ((uc_addr->addr_bytes[4] >> 2) |
3815 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 6));
3816 : 0 : break;
3817 : 0 : case 3: /* use bits [43:32] of the address */
3818 : 0 : vector = ((uc_addr->addr_bytes[4]) |
3819 : 0 : (((uint16_t)uc_addr->addr_bytes[5]) << 8));
3820 : 0 : break;
3821 : : default: /* Invalid mc_filter_type */
3822 : : break;
3823 : : }
3824 : :
3825 : : /* vector can only be 12-bits or boundary will be exceeded */
3826 : 0 : vector &= 0xFFF;
3827 : 0 : return vector;
3828 : : }
3829 : :
3830 : : static int
3831 : 0 : txgbe_uc_hash_table_set(struct rte_eth_dev *dev,
3832 : : struct rte_ether_addr *mac_addr, uint8_t on)
3833 : : {
3834 : : uint32_t vector;
3835 : : uint32_t uta_idx;
3836 : : uint32_t reg_val;
3837 : : uint32_t uta_mask;
3838 : : uint32_t psrctl;
3839 : :
3840 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3841 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
3842 : :
3843 : : /* The UTA table only exists on pf hardware */
3844 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_raptor)
3845 : : return -ENOTSUP;
3846 : :
3847 : 0 : vector = txgbe_uta_vector(hw, mac_addr);
3848 : 0 : uta_idx = (vector >> 5) & 0x7F;
3849 : 0 : uta_mask = 0x1UL << (vector & 0x1F);
3850 : :
3851 [ # # ]: 0 : if (!!on == !!(uta_info->uta_shadow[uta_idx] & uta_mask))
3852 : : return 0;
3853 : :
3854 : 0 : reg_val = rd32(hw, TXGBE_UCADDRTBL(uta_idx));
3855 [ # # ]: 0 : if (on) {
3856 : 0 : uta_info->uta_in_use++;
3857 : 0 : reg_val |= uta_mask;
3858 : 0 : uta_info->uta_shadow[uta_idx] |= uta_mask;
3859 : : } else {
3860 : 0 : uta_info->uta_in_use--;
3861 : 0 : reg_val &= ~uta_mask;
3862 : 0 : uta_info->uta_shadow[uta_idx] &= ~uta_mask;
3863 : : }
3864 : :
3865 : : wr32(hw, TXGBE_UCADDRTBL(uta_idx), reg_val);
3866 : :
3867 : : psrctl = rd32(hw, TXGBE_PSRCTL);
3868 [ # # ]: 0 : if (uta_info->uta_in_use > 0)
3869 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
3870 : : else
3871 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
3872 : :
3873 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
3874 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
3875 : : wr32(hw, TXGBE_PSRCTL, psrctl);
3876 : :
3877 : 0 : return 0;
3878 : : }
3879 : :
3880 : : static int
3881 : 0 : txgbe_uc_all_hash_table_set(struct rte_eth_dev *dev, uint8_t on)
3882 : : {
3883 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3884 : : struct txgbe_uta_info *uta_info = TXGBE_DEV_UTA_INFO(dev);
3885 : : uint32_t psrctl;
3886 : : int i;
3887 : :
3888 : : /* The UTA table only exists on pf hardware */
3889 [ # # ]: 0 : if (hw->mac.type < txgbe_mac_raptor)
3890 : : return -ENOTSUP;
3891 : :
3892 [ # # ]: 0 : if (on) {
3893 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
3894 : 0 : uta_info->uta_shadow[i] = ~0;
3895 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), ~0);
3896 : : }
3897 : : } else {
3898 [ # # ]: 0 : for (i = 0; i < RTE_ETH_VMDQ_NUM_UC_HASH_ARRAY; i++) {
3899 : 0 : uta_info->uta_shadow[i] = 0;
3900 : 0 : wr32(hw, TXGBE_UCADDRTBL(i), 0);
3901 : : }
3902 : : }
3903 : :
3904 : : psrctl = rd32(hw, TXGBE_PSRCTL);
3905 [ # # ]: 0 : if (on)
3906 : 0 : psrctl |= TXGBE_PSRCTL_UCHFENA;
3907 : : else
3908 : 0 : psrctl &= ~TXGBE_PSRCTL_UCHFENA;
3909 : :
3910 : 0 : psrctl &= ~TXGBE_PSRCTL_ADHF12_MASK;
3911 : 0 : psrctl |= TXGBE_PSRCTL_ADHF12(hw->mac.mc_filter_type);
3912 : : wr32(hw, TXGBE_PSRCTL, psrctl);
3913 : :
3914 : 0 : return 0;
3915 : : }
3916 : :
3917 : : uint32_t
3918 : 0 : txgbe_convert_vm_rx_mask_to_val(uint16_t rx_mask, uint32_t orig_val)
3919 : : {
3920 : : uint32_t new_val = orig_val;
3921 : :
3922 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_UNTAG)
3923 : 0 : new_val |= TXGBE_POOLETHCTL_UTA;
3924 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_MC)
3925 : 0 : new_val |= TXGBE_POOLETHCTL_MCHA;
3926 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_HASH_UC)
3927 : 0 : new_val |= TXGBE_POOLETHCTL_UCHA;
3928 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_BROADCAST)
3929 : 0 : new_val |= TXGBE_POOLETHCTL_BCA;
3930 [ # # ]: 0 : if (rx_mask & RTE_ETH_VMDQ_ACCEPT_MULTICAST)
3931 : 0 : new_val |= TXGBE_POOLETHCTL_MCP;
3932 : :
3933 : 0 : return new_val;
3934 : : }
3935 : :
3936 : : static int
3937 : 0 : txgbe_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
3938 : : {
3939 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
3940 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
3941 : : uint32_t mask;
3942 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3943 : :
3944 [ # # ]: 0 : if (queue_id < 32) {
3945 : : mask = rd32(hw, TXGBE_IMC(0));
3946 : 0 : mask |= (1 << queue_id);
3947 : : wr32(hw, TXGBE_IMC(0), mask);
3948 [ # # ]: 0 : } else if (queue_id < 64) {
3949 : : mask = rd32(hw, TXGBE_IMC(1));
3950 : 0 : mask |= (1 << (queue_id - 32));
3951 : : wr32(hw, TXGBE_IMC(1), mask);
3952 : : }
3953 : 0 : rte_intr_enable(intr_handle);
3954 : :
3955 : 0 : return 0;
3956 : : }
3957 : :
3958 : : static int
3959 : 0 : txgbe_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
3960 : : {
3961 : : uint32_t mask;
3962 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
3963 : :
3964 [ # # ]: 0 : if (queue_id < 32) {
3965 : : mask = rd32(hw, TXGBE_IMS(0));
3966 : 0 : mask |= (1 << queue_id);
3967 : : wr32(hw, TXGBE_IMS(0), mask);
3968 [ # # ]: 0 : } else if (queue_id < 64) {
3969 : : mask = rd32(hw, TXGBE_IMS(1));
3970 : 0 : mask |= (1 << (queue_id - 32));
3971 : : wr32(hw, TXGBE_IMS(1), mask);
3972 : : }
3973 : :
3974 : 0 : return 0;
3975 : : }
3976 : :
3977 : : /**
3978 : : * set the IVAR registers, mapping interrupt causes to vectors
3979 : : * @param hw
3980 : : * pointer to txgbe_hw struct
3981 : : * @direction
3982 : : * 0 for Rx, 1 for Tx, -1 for other causes
3983 : : * @queue
3984 : : * queue to map the corresponding interrupt to
3985 : : * @msix_vector
3986 : : * the vector to map to the corresponding queue
3987 : : */
3988 : : void
3989 : 0 : txgbe_set_ivar_map(struct txgbe_hw *hw, int8_t direction,
3990 : : uint8_t queue, uint8_t msix_vector)
3991 : : {
3992 : : uint32_t tmp, idx;
3993 : :
3994 [ # # ]: 0 : if (direction == -1) {
3995 : : /* other causes */
3996 : 0 : msix_vector |= TXGBE_IVARMISC_VLD;
3997 : : idx = 0;
3998 : : tmp = rd32(hw, TXGBE_IVARMISC);
3999 : 0 : tmp &= ~(0xFF << idx);
4000 : 0 : tmp |= (msix_vector << idx);
4001 : : wr32(hw, TXGBE_IVARMISC, tmp);
4002 : : } else {
4003 : : /* rx or tx causes */
4004 : 0 : msix_vector |= TXGBE_IVAR_VLD; /* Workaround for ICR lost */
4005 : 0 : idx = ((16 * (queue & 1)) + (8 * direction));
4006 : 0 : tmp = rd32(hw, TXGBE_IVAR(queue >> 1));
4007 : 0 : tmp &= ~(0xFF << idx);
4008 : 0 : tmp |= (msix_vector << idx);
4009 : : wr32(hw, TXGBE_IVAR(queue >> 1), tmp);
4010 : : }
4011 : 0 : }
4012 : :
4013 : : /**
4014 : : * Sets up the hardware to properly generate MSI-X interrupts
4015 : : * @hw
4016 : : * board private structure
4017 : : */
4018 : : static void
4019 : 0 : txgbe_configure_msix(struct rte_eth_dev *dev)
4020 : : {
4021 : 0 : struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
4022 : 0 : struct rte_intr_handle *intr_handle = pci_dev->intr_handle;
4023 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4024 : : uint32_t queue_id, base = TXGBE_MISC_VEC_ID;
4025 : : uint32_t vec = TXGBE_MISC_VEC_ID;
4026 : : uint32_t gpie;
4027 : :
4028 : : /* won't configure msix register if no mapping is done
4029 : : * between intr vector and event fd
4030 : : * but if misx has been enabled already, need to configure
4031 : : * auto clean, auto mask and throttling.
4032 : : */
4033 : : gpie = rd32(hw, TXGBE_GPIE);
4034 [ # # ]: 0 : if (!rte_intr_dp_is_en(intr_handle) &&
4035 [ # # ]: 0 : !(gpie & TXGBE_GPIE_MSIX))
4036 : : return;
4037 : :
4038 [ # # ]: 0 : if (rte_intr_allow_others(intr_handle)) {
4039 : : base = TXGBE_RX_VEC_START;
4040 : : vec = base;
4041 : : }
4042 : :
4043 : : /* setup GPIE for MSI-x mode */
4044 : : gpie = rd32(hw, TXGBE_GPIE);
4045 : 0 : gpie |= TXGBE_GPIE_MSIX;
4046 : : wr32(hw, TXGBE_GPIE, gpie);
4047 : :
4048 : : /* Populate the IVAR table and set the ITR values to the
4049 : : * corresponding register.
4050 : : */
4051 [ # # ]: 0 : if (rte_intr_dp_is_en(intr_handle)) {
4052 [ # # ]: 0 : for (queue_id = 0; queue_id < dev->data->nb_rx_queues;
4053 : 0 : queue_id++) {
4054 : : /* by default, 1:1 mapping */
4055 : 0 : txgbe_set_ivar_map(hw, 0, queue_id, vec);
4056 : 0 : rte_intr_vec_list_index_set(intr_handle,
4057 : : queue_id, vec);
4058 : 0 : if (vec < base + rte_intr_nb_efd_get(intr_handle)
4059 [ # # ]: 0 : - 1)
4060 : 0 : vec++;
4061 : : }
4062 : :
4063 : 0 : txgbe_set_ivar_map(hw, -1, 1, TXGBE_MISC_VEC_ID);
4064 : : }
4065 : : wr32(hw, TXGBE_ITR(TXGBE_MISC_VEC_ID),
4066 : : TXGBE_ITR_IVAL_10G(TXGBE_QUEUE_ITR_INTERVAL_DEFAULT)
4067 : : | TXGBE_ITR_WRDSA);
4068 : : }
4069 : :
4070 : : int
4071 : 0 : txgbe_set_queue_rate_limit(struct rte_eth_dev *dev,
4072 : : uint16_t queue_idx, uint32_t tx_rate)
4073 : : {
4074 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4075 : : uint32_t bcnrc_val;
4076 : :
4077 [ # # ]: 0 : if (queue_idx >= hw->mac.max_tx_queues)
4078 : : return -EINVAL;
4079 : :
4080 [ # # ]: 0 : if (tx_rate != 0) {
4081 : 0 : bcnrc_val = TXGBE_ARBTXRATE_MAX(tx_rate);
4082 : 0 : bcnrc_val |= TXGBE_ARBTXRATE_MIN(tx_rate / 2);
4083 : : } else {
4084 : : bcnrc_val = 0;
4085 : : }
4086 : :
4087 : : /*
4088 : : * Set global transmit compensation time to the MMW_SIZE in ARBTXMMW
4089 : : * register. MMW_SIZE=0x014 if 9728-byte jumbo is supported.
4090 : : */
4091 : : wr32(hw, TXGBE_ARBTXMMW, 0x14);
4092 : :
4093 : : /* Set ARBTXRATE of queue X */
4094 : : wr32(hw, TXGBE_ARBPOOLIDX, queue_idx);
4095 : : wr32(hw, TXGBE_ARBTXRATE, bcnrc_val);
4096 : : txgbe_flush(hw);
4097 : :
4098 : : return 0;
4099 : : }
4100 : :
4101 : : int
4102 : 0 : txgbe_syn_filter_set(struct rte_eth_dev *dev,
4103 : : struct rte_eth_syn_filter *filter,
4104 : : bool add)
4105 : : {
4106 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4107 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4108 : : uint32_t syn_info;
4109 : : uint32_t synqf;
4110 : : uint16_t queue;
4111 : :
4112 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4113 : : return -EINVAL;
4114 : :
4115 : 0 : syn_info = filter_info->syn_info;
4116 : :
4117 [ # # ]: 0 : if (add) {
4118 [ # # ]: 0 : if (syn_info & TXGBE_SYNCLS_ENA)
4119 : : return -EINVAL;
4120 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active)
4121 : 0 : queue = RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue;
4122 : : else
4123 : : queue = filter->queue;
4124 : 0 : synqf = (uint32_t)TXGBE_SYNCLS_QPID(queue);
4125 : 0 : synqf |= TXGBE_SYNCLS_ENA;
4126 : :
4127 [ # # ]: 0 : if (filter->hig_pri)
4128 : 0 : synqf |= TXGBE_SYNCLS_HIPRIO;
4129 : : else
4130 : : synqf &= ~TXGBE_SYNCLS_HIPRIO;
4131 : : } else {
4132 : : synqf = rd32(hw, TXGBE_SYNCLS);
4133 [ # # ]: 0 : if (!(syn_info & TXGBE_SYNCLS_ENA))
4134 : : return -ENOENT;
4135 : 0 : synqf &= ~(TXGBE_SYNCLS_QPID_MASK | TXGBE_SYNCLS_ENA);
4136 : : }
4137 : :
4138 : 0 : filter_info->syn_info = synqf;
4139 : : wr32(hw, TXGBE_SYNCLS, synqf);
4140 : : txgbe_flush(hw);
4141 : : return 0;
4142 : : }
4143 : :
4144 : : static inline enum txgbe_5tuple_protocol
4145 : : convert_protocol_type(uint8_t protocol_value)
4146 : : {
4147 : 0 : if (protocol_value == IPPROTO_TCP)
4148 : : return TXGBE_5TF_PROT_TCP;
4149 [ # # ]: 0 : else if (protocol_value == IPPROTO_UDP)
4150 : : return TXGBE_5TF_PROT_UDP;
4151 [ # # ]: 0 : else if (protocol_value == IPPROTO_SCTP)
4152 : : return TXGBE_5TF_PROT_SCTP;
4153 : : else
4154 : 0 : return TXGBE_5TF_PROT_NONE;
4155 : : }
4156 : :
4157 : : /* inject a 5-tuple filter to HW */
4158 : : static inline void
4159 : 0 : txgbe_inject_5tuple_filter(struct rte_eth_dev *dev,
4160 : : struct txgbe_5tuple_filter *filter)
4161 : : {
4162 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4163 : : int i;
4164 : : uint32_t ftqf, sdpqf;
4165 : : uint32_t l34timir = 0;
4166 : : uint32_t mask = TXGBE_5TFCTL0_MASK;
4167 : :
4168 : 0 : i = filter->index;
4169 [ # # ]: 0 : sdpqf = TXGBE_5TFPORT_DST(be_to_le16(filter->filter_info.dst_port));
4170 [ # # ]: 0 : sdpqf |= TXGBE_5TFPORT_SRC(be_to_le16(filter->filter_info.src_port));
4171 : :
4172 : 0 : ftqf = TXGBE_5TFCTL0_PROTO(filter->filter_info.proto);
4173 : 0 : ftqf |= TXGBE_5TFCTL0_PRI(filter->filter_info.priority);
4174 [ # # ]: 0 : if (filter->filter_info.src_ip_mask == 0) /* 0 means compare. */
4175 : : mask &= ~TXGBE_5TFCTL0_MSADDR;
4176 [ # # ]: 0 : if (filter->filter_info.dst_ip_mask == 0)
4177 : 0 : mask &= ~TXGBE_5TFCTL0_MDADDR;
4178 [ # # ]: 0 : if (filter->filter_info.src_port_mask == 0)
4179 : 0 : mask &= ~TXGBE_5TFCTL0_MSPORT;
4180 [ # # ]: 0 : if (filter->filter_info.dst_port_mask == 0)
4181 : 0 : mask &= ~TXGBE_5TFCTL0_MDPORT;
4182 [ # # ]: 0 : if (filter->filter_info.proto_mask == 0)
4183 : 0 : mask &= ~TXGBE_5TFCTL0_MPROTO;
4184 : 0 : ftqf |= mask;
4185 : : ftqf |= TXGBE_5TFCTL0_MPOOL;
4186 : 0 : ftqf |= TXGBE_5TFCTL0_ENA;
4187 : :
4188 [ # # ]: 0 : wr32(hw, TXGBE_5TFDADDR(i), be_to_le32(filter->filter_info.dst_ip));
4189 [ # # ]: 0 : wr32(hw, TXGBE_5TFSADDR(i), be_to_le32(filter->filter_info.src_ip));
4190 : 0 : wr32(hw, TXGBE_5TFPORT(i), sdpqf);
4191 : 0 : wr32(hw, TXGBE_5TFCTL0(i), ftqf);
4192 : :
4193 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active)
4194 : 0 : l34timir |= TXGBE_5TFCTL1_QP(RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue);
4195 : : else
4196 : 0 : l34timir |= TXGBE_5TFCTL1_QP(filter->queue);
4197 : 0 : wr32(hw, TXGBE_5TFCTL1(i), l34timir);
4198 : 0 : }
4199 : :
4200 : : /*
4201 : : * add a 5tuple filter
4202 : : *
4203 : : * @param
4204 : : * dev: Pointer to struct rte_eth_dev.
4205 : : * index: the index the filter allocates.
4206 : : * filter: pointer to the filter that will be added.
4207 : : * rx_queue: the queue id the filter assigned to.
4208 : : *
4209 : : * @return
4210 : : * - On success, zero.
4211 : : * - On failure, a negative value.
4212 : : */
4213 : : static int
4214 : 0 : txgbe_add_5tuple_filter(struct rte_eth_dev *dev,
4215 : : struct txgbe_5tuple_filter *filter)
4216 : : {
4217 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4218 : : int i, idx, shift;
4219 : :
4220 : : /*
4221 : : * look for an unused 5tuple filter index,
4222 : : * and insert the filter to list.
4223 : : */
4224 [ # # ]: 0 : for (i = 0; i < TXGBE_MAX_FTQF_FILTERS; i++) {
4225 : 0 : idx = i / (sizeof(uint32_t) * NBBY);
4226 : 0 : shift = i % (sizeof(uint32_t) * NBBY);
4227 [ # # ]: 0 : if (!(filter_info->fivetuple_mask[idx] & (1 << shift))) {
4228 : 0 : filter_info->fivetuple_mask[idx] |= 1 << shift;
4229 : 0 : filter->index = i;
4230 : 0 : TAILQ_INSERT_TAIL(&filter_info->fivetuple_list,
4231 : : filter,
4232 : : entries);
4233 : 0 : break;
4234 : : }
4235 : : }
4236 [ # # ]: 0 : if (i >= TXGBE_MAX_FTQF_FILTERS) {
4237 : 0 : PMD_DRV_LOG(ERR, "5tuple filters are full.");
4238 : 0 : return -ENOSYS;
4239 : : }
4240 : :
4241 [ # # ]: 0 : if (txgbe_is_pf(TXGBE_DEV_HW(dev)))
4242 : 0 : txgbe_inject_5tuple_filter(dev, filter);
4243 : : else
4244 : 0 : txgbevf_inject_5tuple_filter(dev, filter);
4245 : :
4246 : : return 0;
4247 : : }
4248 : :
4249 : : /*
4250 : : * remove a 5tuple filter
4251 : : *
4252 : : * @param
4253 : : * dev: Pointer to struct rte_eth_dev.
4254 : : * filter: the pointer of the filter will be removed.
4255 : : */
4256 : : static void
4257 : 0 : txgbe_remove_5tuple_filter(struct rte_eth_dev *dev,
4258 : : struct txgbe_5tuple_filter *filter)
4259 : : {
4260 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4261 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4262 : 0 : uint16_t index = filter->index;
4263 : :
4264 : 0 : filter_info->fivetuple_mask[index / (sizeof(uint32_t) * NBBY)] &=
4265 : 0 : ~(1 << (index % (sizeof(uint32_t) * NBBY)));
4266 [ # # ]: 0 : TAILQ_REMOVE(&filter_info->fivetuple_list, filter, entries);
4267 : 0 : rte_free(filter);
4268 : :
4269 [ # # ]: 0 : if (!txgbe_is_pf(TXGBE_DEV_HW(dev))) {
4270 : 0 : txgbevf_remove_5tuple_filter(dev, index);
4271 : 0 : return;
4272 : : }
4273 : :
4274 : 0 : wr32(hw, TXGBE_5TFDADDR(index), 0);
4275 : 0 : wr32(hw, TXGBE_5TFSADDR(index), 0);
4276 : 0 : wr32(hw, TXGBE_5TFPORT(index), 0);
4277 : 0 : wr32(hw, TXGBE_5TFCTL0(index), 0);
4278 : 0 : wr32(hw, TXGBE_5TFCTL1(index), 0);
4279 : : }
4280 : :
4281 : : static inline struct txgbe_5tuple_filter *
4282 : : txgbe_5tuple_filter_lookup(struct txgbe_5tuple_filter_list *filter_list,
4283 : : struct txgbe_5tuple_filter_info *key)
4284 : : {
4285 : : struct txgbe_5tuple_filter *it;
4286 : :
4287 [ # # ]: 0 : TAILQ_FOREACH(it, filter_list, entries) {
4288 [ # # ]: 0 : if (memcmp(key, &it->filter_info,
4289 : : sizeof(struct txgbe_5tuple_filter_info)) == 0) {
4290 : : return it;
4291 : : }
4292 : : }
4293 : : return NULL;
4294 : : }
4295 : :
4296 : : /* translate elements in struct rte_eth_ntuple_filter
4297 : : * to struct txgbe_5tuple_filter_info
4298 : : */
4299 : : static inline int
4300 : 0 : ntuple_filter_to_5tuple(struct rte_eth_ntuple_filter *filter,
4301 : : struct txgbe_5tuple_filter_info *filter_info)
4302 : : {
4303 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM ||
4304 [ # # # # ]: 0 : filter->priority > TXGBE_5TUPLE_MAX_PRI ||
4305 : : filter->priority < TXGBE_5TUPLE_MIN_PRI)
4306 : : return -EINVAL;
4307 : :
4308 [ # # # ]: 0 : switch (filter->dst_ip_mask) {
4309 : 0 : case UINT32_MAX:
4310 : 0 : filter_info->dst_ip_mask = 0;
4311 : 0 : filter_info->dst_ip = filter->dst_ip;
4312 : 0 : break;
4313 : 0 : case 0:
4314 : 0 : filter_info->dst_ip_mask = 1;
4315 : 0 : break;
4316 : 0 : default:
4317 : 0 : PMD_DRV_LOG(ERR, "invalid dst_ip mask.");
4318 : 0 : return -EINVAL;
4319 : : }
4320 : :
4321 [ # # # ]: 0 : switch (filter->src_ip_mask) {
4322 : 0 : case UINT32_MAX:
4323 : 0 : filter_info->src_ip_mask = 0;
4324 : 0 : filter_info->src_ip = filter->src_ip;
4325 : 0 : break;
4326 : 0 : case 0:
4327 : 0 : filter_info->src_ip_mask = 1;
4328 : 0 : break;
4329 : 0 : default:
4330 : 0 : PMD_DRV_LOG(ERR, "invalid src_ip mask.");
4331 : 0 : return -EINVAL;
4332 : : }
4333 : :
4334 [ # # # ]: 0 : switch (filter->dst_port_mask) {
4335 : 0 : case UINT16_MAX:
4336 : 0 : filter_info->dst_port_mask = 0;
4337 : 0 : filter_info->dst_port = filter->dst_port;
4338 : 0 : break;
4339 : 0 : case 0:
4340 : 0 : filter_info->dst_port_mask = 1;
4341 : 0 : break;
4342 : 0 : default:
4343 : 0 : PMD_DRV_LOG(ERR, "invalid dst_port mask.");
4344 : 0 : return -EINVAL;
4345 : : }
4346 : :
4347 [ # # # ]: 0 : switch (filter->src_port_mask) {
4348 : 0 : case UINT16_MAX:
4349 : 0 : filter_info->src_port_mask = 0;
4350 : 0 : filter_info->src_port = filter->src_port;
4351 : 0 : break;
4352 : 0 : case 0:
4353 : 0 : filter_info->src_port_mask = 1;
4354 : 0 : break;
4355 : 0 : default:
4356 : 0 : PMD_DRV_LOG(ERR, "invalid src_port mask.");
4357 : 0 : return -EINVAL;
4358 : : }
4359 : :
4360 [ # # # ]: 0 : switch (filter->proto_mask) {
4361 : 0 : case UINT8_MAX:
4362 : 0 : filter_info->proto_mask = 0;
4363 : 0 : filter_info->proto =
4364 [ # # ]: 0 : convert_protocol_type(filter->proto);
4365 : 0 : break;
4366 : 0 : case 0:
4367 : 0 : filter_info->proto_mask = 1;
4368 : 0 : break;
4369 : 0 : default:
4370 : 0 : PMD_DRV_LOG(ERR, "invalid protocol mask.");
4371 : 0 : return -EINVAL;
4372 : : }
4373 : :
4374 : 0 : filter_info->priority = (uint8_t)filter->priority;
4375 : 0 : return 0;
4376 : : }
4377 : :
4378 : : /*
4379 : : * add or delete a ntuple filter
4380 : : *
4381 : : * @param
4382 : : * dev: Pointer to struct rte_eth_dev.
4383 : : * ntuple_filter: Pointer to struct rte_eth_ntuple_filter
4384 : : * add: if true, add filter, if false, remove filter
4385 : : *
4386 : : * @return
4387 : : * - On success, zero.
4388 : : * - On failure, a negative value.
4389 : : */
4390 : : int
4391 : 0 : txgbe_add_del_ntuple_filter(struct rte_eth_dev *dev,
4392 : : struct rte_eth_ntuple_filter *ntuple_filter,
4393 : : bool add)
4394 : : {
4395 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4396 : : struct txgbe_5tuple_filter_info filter_5tuple;
4397 : : struct txgbe_5tuple_filter *filter;
4398 : : int ret;
4399 : :
4400 [ # # ]: 0 : if (ntuple_filter->flags != RTE_5TUPLE_FLAGS) {
4401 : 0 : PMD_DRV_LOG(ERR, "only 5tuple is supported.");
4402 : 0 : return -EINVAL;
4403 : : }
4404 : :
4405 : : memset(&filter_5tuple, 0, sizeof(struct txgbe_5tuple_filter_info));
4406 : 0 : ret = ntuple_filter_to_5tuple(ntuple_filter, &filter_5tuple);
4407 [ # # ]: 0 : if (ret < 0)
4408 : : return ret;
4409 : :
4410 : : filter = txgbe_5tuple_filter_lookup(&filter_info->fivetuple_list,
4411 : : &filter_5tuple);
4412 [ # # ]: 0 : if (filter != NULL && add) {
4413 : 0 : PMD_DRV_LOG(ERR, "filter exists.");
4414 : 0 : return -EEXIST;
4415 : : }
4416 [ # # ]: 0 : if (filter == NULL && !add) {
4417 : 0 : PMD_DRV_LOG(ERR, "filter doesn't exist.");
4418 : 0 : return -ENOENT;
4419 : : }
4420 : :
4421 [ # # ]: 0 : if (add) {
4422 : 0 : filter = rte_zmalloc("txgbe_5tuple_filter",
4423 : : sizeof(struct txgbe_5tuple_filter), 0);
4424 [ # # ]: 0 : if (filter == NULL)
4425 : : return -ENOMEM;
4426 [ # # ]: 0 : rte_memcpy(&filter->filter_info,
4427 : : &filter_5tuple,
4428 : : sizeof(struct txgbe_5tuple_filter_info));
4429 : 0 : filter->queue = ntuple_filter->queue;
4430 : 0 : ret = txgbe_add_5tuple_filter(dev, filter);
4431 [ # # ]: 0 : if (ret < 0) {
4432 : 0 : rte_free(filter);
4433 : 0 : return ret;
4434 : : }
4435 : : } else {
4436 : 0 : txgbe_remove_5tuple_filter(dev, filter);
4437 : : }
4438 : :
4439 : : return 0;
4440 : : }
4441 : :
4442 : : int
4443 : 0 : txgbe_add_del_ethertype_filter(struct rte_eth_dev *dev,
4444 : : struct rte_eth_ethertype_filter *filter,
4445 : : bool add)
4446 : : {
4447 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4448 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
4449 : : uint32_t etqf = 0;
4450 : : uint32_t etqs = 0;
4451 : : int ret;
4452 : : struct txgbe_ethertype_filter ethertype_filter;
4453 : :
4454 [ # # ]: 0 : if (filter->queue >= TXGBE_MAX_RX_QUEUE_NUM)
4455 : : return -EINVAL;
4456 : :
4457 [ # # ]: 0 : if (filter->ether_type == RTE_ETHER_TYPE_IPV4 ||
4458 : : filter->ether_type == RTE_ETHER_TYPE_IPV6) {
4459 : 0 : PMD_DRV_LOG(ERR, "unsupported ether_type(0x%04x) in"
4460 : : " ethertype filter.", filter->ether_type);
4461 : 0 : return -EINVAL;
4462 : : }
4463 : :
4464 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_MAC) {
4465 : 0 : PMD_DRV_LOG(ERR, "mac compare is unsupported.");
4466 : 0 : return -EINVAL;
4467 : : }
4468 [ # # ]: 0 : if (filter->flags & RTE_ETHTYPE_FLAGS_DROP) {
4469 : 0 : PMD_DRV_LOG(ERR, "drop option is unsupported.");
4470 : 0 : return -EINVAL;
4471 : : }
4472 : :
4473 : 0 : ret = txgbe_ethertype_filter_lookup(filter_info, filter->ether_type);
4474 [ # # ]: 0 : if (ret >= 0 && add) {
4475 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter exists.",
4476 : : filter->ether_type);
4477 : 0 : return -EEXIST;
4478 : : }
4479 [ # # ]: 0 : if (ret < 0 && !add) {
4480 : 0 : PMD_DRV_LOG(ERR, "ethertype (0x%04x) filter doesn't exist.",
4481 : : filter->ether_type);
4482 : 0 : return -ENOENT;
4483 : : }
4484 : :
4485 [ # # ]: 0 : if (add) {
4486 : : etqf = TXGBE_ETFLT_ENA;
4487 : 0 : etqf |= TXGBE_ETFLT_ETID(filter->ether_type);
4488 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active) {
4489 : : int pool, queue;
4490 : :
4491 : 0 : pool = RTE_ETH_DEV_SRIOV(dev).def_vmdq_idx;
4492 : 0 : queue = RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + filter->queue;
4493 : 0 : etqf |= TXGBE_ETFLT_POOLENA;
4494 : 0 : etqf |= TXGBE_ETFLT_POOL(pool);
4495 : 0 : etqs |= TXGBE_ETCLS_QPID(queue);
4496 : : } else {
4497 : 0 : etqs |= TXGBE_ETCLS_QPID(filter->queue);
4498 : : }
4499 : 0 : etqs |= TXGBE_ETCLS_QENA;
4500 : :
4501 : 0 : ethertype_filter.ethertype = filter->ether_type;
4502 : 0 : ethertype_filter.etqf = etqf;
4503 : 0 : ethertype_filter.etqs = etqs;
4504 : 0 : ethertype_filter.conf = FALSE;
4505 : 0 : ret = txgbe_ethertype_filter_insert(filter_info,
4506 : : ðertype_filter);
4507 [ # # ]: 0 : if (ret < 0) {
4508 : 0 : PMD_DRV_LOG(ERR, "ethertype filters are full.");
4509 : 0 : return -ENOSPC;
4510 : : }
4511 : : } else {
4512 [ # # ]: 0 : ret = txgbe_ethertype_filter_remove(filter_info, (uint8_t)ret);
4513 : : if (ret < 0)
4514 : : return -ENOSYS;
4515 : : }
4516 : 0 : wr32(hw, TXGBE_ETFLT(ret), etqf);
4517 : 0 : wr32(hw, TXGBE_ETCLS(ret), etqs);
4518 : : txgbe_flush(hw);
4519 : :
4520 : : return 0;
4521 : : }
4522 : :
4523 : : static int
4524 : 0 : txgbe_dev_flow_ops_get(__rte_unused struct rte_eth_dev *dev,
4525 : : const struct rte_flow_ops **ops)
4526 : : {
4527 : 0 : *ops = &txgbe_flow_ops;
4528 : 0 : return 0;
4529 : : }
4530 : :
4531 : : static u8 *
4532 : 0 : txgbe_dev_addr_list_itr(__rte_unused struct txgbe_hw *hw,
4533 : : u8 **mc_addr_ptr, u32 *vmdq)
4534 : : {
4535 : : u8 *mc_addr;
4536 : :
4537 : 0 : *vmdq = 0;
4538 : 0 : mc_addr = *mc_addr_ptr;
4539 : 0 : *mc_addr_ptr = (mc_addr + sizeof(struct rte_ether_addr));
4540 : 0 : return mc_addr;
4541 : : }
4542 : :
4543 : : int
4544 : 0 : txgbe_dev_set_mc_addr_list(struct rte_eth_dev *dev,
4545 : : struct rte_ether_addr *mc_addr_set,
4546 : : uint32_t nb_mc_addr)
4547 : : {
4548 : : struct txgbe_hw *hw;
4549 : : u8 *mc_addr_list;
4550 : :
4551 : 0 : hw = TXGBE_DEV_HW(dev);
4552 : : mc_addr_list = (u8 *)mc_addr_set;
4553 : 0 : return hw->mac.update_mc_addr_list(hw, mc_addr_list, nb_mc_addr,
4554 : : txgbe_dev_addr_list_itr, TRUE);
4555 : : }
4556 : :
4557 : : static uint64_t
4558 : : txgbe_read_systime_cyclecounter(struct rte_eth_dev *dev)
4559 : : {
4560 : : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4561 : : uint64_t systime_cycles;
4562 : :
4563 : 0 : systime_cycles = (uint64_t)rd32(hw, TXGBE_TSTIMEL);
4564 [ # # ]: 0 : systime_cycles |= (uint64_t)rd32(hw, TXGBE_TSTIMEH) << 32;
4565 : :
4566 : : return systime_cycles;
4567 : : }
4568 : :
4569 : : static uint64_t
4570 : : txgbe_read_rx_tstamp_cyclecounter(struct rte_eth_dev *dev)
4571 : : {
4572 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4573 : : uint64_t rx_tstamp_cycles;
4574 : :
4575 : : /* TSRXSTMPL stores ns and TSRXSTMPH stores seconds. */
4576 : 0 : rx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSRXSTMPL);
4577 [ # # ]: 0 : rx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSRXSTMPH) << 32;
4578 : :
4579 : : return rx_tstamp_cycles;
4580 : : }
4581 : :
4582 : : static uint64_t
4583 : : txgbe_read_tx_tstamp_cyclecounter(struct rte_eth_dev *dev)
4584 : : {
4585 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4586 : : uint64_t tx_tstamp_cycles;
4587 : :
4588 : : /* TSTXSTMPL stores ns and TSTXSTMPH stores seconds. */
4589 : 0 : tx_tstamp_cycles = (uint64_t)rd32(hw, TXGBE_TSTXSTMPL);
4590 [ # # ]: 0 : tx_tstamp_cycles |= (uint64_t)rd32(hw, TXGBE_TSTXSTMPH) << 32;
4591 : :
4592 : : return tx_tstamp_cycles;
4593 : : }
4594 : :
4595 : : static void
4596 : 0 : txgbe_start_timecounters(struct rte_eth_dev *dev)
4597 : : {
4598 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4599 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4600 : : struct rte_eth_link link;
4601 : : uint32_t incval = 0;
4602 : : uint32_t shift = 0;
4603 : :
4604 : : /* Get current link speed. */
4605 : : txgbe_dev_link_update(dev, 1);
4606 : 0 : rte_eth_linkstatus_get(dev, &link);
4607 : :
4608 [ # # # ]: 0 : switch (link.link_speed) {
4609 : : case RTE_ETH_SPEED_NUM_100M:
4610 : : incval = TXGBE_INCVAL_100;
4611 : : shift = TXGBE_INCVAL_SHIFT_100;
4612 : : break;
4613 : 0 : case RTE_ETH_SPEED_NUM_1G:
4614 : : incval = TXGBE_INCVAL_1GB;
4615 : : shift = TXGBE_INCVAL_SHIFT_1GB;
4616 : 0 : break;
4617 : 0 : case RTE_ETH_SPEED_NUM_10G:
4618 : : default:
4619 : : incval = TXGBE_INCVAL_10GB;
4620 : : shift = TXGBE_INCVAL_SHIFT_10GB;
4621 : 0 : break;
4622 : : }
4623 : :
4624 : 0 : wr32(hw, TXGBE_TSTIMEINC, TXGBE_TSTIMEINC_VP(incval, 2));
4625 : :
4626 : 0 : memset(&adapter->systime_tc, 0, sizeof(struct rte_timecounter));
4627 : 0 : memset(&adapter->rx_tstamp_tc, 0, sizeof(struct rte_timecounter));
4628 : 0 : memset(&adapter->tx_tstamp_tc, 0, sizeof(struct rte_timecounter));
4629 : :
4630 : 0 : adapter->systime_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4631 : 0 : adapter->systime_tc.cc_shift = shift;
4632 : 0 : adapter->systime_tc.nsec_mask = (1ULL << shift) - 1;
4633 : :
4634 : 0 : adapter->rx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4635 : 0 : adapter->rx_tstamp_tc.cc_shift = shift;
4636 : 0 : adapter->rx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
4637 : :
4638 : 0 : adapter->tx_tstamp_tc.cc_mask = TXGBE_CYCLECOUNTER_MASK;
4639 : 0 : adapter->tx_tstamp_tc.cc_shift = shift;
4640 : 0 : adapter->tx_tstamp_tc.nsec_mask = (1ULL << shift) - 1;
4641 : 0 : }
4642 : :
4643 : : static int
4644 : 0 : txgbe_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta)
4645 : : {
4646 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4647 : :
4648 : 0 : adapter->systime_tc.nsec += delta;
4649 : 0 : adapter->rx_tstamp_tc.nsec += delta;
4650 : 0 : adapter->tx_tstamp_tc.nsec += delta;
4651 : :
4652 : 0 : return 0;
4653 : : }
4654 : :
4655 : : static int
4656 : 0 : txgbe_timesync_write_time(struct rte_eth_dev *dev, const struct timespec *ts)
4657 : : {
4658 : : uint64_t ns;
4659 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4660 : :
4661 : : ns = rte_timespec_to_ns(ts);
4662 : : /* Set the timecounters to a new value. */
4663 : 0 : adapter->systime_tc.nsec = ns;
4664 : 0 : adapter->rx_tstamp_tc.nsec = ns;
4665 : 0 : adapter->tx_tstamp_tc.nsec = ns;
4666 : :
4667 : 0 : return 0;
4668 : : }
4669 : :
4670 : : static int
4671 : 0 : txgbe_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts)
4672 : : {
4673 : : uint64_t ns, systime_cycles;
4674 : 0 : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4675 : :
4676 : : systime_cycles = txgbe_read_systime_cyclecounter(dev);
4677 : : ns = rte_timecounter_update(&adapter->systime_tc, systime_cycles);
4678 : 0 : *ts = rte_ns_to_timespec(ns);
4679 : :
4680 : 0 : return 0;
4681 : : }
4682 : :
4683 : : static int
4684 : 0 : txgbe_timesync_enable(struct rte_eth_dev *dev)
4685 : : {
4686 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4687 : : uint32_t tsync_ctl;
4688 : :
4689 : : /* Stop the timesync system time. */
4690 : : wr32(hw, TXGBE_TSTIMEINC, 0x0);
4691 : : /* Reset the timesync system time value. */
4692 : : wr32(hw, TXGBE_TSTIMEL, 0x0);
4693 : : wr32(hw, TXGBE_TSTIMEH, 0x0);
4694 : :
4695 : 0 : txgbe_start_timecounters(dev);
4696 : :
4697 : : /* Enable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
4698 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588),
4699 : : RTE_ETHER_TYPE_1588 | TXGBE_ETFLT_ENA | TXGBE_ETFLT_1588);
4700 : :
4701 : : /* Enable timestamping of received PTP packets. */
4702 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
4703 : 0 : tsync_ctl |= TXGBE_TSRXCTL_ENA;
4704 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
4705 : :
4706 : : /* Enable timestamping of transmitted PTP packets. */
4707 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
4708 : 0 : tsync_ctl |= TXGBE_TSTXCTL_ENA;
4709 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
4710 : :
4711 : : txgbe_flush(hw);
4712 : :
4713 : 0 : return 0;
4714 : : }
4715 : :
4716 : : static int
4717 : 0 : txgbe_timesync_disable(struct rte_eth_dev *dev)
4718 : : {
4719 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4720 : : uint32_t tsync_ctl;
4721 : :
4722 : : /* Disable timestamping of transmitted PTP packets. */
4723 : : tsync_ctl = rd32(hw, TXGBE_TSTXCTL);
4724 : 0 : tsync_ctl &= ~TXGBE_TSTXCTL_ENA;
4725 : : wr32(hw, TXGBE_TSTXCTL, tsync_ctl);
4726 : :
4727 : : /* Disable timestamping of received PTP packets. */
4728 : : tsync_ctl = rd32(hw, TXGBE_TSRXCTL);
4729 : 0 : tsync_ctl &= ~TXGBE_TSRXCTL_ENA;
4730 : : wr32(hw, TXGBE_TSRXCTL, tsync_ctl);
4731 : :
4732 : : /* Disable L2 filtering of IEEE1588/802.1AS Ethernet frame types. */
4733 : : wr32(hw, TXGBE_ETFLT(TXGBE_ETF_ID_1588), 0);
4734 : :
4735 : : /* Stop incrementing the System Time registers. */
4736 : : wr32(hw, TXGBE_TSTIMEINC, 0);
4737 : :
4738 : 0 : return 0;
4739 : : }
4740 : :
4741 : : static int
4742 : 0 : txgbe_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
4743 : : struct timespec *timestamp,
4744 : : uint32_t flags __rte_unused)
4745 : : {
4746 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4747 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4748 : : uint32_t tsync_rxctl;
4749 : : uint64_t rx_tstamp_cycles;
4750 : : uint64_t ns;
4751 : :
4752 : : tsync_rxctl = rd32(hw, TXGBE_TSRXCTL);
4753 [ # # ]: 0 : if ((tsync_rxctl & TXGBE_TSRXCTL_VLD) == 0)
4754 : : return -EINVAL;
4755 : :
4756 : : rx_tstamp_cycles = txgbe_read_rx_tstamp_cyclecounter(dev);
4757 : : ns = rte_timecounter_update(&adapter->rx_tstamp_tc, rx_tstamp_cycles);
4758 : 0 : *timestamp = rte_ns_to_timespec(ns);
4759 : :
4760 : 0 : return 0;
4761 : : }
4762 : :
4763 : : static int
4764 : 0 : txgbe_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
4765 : : struct timespec *timestamp)
4766 : : {
4767 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4768 : : struct txgbe_adapter *adapter = TXGBE_DEV_ADAPTER(dev);
4769 : : uint32_t tsync_txctl;
4770 : : uint64_t tx_tstamp_cycles;
4771 : : uint64_t ns;
4772 : :
4773 : : tsync_txctl = rd32(hw, TXGBE_TSTXCTL);
4774 [ # # ]: 0 : if ((tsync_txctl & TXGBE_TSTXCTL_VLD) == 0)
4775 : : return -EINVAL;
4776 : :
4777 : : tx_tstamp_cycles = txgbe_read_tx_tstamp_cyclecounter(dev);
4778 : : ns = rte_timecounter_update(&adapter->tx_tstamp_tc, tx_tstamp_cycles);
4779 : 0 : *timestamp = rte_ns_to_timespec(ns);
4780 : :
4781 : 0 : return 0;
4782 : : }
4783 : :
4784 : : static int
4785 : : txgbe_get_reg_length(struct rte_eth_dev *dev __rte_unused)
4786 : : {
4787 : : int count = 0;
4788 : : int g_ind = 0;
4789 : : const struct reg_info *reg_group;
4790 : : const struct reg_info **reg_set = txgbe_regs_others;
4791 : :
4792 [ # # # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
4793 : 0 : count += txgbe_regs_group_count(reg_group);
4794 : :
4795 : : return count;
4796 : : }
4797 : :
4798 : : static int
4799 : 0 : txgbe_get_regs(struct rte_eth_dev *dev,
4800 : : struct rte_dev_reg_info *regs)
4801 : : {
4802 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4803 : 0 : uint32_t *data = regs->data;
4804 : : int g_ind = 0;
4805 : : int count = 0;
4806 : : const struct reg_info *reg_group;
4807 : : const struct reg_info **reg_set = txgbe_regs_others;
4808 : :
4809 [ # # ]: 0 : if (data == NULL) {
4810 : 0 : regs->length = txgbe_get_reg_length(dev);
4811 : 0 : regs->width = sizeof(uint32_t);
4812 : 0 : return 0;
4813 : : }
4814 : :
4815 : : /* Support only full register dump */
4816 [ # # ]: 0 : if (regs->length == 0 ||
4817 [ # # ]: 0 : regs->length == (uint32_t)txgbe_get_reg_length(dev)) {
4818 : 0 : regs->version = hw->mac.type << 24 |
4819 : 0 : hw->revision_id << 16 |
4820 : 0 : hw->device_id;
4821 [ # # ]: 0 : while ((reg_group = reg_set[g_ind++]))
4822 : 0 : count += txgbe_read_regs_group(dev, &data[count],
4823 : : reg_group);
4824 : : return 0;
4825 : : }
4826 : :
4827 : : return -ENOTSUP;
4828 : : }
4829 : :
4830 : : static int
4831 : 0 : txgbe_get_eeprom_length(struct rte_eth_dev *dev)
4832 : : {
4833 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4834 : :
4835 : : /* Return unit is byte count */
4836 : 0 : return hw->rom.word_size * 2;
4837 : : }
4838 : :
4839 : : static int
4840 : 0 : txgbe_get_eeprom(struct rte_eth_dev *dev,
4841 : : struct rte_dev_eeprom_info *in_eeprom)
4842 : : {
4843 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4844 : : struct txgbe_rom_info *eeprom = &hw->rom;
4845 : 0 : uint16_t *data = in_eeprom->data;
4846 : : int first, length;
4847 : :
4848 : 0 : first = in_eeprom->offset >> 1;
4849 : 0 : length = in_eeprom->length >> 1;
4850 [ # # ]: 0 : if (first > hw->rom.word_size ||
4851 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
4852 : : return -EINVAL;
4853 : :
4854 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
4855 : :
4856 : 0 : return eeprom->readw_buffer(hw, first, length, data);
4857 : : }
4858 : :
4859 : : static int
4860 : 0 : txgbe_set_eeprom(struct rte_eth_dev *dev,
4861 : : struct rte_dev_eeprom_info *in_eeprom)
4862 : : {
4863 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4864 : : struct txgbe_rom_info *eeprom = &hw->rom;
4865 : 0 : uint16_t *data = in_eeprom->data;
4866 : : int first, length;
4867 : :
4868 : 0 : first = in_eeprom->offset >> 1;
4869 : 0 : length = in_eeprom->length >> 1;
4870 [ # # ]: 0 : if (first > hw->rom.word_size ||
4871 [ # # ]: 0 : ((first + length) > hw->rom.word_size))
4872 : : return -EINVAL;
4873 : :
4874 : 0 : in_eeprom->magic = hw->vendor_id | (hw->device_id << 16);
4875 : :
4876 : 0 : return eeprom->writew_buffer(hw, first, length, data);
4877 : : }
4878 : :
4879 : : static int
4880 : 0 : txgbe_get_module_info(struct rte_eth_dev *dev,
4881 : : struct rte_eth_dev_module_info *modinfo)
4882 : : {
4883 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4884 : : uint32_t status;
4885 : : uint8_t sff8472_rev, addr_mode;
4886 : : bool page_swap = false;
4887 : :
4888 : : /* Check whether we support SFF-8472 or not */
4889 : 0 : status = hw->phy.read_i2c_eeprom(hw,
4890 : : TXGBE_SFF_SFF_8472_COMP,
4891 : : &sff8472_rev);
4892 [ # # ]: 0 : if (status != 0)
4893 : : return -EIO;
4894 : :
4895 : : /* addressing mode is not supported */
4896 : 0 : status = hw->phy.read_i2c_eeprom(hw,
4897 : : TXGBE_SFF_SFF_8472_SWAP,
4898 : : &addr_mode);
4899 [ # # ]: 0 : if (status != 0)
4900 : : return -EIO;
4901 : :
4902 [ # # ]: 0 : if (addr_mode & TXGBE_SFF_ADDRESSING_MODE) {
4903 : 0 : PMD_DRV_LOG(ERR,
4904 : : "Address change required to access page 0xA2, "
4905 : : "but not supported. Please report the module "
4906 : : "type to the driver maintainers.");
4907 : : page_swap = true;
4908 : : }
4909 : :
4910 [ # # # # ]: 0 : if (sff8472_rev == TXGBE_SFF_SFF_8472_UNSUP || page_swap) {
4911 : : /* We have a SFP, but it does not support SFF-8472 */
4912 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8079;
4913 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8079_LEN;
4914 : : } else {
4915 : : /* We have a SFP which supports a revision of SFF-8472. */
4916 : 0 : modinfo->type = RTE_ETH_MODULE_SFF_8472;
4917 : 0 : modinfo->eeprom_len = RTE_ETH_MODULE_SFF_8472_LEN;
4918 : : }
4919 : :
4920 : : return 0;
4921 : : }
4922 : :
4923 : : static int
4924 : 0 : txgbe_get_module_eeprom(struct rte_eth_dev *dev,
4925 : : struct rte_dev_eeprom_info *info)
4926 : : {
4927 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
4928 : : uint32_t status = TXGBE_ERR_PHY_ADDR_INVALID;
4929 : 0 : uint8_t databyte = 0xFF;
4930 : 0 : uint8_t *data = info->data;
4931 : : uint32_t i = 0;
4932 : :
4933 [ # # ]: 0 : if (info->length == 0)
4934 : : return -EINVAL;
4935 : :
4936 [ # # ]: 0 : for (i = info->offset; i < info->offset + info->length; i++) {
4937 [ # # ]: 0 : if (i < RTE_ETH_MODULE_SFF_8079_LEN)
4938 : 0 : status = hw->phy.read_i2c_eeprom(hw, i, &databyte);
4939 : : else
4940 : 0 : status = hw->phy.read_i2c_sff8472(hw, i, &databyte);
4941 : :
4942 [ # # ]: 0 : if (status != 0)
4943 : : return -EIO;
4944 : :
4945 : 0 : data[i - info->offset] = databyte;
4946 : : }
4947 : :
4948 : : return 0;
4949 : : }
4950 : :
4951 : : bool
4952 : 0 : txgbe_rss_update_sp(enum txgbe_mac_type mac_type)
4953 : : {
4954 [ # # ]: 0 : switch (mac_type) {
4955 : : case txgbe_mac_raptor:
4956 : : case txgbe_mac_raptor_vf:
4957 : : return 1;
4958 : 0 : default:
4959 : 0 : return 0;
4960 : : }
4961 : : }
4962 : :
4963 : : static int
4964 : 0 : txgbe_dev_get_dcb_info(struct rte_eth_dev *dev,
4965 : : struct rte_eth_dcb_info *dcb_info)
4966 : : {
4967 : 0 : struct txgbe_dcb_config *dcb_config = TXGBE_DEV_DCB_CONFIG(dev);
4968 : : struct txgbe_dcb_tc_config *tc;
4969 : : struct rte_eth_dcb_tc_queue_mapping *tc_queue;
4970 : : uint8_t nb_tcs;
4971 : : uint8_t i, j;
4972 : :
4973 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.mq_mode & RTE_ETH_MQ_RX_DCB_FLAG)
4974 : 0 : dcb_info->nb_tcs = dcb_config->num_tcs.pg_tcs;
4975 : : else
4976 : 0 : dcb_info->nb_tcs = 1;
4977 : :
4978 : : tc_queue = &dcb_info->tc_queue;
4979 : 0 : nb_tcs = dcb_info->nb_tcs;
4980 : :
4981 [ # # ]: 0 : if (dcb_config->vt_mode) { /* vt is enabled */
4982 : : struct rte_eth_vmdq_dcb_conf *vmdq_rx_conf =
4983 : : &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
4984 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
4985 : 0 : dcb_info->prio_tc[i] = vmdq_rx_conf->dcb_tc[i];
4986 [ # # ]: 0 : if (RTE_ETH_DEV_SRIOV(dev).active > 0) {
4987 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
4988 : 0 : tc_queue->tc_rxq[0][j].base = j;
4989 : 0 : tc_queue->tc_rxq[0][j].nb_queue = 1;
4990 : 0 : tc_queue->tc_txq[0][j].base = j;
4991 : 0 : tc_queue->tc_txq[0][j].nb_queue = 1;
4992 : : }
4993 : : } else {
4994 [ # # ]: 0 : for (i = 0; i < vmdq_rx_conf->nb_queue_pools; i++) {
4995 [ # # ]: 0 : for (j = 0; j < nb_tcs; j++) {
4996 : 0 : tc_queue->tc_rxq[i][j].base =
4997 : 0 : i * nb_tcs + j;
4998 : 0 : tc_queue->tc_rxq[i][j].nb_queue = 1;
4999 : 0 : tc_queue->tc_txq[i][j].base =
5000 : : i * nb_tcs + j;
5001 : 0 : tc_queue->tc_txq[i][j].nb_queue = 1;
5002 : : }
5003 : : }
5004 : : }
5005 : : } else { /* vt is disabled */
5006 : : struct rte_eth_dcb_rx_conf *rx_conf =
5007 : : &dev->data->dev_conf.rx_adv_conf.dcb_rx_conf;
5008 [ # # ]: 0 : for (i = 0; i < RTE_ETH_DCB_NUM_USER_PRIORITIES; i++)
5009 : 0 : dcb_info->prio_tc[i] = rx_conf->dcb_tc[i];
5010 [ # # ]: 0 : if (dcb_info->nb_tcs == RTE_ETH_4_TCS) {
5011 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5012 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 32;
5013 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
5014 : : }
5015 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
5016 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 64;
5017 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 96;
5018 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 112;
5019 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 64;
5020 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
5021 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
5022 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
5023 [ # # ]: 0 : } else if (dcb_info->nb_tcs == RTE_ETH_8_TCS) {
5024 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5025 : 0 : dcb_info->tc_queue.tc_rxq[0][i].base = i * 16;
5026 : 0 : dcb_info->tc_queue.tc_rxq[0][i].nb_queue = 16;
5027 : : }
5028 : 0 : dcb_info->tc_queue.tc_txq[0][0].base = 0;
5029 : 0 : dcb_info->tc_queue.tc_txq[0][1].base = 32;
5030 : 0 : dcb_info->tc_queue.tc_txq[0][2].base = 64;
5031 : 0 : dcb_info->tc_queue.tc_txq[0][3].base = 80;
5032 : 0 : dcb_info->tc_queue.tc_txq[0][4].base = 96;
5033 : 0 : dcb_info->tc_queue.tc_txq[0][5].base = 104;
5034 : 0 : dcb_info->tc_queue.tc_txq[0][6].base = 112;
5035 : 0 : dcb_info->tc_queue.tc_txq[0][7].base = 120;
5036 : 0 : dcb_info->tc_queue.tc_txq[0][0].nb_queue = 32;
5037 : 0 : dcb_info->tc_queue.tc_txq[0][1].nb_queue = 32;
5038 : 0 : dcb_info->tc_queue.tc_txq[0][2].nb_queue = 16;
5039 : 0 : dcb_info->tc_queue.tc_txq[0][3].nb_queue = 16;
5040 : 0 : dcb_info->tc_queue.tc_txq[0][4].nb_queue = 8;
5041 : 0 : dcb_info->tc_queue.tc_txq[0][5].nb_queue = 8;
5042 : 0 : dcb_info->tc_queue.tc_txq[0][6].nb_queue = 8;
5043 : 0 : dcb_info->tc_queue.tc_txq[0][7].nb_queue = 8;
5044 : : }
5045 : : }
5046 [ # # ]: 0 : for (i = 0; i < dcb_info->nb_tcs; i++) {
5047 : 0 : tc = &dcb_config->tc_config[i];
5048 : 0 : dcb_info->tc_bws[i] = tc->path[TXGBE_DCB_TX_CONFIG].bwg_percent;
5049 : : }
5050 : 0 : return 0;
5051 : : }
5052 : :
5053 : : /* Update e-tag ether type */
5054 : : static int
5055 : 0 : txgbe_update_e_tag_eth_type(struct txgbe_hw *hw,
5056 : : uint16_t ether_type)
5057 : : {
5058 : : uint32_t etag_etype;
5059 : :
5060 : : etag_etype = rd32(hw, TXGBE_EXTAG);
5061 : 0 : etag_etype &= ~TXGBE_EXTAG_ETAG_MASK;
5062 : 0 : etag_etype |= ether_type;
5063 : : wr32(hw, TXGBE_EXTAG, etag_etype);
5064 : : txgbe_flush(hw);
5065 : :
5066 : 0 : return 0;
5067 : : }
5068 : :
5069 : : /* Enable e-tag tunnel */
5070 : : static int
5071 : 0 : txgbe_e_tag_enable(struct txgbe_hw *hw)
5072 : : {
5073 : : uint32_t etag_etype;
5074 : :
5075 : : etag_etype = rd32(hw, TXGBE_PORTCTL);
5076 : 0 : etag_etype |= TXGBE_PORTCTL_ETAG;
5077 : : wr32(hw, TXGBE_PORTCTL, etag_etype);
5078 : : txgbe_flush(hw);
5079 : :
5080 : 0 : return 0;
5081 : : }
5082 : :
5083 : : static int
5084 : 0 : txgbe_e_tag_filter_del(struct rte_eth_dev *dev,
5085 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5086 : : {
5087 : : int ret = 0;
5088 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5089 : : uint32_t i, rar_entries;
5090 : : uint32_t rar_low, rar_high;
5091 : :
5092 : 0 : rar_entries = hw->mac.num_rar_entries;
5093 : :
5094 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
5095 : : wr32(hw, TXGBE_ETHADDRIDX, i);
5096 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
5097 : : rar_low = rd32(hw, TXGBE_ETHADDRL);
5098 [ # # ]: 0 : if ((rar_high & TXGBE_ETHADDRH_VLD) &&
5099 [ # # ]: 0 : (rar_high & TXGBE_ETHADDRH_ETAG) &&
5100 : 0 : (TXGBE_ETHADDRL_ETAG(rar_low) ==
5101 [ # # ]: 0 : l2_tunnel->tunnel_id)) {
5102 : : wr32(hw, TXGBE_ETHADDRL, 0);
5103 : : wr32(hw, TXGBE_ETHADDRH, 0);
5104 : :
5105 : 0 : txgbe_clear_vmdq(hw, i, BIT_MASK32);
5106 : :
5107 : 0 : return ret;
5108 : : }
5109 : : }
5110 : :
5111 : : return ret;
5112 : : }
5113 : :
5114 : : static int
5115 : 0 : txgbe_e_tag_filter_add(struct rte_eth_dev *dev,
5116 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5117 : : {
5118 : : int ret = 0;
5119 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5120 : : uint32_t i, rar_entries;
5121 : : uint32_t rar_low, rar_high;
5122 : :
5123 : : /* One entry for one tunnel. Try to remove potential existing entry. */
5124 : 0 : txgbe_e_tag_filter_del(dev, l2_tunnel);
5125 : :
5126 : 0 : rar_entries = hw->mac.num_rar_entries;
5127 : :
5128 [ # # ]: 0 : for (i = 1; i < rar_entries; i++) {
5129 : : wr32(hw, TXGBE_ETHADDRIDX, i);
5130 : : rar_high = rd32(hw, TXGBE_ETHADDRH);
5131 [ # # ]: 0 : if (rar_high & TXGBE_ETHADDRH_VLD) {
5132 : : continue;
5133 : : } else {
5134 : 0 : txgbe_set_vmdq(hw, i, l2_tunnel->pool);
5135 : : rar_high = TXGBE_ETHADDRH_VLD | TXGBE_ETHADDRH_ETAG;
5136 : 0 : rar_low = l2_tunnel->tunnel_id;
5137 : :
5138 : : wr32(hw, TXGBE_ETHADDRL, rar_low);
5139 : : wr32(hw, TXGBE_ETHADDRH, rar_high);
5140 : :
5141 : 0 : return ret;
5142 : : }
5143 : : }
5144 : :
5145 : 0 : PMD_INIT_LOG(NOTICE, "The table of E-tag forwarding rule is full."
5146 : : " Please remove a rule before adding a new one.");
5147 : 0 : return -EINVAL;
5148 : : }
5149 : :
5150 : : static inline struct txgbe_l2_tn_filter *
5151 : : txgbe_l2_tn_filter_lookup(struct txgbe_l2_tn_info *l2_tn_info,
5152 : : struct txgbe_l2_tn_key *key)
5153 : : {
5154 : : int ret;
5155 : :
5156 : 0 : ret = rte_hash_lookup(l2_tn_info->hash_handle, (const void *)key);
5157 [ # # ]: 0 : if (ret < 0)
5158 : : return NULL;
5159 : :
5160 : 0 : return l2_tn_info->hash_map[ret];
5161 : : }
5162 : :
5163 : : static inline int
5164 : 0 : txgbe_insert_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5165 : : struct txgbe_l2_tn_filter *l2_tn_filter)
5166 : : {
5167 : : int ret;
5168 : :
5169 : 0 : ret = rte_hash_add_key(l2_tn_info->hash_handle,
5170 : 0 : &l2_tn_filter->key);
5171 : :
5172 [ # # ]: 0 : if (ret < 0) {
5173 : 0 : PMD_DRV_LOG(ERR,
5174 : : "Failed to insert L2 tunnel filter"
5175 : : " to hash table %d!",
5176 : : ret);
5177 : 0 : return ret;
5178 : : }
5179 : :
5180 : 0 : l2_tn_info->hash_map[ret] = l2_tn_filter;
5181 : :
5182 : 0 : TAILQ_INSERT_TAIL(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5183 : :
5184 : 0 : return 0;
5185 : : }
5186 : :
5187 : : static inline int
5188 : 0 : txgbe_remove_l2_tn_filter(struct txgbe_l2_tn_info *l2_tn_info,
5189 : : struct txgbe_l2_tn_key *key)
5190 : : {
5191 : : int ret;
5192 : : struct txgbe_l2_tn_filter *l2_tn_filter;
5193 : :
5194 : 0 : ret = rte_hash_del_key(l2_tn_info->hash_handle, key);
5195 : :
5196 [ # # ]: 0 : if (ret < 0) {
5197 : 0 : PMD_DRV_LOG(ERR,
5198 : : "No such L2 tunnel filter to delete %d!",
5199 : : ret);
5200 : 0 : return ret;
5201 : : }
5202 : :
5203 : 0 : l2_tn_filter = l2_tn_info->hash_map[ret];
5204 : 0 : l2_tn_info->hash_map[ret] = NULL;
5205 : :
5206 [ # # ]: 0 : TAILQ_REMOVE(&l2_tn_info->l2_tn_list, l2_tn_filter, entries);
5207 : 0 : rte_free(l2_tn_filter);
5208 : :
5209 : 0 : return 0;
5210 : : }
5211 : :
5212 : : /* Add l2 tunnel filter */
5213 : : int
5214 : 0 : txgbe_dev_l2_tunnel_filter_add(struct rte_eth_dev *dev,
5215 : : struct txgbe_l2_tunnel_conf *l2_tunnel,
5216 : : bool restore)
5217 : : {
5218 : : int ret;
5219 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5220 : : struct txgbe_l2_tn_key key;
5221 : : struct txgbe_l2_tn_filter *node;
5222 : :
5223 [ # # ]: 0 : if (!restore) {
5224 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5225 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5226 : :
5227 : : node = txgbe_l2_tn_filter_lookup(l2_tn_info, &key);
5228 : :
5229 [ # # ]: 0 : if (node) {
5230 : 0 : PMD_DRV_LOG(ERR,
5231 : : "The L2 tunnel filter already exists!");
5232 : 0 : return -EINVAL;
5233 : : }
5234 : :
5235 : 0 : node = rte_zmalloc("txgbe_l2_tn",
5236 : : sizeof(struct txgbe_l2_tn_filter),
5237 : : 0);
5238 [ # # ]: 0 : if (!node)
5239 : : return -ENOMEM;
5240 : :
5241 [ # # ]: 0 : rte_memcpy(&node->key,
5242 : : &key,
5243 : : sizeof(struct txgbe_l2_tn_key));
5244 : 0 : node->pool = l2_tunnel->pool;
5245 : 0 : ret = txgbe_insert_l2_tn_filter(l2_tn_info, node);
5246 [ # # ]: 0 : if (ret < 0) {
5247 : 0 : rte_free(node);
5248 : 0 : return ret;
5249 : : }
5250 : : }
5251 : :
5252 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5253 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5254 : 0 : ret = txgbe_e_tag_filter_add(dev, l2_tunnel);
5255 : 0 : break;
5256 : 0 : default:
5257 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5258 : : ret = -EINVAL;
5259 : 0 : break;
5260 : : }
5261 : :
5262 [ # # ]: 0 : if (!restore && ret < 0)
5263 : 0 : (void)txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5264 : :
5265 : : return ret;
5266 : : }
5267 : :
5268 : : /* Delete l2 tunnel filter */
5269 : : int
5270 : 0 : txgbe_dev_l2_tunnel_filter_del(struct rte_eth_dev *dev,
5271 : : struct txgbe_l2_tunnel_conf *l2_tunnel)
5272 : : {
5273 : : int ret;
5274 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5275 : : struct txgbe_l2_tn_key key;
5276 : :
5277 : 0 : key.l2_tn_type = l2_tunnel->l2_tunnel_type;
5278 : 0 : key.tn_id = l2_tunnel->tunnel_id;
5279 : 0 : ret = txgbe_remove_l2_tn_filter(l2_tn_info, &key);
5280 [ # # ]: 0 : if (ret < 0)
5281 : : return ret;
5282 : :
5283 [ # # ]: 0 : switch (l2_tunnel->l2_tunnel_type) {
5284 : 0 : case RTE_ETH_L2_TUNNEL_TYPE_E_TAG:
5285 : 0 : ret = txgbe_e_tag_filter_del(dev, l2_tunnel);
5286 : 0 : break;
5287 : 0 : default:
5288 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5289 : : ret = -EINVAL;
5290 : 0 : break;
5291 : : }
5292 : :
5293 : : return ret;
5294 : : }
5295 : :
5296 : : static int
5297 : : txgbe_e_tag_forwarding_en_dis(struct rte_eth_dev *dev, bool en)
5298 : : {
5299 : : int ret = 0;
5300 : : uint32_t ctrl;
5301 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5302 : :
5303 : : ctrl = rd32(hw, TXGBE_POOLCTL);
5304 : 0 : ctrl &= ~TXGBE_POOLCTL_MODE_MASK;
5305 : : if (en)
5306 : 0 : ctrl |= TXGBE_PSRPOOL_MODE_ETAG;
5307 : : wr32(hw, TXGBE_POOLCTL, ctrl);
5308 : :
5309 : 0 : return ret;
5310 : : }
5311 : :
5312 : : /* Add UDP tunneling port */
5313 : : static int
5314 : 0 : txgbe_dev_udp_tunnel_port_add(struct rte_eth_dev *dev,
5315 : : struct rte_eth_udp_tunnel *udp_tunnel)
5316 : : {
5317 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5318 : : int ret = 0;
5319 : :
5320 [ # # ]: 0 : if (udp_tunnel == NULL)
5321 : : return -EINVAL;
5322 : :
5323 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
5324 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN:
5325 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5326 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
5327 : : ret = -EINVAL;
5328 : 0 : break;
5329 : : }
5330 : 0 : wr32(hw, TXGBE_VXLANPORT, udp_tunnel->udp_port);
5331 : : break;
5332 : 0 : case RTE_ETH_TUNNEL_TYPE_GENEVE:
5333 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5334 : 0 : PMD_DRV_LOG(ERR, "Add Geneve port 0 is not allowed.");
5335 : : ret = -EINVAL;
5336 : 0 : break;
5337 : : }
5338 : 0 : wr32(hw, TXGBE_GENEVEPORT, udp_tunnel->udp_port);
5339 : : break;
5340 : 0 : case RTE_ETH_TUNNEL_TYPE_TEREDO:
5341 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5342 : 0 : PMD_DRV_LOG(ERR, "Add Teredo port 0 is not allowed.");
5343 : : ret = -EINVAL;
5344 : 0 : break;
5345 : : }
5346 : 0 : wr32(hw, TXGBE_TEREDOPORT, udp_tunnel->udp_port);
5347 : : break;
5348 : 0 : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
5349 [ # # ]: 0 : if (udp_tunnel->udp_port == 0) {
5350 : 0 : PMD_DRV_LOG(ERR, "Add VxLAN port 0 is not allowed.");
5351 : : ret = -EINVAL;
5352 : 0 : break;
5353 : : }
5354 : 0 : wr32(hw, TXGBE_VXLANPORTGPE, udp_tunnel->udp_port);
5355 : : break;
5356 : 0 : default:
5357 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5358 : : ret = -EINVAL;
5359 : 0 : break;
5360 : : }
5361 : :
5362 : : txgbe_flush(hw);
5363 : :
5364 : : return ret;
5365 : : }
5366 : :
5367 : : /* Remove UDP tunneling port */
5368 : : static int
5369 : 0 : txgbe_dev_udp_tunnel_port_del(struct rte_eth_dev *dev,
5370 : : struct rte_eth_udp_tunnel *udp_tunnel)
5371 : : {
5372 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5373 : : int ret = 0;
5374 : : uint16_t cur_port;
5375 : :
5376 [ # # ]: 0 : if (udp_tunnel == NULL)
5377 : : return -EINVAL;
5378 : :
5379 [ # # # # : 0 : switch (udp_tunnel->prot_type) {
# ]
5380 : : case RTE_ETH_TUNNEL_TYPE_VXLAN:
5381 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORT);
5382 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5383 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5384 : : udp_tunnel->udp_port);
5385 : : ret = -EINVAL;
5386 : 0 : break;
5387 : : }
5388 : : wr32(hw, TXGBE_VXLANPORT, 0);
5389 : : break;
5390 : : case RTE_ETH_TUNNEL_TYPE_GENEVE:
5391 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_GENEVEPORT);
5392 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5393 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5394 : : udp_tunnel->udp_port);
5395 : : ret = -EINVAL;
5396 : 0 : break;
5397 : : }
5398 : : wr32(hw, TXGBE_GENEVEPORT, 0);
5399 : : break;
5400 : : case RTE_ETH_TUNNEL_TYPE_TEREDO:
5401 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_TEREDOPORT);
5402 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5403 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5404 : : udp_tunnel->udp_port);
5405 : : ret = -EINVAL;
5406 : 0 : break;
5407 : : }
5408 : : wr32(hw, TXGBE_TEREDOPORT, 0);
5409 : : break;
5410 : : case RTE_ETH_TUNNEL_TYPE_VXLAN_GPE:
5411 : 0 : cur_port = (uint16_t)rd32(hw, TXGBE_VXLANPORTGPE);
5412 [ # # ]: 0 : if (cur_port != udp_tunnel->udp_port) {
5413 : 0 : PMD_DRV_LOG(ERR, "Port %u does not exist.",
5414 : : udp_tunnel->udp_port);
5415 : : ret = -EINVAL;
5416 : 0 : break;
5417 : : }
5418 : : wr32(hw, TXGBE_VXLANPORTGPE, 0);
5419 : : break;
5420 : 0 : default:
5421 : 0 : PMD_DRV_LOG(ERR, "Invalid tunnel type");
5422 : : ret = -EINVAL;
5423 : 0 : break;
5424 : : }
5425 : :
5426 : : txgbe_flush(hw);
5427 : :
5428 : : return ret;
5429 : : }
5430 : :
5431 : : /* restore n-tuple filter */
5432 : : static inline void
5433 : : txgbe_ntuple_filter_restore(struct rte_eth_dev *dev)
5434 : : {
5435 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5436 : : struct txgbe_5tuple_filter *node;
5437 : :
5438 [ # # ]: 0 : TAILQ_FOREACH(node, &filter_info->fivetuple_list, entries) {
5439 : 0 : txgbe_inject_5tuple_filter(dev, node);
5440 : : }
5441 : : }
5442 : :
5443 : : /* restore ethernet type filter */
5444 : : static inline void
5445 : 0 : txgbe_ethertype_filter_restore(struct rte_eth_dev *dev)
5446 : : {
5447 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5448 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5449 : : int i;
5450 : :
5451 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
5452 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i)) {
5453 : 0 : wr32(hw, TXGBE_ETFLT(i),
5454 : : filter_info->ethertype_filters[i].etqf);
5455 : 0 : wr32(hw, TXGBE_ETCLS(i),
5456 : : filter_info->ethertype_filters[i].etqs);
5457 : : txgbe_flush(hw);
5458 : : }
5459 : : }
5460 : 0 : }
5461 : :
5462 : : /* restore SYN filter */
5463 : : static inline void
5464 : 0 : txgbe_syn_filter_restore(struct rte_eth_dev *dev)
5465 : : {
5466 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5467 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5468 : : uint32_t synqf;
5469 : :
5470 : 0 : synqf = filter_info->syn_info;
5471 : :
5472 [ # # ]: 0 : if (synqf & TXGBE_SYNCLS_ENA) {
5473 : : wr32(hw, TXGBE_SYNCLS, synqf);
5474 : : txgbe_flush(hw);
5475 : : }
5476 : 0 : }
5477 : :
5478 : : /* restore L2 tunnel filter */
5479 : : static inline void
5480 : 0 : txgbe_l2_tn_filter_restore(struct rte_eth_dev *dev)
5481 : : {
5482 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5483 : : struct txgbe_l2_tn_filter *node;
5484 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
5485 : :
5486 [ # # ]: 0 : TAILQ_FOREACH(node, &l2_tn_info->l2_tn_list, entries) {
5487 : 0 : l2_tn_conf.l2_tunnel_type = node->key.l2_tn_type;
5488 : 0 : l2_tn_conf.tunnel_id = node->key.tn_id;
5489 : 0 : l2_tn_conf.pool = node->pool;
5490 : 0 : (void)txgbe_dev_l2_tunnel_filter_add(dev, &l2_tn_conf, TRUE);
5491 : : }
5492 : 0 : }
5493 : :
5494 : : /* restore rss filter */
5495 : : static inline void
5496 : : txgbe_rss_filter_restore(struct rte_eth_dev *dev)
5497 : : {
5498 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5499 : :
5500 [ # # ]: 0 : if (filter_info->rss_info.conf.queue_num)
5501 : 0 : txgbe_config_rss_filter(dev,
5502 : : &filter_info->rss_info, TRUE);
5503 : : }
5504 : :
5505 : : static int
5506 : 0 : txgbe_filter_restore(struct rte_eth_dev *dev)
5507 : : {
5508 : : txgbe_ntuple_filter_restore(dev);
5509 : 0 : txgbe_ethertype_filter_restore(dev);
5510 : 0 : txgbe_syn_filter_restore(dev);
5511 : 0 : txgbe_fdir_filter_restore(dev);
5512 : 0 : txgbe_l2_tn_filter_restore(dev);
5513 : : txgbe_rss_filter_restore(dev);
5514 : :
5515 : 0 : return 0;
5516 : : }
5517 : :
5518 : : static void
5519 : 0 : txgbe_l2_tunnel_conf(struct rte_eth_dev *dev)
5520 : : {
5521 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5522 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5523 : :
5524 [ # # ]: 0 : if (l2_tn_info->e_tag_en)
5525 : 0 : (void)txgbe_e_tag_enable(hw);
5526 : :
5527 [ # # ]: 0 : if (l2_tn_info->e_tag_fwd_en)
5528 : : (void)txgbe_e_tag_forwarding_en_dis(dev, 1);
5529 : :
5530 : 0 : (void)txgbe_update_e_tag_eth_type(hw, l2_tn_info->e_tag_ether_type);
5531 : 0 : }
5532 : :
5533 : : /* remove all the n-tuple filters */
5534 : : void
5535 : 0 : txgbe_clear_all_ntuple_filter(struct rte_eth_dev *dev)
5536 : : {
5537 : 0 : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5538 : : struct txgbe_5tuple_filter *p_5tuple;
5539 : :
5540 [ # # ]: 0 : while ((p_5tuple = TAILQ_FIRST(&filter_info->fivetuple_list)))
5541 : 0 : txgbe_remove_5tuple_filter(dev, p_5tuple);
5542 : 0 : }
5543 : :
5544 : : /* remove all the ether type filters */
5545 : : void
5546 : 0 : txgbe_clear_all_ethertype_filter(struct rte_eth_dev *dev)
5547 : : {
5548 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5549 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5550 : : int i;
5551 : :
5552 [ # # ]: 0 : for (i = 0; i < TXGBE_ETF_ID_MAX; i++) {
5553 [ # # ]: 0 : if (filter_info->ethertype_mask & (1 << i) &&
5554 [ # # ]: 0 : !filter_info->ethertype_filters[i].conf) {
5555 : : (void)txgbe_ethertype_filter_remove(filter_info,
5556 : : (uint8_t)i);
5557 : 0 : wr32(hw, TXGBE_ETFLT(i), 0);
5558 : 0 : wr32(hw, TXGBE_ETCLS(i), 0);
5559 : : txgbe_flush(hw);
5560 : : }
5561 : : }
5562 : 0 : }
5563 : :
5564 : : /* remove the SYN filter */
5565 : : void
5566 : 0 : txgbe_clear_syn_filter(struct rte_eth_dev *dev)
5567 : : {
5568 : 0 : struct txgbe_hw *hw = TXGBE_DEV_HW(dev);
5569 : : struct txgbe_filter_info *filter_info = TXGBE_DEV_FILTER(dev);
5570 : :
5571 [ # # ]: 0 : if (filter_info->syn_info & TXGBE_SYNCLS_ENA) {
5572 : 0 : filter_info->syn_info = 0;
5573 : :
5574 : : wr32(hw, TXGBE_SYNCLS, 0);
5575 : : txgbe_flush(hw);
5576 : : }
5577 : 0 : }
5578 : :
5579 : : /* remove all the L2 tunnel filters */
5580 : : int
5581 : 0 : txgbe_clear_all_l2_tn_filter(struct rte_eth_dev *dev)
5582 : : {
5583 : 0 : struct txgbe_l2_tn_info *l2_tn_info = TXGBE_DEV_L2_TN(dev);
5584 : : struct txgbe_l2_tn_filter *l2_tn_filter;
5585 : : struct txgbe_l2_tunnel_conf l2_tn_conf;
5586 : : int ret = 0;
5587 : :
5588 [ # # ]: 0 : while ((l2_tn_filter = TAILQ_FIRST(&l2_tn_info->l2_tn_list))) {
5589 : 0 : l2_tn_conf.l2_tunnel_type = l2_tn_filter->key.l2_tn_type;
5590 : 0 : l2_tn_conf.tunnel_id = l2_tn_filter->key.tn_id;
5591 : 0 : l2_tn_conf.pool = l2_tn_filter->pool;
5592 : 0 : ret = txgbe_dev_l2_tunnel_filter_del(dev, &l2_tn_conf);
5593 [ # # ]: 0 : if (ret < 0)
5594 : 0 : return ret;
5595 : : }
5596 : :
5597 : : return 0;
5598 : : }
5599 : :
5600 : : static const struct eth_dev_ops txgbe_eth_dev_ops = {
5601 : : .dev_configure = txgbe_dev_configure,
5602 : : .dev_infos_get = txgbe_dev_info_get,
5603 : : .dev_start = txgbe_dev_start,
5604 : : .dev_stop = txgbe_dev_stop,
5605 : : .dev_set_link_up = txgbe_dev_set_link_up,
5606 : : .dev_set_link_down = txgbe_dev_set_link_down,
5607 : : .dev_close = txgbe_dev_close,
5608 : : .dev_reset = txgbe_dev_reset,
5609 : : .promiscuous_enable = txgbe_dev_promiscuous_enable,
5610 : : .promiscuous_disable = txgbe_dev_promiscuous_disable,
5611 : : .allmulticast_enable = txgbe_dev_allmulticast_enable,
5612 : : .allmulticast_disable = txgbe_dev_allmulticast_disable,
5613 : : .link_update = txgbe_dev_link_update,
5614 : : .stats_get = txgbe_dev_stats_get,
5615 : : .xstats_get = txgbe_dev_xstats_get,
5616 : : .xstats_get_by_id = txgbe_dev_xstats_get_by_id,
5617 : : .stats_reset = txgbe_dev_stats_reset,
5618 : : .xstats_reset = txgbe_dev_xstats_reset,
5619 : : .xstats_get_names = txgbe_dev_xstats_get_names,
5620 : : .xstats_get_names_by_id = txgbe_dev_xstats_get_names_by_id,
5621 : : .queue_stats_mapping_set = txgbe_dev_queue_stats_mapping_set,
5622 : : .fw_version_get = txgbe_fw_version_get,
5623 : : .dev_supported_ptypes_get = txgbe_dev_supported_ptypes_get,
5624 : : .mtu_set = txgbe_dev_mtu_set,
5625 : : .vlan_filter_set = txgbe_vlan_filter_set,
5626 : : .vlan_tpid_set = txgbe_vlan_tpid_set,
5627 : : .vlan_offload_set = txgbe_vlan_offload_set,
5628 : : .vlan_strip_queue_set = txgbe_vlan_strip_queue_set,
5629 : : .rx_queue_start = txgbe_dev_rx_queue_start,
5630 : : .rx_queue_stop = txgbe_dev_rx_queue_stop,
5631 : : .tx_queue_start = txgbe_dev_tx_queue_start,
5632 : : .tx_queue_stop = txgbe_dev_tx_queue_stop,
5633 : : .rx_queue_setup = txgbe_dev_rx_queue_setup,
5634 : : .rx_queue_intr_enable = txgbe_dev_rx_queue_intr_enable,
5635 : : .rx_queue_intr_disable = txgbe_dev_rx_queue_intr_disable,
5636 : : .rx_queue_release = txgbe_dev_rx_queue_release,
5637 : : .tx_queue_setup = txgbe_dev_tx_queue_setup,
5638 : : .tx_queue_release = txgbe_dev_tx_queue_release,
5639 : : .dev_led_on = txgbe_dev_led_on,
5640 : : .dev_led_off = txgbe_dev_led_off,
5641 : : .flow_ctrl_get = txgbe_flow_ctrl_get,
5642 : : .flow_ctrl_set = txgbe_flow_ctrl_set,
5643 : : .priority_flow_ctrl_set = txgbe_priority_flow_ctrl_set,
5644 : : .mac_addr_add = txgbe_add_rar,
5645 : : .mac_addr_remove = txgbe_remove_rar,
5646 : : .mac_addr_set = txgbe_set_default_mac_addr,
5647 : : .uc_hash_table_set = txgbe_uc_hash_table_set,
5648 : : .uc_all_hash_table_set = txgbe_uc_all_hash_table_set,
5649 : : .set_queue_rate_limit = txgbe_set_queue_rate_limit,
5650 : : .reta_update = txgbe_dev_rss_reta_update,
5651 : : .reta_query = txgbe_dev_rss_reta_query,
5652 : : .rss_hash_update = txgbe_dev_rss_hash_update,
5653 : : .rss_hash_conf_get = txgbe_dev_rss_hash_conf_get,
5654 : : .flow_ops_get = txgbe_dev_flow_ops_get,
5655 : : .set_mc_addr_list = txgbe_dev_set_mc_addr_list,
5656 : : .rxq_info_get = txgbe_rxq_info_get,
5657 : : .txq_info_get = txgbe_txq_info_get,
5658 : : .timesync_enable = txgbe_timesync_enable,
5659 : : .timesync_disable = txgbe_timesync_disable,
5660 : : .timesync_read_rx_timestamp = txgbe_timesync_read_rx_timestamp,
5661 : : .timesync_read_tx_timestamp = txgbe_timesync_read_tx_timestamp,
5662 : : .get_reg = txgbe_get_regs,
5663 : : .get_eeprom_length = txgbe_get_eeprom_length,
5664 : : .get_eeprom = txgbe_get_eeprom,
5665 : : .set_eeprom = txgbe_set_eeprom,
5666 : : .get_module_info = txgbe_get_module_info,
5667 : : .get_module_eeprom = txgbe_get_module_eeprom,
5668 : : .get_dcb_info = txgbe_dev_get_dcb_info,
5669 : : .timesync_adjust_time = txgbe_timesync_adjust_time,
5670 : : .timesync_read_time = txgbe_timesync_read_time,
5671 : : .timesync_write_time = txgbe_timesync_write_time,
5672 : : .udp_tunnel_port_add = txgbe_dev_udp_tunnel_port_add,
5673 : : .udp_tunnel_port_del = txgbe_dev_udp_tunnel_port_del,
5674 : : .tm_ops_get = txgbe_tm_ops_get,
5675 : : .tx_done_cleanup = txgbe_dev_tx_done_cleanup,
5676 : : };
5677 : :
5678 : 253 : RTE_PMD_REGISTER_PCI(net_txgbe, rte_txgbe_pmd);
5679 : : RTE_PMD_REGISTER_PCI_TABLE(net_txgbe, pci_id_txgbe_map);
5680 : : RTE_PMD_REGISTER_KMOD_DEP(net_txgbe, "* igb_uio | uio_pci_generic | vfio-pci");
5681 : : RTE_PMD_REGISTER_PARAM_STRING(net_txgbe,
5682 : : TXGBE_DEVARG_BP_AUTO "=<0|1>"
5683 : : TXGBE_DEVARG_KR_POLL "=<0|1>"
5684 : : TXGBE_DEVARG_KR_PRESENT "=<0|1>"
5685 : : TXGBE_DEVARG_KX_SGMII "=<0|1>"
5686 : : TXGBE_DEVARG_FFE_SET "=<0-4>"
5687 : : TXGBE_DEVARG_FFE_MAIN "=<uint16>"
5688 : : TXGBE_DEVARG_FFE_PRE "=<uint16>"
5689 : : TXGBE_DEVARG_FFE_POST "=<uint16>");
5690 : :
5691 [ - + ]: 253 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_init, init, NOTICE);
5692 [ - + ]: 253 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_driver, driver, NOTICE);
5693 [ - + ]: 253 : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_bp, bp, NOTICE);
5694 : :
5695 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_RX
5696 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_rx, rx, DEBUG);
5697 : : #endif
5698 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX
5699 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx, tx, DEBUG);
5700 : : #endif
5701 : :
5702 : : #ifdef RTE_LIBRTE_TXGBE_DEBUG_TX_FREE
5703 : : RTE_LOG_REGISTER_SUFFIX(txgbe_logtype_tx_free, tx_free, DEBUG);
5704 : : #endif
|
