Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #include <stdio.h>
6 : : #include <stdlib.h>
7 : : #include <string.h>
8 : : #include <errno.h>
9 : : #include <stdint.h>
10 : : #include <stdarg.h>
11 : : #include <unistd.h>
12 : : #include <inttypes.h>
13 : : #include <sys/queue.h>
14 : :
15 : : #include <eal_export.h>
16 : : #include <rte_string_fns.h>
17 : : #include <rte_memzone.h>
18 : : #include <rte_mbuf.h>
19 : : #include <rte_malloc.h>
20 : : #include <rte_ether.h>
21 : : #include <ethdev_driver.h>
22 : : #include <rte_tcp.h>
23 : : #include <rte_sctp.h>
24 : : #include <rte_udp.h>
25 : : #include <rte_ip.h>
26 : : #include <rte_net.h>
27 : : #include <rte_vect.h>
28 : : #include <rte_vxlan.h>
29 : : #include <rte_gtp.h>
30 : : #include <rte_geneve.h>
31 : :
32 : : #include "iavf.h"
33 : : #include "iavf_rxtx.h"
34 : : #include "iavf_ipsec_crypto.h"
35 : : #include "rte_pmd_iavf.h"
36 : :
37 : : #define GRE_CHECKSUM_PRESENT 0x8000
38 : : #define GRE_KEY_PRESENT 0x2000
39 : : #define GRE_SEQUENCE_PRESENT 0x1000
40 : : #define GRE_EXT_LEN 4
41 : : #define GRE_SUPPORTED_FIELDS (GRE_CHECKSUM_PRESENT | GRE_KEY_PRESENT |\
42 : : GRE_SEQUENCE_PRESENT)
43 : :
44 : : #ifndef IPPROTO_IPIP
45 : : #define IPPROTO_IPIP 4
46 : : #endif
47 : : #ifndef IPPROTO_GRE
48 : : #define IPPROTO_GRE 47
49 : : #endif
50 : :
51 : : static uint16_t vxlan_gpe_udp_port = RTE_VXLAN_GPE_DEFAULT_PORT;
52 : : static uint16_t geneve_udp_port = RTE_GENEVE_DEFAULT_PORT;
53 : :
54 : : struct simple_gre_hdr {
55 : : uint16_t flags;
56 : : uint16_t proto;
57 : : };
58 : :
59 : : /* structure that caches offload info for the current packet */
60 : : struct offload_info {
61 : : uint16_t ethertype;
62 : : uint8_t gso_enable;
63 : : uint16_t l2_len;
64 : : uint16_t l3_len;
65 : : uint16_t l4_len;
66 : : uint8_t l4_proto;
67 : : uint8_t is_tunnel;
68 : : uint16_t outer_ethertype;
69 : : uint16_t outer_l2_len;
70 : : uint16_t outer_l3_len;
71 : : uint8_t outer_l4_proto;
72 : : uint16_t tso_segsz;
73 : : uint16_t tunnel_tso_segsz;
74 : : uint32_t pkt_len;
75 : : };
76 : :
77 : : /* Offset of mbuf dynamic field for protocol extraction's metadata */
78 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynfield_proto_xtr_metadata_offs, 20.11)
79 : : int rte_pmd_ifd_dynfield_proto_xtr_metadata_offs = -1;
80 : :
81 : : /* Mask of mbuf dynamic flags for protocol extraction's type */
82 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_vlan_mask, 20.11)
83 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_vlan_mask;
84 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask, 20.11)
85 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask;
86 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask, 20.11)
87 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask;
88 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask, 20.11)
89 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask;
90 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_tcp_mask, 20.11)
91 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_tcp_mask;
92 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask, 20.11)
93 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask;
94 : : RTE_EXPORT_EXPERIMENTAL_SYMBOL(rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask, 21.11)
95 : : uint64_t rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask;
96 : :
97 : : uint8_t
98 : 0 : iavf_proto_xtr_type_to_rxdid(uint8_t flex_type)
99 : : {
100 : : static uint8_t rxdid_map[] = {
101 : : [IAVF_PROTO_XTR_NONE] = IAVF_RXDID_COMMS_OVS_1,
102 : : [IAVF_PROTO_XTR_VLAN] = IAVF_RXDID_COMMS_AUX_VLAN,
103 : : [IAVF_PROTO_XTR_IPV4] = IAVF_RXDID_COMMS_AUX_IPV4,
104 : : [IAVF_PROTO_XTR_IPV6] = IAVF_RXDID_COMMS_AUX_IPV6,
105 : : [IAVF_PROTO_XTR_IPV6_FLOW] = IAVF_RXDID_COMMS_AUX_IPV6_FLOW,
106 : : [IAVF_PROTO_XTR_TCP] = IAVF_RXDID_COMMS_AUX_TCP,
107 : : [IAVF_PROTO_XTR_IP_OFFSET] = IAVF_RXDID_COMMS_AUX_IP_OFFSET,
108 : : [IAVF_PROTO_XTR_IPSEC_CRYPTO_SAID] =
109 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO,
110 : : };
111 : :
112 : : return flex_type < RTE_DIM(rxdid_map) ?
113 [ # # ]: 0 : rxdid_map[flex_type] : IAVF_RXDID_COMMS_OVS_1;
114 : : }
115 : :
116 : : static int
117 : 0 : iavf_monitor_callback(const uint64_t value,
118 : : const uint64_t arg[RTE_POWER_MONITOR_OPAQUE_SZ] __rte_unused)
119 : : {
120 : : const uint64_t m = rte_cpu_to_le_64(1 << IAVF_RX_DESC_STATUS_DD_SHIFT);
121 : : /*
122 : : * we expect the DD bit to be set to 1 if this descriptor was already
123 : : * written to.
124 : : */
125 [ # # ]: 0 : return (value & m) == m ? -1 : 0;
126 : : }
127 : :
128 : : int
129 : 0 : iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc)
130 : : {
131 : : struct ci_rx_queue *rxq = rx_queue;
132 : : volatile union ci_rx_desc *rxdp;
133 : : uint16_t desc;
134 : :
135 : 0 : desc = rxq->rx_tail;
136 : 0 : rxdp = &rxq->rx_ring[desc];
137 : : /* watch for changes in status bit */
138 : 0 : pmc->addr = &rxdp->wb.qword1.status_error_len;
139 : :
140 : : /* comparison callback */
141 : 0 : pmc->fn = iavf_monitor_callback;
142 : :
143 : : /* registers are 64-bit */
144 : 0 : pmc->size = sizeof(uint64_t);
145 : :
146 : 0 : return 0;
147 : : }
148 : :
149 : : static inline int
150 : : check_rx_thresh(uint16_t nb_desc, uint16_t thresh)
151 : : {
152 : : /* The following constraints must be satisfied:
153 : : * thresh < rxq->nb_rx_desc
154 : : */
155 : 0 : if (thresh >= nb_desc) {
156 : 0 : PMD_INIT_LOG(ERR, "rx_free_thresh (%u) must be less than %u",
157 : : thresh, nb_desc);
158 : : return -EINVAL;
159 : : }
160 : : return 0;
161 : : }
162 : :
163 : : static inline int
164 : 0 : check_tx_thresh(uint16_t nb_desc, uint16_t tx_rs_thresh,
165 : : uint16_t tx_free_thresh)
166 : : {
167 : : /* TX descriptors will have their RS bit set after tx_rs_thresh
168 : : * descriptors have been used. The TX descriptor ring will be cleaned
169 : : * after tx_free_thresh descriptors are used or if the number of
170 : : * descriptors required to transmit a packet is greater than the
171 : : * number of free TX descriptors.
172 : : *
173 : : * The following constraints must be satisfied:
174 : : * - tx_rs_thresh must be less than the size of the ring minus 2.
175 : : * - tx_free_thresh must be less than the size of the ring minus 3.
176 : : * - tx_rs_thresh must be less than or equal to tx_free_thresh.
177 : : * - tx_rs_thresh must be a divisor of the ring size.
178 : : *
179 : : * One descriptor in the TX ring is used as a sentinel to avoid a H/W
180 : : * race condition, hence the maximum threshold constraints. When set
181 : : * to zero use default values.
182 : : */
183 [ # # ]: 0 : if (tx_rs_thresh >= (nb_desc - 2)) {
184 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be less than the "
185 : : "number of TX descriptors (%u) minus 2",
186 : : tx_rs_thresh, nb_desc);
187 : 0 : return -EINVAL;
188 : : }
189 [ # # ]: 0 : if (tx_free_thresh >= (nb_desc - 3)) {
190 : 0 : PMD_INIT_LOG(ERR, "tx_free_thresh (%u) must be less than the "
191 : : "number of TX descriptors (%u) minus 3.",
192 : : tx_free_thresh, nb_desc);
193 : 0 : return -EINVAL;
194 : : }
195 [ # # ]: 0 : if (tx_rs_thresh > tx_free_thresh) {
196 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be less than or "
197 : : "equal to tx_free_thresh (%u).",
198 : : tx_rs_thresh, tx_free_thresh);
199 : 0 : return -EINVAL;
200 : : }
201 [ # # ]: 0 : if ((nb_desc % tx_rs_thresh) != 0) {
202 : 0 : PMD_INIT_LOG(ERR, "tx_rs_thresh (%u) must be a divisor of the "
203 : : "number of TX descriptors (%u).",
204 : : tx_rs_thresh, nb_desc);
205 : 0 : return -EINVAL;
206 : : }
207 : :
208 : : return 0;
209 : : }
210 : :
211 : : static inline bool
212 : 0 : check_tx_vec_allow(struct ci_tx_queue *txq)
213 : : {
214 [ # # ]: 0 : if (!(txq->offloads & IAVF_TX_NO_VECTOR_FLAGS) &&
215 [ # # # # ]: 0 : txq->tx_rs_thresh >= IAVF_VPMD_TX_BURST &&
216 : : txq->tx_rs_thresh <= IAVF_VPMD_TX_MAX_FREE_BUF) {
217 : 0 : PMD_INIT_LOG(DEBUG, "Vector tx can be enabled on this txq.");
218 : 0 : return true;
219 : : }
220 : 0 : PMD_INIT_LOG(DEBUG, "Vector Tx cannot be enabled on this txq.");
221 : 0 : return false;
222 : : }
223 : :
224 : : static inline bool
225 : 0 : check_rx_bulk_allow(struct ci_rx_queue *rxq)
226 : : {
227 : : int ret = true;
228 : :
229 [ # # ]: 0 : if (!(rxq->rx_free_thresh >= IAVF_RX_MAX_BURST)) {
230 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
231 : : "rxq->rx_free_thresh=%d, "
232 : : "IAVF_RX_MAX_BURST=%d",
233 : : rxq->rx_free_thresh, IAVF_RX_MAX_BURST);
234 : : ret = false;
235 [ # # ]: 0 : } else if (rxq->nb_rx_desc % rxq->rx_free_thresh != 0) {
236 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
237 : : "rxq->nb_rx_desc=%d, "
238 : : "rxq->rx_free_thresh=%d",
239 : : rxq->nb_rx_desc, rxq->rx_free_thresh);
240 : : ret = false;
241 : : }
242 : 0 : return ret;
243 : : }
244 : :
245 : : static inline void
246 : 0 : reset_rx_queue(struct ci_rx_queue *rxq)
247 : : {
248 : : uint16_t len;
249 : : uint32_t i;
250 : :
251 [ # # ]: 0 : if (!rxq)
252 : : return;
253 : :
254 : 0 : len = rxq->nb_rx_desc + IAVF_RX_MAX_BURST;
255 : :
256 [ # # ]: 0 : for (i = 0; i < len * sizeof(union ci_rx_desc); i++)
257 : 0 : ((volatile char *)rxq->rx_ring)[i] = 0;
258 : :
259 : 0 : memset(&rxq->fake_mbuf, 0x0, sizeof(rxq->fake_mbuf));
260 : :
261 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i++)
262 : 0 : rxq->sw_ring[rxq->nb_rx_desc + i].mbuf = &rxq->fake_mbuf;
263 : :
264 : : /* for rx bulk */
265 : 0 : rxq->rx_nb_avail = 0;
266 : 0 : rxq->rx_next_avail = 0;
267 : 0 : rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
268 : :
269 : 0 : rxq->rx_tail = 0;
270 : 0 : rxq->nb_rx_hold = 0;
271 : :
272 : 0 : rte_pktmbuf_free(rxq->pkt_first_seg);
273 : :
274 : 0 : rxq->pkt_first_seg = NULL;
275 : 0 : rxq->pkt_last_seg = NULL;
276 : 0 : rxq->rxrearm_nb = 0;
277 : 0 : rxq->rxrearm_start = 0;
278 : : }
279 : :
280 : : static inline void
281 : 0 : reset_tx_queue(struct ci_tx_queue *txq)
282 : : {
283 : : struct ci_tx_entry *txe;
284 : : uint32_t i, size;
285 : : uint16_t prev;
286 : :
287 [ # # ]: 0 : if (!txq) {
288 : 0 : PMD_DRV_LOG(DEBUG, "Pointer to txq is NULL");
289 : 0 : return;
290 : : }
291 : :
292 : 0 : txe = txq->sw_ring;
293 : 0 : size = sizeof(struct iavf_tx_desc) * txq->nb_tx_desc;
294 [ # # ]: 0 : for (i = 0; i < size; i++)
295 : 0 : ((volatile char *)txq->iavf_tx_ring)[i] = 0;
296 : :
297 : 0 : prev = (uint16_t)(txq->nb_tx_desc - 1);
298 [ # # ]: 0 : for (i = 0; i < txq->nb_tx_desc; i++) {
299 : 0 : txq->iavf_tx_ring[i].cmd_type_offset_bsz =
300 : : rte_cpu_to_le_64(IAVF_TX_DESC_DTYPE_DESC_DONE);
301 : 0 : txe[i].mbuf = NULL;
302 : 0 : txe[i].last_id = i;
303 : 0 : txe[prev].next_id = i;
304 : : prev = i;
305 : : }
306 : :
307 : 0 : txq->tx_tail = 0;
308 : 0 : txq->nb_tx_used = 0;
309 : :
310 : 0 : txq->last_desc_cleaned = txq->nb_tx_desc - 1;
311 : 0 : txq->nb_tx_free = txq->nb_tx_desc - 1;
312 : :
313 : 0 : txq->tx_next_dd = txq->tx_rs_thresh - 1;
314 : 0 : txq->tx_next_rs = txq->tx_rs_thresh - 1;
315 : : }
316 : :
317 : : static int
318 : 0 : alloc_rxq_mbufs(struct ci_rx_queue *rxq)
319 : : {
320 : : volatile union ci_rx_desc *rxd;
321 : : struct rte_mbuf *mbuf = NULL;
322 : : uint64_t dma_addr;
323 : : uint16_t i, j;
324 : :
325 [ # # ]: 0 : for (i = 0; i < rxq->nb_rx_desc; i++) {
326 : 0 : mbuf = rte_mbuf_raw_alloc(rxq->mp);
327 [ # # ]: 0 : if (unlikely(!mbuf)) {
328 [ # # ]: 0 : for (j = 0; j < i; j++) {
329 [ # # ]: 0 : rte_pktmbuf_free_seg(rxq->sw_ring[j].mbuf);
330 : 0 : rxq->sw_ring[j].mbuf = NULL;
331 : : }
332 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate mbuf for RX");
333 : 0 : return -ENOMEM;
334 : : }
335 : :
336 : : rte_mbuf_refcnt_set(mbuf, 1);
337 : 0 : mbuf->next = NULL;
338 : 0 : mbuf->data_off = RTE_PKTMBUF_HEADROOM;
339 : 0 : mbuf->nb_segs = 1;
340 : 0 : mbuf->port = rxq->port_id;
341 : :
342 : : dma_addr =
343 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(mbuf));
344 : :
345 : 0 : rxd = &rxq->rx_ring[i];
346 : 0 : rxd->read.pkt_addr = dma_addr;
347 : 0 : rxd->read.hdr_addr = 0;
348 : 0 : rxd->read.rsvd1 = 0;
349 : 0 : rxd->read.rsvd2 = 0;
350 : :
351 : 0 : rxq->sw_ring[i].mbuf = mbuf;
352 : : }
353 : :
354 : : return 0;
355 : : }
356 : :
357 : : static inline void
358 : 0 : release_rxq_mbufs(struct ci_rx_queue *rxq)
359 : : {
360 : : uint16_t i;
361 : :
362 [ # # ]: 0 : if (!rxq->sw_ring)
363 : : return;
364 : :
365 [ # # ]: 0 : for (i = 0; i < rxq->nb_rx_desc; i++) {
366 [ # # ]: 0 : if (rxq->sw_ring[i].mbuf) {
367 : : rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
368 : 0 : rxq->sw_ring[i].mbuf = NULL;
369 : : }
370 : : }
371 : :
372 : : /* for rx bulk */
373 [ # # ]: 0 : if (rxq->rx_nb_avail == 0)
374 : : return;
375 [ # # ]: 0 : for (i = 0; i < rxq->rx_nb_avail; i++) {
376 : : struct rte_mbuf *mbuf;
377 : :
378 : 0 : mbuf = rxq->rx_stage[rxq->rx_next_avail + i];
379 : : rte_pktmbuf_free_seg(mbuf);
380 : : }
381 : 0 : rxq->rx_nb_avail = 0;
382 : : }
383 : :
384 : : static const
385 : : struct iavf_rxq_ops iavf_rxq_release_mbufs_ops[] = {
386 : : [IAVF_REL_MBUFS_DEFAULT].release_mbufs = release_rxq_mbufs,
387 : : #ifdef RTE_ARCH_X86
388 : : [IAVF_REL_MBUFS_SSE_VEC].release_mbufs = iavf_rx_queue_release_mbufs_sse,
389 : : #endif
390 : : #ifdef RTE_ARCH_ARM64
391 : : [IAVF_REL_MBUFS_NEON_VEC].release_mbufs = iavf_rx_queue_release_mbufs_neon,
392 : : #endif
393 : : };
394 : :
395 : : static inline void
396 : 0 : iavf_rxd_to_pkt_fields_by_comms_ovs(__rte_unused struct ci_rx_queue *rxq,
397 : : struct rte_mbuf *mb,
398 : : volatile union ci_rx_flex_desc *rxdp)
399 : : {
400 : : volatile struct iavf_32b_rx_flex_desc_comms_ovs *desc =
401 : : (volatile struct iavf_32b_rx_flex_desc_comms_ovs *)rxdp;
402 : : uint16_t stat_err;
403 : :
404 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
405 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
406 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
407 : : }
408 : :
409 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
410 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
411 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
412 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
413 : : }
414 : 0 : }
415 : :
416 : : static inline void
417 : 0 : iavf_rxd_to_pkt_fields_by_comms_aux_v1(struct ci_rx_queue *rxq,
418 : : struct rte_mbuf *mb,
419 : : volatile union ci_rx_flex_desc *rxdp)
420 : : {
421 : : volatile struct iavf_32b_rx_flex_desc_comms *desc =
422 : : (volatile struct iavf_32b_rx_flex_desc_comms *)rxdp;
423 : : uint16_t stat_err;
424 : :
425 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
426 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
427 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
428 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
429 : : }
430 : :
431 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
432 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
433 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
434 : : }
435 : :
436 [ # # ]: 0 : if (rxq->xtr_ol_flag) {
437 : : uint32_t metadata = 0;
438 : :
439 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error1);
440 : :
441 [ # # ]: 0 : if (stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S))
442 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux0);
443 : :
444 [ # # ]: 0 : if (stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S))
445 : 0 : metadata |=
446 : 0 : rte_le_to_cpu_16(desc->flex_ts.flex.aux1) << 16;
447 : :
448 [ # # ]: 0 : if (metadata) {
449 : 0 : mb->ol_flags |= rxq->xtr_ol_flag;
450 : :
451 : 0 : *RTE_PMD_IFD_DYNF_PROTO_XTR_METADATA(mb) = metadata;
452 : : }
453 : : }
454 : 0 : }
455 : :
456 : : static inline void
457 : 0 : iavf_rxd_to_pkt_fields_by_comms_aux_v2(struct ci_rx_queue *rxq,
458 : : struct rte_mbuf *mb,
459 : : volatile union ci_rx_flex_desc *rxdp)
460 : : {
461 : : volatile struct iavf_32b_rx_flex_desc_comms *desc =
462 : : (volatile struct iavf_32b_rx_flex_desc_comms *)rxdp;
463 : : uint16_t stat_err;
464 : :
465 : 0 : stat_err = rte_le_to_cpu_16(desc->status_error0);
466 [ # # ]: 0 : if (likely(stat_err & (1 << IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S))) {
467 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_RSS_HASH;
468 : 0 : mb->hash.rss = rte_le_to_cpu_32(desc->rss_hash);
469 : : }
470 : :
471 [ # # ]: 0 : if (desc->flow_id != 0xFFFFFFFF) {
472 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_FDIR | RTE_MBUF_F_RX_FDIR_ID;
473 : 0 : mb->hash.fdir.hi = rte_le_to_cpu_32(desc->flow_id);
474 : : }
475 : :
476 [ # # ]: 0 : if (rxq->xtr_ol_flag) {
477 : : uint32_t metadata = 0;
478 : :
479 [ # # ]: 0 : if (desc->flex_ts.flex.aux0 != 0xFFFF)
480 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux0);
481 [ # # ]: 0 : else if (desc->flex_ts.flex.aux1 != 0xFFFF)
482 : 0 : metadata = rte_le_to_cpu_16(desc->flex_ts.flex.aux1);
483 : :
484 [ # # ]: 0 : if (metadata) {
485 : 0 : mb->ol_flags |= rxq->xtr_ol_flag;
486 : :
487 : 0 : *RTE_PMD_IFD_DYNF_PROTO_XTR_METADATA(mb) = metadata;
488 : : }
489 : : }
490 : 0 : }
491 : :
492 : : static const
493 : : iavf_rxd_to_pkt_fields_t rxd_to_pkt_fields_ops[IAVF_RXDID_LAST + 1] = {
494 : : [IAVF_RXDID_LEGACY_0] = iavf_rxd_to_pkt_fields_by_comms_ovs,
495 : : [IAVF_RXDID_LEGACY_1] = iavf_rxd_to_pkt_fields_by_comms_ovs,
496 : : [IAVF_RXDID_COMMS_AUX_VLAN] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
497 : : [IAVF_RXDID_COMMS_AUX_IPV4] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
498 : : [IAVF_RXDID_COMMS_AUX_IPV6] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
499 : : [IAVF_RXDID_COMMS_AUX_IPV6_FLOW] =
500 : : iavf_rxd_to_pkt_fields_by_comms_aux_v1,
501 : : [IAVF_RXDID_COMMS_AUX_TCP] = iavf_rxd_to_pkt_fields_by_comms_aux_v1,
502 : : [IAVF_RXDID_COMMS_AUX_IP_OFFSET] =
503 : : iavf_rxd_to_pkt_fields_by_comms_aux_v2,
504 : : [IAVF_RXDID_COMMS_IPSEC_CRYPTO] =
505 : : iavf_rxd_to_pkt_fields_by_comms_aux_v2,
506 : : [IAVF_RXDID_COMMS_OVS_1] = iavf_rxd_to_pkt_fields_by_comms_ovs,
507 : : };
508 : :
509 : : static void
510 : 0 : iavf_select_rxd_to_pkt_fields_handler(struct ci_rx_queue *rxq, uint32_t rxdid)
511 : : {
512 : 0 : rxq->rxdid = rxdid;
513 : :
514 [ # # # # : 0 : switch (rxdid) {
# # # #
# ]
515 : 0 : case IAVF_RXDID_COMMS_AUX_VLAN:
516 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_vlan_mask;
517 : 0 : break;
518 : 0 : case IAVF_RXDID_COMMS_AUX_IPV4:
519 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_ipv4_mask;
520 : 0 : break;
521 : 0 : case IAVF_RXDID_COMMS_AUX_IPV6:
522 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_ipv6_mask;
523 : 0 : break;
524 : 0 : case IAVF_RXDID_COMMS_AUX_IPV6_FLOW:
525 : 0 : rxq->xtr_ol_flag =
526 : : rte_pmd_ifd_dynflag_proto_xtr_ipv6_flow_mask;
527 : 0 : break;
528 : 0 : case IAVF_RXDID_COMMS_AUX_TCP:
529 : 0 : rxq->xtr_ol_flag = rte_pmd_ifd_dynflag_proto_xtr_tcp_mask;
530 : 0 : break;
531 : 0 : case IAVF_RXDID_COMMS_AUX_IP_OFFSET:
532 : 0 : rxq->xtr_ol_flag =
533 : : rte_pmd_ifd_dynflag_proto_xtr_ip_offset_mask;
534 : 0 : break;
535 : 0 : case IAVF_RXDID_COMMS_IPSEC_CRYPTO:
536 : 0 : rxq->xtr_ol_flag =
537 : : rte_pmd_ifd_dynflag_proto_xtr_ipsec_crypto_said_mask;
538 : 0 : break;
539 : : case IAVF_RXDID_COMMS_OVS_1:
540 : : case IAVF_RXDID_LEGACY_0:
541 : : case IAVF_RXDID_LEGACY_1:
542 : : break;
543 : 0 : default:
544 : : /* update this according to the RXDID for FLEX_DESC_NONE */
545 : 0 : rxq->rxdid = IAVF_RXDID_COMMS_OVS_1;
546 : 0 : break;
547 : : }
548 : :
549 [ # # ]: 0 : if (!rte_pmd_ifd_dynf_proto_xtr_metadata_avail())
550 : 0 : rxq->xtr_ol_flag = 0;
551 : 0 : }
552 : :
553 : : int
554 : 0 : iavf_dev_rx_queue_setup(struct rte_eth_dev *dev, uint16_t queue_idx,
555 : : uint16_t nb_desc, unsigned int socket_id,
556 : : const struct rte_eth_rxconf *rx_conf,
557 : : struct rte_mempool *mp)
558 : : {
559 : 0 : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
560 : : struct iavf_adapter *ad =
561 : : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
562 : : struct iavf_info *vf =
563 : : IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
564 : 0 : struct iavf_vsi *vsi = &vf->vsi;
565 : : struct ci_rx_queue *rxq;
566 : : const struct rte_memzone *mz;
567 : : uint32_t ring_size;
568 : : uint8_t proto_xtr;
569 : : uint16_t len;
570 : : uint16_t rx_free_thresh;
571 : : uint64_t offloads;
572 : :
573 : 0 : PMD_INIT_FUNC_TRACE();
574 : :
575 [ # # ]: 0 : if (ad->closed)
576 : : return -EIO;
577 : :
578 : 0 : offloads = rx_conf->offloads | dev->data->dev_conf.rxmode.offloads;
579 : :
580 [ # # ]: 0 : if (nb_desc % IAVF_ALIGN_RING_DESC != 0 ||
581 [ # # ]: 0 : nb_desc > IAVF_MAX_RING_DESC ||
582 : : nb_desc < IAVF_MIN_RING_DESC) {
583 : 0 : PMD_INIT_LOG(ERR, "Number (%u) of receive descriptors is "
584 : : "invalid", nb_desc);
585 : 0 : return -EINVAL;
586 : : }
587 : :
588 : : /* Check free threshold */
589 [ # # ]: 0 : rx_free_thresh = (rx_conf->rx_free_thresh == 0) ?
590 : : IAVF_DEFAULT_RX_FREE_THRESH :
591 : : rx_conf->rx_free_thresh;
592 [ # # ]: 0 : if (check_rx_thresh(nb_desc, rx_free_thresh) != 0)
593 : 0 : return -EINVAL;
594 : :
595 : : /* Free memory if needed */
596 [ # # ]: 0 : if (dev->data->rx_queues[queue_idx]) {
597 : 0 : iavf_dev_rx_queue_release(dev, queue_idx);
598 : 0 : dev->data->rx_queues[queue_idx] = NULL;
599 : : }
600 : :
601 : : /* Allocate the rx queue data structure */
602 : 0 : rxq = rte_zmalloc_socket("iavf rxq",
603 : : sizeof(struct ci_rx_queue),
604 : : RTE_CACHE_LINE_SIZE,
605 : : socket_id);
606 [ # # ]: 0 : if (!rxq) {
607 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
608 : : "rx queue data structure");
609 : 0 : return -ENOMEM;
610 : : }
611 : :
612 : : /* Allocate stats */
613 : 0 : rxq->stats = rte_zmalloc_socket("iavf rxq stats",
614 : : sizeof(struct iavf_rx_queue_stats),
615 : : RTE_CACHE_LINE_SIZE,
616 : : socket_id);
617 [ # # ]: 0 : if (!rxq->stats) {
618 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
619 : : "rx queue stats");
620 : 0 : rte_free(rxq);
621 : 0 : return -ENOMEM;
622 : : }
623 : :
624 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_RX_FLEX_DESC) {
625 [ # # ]: 0 : proto_xtr = vf->proto_xtr ? vf->proto_xtr[queue_idx] :
626 : : IAVF_PROTO_XTR_NONE;
627 : 0 : rxq->rxdid = iavf_proto_xtr_type_to_rxdid(proto_xtr);
628 : 0 : rxq->proto_xtr = proto_xtr;
629 : : } else {
630 : 0 : rxq->rxdid = IAVF_RXDID_LEGACY_1;
631 : 0 : rxq->proto_xtr = IAVF_PROTO_XTR_NONE;
632 : : }
633 : :
634 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_VLAN_V2) {
635 : : struct virtchnl_vlan_supported_caps *stripping_support =
636 : : &vf->vlan_v2_caps.offloads.stripping_support;
637 : : uint32_t stripping_cap;
638 : :
639 [ # # ]: 0 : if (stripping_support->outer)
640 : : stripping_cap = stripping_support->outer;
641 : : else
642 : 0 : stripping_cap = stripping_support->inner;
643 : :
644 [ # # ]: 0 : if (stripping_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG1)
645 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1;
646 [ # # ]: 0 : else if (stripping_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG2_2)
647 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG2_2;
648 : : } else {
649 : 0 : rxq->rx_flags = IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1;
650 : : }
651 : :
652 : 0 : iavf_select_rxd_to_pkt_fields_handler(rxq, rxq->rxdid);
653 : :
654 : 0 : rxq->mp = mp;
655 : 0 : rxq->nb_rx_desc = nb_desc;
656 : 0 : rxq->rx_free_thresh = rx_free_thresh;
657 : 0 : rxq->queue_id = queue_idx;
658 : 0 : rxq->port_id = dev->data->port_id;
659 : 0 : rxq->rx_deferred_start = rx_conf->rx_deferred_start;
660 : 0 : rxq->rx_hdr_len = 0;
661 : 0 : rxq->iavf_vsi = vsi;
662 : 0 : rxq->offloads = offloads;
663 : :
664 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.offloads & RTE_ETH_RX_OFFLOAD_KEEP_CRC)
665 : 0 : rxq->crc_len = RTE_ETHER_CRC_LEN;
666 : : else
667 : 0 : rxq->crc_len = 0;
668 : :
669 : 0 : len = rte_pktmbuf_data_room_size(rxq->mp) - RTE_PKTMBUF_HEADROOM;
670 : 0 : rxq->rx_buf_len = RTE_ALIGN_FLOOR(len, (1 << IAVF_RXQ_CTX_DBUFF_SHIFT));
671 : 0 : rxq->rx_buf_len = RTE_MIN(rxq->rx_buf_len, IAVF_RX_MAX_DATA_BUF_SIZE);
672 : :
673 : : /* Allocate the software ring. */
674 : 0 : len = nb_desc + IAVF_RX_MAX_BURST;
675 : 0 : rxq->sw_ring =
676 : 0 : rte_zmalloc_socket("iavf rx sw ring",
677 : : sizeof(struct rte_mbuf *) * len,
678 : : RTE_CACHE_LINE_SIZE,
679 : : socket_id);
680 [ # # ]: 0 : if (!rxq->sw_ring) {
681 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for SW ring");
682 : 0 : rte_free(rxq->stats);
683 : 0 : rte_free(rxq);
684 : 0 : return -ENOMEM;
685 : : }
686 : :
687 : : /* Allocate the maximum number of RX ring hardware descriptor with
688 : : * a little more to support bulk allocate.
689 : : */
690 : : len = IAVF_MAX_RING_DESC + IAVF_RX_MAX_BURST;
691 : : ring_size = RTE_ALIGN(len * sizeof(union ci_rx_desc),
692 : : IAVF_DMA_MEM_ALIGN);
693 : 0 : mz = rte_eth_dma_zone_reserve(dev, "rx_ring", queue_idx,
694 : : ring_size, IAVF_RING_BASE_ALIGN,
695 : : socket_id);
696 [ # # ]: 0 : if (!mz) {
697 : 0 : PMD_INIT_LOG(ERR, "Failed to reserve DMA memory for RX");
698 : 0 : rte_free(rxq->sw_ring);
699 : 0 : rte_free(rxq->stats);
700 : 0 : rte_free(rxq);
701 : 0 : return -ENOMEM;
702 : : }
703 : : /* Zero all the descriptors in the ring. */
704 : 0 : memset(mz->addr, 0, ring_size);
705 : 0 : rxq->rx_ring_phys_addr = mz->iova;
706 : 0 : rxq->rx_ring = (union ci_rx_desc *)mz->addr;
707 : :
708 : 0 : rxq->mz = mz;
709 : 0 : reset_rx_queue(rxq);
710 : 0 : rxq->q_set = true;
711 : 0 : dev->data->rx_queues[queue_idx] = rxq;
712 : 0 : rxq->qrx_tail = hw->hw_addr + IAVF_QRX_TAIL1(rxq->queue_id);
713 : 0 : rxq->rel_mbufs_type = IAVF_REL_MBUFS_DEFAULT;
714 : :
715 [ # # ]: 0 : if (check_rx_bulk_allow(rxq) == true) {
716 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
717 : : "satisfied. Rx Burst Bulk Alloc function will be "
718 : : "used on port=%d, queue=%d.",
719 : : rxq->port_id, rxq->queue_id);
720 : : } else {
721 : 0 : PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
722 : : "not satisfied, Scattered Rx is requested "
723 : : "on port=%d, queue=%d.",
724 : : rxq->port_id, rxq->queue_id);
725 : 0 : ad->rx_bulk_alloc_allowed = false;
726 : : }
727 : :
728 [ # # ]: 0 : if (!ci_rxq_vec_capable(rxq->nb_rx_desc, rxq->rx_free_thresh, rxq->offloads))
729 : 0 : ad->rx_vec_allowed = false;
730 : :
731 : : #if defined RTE_ARCH_X86 || defined RTE_ARCH_ARM
732 : : /* check vector conflict */
733 [ # # # # ]: 0 : if (ad->rx_vec_allowed && iavf_rxq_vec_setup(rxq)) {
734 : 0 : PMD_DRV_LOG(ERR, "Failed vector rx setup.");
735 : 0 : return -EINVAL;
736 : : }
737 : : #endif
738 : : return 0;
739 : : }
740 : :
741 : : int
742 : 0 : iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
743 : : uint16_t queue_idx,
744 : : uint16_t nb_desc,
745 : : unsigned int socket_id,
746 : : const struct rte_eth_txconf *tx_conf)
747 : : {
748 : 0 : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
749 : : struct iavf_adapter *adapter =
750 : : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
751 : : struct iavf_info *vf =
752 : : IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
753 : 0 : struct iavf_vsi *vsi = &vf->vsi;
754 : : struct ci_tx_queue *txq;
755 : : const struct rte_memzone *mz;
756 : : uint32_t ring_size;
757 : : uint16_t tx_rs_thresh, tx_free_thresh;
758 : : uint64_t offloads;
759 : :
760 : 0 : PMD_INIT_FUNC_TRACE();
761 : :
762 [ # # ]: 0 : if (adapter->closed)
763 : : return -EIO;
764 : :
765 : 0 : offloads = tx_conf->offloads | dev->data->dev_conf.txmode.offloads;
766 : :
767 [ # # ]: 0 : if (nb_desc % IAVF_ALIGN_RING_DESC != 0 ||
768 [ # # ]: 0 : nb_desc > IAVF_MAX_RING_DESC ||
769 : : nb_desc < IAVF_MIN_RING_DESC) {
770 : 0 : PMD_INIT_LOG(ERR, "Number (%u) of transmit descriptors is "
771 : : "invalid", nb_desc);
772 : 0 : return -EINVAL;
773 : : }
774 : :
775 [ # # ]: 0 : tx_rs_thresh = (uint16_t)((tx_conf->tx_rs_thresh) ?
776 : : tx_conf->tx_rs_thresh : DEFAULT_TX_RS_THRESH);
777 [ # # ]: 0 : tx_free_thresh = (uint16_t)((tx_conf->tx_free_thresh) ?
778 : : tx_conf->tx_free_thresh : DEFAULT_TX_FREE_THRESH);
779 [ # # ]: 0 : if (check_tx_thresh(nb_desc, tx_rs_thresh, tx_free_thresh) != 0)
780 : : return -EINVAL;
781 : :
782 : : /* Free memory if needed. */
783 [ # # ]: 0 : if (dev->data->tx_queues[queue_idx]) {
784 : 0 : iavf_dev_tx_queue_release(dev, queue_idx);
785 : 0 : dev->data->tx_queues[queue_idx] = NULL;
786 : : }
787 : :
788 : : /* Allocate the TX queue data structure. */
789 : 0 : txq = rte_zmalloc_socket("iavf txq",
790 : : sizeof(struct ci_tx_queue),
791 : : RTE_CACHE_LINE_SIZE,
792 : : socket_id);
793 [ # # ]: 0 : if (!txq) {
794 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for "
795 : : "tx queue structure");
796 : 0 : return -ENOMEM;
797 : : }
798 : :
799 [ # # ]: 0 : if (adapter->vf.vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_VLAN_V2) {
800 : : struct virtchnl_vlan_supported_caps *insertion_support =
801 : : &adapter->vf.vlan_v2_caps.offloads.insertion_support;
802 : : uint32_t insertion_cap;
803 : :
804 [ # # ]: 0 : if (insertion_support->outer)
805 : : insertion_cap = insertion_support->outer;
806 : : else
807 : 0 : insertion_cap = insertion_support->inner;
808 : :
809 [ # # ]: 0 : if (insertion_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG1) {
810 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1;
811 : 0 : PMD_INIT_LOG(DEBUG, "VLAN insertion_cap: L2TAG1");
812 [ # # ]: 0 : } else if (insertion_cap & VIRTCHNL_VLAN_TAG_LOCATION_L2TAG2) {
813 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2;
814 : 0 : PMD_INIT_LOG(DEBUG, "VLAN insertion_cap: L2TAG2");
815 : : }
816 : : } else {
817 : 0 : txq->vlan_flag = IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1;
818 : : }
819 : :
820 : 0 : txq->nb_tx_desc = nb_desc;
821 : 0 : txq->tx_rs_thresh = tx_rs_thresh;
822 : 0 : txq->tx_free_thresh = tx_free_thresh;
823 : 0 : txq->queue_id = queue_idx;
824 : 0 : txq->port_id = dev->data->port_id;
825 : 0 : txq->offloads = offloads;
826 : 0 : txq->tx_deferred_start = tx_conf->tx_deferred_start;
827 : 0 : txq->iavf_vsi = vsi;
828 : :
829 [ # # ]: 0 : if (iavf_ipsec_crypto_supported(adapter))
830 : 0 : txq->ipsec_crypto_pkt_md_offset =
831 : 0 : iavf_security_get_pkt_md_offset(adapter);
832 : :
833 : : /* Allocate software ring */
834 : 0 : txq->sw_ring =
835 : 0 : rte_zmalloc_socket("iavf tx sw ring",
836 : : sizeof(struct ci_tx_entry) * nb_desc,
837 : : RTE_CACHE_LINE_SIZE,
838 : : socket_id);
839 [ # # ]: 0 : if (!txq->sw_ring) {
840 : 0 : PMD_INIT_LOG(ERR, "Failed to allocate memory for SW TX ring");
841 : 0 : rte_free(txq);
842 : 0 : return -ENOMEM;
843 : : }
844 : :
845 : : /* Allocate TX hardware ring descriptors. */
846 : : ring_size = sizeof(struct iavf_tx_desc) * IAVF_MAX_RING_DESC;
847 : : ring_size = RTE_ALIGN(ring_size, IAVF_DMA_MEM_ALIGN);
848 : 0 : mz = rte_eth_dma_zone_reserve(dev, "iavf_tx_ring", queue_idx,
849 : : ring_size, IAVF_RING_BASE_ALIGN,
850 : : socket_id);
851 [ # # ]: 0 : if (!mz) {
852 : 0 : PMD_INIT_LOG(ERR, "Failed to reserve DMA memory for TX");
853 : 0 : rte_free(txq->sw_ring);
854 : 0 : rte_free(txq);
855 : 0 : return -ENOMEM;
856 : : }
857 : 0 : txq->tx_ring_dma = mz->iova;
858 : 0 : txq->iavf_tx_ring = (struct iavf_tx_desc *)mz->addr;
859 : :
860 : 0 : txq->mz = mz;
861 : 0 : reset_tx_queue(txq);
862 : 0 : txq->q_set = true;
863 : 0 : dev->data->tx_queues[queue_idx] = txq;
864 : 0 : txq->qtx_tail = hw->hw_addr + IAVF_QTX_TAIL1(queue_idx);
865 : :
866 [ # # ]: 0 : if (check_tx_vec_allow(txq) == false) {
867 : 0 : struct iavf_adapter *ad =
868 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
869 : 0 : ad->tx_vec_allowed = false;
870 : : }
871 : :
872 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_QOS &&
873 [ # # ]: 0 : vf->tm_conf.committed) {
874 : : int tc;
875 [ # # ]: 0 : for (tc = 0; tc < vf->qos_cap->num_elem; tc++) {
876 [ # # ]: 0 : if (txq->queue_id >= vf->qtc_map[tc].start_queue_id &&
877 : 0 : txq->queue_id < (vf->qtc_map[tc].start_queue_id +
878 [ # # ]: 0 : vf->qtc_map[tc].queue_count))
879 : : break;
880 : : }
881 [ # # ]: 0 : if (tc >= vf->qos_cap->num_elem) {
882 : 0 : PMD_INIT_LOG(ERR, "Queue TC mapping is not correct");
883 : 0 : return -EINVAL;
884 : : }
885 : 0 : txq->tc = tc;
886 : : }
887 : :
888 : : return 0;
889 : : }
890 : :
891 : : int
892 : 0 : iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id)
893 : : {
894 : 0 : struct iavf_adapter *adapter =
895 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
896 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
897 : : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
898 : : struct ci_rx_queue *rxq;
899 : : int err = 0;
900 : :
901 : 0 : PMD_DRV_FUNC_TRACE();
902 : :
903 [ # # ]: 0 : if (rx_queue_id >= dev->data->nb_rx_queues)
904 : : return -EINVAL;
905 : :
906 : 0 : rxq = dev->data->rx_queues[rx_queue_id];
907 : :
908 : 0 : err = alloc_rxq_mbufs(rxq);
909 [ # # ]: 0 : if (err) {
910 : 0 : PMD_DRV_LOG(ERR, "Failed to allocate RX queue mbuf");
911 : 0 : return err;
912 : : }
913 : :
914 : : rte_wmb();
915 : :
916 : : /* Init the RX tail register. */
917 : 0 : IAVF_PCI_REG_WRITE(rxq->qrx_tail, rxq->nb_rx_desc - 1);
918 : 0 : IAVF_WRITE_FLUSH(hw);
919 : :
920 : : /* Ready to switch the queue on */
921 [ # # ]: 0 : if (!vf->lv_enabled)
922 : 0 : err = iavf_switch_queue(adapter, rx_queue_id, true, true);
923 : : else
924 : 0 : err = iavf_switch_queue_lv(adapter, rx_queue_id, true, true);
925 : :
926 [ # # ]: 0 : if (err) {
927 : 0 : release_rxq_mbufs(rxq);
928 : 0 : PMD_DRV_LOG(ERR, "Failed to switch RX queue %u on",
929 : : rx_queue_id);
930 : : } else {
931 : 0 : dev->data->rx_queue_state[rx_queue_id] =
932 : : RTE_ETH_QUEUE_STATE_STARTED;
933 : : }
934 : :
935 [ # # ]: 0 : if (dev->data->dev_conf.rxmode.offloads &
936 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
937 [ # # ]: 0 : if (iavf_get_phc_time(rxq)) {
938 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
939 : 0 : return err;
940 : : }
941 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
942 : : }
943 : :
944 : : return err;
945 : : }
946 : :
947 : : int
948 : 0 : iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id)
949 : : {
950 : 0 : struct iavf_adapter *adapter =
951 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
952 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
953 : : struct iavf_hw *hw = IAVF_DEV_PRIVATE_TO_HW(dev->data->dev_private);
954 : : struct ci_tx_queue *txq;
955 : : int err = 0;
956 : :
957 : 0 : PMD_DRV_FUNC_TRACE();
958 : :
959 [ # # ]: 0 : if (tx_queue_id >= dev->data->nb_tx_queues)
960 : : return -EINVAL;
961 : :
962 : 0 : txq = dev->data->tx_queues[tx_queue_id];
963 : :
964 : : /* Init the RX tail register. */
965 : 0 : IAVF_PCI_REG_WRITE(txq->qtx_tail, 0);
966 : 0 : IAVF_WRITE_FLUSH(hw);
967 : :
968 : : /* Ready to switch the queue on */
969 [ # # ]: 0 : if (!vf->lv_enabled)
970 : 0 : err = iavf_switch_queue(adapter, tx_queue_id, false, true);
971 : : else
972 : 0 : err = iavf_switch_queue_lv(adapter, tx_queue_id, false, true);
973 : :
974 [ # # ]: 0 : if (err)
975 : 0 : PMD_DRV_LOG(ERR, "Failed to switch TX queue %u on",
976 : : tx_queue_id);
977 : : else
978 : 0 : dev->data->tx_queue_state[tx_queue_id] =
979 : : RTE_ETH_QUEUE_STATE_STARTED;
980 : :
981 : : return err;
982 : : }
983 : :
984 : : int
985 : 0 : iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id)
986 : : {
987 : 0 : struct iavf_adapter *adapter =
988 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
989 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
990 : : struct ci_rx_queue *rxq;
991 : : int err;
992 : :
993 : 0 : PMD_DRV_FUNC_TRACE();
994 : :
995 [ # # ]: 0 : if (rx_queue_id >= dev->data->nb_rx_queues)
996 : : return -EINVAL;
997 : :
998 [ # # ]: 0 : if (!vf->lv_enabled)
999 : 0 : err = iavf_switch_queue(adapter, rx_queue_id, true, false);
1000 : : else
1001 : 0 : err = iavf_switch_queue_lv(adapter, rx_queue_id, true, false);
1002 : :
1003 [ # # ]: 0 : if (err) {
1004 : 0 : PMD_DRV_LOG(ERR, "Failed to switch RX queue %u off",
1005 : : rx_queue_id);
1006 : 0 : return err;
1007 : : }
1008 : :
1009 : 0 : rxq = dev->data->rx_queues[rx_queue_id];
1010 : 0 : iavf_rxq_release_mbufs_ops[rxq->rel_mbufs_type].release_mbufs(rxq);
1011 : 0 : reset_rx_queue(rxq);
1012 : 0 : dev->data->rx_queue_state[rx_queue_id] = RTE_ETH_QUEUE_STATE_STOPPED;
1013 : :
1014 : 0 : return 0;
1015 : : }
1016 : :
1017 : : int
1018 : 0 : iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id)
1019 : : {
1020 : 0 : struct iavf_adapter *adapter =
1021 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1022 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
1023 : : struct ci_tx_queue *txq;
1024 : : int err;
1025 : :
1026 : 0 : PMD_DRV_FUNC_TRACE();
1027 : :
1028 [ # # ]: 0 : if (tx_queue_id >= dev->data->nb_tx_queues)
1029 : : return -EINVAL;
1030 : :
1031 [ # # ]: 0 : if (!vf->lv_enabled)
1032 : 0 : err = iavf_switch_queue(adapter, tx_queue_id, false, false);
1033 : : else
1034 : 0 : err = iavf_switch_queue_lv(adapter, tx_queue_id, false, false);
1035 : :
1036 [ # # ]: 0 : if (err) {
1037 : 0 : PMD_DRV_LOG(ERR, "Failed to switch TX queue %u off",
1038 : : tx_queue_id);
1039 : 0 : return err;
1040 : : }
1041 : :
1042 : 0 : txq = dev->data->tx_queues[tx_queue_id];
1043 : 0 : ci_txq_release_all_mbufs(txq, txq->use_ctx);
1044 : 0 : reset_tx_queue(txq);
1045 : 0 : dev->data->tx_queue_state[tx_queue_id] = RTE_ETH_QUEUE_STATE_STOPPED;
1046 : :
1047 : 0 : return 0;
1048 : : }
1049 : :
1050 : : void
1051 : 0 : iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid)
1052 : : {
1053 : 0 : struct ci_rx_queue *q = dev->data->rx_queues[qid];
1054 : :
1055 [ # # ]: 0 : if (!q)
1056 : : return;
1057 : :
1058 : 0 : iavf_rxq_release_mbufs_ops[q->rel_mbufs_type].release_mbufs(q);
1059 : 0 : rte_free(q->sw_ring);
1060 : 0 : rte_memzone_free(q->mz);
1061 : 0 : rte_free(q->stats);
1062 : 0 : rte_free(q);
1063 : : }
1064 : :
1065 : : void
1066 : 0 : iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid)
1067 : : {
1068 : 0 : struct ci_tx_queue *q = dev->data->tx_queues[qid];
1069 : :
1070 [ # # ]: 0 : if (!q)
1071 : : return;
1072 : :
1073 : 0 : ci_txq_release_all_mbufs(q, q->use_ctx);
1074 : 0 : rte_free(q->sw_ring);
1075 : 0 : rte_memzone_free(q->mz);
1076 : 0 : rte_free(q);
1077 : : }
1078 : :
1079 : : static void
1080 : 0 : iavf_reset_queues(struct rte_eth_dev *dev)
1081 : : {
1082 : : struct ci_rx_queue *rxq;
1083 : : struct ci_tx_queue *txq;
1084 : : int i;
1085 : :
1086 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
1087 : 0 : txq = dev->data->tx_queues[i];
1088 [ # # ]: 0 : if (!txq)
1089 : 0 : continue;
1090 : 0 : ci_txq_release_all_mbufs(txq, txq->use_ctx);
1091 : 0 : reset_tx_queue(txq);
1092 : 0 : dev->data->tx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
1093 : : }
1094 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
1095 : 0 : rxq = dev->data->rx_queues[i];
1096 [ # # ]: 0 : if (!rxq)
1097 : 0 : continue;
1098 : 0 : iavf_rxq_release_mbufs_ops[rxq->rel_mbufs_type].release_mbufs(rxq);
1099 : 0 : reset_rx_queue(rxq);
1100 : 0 : dev->data->rx_queue_state[i] = RTE_ETH_QUEUE_STATE_STOPPED;
1101 : : }
1102 : 0 : }
1103 : :
1104 : : void
1105 : 0 : iavf_stop_queues(struct rte_eth_dev *dev)
1106 : : {
1107 : 0 : struct iavf_adapter *adapter =
1108 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
1109 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
1110 : : int ret;
1111 : :
1112 : : /* adminq will be disabled when vf is resetting. */
1113 [ # # ]: 0 : if (vf->in_reset_recovery) {
1114 : 0 : iavf_reset_queues(dev);
1115 : 0 : return;
1116 : : }
1117 : :
1118 : : /* Stop All queues */
1119 [ # # ]: 0 : if (!vf->lv_enabled) {
1120 : 0 : ret = iavf_disable_queues(adapter);
1121 [ # # ]: 0 : if (ret)
1122 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues");
1123 : : } else {
1124 : 0 : ret = iavf_disable_queues_lv(adapter);
1125 [ # # ]: 0 : if (ret)
1126 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues for large VF");
1127 : : }
1128 : :
1129 [ # # ]: 0 : if (ret)
1130 : 0 : PMD_DRV_LOG(WARNING, "Fail to stop queues");
1131 : :
1132 : 0 : iavf_reset_queues(dev);
1133 : : }
1134 : :
1135 : : #define IAVF_RX_FLEX_ERR0_BITS \
1136 : : ((1 << IAVF_RX_FLEX_DESC_STATUS0_HBO_S) | \
1137 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S) | \
1138 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S) | \
1139 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S) | \
1140 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S) | \
1141 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_RXE_S))
1142 : :
1143 : : static inline void
1144 : : iavf_rxd_to_vlan_tci(struct rte_mbuf *mb, volatile union ci_rx_desc *rxdp)
1145 : : {
1146 : 0 : if (rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len) &
1147 : : (1 << IAVF_RX_DESC_STATUS_L2TAG1P_SHIFT)) {
1148 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED;
1149 : 0 : mb->vlan_tci =
1150 : 0 : rte_le_to_cpu_16(rxdp->wb.qword0.lo_dword.l2tag1);
1151 : : } else {
1152 : 0 : mb->vlan_tci = 0;
1153 : : }
1154 : : }
1155 : :
1156 : : static inline void
1157 : : iavf_flex_rxd_to_vlan_tci(struct rte_mbuf *mb,
1158 : : volatile union ci_rx_flex_desc *rxdp)
1159 : : {
1160 : 0 : if (rte_le_to_cpu_64(rxdp->wb.status_error0) &
1161 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S)) {
1162 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_VLAN |
1163 : : RTE_MBUF_F_RX_VLAN_STRIPPED;
1164 : 0 : mb->vlan_tci =
1165 : 0 : rte_le_to_cpu_16(rxdp->wb.l2tag1);
1166 : : } else {
1167 : 0 : mb->vlan_tci = 0;
1168 : : }
1169 : :
1170 [ # # # # : 0 : if (rte_le_to_cpu_16(rxdp->wb.status_error1) &
# # ]
1171 : : (1 << IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S)) {
1172 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_QINQ_STRIPPED |
1173 : : RTE_MBUF_F_RX_QINQ |
1174 : : RTE_MBUF_F_RX_VLAN_STRIPPED |
1175 : : RTE_MBUF_F_RX_VLAN;
1176 : 0 : mb->vlan_tci_outer = mb->vlan_tci;
1177 : 0 : mb->vlan_tci = rte_le_to_cpu_16(rxdp->wb.l2tag2_2nd);
1178 : : PMD_RX_LOG(DEBUG, "Descriptor l2tag2_1: %u, l2tag2_2: %u",
1179 : : rte_le_to_cpu_16(rxdp->wb.l2tag2_1st),
1180 : : rte_le_to_cpu_16(rxdp->wb.l2tag2_2nd));
1181 : : } else {
1182 : 0 : mb->vlan_tci_outer = 0;
1183 : : }
1184 : : }
1185 : :
1186 : : static inline void
1187 : : iavf_flex_rxd_to_ipsec_crypto_said_get(struct rte_mbuf *mb,
1188 : : volatile union ci_rx_flex_desc *rxdp)
1189 : : {
1190 : : volatile struct iavf_32b_rx_flex_desc_comms_ipsec *desc =
1191 : : (volatile struct iavf_32b_rx_flex_desc_comms_ipsec *)rxdp;
1192 : :
1193 : 0 : mb->dynfield1[0] = desc->ipsec_said &
1194 : : IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK;
1195 : 0 : }
1196 : :
1197 : : static inline void
1198 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(struct rte_mbuf *mb,
1199 : : volatile union ci_rx_flex_desc *rxdp,
1200 : : struct iavf_ipsec_crypto_stats *stats)
1201 : : {
1202 : 0 : uint16_t status1 = rte_le_to_cpu_64(rxdp->wb.status_error1);
1203 : :
1204 [ # # ]: 0 : if (status1 & BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED)) {
1205 : : uint16_t ipsec_status;
1206 : :
1207 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_SEC_OFFLOAD;
1208 : :
1209 : 0 : ipsec_status = status1 &
1210 : : IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK;
1211 : :
1212 : :
1213 [ # # ]: 0 : if (unlikely(ipsec_status !=
1214 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS)) {
1215 : 0 : mb->ol_flags |= RTE_MBUF_F_RX_SEC_OFFLOAD_FAILED;
1216 : :
1217 [ # # # # : 0 : switch (ipsec_status) {
# # ]
1218 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS:
1219 : 0 : stats->ierrors.sad_miss++;
1220 : 0 : break;
1221 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED:
1222 : 0 : stats->ierrors.not_processed++;
1223 : 0 : break;
1224 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL:
1225 : 0 : stats->ierrors.icv_check++;
1226 : 0 : break;
1227 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR:
1228 : 0 : stats->ierrors.ipsec_length++;
1229 : 0 : break;
1230 : 0 : case IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR:
1231 : 0 : stats->ierrors.misc++;
1232 : 0 : break;
1233 : : }
1234 : :
1235 : 0 : stats->ierrors.count++;
1236 : 0 : return;
1237 : : }
1238 : :
1239 : 0 : stats->icount++;
1240 : 0 : stats->ibytes += rxdp->wb.pkt_len & 0x3FFF;
1241 : :
1242 [ # # # # ]: 0 : if (rxdp->wb.rxdid == IAVF_RXDID_COMMS_IPSEC_CRYPTO &&
1243 : : ipsec_status !=
1244 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS)
1245 : : iavf_flex_rxd_to_ipsec_crypto_said_get(mb, rxdp);
1246 : : }
1247 : : }
1248 : :
1249 : :
1250 : : /* Translate the rx descriptor status and error fields to pkt flags */
1251 : : static inline uint64_t
1252 : 0 : iavf_rxd_to_pkt_flags(uint64_t qword)
1253 : : {
1254 : : uint64_t flags;
1255 : 0 : uint64_t error_bits = (qword >> IAVF_RXD_QW1_ERROR_SHIFT);
1256 : :
1257 : : #define IAVF_RX_ERR_BITS 0x3f
1258 : :
1259 : : /* Check if RSS_HASH */
1260 : 0 : flags = (((qword >> IAVF_RX_DESC_STATUS_FLTSTAT_SHIFT) &
1261 : : IAVF_RX_DESC_FLTSTAT_RSS_HASH) ==
1262 [ # # ]: 0 : IAVF_RX_DESC_FLTSTAT_RSS_HASH) ? RTE_MBUF_F_RX_RSS_HASH : 0;
1263 : :
1264 : : /* Check if FDIR Match */
1265 : 0 : flags |= (qword & (1 << IAVF_RX_DESC_STATUS_FLM_SHIFT) ?
1266 : 0 : RTE_MBUF_F_RX_FDIR : 0);
1267 : :
1268 [ # # ]: 0 : if (likely((error_bits & IAVF_RX_ERR_BITS) == 0)) {
1269 : 0 : flags |= (RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_GOOD);
1270 : 0 : return flags;
1271 : : }
1272 : :
1273 [ # # ]: 0 : if (unlikely(error_bits & (1 << IAVF_RX_DESC_ERROR_IPE_SHIFT)))
1274 : 0 : flags |= RTE_MBUF_F_RX_IP_CKSUM_BAD;
1275 : : else
1276 : 0 : flags |= RTE_MBUF_F_RX_IP_CKSUM_GOOD;
1277 : :
1278 [ # # ]: 0 : if (unlikely(error_bits & (1 << IAVF_RX_DESC_ERROR_L4E_SHIFT)))
1279 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_BAD;
1280 : : else
1281 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_GOOD;
1282 : :
1283 : : /* TODO: Oversize error bit is not processed here */
1284 : :
1285 : : return flags;
1286 : : }
1287 : :
1288 : : static inline uint64_t
1289 : : iavf_rxd_build_fdir(volatile union ci_rx_desc *rxdp, struct rte_mbuf *mb)
1290 : : {
1291 : : uint64_t flags = 0;
1292 : : uint16_t flexbh;
1293 : :
1294 : 0 : flexbh = (rte_le_to_cpu_32(rxdp->wb.qword2.ext_status) >>
1295 : 0 : IAVF_RX_DESC_EXT_STATUS_FLEXBH_SHIFT) &
1296 : : IAVF_RX_DESC_EXT_STATUS_FLEXBH_MASK;
1297 : :
1298 [ # # # # : 0 : if (flexbh == IAVF_RX_DESC_EXT_STATUS_FLEXBH_FD_ID) {
# # ]
1299 : 0 : mb->hash.fdir.hi =
1300 : 0 : rte_le_to_cpu_32(rxdp->wb.qword3.hi_dword.fd_id);
1301 : : flags |= RTE_MBUF_F_RX_FDIR_ID;
1302 : : }
1303 : : return flags;
1304 : : }
1305 : :
1306 : : #define IAVF_RX_FLEX_ERR0_BITS \
1307 : : ((1 << IAVF_RX_FLEX_DESC_STATUS0_HBO_S) | \
1308 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S) | \
1309 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S) | \
1310 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S) | \
1311 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S) | \
1312 : : (1 << IAVF_RX_FLEX_DESC_STATUS0_RXE_S))
1313 : :
1314 : : /* Rx L3/L4 checksum */
1315 : : static inline uint64_t
1316 : 0 : iavf_flex_rxd_error_to_pkt_flags(uint16_t stat_err0)
1317 : : {
1318 : : uint64_t flags = 0;
1319 : :
1320 : : /* check if HW has decoded the packet and checksum */
1321 [ # # ]: 0 : if (unlikely(!(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S))))
1322 : : return 0;
1323 : :
1324 [ # # ]: 0 : if (likely(!(stat_err0 & IAVF_RX_FLEX_ERR0_BITS))) {
1325 : : flags |= (RTE_MBUF_F_RX_IP_CKSUM_GOOD |
1326 : : RTE_MBUF_F_RX_L4_CKSUM_GOOD |
1327 : : RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD);
1328 : : return flags;
1329 : : }
1330 : :
1331 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S)))
1332 : : flags |= RTE_MBUF_F_RX_IP_CKSUM_BAD;
1333 : : else
1334 : : flags |= RTE_MBUF_F_RX_IP_CKSUM_GOOD;
1335 : :
1336 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S)))
1337 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_BAD;
1338 : : else
1339 : 0 : flags |= RTE_MBUF_F_RX_L4_CKSUM_GOOD;
1340 : :
1341 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S)))
1342 : 0 : flags |= RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD;
1343 : :
1344 [ # # ]: 0 : if (unlikely(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S)))
1345 : 0 : flags |= RTE_MBUF_F_RX_OUTER_L4_CKSUM_BAD;
1346 : : else
1347 : 0 : flags |= RTE_MBUF_F_RX_OUTER_L4_CKSUM_GOOD;
1348 : :
1349 : : return flags;
1350 : : }
1351 : :
1352 : : /* If the number of free RX descriptors is greater than the RX free
1353 : : * threshold of the queue, advance the Receive Descriptor Tail (RDT)
1354 : : * register. Update the RDT with the value of the last processed RX
1355 : : * descriptor minus 1, to guarantee that the RDT register is never
1356 : : * equal to the RDH register, which creates a "full" ring situation
1357 : : * from the hardware point of view.
1358 : : */
1359 : : static inline void
1360 : 0 : iavf_update_rx_tail(struct ci_rx_queue *rxq, uint16_t nb_hold, uint16_t rx_id)
1361 : : {
1362 : 0 : nb_hold = (uint16_t)(nb_hold + rxq->nb_rx_hold);
1363 : :
1364 [ # # ]: 0 : if (nb_hold > rxq->rx_free_thresh) {
1365 : : PMD_RX_LOG(DEBUG,
1366 : : "port_id=%u queue_id=%u rx_tail=%u nb_hold=%u",
1367 : : rxq->port_id, rxq->queue_id, rx_id, nb_hold);
1368 [ # # ]: 0 : rx_id = (uint16_t)((rx_id == 0) ?
1369 : 0 : (rxq->nb_rx_desc - 1) : (rx_id - 1));
1370 : 0 : IAVF_PCI_REG_WC_WRITE(rxq->qrx_tail, rx_id);
1371 : : nb_hold = 0;
1372 : : }
1373 : 0 : rxq->nb_rx_hold = nb_hold;
1374 : 0 : }
1375 : :
1376 : : /* implement recv_pkts */
1377 : : uint16_t
1378 : 0 : iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1379 : : {
1380 : : volatile union ci_rx_desc *rx_ring;
1381 : : volatile union ci_rx_desc *rxdp;
1382 : : struct ci_rx_queue *rxq;
1383 : : union ci_rx_desc rxd;
1384 : : struct ci_rx_entry rxe;
1385 : : struct rte_eth_dev *dev;
1386 : : struct rte_mbuf *rxm;
1387 : : struct rte_mbuf *nmb;
1388 : : uint16_t nb_rx;
1389 : : uint32_t rx_status;
1390 : : uint64_t qword1;
1391 : : uint16_t rx_packet_len;
1392 : : uint16_t rx_id, nb_hold;
1393 : : uint64_t dma_addr;
1394 : : uint64_t pkt_flags;
1395 : : const uint32_t *ptype_tbl;
1396 : :
1397 : : nb_rx = 0;
1398 : : nb_hold = 0;
1399 : : rxq = rx_queue;
1400 : 0 : rx_id = rxq->rx_tail;
1401 : 0 : rx_ring = rxq->rx_ring;
1402 : 0 : ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1403 : :
1404 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1405 : 0 : rxdp = &rx_ring[rx_id];
1406 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
1407 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
1408 : : IAVF_RXD_QW1_STATUS_SHIFT;
1409 : :
1410 : : /* Check the DD bit first */
1411 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
1412 : : break;
1413 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1414 : :
1415 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1416 [ # # ]: 0 : if (unlikely(!nmb)) {
1417 : 0 : dev = &rte_eth_devices[rxq->port_id];
1418 : 0 : dev->data->rx_mbuf_alloc_failed++;
1419 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1420 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1421 : 0 : break;
1422 : : }
1423 : :
1424 : 0 : rxd = *rxdp;
1425 : 0 : nb_hold++;
1426 : 0 : rxe = rxq->sw_ring[rx_id];
1427 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1428 : 0 : rx_id++;
1429 [ # # ]: 0 : if (unlikely(rx_id == rxq->nb_rx_desc))
1430 : : rx_id = 0;
1431 : :
1432 : : /* Prefetch next mbuf */
1433 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1434 : :
1435 : : /* When next RX descriptor is on a cache line boundary,
1436 : : * prefetch the next 4 RX descriptors and next 8 pointers
1437 : : * to mbufs.
1438 : : */
1439 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1440 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1441 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1442 : : }
1443 : : rxm = rxe.mbuf;
1444 : : dma_addr =
1445 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1446 : 0 : rxdp->read.hdr_addr = 0;
1447 : 0 : rxdp->read.pkt_addr = dma_addr;
1448 : :
1449 : 0 : rx_packet_len = ((qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
1450 : 0 : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT) - rxq->crc_len;
1451 : :
1452 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1453 : 0 : rte_prefetch0(RTE_PTR_ADD(rxm->buf_addr, RTE_PKTMBUF_HEADROOM));
1454 : 0 : rxm->nb_segs = 1;
1455 : 0 : rxm->next = NULL;
1456 : 0 : rxm->pkt_len = rx_packet_len;
1457 : 0 : rxm->data_len = rx_packet_len;
1458 : 0 : rxm->port = rxq->port_id;
1459 [ # # ]: 0 : rxm->ol_flags = 0;
1460 : : iavf_rxd_to_vlan_tci(rxm, &rxd);
1461 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
1462 : 0 : rxm->packet_type =
1463 : 0 : ptype_tbl[(uint8_t)((qword1 &
1464 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >> IAVF_RXD_QW1_PTYPE_SHIFT)];
1465 : :
1466 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
1467 : 0 : rxm->hash.rss =
1468 : 0 : rte_le_to_cpu_32(rxd.wb.qword0.hi_dword.rss);
1469 : :
1470 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
1471 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxd, rxm);
1472 : :
1473 : 0 : rxm->ol_flags |= pkt_flags;
1474 : :
1475 : 0 : rx_pkts[nb_rx++] = rxm;
1476 : : }
1477 : 0 : rxq->rx_tail = rx_id;
1478 : :
1479 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1480 : :
1481 : 0 : return nb_rx;
1482 : : }
1483 : :
1484 : : /* implement recv_pkts for flexible Rx descriptor */
1485 : : uint16_t
1486 : 0 : iavf_recv_pkts_flex_rxd(void *rx_queue,
1487 : : struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1488 : : {
1489 : : volatile union ci_rx_flex_desc *rx_ring;
1490 : : volatile union ci_rx_flex_desc *rxdp;
1491 : : struct ci_rx_queue *rxq;
1492 : : union ci_rx_flex_desc rxd;
1493 : : struct ci_rx_entry rxe;
1494 : : struct rte_eth_dev *dev;
1495 : : struct rte_mbuf *rxm;
1496 : : struct rte_mbuf *nmb;
1497 : : uint16_t nb_rx;
1498 : : uint16_t rx_stat_err0;
1499 : : uint16_t rx_packet_len;
1500 : : uint16_t rx_id, nb_hold;
1501 : : uint64_t dma_addr;
1502 : : uint64_t pkt_flags;
1503 : : const uint32_t *ptype_tbl;
1504 : : uint64_t ts_ns;
1505 : :
1506 : : nb_rx = 0;
1507 : : nb_hold = 0;
1508 : : rxq = rx_queue;
1509 : 0 : rx_id = rxq->rx_tail;
1510 : 0 : rx_ring = rxq->rx_flex_ring;
1511 : 0 : ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1512 : :
1513 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1514 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1515 : :
1516 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1517 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1518 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1519 : 0 : rxq->hw_time_update = sw_cur_time;
1520 : : }
1521 : : }
1522 : :
1523 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1524 : 0 : rxdp = &rx_ring[rx_id];
1525 : 0 : rx_stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1526 : :
1527 : : /* Check the DD bit first */
1528 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1529 : : break;
1530 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1531 : :
1532 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1533 [ # # ]: 0 : if (unlikely(!nmb)) {
1534 : 0 : dev = &rte_eth_devices[rxq->port_id];
1535 : 0 : dev->data->rx_mbuf_alloc_failed++;
1536 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1537 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1538 : 0 : break;
1539 : : }
1540 : :
1541 : 0 : rxd = *rxdp;
1542 : 0 : nb_hold++;
1543 : 0 : rxe = rxq->sw_ring[rx_id];
1544 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1545 : 0 : rx_id++;
1546 [ # # ]: 0 : if (unlikely(rx_id == rxq->nb_rx_desc))
1547 : : rx_id = 0;
1548 : :
1549 : : /* Prefetch next mbuf */
1550 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1551 : :
1552 : : /* When next RX descriptor is on a cache line boundary,
1553 : : * prefetch the next 4 RX descriptors and next 8 pointers
1554 : : * to mbufs.
1555 : : */
1556 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1557 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1558 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1559 : : }
1560 : : rxm = rxe.mbuf;
1561 : : dma_addr =
1562 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1563 : 0 : rxdp->read.hdr_addr = 0;
1564 : 0 : rxdp->read.pkt_addr = dma_addr;
1565 : :
1566 : 0 : rx_packet_len = (rte_le_to_cpu_16(rxd.wb.pkt_len) &
1567 : 0 : IAVF_RX_FLX_DESC_PKT_LEN_M) - rxq->crc_len;
1568 : :
1569 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1570 : 0 : rte_prefetch0(RTE_PTR_ADD(rxm->buf_addr, RTE_PKTMBUF_HEADROOM));
1571 : 0 : rxm->nb_segs = 1;
1572 : 0 : rxm->next = NULL;
1573 : 0 : rxm->pkt_len = rx_packet_len;
1574 : 0 : rxm->data_len = rx_packet_len;
1575 : 0 : rxm->port = rxq->port_id;
1576 : 0 : rxm->ol_flags = 0;
1577 : 0 : rxm->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
1578 [ # # ]: 0 : rte_le_to_cpu_16(rxd.wb.ptype_flex_flags0)];
1579 : : iavf_flex_rxd_to_vlan_tci(rxm, &rxd);
1580 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(rxm, &rxd,
1581 : 0 : &rxq->stats->ipsec_crypto);
1582 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, rxm, &rxd);
1583 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(rx_stat_err0);
1584 : :
1585 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0) {
1586 [ # # ]: 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
1587 : : rte_le_to_cpu_32(rxd.wb.flex_ts.ts_high));
1588 : :
1589 : 0 : rxq->phc_time = ts_ns;
1590 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1591 : :
1592 : 0 : *RTE_MBUF_DYNFIELD(rxm,
1593 : : iavf_timestamp_dynfield_offset,
1594 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
1595 : 0 : rxm->ol_flags |= iavf_timestamp_dynflag;
1596 : : }
1597 : :
1598 : 0 : rxm->ol_flags |= pkt_flags;
1599 : :
1600 : 0 : rx_pkts[nb_rx++] = rxm;
1601 : : }
1602 : 0 : rxq->rx_tail = rx_id;
1603 : :
1604 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1605 : :
1606 : 0 : return nb_rx;
1607 : : }
1608 : :
1609 : : /* implement recv_scattered_pkts for flexible Rx descriptor */
1610 : : uint16_t
1611 : 0 : iavf_recv_scattered_pkts_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
1612 : : uint16_t nb_pkts)
1613 : : {
1614 : : struct ci_rx_queue *rxq = rx_queue;
1615 : : union ci_rx_flex_desc rxd;
1616 : : struct ci_rx_entry rxe;
1617 : 0 : struct rte_mbuf *first_seg = rxq->pkt_first_seg;
1618 : 0 : struct rte_mbuf *last_seg = rxq->pkt_last_seg;
1619 : : struct rte_mbuf *nmb, *rxm;
1620 : 0 : uint16_t rx_id = rxq->rx_tail;
1621 : : uint16_t nb_rx = 0, nb_hold = 0, rx_packet_len;
1622 : : struct rte_eth_dev *dev;
1623 : : uint16_t rx_stat_err0;
1624 : : uint64_t dma_addr;
1625 : : uint64_t pkt_flags;
1626 : : uint64_t ts_ns;
1627 : :
1628 : 0 : volatile union ci_rx_flex_desc *rx_ring = rxq->rx_flex_ring;
1629 : : volatile union ci_rx_flex_desc *rxdp;
1630 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1631 : :
1632 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1633 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1634 : :
1635 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1636 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1637 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1638 : 0 : rxq->hw_time_update = sw_cur_time;
1639 : : }
1640 : : }
1641 : :
1642 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1643 : 0 : rxdp = &rx_ring[rx_id];
1644 : 0 : rx_stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1645 : :
1646 : : /* Check the DD bit */
1647 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1648 : : break;
1649 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1650 : :
1651 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1652 [ # # ]: 0 : if (unlikely(!nmb)) {
1653 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1654 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1655 : 0 : dev = &rte_eth_devices[rxq->port_id];
1656 : 0 : dev->data->rx_mbuf_alloc_failed++;
1657 : 0 : break;
1658 : : }
1659 : :
1660 : 0 : rxd = *rxdp;
1661 : 0 : nb_hold++;
1662 : 0 : rxe = rxq->sw_ring[rx_id];
1663 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1664 : 0 : rx_id++;
1665 [ # # ]: 0 : if (rx_id == rxq->nb_rx_desc)
1666 : : rx_id = 0;
1667 : :
1668 : : /* Prefetch next mbuf */
1669 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1670 : :
1671 : : /* When next RX descriptor is on a cache line boundary,
1672 : : * prefetch the next 4 RX descriptors and next 8 pointers
1673 : : * to mbufs.
1674 : : */
1675 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1676 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1677 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1678 : : }
1679 : :
1680 : : rxm = rxe.mbuf;
1681 : : dma_addr =
1682 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1683 : :
1684 : : /* Set data buffer address and data length of the mbuf */
1685 : 0 : rxdp->read.hdr_addr = 0;
1686 : 0 : rxdp->read.pkt_addr = dma_addr;
1687 : 0 : rx_packet_len = rte_le_to_cpu_16(rxd.wb.pkt_len) &
1688 : : IAVF_RX_FLX_DESC_PKT_LEN_M;
1689 : 0 : rxm->data_len = rx_packet_len;
1690 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1691 : :
1692 : : /* If this is the first buffer of the received packet, set the
1693 : : * pointer to the first mbuf of the packet and initialize its
1694 : : * context. Otherwise, update the total length and the number
1695 : : * of segments of the current scattered packet, and update the
1696 : : * pointer to the last mbuf of the current packet.
1697 : : */
1698 [ # # ]: 0 : if (!first_seg) {
1699 : : first_seg = rxm;
1700 : 0 : first_seg->nb_segs = 1;
1701 : 0 : first_seg->pkt_len = rx_packet_len;
1702 : : } else {
1703 : 0 : first_seg->pkt_len =
1704 : 0 : (uint16_t)(first_seg->pkt_len +
1705 : : rx_packet_len);
1706 : 0 : first_seg->nb_segs++;
1707 : 0 : last_seg->next = rxm;
1708 : : }
1709 : :
1710 : : /* If this is not the last buffer of the received packet,
1711 : : * update the pointer to the last mbuf of the current scattered
1712 : : * packet and continue to parse the RX ring.
1713 : : */
1714 [ # # ]: 0 : if (!(rx_stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_EOF_S))) {
1715 : : last_seg = rxm;
1716 : 0 : continue;
1717 : : }
1718 : :
1719 : : /* This is the last buffer of the received packet. If the CRC
1720 : : * is not stripped by the hardware:
1721 : : * - Subtract the CRC length from the total packet length.
1722 : : * - If the last buffer only contains the whole CRC or a part
1723 : : * of it, free the mbuf associated to the last buffer. If part
1724 : : * of the CRC is also contained in the previous mbuf, subtract
1725 : : * the length of that CRC part from the data length of the
1726 : : * previous mbuf.
1727 : : */
1728 : 0 : rxm->next = NULL;
1729 [ # # ]: 0 : if (unlikely(rxq->crc_len > 0)) {
1730 : 0 : first_seg->pkt_len -= RTE_ETHER_CRC_LEN;
1731 [ # # ]: 0 : if (rx_packet_len <= RTE_ETHER_CRC_LEN) {
1732 : : rte_pktmbuf_free_seg(rxm);
1733 : 0 : first_seg->nb_segs--;
1734 : 0 : last_seg->data_len =
1735 : 0 : (uint16_t)(last_seg->data_len -
1736 : : (RTE_ETHER_CRC_LEN - rx_packet_len));
1737 : 0 : last_seg->next = NULL;
1738 : : } else {
1739 : 0 : rxm->data_len = (uint16_t)(rx_packet_len -
1740 : : RTE_ETHER_CRC_LEN);
1741 : : }
1742 : : }
1743 : :
1744 : 0 : first_seg->port = rxq->port_id;
1745 : 0 : first_seg->ol_flags = 0;
1746 : 0 : first_seg->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
1747 [ # # ]: 0 : rte_le_to_cpu_16(rxd.wb.ptype_flex_flags0)];
1748 : : iavf_flex_rxd_to_vlan_tci(first_seg, &rxd);
1749 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(first_seg, &rxd,
1750 : 0 : &rxq->stats->ipsec_crypto);
1751 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, first_seg, &rxd);
1752 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(rx_stat_err0);
1753 : :
1754 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0) {
1755 [ # # ]: 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
1756 : : rte_le_to_cpu_32(rxd.wb.flex_ts.ts_high));
1757 : :
1758 : 0 : rxq->phc_time = ts_ns;
1759 : 0 : rxq->hw_time_update = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1760 : :
1761 : 0 : *RTE_MBUF_DYNFIELD(first_seg,
1762 : : iavf_timestamp_dynfield_offset,
1763 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
1764 : 0 : first_seg->ol_flags |= iavf_timestamp_dynflag;
1765 : : }
1766 : :
1767 : 0 : first_seg->ol_flags |= pkt_flags;
1768 : :
1769 : : /* Prefetch data of first segment, if configured to do so. */
1770 : 0 : rte_prefetch0(RTE_PTR_ADD(first_seg->buf_addr,
1771 : : first_seg->data_off));
1772 : 0 : rx_pkts[nb_rx++] = first_seg;
1773 : : first_seg = NULL;
1774 : : }
1775 : :
1776 : : /* Record index of the next RX descriptor to probe. */
1777 : 0 : rxq->rx_tail = rx_id;
1778 : 0 : rxq->pkt_first_seg = first_seg;
1779 : 0 : rxq->pkt_last_seg = last_seg;
1780 : :
1781 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1782 : :
1783 : 0 : return nb_rx;
1784 : : }
1785 : :
1786 : : /* implement recv_scattered_pkts */
1787 : : uint16_t
1788 : 0 : iavf_recv_scattered_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1789 : : uint16_t nb_pkts)
1790 : : {
1791 : : struct ci_rx_queue *rxq = rx_queue;
1792 : : union ci_rx_desc rxd;
1793 : : struct ci_rx_entry rxe;
1794 : 0 : struct rte_mbuf *first_seg = rxq->pkt_first_seg;
1795 : 0 : struct rte_mbuf *last_seg = rxq->pkt_last_seg;
1796 : : struct rte_mbuf *nmb, *rxm;
1797 : 0 : uint16_t rx_id = rxq->rx_tail;
1798 : : uint16_t nb_rx = 0, nb_hold = 0, rx_packet_len;
1799 : : struct rte_eth_dev *dev;
1800 : : uint32_t rx_status;
1801 : : uint64_t qword1;
1802 : : uint64_t dma_addr;
1803 : : uint64_t pkt_flags;
1804 : :
1805 : 0 : volatile union ci_rx_desc *rx_ring = rxq->rx_ring;
1806 : : volatile union ci_rx_desc *rxdp;
1807 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1808 : :
1809 [ # # ]: 0 : while (nb_rx < nb_pkts) {
1810 : 0 : rxdp = &rx_ring[rx_id];
1811 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
1812 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
1813 : : IAVF_RXD_QW1_STATUS_SHIFT;
1814 : :
1815 : : /* Check the DD bit */
1816 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
1817 : : break;
1818 : : IAVF_DUMP_RX_DESC(rxq, rxdp, rx_id);
1819 : :
1820 : 0 : nmb = rte_mbuf_raw_alloc(rxq->mp);
1821 [ # # ]: 0 : if (unlikely(!nmb)) {
1822 : : PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1823 : : "queue_id=%u", rxq->port_id, rxq->queue_id);
1824 : 0 : dev = &rte_eth_devices[rxq->port_id];
1825 : 0 : dev->data->rx_mbuf_alloc_failed++;
1826 : 0 : break;
1827 : : }
1828 : :
1829 : 0 : rxd = *rxdp;
1830 : 0 : nb_hold++;
1831 : 0 : rxe = rxq->sw_ring[rx_id];
1832 : 0 : rxq->sw_ring[rx_id].mbuf = nmb;
1833 : 0 : rx_id++;
1834 [ # # ]: 0 : if (rx_id == rxq->nb_rx_desc)
1835 : : rx_id = 0;
1836 : :
1837 : : /* Prefetch next mbuf */
1838 : 0 : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1839 : :
1840 : : /* When next RX descriptor is on a cache line boundary,
1841 : : * prefetch the next 4 RX descriptors and next 8 pointers
1842 : : * to mbufs.
1843 : : */
1844 [ # # ]: 0 : if ((rx_id & 0x3) == 0) {
1845 : 0 : rte_prefetch0(&rx_ring[rx_id]);
1846 : : rte_prefetch0(rxq->sw_ring[rx_id].mbuf);
1847 : : }
1848 : :
1849 : : rxm = rxe.mbuf;
1850 : : dma_addr =
1851 : : rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1852 : :
1853 : : /* Set data buffer address and data length of the mbuf */
1854 : 0 : rxdp->read.hdr_addr = 0;
1855 : 0 : rxdp->read.pkt_addr = dma_addr;
1856 : 0 : rx_packet_len = (qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
1857 : : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT;
1858 : 0 : rxm->data_len = rx_packet_len;
1859 : 0 : rxm->data_off = RTE_PKTMBUF_HEADROOM;
1860 : :
1861 : : /* If this is the first buffer of the received packet, set the
1862 : : * pointer to the first mbuf of the packet and initialize its
1863 : : * context. Otherwise, update the total length and the number
1864 : : * of segments of the current scattered packet, and update the
1865 : : * pointer to the last mbuf of the current packet.
1866 : : */
1867 [ # # ]: 0 : if (!first_seg) {
1868 : : first_seg = rxm;
1869 : 0 : first_seg->nb_segs = 1;
1870 : 0 : first_seg->pkt_len = rx_packet_len;
1871 : : } else {
1872 : 0 : first_seg->pkt_len =
1873 : 0 : (uint16_t)(first_seg->pkt_len +
1874 : : rx_packet_len);
1875 : 0 : first_seg->nb_segs++;
1876 : 0 : last_seg->next = rxm;
1877 : : }
1878 : :
1879 : : /* If this is not the last buffer of the received packet,
1880 : : * update the pointer to the last mbuf of the current scattered
1881 : : * packet and continue to parse the RX ring.
1882 : : */
1883 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_EOF_SHIFT))) {
1884 : : last_seg = rxm;
1885 : 0 : continue;
1886 : : }
1887 : :
1888 : : /* This is the last buffer of the received packet. If the CRC
1889 : : * is not stripped by the hardware:
1890 : : * - Subtract the CRC length from the total packet length.
1891 : : * - If the last buffer only contains the whole CRC or a part
1892 : : * of it, free the mbuf associated to the last buffer. If part
1893 : : * of the CRC is also contained in the previous mbuf, subtract
1894 : : * the length of that CRC part from the data length of the
1895 : : * previous mbuf.
1896 : : */
1897 : 0 : rxm->next = NULL;
1898 [ # # ]: 0 : if (unlikely(rxq->crc_len > 0)) {
1899 : 0 : first_seg->pkt_len -= RTE_ETHER_CRC_LEN;
1900 [ # # ]: 0 : if (rx_packet_len <= RTE_ETHER_CRC_LEN) {
1901 : : rte_pktmbuf_free_seg(rxm);
1902 : 0 : first_seg->nb_segs--;
1903 : 0 : last_seg->data_len =
1904 : 0 : (uint16_t)(last_seg->data_len -
1905 : : (RTE_ETHER_CRC_LEN - rx_packet_len));
1906 : 0 : last_seg->next = NULL;
1907 : : } else
1908 : 0 : rxm->data_len = (uint16_t)(rx_packet_len -
1909 : : RTE_ETHER_CRC_LEN);
1910 : : }
1911 : :
1912 : 0 : first_seg->port = rxq->port_id;
1913 [ # # ]: 0 : first_seg->ol_flags = 0;
1914 : : iavf_rxd_to_vlan_tci(first_seg, &rxd);
1915 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
1916 : 0 : first_seg->packet_type =
1917 : 0 : ptype_tbl[(uint8_t)((qword1 &
1918 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >> IAVF_RXD_QW1_PTYPE_SHIFT)];
1919 : :
1920 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
1921 : 0 : first_seg->hash.rss =
1922 : 0 : rte_le_to_cpu_32(rxd.wb.qword0.hi_dword.rss);
1923 : :
1924 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
1925 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxd, first_seg);
1926 : :
1927 : 0 : first_seg->ol_flags |= pkt_flags;
1928 : :
1929 : : /* Prefetch data of first segment, if configured to do so. */
1930 : 0 : rte_prefetch0(RTE_PTR_ADD(first_seg->buf_addr,
1931 : : first_seg->data_off));
1932 : 0 : rx_pkts[nb_rx++] = first_seg;
1933 : : first_seg = NULL;
1934 : : }
1935 : :
1936 : : /* Record index of the next RX descriptor to probe. */
1937 : 0 : rxq->rx_tail = rx_id;
1938 : 0 : rxq->pkt_first_seg = first_seg;
1939 : 0 : rxq->pkt_last_seg = last_seg;
1940 : :
1941 : 0 : iavf_update_rx_tail(rxq, nb_hold, rx_id);
1942 : :
1943 : 0 : return nb_rx;
1944 : : }
1945 : :
1946 : : #define IAVF_LOOK_AHEAD 8
1947 : : static inline int
1948 : 0 : iavf_rx_scan_hw_ring_flex_rxd(struct ci_rx_queue *rxq,
1949 : : struct rte_mbuf **rx_pkts,
1950 : : uint16_t nb_pkts)
1951 : : {
1952 : : volatile union ci_rx_flex_desc *rxdp;
1953 : : struct ci_rx_entry *rxep;
1954 : : struct rte_mbuf *mb;
1955 : : uint16_t stat_err0;
1956 : : uint16_t pkt_len;
1957 : : int32_t s[IAVF_LOOK_AHEAD], var, nb_dd;
1958 : : int32_t i, j, nb_rx = 0;
1959 : : int32_t nb_staged = 0;
1960 : : uint64_t pkt_flags;
1961 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
1962 : : uint64_t ts_ns;
1963 : :
1964 : 0 : rxdp = &rxq->rx_flex_ring[rxq->rx_tail];
1965 : 0 : rxep = &rxq->sw_ring[rxq->rx_tail];
1966 : :
1967 : 0 : stat_err0 = rte_le_to_cpu_16(rxdp->wb.status_error0);
1968 : :
1969 : : /* Make sure there is at least 1 packet to receive */
1970 [ # # ]: 0 : if (!(stat_err0 & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S)))
1971 : : return 0;
1972 : :
1973 [ # # ]: 0 : if (rxq->offloads & RTE_ETH_RX_OFFLOAD_TIMESTAMP) {
1974 : 0 : uint64_t sw_cur_time = rte_get_timer_cycles() / (rte_get_timer_hz() / 1000);
1975 : :
1976 [ # # ]: 0 : if (sw_cur_time - rxq->hw_time_update > 4) {
1977 [ # # ]: 0 : if (iavf_get_phc_time(rxq))
1978 : 0 : PMD_DRV_LOG(ERR, "get physical time failed");
1979 : 0 : rxq->hw_time_update = sw_cur_time;
1980 : : }
1981 : : }
1982 : :
1983 : : /* Scan LOOK_AHEAD descriptors at a time to determine which
1984 : : * descriptors reference packets that are ready to be received.
1985 : : */
1986 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i += IAVF_LOOK_AHEAD,
1987 : 0 : rxdp += IAVF_LOOK_AHEAD, rxep += IAVF_LOOK_AHEAD) {
1988 : : /* Read desc statuses backwards to avoid race condition */
1989 [ # # ]: 0 : for (j = IAVF_LOOK_AHEAD - 1; j >= 0; j--)
1990 : 0 : s[j] = rte_le_to_cpu_16(rxdp[j].wb.status_error0);
1991 : :
1992 : : /* This barrier is to order loads of different words in the descriptor */
1993 : : rte_atomic_thread_fence(rte_memory_order_acquire);
1994 : :
1995 : : /* Compute how many contiguous DD bits were set */
1996 [ # # ]: 0 : for (j = 0, nb_dd = 0; j < IAVF_LOOK_AHEAD; j++) {
1997 : 0 : var = s[j] & (1 << IAVF_RX_FLEX_DESC_STATUS0_DD_S);
1998 : : #ifdef RTE_ARCH_ARM
1999 : : /* For Arm platforms, count only contiguous descriptors
2000 : : * whose DD bit is set to 1. On Arm platforms, reads of
2001 : : * descriptors can be reordered. Since the CPU may
2002 : : * be reading the descriptors as the NIC updates them
2003 : : * in memory, it is possbile that the DD bit for a
2004 : : * descriptor earlier in the queue is read as not set
2005 : : * while the DD bit for a descriptor later in the queue
2006 : : * is read as set.
2007 : : */
2008 : : if (var)
2009 : : nb_dd += 1;
2010 : : else
2011 : : break;
2012 : : #else
2013 : 0 : nb_dd += var;
2014 : : #endif
2015 : : }
2016 : :
2017 : : /* Translate descriptor info to mbuf parameters */
2018 [ # # ]: 0 : for (j = 0; j < nb_dd; j++) {
2019 : : IAVF_DUMP_RX_DESC(rxq, &rxdp[j],
2020 : : rxq->rx_tail +
2021 : : i * IAVF_LOOK_AHEAD + j);
2022 : :
2023 : 0 : mb = rxep[j].mbuf;
2024 : 0 : pkt_len = (rte_le_to_cpu_16(rxdp[j].wb.pkt_len) &
2025 : 0 : IAVF_RX_FLX_DESC_PKT_LEN_M) - rxq->crc_len;
2026 : 0 : mb->data_len = pkt_len;
2027 : 0 : mb->pkt_len = pkt_len;
2028 : 0 : mb->ol_flags = 0;
2029 : :
2030 : 0 : mb->packet_type = ptype_tbl[IAVF_RX_FLEX_DESC_PTYPE_M &
2031 [ # # ]: 0 : rte_le_to_cpu_16(rxdp[j].wb.ptype_flex_flags0)];
2032 : : iavf_flex_rxd_to_vlan_tci(mb, &rxdp[j]);
2033 : 0 : iavf_flex_rxd_to_ipsec_crypto_status(mb, &rxdp[j],
2034 : 0 : &rxq->stats->ipsec_crypto);
2035 : 0 : rxd_to_pkt_fields_ops[rxq->rxdid](rxq, mb, &rxdp[j]);
2036 : 0 : stat_err0 = rte_le_to_cpu_16(rxdp[j].wb.status_error0);
2037 : 0 : pkt_flags = iavf_flex_rxd_error_to_pkt_flags(stat_err0);
2038 : :
2039 [ # # ]: 0 : if (iavf_timestamp_dynflag > 0) {
2040 : 0 : ts_ns = iavf_tstamp_convert_32b_64b(rxq->phc_time,
2041 [ # # ]: 0 : rte_le_to_cpu_32(rxdp[j].wb.flex_ts.ts_high));
2042 : :
2043 : 0 : rxq->phc_time = ts_ns;
2044 : 0 : rxq->hw_time_update = rte_get_timer_cycles() /
2045 : 0 : (rte_get_timer_hz() / 1000);
2046 : :
2047 : 0 : *RTE_MBUF_DYNFIELD(mb,
2048 : : iavf_timestamp_dynfield_offset,
2049 : 0 : rte_mbuf_timestamp_t *) = ts_ns;
2050 : 0 : mb->ol_flags |= iavf_timestamp_dynflag;
2051 : : }
2052 : :
2053 : 0 : mb->ol_flags |= pkt_flags;
2054 : :
2055 : : /* Put up to nb_pkts directly into buffers */
2056 [ # # ]: 0 : if ((i + j) < nb_pkts) {
2057 : 0 : rx_pkts[i + j] = rxep[j].mbuf;
2058 : 0 : nb_rx++;
2059 : : } else {
2060 : : /* Stage excess pkts received */
2061 : 0 : rxq->rx_stage[nb_staged] = rxep[j].mbuf;
2062 : 0 : nb_staged++;
2063 : : }
2064 : : }
2065 : :
2066 [ # # ]: 0 : if (nb_dd != IAVF_LOOK_AHEAD)
2067 : : break;
2068 : : }
2069 : :
2070 : : /* Update rxq->rx_nb_avail to reflect number of staged pkts */
2071 : 0 : rxq->rx_nb_avail = nb_staged;
2072 : :
2073 : : /* Clear software ring entries */
2074 [ # # ]: 0 : for (i = 0; i < (nb_rx + nb_staged); i++)
2075 : 0 : rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
2076 : :
2077 : : return nb_rx;
2078 : : }
2079 : :
2080 : : static inline int
2081 : 0 : iavf_rx_scan_hw_ring(struct ci_rx_queue *rxq, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
2082 : : {
2083 : : volatile union ci_rx_desc *rxdp;
2084 : : struct ci_rx_entry *rxep;
2085 : : struct rte_mbuf *mb;
2086 : : uint16_t pkt_len;
2087 : : uint64_t qword1;
2088 : : uint32_t rx_status;
2089 : : int32_t s[IAVF_LOOK_AHEAD], var, nb_dd;
2090 : : int32_t i, j, nb_rx = 0;
2091 : : int32_t nb_staged = 0;
2092 : : uint64_t pkt_flags;
2093 : 0 : const uint32_t *ptype_tbl = rxq->iavf_vsi->adapter->ptype_tbl;
2094 : :
2095 : 0 : rxdp = &rxq->rx_ring[rxq->rx_tail];
2096 : 0 : rxep = &rxq->sw_ring[rxq->rx_tail];
2097 : :
2098 : 0 : qword1 = rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len);
2099 : 0 : rx_status = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
2100 : : IAVF_RXD_QW1_STATUS_SHIFT;
2101 : :
2102 : : /* Make sure there is at least 1 packet to receive */
2103 [ # # ]: 0 : if (!(rx_status & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)))
2104 : : return 0;
2105 : :
2106 : : /* Scan LOOK_AHEAD descriptors at a time to determine which
2107 : : * descriptors reference packets that are ready to be received.
2108 : : */
2109 [ # # ]: 0 : for (i = 0; i < IAVF_RX_MAX_BURST; i += IAVF_LOOK_AHEAD,
2110 : 0 : rxdp += IAVF_LOOK_AHEAD, rxep += IAVF_LOOK_AHEAD) {
2111 : : /* Read desc statuses backwards to avoid race condition */
2112 [ # # ]: 0 : for (j = IAVF_LOOK_AHEAD - 1; j >= 0; j--) {
2113 : 0 : qword1 = rte_le_to_cpu_64(
2114 : : rxdp[j].wb.qword1.status_error_len);
2115 : 0 : s[j] = (qword1 & IAVF_RXD_QW1_STATUS_MASK) >>
2116 : : IAVF_RXD_QW1_STATUS_SHIFT;
2117 : : }
2118 : :
2119 : : /* This barrier is to order loads of different words in the descriptor */
2120 : : rte_atomic_thread_fence(rte_memory_order_acquire);
2121 : :
2122 : : /* Compute how many contiguous DD bits were set */
2123 [ # # ]: 0 : for (j = 0, nb_dd = 0; j < IAVF_LOOK_AHEAD; j++) {
2124 : 0 : var = s[j] & (1 << IAVF_RX_DESC_STATUS_DD_SHIFT);
2125 : : #ifdef RTE_ARCH_ARM
2126 : : /* For Arm platforms, count only contiguous descriptors
2127 : : * whose DD bit is set to 1. On Arm platforms, reads of
2128 : : * descriptors can be reordered. Since the CPU may
2129 : : * be reading the descriptors as the NIC updates them
2130 : : * in memory, it is possbile that the DD bit for a
2131 : : * descriptor earlier in the queue is read as not set
2132 : : * while the DD bit for a descriptor later in the queue
2133 : : * is read as set.
2134 : : */
2135 : : if (var)
2136 : : nb_dd += 1;
2137 : : else
2138 : : break;
2139 : : #else
2140 : 0 : nb_dd += var;
2141 : : #endif
2142 : : }
2143 : :
2144 : : /* Translate descriptor info to mbuf parameters */
2145 [ # # ]: 0 : for (j = 0; j < nb_dd; j++) {
2146 : : IAVF_DUMP_RX_DESC(rxq, &rxdp[j],
2147 : : rxq->rx_tail + i * IAVF_LOOK_AHEAD + j);
2148 : :
2149 : 0 : mb = rxep[j].mbuf;
2150 : 0 : qword1 = rte_le_to_cpu_64
2151 : : (rxdp[j].wb.qword1.status_error_len);
2152 : 0 : pkt_len = ((qword1 & IAVF_RXD_QW1_LENGTH_PBUF_MASK) >>
2153 : 0 : IAVF_RXD_QW1_LENGTH_PBUF_SHIFT) - rxq->crc_len;
2154 : 0 : mb->data_len = pkt_len;
2155 : 0 : mb->pkt_len = pkt_len;
2156 [ # # ]: 0 : mb->ol_flags = 0;
2157 : : iavf_rxd_to_vlan_tci(mb, &rxdp[j]);
2158 : 0 : pkt_flags = iavf_rxd_to_pkt_flags(qword1);
2159 : 0 : mb->packet_type =
2160 : 0 : ptype_tbl[(uint8_t)((qword1 &
2161 : 0 : IAVF_RXD_QW1_PTYPE_MASK) >>
2162 : : IAVF_RXD_QW1_PTYPE_SHIFT)];
2163 : :
2164 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_RSS_HASH)
2165 : 0 : mb->hash.rss = rte_le_to_cpu_32(
2166 : : rxdp[j].wb.qword0.hi_dword.rss);
2167 : :
2168 [ # # ]: 0 : if (pkt_flags & RTE_MBUF_F_RX_FDIR)
2169 : 0 : pkt_flags |= iavf_rxd_build_fdir(&rxdp[j], mb);
2170 : :
2171 : 0 : mb->ol_flags |= pkt_flags;
2172 : :
2173 : : /* Put up to nb_pkts directly into buffers */
2174 [ # # ]: 0 : if ((i + j) < nb_pkts) {
2175 : 0 : rx_pkts[i + j] = rxep[j].mbuf;
2176 : 0 : nb_rx++;
2177 : : } else { /* Stage excess pkts received */
2178 : 0 : rxq->rx_stage[nb_staged] = rxep[j].mbuf;
2179 : 0 : nb_staged++;
2180 : : }
2181 : : }
2182 : :
2183 [ # # ]: 0 : if (nb_dd != IAVF_LOOK_AHEAD)
2184 : : break;
2185 : : }
2186 : :
2187 : : /* Update rxq->rx_nb_avail to reflect number of staged pkts */
2188 : 0 : rxq->rx_nb_avail = nb_staged;
2189 : :
2190 : : /* Clear software ring entries */
2191 [ # # ]: 0 : for (i = 0; i < (nb_rx + nb_staged); i++)
2192 : 0 : rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
2193 : :
2194 : : return nb_rx;
2195 : : }
2196 : :
2197 : : static inline uint16_t
2198 : : iavf_rx_fill_from_stage(struct ci_rx_queue *rxq,
2199 : : struct rte_mbuf **rx_pkts,
2200 : : uint16_t nb_pkts)
2201 : : {
2202 : : uint16_t i;
2203 : 0 : struct rte_mbuf **stage = &rxq->rx_stage[rxq->rx_next_avail];
2204 : :
2205 : 0 : nb_pkts = (uint16_t)RTE_MIN(nb_pkts, rxq->rx_nb_avail);
2206 : :
2207 [ # # ]: 0 : for (i = 0; i < nb_pkts; i++)
2208 : 0 : rx_pkts[i] = stage[i];
2209 : :
2210 : 0 : rxq->rx_nb_avail = (uint16_t)(rxq->rx_nb_avail - nb_pkts);
2211 : 0 : rxq->rx_next_avail = (uint16_t)(rxq->rx_next_avail + nb_pkts);
2212 : :
2213 : : return nb_pkts;
2214 : : }
2215 : :
2216 : : static inline int
2217 : 0 : iavf_rx_alloc_bufs(struct ci_rx_queue *rxq)
2218 : : {
2219 : : volatile union ci_rx_desc *rxdp;
2220 : : struct ci_rx_entry *rxep;
2221 : : struct rte_mbuf *mb;
2222 : : uint16_t alloc_idx, i;
2223 : : uint64_t dma_addr;
2224 : : int diag;
2225 : :
2226 : : /* Allocate buffers in bulk */
2227 : 0 : alloc_idx = (uint16_t)(rxq->rx_free_trigger -
2228 : 0 : (rxq->rx_free_thresh - 1));
2229 : 0 : rxep = &rxq->sw_ring[alloc_idx];
2230 [ # # ]: 0 : diag = rte_mempool_get_bulk(rxq->mp, (void *)rxep,
2231 : : rxq->rx_free_thresh);
2232 [ # # ]: 0 : if (unlikely(diag != 0)) {
2233 : : PMD_RX_LOG(ERR, "Failed to get mbufs in bulk");
2234 : : return -ENOMEM;
2235 : : }
2236 : :
2237 : 0 : rxdp = &rxq->rx_ring[alloc_idx];
2238 [ # # ]: 0 : for (i = 0; i < rxq->rx_free_thresh; i++) {
2239 [ # # ]: 0 : if (likely(i < (rxq->rx_free_thresh - 1)))
2240 : : /* Prefetch next mbuf */
2241 : 0 : rte_prefetch0(rxep[i + 1].mbuf);
2242 : :
2243 : 0 : mb = rxep[i].mbuf;
2244 : : rte_mbuf_refcnt_set(mb, 1);
2245 : 0 : mb->next = NULL;
2246 : 0 : mb->data_off = RTE_PKTMBUF_HEADROOM;
2247 : 0 : mb->nb_segs = 1;
2248 : 0 : mb->port = rxq->port_id;
2249 : : dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(mb));
2250 : 0 : rxdp[i].read.hdr_addr = 0;
2251 : 0 : rxdp[i].read.pkt_addr = dma_addr;
2252 : : }
2253 : :
2254 : : /* Update rx tail register */
2255 : : rte_wmb();
2256 [ # # ]: 0 : IAVF_PCI_REG_WC_WRITE_RELAXED(rxq->qrx_tail, rxq->rx_free_trigger);
2257 : :
2258 : 0 : rxq->rx_free_trigger =
2259 : 0 : (uint16_t)(rxq->rx_free_trigger + rxq->rx_free_thresh);
2260 [ # # ]: 0 : if (rxq->rx_free_trigger >= rxq->nb_rx_desc)
2261 : 0 : rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
2262 : :
2263 : : return 0;
2264 : : }
2265 : :
2266 : : static inline uint16_t
2267 : 0 : rx_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
2268 : : {
2269 : : struct ci_rx_queue *rxq = (struct ci_rx_queue *)rx_queue;
2270 : : uint16_t nb_rx = 0;
2271 : :
2272 [ # # ]: 0 : if (!nb_pkts)
2273 : : return 0;
2274 : :
2275 [ # # ]: 0 : if (rxq->rx_nb_avail)
2276 : 0 : return iavf_rx_fill_from_stage(rxq, rx_pkts, nb_pkts);
2277 : :
2278 [ # # ]: 0 : if (rxq->rxdid >= IAVF_RXDID_FLEX_NIC && rxq->rxdid <= IAVF_RXDID_LAST)
2279 : 0 : nb_rx = (uint16_t)iavf_rx_scan_hw_ring_flex_rxd(rxq, rx_pkts, nb_pkts);
2280 : : else
2281 : 0 : nb_rx = (uint16_t)iavf_rx_scan_hw_ring(rxq, rx_pkts, nb_pkts);
2282 : :
2283 : 0 : rxq->rx_next_avail = 0;
2284 : 0 : rxq->rx_tail = (uint16_t)(rxq->rx_tail + nb_rx + rxq->rx_nb_avail);
2285 : :
2286 [ # # ]: 0 : if (rxq->rx_tail > rxq->rx_free_trigger) {
2287 [ # # ]: 0 : if (iavf_rx_alloc_bufs(rxq) != 0) {
2288 : : uint16_t i, j, nb_staged;
2289 : :
2290 : : /* TODO: count rx_mbuf_alloc_failed here */
2291 : :
2292 : 0 : nb_staged = rxq->rx_nb_avail;
2293 : 0 : rxq->rx_nb_avail = 0;
2294 : :
2295 : 0 : rxq->rx_tail = (uint16_t)(rxq->rx_tail - (nb_rx + nb_staged));
2296 [ # # ]: 0 : for (i = 0, j = rxq->rx_tail; i < nb_rx; i++, j++) {
2297 : 0 : rxq->sw_ring[j].mbuf = rx_pkts[i];
2298 : 0 : rx_pkts[i] = NULL;
2299 : : }
2300 [ # # ]: 0 : for (i = 0, j = rxq->rx_tail + nb_rx; i < nb_staged; i++, j++) {
2301 : 0 : rxq->sw_ring[j].mbuf = rxq->rx_stage[i];
2302 : 0 : rx_pkts[i] = NULL;
2303 : : }
2304 : :
2305 : : return 0;
2306 : : }
2307 : : }
2308 : :
2309 [ # # ]: 0 : if (rxq->rx_tail >= rxq->nb_rx_desc)
2310 : 0 : rxq->rx_tail = 0;
2311 : :
2312 : : PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_tail=%u, nb_rx=%u",
2313 : : rxq->port_id, rxq->queue_id,
2314 : : rxq->rx_tail, nb_rx);
2315 : :
2316 : : return nb_rx;
2317 : : }
2318 : :
2319 : : static uint16_t
2320 : 0 : iavf_recv_pkts_bulk_alloc(void *rx_queue,
2321 : : struct rte_mbuf **rx_pkts,
2322 : : uint16_t nb_pkts)
2323 : : {
2324 : : uint16_t nb_rx = 0, n, count;
2325 : :
2326 [ # # ]: 0 : if (unlikely(nb_pkts == 0))
2327 : : return 0;
2328 : :
2329 [ # # ]: 0 : if (likely(nb_pkts <= IAVF_RX_MAX_BURST))
2330 : 0 : return rx_recv_pkts(rx_queue, rx_pkts, nb_pkts);
2331 : :
2332 [ # # ]: 0 : while (nb_pkts) {
2333 : 0 : n = RTE_MIN(nb_pkts, IAVF_RX_MAX_BURST);
2334 : 0 : count = rx_recv_pkts(rx_queue, &rx_pkts[nb_rx], n);
2335 : 0 : nb_rx = (uint16_t)(nb_rx + count);
2336 : 0 : nb_pkts = (uint16_t)(nb_pkts - count);
2337 [ # # ]: 0 : if (count < n)
2338 : : break;
2339 : : }
2340 : :
2341 : : return nb_rx;
2342 : : }
2343 : :
2344 : : static inline int
2345 : 0 : iavf_xmit_cleanup(struct ci_tx_queue *txq)
2346 : : {
2347 : 0 : struct ci_tx_entry *sw_ring = txq->sw_ring;
2348 : 0 : uint16_t last_desc_cleaned = txq->last_desc_cleaned;
2349 : 0 : uint16_t nb_tx_desc = txq->nb_tx_desc;
2350 : : uint16_t desc_to_clean_to;
2351 : : uint16_t nb_tx_to_clean;
2352 : :
2353 : 0 : volatile struct iavf_tx_desc *txd = txq->iavf_tx_ring;
2354 : :
2355 : 0 : desc_to_clean_to = (uint16_t)(last_desc_cleaned + txq->tx_rs_thresh);
2356 [ # # ]: 0 : if (desc_to_clean_to >= nb_tx_desc)
2357 : 0 : desc_to_clean_to = (uint16_t)(desc_to_clean_to - nb_tx_desc);
2358 : :
2359 : 0 : desc_to_clean_to = sw_ring[desc_to_clean_to].last_id;
2360 [ # # ]: 0 : if ((txd[desc_to_clean_to].cmd_type_offset_bsz &
2361 : : rte_cpu_to_le_64(IAVF_TXD_QW1_DTYPE_MASK)) !=
2362 : : rte_cpu_to_le_64(IAVF_TX_DESC_DTYPE_DESC_DONE)) {
2363 : : PMD_TX_LOG(DEBUG, "TX descriptor %4u is not done "
2364 : : "(port=%d queue=%d)", desc_to_clean_to,
2365 : : txq->port_id, txq->queue_id);
2366 : : return -1;
2367 : : }
2368 : :
2369 [ # # ]: 0 : if (last_desc_cleaned > desc_to_clean_to)
2370 : 0 : nb_tx_to_clean = (uint16_t)((nb_tx_desc - last_desc_cleaned) +
2371 : : desc_to_clean_to);
2372 : : else
2373 : 0 : nb_tx_to_clean = (uint16_t)(desc_to_clean_to -
2374 : : last_desc_cleaned);
2375 : :
2376 : 0 : txd[desc_to_clean_to].cmd_type_offset_bsz = 0;
2377 : :
2378 : 0 : txq->last_desc_cleaned = desc_to_clean_to;
2379 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + nb_tx_to_clean);
2380 : :
2381 : 0 : return 0;
2382 : : }
2383 : :
2384 : : /* Check if the context descriptor is needed for TX offloading */
2385 : : static inline uint16_t
2386 : : iavf_calc_context_desc(struct rte_mbuf *mb, uint8_t vlan_flag)
2387 : : {
2388 : : uint64_t flags = mb->ol_flags;
2389 : 0 : if (flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG |
2390 : : RTE_MBUF_F_TX_TUNNEL_MASK | RTE_MBUF_F_TX_OUTER_IP_CKSUM |
2391 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM))
2392 : : return 1;
2393 [ # # # # ]: 0 : if (flags & RTE_MBUF_F_TX_VLAN &&
2394 : : vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2)
2395 : : return 1;
2396 : :
2397 [ # # # # ]: 0 : if (IAVF_CHECK_TX_LLDP(mb))
2398 : 0 : return 1;
2399 : :
2400 : : return 0;
2401 : : }
2402 : :
2403 : : static inline void
2404 : 0 : iavf_fill_ctx_desc_cmd_field(volatile uint64_t *field, struct rte_mbuf *m,
2405 : : uint8_t vlan_flag)
2406 : : {
2407 : : uint64_t cmd = 0;
2408 : :
2409 : : /* TSO enabled */
2410 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))
2411 : : cmd = IAVF_TX_CTX_DESC_TSO << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2412 : :
2413 [ # # # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_VLAN &&
2414 : : vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2) {
2415 : 0 : cmd |= IAVF_TX_CTX_DESC_IL2TAG2
2416 : : << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2417 : : }
2418 : :
2419 [ # # # # ]: 0 : if (IAVF_CHECK_TX_LLDP(m))
2420 : 0 : cmd |= IAVF_TX_CTX_DESC_SWTCH_UPLINK
2421 : : << IAVF_TXD_CTX_QW1_CMD_SHIFT;
2422 : :
2423 : 0 : *field |= cmd;
2424 : 0 : }
2425 : :
2426 : : static inline void
2427 : : iavf_fill_ctx_desc_ipsec_field(volatile uint64_t *field,
2428 : : struct iavf_ipsec_crypto_pkt_metadata *ipsec_md)
2429 : : {
2430 : 0 : uint64_t ipsec_field =
2431 : 0 : (uint64_t)ipsec_md->ctx_desc_ipsec_params <<
2432 : : IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT;
2433 : :
2434 : 0 : *field |= ipsec_field;
2435 : 0 : }
2436 : :
2437 : :
2438 : : static inline void
2439 : 0 : iavf_fill_ctx_desc_tunnelling_field(volatile uint64_t *qw0,
2440 : : const struct rte_mbuf *m)
2441 : : {
2442 : : uint64_t eip_typ = IAVF_TX_CTX_DESC_EIPT_NONE;
2443 : : uint64_t eip_len = 0;
2444 : : uint64_t eip_noinc = 0;
2445 : : /* Default - IP_ID is increment in each segment of LSO */
2446 : :
2447 [ # # # # ]: 0 : switch (m->ol_flags & (RTE_MBUF_F_TX_OUTER_IPV4 |
2448 : : RTE_MBUF_F_TX_OUTER_IPV6 |
2449 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM)) {
2450 : 0 : case RTE_MBUF_F_TX_OUTER_IPV4:
2451 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD;
2452 : 0 : eip_len = m->outer_l3_len >> 2;
2453 : 0 : break;
2454 : 0 : case RTE_MBUF_F_TX_OUTER_IPV4 | RTE_MBUF_F_TX_OUTER_IP_CKSUM:
2455 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD;
2456 : 0 : eip_len = m->outer_l3_len >> 2;
2457 : 0 : break;
2458 : 0 : case RTE_MBUF_F_TX_OUTER_IPV6:
2459 : : eip_typ = IAVF_TX_CTX_DESC_EIPT_IPV6;
2460 : 0 : eip_len = m->outer_l3_len >> 2;
2461 : 0 : break;
2462 : : }
2463 : :
2464 [ # # ]: 0 : if (!(m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)) {
2465 : : /* L4TUNT: L4 Tunneling Type */
2466 [ # # # # ]: 0 : switch (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
2467 : : case RTE_MBUF_F_TX_TUNNEL_IPIP:
2468 : : /* for non UDP / GRE tunneling, set to 00b */
2469 : : break;
2470 : 0 : case RTE_MBUF_F_TX_TUNNEL_VXLAN:
2471 : : case RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE:
2472 : : case RTE_MBUF_F_TX_TUNNEL_GTP:
2473 : : case RTE_MBUF_F_TX_TUNNEL_GENEVE:
2474 : 0 : eip_typ |= IAVF_TXD_CTX_UDP_TUNNELING;
2475 : 0 : break;
2476 : 0 : case RTE_MBUF_F_TX_TUNNEL_GRE:
2477 : 0 : eip_typ |= IAVF_TXD_CTX_GRE_TUNNELING;
2478 : 0 : break;
2479 : : default:
2480 : : PMD_TX_LOG(ERR, "Tunnel type not supported");
2481 : : return;
2482 : : }
2483 : :
2484 : : /* L4TUNLEN: L4 Tunneling Length, in Words
2485 : : *
2486 : : * We depend on app to set rte_mbuf.l2_len correctly.
2487 : : * For IP in GRE it should be set to the length of the GRE
2488 : : * header;
2489 : : * For MAC in GRE or MAC in UDP it should be set to the length
2490 : : * of the GRE or UDP headers plus the inner MAC up to including
2491 : : * its last Ethertype.
2492 : : * If MPLS labels exists, it should include them as well.
2493 : : */
2494 : 0 : eip_typ |= (m->l2_len >> 1) << IAVF_TXD_CTX_QW0_NATLEN_SHIFT;
2495 : :
2496 : : /**
2497 : : * Calculate the tunneling UDP checksum.
2498 : : * Shall be set only if L4TUNT = 01b and EIPT is not zero
2499 : : */
2500 [ # # ]: 0 : if ((eip_typ & (IAVF_TX_CTX_EXT_IP_IPV6 |
2501 : : IAVF_TX_CTX_EXT_IP_IPV4 |
2502 : 0 : IAVF_TX_CTX_EXT_IP_IPV4_NO_CSUM)) &&
2503 [ # # ]: 0 : (eip_typ & IAVF_TXD_CTX_UDP_TUNNELING) &&
2504 [ # # ]: 0 : (m->ol_flags & RTE_MBUF_F_TX_OUTER_UDP_CKSUM))
2505 : 0 : eip_typ |= IAVF_TXD_CTX_QW0_L4T_CS_MASK;
2506 : : }
2507 : :
2508 : 0 : *qw0 = eip_typ << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT |
2509 : 0 : eip_len << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT |
2510 : : eip_noinc << IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT;
2511 : : }
2512 : :
2513 : : static inline uint16_t
2514 : 0 : iavf_fill_ctx_desc_segmentation_field(volatile uint64_t *field,
2515 : : struct rte_mbuf *m, struct iavf_ipsec_crypto_pkt_metadata *ipsec_md)
2516 : : {
2517 : : uint64_t segmentation_field = 0;
2518 : : uint64_t total_length = 0;
2519 : :
2520 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD) {
2521 : 0 : total_length = ipsec_md->l4_payload_len;
2522 : : } else {
2523 : 0 : total_length = m->pkt_len - (m->l2_len + m->l3_len + m->l4_len);
2524 : :
2525 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK)
2526 : 0 : total_length -= m->outer_l3_len + m->outer_l2_len;
2527 : : }
2528 : :
2529 : : #ifdef RTE_ETHDEV_DEBUG_TX
2530 : : if (!m->l4_len || !m->tso_segsz)
2531 : : PMD_TX_LOG(DEBUG, "L4 length %d, LSO Segment size %d",
2532 : : m->l4_len, m->tso_segsz);
2533 : : if (m->tso_segsz < 88)
2534 : : PMD_TX_LOG(DEBUG, "LSO Segment size %d is less than minimum %d",
2535 : : m->tso_segsz, 88);
2536 : : #endif
2537 : 0 : segmentation_field =
2538 : 0 : (((uint64_t)total_length << IAVF_TXD_CTX_QW1_TSO_LEN_SHIFT) &
2539 : : IAVF_TXD_CTX_QW1_TSO_LEN_MASK) |
2540 : 0 : (((uint64_t)m->tso_segsz << IAVF_TXD_CTX_QW1_MSS_SHIFT) &
2541 : : IAVF_TXD_CTX_QW1_MSS_MASK);
2542 : :
2543 : 0 : *field |= segmentation_field;
2544 : :
2545 : 0 : return total_length;
2546 : : }
2547 : :
2548 : :
2549 : : struct iavf_tx_context_desc_qws {
2550 : : __le64 qw0;
2551 : : __le64 qw1;
2552 : : };
2553 : :
2554 : : static inline void
2555 : 0 : iavf_fill_context_desc(volatile struct iavf_tx_context_desc *desc,
2556 : : struct rte_mbuf *m, struct iavf_ipsec_crypto_pkt_metadata *ipsec_md,
2557 : : uint16_t *tlen, uint8_t vlan_flag)
2558 : : {
2559 : : volatile struct iavf_tx_context_desc_qws *desc_qws =
2560 : : (volatile struct iavf_tx_context_desc_qws *)desc;
2561 : : /* fill descriptor type field */
2562 : 0 : desc_qws->qw1 = IAVF_TX_DESC_DTYPE_CONTEXT;
2563 : :
2564 : : /* fill command field */
2565 : 0 : iavf_fill_ctx_desc_cmd_field(&desc_qws->qw1, m, vlan_flag);
2566 : :
2567 : : /* fill segmentation field */
2568 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG)) {
2569 : : /* fill IPsec field */
2570 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)
2571 : : iavf_fill_ctx_desc_ipsec_field(&desc_qws->qw1,
2572 : : ipsec_md);
2573 : :
2574 : 0 : *tlen = iavf_fill_ctx_desc_segmentation_field(&desc_qws->qw1,
2575 : : m, ipsec_md);
2576 : : }
2577 : :
2578 : : /* fill tunnelling field */
2579 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK)
2580 : 0 : iavf_fill_ctx_desc_tunnelling_field(&desc_qws->qw0, m);
2581 : : else
2582 : 0 : desc_qws->qw0 = 0;
2583 : :
2584 : 0 : desc_qws->qw0 = rte_cpu_to_le_64(desc_qws->qw0);
2585 : 0 : desc_qws->qw1 = rte_cpu_to_le_64(desc_qws->qw1);
2586 : :
2587 [ # # ]: 0 : if (vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG2)
2588 : 0 : desc->l2tag2 = m->vlan_tci;
2589 : 0 : }
2590 : :
2591 : :
2592 : : static inline void
2593 : 0 : iavf_fill_ipsec_desc(volatile struct iavf_tx_ipsec_desc *desc,
2594 : : const struct iavf_ipsec_crypto_pkt_metadata *md, uint16_t *ipsec_len)
2595 : : {
2596 : 0 : desc->qw0 = rte_cpu_to_le_64(((uint64_t)md->l4_payload_len <<
2597 : : IAVF_IPSEC_TX_DESC_QW0_L4PAYLEN_SHIFT) |
2598 : : ((uint64_t)md->esn << IAVF_IPSEC_TX_DESC_QW0_IPSECESN_SHIFT) |
2599 : : ((uint64_t)md->esp_trailer_len <<
2600 : : IAVF_IPSEC_TX_DESC_QW0_TRAILERLEN_SHIFT));
2601 : :
2602 : 0 : desc->qw1 = rte_cpu_to_le_64(((uint64_t)md->sa_idx <<
2603 : : IAVF_IPSEC_TX_DESC_QW1_IPSECSA_SHIFT) |
2604 : : ((uint64_t)md->next_proto <<
2605 : : IAVF_IPSEC_TX_DESC_QW1_IPSECNH_SHIFT) |
2606 : : ((uint64_t)(md->len_iv & 0x3) <<
2607 : : IAVF_IPSEC_TX_DESC_QW1_IVLEN_SHIFT) |
2608 : : ((uint64_t)(md->ol_flags & IAVF_IPSEC_CRYPTO_OL_FLAGS_NATT ?
2609 : : 1ULL : 0ULL) <<
2610 : : IAVF_IPSEC_TX_DESC_QW1_UDP_SHIFT) |
2611 : : (uint64_t)IAVF_TX_DESC_DTYPE_IPSEC);
2612 : :
2613 : : /**
2614 : : * TODO: Pre-calculate this in the Session initialization
2615 : : *
2616 : : * Calculate IPsec length required in data descriptor func when TSO
2617 : : * offload is enabled
2618 : : */
2619 : 0 : *ipsec_len = sizeof(struct rte_esp_hdr) + (md->len_iv >> 2) +
2620 : : (md->ol_flags & IAVF_IPSEC_CRYPTO_OL_FLAGS_NATT ?
2621 : 0 : sizeof(struct rte_udp_hdr) : 0);
2622 : 0 : }
2623 : :
2624 : : static inline void
2625 : 0 : iavf_build_data_desc_cmd_offset_fields(volatile uint64_t *qw1,
2626 : : struct rte_mbuf *m, uint8_t vlan_flag)
2627 : : {
2628 : : uint64_t command = 0;
2629 : : uint64_t offset = 0;
2630 : : uint64_t l2tag1 = 0;
2631 : :
2632 : 0 : *qw1 = IAVF_TX_DESC_DTYPE_DATA;
2633 : :
2634 : : command = (uint64_t)IAVF_TX_DESC_CMD_ICRC;
2635 : :
2636 : : /* Descriptor based VLAN insertion */
2637 [ # # ]: 0 : if ((vlan_flag & IAVF_TX_FLAGS_VLAN_TAG_LOC_L2TAG1) &&
2638 [ # # ]: 0 : m->ol_flags & RTE_MBUF_F_TX_VLAN) {
2639 : : command |= (uint64_t)IAVF_TX_DESC_CMD_IL2TAG1;
2640 : 0 : l2tag1 |= m->vlan_tci;
2641 : : }
2642 : :
2643 [ # # ]: 0 : if ((m->ol_flags &
2644 : : (IAVF_TX_CKSUM_OFFLOAD_MASK | RTE_MBUF_F_TX_SEC_OFFLOAD)) == 0)
2645 : 0 : goto skip_cksum;
2646 : :
2647 : : /* Set MACLEN */
2648 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK &&
2649 [ # # ]: 0 : !(m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD))
2650 : 0 : offset |= (m->outer_l2_len >> 1)
2651 : 0 : << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT;
2652 : : else
2653 : 0 : offset |= (m->l2_len >> 1)
2654 : 0 : << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT;
2655 : :
2656 : : /* Enable L3 checksum offloading inner */
2657 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_IP_CKSUM) {
2658 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
2659 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV4_CSUM;
2660 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2661 : : }
2662 [ # # ]: 0 : } else if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
2663 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV4;
2664 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2665 [ # # ]: 0 : } else if (m->ol_flags & RTE_MBUF_F_TX_IPV6) {
2666 : 0 : command |= IAVF_TX_DESC_CMD_IIPT_IPV6;
2667 : 0 : offset |= (m->l3_len >> 2) << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT;
2668 : : }
2669 : :
2670 [ # # ]: 0 : if (m->ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG)) {
2671 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_TCP_SEG)
2672 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_TCP;
2673 : : else
2674 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_UDP;
2675 : 0 : offset |= (m->l4_len >> 2) <<
2676 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2677 : :
2678 : 0 : *qw1 = rte_cpu_to_le_64((((uint64_t)command <<
2679 : : IAVF_TXD_DATA_QW1_CMD_SHIFT) & IAVF_TXD_DATA_QW1_CMD_MASK) |
2680 : : (((uint64_t)offset << IAVF_TXD_DATA_QW1_OFFSET_SHIFT) &
2681 : : IAVF_TXD_DATA_QW1_OFFSET_MASK) |
2682 : : ((uint64_t)l2tag1 << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT));
2683 : :
2684 : 0 : return;
2685 : : }
2686 : :
2687 : : /* Enable L4 checksum offloads */
2688 [ # # # # ]: 0 : switch (m->ol_flags & RTE_MBUF_F_TX_L4_MASK) {
2689 : 0 : case RTE_MBUF_F_TX_TCP_CKSUM:
2690 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_TCP;
2691 : 0 : offset |= (sizeof(struct rte_tcp_hdr) >> 2) <<
2692 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2693 : 0 : break;
2694 : 0 : case RTE_MBUF_F_TX_SCTP_CKSUM:
2695 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_SCTP;
2696 : 0 : offset |= (sizeof(struct rte_sctp_hdr) >> 2) <<
2697 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2698 : 0 : break;
2699 : 0 : case RTE_MBUF_F_TX_UDP_CKSUM:
2700 : 0 : command |= IAVF_TX_DESC_CMD_L4T_EOFT_UDP;
2701 : 0 : offset |= (sizeof(struct rte_udp_hdr) >> 2) <<
2702 : : IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT;
2703 : 0 : break;
2704 : : }
2705 : :
2706 : 0 : skip_cksum:
2707 : 0 : *qw1 = rte_cpu_to_le_64((((uint64_t)command <<
2708 : : IAVF_TXD_DATA_QW1_CMD_SHIFT) & IAVF_TXD_DATA_QW1_CMD_MASK) |
2709 : : (((uint64_t)offset << IAVF_TXD_DATA_QW1_OFFSET_SHIFT) &
2710 : : IAVF_TXD_DATA_QW1_OFFSET_MASK) |
2711 : : ((uint64_t)l2tag1 << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT));
2712 : : }
2713 : :
2714 : : /* Calculate the number of TX descriptors needed for each pkt */
2715 : : static inline uint16_t
2716 : : iavf_calc_pkt_desc(struct rte_mbuf *tx_pkt)
2717 : : {
2718 : : struct rte_mbuf *txd = tx_pkt;
2719 : : uint16_t count = 0;
2720 : :
2721 [ # # ]: 0 : while (txd != NULL) {
2722 : 0 : count += (txd->data_len + IAVF_MAX_DATA_PER_TXD - 1) /
2723 : : IAVF_MAX_DATA_PER_TXD;
2724 : 0 : txd = txd->next;
2725 : : }
2726 : :
2727 : : return count;
2728 : : }
2729 : :
2730 : : static inline void
2731 : : iavf_fill_data_desc(volatile struct iavf_tx_desc *desc,
2732 : : uint64_t desc_template, uint16_t buffsz,
2733 : : uint64_t buffer_addr)
2734 : : {
2735 : : /* fill data descriptor qw1 from template */
2736 : 0 : desc->cmd_type_offset_bsz = desc_template;
2737 : :
2738 : : /* set data buffer size */
2739 : 0 : desc->cmd_type_offset_bsz |=
2740 : 0 : (((uint64_t)buffsz << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT) &
2741 : : IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK);
2742 : :
2743 : 0 : desc->buffer_addr = rte_cpu_to_le_64(buffer_addr);
2744 : 0 : desc->cmd_type_offset_bsz = rte_cpu_to_le_64(desc->cmd_type_offset_bsz);
2745 : : }
2746 : :
2747 : :
2748 : : static struct iavf_ipsec_crypto_pkt_metadata *
2749 : : iavf_ipsec_crypto_get_pkt_metadata(const struct ci_tx_queue *txq,
2750 : : struct rte_mbuf *m)
2751 : : {
2752 [ # # ]: 0 : if (m->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD)
2753 : 0 : return RTE_MBUF_DYNFIELD(m, txq->ipsec_crypto_pkt_md_offset,
2754 : : struct iavf_ipsec_crypto_pkt_metadata *);
2755 : :
2756 : : return NULL;
2757 : : }
2758 : :
2759 : : /* TX function */
2760 : : uint16_t
2761 : 0 : iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
2762 : : {
2763 : : struct ci_tx_queue *txq = tx_queue;
2764 : 0 : volatile struct iavf_tx_desc *txr = txq->iavf_tx_ring;
2765 : 0 : struct ci_tx_entry *txe_ring = txq->sw_ring;
2766 : : struct ci_tx_entry *txe, *txn;
2767 : : struct rte_mbuf *mb, *mb_seg;
2768 : : uint64_t buf_dma_addr;
2769 : : uint16_t desc_idx, desc_idx_last;
2770 : : uint16_t idx;
2771 : : uint16_t slen;
2772 : :
2773 : :
2774 : : /* Check if the descriptor ring needs to be cleaned. */
2775 [ # # ]: 0 : if (txq->nb_tx_free < txq->tx_free_thresh)
2776 : 0 : iavf_xmit_cleanup(txq);
2777 : :
2778 : 0 : desc_idx = txq->tx_tail;
2779 : 0 : txe = &txe_ring[desc_idx];
2780 : :
2781 [ # # ]: 0 : for (idx = 0; idx < nb_pkts; idx++) {
2782 : : volatile struct iavf_tx_desc *ddesc;
2783 : : struct iavf_ipsec_crypto_pkt_metadata *ipsec_md;
2784 : :
2785 : : uint16_t nb_desc_ctx, nb_desc_ipsec;
2786 : : uint16_t nb_desc_data, nb_desc_required;
2787 : 0 : uint16_t tlen = 0, ipseclen = 0;
2788 : 0 : uint64_t ddesc_template = 0;
2789 : : uint64_t ddesc_cmd = 0;
2790 : :
2791 : 0 : mb = tx_pkts[idx];
2792 : :
2793 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txe->mbuf);
2794 : :
2795 : : /**
2796 : : * Get metadata for ipsec crypto from mbuf dynamic fields if
2797 : : * security offload is specified.
2798 : : */
2799 : : ipsec_md = iavf_ipsec_crypto_get_pkt_metadata(txq, mb);
2800 : :
2801 : 0 : nb_desc_data = mb->nb_segs;
2802 : : nb_desc_ctx =
2803 [ # # ]: 0 : iavf_calc_context_desc(mb, txq->vlan_flag);
2804 : 0 : nb_desc_ipsec = !!(mb->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD);
2805 : :
2806 : : /**
2807 : : * The number of descriptors that must be allocated for
2808 : : * a packet equals to the number of the segments of that
2809 : : * packet plus the context and ipsec descriptors if needed.
2810 : : * Recalculate the needed tx descs when TSO enabled in case
2811 : : * the mbuf data size exceeds max data size that hw allows
2812 : : * per tx desc.
2813 : : */
2814 [ # # ]: 0 : if (mb->ol_flags & RTE_MBUF_F_TX_TCP_SEG)
2815 : 0 : nb_desc_required = iavf_calc_pkt_desc(mb) + nb_desc_ctx + nb_desc_ipsec;
2816 : : else
2817 : 0 : nb_desc_required = nb_desc_data + nb_desc_ctx + nb_desc_ipsec;
2818 : :
2819 : 0 : desc_idx_last = (uint16_t)(desc_idx + nb_desc_required - 1);
2820 : :
2821 : : /* wrap descriptor ring */
2822 [ # # ]: 0 : if (desc_idx_last >= txq->nb_tx_desc)
2823 : 0 : desc_idx_last =
2824 : : (uint16_t)(desc_idx_last - txq->nb_tx_desc);
2825 : :
2826 : : PMD_TX_LOG(DEBUG,
2827 : : "port_id=%u queue_id=%u tx_first=%u tx_last=%u",
2828 : : txq->port_id, txq->queue_id, desc_idx, desc_idx_last);
2829 : :
2830 [ # # ]: 0 : if (nb_desc_required > txq->nb_tx_free) {
2831 [ # # ]: 0 : if (iavf_xmit_cleanup(txq)) {
2832 [ # # ]: 0 : if (idx == 0)
2833 : 0 : return 0;
2834 : 0 : goto end_of_tx;
2835 : : }
2836 [ # # ]: 0 : if (unlikely(nb_desc_required > txq->tx_rs_thresh)) {
2837 [ # # ]: 0 : while (nb_desc_required > txq->nb_tx_free) {
2838 [ # # ]: 0 : if (iavf_xmit_cleanup(txq)) {
2839 [ # # ]: 0 : if (idx == 0)
2840 : : return 0;
2841 : 0 : goto end_of_tx;
2842 : : }
2843 : : }
2844 : : }
2845 : : }
2846 : :
2847 : 0 : iavf_build_data_desc_cmd_offset_fields(&ddesc_template, mb,
2848 : : txq->vlan_flag);
2849 : :
2850 : : /* Setup TX context descriptor if required */
2851 [ # # ]: 0 : if (nb_desc_ctx) {
2852 : 0 : volatile struct iavf_tx_context_desc *ctx_desc =
2853 : : (volatile struct iavf_tx_context_desc *)
2854 : 0 : &txr[desc_idx];
2855 : :
2856 : : /* clear QW0 or the previous writeback value
2857 : : * may impact next write
2858 : : */
2859 : 0 : *(volatile uint64_t *)ctx_desc = 0;
2860 : :
2861 : 0 : txn = &txe_ring[txe->next_id];
2862 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2863 : :
2864 [ # # ]: 0 : if (txe->mbuf) {
2865 : : rte_pktmbuf_free_seg(txe->mbuf);
2866 : 0 : txe->mbuf = NULL;
2867 : : }
2868 : :
2869 : 0 : iavf_fill_context_desc(ctx_desc, mb, ipsec_md, &tlen,
2870 : 0 : txq->vlan_flag);
2871 : : IAVF_DUMP_TX_DESC(txq, ctx_desc, desc_idx);
2872 : :
2873 : 0 : txe->last_id = desc_idx_last;
2874 : 0 : desc_idx = txe->next_id;
2875 : : txe = txn;
2876 : : }
2877 : :
2878 [ # # ]: 0 : if (nb_desc_ipsec) {
2879 : 0 : volatile struct iavf_tx_ipsec_desc *ipsec_desc =
2880 : : (volatile struct iavf_tx_ipsec_desc *)
2881 : 0 : &txr[desc_idx];
2882 : :
2883 : 0 : txn = &txe_ring[txe->next_id];
2884 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2885 : :
2886 [ # # ]: 0 : if (txe->mbuf) {
2887 : : rte_pktmbuf_free_seg(txe->mbuf);
2888 : 0 : txe->mbuf = NULL;
2889 : : }
2890 : :
2891 : 0 : iavf_fill_ipsec_desc(ipsec_desc, ipsec_md, &ipseclen);
2892 : :
2893 : : IAVF_DUMP_TX_DESC(txq, ipsec_desc, desc_idx);
2894 : :
2895 : 0 : txe->last_id = desc_idx_last;
2896 : 0 : desc_idx = txe->next_id;
2897 : : txe = txn;
2898 : : }
2899 : :
2900 : : mb_seg = mb;
2901 : :
2902 : : do {
2903 : 0 : ddesc = (volatile struct iavf_tx_desc *)
2904 : 0 : &txr[desc_idx];
2905 : :
2906 : 0 : txn = &txe_ring[txe->next_id];
2907 [ # # ]: 0 : RTE_MBUF_PREFETCH_TO_FREE(txn->mbuf);
2908 : :
2909 [ # # ]: 0 : if (txe->mbuf)
2910 : : rte_pktmbuf_free_seg(txe->mbuf);
2911 : :
2912 : 0 : txe->mbuf = mb_seg;
2913 : :
2914 [ # # ]: 0 : if ((mb_seg->ol_flags & RTE_MBUF_F_TX_SEC_OFFLOAD) &&
2915 [ # # ]: 0 : (mb_seg->ol_flags &
2916 : : (RTE_MBUF_F_TX_TCP_SEG |
2917 : : RTE_MBUF_F_TX_UDP_SEG))) {
2918 : 0 : slen = tlen + mb_seg->l2_len + mb_seg->l3_len +
2919 : 0 : mb_seg->outer_l3_len + ipseclen;
2920 [ # # ]: 0 : if (mb_seg->ol_flags & RTE_MBUF_F_TX_L4_MASK)
2921 : 0 : slen += mb_seg->l4_len;
2922 : : } else {
2923 : 0 : slen = mb_seg->data_len;
2924 : : }
2925 : :
2926 : : buf_dma_addr = rte_mbuf_data_iova(mb_seg);
2927 : 0 : while ((mb_seg->ol_flags & (RTE_MBUF_F_TX_TCP_SEG |
2928 [ # # ]: 0 : RTE_MBUF_F_TX_UDP_SEG)) &&
2929 [ # # ]: 0 : unlikely(slen > IAVF_MAX_DATA_PER_TXD)) {
2930 : 0 : iavf_fill_data_desc(ddesc, ddesc_template,
2931 : : IAVF_MAX_DATA_PER_TXD, buf_dma_addr);
2932 : :
2933 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx);
2934 : :
2935 : 0 : buf_dma_addr += IAVF_MAX_DATA_PER_TXD;
2936 : 0 : slen -= IAVF_MAX_DATA_PER_TXD;
2937 : :
2938 : 0 : txe->last_id = desc_idx_last;
2939 : 0 : desc_idx = txe->next_id;
2940 : : txe = txn;
2941 : 0 : ddesc = &txr[desc_idx];
2942 : 0 : txn = &txe_ring[txe->next_id];
2943 : : }
2944 : :
2945 : 0 : iavf_fill_data_desc(ddesc, ddesc_template,
2946 : : slen, buf_dma_addr);
2947 : :
2948 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx);
2949 : :
2950 : 0 : txe->last_id = desc_idx_last;
2951 : 0 : desc_idx = txe->next_id;
2952 : : txe = txn;
2953 : 0 : mb_seg = mb_seg->next;
2954 [ # # ]: 0 : } while (mb_seg);
2955 : :
2956 : : /* The last packet data descriptor needs End Of Packet (EOP) */
2957 : : ddesc_cmd = IAVF_TX_DESC_CMD_EOP;
2958 : :
2959 : 0 : txq->nb_tx_used = (uint16_t)(txq->nb_tx_used + nb_desc_required);
2960 : 0 : txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_desc_required);
2961 : :
2962 [ # # ]: 0 : if (txq->nb_tx_used >= txq->tx_rs_thresh) {
2963 : : PMD_TX_LOG(DEBUG, "Setting RS bit on TXD id="
2964 : : "%4u (port=%d queue=%d)",
2965 : : desc_idx_last, txq->port_id, txq->queue_id);
2966 : :
2967 : : ddesc_cmd |= IAVF_TX_DESC_CMD_RS;
2968 : :
2969 : : /* Update txq RS bit counters */
2970 : 0 : txq->nb_tx_used = 0;
2971 : : }
2972 : :
2973 : 0 : ddesc->cmd_type_offset_bsz |= rte_cpu_to_le_64(ddesc_cmd <<
2974 : : IAVF_TXD_DATA_QW1_CMD_SHIFT);
2975 : :
2976 : : IAVF_DUMP_TX_DESC(txq, ddesc, desc_idx - 1);
2977 : : }
2978 : :
2979 : 0 : end_of_tx:
2980 : : rte_wmb();
2981 : :
2982 : : PMD_TX_LOG(DEBUG, "port_id=%u queue_id=%u tx_tail=%u nb_tx=%u",
2983 : : txq->port_id, txq->queue_id, desc_idx, idx);
2984 : :
2985 : 0 : IAVF_PCI_REG_WRITE_RELAXED(txq->qtx_tail, desc_idx);
2986 : 0 : txq->tx_tail = desc_idx;
2987 : :
2988 : 0 : return idx;
2989 : : }
2990 : :
2991 : : /* Check if the packet with vlan user priority is transmitted in the
2992 : : * correct queue.
2993 : : */
2994 : : static int
2995 : : iavf_check_vlan_up2tc(struct ci_tx_queue *txq, struct rte_mbuf *m)
2996 : : {
2997 : : struct rte_eth_dev *dev = &rte_eth_devices[txq->port_id];
2998 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
2999 : : uint16_t up;
3000 : :
3001 : 0 : up = m->vlan_tci >> IAVF_VLAN_TAG_PCP_OFFSET;
3002 : :
3003 [ # # ]: 0 : if (!(vf->qos_cap->cap[txq->tc].tc_prio & BIT(up))) {
3004 : : PMD_TX_LOG(ERR, "packet with vlan pcp %u cannot transmit in queue %u",
3005 : : up, txq->queue_id);
3006 : : return -1;
3007 : : } else {
3008 : : return 0;
3009 : : }
3010 : : }
3011 : :
3012 : : /* Parse an IPv4 header to fill l3_len, l4_len, and l4_proto */
3013 : : static inline void
3014 : : parse_ipv4(struct rte_ipv4_hdr *ipv4_hdr, struct offload_info *info)
3015 : : {
3016 : : struct rte_tcp_hdr *tcp_hdr;
3017 : :
3018 : : info->l3_len = rte_ipv4_hdr_len(ipv4_hdr);
3019 : : info->l4_proto = ipv4_hdr->next_proto_id;
3020 : :
3021 : : /* only fill l4_len for TCP, it's useful for TSO */
3022 : : if (info->l4_proto == IPPROTO_TCP) {
3023 : : tcp_hdr = (struct rte_tcp_hdr *)
3024 : : ((char *)ipv4_hdr + info->l3_len);
3025 : : info->l4_len = (tcp_hdr->data_off & 0xf0) >> 2;
3026 : : } else if (info->l4_proto == IPPROTO_UDP) {
3027 : : info->l4_len = sizeof(struct rte_udp_hdr);
3028 : : } else {
3029 : : info->l4_len = 0;
3030 : : }
3031 : : }
3032 : :
3033 : : /* Parse an IPv6 header to fill l3_len, l4_len, and l4_proto */
3034 : : static inline void
3035 : : parse_ipv6(struct rte_ipv6_hdr *ipv6_hdr, struct offload_info *info)
3036 : : {
3037 : : struct rte_tcp_hdr *tcp_hdr;
3038 : :
3039 : : info->l3_len = sizeof(struct rte_ipv6_hdr);
3040 : : info->l4_proto = ipv6_hdr->proto;
3041 : :
3042 : : /* only fill l4_len for TCP, it's useful for TSO */
3043 : : if (info->l4_proto == IPPROTO_TCP) {
3044 : : tcp_hdr = (struct rte_tcp_hdr *)
3045 : : ((char *)ipv6_hdr + info->l3_len);
3046 : : info->l4_len = (tcp_hdr->data_off & 0xf0) >> 2;
3047 : : } else if (info->l4_proto == IPPROTO_UDP) {
3048 : : info->l4_len = sizeof(struct rte_udp_hdr);
3049 : : } else {
3050 : : info->l4_len = 0;
3051 : : }
3052 : : }
3053 : :
3054 : : /*
3055 : : * Parse an ethernet header to fill the ethertype, l2_len, l3_len and
3056 : : * ipproto. This function is able to recognize IPv4/IPv6 with optional VLAN
3057 : : * headers. The l4_len argument is only set in case of TCP (useful for TSO).
3058 : : */
3059 : : static inline void
3060 : : parse_ethernet(struct rte_ether_hdr *eth_hdr, struct offload_info *info)
3061 : : {
3062 : : struct rte_ipv4_hdr *ipv4_hdr;
3063 : : struct rte_ipv6_hdr *ipv6_hdr;
3064 : : struct rte_vlan_hdr *vlan_hdr;
3065 : :
3066 : : info->l2_len = sizeof(struct rte_ether_hdr);
3067 : : info->ethertype = eth_hdr->ether_type;
3068 : :
3069 : : while (info->ethertype == rte_cpu_to_be_16(RTE_ETHER_TYPE_VLAN) ||
3070 : : info->ethertype == rte_cpu_to_be_16(RTE_ETHER_TYPE_QINQ)) {
3071 : : vlan_hdr = (struct rte_vlan_hdr *)
3072 : : ((char *)eth_hdr + info->l2_len);
3073 : : info->l2_len += sizeof(struct rte_vlan_hdr);
3074 : : info->ethertype = vlan_hdr->eth_proto;
3075 : : }
3076 : :
3077 : : switch (info->ethertype) {
3078 : : case RTE_STATIC_BSWAP16(RTE_ETHER_TYPE_IPV4):
3079 : : ipv4_hdr = (struct rte_ipv4_hdr *)
3080 : : ((char *)eth_hdr + info->l2_len);
3081 : : parse_ipv4(ipv4_hdr, info);
3082 : : break;
3083 : : case RTE_STATIC_BSWAP16(RTE_ETHER_TYPE_IPV6):
3084 : : ipv6_hdr = (struct rte_ipv6_hdr *)
3085 : : ((char *)eth_hdr + info->l2_len);
3086 : : parse_ipv6(ipv6_hdr, info);
3087 : : break;
3088 : : default:
3089 : : info->l4_len = 0;
3090 : : info->l3_len = 0;
3091 : : info->l4_proto = 0;
3092 : : break;
3093 : : }
3094 : : }
3095 : :
3096 : : /* Fill in outer layers length */
3097 : : static inline void
3098 : : update_tunnel_outer(struct offload_info *info)
3099 : : {
3100 : : info->is_tunnel = 1;
3101 : : info->outer_ethertype = info->ethertype;
3102 : : info->outer_l2_len = info->l2_len;
3103 : : info->outer_l3_len = info->l3_len;
3104 : : info->outer_l4_proto = info->l4_proto;
3105 : : }
3106 : :
3107 : : /*
3108 : : * Parse a GTP protocol header.
3109 : : * No optional fields and next extension header type.
3110 : : */
3111 : : static inline void
3112 : : parse_gtp(struct rte_udp_hdr *udp_hdr,
3113 : : struct offload_info *info)
3114 : : {
3115 : : struct rte_ipv4_hdr *ipv4_hdr;
3116 : : struct rte_ipv6_hdr *ipv6_hdr;
3117 : : struct rte_gtp_hdr *gtp_hdr;
3118 : : uint8_t gtp_len = sizeof(*gtp_hdr);
3119 : : uint8_t ip_ver;
3120 : :
3121 : : /* Check UDP destination port. */
3122 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(RTE_GTPC_UDP_PORT) &&
3123 : : udp_hdr->src_port != rte_cpu_to_be_16(RTE_GTPC_UDP_PORT) &&
3124 : : udp_hdr->dst_port != rte_cpu_to_be_16(RTE_GTPU_UDP_PORT))
3125 : : return;
3126 : :
3127 : : update_tunnel_outer(info);
3128 : : info->l2_len = 0;
3129 : :
3130 : : gtp_hdr = (struct rte_gtp_hdr *)((char *)udp_hdr +
3131 : : sizeof(struct rte_udp_hdr));
3132 : :
3133 : : /*
3134 : : * Check message type. If message type is 0xff, it is
3135 : : * a GTP data packet. If not, it is a GTP control packet
3136 : : */
3137 : : if (gtp_hdr->msg_type == 0xff) {
3138 : : ip_ver = *(uint8_t *)((char *)udp_hdr +
3139 : : sizeof(struct rte_udp_hdr) +
3140 : : sizeof(struct rte_gtp_hdr));
3141 : : ip_ver = (ip_ver) & 0xf0;
3142 : :
3143 : : if (ip_ver == RTE_GTP_TYPE_IPV4) {
3144 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)gtp_hdr +
3145 : : gtp_len);
3146 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3147 : : parse_ipv4(ipv4_hdr, info);
3148 : : } else if (ip_ver == RTE_GTP_TYPE_IPV6) {
3149 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)gtp_hdr +
3150 : : gtp_len);
3151 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3152 : : parse_ipv6(ipv6_hdr, info);
3153 : : }
3154 : : } else {
3155 : : info->ethertype = 0;
3156 : : info->l4_len = 0;
3157 : : info->l3_len = 0;
3158 : : info->l4_proto = 0;
3159 : : }
3160 : :
3161 : : info->l2_len += RTE_ETHER_GTP_HLEN;
3162 : : }
3163 : :
3164 : : /* Parse a VXLAN header */
3165 : : static inline void
3166 : : parse_vxlan(struct rte_udp_hdr *udp_hdr,
3167 : : struct offload_info *info)
3168 : : {
3169 : : struct rte_ether_hdr *eth_hdr;
3170 : :
3171 : : /* check UDP destination port, RTE_VXLAN_DEFAULT_PORT (4789) is the
3172 : : * default VXLAN port (rfc7348) or that the Rx offload flag is set
3173 : : * (i40e only currently)
3174 : : */
3175 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(RTE_VXLAN_DEFAULT_PORT))
3176 : : return;
3177 : :
3178 : : update_tunnel_outer(info);
3179 : :
3180 : : eth_hdr = (struct rte_ether_hdr *)((char *)udp_hdr +
3181 : : sizeof(struct rte_udp_hdr) +
3182 : : sizeof(struct rte_vxlan_hdr));
3183 : :
3184 : : parse_ethernet(eth_hdr, info);
3185 : : info->l2_len += RTE_ETHER_VXLAN_HLEN; /* add UDP + VXLAN */
3186 : : }
3187 : :
3188 : : /* Parse a VXLAN-GPE header */
3189 : : static inline void
3190 : : parse_vxlan_gpe(struct rte_udp_hdr *udp_hdr,
3191 : : struct offload_info *info)
3192 : : {
3193 : : struct rte_ether_hdr *eth_hdr;
3194 : : struct rte_ipv4_hdr *ipv4_hdr;
3195 : : struct rte_ipv6_hdr *ipv6_hdr;
3196 : : struct rte_vxlan_gpe_hdr *vxlan_gpe_hdr;
3197 : : uint8_t vxlan_gpe_len = sizeof(*vxlan_gpe_hdr);
3198 : :
3199 : : /* Check UDP destination port. */
3200 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(vxlan_gpe_udp_port))
3201 : : return;
3202 : :
3203 : : vxlan_gpe_hdr = (struct rte_vxlan_gpe_hdr *)((char *)udp_hdr +
3204 : : sizeof(struct rte_udp_hdr));
3205 : :
3206 : : if (!vxlan_gpe_hdr->proto || vxlan_gpe_hdr->proto ==
3207 : : RTE_VXLAN_GPE_TYPE_IPV4) {
3208 : : update_tunnel_outer(info);
3209 : :
3210 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)vxlan_gpe_hdr +
3211 : : vxlan_gpe_len);
3212 : :
3213 : : parse_ipv4(ipv4_hdr, info);
3214 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3215 : : info->l2_len = 0;
3216 : :
3217 : : } else if (vxlan_gpe_hdr->proto == RTE_VXLAN_GPE_TYPE_IPV6) {
3218 : : update_tunnel_outer(info);
3219 : :
3220 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)vxlan_gpe_hdr +
3221 : : vxlan_gpe_len);
3222 : :
3223 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3224 : : parse_ipv6(ipv6_hdr, info);
3225 : : info->l2_len = 0;
3226 : :
3227 : : } else if (vxlan_gpe_hdr->proto == RTE_VXLAN_GPE_TYPE_ETH) {
3228 : : update_tunnel_outer(info);
3229 : :
3230 : : eth_hdr = (struct rte_ether_hdr *)((char *)vxlan_gpe_hdr +
3231 : : vxlan_gpe_len);
3232 : :
3233 : : parse_ethernet(eth_hdr, info);
3234 : : } else {
3235 : : return;
3236 : : }
3237 : :
3238 : : info->l2_len += RTE_ETHER_VXLAN_GPE_HLEN;
3239 : : }
3240 : :
3241 : : /* Parse a GENEVE header */
3242 : : static inline void
3243 : : parse_geneve(struct rte_udp_hdr *udp_hdr,
3244 : : struct offload_info *info)
3245 : : {
3246 : : struct rte_ether_hdr *eth_hdr;
3247 : : struct rte_ipv4_hdr *ipv4_hdr;
3248 : : struct rte_ipv6_hdr *ipv6_hdr;
3249 : : struct rte_geneve_hdr *geneve_hdr;
3250 : : uint16_t geneve_len;
3251 : :
3252 : : /* Check UDP destination port. */
3253 : : if (udp_hdr->dst_port != rte_cpu_to_be_16(geneve_udp_port))
3254 : : return;
3255 : :
3256 : : geneve_hdr = (struct rte_geneve_hdr *)((char *)udp_hdr +
3257 : : sizeof(struct rte_udp_hdr));
3258 : : geneve_len = sizeof(struct rte_geneve_hdr) + geneve_hdr->opt_len * 4;
3259 : : if (!geneve_hdr->proto || geneve_hdr->proto ==
3260 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3261 : : update_tunnel_outer(info);
3262 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)geneve_hdr +
3263 : : geneve_len);
3264 : : parse_ipv4(ipv4_hdr, info);
3265 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3266 : : info->l2_len = 0;
3267 : : } else if (geneve_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3268 : : update_tunnel_outer(info);
3269 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)geneve_hdr +
3270 : : geneve_len);
3271 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3272 : : parse_ipv6(ipv6_hdr, info);
3273 : : info->l2_len = 0;
3274 : :
3275 : : } else if (geneve_hdr->proto == rte_cpu_to_be_16(RTE_GENEVE_TYPE_ETH)) {
3276 : : update_tunnel_outer(info);
3277 : : eth_hdr = (struct rte_ether_hdr *)((char *)geneve_hdr +
3278 : : geneve_len);
3279 : : parse_ethernet(eth_hdr, info);
3280 : : } else {
3281 : : return;
3282 : : }
3283 : :
3284 : : info->l2_len +=
3285 : : (sizeof(struct rte_udp_hdr) + sizeof(struct rte_geneve_hdr) +
3286 : : ((struct rte_geneve_hdr *)geneve_hdr)->opt_len * 4);
3287 : : }
3288 : :
3289 : : /* Parse a GRE header */
3290 : : static inline void
3291 : : parse_gre(struct simple_gre_hdr *gre_hdr, struct offload_info *info)
3292 : : {
3293 : : struct rte_ether_hdr *eth_hdr;
3294 : : struct rte_ipv4_hdr *ipv4_hdr;
3295 : : struct rte_ipv6_hdr *ipv6_hdr;
3296 : : uint8_t gre_len = 0;
3297 : :
3298 : : gre_len += sizeof(struct simple_gre_hdr);
3299 : :
3300 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_KEY_PRESENT))
3301 : : gre_len += GRE_EXT_LEN;
3302 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_SEQUENCE_PRESENT))
3303 : : gre_len += GRE_EXT_LEN;
3304 : : if (gre_hdr->flags & rte_cpu_to_be_16(GRE_CHECKSUM_PRESENT))
3305 : : gre_len += GRE_EXT_LEN;
3306 : :
3307 : : if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3308 : : update_tunnel_outer(info);
3309 : :
3310 : : ipv4_hdr = (struct rte_ipv4_hdr *)((char *)gre_hdr + gre_len);
3311 : :
3312 : : parse_ipv4(ipv4_hdr, info);
3313 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3314 : : info->l2_len = 0;
3315 : :
3316 : : } else if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3317 : : update_tunnel_outer(info);
3318 : :
3319 : : ipv6_hdr = (struct rte_ipv6_hdr *)((char *)gre_hdr + gre_len);
3320 : :
3321 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3322 : : parse_ipv6(ipv6_hdr, info);
3323 : : info->l2_len = 0;
3324 : :
3325 : : } else if (gre_hdr->proto == rte_cpu_to_be_16(RTE_ETHER_TYPE_TEB)) {
3326 : : update_tunnel_outer(info);
3327 : :
3328 : : eth_hdr = (struct rte_ether_hdr *)((char *)gre_hdr + gre_len);
3329 : :
3330 : : parse_ethernet(eth_hdr, info);
3331 : : } else {
3332 : : return;
3333 : : }
3334 : :
3335 : : info->l2_len += gre_len;
3336 : : }
3337 : :
3338 : : /* Parse an encapsulated IP or IPv6 header */
3339 : : static inline void
3340 : : parse_encap_ip(void *encap_ip, struct offload_info *info)
3341 : : {
3342 : : struct rte_ipv4_hdr *ipv4_hdr = encap_ip;
3343 : : struct rte_ipv6_hdr *ipv6_hdr = encap_ip;
3344 : : uint8_t ip_version;
3345 : :
3346 : : ip_version = (ipv4_hdr->version_ihl & 0xf0) >> 4;
3347 : :
3348 : : if (ip_version != 4 && ip_version != 6)
3349 : : return;
3350 : :
3351 : : info->is_tunnel = 1;
3352 : : info->outer_ethertype = info->ethertype;
3353 : : info->outer_l2_len = info->l2_len;
3354 : : info->outer_l3_len = info->l3_len;
3355 : :
3356 : : if (ip_version == 4) {
3357 : : parse_ipv4(ipv4_hdr, info);
3358 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4);
3359 : : } else {
3360 : : parse_ipv6(ipv6_hdr, info);
3361 : : info->ethertype = rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6);
3362 : : }
3363 : : info->l2_len = 0;
3364 : : }
3365 : :
3366 : : static inline int
3367 : : check_mbuf_len(struct offload_info *info, struct rte_mbuf *m)
3368 : : {
3369 : : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
3370 : : if (info->outer_l2_len != m->outer_l2_len) {
3371 : : PMD_TX_LOG(ERR, "outer_l2_len error in mbuf. Original "
3372 : : "length: %hu, calculated length: %u", m->outer_l2_len,
3373 : : info->outer_l2_len);
3374 : : return -1;
3375 : : }
3376 : : if (info->outer_l3_len != m->outer_l3_len) {
3377 : : PMD_TX_LOG(ERR, "outer_l3_len error in mbuf. Original "
3378 : : "length: %hu,calculated length: %u", m->outer_l3_len,
3379 : : info->outer_l3_len);
3380 : : return -1;
3381 : : }
3382 : : }
3383 : :
3384 : : if (info->l2_len != m->l2_len) {
3385 : : PMD_TX_LOG(ERR, "l2_len error in mbuf. Original "
3386 : : "length: %hu, calculated length: %u", m->l2_len,
3387 : : info->l2_len);
3388 : : return -1;
3389 : : }
3390 : : if (info->l3_len != m->l3_len) {
3391 : : PMD_TX_LOG(ERR, "l3_len error in mbuf. Original "
3392 : : "length: %hu, calculated length: %u", m->l3_len,
3393 : : info->l3_len);
3394 : : return -1;
3395 : : }
3396 : : if (info->l4_len != m->l4_len) {
3397 : : PMD_TX_LOG(ERR, "l4_len error in mbuf. Original "
3398 : : "length: %hu, calculated length: %u", m->l4_len,
3399 : : info->l4_len);
3400 : : return -1;
3401 : : }
3402 : :
3403 : : return 0;
3404 : : }
3405 : :
3406 : : static inline int
3407 : : check_ether_type(struct offload_info *info, struct rte_mbuf *m)
3408 : : {
3409 : : int ret = 0;
3410 : :
3411 : : if (m->ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK) {
3412 : : if (info->outer_ethertype ==
3413 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3414 : : if (!(m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV4)) {
3415 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv4, "
3416 : : "tx offload missing `RTE_MBUF_F_TX_OUTER_IPV4` flag.");
3417 : : ret = -1;
3418 : : }
3419 : : if (m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV6) {
3420 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv4, tx "
3421 : : "offload contains wrong `RTE_MBUF_F_TX_OUTER_IPV6` flag");
3422 : : ret = -1;
3423 : : }
3424 : : } else if (info->outer_ethertype ==
3425 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3426 : : if (!(m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV6)) {
3427 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv6, "
3428 : : "tx offload missing `RTE_MBUF_F_TX_OUTER_IPV6` flag.");
3429 : : ret = -1;
3430 : : }
3431 : : if (m->ol_flags & RTE_MBUF_F_TX_OUTER_IPV4) {
3432 : : PMD_TX_LOG(ERR, "Outer ethernet type is ipv6, tx "
3433 : : "offload contains wrong `RTE_MBUF_F_TX_OUTER_IPV4` flag");
3434 : : ret = -1;
3435 : : }
3436 : : }
3437 : : }
3438 : :
3439 : : if (info->ethertype ==
3440 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV4)) {
3441 : : if (!(m->ol_flags & RTE_MBUF_F_TX_IPV4)) {
3442 : : PMD_TX_LOG(ERR, "Ethernet type is ipv4, tx offload "
3443 : : "missing `RTE_MBUF_F_TX_IPV4` flag.");
3444 : : ret = -1;
3445 : : }
3446 : : if (m->ol_flags & RTE_MBUF_F_TX_IPV6) {
3447 : : PMD_TX_LOG(ERR, "Ethernet type is ipv4, tx "
3448 : : "offload contains wrong `RTE_MBUF_F_TX_IPV6` flag");
3449 : : ret = -1;
3450 : : }
3451 : : } else if (info->ethertype ==
3452 : : rte_cpu_to_be_16(RTE_ETHER_TYPE_IPV6)) {
3453 : : if (!(m->ol_flags & RTE_MBUF_F_TX_IPV6)) {
3454 : : PMD_TX_LOG(ERR, "Ethernet type is ipv6, tx offload "
3455 : : "missing `RTE_MBUF_F_TX_IPV6` flag.");
3456 : : ret = -1;
3457 : : }
3458 : : if (m->ol_flags & RTE_MBUF_F_TX_IPV4) {
3459 : : PMD_TX_LOG(ERR, "Ethernet type is ipv6, tx offload "
3460 : : "contains wrong `RTE_MBUF_F_TX_IPV4` flag");
3461 : : ret = -1;
3462 : : }
3463 : : }
3464 : :
3465 : : return ret;
3466 : : }
3467 : :
3468 : : /* Check whether the parameters of mbuf are correct. */
3469 : : __rte_unused static inline int
3470 : : iavf_check_mbuf(struct rte_mbuf *m)
3471 : : {
3472 : : struct rte_ether_hdr *eth_hdr;
3473 : : void *l3_hdr = NULL; /* can be IPv4 or IPv6 */
3474 : : struct offload_info info = {0};
3475 : : uint64_t ol_flags = m->ol_flags;
3476 : : uint64_t tunnel_type = ol_flags & RTE_MBUF_F_TX_TUNNEL_MASK;
3477 : :
3478 : : eth_hdr = rte_pktmbuf_mtod(m, struct rte_ether_hdr *);
3479 : : parse_ethernet(eth_hdr, &info);
3480 : : l3_hdr = (char *)eth_hdr + info.l2_len;
3481 : : if (info.l4_proto == IPPROTO_UDP) {
3482 : : struct rte_udp_hdr *udp_hdr;
3483 : :
3484 : : udp_hdr = (struct rte_udp_hdr *)
3485 : : ((char *)l3_hdr + info.l3_len);
3486 : : parse_gtp(udp_hdr, &info);
3487 : : if (info.is_tunnel) {
3488 : : if (!tunnel_type) {
3489 : : PMD_TX_LOG(ERR, "gtp tunnel packet missing tx "
3490 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GTP` flag.");
3491 : : return -1;
3492 : : }
3493 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GTP) {
3494 : : PMD_TX_LOG(ERR, "gtp tunnel packet, tx offload has wrong "
3495 : : "`%s` flag, correct is `RTE_MBUF_F_TX_TUNNEL_GTP` flag",
3496 : : rte_get_tx_ol_flag_name(tunnel_type));
3497 : : return -1;
3498 : : }
3499 : : goto check_len;
3500 : : }
3501 : : parse_vxlan_gpe(udp_hdr, &info);
3502 : : if (info.is_tunnel) {
3503 : : if (!tunnel_type) {
3504 : : PMD_TX_LOG(ERR, "vxlan gpe tunnel packet missing tx "
3505 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE` flag.");
3506 : : return -1;
3507 : : }
3508 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE) {
3509 : : PMD_TX_LOG(ERR, "vxlan gpe tunnel packet, tx offload has "
3510 : : "wrong `%s` flag, correct is "
3511 : : "`RTE_MBUF_F_TX_TUNNEL_VXLAN_GPE` flag",
3512 : : rte_get_tx_ol_flag_name(tunnel_type));
3513 : : return -1;
3514 : : }
3515 : : goto check_len;
3516 : : }
3517 : : parse_vxlan(udp_hdr, &info);
3518 : : if (info.is_tunnel) {
3519 : : if (!tunnel_type) {
3520 : : PMD_TX_LOG(ERR, "vxlan tunnel packet missing tx "
3521 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_VXLAN` flag.");
3522 : : return -1;
3523 : : }
3524 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_VXLAN) {
3525 : : PMD_TX_LOG(ERR, "vxlan tunnel packet, tx offload has "
3526 : : "wrong `%s` flag, correct is "
3527 : : "`RTE_MBUF_F_TX_TUNNEL_VXLAN` flag",
3528 : : rte_get_tx_ol_flag_name(tunnel_type));
3529 : : return -1;
3530 : : }
3531 : : goto check_len;
3532 : : }
3533 : : parse_geneve(udp_hdr, &info);
3534 : : if (info.is_tunnel) {
3535 : : if (!tunnel_type) {
3536 : : PMD_TX_LOG(ERR, "geneve tunnel packet missing tx "
3537 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GENEVE` flag.");
3538 : : return -1;
3539 : : }
3540 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GENEVE) {
3541 : : PMD_TX_LOG(ERR, "geneve tunnel packet, tx offload has "
3542 : : "wrong `%s` flag, correct is "
3543 : : "`RTE_MBUF_F_TX_TUNNEL_GENEVE` flag",
3544 : : rte_get_tx_ol_flag_name(tunnel_type));
3545 : : return -1;
3546 : : }
3547 : : goto check_len;
3548 : : }
3549 : : /* Always keep last. */
3550 : : if (unlikely(RTE_ETH_IS_TUNNEL_PKT(m->packet_type)
3551 : : != 0)) {
3552 : : PMD_TX_LOG(ERR, "Unknown tunnel packet. UDP dst port: %hu",
3553 : : udp_hdr->dst_port);
3554 : : return -1;
3555 : : }
3556 : : } else if (info.l4_proto == IPPROTO_GRE) {
3557 : : struct simple_gre_hdr *gre_hdr;
3558 : :
3559 : : gre_hdr = (struct simple_gre_hdr *)((char *)l3_hdr +
3560 : : info.l3_len);
3561 : : parse_gre(gre_hdr, &info);
3562 : : if (info.is_tunnel) {
3563 : : if (!tunnel_type) {
3564 : : PMD_TX_LOG(ERR, "gre tunnel packet missing tx "
3565 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_GRE` flag.");
3566 : : return -1;
3567 : : }
3568 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_GRE) {
3569 : : PMD_TX_LOG(ERR, "gre tunnel packet, tx offload has "
3570 : : "wrong `%s` flag, correct is "
3571 : : "`RTE_MBUF_F_TX_TUNNEL_GRE` flag",
3572 : : rte_get_tx_ol_flag_name(tunnel_type));
3573 : : return -1;
3574 : : }
3575 : : goto check_len;
3576 : : }
3577 : : } else if (info.l4_proto == IPPROTO_IPIP) {
3578 : : void *encap_ip_hdr;
3579 : :
3580 : : encap_ip_hdr = (char *)l3_hdr + info.l3_len;
3581 : : parse_encap_ip(encap_ip_hdr, &info);
3582 : : if (info.is_tunnel) {
3583 : : if (!tunnel_type) {
3584 : : PMD_TX_LOG(ERR, "Ipip tunnel packet missing tx "
3585 : : "offload missing `RTE_MBUF_F_TX_TUNNEL_IPIP` flag.");
3586 : : return -1;
3587 : : }
3588 : : if (tunnel_type != RTE_MBUF_F_TX_TUNNEL_IPIP) {
3589 : : PMD_TX_LOG(ERR, "Ipip tunnel packet, tx offload has "
3590 : : "wrong `%s` flag, correct is "
3591 : : "`RTE_MBUF_F_TX_TUNNEL_IPIP` flag",
3592 : : rte_get_tx_ol_flag_name(tunnel_type));
3593 : : return -1;
3594 : : }
3595 : : goto check_len;
3596 : : }
3597 : : }
3598 : :
3599 : : check_len:
3600 : : if (check_mbuf_len(&info, m) != 0)
3601 : : return -1;
3602 : :
3603 : : return check_ether_type(&info, m);
3604 : : }
3605 : :
3606 : : /* TX prep functions */
3607 : : uint16_t
3608 : 0 : iavf_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
3609 : : uint16_t nb_pkts)
3610 : : {
3611 : : int i, ret;
3612 : : uint64_t ol_flags;
3613 : : struct rte_mbuf *m;
3614 : : struct ci_tx_queue *txq = tx_queue;
3615 : 0 : struct rte_eth_dev *dev = &rte_eth_devices[txq->port_id];
3616 : 0 : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
3617 : : struct iavf_adapter *adapter = IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
3618 : :
3619 [ # # ]: 0 : if (adapter->closed)
3620 : : return 0;
3621 : :
3622 [ # # ]: 0 : for (i = 0; i < nb_pkts; i++) {
3623 : 0 : m = tx_pkts[i];
3624 : 0 : ol_flags = m->ol_flags;
3625 : :
3626 : : /* Check condition for nb_segs > IAVF_TX_MAX_MTU_SEG. */
3627 [ # # ]: 0 : if (!(ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))) {
3628 [ # # ]: 0 : if (m->nb_segs > IAVF_TX_MAX_MTU_SEG) {
3629 : 0 : rte_errno = EINVAL;
3630 : 0 : return i;
3631 : : }
3632 [ # # ]: 0 : } else if ((m->tso_segsz < IAVF_MIN_TSO_MSS) ||
3633 : 0 : (m->tso_segsz > IAVF_MAX_TSO_MSS) ||
3634 [ # # ]: 0 : (m->nb_segs > txq->nb_tx_desc)) {
3635 : : /* MSS outside the range are considered malicious */
3636 : 0 : rte_errno = EINVAL;
3637 : 0 : return i;
3638 : : }
3639 : :
3640 [ # # ]: 0 : if (ol_flags & IAVF_TX_OFFLOAD_NOTSUP_MASK) {
3641 : 0 : rte_errno = ENOTSUP;
3642 : 0 : return i;
3643 : : }
3644 : :
3645 : : /* valid packets are greater than min size, and single-buffer pkts
3646 : : * must have data_len == pkt_len
3647 : : */
3648 [ # # ]: 0 : if (m->pkt_len < IAVF_TX_MIN_PKT_LEN ||
3649 [ # # # # ]: 0 : (m->nb_segs == 1 && m->data_len != m->pkt_len)) {
3650 : 0 : rte_errno = EINVAL;
3651 : 0 : return i;
3652 : : }
3653 : :
3654 : : #ifdef RTE_ETHDEV_DEBUG_TX
3655 : : ret = rte_validate_tx_offload(m);
3656 : : if (ret != 0) {
3657 : : rte_errno = -ret;
3658 : : return i;
3659 : : }
3660 : : #endif
3661 : : ret = rte_net_intel_cksum_prepare(m);
3662 [ # # ]: 0 : if (ret != 0) {
3663 : 0 : rte_errno = -ret;
3664 : 0 : return i;
3665 : : }
3666 : :
3667 [ # # ]: 0 : if (vf->vf_res->vf_cap_flags & VIRTCHNL_VF_OFFLOAD_QOS &&
3668 [ # # ]: 0 : ol_flags & (RTE_MBUF_F_RX_VLAN_STRIPPED | RTE_MBUF_F_RX_VLAN)) {
3669 : : ret = iavf_check_vlan_up2tc(txq, m);
3670 : : if (ret != 0) {
3671 : 0 : rte_errno = -ret;
3672 : 0 : return i;
3673 : : }
3674 : : }
3675 : :
3676 : : #ifdef RTE_ETHDEV_DEBUG_TX
3677 : : ret = iavf_check_mbuf(m);
3678 : : if (ret != 0) {
3679 : : rte_errno = EINVAL;
3680 : : return i;
3681 : : }
3682 : : #endif
3683 : : }
3684 : :
3685 : 0 : return i;
3686 : : }
3687 : :
3688 : : static uint16_t
3689 : : iavf_recv_pkts_no_poll(void *rx_queue, struct rte_mbuf **rx_pkts,
3690 : : uint16_t nb_pkts);
3691 : : static uint16_t
3692 : : iavf_xmit_pkts_no_poll(void *tx_queue, struct rte_mbuf **tx_pkts,
3693 : : uint16_t nb_pkts);
3694 : :
3695 : : static const struct {
3696 : : eth_rx_burst_t pkt_burst;
3697 : : const char *info;
3698 : : } iavf_rx_pkt_burst_ops[] = {
3699 : : [IAVF_RX_DISABLED] = {iavf_recv_pkts_no_poll, "Disabled"},
3700 : : [IAVF_RX_DEFAULT] = {iavf_recv_pkts, "Scalar"},
3701 : : [IAVF_RX_FLEX_RXD] = {iavf_recv_pkts_flex_rxd, "Scalar Flex"},
3702 : : [IAVF_RX_BULK_ALLOC] = {iavf_recv_pkts_bulk_alloc,
3703 : : "Scalar Bulk Alloc"},
3704 : : [IAVF_RX_SCATTERED] = {iavf_recv_scattered_pkts,
3705 : : "Scalar Scattered"},
3706 : : [IAVF_RX_SCATTERED_FLEX_RXD] = {iavf_recv_scattered_pkts_flex_rxd,
3707 : : "Scalar Scattered Flex"},
3708 : : #ifdef RTE_ARCH_X86
3709 : : [IAVF_RX_SSE] = {iavf_recv_pkts_vec, "Vector SSE"},
3710 : : [IAVF_RX_AVX2] = {iavf_recv_pkts_vec_avx2, "Vector AVX2"},
3711 : : [IAVF_RX_AVX2_OFFLOAD] = {iavf_recv_pkts_vec_avx2_offload,
3712 : : "Vector AVX2 Offload"},
3713 : : [IAVF_RX_SSE_FLEX_RXD] = {iavf_recv_pkts_vec_flex_rxd,
3714 : : "Vector Flex SSE"},
3715 : : [IAVF_RX_AVX2_FLEX_RXD] = {iavf_recv_pkts_vec_avx2_flex_rxd,
3716 : : "Vector AVX2 Flex"},
3717 : : [IAVF_RX_AVX2_FLEX_RXD_OFFLOAD] = {
3718 : : iavf_recv_pkts_vec_avx2_flex_rxd_offload,
3719 : : "Vector AVX2 Flex Offload"},
3720 : : [IAVF_RX_SSE_SCATTERED] = {iavf_recv_scattered_pkts_vec,
3721 : : "Vector Scattered SSE"},
3722 : : [IAVF_RX_AVX2_SCATTERED] = {iavf_recv_scattered_pkts_vec_avx2,
3723 : : "Vector Scattered AVX2"},
3724 : : [IAVF_RX_AVX2_SCATTERED_OFFLOAD] = {
3725 : : iavf_recv_scattered_pkts_vec_avx2_offload,
3726 : : "Vector Scattered AVX2 offload"},
3727 : : [IAVF_RX_SSE_SCATTERED_FLEX_RXD] = {
3728 : : iavf_recv_scattered_pkts_vec_flex_rxd,
3729 : : "Vector Scattered SSE Flex"},
3730 : : [IAVF_RX_AVX2_SCATTERED_FLEX_RXD] = {
3731 : : iavf_recv_scattered_pkts_vec_avx2_flex_rxd,
3732 : : "Vector Scattered AVX2 Flex"},
3733 : : [IAVF_RX_AVX2_SCATTERED_FLEX_RXD_OFFLOAD] = {
3734 : : iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload,
3735 : : "Vector Scattered AVX2 Flex Offload"},
3736 : : #ifdef CC_AVX512_SUPPORT
3737 : : [IAVF_RX_AVX512] = {iavf_recv_pkts_vec_avx512, "Vector AVX512"},
3738 : : [IAVF_RX_AVX512_OFFLOAD] = {iavf_recv_pkts_vec_avx512_offload,
3739 : : "Vector AVX512 Offload"},
3740 : : [IAVF_RX_AVX512_FLEX_RXD] = {iavf_recv_pkts_vec_avx512_flex_rxd,
3741 : : "Vector AVX512 Flex"},
3742 : : [IAVF_RX_AVX512_FLEX_RXD_OFFLOAD] = {
3743 : : iavf_recv_pkts_vec_avx512_flex_rxd_offload,
3744 : : "Vector AVX512 Flex Offload"},
3745 : : [IAVF_RX_AVX512_SCATTERED] = {iavf_recv_scattered_pkts_vec_avx512,
3746 : : "Vector Scattered AVX512"},
3747 : : [IAVF_RX_AVX512_SCATTERED_OFFLOAD] = {
3748 : : iavf_recv_scattered_pkts_vec_avx512_offload,
3749 : : "Vector Scattered AVX512 offload"},
3750 : : [IAVF_RX_AVX512_SCATTERED_FLEX_RXD] = {
3751 : : iavf_recv_scattered_pkts_vec_avx512_flex_rxd,
3752 : : "Vector Scattered AVX512 Flex"},
3753 : : [IAVF_RX_AVX512_SCATTERED_FLEX_RXD_OFFLOAD] = {
3754 : : iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload,
3755 : : "Vector Scattered AVX512 Flex offload"},
3756 : : #endif
3757 : : #elif defined RTE_ARCH_ARM
3758 : : [IAVF_RX_SSE] = {iavf_recv_pkts_vec, "Vector Neon"},
3759 : : #endif
3760 : : };
3761 : :
3762 : : int
3763 : 0 : iavf_rx_burst_mode_get(struct rte_eth_dev *dev,
3764 : : __rte_unused uint16_t queue_id,
3765 : : struct rte_eth_burst_mode *mode)
3766 : : {
3767 : 0 : eth_rx_burst_t pkt_burst = dev->rx_pkt_burst;
3768 : : size_t i;
3769 : :
3770 [ # # ]: 0 : for (i = 0; i < RTE_DIM(iavf_rx_pkt_burst_ops); i++) {
3771 [ # # ]: 0 : if (pkt_burst == iavf_rx_pkt_burst_ops[i].pkt_burst) {
3772 : 0 : snprintf(mode->info, sizeof(mode->info), "%s",
3773 : 0 : iavf_rx_pkt_burst_ops[i].info);
3774 : 0 : return 0;
3775 : : }
3776 : : }
3777 : :
3778 : : return -EINVAL;
3779 : : }
3780 : :
3781 : : static const struct {
3782 : : eth_tx_burst_t pkt_burst;
3783 : : const char *info;
3784 : : } iavf_tx_pkt_burst_ops[] = {
3785 : : [IAVF_TX_DISABLED] = {iavf_xmit_pkts_no_poll, "Disabled"},
3786 : : [IAVF_TX_DEFAULT] = {iavf_xmit_pkts, "Scalar"},
3787 : : #ifdef RTE_ARCH_X86
3788 : : [IAVF_TX_SSE] = {iavf_xmit_pkts_vec, "Vector SSE"},
3789 : : [IAVF_TX_AVX2] = {iavf_xmit_pkts_vec_avx2, "Vector AVX2"},
3790 : : [IAVF_TX_AVX2_OFFLOAD] = {iavf_xmit_pkts_vec_avx2_offload,
3791 : : "Vector AVX2 Offload"},
3792 : : #ifdef CC_AVX512_SUPPORT
3793 : : [IAVF_TX_AVX512] = {iavf_xmit_pkts_vec_avx512, "Vector AVX512"},
3794 : : [IAVF_TX_AVX512_OFFLOAD] = {iavf_xmit_pkts_vec_avx512_offload,
3795 : : "Vector AVX512 Offload"},
3796 : : [IAVF_TX_AVX512_CTX] = {iavf_xmit_pkts_vec_avx512_ctx,
3797 : : "Vector AVX512 Ctx"},
3798 : : [IAVF_TX_AVX512_CTX_OFFLOAD] = {
3799 : : iavf_xmit_pkts_vec_avx512_ctx_offload,
3800 : : "Vector AVX512 Ctx Offload"},
3801 : : #endif
3802 : : #endif
3803 : : };
3804 : :
3805 : : int
3806 : 0 : iavf_tx_burst_mode_get(struct rte_eth_dev *dev,
3807 : : __rte_unused uint16_t queue_id,
3808 : : struct rte_eth_burst_mode *mode)
3809 : : {
3810 : 0 : eth_tx_burst_t pkt_burst = dev->tx_pkt_burst;
3811 : : size_t i;
3812 : :
3813 [ # # ]: 0 : for (i = 0; i < RTE_DIM(iavf_tx_pkt_burst_ops); i++) {
3814 [ # # ]: 0 : if (pkt_burst == iavf_tx_pkt_burst_ops[i].pkt_burst) {
3815 : 0 : snprintf(mode->info, sizeof(mode->info), "%s",
3816 : 0 : iavf_tx_pkt_burst_ops[i].info);
3817 : 0 : return 0;
3818 : : }
3819 : : }
3820 : :
3821 : : return -EINVAL;
3822 : : }
3823 : :
3824 : : static uint16_t
3825 : 0 : iavf_recv_pkts_no_poll(void *rx_queue, struct rte_mbuf **rx_pkts,
3826 : : uint16_t nb_pkts)
3827 : : {
3828 : : struct ci_rx_queue *rxq = rx_queue;
3829 : : enum iavf_rx_burst_type rx_burst_type;
3830 : :
3831 [ # # # # ]: 0 : if (!rxq->iavf_vsi || rxq->iavf_vsi->adapter->no_poll)
3832 : : return 0;
3833 : :
3834 : 0 : rx_burst_type = rxq->iavf_vsi->adapter->rx_burst_type;
3835 : :
3836 : 0 : return iavf_rx_pkt_burst_ops[rx_burst_type].pkt_burst(rx_queue,
3837 : : rx_pkts, nb_pkts);
3838 : : }
3839 : :
3840 : : static uint16_t
3841 : 0 : iavf_xmit_pkts_no_poll(void *tx_queue, struct rte_mbuf **tx_pkts,
3842 : : uint16_t nb_pkts)
3843 : : {
3844 : : struct ci_tx_queue *txq = tx_queue;
3845 : : enum iavf_tx_burst_type tx_burst_type;
3846 : :
3847 [ # # # # ]: 0 : if (!txq->iavf_vsi || txq->iavf_vsi->adapter->no_poll)
3848 : : return 0;
3849 : :
3850 : 0 : tx_burst_type = txq->iavf_vsi->adapter->tx_burst_type;
3851 : :
3852 : 0 : return iavf_tx_pkt_burst_ops[tx_burst_type].pkt_burst(tx_queue,
3853 : : tx_pkts, nb_pkts);
3854 : : }
3855 : :
3856 : : /* Tx mbuf check */
3857 : : static uint16_t
3858 : 0 : iavf_xmit_pkts_check(void *tx_queue, struct rte_mbuf **tx_pkts,
3859 : : uint16_t nb_pkts)
3860 : : {
3861 : : uint16_t idx;
3862 : : uint64_t ol_flags;
3863 : : struct rte_mbuf *mb;
3864 : : uint16_t good_pkts = nb_pkts;
3865 : 0 : const char *reason = NULL;
3866 : : bool pkt_error = false;
3867 : : struct ci_tx_queue *txq = tx_queue;
3868 : 0 : struct iavf_adapter *adapter = txq->iavf_vsi->adapter;
3869 : 0 : enum iavf_tx_burst_type tx_burst_type =
3870 : : txq->iavf_vsi->adapter->tx_burst_type;
3871 : :
3872 [ # # ]: 0 : for (idx = 0; idx < nb_pkts; idx++) {
3873 : 0 : mb = tx_pkts[idx];
3874 : 0 : ol_flags = mb->ol_flags;
3875 : :
3876 [ # # # # ]: 0 : if ((adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_MBUF) &&
3877 : 0 : (rte_mbuf_check(mb, 1, &reason) != 0)) {
3878 : : PMD_TX_LOG(ERR, "INVALID mbuf: %s", reason);
3879 : : pkt_error = true;
3880 : : break;
3881 : : }
3882 : :
3883 [ # # ]: 0 : if ((adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_SIZE) &&
3884 [ # # ]: 0 : (mb->data_len < IAVF_TX_MIN_PKT_LEN ||
3885 [ # # ]: 0 : mb->data_len > adapter->vf.max_pkt_len)) {
3886 : : PMD_TX_LOG(ERR, "INVALID mbuf: data_len (%u) is out of range, reasonable range (%d - %u)",
3887 : : mb->data_len, IAVF_TX_MIN_PKT_LEN, adapter->vf.max_pkt_len);
3888 : : pkt_error = true;
3889 : : break;
3890 : : }
3891 : :
3892 [ # # ]: 0 : if (adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_SEGMENT) {
3893 : : /* Check condition for nb_segs > IAVF_TX_MAX_MTU_SEG. */
3894 [ # # ]: 0 : if (!(ol_flags & (RTE_MBUF_F_TX_TCP_SEG | RTE_MBUF_F_TX_UDP_SEG))) {
3895 [ # # ]: 0 : if (mb->nb_segs > IAVF_TX_MAX_MTU_SEG) {
3896 : : PMD_TX_LOG(ERR, "INVALID mbuf: nb_segs (%d) exceeds HW limit, maximum allowed value is %d",
3897 : : mb->nb_segs, IAVF_TX_MAX_MTU_SEG);
3898 : : pkt_error = true;
3899 : : break;
3900 : : }
3901 [ # # ]: 0 : } else if ((mb->tso_segsz < IAVF_MIN_TSO_MSS) ||
3902 : : (mb->tso_segsz > IAVF_MAX_TSO_MSS)) {
3903 : : /* MSS outside the range are considered malicious */
3904 : : PMD_TX_LOG(ERR, "INVALID mbuf: tso_segsz (%u) is out of range, reasonable range (%d - %u)",
3905 : : mb->tso_segsz, IAVF_MIN_TSO_MSS, IAVF_MAX_TSO_MSS);
3906 : : pkt_error = true;
3907 : : break;
3908 [ # # ]: 0 : } else if (mb->nb_segs > txq->nb_tx_desc) {
3909 : : PMD_TX_LOG(ERR, "INVALID mbuf: nb_segs out of ring length");
3910 : : pkt_error = true;
3911 : : break;
3912 : : }
3913 : : }
3914 : :
3915 [ # # ]: 0 : if (adapter->devargs.mbuf_check & IAVF_MBUF_CHECK_F_TX_OFFLOAD) {
3916 [ # # ]: 0 : if (ol_flags & IAVF_TX_OFFLOAD_NOTSUP_MASK) {
3917 : : PMD_TX_LOG(ERR, "INVALID mbuf: TX offload is not supported");
3918 : : pkt_error = true;
3919 : : break;
3920 : : }
3921 : :
3922 [ # # ]: 0 : if (!rte_validate_tx_offload(mb)) {
3923 : : PMD_TX_LOG(ERR, "INVALID mbuf: TX offload setup error");
3924 : : pkt_error = true;
3925 : : break;
3926 : : }
3927 : : }
3928 : : }
3929 : :
3930 [ # # ]: 0 : if (pkt_error) {
3931 : 0 : txq->mbuf_errors++;
3932 : : good_pkts = idx;
3933 [ # # ]: 0 : if (good_pkts == 0)
3934 : : return 0;
3935 : : }
3936 : :
3937 : 0 : return iavf_tx_pkt_burst_ops[tx_burst_type].pkt_burst(tx_queue, tx_pkts, good_pkts);
3938 : : }
3939 : :
3940 : : /* choose rx function*/
3941 : : void
3942 : 0 : iavf_set_rx_function(struct rte_eth_dev *dev)
3943 : : {
3944 : 0 : struct iavf_adapter *adapter =
3945 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
3946 : : struct iavf_info *vf = IAVF_DEV_PRIVATE_TO_VF(dev->data->dev_private);
3947 : : enum iavf_rx_burst_type rx_burst_type;
3948 : 0 : int no_poll_on_link_down = adapter->devargs.no_poll_on_link_down;
3949 : : int i;
3950 : : struct ci_rx_queue *rxq;
3951 : : bool use_flex = true;
3952 : :
3953 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
3954 : 0 : rxq = dev->data->rx_queues[i];
3955 [ # # ]: 0 : if (rxq->rxdid <= IAVF_RXDID_LEGACY_1) {
3956 : 0 : PMD_DRV_LOG(NOTICE, "request RXDID[%d] in Queue[%d] is legacy, "
3957 : : "set rx_pkt_burst as legacy for all queues", rxq->rxdid, i);
3958 : : use_flex = false;
3959 [ # # ]: 0 : } else if (!(vf->supported_rxdid & RTE_BIT64(rxq->rxdid))) {
3960 : 0 : PMD_DRV_LOG(NOTICE, "request RXDID[%d] in Queue[%d] is not supported, "
3961 : : "set rx_pkt_burst as legacy for all queues", rxq->rxdid, i);
3962 : : use_flex = false;
3963 : : }
3964 : : }
3965 : :
3966 : : #ifdef RTE_ARCH_X86
3967 : : int check_ret;
3968 : : bool use_avx2 = false;
3969 : : bool use_avx512 = false;
3970 : :
3971 : 0 : check_ret = iavf_rx_vec_dev_check(dev);
3972 [ # # # # ]: 0 : if (check_ret >= 0 &&
3973 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_128) {
3974 [ # # # # ]: 0 : if ((rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX2) == 1 ||
3975 [ # # ]: 0 : rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512F) == 1) &&
3976 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_256)
3977 : : use_avx2 = true;
3978 : :
3979 : : #ifdef CC_AVX512_SUPPORT
3980 [ # # # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512F) == 1 &&
3981 [ # # ]: 0 : rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512BW) == 1 &&
3982 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_512)
3983 : : use_avx512 = true;
3984 : : #endif
3985 : :
3986 [ # # ]: 0 : for (i = 0; i < dev->data->nb_rx_queues; i++) {
3987 : 0 : rxq = dev->data->rx_queues[i];
3988 : 0 : (void)iavf_rxq_vec_setup(rxq);
3989 : : }
3990 : :
3991 [ # # ]: 0 : if (dev->data->scattered_rx) {
3992 [ # # ]: 0 : if (!use_avx2 && !use_avx512) {
3993 : 0 : PMD_DRV_LOG(DEBUG,
3994 : : "Using Vector Scattered Rx (port %d).",
3995 : : dev->data->port_id);
3996 : : } else {
3997 [ # # ]: 0 : if (use_avx2) {
3998 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
3999 : 0 : PMD_DRV_LOG(DEBUG,
4000 : : "Using AVX2 Vector Scattered Rx (port %d).",
4001 : : dev->data->port_id);
4002 : : else
4003 : 0 : PMD_DRV_LOG(DEBUG,
4004 : : "Using AVX2 OFFLOAD Vector Scattered Rx (port %d).",
4005 : : dev->data->port_id);
4006 : : } else {
4007 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4008 : 0 : PMD_DRV_LOG(DEBUG,
4009 : : "Using AVX512 Vector Scattered Rx (port %d).",
4010 : : dev->data->port_id);
4011 : : else
4012 : 0 : PMD_DRV_LOG(DEBUG,
4013 : : "Using AVX512 OFFLOAD Vector Scattered Rx (port %d).",
4014 : : dev->data->port_id);
4015 : : }
4016 : : }
4017 [ # # ]: 0 : if (use_flex) {
4018 : : rx_burst_type = IAVF_RX_SSE_SCATTERED_FLEX_RXD;
4019 [ # # ]: 0 : if (use_avx2) {
4020 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4021 : : rx_burst_type =
4022 : : IAVF_RX_AVX2_SCATTERED_FLEX_RXD;
4023 : : else
4024 : : rx_burst_type =
4025 : : IAVF_RX_AVX2_SCATTERED_FLEX_RXD_OFFLOAD;
4026 : : }
4027 : : #ifdef CC_AVX512_SUPPORT
4028 [ # # ]: 0 : if (use_avx512) {
4029 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4030 : : rx_burst_type =
4031 : : IAVF_RX_AVX512_SCATTERED_FLEX_RXD;
4032 : : else
4033 : : rx_burst_type =
4034 : : IAVF_RX_AVX512_SCATTERED_FLEX_RXD_OFFLOAD;
4035 : : }
4036 : : #endif
4037 : : } else {
4038 : : rx_burst_type = IAVF_RX_SSE_SCATTERED;
4039 [ # # ]: 0 : if (use_avx2) {
4040 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4041 : : rx_burst_type =
4042 : : IAVF_RX_AVX2_SCATTERED;
4043 : : else
4044 : : rx_burst_type =
4045 : : IAVF_RX_AVX2_SCATTERED_OFFLOAD;
4046 : : }
4047 : : #ifdef CC_AVX512_SUPPORT
4048 [ # # ]: 0 : if (use_avx512) {
4049 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4050 : : rx_burst_type =
4051 : : IAVF_RX_AVX512_SCATTERED;
4052 : : else
4053 : : rx_burst_type =
4054 : : IAVF_RX_AVX512_SCATTERED_OFFLOAD;
4055 : : }
4056 : : #endif
4057 : : }
4058 : : } else {
4059 [ # # ]: 0 : if (!use_avx2 && !use_avx512) {
4060 : 0 : PMD_DRV_LOG(DEBUG, "Using Vector Rx (port %d).",
4061 : : dev->data->port_id);
4062 : : } else {
4063 [ # # ]: 0 : if (use_avx2) {
4064 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4065 : 0 : PMD_DRV_LOG(DEBUG,
4066 : : "Using AVX2 Vector Rx (port %d).",
4067 : : dev->data->port_id);
4068 : : else
4069 : 0 : PMD_DRV_LOG(DEBUG,
4070 : : "Using AVX2 OFFLOAD Vector Rx (port %d).",
4071 : : dev->data->port_id);
4072 : : } else {
4073 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4074 : 0 : PMD_DRV_LOG(DEBUG,
4075 : : "Using AVX512 Vector Rx (port %d).",
4076 : : dev->data->port_id);
4077 : : else
4078 : 0 : PMD_DRV_LOG(DEBUG,
4079 : : "Using AVX512 OFFLOAD Vector Rx (port %d).",
4080 : : dev->data->port_id);
4081 : : }
4082 : : }
4083 [ # # ]: 0 : if (use_flex) {
4084 : : rx_burst_type = IAVF_RX_SSE_FLEX_RXD;
4085 [ # # ]: 0 : if (use_avx2) {
4086 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4087 : : rx_burst_type = IAVF_RX_AVX2_FLEX_RXD;
4088 : : else
4089 : : rx_burst_type = IAVF_RX_AVX2_FLEX_RXD_OFFLOAD;
4090 : : }
4091 : : #ifdef CC_AVX512_SUPPORT
4092 [ # # ]: 0 : if (use_avx512) {
4093 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4094 : : rx_burst_type = IAVF_RX_AVX512_FLEX_RXD;
4095 : : else
4096 : : rx_burst_type =
4097 : : IAVF_RX_AVX512_FLEX_RXD_OFFLOAD;
4098 : : }
4099 : : #endif
4100 : : } else {
4101 : : rx_burst_type = IAVF_RX_SSE;
4102 [ # # ]: 0 : if (use_avx2) {
4103 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4104 : : rx_burst_type = IAVF_RX_AVX2;
4105 : : else
4106 : : rx_burst_type = IAVF_RX_AVX2_OFFLOAD;
4107 : : }
4108 : : #ifdef CC_AVX512_SUPPORT
4109 [ # # ]: 0 : if (use_avx512) {
4110 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH)
4111 : : rx_burst_type = IAVF_RX_AVX512;
4112 : : else
4113 : : rx_burst_type = IAVF_RX_AVX512_OFFLOAD;
4114 : : }
4115 : : #endif
4116 : : }
4117 : : }
4118 : :
4119 [ # # ]: 0 : if (no_poll_on_link_down) {
4120 : 0 : adapter->rx_burst_type = rx_burst_type;
4121 : 0 : dev->rx_pkt_burst = iavf_recv_pkts_no_poll;
4122 : : } else {
4123 : 0 : dev->rx_pkt_burst = iavf_rx_pkt_burst_ops[rx_burst_type].pkt_burst;
4124 : : }
4125 : 0 : return;
4126 : : }
4127 : : #elif defined RTE_ARCH_ARM
4128 : : int check_ret;
4129 : :
4130 : : check_ret = iavf_rx_vec_dev_check(dev);
4131 : : if (check_ret >= 0 &&
4132 : : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_128) {
4133 : : PMD_DRV_LOG(DEBUG, "Using a Vector Rx callback (port=%d).",
4134 : : dev->data->port_id);
4135 : : for (i = 0; i < dev->data->nb_rx_queues; i++) {
4136 : : rxq = dev->data->rx_queues[i];
4137 : : (void)iavf_rxq_vec_setup(rxq);
4138 : : }
4139 : : rx_burst_type = IAVF_RX_SSE;
4140 : :
4141 : : if (no_poll_on_link_down) {
4142 : : adapter->rx_burst_type = rx_burst_type;
4143 : : dev->rx_pkt_burst = iavf_recv_pkts_no_poll;
4144 : : } else {
4145 : : dev->rx_pkt_burst = iavf_rx_pkt_burst_ops[rx_burst_type].pkt_burst;
4146 : : }
4147 : : return;
4148 : : }
4149 : : #endif
4150 [ # # ]: 0 : if (dev->data->scattered_rx) {
4151 : 0 : PMD_DRV_LOG(DEBUG, "Using a Scattered Rx callback (port=%d).",
4152 : : dev->data->port_id);
4153 [ # # ]: 0 : if (use_flex)
4154 : : rx_burst_type = IAVF_RX_SCATTERED_FLEX_RXD;
4155 : : else
4156 : : rx_burst_type = IAVF_RX_SCATTERED;
4157 [ # # ]: 0 : } else if (adapter->rx_bulk_alloc_allowed) {
4158 : 0 : PMD_DRV_LOG(DEBUG, "Using bulk Rx callback (port=%d).",
4159 : : dev->data->port_id);
4160 : : rx_burst_type = IAVF_RX_BULK_ALLOC;
4161 : : } else {
4162 : 0 : PMD_DRV_LOG(DEBUG, "Using Basic Rx callback (port=%d).",
4163 : : dev->data->port_id);
4164 [ # # ]: 0 : if (use_flex)
4165 : : rx_burst_type = IAVF_RX_FLEX_RXD;
4166 : : else
4167 : : rx_burst_type = IAVF_RX_DEFAULT;
4168 : : }
4169 : :
4170 [ # # ]: 0 : if (no_poll_on_link_down) {
4171 : 0 : adapter->rx_burst_type = rx_burst_type;
4172 : 0 : dev->rx_pkt_burst = iavf_recv_pkts_no_poll;
4173 : : } else {
4174 : 0 : dev->rx_pkt_burst = iavf_rx_pkt_burst_ops[rx_burst_type].pkt_burst;
4175 : : }
4176 : : }
4177 : :
4178 : : /* choose tx function*/
4179 : : void
4180 : 0 : iavf_set_tx_function(struct rte_eth_dev *dev)
4181 : : {
4182 : 0 : struct iavf_adapter *adapter =
4183 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
4184 : : enum iavf_tx_burst_type tx_burst_type;
4185 : 0 : int mbuf_check = adapter->devargs.mbuf_check;
4186 : 0 : int no_poll_on_link_down = adapter->devargs.no_poll_on_link_down;
4187 : : #ifdef RTE_ARCH_X86
4188 : : struct ci_tx_queue *txq;
4189 : : int i;
4190 : : int check_ret;
4191 : : bool use_sse = false;
4192 : : bool use_avx2 = false;
4193 : : bool use_avx512 = false;
4194 : :
4195 : 0 : check_ret = iavf_tx_vec_dev_check(dev);
4196 : :
4197 [ # # # # ]: 0 : if (check_ret >= 0 &&
4198 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_128) {
4199 : : /* SSE not support offload path yet. */
4200 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4201 : : use_sse = true;
4202 : : }
4203 [ # # # # ]: 0 : if ((rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX2) == 1 ||
4204 [ # # ]: 0 : rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512F) == 1) &&
4205 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_256)
4206 : : use_avx2 = true;
4207 : : #ifdef CC_AVX512_SUPPORT
4208 [ # # # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512F) == 1 &&
4209 [ # # ]: 0 : rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512BW) == 1 &&
4210 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_512)
4211 : : use_avx512 = true;
4212 : : #endif
4213 : :
4214 [ # # # # ]: 0 : if (!use_sse && !use_avx2 && !use_avx512)
4215 : 0 : goto normal;
4216 : :
4217 [ # # ]: 0 : if (use_sse) {
4218 : 0 : PMD_DRV_LOG(DEBUG, "Using Vector Tx (port %d).",
4219 : : dev->data->port_id);
4220 : : tx_burst_type = IAVF_TX_SSE;
4221 : : }
4222 [ # # ]: 0 : if (use_avx2) {
4223 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4224 : : tx_burst_type = IAVF_TX_AVX2;
4225 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX2 Vector Tx (port %d).",
4226 : : dev->data->port_id);
4227 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_CTX_OFFLOAD_PATH) {
4228 : 0 : PMD_DRV_LOG(DEBUG,
4229 : : "AVX2 does not support outer checksum offload.");
4230 : 0 : goto normal;
4231 : : } else {
4232 : : tx_burst_type = IAVF_TX_AVX2_OFFLOAD;
4233 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX2 OFFLOAD Vector Tx (port %d).",
4234 : : dev->data->port_id);
4235 : : }
4236 : : }
4237 : : #ifdef CC_AVX512_SUPPORT
4238 [ # # ]: 0 : if (use_avx512) {
4239 [ # # ]: 0 : if (check_ret == IAVF_VECTOR_PATH) {
4240 : : tx_burst_type = IAVF_TX_AVX512;
4241 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 Vector Tx (port %d).",
4242 : : dev->data->port_id);
4243 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_OFFLOAD_PATH) {
4244 : : tx_burst_type = IAVF_TX_AVX512_OFFLOAD;
4245 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 OFFLOAD Vector Tx (port %d).",
4246 : : dev->data->port_id);
4247 [ # # ]: 0 : } else if (check_ret == IAVF_VECTOR_CTX_PATH) {
4248 : : tx_burst_type = IAVF_TX_AVX512_CTX;
4249 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 CONTEXT Vector Tx (port %d).",
4250 : : dev->data->port_id);
4251 : : } else {
4252 : : tx_burst_type = IAVF_TX_AVX512_CTX_OFFLOAD;
4253 : 0 : PMD_DRV_LOG(DEBUG, "Using AVX512 CONTEXT OFFLOAD Vector Tx (port %d).",
4254 : : dev->data->port_id);
4255 : : }
4256 : : }
4257 : : #endif
4258 : :
4259 [ # # ]: 0 : for (i = 0; i < dev->data->nb_tx_queues; i++) {
4260 : 0 : txq = dev->data->tx_queues[i];
4261 [ # # ]: 0 : if (!txq)
4262 : 0 : continue;
4263 : 0 : iavf_txq_vec_setup(txq);
4264 : : }
4265 : :
4266 [ # # ]: 0 : if (no_poll_on_link_down) {
4267 : 0 : adapter->tx_burst_type = tx_burst_type;
4268 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_no_poll;
4269 [ # # ]: 0 : } else if (mbuf_check) {
4270 : 0 : adapter->tx_burst_type = tx_burst_type;
4271 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_check;
4272 : : } else {
4273 : 0 : dev->tx_pkt_burst = iavf_tx_pkt_burst_ops[tx_burst_type].pkt_burst;
4274 : : }
4275 : 0 : return;
4276 : : }
4277 : :
4278 : 0 : normal:
4279 : : #endif
4280 : 0 : PMD_DRV_LOG(DEBUG, "Using Basic Tx callback (port=%d).",
4281 : : dev->data->port_id);
4282 : : tx_burst_type = IAVF_TX_DEFAULT;
4283 : :
4284 [ # # ]: 0 : if (no_poll_on_link_down) {
4285 : 0 : adapter->tx_burst_type = tx_burst_type;
4286 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_no_poll;
4287 [ # # ]: 0 : } else if (mbuf_check) {
4288 : 0 : adapter->tx_burst_type = tx_burst_type;
4289 : 0 : dev->tx_pkt_burst = iavf_xmit_pkts_check;
4290 : : } else {
4291 : 0 : dev->tx_pkt_burst = iavf_tx_pkt_burst_ops[tx_burst_type].pkt_burst;
4292 : : }
4293 : : }
4294 : :
4295 : : static int
4296 : 0 : iavf_tx_done_cleanup_full(struct ci_tx_queue *txq,
4297 : : uint32_t free_cnt)
4298 : : {
4299 : 0 : struct ci_tx_entry *swr_ring = txq->sw_ring;
4300 : : uint16_t tx_last, tx_id;
4301 : : uint16_t nb_tx_free_last;
4302 : : uint16_t nb_tx_to_clean;
4303 : : uint32_t pkt_cnt = 0;
4304 : :
4305 : : /* Start free mbuf from tx_tail */
4306 : 0 : tx_id = txq->tx_tail;
4307 : : tx_last = tx_id;
4308 : :
4309 [ # # # # ]: 0 : if (txq->nb_tx_free == 0 && iavf_xmit_cleanup(txq))
4310 : : return 0;
4311 : :
4312 : 0 : nb_tx_to_clean = txq->nb_tx_free;
4313 : : nb_tx_free_last = txq->nb_tx_free;
4314 [ # # ]: 0 : if (!free_cnt)
4315 : 0 : free_cnt = txq->nb_tx_desc;
4316 : :
4317 : : /* Loop through swr_ring to count the amount of
4318 : : * freeable mubfs and packets.
4319 : : */
4320 [ # # ]: 0 : while (pkt_cnt < free_cnt) {
4321 : : do {
4322 [ # # ]: 0 : if (swr_ring[tx_id].mbuf != NULL) {
4323 : : rte_pktmbuf_free_seg(swr_ring[tx_id].mbuf);
4324 : 0 : swr_ring[tx_id].mbuf = NULL;
4325 : :
4326 : : /*
4327 : : * last segment in the packet,
4328 : : * increment packet count
4329 : : */
4330 : 0 : pkt_cnt += (swr_ring[tx_id].last_id == tx_id);
4331 : : }
4332 : :
4333 : 0 : tx_id = swr_ring[tx_id].next_id;
4334 [ # # # # ]: 0 : } while (--nb_tx_to_clean && pkt_cnt < free_cnt && tx_id != tx_last);
4335 : :
4336 : 0 : if (txq->tx_rs_thresh > txq->nb_tx_desc -
4337 [ # # # # ]: 0 : txq->nb_tx_free || tx_id == tx_last)
4338 : : break;
4339 : :
4340 [ # # ]: 0 : if (pkt_cnt < free_cnt) {
4341 [ # # ]: 0 : if (iavf_xmit_cleanup(txq))
4342 : : break;
4343 : :
4344 : 0 : nb_tx_to_clean = txq->nb_tx_free - nb_tx_free_last;
4345 : : nb_tx_free_last = txq->nb_tx_free;
4346 : : }
4347 : : }
4348 : :
4349 : 0 : return (int)pkt_cnt;
4350 : : }
4351 : :
4352 : : int
4353 : 0 : iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt)
4354 : : {
4355 : : struct ci_tx_queue *q = (struct ci_tx_queue *)txq;
4356 : :
4357 : 0 : return iavf_tx_done_cleanup_full(q, free_cnt);
4358 : : }
4359 : :
4360 : : void
4361 : 0 : iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
4362 : : struct rte_eth_rxq_info *qinfo)
4363 : : {
4364 : : struct ci_rx_queue *rxq;
4365 : :
4366 : 0 : rxq = dev->data->rx_queues[queue_id];
4367 : :
4368 : 0 : qinfo->mp = rxq->mp;
4369 : 0 : qinfo->scattered_rx = dev->data->scattered_rx;
4370 : 0 : qinfo->nb_desc = rxq->nb_rx_desc;
4371 : :
4372 : 0 : qinfo->conf.rx_free_thresh = rxq->rx_free_thresh;
4373 : 0 : qinfo->conf.rx_drop_en = true;
4374 : 0 : qinfo->conf.rx_deferred_start = rxq->rx_deferred_start;
4375 : 0 : }
4376 : :
4377 : : void
4378 : 0 : iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
4379 : : struct rte_eth_txq_info *qinfo)
4380 : : {
4381 : : struct ci_tx_queue *txq;
4382 : :
4383 : 0 : txq = dev->data->tx_queues[queue_id];
4384 : :
4385 : 0 : qinfo->nb_desc = txq->nb_tx_desc;
4386 : :
4387 : 0 : qinfo->conf.tx_free_thresh = txq->tx_free_thresh;
4388 : 0 : qinfo->conf.tx_rs_thresh = txq->tx_rs_thresh;
4389 : 0 : qinfo->conf.offloads = txq->offloads;
4390 : 0 : qinfo->conf.tx_deferred_start = txq->tx_deferred_start;
4391 : 0 : }
4392 : :
4393 : : /* Get the number of used descriptors of a rx queue */
4394 : : uint32_t
4395 : 0 : iavf_dev_rxq_count(void *rx_queue)
4396 : : {
4397 : : #define IAVF_RXQ_SCAN_INTERVAL 4
4398 : : volatile union ci_rx_desc *rxdp;
4399 : : struct ci_rx_queue *rxq;
4400 : : uint16_t desc = 0;
4401 : :
4402 : : rxq = rx_queue;
4403 : 0 : rxdp = &rxq->rx_ring[rxq->rx_tail];
4404 : :
4405 [ # # ]: 0 : while ((desc < rxq->nb_rx_desc) &&
4406 : 0 : ((rte_le_to_cpu_64(rxdp->wb.qword1.status_error_len) &
4407 [ # # ]: 0 : IAVF_RXD_QW1_STATUS_MASK) >> IAVF_RXD_QW1_STATUS_SHIFT) &
4408 : : (1 << IAVF_RX_DESC_STATUS_DD_SHIFT)) {
4409 : : /* Check the DD bit of a rx descriptor of each 4 in a group,
4410 : : * to avoid checking too frequently and downgrading performance
4411 : : * too much.
4412 : : */
4413 : 0 : desc += IAVF_RXQ_SCAN_INTERVAL;
4414 : 0 : rxdp += IAVF_RXQ_SCAN_INTERVAL;
4415 [ # # ]: 0 : if (rxq->rx_tail + desc >= rxq->nb_rx_desc)
4416 : 0 : rxdp = &(rxq->rx_ring[rxq->rx_tail +
4417 : 0 : desc - rxq->nb_rx_desc]);
4418 : : }
4419 : :
4420 : 0 : return desc;
4421 : : }
4422 : :
4423 : : int
4424 : 0 : iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset)
4425 : : {
4426 : : struct ci_rx_queue *rxq = rx_queue;
4427 : : volatile uint64_t *status;
4428 : : uint64_t mask;
4429 : : uint32_t desc;
4430 : :
4431 [ # # ]: 0 : if (unlikely(offset >= rxq->nb_rx_desc))
4432 : : return -EINVAL;
4433 : :
4434 [ # # ]: 0 : if (offset >= rxq->nb_rx_desc - rxq->nb_rx_hold)
4435 : : return RTE_ETH_RX_DESC_UNAVAIL;
4436 : :
4437 : 0 : desc = rxq->rx_tail + offset;
4438 [ # # ]: 0 : if (desc >= rxq->nb_rx_desc)
4439 : 0 : desc -= rxq->nb_rx_desc;
4440 : :
4441 : 0 : status = &rxq->rx_ring[desc].wb.qword1.status_error_len;
4442 : : mask = rte_le_to_cpu_64((1ULL << IAVF_RX_DESC_STATUS_DD_SHIFT)
4443 : : << IAVF_RXD_QW1_STATUS_SHIFT);
4444 [ # # ]: 0 : if (*status & mask)
4445 : 0 : return RTE_ETH_RX_DESC_DONE;
4446 : :
4447 : : return RTE_ETH_RX_DESC_AVAIL;
4448 : : }
4449 : :
4450 : : int
4451 : 0 : iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset)
4452 : : {
4453 : : struct ci_tx_queue *txq = tx_queue;
4454 : : volatile uint64_t *status;
4455 : : uint64_t mask, expect;
4456 : : uint32_t desc;
4457 : :
4458 [ # # ]: 0 : if (unlikely(offset >= txq->nb_tx_desc))
4459 : : return -EINVAL;
4460 : :
4461 : 0 : desc = txq->tx_tail + offset;
4462 : : /* go to next desc that has the RS bit */
4463 : 0 : desc = ((desc + txq->tx_rs_thresh - 1) / txq->tx_rs_thresh) *
4464 : : txq->tx_rs_thresh;
4465 [ # # ]: 0 : if (desc >= txq->nb_tx_desc) {
4466 : 0 : desc -= txq->nb_tx_desc;
4467 [ # # ]: 0 : if (desc >= txq->nb_tx_desc)
4468 : 0 : desc -= txq->nb_tx_desc;
4469 : : }
4470 : :
4471 : 0 : status = &txq->iavf_tx_ring[desc].cmd_type_offset_bsz;
4472 : : mask = rte_le_to_cpu_64(IAVF_TXD_QW1_DTYPE_MASK);
4473 : : expect = rte_cpu_to_le_64(
4474 : : IAVF_TX_DESC_DTYPE_DESC_DONE << IAVF_TXD_QW1_DTYPE_SHIFT);
4475 [ # # ]: 0 : if ((*status & mask) == expect)
4476 : 0 : return RTE_ETH_TX_DESC_DONE;
4477 : :
4478 : : return RTE_ETH_TX_DESC_FULL;
4479 : : }
4480 : :
4481 : : static inline uint32_t
4482 : : iavf_get_default_ptype(uint16_t ptype)
4483 : : {
4484 : : static const alignas(RTE_CACHE_LINE_SIZE) uint32_t ptype_tbl[IAVF_MAX_PKT_TYPE] = {
4485 : : /* L2 types */
4486 : : /* [0] reserved */
4487 : : [1] = RTE_PTYPE_L2_ETHER,
4488 : : [2] = RTE_PTYPE_L2_ETHER_TIMESYNC,
4489 : : /* [3] - [5] reserved */
4490 : : [6] = RTE_PTYPE_L2_ETHER_LLDP,
4491 : : /* [7] - [10] reserved */
4492 : : [11] = RTE_PTYPE_L2_ETHER_ARP,
4493 : : /* [12] - [21] reserved */
4494 : :
4495 : : /* Non tunneled IPv4 */
4496 : : [22] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4497 : : RTE_PTYPE_L4_FRAG,
4498 : : [23] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4499 : : RTE_PTYPE_L4_NONFRAG,
4500 : : [24] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4501 : : RTE_PTYPE_L4_UDP,
4502 : : /* [25] reserved */
4503 : : [26] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4504 : : RTE_PTYPE_L4_TCP,
4505 : : [27] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4506 : : RTE_PTYPE_L4_SCTP,
4507 : : [28] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4508 : : RTE_PTYPE_L4_ICMP,
4509 : :
4510 : : /* IPv4 --> IPv4 */
4511 : : [29] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4512 : : RTE_PTYPE_TUNNEL_IP |
4513 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4514 : : RTE_PTYPE_INNER_L4_FRAG,
4515 : : [30] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4516 : : RTE_PTYPE_TUNNEL_IP |
4517 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4518 : : RTE_PTYPE_INNER_L4_NONFRAG,
4519 : : [31] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4520 : : RTE_PTYPE_TUNNEL_IP |
4521 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4522 : : RTE_PTYPE_INNER_L4_UDP,
4523 : : /* [32] reserved */
4524 : : [33] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4525 : : RTE_PTYPE_TUNNEL_IP |
4526 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4527 : : RTE_PTYPE_INNER_L4_TCP,
4528 : : [34] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4529 : : RTE_PTYPE_TUNNEL_IP |
4530 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4531 : : RTE_PTYPE_INNER_L4_SCTP,
4532 : : [35] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4533 : : RTE_PTYPE_TUNNEL_IP |
4534 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4535 : : RTE_PTYPE_INNER_L4_ICMP,
4536 : :
4537 : : /* IPv4 --> IPv6 */
4538 : : [36] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4539 : : RTE_PTYPE_TUNNEL_IP |
4540 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4541 : : RTE_PTYPE_INNER_L4_FRAG,
4542 : : [37] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4543 : : RTE_PTYPE_TUNNEL_IP |
4544 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4545 : : RTE_PTYPE_INNER_L4_NONFRAG,
4546 : : [38] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4547 : : RTE_PTYPE_TUNNEL_IP |
4548 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4549 : : RTE_PTYPE_INNER_L4_UDP,
4550 : : /* [39] reserved */
4551 : : [40] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4552 : : RTE_PTYPE_TUNNEL_IP |
4553 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4554 : : RTE_PTYPE_INNER_L4_TCP,
4555 : : [41] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4556 : : RTE_PTYPE_TUNNEL_IP |
4557 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4558 : : RTE_PTYPE_INNER_L4_SCTP,
4559 : : [42] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4560 : : RTE_PTYPE_TUNNEL_IP |
4561 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4562 : : RTE_PTYPE_INNER_L4_ICMP,
4563 : :
4564 : : /* IPv4 --> GRE/Teredo/VXLAN */
4565 : : [43] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4566 : : RTE_PTYPE_TUNNEL_GRENAT,
4567 : :
4568 : : /* IPv4 --> GRE/Teredo/VXLAN --> IPv4 */
4569 : : [44] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4570 : : RTE_PTYPE_TUNNEL_GRENAT |
4571 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4572 : : RTE_PTYPE_INNER_L4_FRAG,
4573 : : [45] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4574 : : RTE_PTYPE_TUNNEL_GRENAT |
4575 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4576 : : RTE_PTYPE_INNER_L4_NONFRAG,
4577 : : [46] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4578 : : RTE_PTYPE_TUNNEL_GRENAT |
4579 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4580 : : RTE_PTYPE_INNER_L4_UDP,
4581 : : /* [47] reserved */
4582 : : [48] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4583 : : RTE_PTYPE_TUNNEL_GRENAT |
4584 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4585 : : RTE_PTYPE_INNER_L4_TCP,
4586 : : [49] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4587 : : RTE_PTYPE_TUNNEL_GRENAT |
4588 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4589 : : RTE_PTYPE_INNER_L4_SCTP,
4590 : : [50] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4591 : : RTE_PTYPE_TUNNEL_GRENAT |
4592 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4593 : : RTE_PTYPE_INNER_L4_ICMP,
4594 : :
4595 : : /* IPv4 --> GRE/Teredo/VXLAN --> IPv6 */
4596 : : [51] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4597 : : RTE_PTYPE_TUNNEL_GRENAT |
4598 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4599 : : RTE_PTYPE_INNER_L4_FRAG,
4600 : : [52] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4601 : : RTE_PTYPE_TUNNEL_GRENAT |
4602 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4603 : : RTE_PTYPE_INNER_L4_NONFRAG,
4604 : : [53] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4605 : : RTE_PTYPE_TUNNEL_GRENAT |
4606 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4607 : : RTE_PTYPE_INNER_L4_UDP,
4608 : : /* [54] reserved */
4609 : : [55] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4610 : : RTE_PTYPE_TUNNEL_GRENAT |
4611 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4612 : : RTE_PTYPE_INNER_L4_TCP,
4613 : : [56] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4614 : : RTE_PTYPE_TUNNEL_GRENAT |
4615 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4616 : : RTE_PTYPE_INNER_L4_SCTP,
4617 : : [57] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4618 : : RTE_PTYPE_TUNNEL_GRENAT |
4619 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4620 : : RTE_PTYPE_INNER_L4_ICMP,
4621 : :
4622 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC */
4623 : : [58] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4624 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER,
4625 : :
4626 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC --> IPv4 */
4627 : : [59] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4628 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4629 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4630 : : RTE_PTYPE_INNER_L4_FRAG,
4631 : : [60] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4632 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4633 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4634 : : RTE_PTYPE_INNER_L4_NONFRAG,
4635 : : [61] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4636 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4637 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4638 : : RTE_PTYPE_INNER_L4_UDP,
4639 : : /* [62] reserved */
4640 : : [63] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4641 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4642 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4643 : : RTE_PTYPE_INNER_L4_TCP,
4644 : : [64] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4645 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4646 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4647 : : RTE_PTYPE_INNER_L4_SCTP,
4648 : : [65] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4649 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4650 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4651 : : RTE_PTYPE_INNER_L4_ICMP,
4652 : :
4653 : : /* IPv4 --> GRE/Teredo/VXLAN --> MAC --> IPv6 */
4654 : : [66] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4655 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4656 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4657 : : RTE_PTYPE_INNER_L4_FRAG,
4658 : : [67] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4659 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4660 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4661 : : RTE_PTYPE_INNER_L4_NONFRAG,
4662 : : [68] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4663 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4664 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4665 : : RTE_PTYPE_INNER_L4_UDP,
4666 : : /* [69] reserved */
4667 : : [70] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4668 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4669 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4670 : : RTE_PTYPE_INNER_L4_TCP,
4671 : : [71] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4672 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4673 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4674 : : RTE_PTYPE_INNER_L4_SCTP,
4675 : : [72] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4676 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4677 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4678 : : RTE_PTYPE_INNER_L4_ICMP,
4679 : : /* [73] - [87] reserved */
4680 : :
4681 : : /* Non tunneled IPv6 */
4682 : : [88] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4683 : : RTE_PTYPE_L4_FRAG,
4684 : : [89] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4685 : : RTE_PTYPE_L4_NONFRAG,
4686 : : [90] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4687 : : RTE_PTYPE_L4_UDP,
4688 : : /* [91] reserved */
4689 : : [92] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4690 : : RTE_PTYPE_L4_TCP,
4691 : : [93] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4692 : : RTE_PTYPE_L4_SCTP,
4693 : : [94] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4694 : : RTE_PTYPE_L4_ICMP,
4695 : :
4696 : : /* IPv6 --> IPv4 */
4697 : : [95] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4698 : : RTE_PTYPE_TUNNEL_IP |
4699 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4700 : : RTE_PTYPE_INNER_L4_FRAG,
4701 : : [96] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4702 : : RTE_PTYPE_TUNNEL_IP |
4703 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4704 : : RTE_PTYPE_INNER_L4_NONFRAG,
4705 : : [97] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4706 : : RTE_PTYPE_TUNNEL_IP |
4707 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4708 : : RTE_PTYPE_INNER_L4_UDP,
4709 : : /* [98] reserved */
4710 : : [99] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4711 : : RTE_PTYPE_TUNNEL_IP |
4712 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4713 : : RTE_PTYPE_INNER_L4_TCP,
4714 : : [100] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4715 : : RTE_PTYPE_TUNNEL_IP |
4716 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4717 : : RTE_PTYPE_INNER_L4_SCTP,
4718 : : [101] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4719 : : RTE_PTYPE_TUNNEL_IP |
4720 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4721 : : RTE_PTYPE_INNER_L4_ICMP,
4722 : :
4723 : : /* IPv6 --> IPv6 */
4724 : : [102] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4725 : : RTE_PTYPE_TUNNEL_IP |
4726 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4727 : : RTE_PTYPE_INNER_L4_FRAG,
4728 : : [103] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4729 : : RTE_PTYPE_TUNNEL_IP |
4730 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4731 : : RTE_PTYPE_INNER_L4_NONFRAG,
4732 : : [104] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4733 : : RTE_PTYPE_TUNNEL_IP |
4734 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4735 : : RTE_PTYPE_INNER_L4_UDP,
4736 : : /* [105] reserved */
4737 : : [106] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4738 : : RTE_PTYPE_TUNNEL_IP |
4739 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4740 : : RTE_PTYPE_INNER_L4_TCP,
4741 : : [107] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4742 : : RTE_PTYPE_TUNNEL_IP |
4743 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4744 : : RTE_PTYPE_INNER_L4_SCTP,
4745 : : [108] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4746 : : RTE_PTYPE_TUNNEL_IP |
4747 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4748 : : RTE_PTYPE_INNER_L4_ICMP,
4749 : :
4750 : : /* IPv6 --> GRE/Teredo/VXLAN */
4751 : : [109] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4752 : : RTE_PTYPE_TUNNEL_GRENAT,
4753 : :
4754 : : /* IPv6 --> GRE/Teredo/VXLAN --> IPv4 */
4755 : : [110] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4756 : : RTE_PTYPE_TUNNEL_GRENAT |
4757 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4758 : : RTE_PTYPE_INNER_L4_FRAG,
4759 : : [111] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4760 : : RTE_PTYPE_TUNNEL_GRENAT |
4761 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4762 : : RTE_PTYPE_INNER_L4_NONFRAG,
4763 : : [112] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4764 : : RTE_PTYPE_TUNNEL_GRENAT |
4765 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4766 : : RTE_PTYPE_INNER_L4_UDP,
4767 : : /* [113] reserved */
4768 : : [114] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4769 : : RTE_PTYPE_TUNNEL_GRENAT |
4770 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4771 : : RTE_PTYPE_INNER_L4_TCP,
4772 : : [115] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4773 : : RTE_PTYPE_TUNNEL_GRENAT |
4774 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4775 : : RTE_PTYPE_INNER_L4_SCTP,
4776 : : [116] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4777 : : RTE_PTYPE_TUNNEL_GRENAT |
4778 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4779 : : RTE_PTYPE_INNER_L4_ICMP,
4780 : :
4781 : : /* IPv6 --> GRE/Teredo/VXLAN --> IPv6 */
4782 : : [117] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4783 : : RTE_PTYPE_TUNNEL_GRENAT |
4784 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4785 : : RTE_PTYPE_INNER_L4_FRAG,
4786 : : [118] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4787 : : RTE_PTYPE_TUNNEL_GRENAT |
4788 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4789 : : RTE_PTYPE_INNER_L4_NONFRAG,
4790 : : [119] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4791 : : RTE_PTYPE_TUNNEL_GRENAT |
4792 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4793 : : RTE_PTYPE_INNER_L4_UDP,
4794 : : /* [120] reserved */
4795 : : [121] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4796 : : RTE_PTYPE_TUNNEL_GRENAT |
4797 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4798 : : RTE_PTYPE_INNER_L4_TCP,
4799 : : [122] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4800 : : RTE_PTYPE_TUNNEL_GRENAT |
4801 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4802 : : RTE_PTYPE_INNER_L4_SCTP,
4803 : : [123] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4804 : : RTE_PTYPE_TUNNEL_GRENAT |
4805 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4806 : : RTE_PTYPE_INNER_L4_ICMP,
4807 : :
4808 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC */
4809 : : [124] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4810 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER,
4811 : :
4812 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC --> IPv4 */
4813 : : [125] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4814 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4815 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4816 : : RTE_PTYPE_INNER_L4_FRAG,
4817 : : [126] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4818 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4819 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4820 : : RTE_PTYPE_INNER_L4_NONFRAG,
4821 : : [127] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4822 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4823 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4824 : : RTE_PTYPE_INNER_L4_UDP,
4825 : : /* [128] reserved */
4826 : : [129] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4827 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4828 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4829 : : RTE_PTYPE_INNER_L4_TCP,
4830 : : [130] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4831 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4832 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4833 : : RTE_PTYPE_INNER_L4_SCTP,
4834 : : [131] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4835 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4836 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4837 : : RTE_PTYPE_INNER_L4_ICMP,
4838 : :
4839 : : /* IPv6 --> GRE/Teredo/VXLAN --> MAC --> IPv6 */
4840 : : [132] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4841 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4842 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4843 : : RTE_PTYPE_INNER_L4_FRAG,
4844 : : [133] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4845 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4846 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4847 : : RTE_PTYPE_INNER_L4_NONFRAG,
4848 : : [134] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4849 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4850 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4851 : : RTE_PTYPE_INNER_L4_UDP,
4852 : : /* [135] reserved */
4853 : : [136] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4854 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4855 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4856 : : RTE_PTYPE_INNER_L4_TCP,
4857 : : [137] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4858 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4859 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4860 : : RTE_PTYPE_INNER_L4_SCTP,
4861 : : [138] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4862 : : RTE_PTYPE_TUNNEL_GRENAT | RTE_PTYPE_INNER_L2_ETHER |
4863 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4864 : : RTE_PTYPE_INNER_L4_ICMP,
4865 : : /* [139] - [299] reserved */
4866 : :
4867 : : /* PPPoE */
4868 : : [300] = RTE_PTYPE_L2_ETHER_PPPOE,
4869 : : [301] = RTE_PTYPE_L2_ETHER_PPPOE,
4870 : :
4871 : : /* PPPoE --> IPv4 */
4872 : : [302] = RTE_PTYPE_L2_ETHER_PPPOE |
4873 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4874 : : RTE_PTYPE_L4_FRAG,
4875 : : [303] = RTE_PTYPE_L2_ETHER_PPPOE |
4876 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4877 : : RTE_PTYPE_L4_NONFRAG,
4878 : : [304] = RTE_PTYPE_L2_ETHER_PPPOE |
4879 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4880 : : RTE_PTYPE_L4_UDP,
4881 : : [305] = RTE_PTYPE_L2_ETHER_PPPOE |
4882 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4883 : : RTE_PTYPE_L4_TCP,
4884 : : [306] = RTE_PTYPE_L2_ETHER_PPPOE |
4885 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4886 : : RTE_PTYPE_L4_SCTP,
4887 : : [307] = RTE_PTYPE_L2_ETHER_PPPOE |
4888 : : RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4889 : : RTE_PTYPE_L4_ICMP,
4890 : :
4891 : : /* PPPoE --> IPv6 */
4892 : : [308] = RTE_PTYPE_L2_ETHER_PPPOE |
4893 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4894 : : RTE_PTYPE_L4_FRAG,
4895 : : [309] = RTE_PTYPE_L2_ETHER_PPPOE |
4896 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4897 : : RTE_PTYPE_L4_NONFRAG,
4898 : : [310] = RTE_PTYPE_L2_ETHER_PPPOE |
4899 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4900 : : RTE_PTYPE_L4_UDP,
4901 : : [311] = RTE_PTYPE_L2_ETHER_PPPOE |
4902 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4903 : : RTE_PTYPE_L4_TCP,
4904 : : [312] = RTE_PTYPE_L2_ETHER_PPPOE |
4905 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4906 : : RTE_PTYPE_L4_SCTP,
4907 : : [313] = RTE_PTYPE_L2_ETHER_PPPOE |
4908 : : RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4909 : : RTE_PTYPE_L4_ICMP,
4910 : : /* [314] - [324] reserved */
4911 : :
4912 : : /* IPv4/IPv6 --> GTPC/GTPU */
4913 : : [325] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4914 : : RTE_PTYPE_TUNNEL_GTPC,
4915 : : [326] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4916 : : RTE_PTYPE_TUNNEL_GTPC,
4917 : : [327] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4918 : : RTE_PTYPE_TUNNEL_GTPC,
4919 : : [328] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4920 : : RTE_PTYPE_TUNNEL_GTPC,
4921 : : [329] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4922 : : RTE_PTYPE_TUNNEL_GTPU,
4923 : : [330] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4924 : : RTE_PTYPE_TUNNEL_GTPU,
4925 : :
4926 : : /* IPv4 --> GTPU --> IPv4 */
4927 : : [331] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4928 : : RTE_PTYPE_TUNNEL_GTPU |
4929 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4930 : : RTE_PTYPE_INNER_L4_FRAG,
4931 : : [332] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4932 : : RTE_PTYPE_TUNNEL_GTPU |
4933 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4934 : : RTE_PTYPE_INNER_L4_NONFRAG,
4935 : : [333] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4936 : : RTE_PTYPE_TUNNEL_GTPU |
4937 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4938 : : RTE_PTYPE_INNER_L4_UDP,
4939 : : [334] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4940 : : RTE_PTYPE_TUNNEL_GTPU |
4941 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4942 : : RTE_PTYPE_INNER_L4_TCP,
4943 : : [335] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4944 : : RTE_PTYPE_TUNNEL_GTPU |
4945 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4946 : : RTE_PTYPE_INNER_L4_ICMP,
4947 : :
4948 : : /* IPv6 --> GTPU --> IPv4 */
4949 : : [336] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4950 : : RTE_PTYPE_TUNNEL_GTPU |
4951 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4952 : : RTE_PTYPE_INNER_L4_FRAG,
4953 : : [337] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4954 : : RTE_PTYPE_TUNNEL_GTPU |
4955 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4956 : : RTE_PTYPE_INNER_L4_NONFRAG,
4957 : : [338] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4958 : : RTE_PTYPE_TUNNEL_GTPU |
4959 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4960 : : RTE_PTYPE_INNER_L4_UDP,
4961 : : [339] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4962 : : RTE_PTYPE_TUNNEL_GTPU |
4963 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4964 : : RTE_PTYPE_INNER_L4_TCP,
4965 : : [340] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4966 : : RTE_PTYPE_TUNNEL_GTPU |
4967 : : RTE_PTYPE_INNER_L3_IPV4_EXT_UNKNOWN |
4968 : : RTE_PTYPE_INNER_L4_ICMP,
4969 : :
4970 : : /* IPv4 --> GTPU --> IPv6 */
4971 : : [341] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4972 : : RTE_PTYPE_TUNNEL_GTPU |
4973 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4974 : : RTE_PTYPE_INNER_L4_FRAG,
4975 : : [342] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4976 : : RTE_PTYPE_TUNNEL_GTPU |
4977 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4978 : : RTE_PTYPE_INNER_L4_NONFRAG,
4979 : : [343] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4980 : : RTE_PTYPE_TUNNEL_GTPU |
4981 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4982 : : RTE_PTYPE_INNER_L4_UDP,
4983 : : [344] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4984 : : RTE_PTYPE_TUNNEL_GTPU |
4985 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4986 : : RTE_PTYPE_INNER_L4_TCP,
4987 : : [345] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
4988 : : RTE_PTYPE_TUNNEL_GTPU |
4989 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4990 : : RTE_PTYPE_INNER_L4_ICMP,
4991 : :
4992 : : /* IPv6 --> GTPU --> IPv6 */
4993 : : [346] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4994 : : RTE_PTYPE_TUNNEL_GTPU |
4995 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
4996 : : RTE_PTYPE_INNER_L4_FRAG,
4997 : : [347] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
4998 : : RTE_PTYPE_TUNNEL_GTPU |
4999 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5000 : : RTE_PTYPE_INNER_L4_NONFRAG,
5001 : : [348] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5002 : : RTE_PTYPE_TUNNEL_GTPU |
5003 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5004 : : RTE_PTYPE_INNER_L4_UDP,
5005 : : [349] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5006 : : RTE_PTYPE_TUNNEL_GTPU |
5007 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5008 : : RTE_PTYPE_INNER_L4_TCP,
5009 : : [350] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5010 : : RTE_PTYPE_TUNNEL_GTPU |
5011 : : RTE_PTYPE_INNER_L3_IPV6_EXT_UNKNOWN |
5012 : : RTE_PTYPE_INNER_L4_ICMP,
5013 : :
5014 : : /* IPv4 --> UDP ECPRI */
5015 : : [372] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5016 : : RTE_PTYPE_L4_UDP,
5017 : : [373] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5018 : : RTE_PTYPE_L4_UDP,
5019 : : [374] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5020 : : RTE_PTYPE_L4_UDP,
5021 : : [375] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5022 : : RTE_PTYPE_L4_UDP,
5023 : : [376] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5024 : : RTE_PTYPE_L4_UDP,
5025 : : [377] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5026 : : RTE_PTYPE_L4_UDP,
5027 : : [378] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5028 : : RTE_PTYPE_L4_UDP,
5029 : : [379] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5030 : : RTE_PTYPE_L4_UDP,
5031 : : [380] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5032 : : RTE_PTYPE_L4_UDP,
5033 : : [381] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV4_EXT_UNKNOWN |
5034 : : RTE_PTYPE_L4_UDP,
5035 : :
5036 : : /* IPV6 --> UDP ECPRI */
5037 : : [382] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5038 : : RTE_PTYPE_L4_UDP,
5039 : : [383] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5040 : : RTE_PTYPE_L4_UDP,
5041 : : [384] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5042 : : RTE_PTYPE_L4_UDP,
5043 : : [385] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5044 : : RTE_PTYPE_L4_UDP,
5045 : : [386] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5046 : : RTE_PTYPE_L4_UDP,
5047 : : [387] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5048 : : RTE_PTYPE_L4_UDP,
5049 : : [388] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5050 : : RTE_PTYPE_L4_UDP,
5051 : : [389] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5052 : : RTE_PTYPE_L4_UDP,
5053 : : [390] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5054 : : RTE_PTYPE_L4_UDP,
5055 : : [391] = RTE_PTYPE_L2_ETHER | RTE_PTYPE_L3_IPV6_EXT_UNKNOWN |
5056 : : RTE_PTYPE_L4_UDP,
5057 : : /* All others reserved */
5058 : : };
5059 : :
5060 : 0 : return ptype_tbl[ptype];
5061 : : }
5062 : :
5063 : : void __rte_cold
5064 : 0 : iavf_set_default_ptype_table(struct rte_eth_dev *dev)
5065 : : {
5066 : 0 : struct iavf_adapter *ad =
5067 : 0 : IAVF_DEV_PRIVATE_TO_ADAPTER(dev->data->dev_private);
5068 : : int i;
5069 : :
5070 [ # # ]: 0 : for (i = 0; i < IAVF_MAX_PKT_TYPE; i++)
5071 : 0 : ad->ptype_tbl[i] = iavf_get_default_ptype(i);
5072 : 0 : }
|
