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1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2018-2021 HiSilicon Limited.
3 : : */
4 : :
5 : : #ifndef HNS3_ETHDEV_H
6 : : #define HNS3_ETHDEV_H
7 : :
8 : : #include <pthread.h>
9 : : #include <ethdev_driver.h>
10 : : #include <rte_byteorder.h>
11 : : #include <rte_io.h>
12 : : #include <rte_spinlock.h>
13 : :
14 : : #include "hns3_cmd.h"
15 : : #include "hns3_mbx.h"
16 : : #include "hns3_rss.h"
17 : : #include "hns3_fdir.h"
18 : : #include "hns3_stats.h"
19 : : #include "hns3_tm.h"
20 : : #include "hns3_flow.h"
21 : :
22 : : /* Vendor ID */
23 : : #define PCI_VENDOR_ID_HUAWEI 0x19e5
24 : :
25 : : /* Device IDs */
26 : : #define HNS3_DEV_ID_GE 0xA220
27 : : #define HNS3_DEV_ID_25GE 0xA221
28 : : #define HNS3_DEV_ID_25GE_RDMA 0xA222
29 : : #define HNS3_DEV_ID_50GE_RDMA 0xA224
30 : : #define HNS3_DEV_ID_100G_RDMA_MACSEC 0xA226
31 : : #define HNS3_DEV_ID_200G_RDMA 0xA228
32 : : #define HNS3_DEV_ID_100G_VF 0xA22E
33 : : #define HNS3_DEV_ID_100G_RDMA_PFC_VF 0xA22F
34 : :
35 : : /* Revision IDs */
36 : : #define PCI_REVISION_ID_HIP08_B 0x21
37 : : #define PCI_REVISION_ID_HIP09_A 0x30
38 : :
39 : : #define HNS3_PF_FUNC_ID 0
40 : : #define HNS3_1ST_VF_FUNC_ID 1
41 : :
42 : : #define HNS3_DEFAULT_PORT_CONF_BURST_SIZE 32
43 : : #define HNS3_DEFAULT_PORT_CONF_QUEUES_NUM 1
44 : :
45 : : #define HNS3_SW_SHIFT_AND_DISCARD_MODE 0
46 : : #define HNS3_HW_SHIFT_AND_DISCARD_MODE 1
47 : :
48 : : #define HNS3_UNLIMIT_PROMISC_MODE 0
49 : : #define HNS3_LIMIT_PROMISC_MODE 1
50 : :
51 : : #define HNS3_SPECIAL_PORT_SW_CKSUM_MODE 0
52 : : #define HNS3_SPECIAL_PORT_HW_CKSUM_MODE 1
53 : :
54 : : #define HNS3_STRIP_CRC_PTYPE_NONE 0
55 : : #define HNS3_STRIP_CRC_PTYPE_TCP 1
56 : : #define HNS3_STRIP_CRC_PTYPE_IP 2
57 : :
58 : : #define HNS3_UC_MACADDR_NUM 128
59 : : #define HNS3_VF_UC_MACADDR_NUM 48
60 : : #define HNS3_MC_MACADDR_NUM 128
61 : :
62 : : #define HNS3_MAX_BD_SIZE 65535
63 : : #define HNS3_MAX_NON_TSO_BD_PER_PKT 8
64 : : #define HNS3_MAX_TSO_BD_PER_PKT 63
65 : : #define HNS3_MAX_FRAME_LEN 9728
66 : : #define HNS3_DEFAULT_RX_BUF_LEN 2048
67 : : #define HNS3_MAX_BD_PAYLEN (1024 * 1024 - 1)
68 : : #define HNS3_MAX_TSO_HDR_SIZE 512
69 : : #define HNS3_MAX_TSO_HDR_BD_NUM 3
70 : : #define HNS3_MAX_LRO_SIZE 64512
71 : :
72 : : #define HNS3_ETH_OVERHEAD \
73 : : (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + RTE_VLAN_HLEN * 2)
74 : : #define HNS3_PKTLEN_TO_MTU(pktlen) ((pktlen) - HNS3_ETH_OVERHEAD)
75 : : #define HNS3_MAX_MTU (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
76 : : #define HNS3_DEFAULT_MTU 1500UL
77 : : #define HNS3_DEFAULT_FRAME_LEN (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
78 : : #define HNS3_HIP08_MIN_TX_PKT_LEN 33
79 : :
80 : : #define HNS3_BITS_PER_BYTE 8
81 : :
82 : : #define HNS3_4_TCS 4
83 : : #define HNS3_8_TCS 8
84 : :
85 : : #define HNS3_MAX_PF_NUM 8
86 : : #define HNS3_UMV_TBL_SIZE 3072
87 : : #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
88 : : (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
89 : :
90 : : #define HNS3_PF_CFG_BLOCK_SIZE 32
91 : : #define HNS3_PF_CFG_DESC_NUM \
92 : : (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
93 : :
94 : : #define HNS3_DEFAULT_ENABLE_PFC_NUM 0
95 : :
96 : : #define HNS3_INTR_UNREG_FAIL_RETRY_CNT 5
97 : : #define HNS3_INTR_UNREG_FAIL_DELAY_MS 500
98 : :
99 : : #define HNS3_QUIT_RESET_CNT 10
100 : : #define HNS3_QUIT_RESET_DELAY_MS 100
101 : :
102 : : #define HNS3_POLL_RESPONE_MS 1
103 : :
104 : : #define HNS3_MAX_USER_PRIO 8
105 : : #define HNS3_PG_NUM 4
106 : : enum hns3_fc_mode {
107 : : HNS3_FC_NONE,
108 : : HNS3_FC_RX_PAUSE,
109 : : HNS3_FC_TX_PAUSE,
110 : : HNS3_FC_FULL,
111 : : HNS3_FC_DEFAULT
112 : : };
113 : :
114 : : #define HNS3_SCH_MODE_SP 0
115 : : #define HNS3_SCH_MODE_DWRR 1
116 : : struct hns3_pg_info {
117 : : uint8_t pg_id;
118 : : uint8_t pg_sch_mode; /* 0: sp; 1: dwrr */
119 : : uint8_t tc_bit_map;
120 : : uint32_t bw_limit;
121 : : uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
122 : : };
123 : :
124 : : struct hns3_tc_info {
125 : : uint8_t tc_id;
126 : : uint8_t tc_sch_mode; /* 0: sp; 1: dwrr */
127 : : uint8_t pgid;
128 : : uint32_t bw_limit;
129 : : uint8_t up_to_tc_map; /* user priority mapping on the TC */
130 : : };
131 : :
132 : : struct hns3_dcb_info {
133 : : uint8_t num_tc;
134 : : uint8_t num_pg; /* It must be 1 if vNET-Base schd */
135 : : uint8_t pg_dwrr[HNS3_PG_NUM];
136 : : uint8_t prio_tc[HNS3_MAX_USER_PRIO];
137 : : struct hns3_pg_info pg_info[HNS3_PG_NUM];
138 : : struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
139 : : uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
140 : : uint8_t pfc_en; /* Pfc enabled or not for user priority */
141 : : };
142 : :
143 : : enum hns3_fc_status {
144 : : HNS3_FC_STATUS_NONE,
145 : : HNS3_FC_STATUS_MAC_PAUSE,
146 : : HNS3_FC_STATUS_PFC,
147 : : };
148 : :
149 : : struct hns3_tc_queue_info {
150 : : uint16_t tqp_offset; /* TQP offset from base TQP */
151 : : uint16_t tqp_count; /* Total TQPs */
152 : : uint8_t tc; /* TC index */
153 : : bool enable; /* If this TC is enable or not */
154 : : };
155 : :
156 : : struct hns3_cfg {
157 : : uint8_t tc_num;
158 : : uint16_t rss_size_max;
159 : : uint8_t phy_addr;
160 : : uint8_t media_type;
161 : : uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
162 : : uint8_t default_speed;
163 : : uint32_t numa_node_map;
164 : : uint8_t speed_ability;
165 : : uint16_t umv_space;
166 : : };
167 : :
168 : : struct hns3_set_link_speed_cfg {
169 : : uint32_t speed;
170 : : uint8_t duplex : 1;
171 : : uint8_t autoneg : 1;
172 : : };
173 : :
174 : : /* mac media type */
175 : : enum hns3_media_type {
176 : : HNS3_MEDIA_TYPE_UNKNOWN,
177 : : HNS3_MEDIA_TYPE_FIBER,
178 : : HNS3_MEDIA_TYPE_COPPER,
179 : : HNS3_MEDIA_TYPE_BACKPLANE,
180 : : HNS3_MEDIA_TYPE_NONE,
181 : : };
182 : :
183 : : #define HNS3_DEFAULT_QUERY 0
184 : : #define HNS3_ACTIVE_QUERY 1
185 : :
186 : : struct hns3_mac {
187 : : uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
188 : : uint8_t media_type;
189 : : uint8_t phy_addr;
190 : : uint8_t link_duplex : 1; /* RTE_ETH_LINK_[HALF/FULL]_DUPLEX */
191 : : uint8_t link_autoneg : 1; /* RTE_ETH_LINK_[AUTONEG/FIXED] */
192 : : uint8_t link_status : 1; /* RTE_ETH_LINK_[DOWN/UP] */
193 : : uint32_t link_speed; /* RTE_ETH_SPEED_NUM_ */
194 : : /*
195 : : * Some firmware versions support only the SFP speed query. In addition
196 : : * to the SFP speed query, some firmware supports the query of the speed
197 : : * capability, auto-negotiation capability, and FEC mode, which can be
198 : : * selected by the 'query_type' filed in the HNS3_OPC_GET_SFP_INFO CMD.
199 : : * This field is used to record the SFP information query mode.
200 : : * Value range:
201 : : * HNS3_DEFAULT_QUERY/HNS3_ACTIVE_QUERY
202 : : *
203 : : * - HNS3_DEFAULT_QUERY
204 : : * Speed obtained is from SFP. When the queried speed changes, the MAC
205 : : * speed needs to be reconfigured.
206 : : *
207 : : * - HNS3_ACTIVE_QUERY
208 : : * Speed obtained is from MAC. At this time, it is unnecessary for
209 : : * driver to reconfigured the MAC speed. In addition, more information,
210 : : * such as, the speed capability, auto-negotiation capability and FEC
211 : : * mode, can be obtained by the HNS3_OPC_GET_SFP_INFO CMD.
212 : : */
213 : : uint8_t query_type;
214 : : uint32_t supported_speed; /* supported speed for current media type */
215 : : uint32_t advertising; /* advertised capability in the local part */
216 : : uint32_t lp_advertising; /* advertised capability in the link partner */
217 : : uint8_t support_autoneg;
218 : : /* current supported fec modes. see HNS3_FIBER_FEC_XXX_BIT */
219 : : uint32_t fec_capa;
220 : : };
221 : :
222 : : struct hns3_fake_queue_data {
223 : : void **rx_queues; /* Array of pointers to fake RX queues. */
224 : : void **tx_queues; /* Array of pointers to fake TX queues. */
225 : : uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
226 : : uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
227 : : };
228 : :
229 : : #define HNS3_PORT_BASE_VLAN_DISABLE 0
230 : : #define HNS3_PORT_BASE_VLAN_ENABLE 1
231 : : struct hns3_port_base_vlan_config {
232 : : uint16_t state;
233 : : uint16_t pvid;
234 : : };
235 : :
236 : : /* Primary process maintains driver state in main thread.
237 : : *
238 : : * +---------------+
239 : : * | UNINITIALIZED |<-----------+
240 : : * +---------------+ |
241 : : * |.eth_dev_init |.eth_dev_uninit
242 : : * V |
243 : : * +---------------+------------+
244 : : * | INITIALIZED |
245 : : * +---------------+<-----------<---------------+
246 : : * |.dev_configure | |
247 : : * V |failed |
248 : : * +---------------+------------+ |
249 : : * | CONFIGURING | |
250 : : * +---------------+----+ |
251 : : * |success | |
252 : : * | | +---------------+
253 : : * | | | CLOSING |
254 : : * | | +---------------+
255 : : * | | ^
256 : : * V |.dev_configure |
257 : : * +---------------+----+ |.dev_close
258 : : * | CONFIGURED |----------------------------+
259 : : * +---------------+<-----------+
260 : : * |.dev_start |
261 : : * V |
262 : : * +---------------+ |
263 : : * | STARTING |------------^
264 : : * +---------------+ failed |
265 : : * |success |
266 : : * | +---------------+
267 : : * | | STOPPING |
268 : : * | +---------------+
269 : : * | ^
270 : : * V |.dev_stop
271 : : * +---------------+------------+
272 : : * | STARTED |
273 : : * +---------------+
274 : : */
275 : : enum hns3_adapter_state {
276 : : HNS3_NIC_UNINITIALIZED = 0,
277 : : HNS3_NIC_INITIALIZED,
278 : : HNS3_NIC_CONFIGURING,
279 : : HNS3_NIC_CONFIGURED,
280 : : HNS3_NIC_STARTING,
281 : : HNS3_NIC_STARTED,
282 : : HNS3_NIC_STOPPING,
283 : : HNS3_NIC_CLOSING,
284 : : HNS3_NIC_CLOSED,
285 : : HNS3_NIC_REMOVED,
286 : : HNS3_NIC_NSTATES
287 : : };
288 : :
289 : : /* Reset various stages, execute in order */
290 : : enum hns3_reset_stage {
291 : : /* Stop query services, stop transceiver, disable MAC */
292 : : RESET_STAGE_DOWN,
293 : : /* Clear reset completion flags, disable send command */
294 : : RESET_STAGE_PREWAIT,
295 : : /* Inform IMP to start resetting */
296 : : RESET_STAGE_REQ_HW_RESET,
297 : : /* Waiting for hardware reset to complete */
298 : : RESET_STAGE_WAIT,
299 : : /* Reinitialize hardware */
300 : : RESET_STAGE_DEV_INIT,
301 : : /* Restore user settings and enable MAC */
302 : : RESET_STAGE_RESTORE,
303 : : /* Restart query services, start transceiver */
304 : : RESET_STAGE_DONE,
305 : : /* Not in reset state */
306 : : RESET_STAGE_NONE,
307 : : };
308 : :
309 : : enum hns3_reset_level {
310 : : HNS3_FLR_RESET, /* A VF perform FLR reset */
311 : : HNS3_VF_FUNC_RESET, /* A VF function reset */
312 : :
313 : : /*
314 : : * All VFs under a PF perform function reset.
315 : : * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
316 : : * of the reset level and the one defined in kernel driver should be
317 : : * same.
318 : : */
319 : : HNS3_VF_PF_FUNC_RESET = 2,
320 : :
321 : : /*
322 : : * All VFs under a PF perform FLR reset.
323 : : * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
324 : : * of the reset level and the one defined in kernel driver should be
325 : : * same.
326 : : *
327 : : * According to the protocol of PCIe, FLR to a PF resets the PF state as
328 : : * well as the SR-IOV extended capability including VF Enable which
329 : : * means that VFs no longer exist.
330 : : *
331 : : * In PF FLR, the register state of VF is not reliable, VF's driver
332 : : * should not access the registers of the VF device.
333 : : */
334 : : HNS3_VF_FULL_RESET,
335 : :
336 : : /* All VFs under the rootport perform a global or IMP reset */
337 : : HNS3_VF_RESET,
338 : :
339 : : /*
340 : : * The enumeration value of HNS3_FUNC_RESET/HNS3_GLOBAL_RESET/
341 : : * HNS3_IMP_RESET/HNS3_NONE_RESET are also used by firmware, and
342 : : * can not be changed.
343 : : */
344 : :
345 : : HNS3_FUNC_RESET = 5, /* A PF function reset */
346 : :
347 : : /* All PFs under the rootport perform a global reset */
348 : : HNS3_GLOBAL_RESET,
349 : : HNS3_IMP_RESET, /* All PFs under the rootport perform a IMP reset */
350 : : HNS3_NONE_RESET,
351 : : HNS3_MAX_RESET
352 : : };
353 : :
354 : : enum hns3_wait_result {
355 : : HNS3_WAIT_UNKNOWN,
356 : : HNS3_WAIT_REQUEST,
357 : : HNS3_WAIT_SUCCESS,
358 : : HNS3_WAIT_TIMEOUT
359 : : };
360 : :
361 : : #define HNS3_RESET_SYNC_US 100000
362 : :
363 : : struct hns3_reset_stats {
364 : : uint64_t request_cnt; /* Total request reset times */
365 : : uint64_t global_cnt; /* Total GLOBAL reset times */
366 : : uint64_t imp_cnt; /* Total IMP reset times */
367 : : uint64_t exec_cnt; /* Total reset executive times */
368 : : uint64_t success_cnt; /* Total reset successful times */
369 : : uint64_t fail_cnt; /* Total reset failed times */
370 : : uint64_t merge_cnt; /* Total merged in high reset times */
371 : : };
372 : :
373 : : typedef bool (*check_completion_func)(struct hns3_hw *hw);
374 : :
375 : : struct hns3_wait_data {
376 : : void *hns;
377 : : uint64_t end_ms;
378 : : uint64_t interval;
379 : : int16_t count;
380 : : enum hns3_wait_result result;
381 : : check_completion_func check_completion;
382 : : };
383 : :
384 : : struct hns3_reset_ops {
385 : : void (*reset_service)(void *arg);
386 : : int (*stop_service)(struct hns3_adapter *hns);
387 : : int (*prepare_reset)(struct hns3_adapter *hns);
388 : : int (*wait_hardware_ready)(struct hns3_adapter *hns);
389 : : int (*reinit_dev)(struct hns3_adapter *hns);
390 : : int (*restore_conf)(struct hns3_adapter *hns);
391 : : int (*start_service)(struct hns3_adapter *hns);
392 : : };
393 : :
394 : : enum hns3_schedule {
395 : : SCHEDULE_NONE,
396 : : SCHEDULE_PENDING,
397 : : SCHEDULE_REQUESTED,
398 : : SCHEDULE_DEFERRED,
399 : : };
400 : :
401 : : struct hns3_reset_data {
402 : : enum hns3_reset_stage stage;
403 : : RTE_ATOMIC(uint16_t) schedule;
404 : : /* Reset flag, covering the entire reset process */
405 : : RTE_ATOMIC(uint16_t) resetting;
406 : : /* Used to disable sending cmds during reset */
407 : : RTE_ATOMIC(uint16_t) disable_cmd;
408 : : /* The reset level being processed */
409 : : enum hns3_reset_level level;
410 : : /* Reset level set, each bit represents a reset level */
411 : : RTE_ATOMIC(uint64_t) pending;
412 : : /* Request reset level set, from interrupt or mailbox */
413 : : RTE_ATOMIC(uint64_t) request;
414 : : int attempts; /* Reset failure retry */
415 : : int retries; /* Timeout failure retry in reset_post */
416 : : /*
417 : : * At the time of global or IMP reset, the command cannot be sent to
418 : : * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
419 : : * reset process, so the mbuf is required to be released after the reset
420 : : * is completed.The mbuf_deferred_free is used to mark whether mbuf
421 : : * needs to be released.
422 : : */
423 : : bool mbuf_deferred_free;
424 : : struct timeval start_time;
425 : : struct hns3_reset_stats stats;
426 : : const struct hns3_reset_ops *ops;
427 : : struct hns3_wait_data *wait_data;
428 : : };
429 : :
430 : : struct hns3_hw_ops {
431 : : int (*add_mc_mac_addr)(struct hns3_hw *hw,
432 : : struct rte_ether_addr *mac_addr);
433 : : int (*del_mc_mac_addr)(struct hns3_hw *hw,
434 : : struct rte_ether_addr *mac_addr);
435 : : int (*add_uc_mac_addr)(struct hns3_hw *hw,
436 : : struct rte_ether_addr *mac_addr);
437 : : int (*del_uc_mac_addr)(struct hns3_hw *hw,
438 : : struct rte_ether_addr *mac_addr);
439 : : int (*bind_ring_with_vector)(struct hns3_hw *hw, uint16_t vector_id,
440 : : bool en, enum hns3_ring_type queue_type,
441 : : uint16_t queue_id);
442 : : };
443 : :
444 : : #define HNS3_INTR_MAPPING_VEC_RSV_ONE 0
445 : : #define HNS3_INTR_MAPPING_VEC_ALL 1
446 : :
447 : : #define HNS3_INTR_COALESCE_GL_UINT_2US 0
448 : : #define HNS3_INTR_COALESCE_GL_UINT_1US 1
449 : :
450 : : #define HNS3_INTR_QL_NONE 0
451 : :
452 : : struct hns3_queue_intr {
453 : : /*
454 : : * interrupt mapping mode.
455 : : * value range:
456 : : * HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
457 : : *
458 : : * - HNS3_INTR_MAPPING_VEC_RSV_ONE
459 : : * For some versions of hardware network engine, because of the
460 : : * hardware constraint, we need implement clearing the mapping
461 : : * relationship configurations by binding all queues to the last
462 : : * interrupt vector and reserving the last interrupt vector. This
463 : : * method results in a decrease of the maximum queues when upper
464 : : * applications call the rte_eth_dev_configure API function to
465 : : * enable Rx interrupt.
466 : : *
467 : : * - HNS3_INTR_MAPPING_VEC_ALL
468 : : * PMD can map/unmmap all interrupt vectors with queues when
469 : : * Rx interrupt is enabled.
470 : : */
471 : : uint8_t mapping_mode;
472 : : /*
473 : : * The unit of GL(gap limiter) configuration for interrupt coalesce of
474 : : * queue's interrupt.
475 : : * value range:
476 : : * HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
477 : : */
478 : : uint8_t gl_unit;
479 : : /* The max QL(quantity limiter) value */
480 : : uint16_t int_ql_max;
481 : : };
482 : :
483 : : #define HNS3_TSO_SW_CAL_PSEUDO_H_CSUM 0
484 : : #define HNS3_TSO_HW_CAL_PSEUDO_H_CSUM 1
485 : :
486 : : #define HNS3_PKTS_DROP_STATS_MODE1 0
487 : : #define HNS3_PKTS_DROP_STATS_MODE2 1
488 : :
489 : : #define HNS3_RX_DMA_ADDR_ALIGN_128 128
490 : : #define HNS3_RX_DMA_ADDR_ALIGN_64 64
491 : :
492 : : struct hns3_hw {
493 : : struct rte_eth_dev_data *data;
494 : : void *io_base;
495 : : uint8_t revision; /* PCI revision, low byte of class word */
496 : : struct hns3_cmq cmq;
497 : : struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
498 : : struct hns3_mac mac;
499 : : /*
500 : : * This flag indicates dev_set_link_down() API is called, and is cleared
501 : : * by dev_set_link_up() or dev_start().
502 : : */
503 : : bool set_link_down;
504 : : RTE_ATOMIC(unsigned int) secondary_cnt; /* Number of secondary processes init'd. */
505 : : struct hns3_tqp_stats tqp_stats;
506 : : /* Include Mac stats | Rx stats | Tx stats */
507 : : struct hns3_mac_stats mac_stats;
508 : : uint32_t mac_stats_reg_num;
509 : : struct hns3_rx_missed_stats imissed_stats;
510 : : uint64_t oerror_stats;
511 : : /*
512 : : * The lock is used to protect statistics update in stats APIs and
513 : : * periodic task.
514 : : */
515 : : rte_spinlock_t stats_lock;
516 : :
517 : : uint32_t fw_version;
518 : : uint16_t pf_vf_if_version; /* version of communication interface */
519 : :
520 : : uint16_t num_msi;
521 : : uint16_t total_tqps_num; /* total task queue pairs of this PF */
522 : : uint16_t tqps_num; /* num task queue pairs of this function */
523 : : uint16_t intr_tqps_num; /* num queue pairs mapping interrupt */
524 : : uint16_t rss_size_max; /* HW defined max RSS task queue */
525 : : uint16_t rx_buf_len; /* hold min hardware rx buf len */
526 : : uint32_t mng_entry_num; /* number of manager table entry */
527 : : uint32_t mac_entry_num; /* number of mac-vlan table entry */
528 : :
529 : : struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
530 : : int mc_addrs_num; /* Multicast mac addresses number */
531 : :
532 : : /* The configuration info of RSS */
533 : : struct hns3_rss_conf rss_info;
534 : : uint16_t rss_ind_tbl_size;
535 : : uint16_t rss_key_size;
536 : :
537 : : uint8_t num_tc; /* Total number of enabled TCs */
538 : : uint8_t hw_tc_map;
539 : : enum hns3_fc_mode requested_fc_mode; /* FC mode requested by user */
540 : : struct hns3_dcb_info dcb_info;
541 : : enum hns3_fc_status current_fc_status; /* current flow control status */
542 : : struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
543 : : uint16_t used_rx_queues;
544 : : uint16_t used_tx_queues;
545 : :
546 : : /* Config max queue numbers between rx and tx queues from user */
547 : : uint16_t cfg_max_queues;
548 : : struct hns3_fake_queue_data fkq_data; /* fake queue data */
549 : : uint16_t alloc_rss_size; /* RX queue number per TC */
550 : : uint16_t tx_qnum_per_tc; /* TX queue number per TC */
551 : :
552 : : uint32_t capability;
553 : : uint32_t max_tm_rate;
554 : : /*
555 : : * The minimum length of the packet supported by hardware in the Tx
556 : : * direction.
557 : : */
558 : : uint8_t min_tx_pkt_len;
559 : : /*
560 : : * The required alignment of the DMA address of the RX buffer.
561 : : * See HNS3_RX_DMA_ADDR_ALIGN_XXX for available values.
562 : : */
563 : : uint16_t rx_dma_addr_align;
564 : :
565 : : struct hns3_queue_intr intr;
566 : : /*
567 : : * tso mode.
568 : : * value range:
569 : : * HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
570 : : *
571 : : * - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
572 : : * In this mode, because of the hardware constraint, network driver
573 : : * software need erase the L4 len value of the TCP pseudo header
574 : : * and recalculate the TCP pseudo header checksum of packets that
575 : : * need TSO.
576 : : *
577 : : * - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
578 : : * In this mode, hardware support recalculate the TCP pseudo header
579 : : * checksum of packets that need TSO, so network driver software
580 : : * not need to recalculate it.
581 : : */
582 : : uint8_t tso_mode;
583 : : /*
584 : : * vlan mode.
585 : : * value range:
586 : : * HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHIFT_AND_DISCARD_MODE
587 : : *
588 : : * - HNS3_SW_SHIFT_AND_DISCARD_MODE
589 : : * For some versions of hardware network engine, because of the
590 : : * hardware limitation, PMD needs to detect the PVID status
591 : : * to work with hardware to implement PVID-related functions.
592 : : * For example, driver need discard the stripped PVID tag to ensure
593 : : * the PVID will not report to mbuf and shift the inserted VLAN tag
594 : : * to avoid port based VLAN covering it.
595 : : *
596 : : * - HNS3_HW_SHIT_AND_DISCARD_MODE
597 : : * PMD does not need to process PVID-related functions in
598 : : * I/O process, Hardware will adjust the sequence between port based
599 : : * VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
600 : : * PVID will be invisible to driver. And in this mode, hns3 is able
601 : : * to send a multi-layer VLAN packets when hw VLAN insert offload
602 : : * is enabled.
603 : : */
604 : : uint8_t vlan_mode;
605 : : /*
606 : : * promisc mode.
607 : : * value range:
608 : : * HNS3_UNLIMIT_PROMISC_MODE/HNS3_LIMIT_PROMISC_MODE
609 : : *
610 : : * - HNS3_UNLIMIT_PROMISC_MODE
611 : : * In this mode, TX unicast promisc will be configured when promisc
612 : : * is set, driver can receive all the ingress and outgoing traffic.
613 : : * In the words, all the ingress packets, all the packets sent from
614 : : * the PF and other VFs on the same physical port.
615 : : *
616 : : * - HNS3_LIMIT_PROMISC_MODE
617 : : * In this mode, TX unicast promisc is shutdown when promisc mode
618 : : * is set. So, driver will only receive all the ingress traffic.
619 : : * The packets sent from the PF and other VFs on the same physical
620 : : * port won't be copied to the function which has set promisc mode.
621 : : */
622 : : uint8_t promisc_mode;
623 : :
624 : : /*
625 : : * drop_stats_mode mode.
626 : : * value range:
627 : : * HNS3_PKTS_DROP_STATS_MODE1/HNS3_PKTS_DROP_STATS_MODE2
628 : : *
629 : : * - HNS3_PKTS_DROP_STATS_MODE1
630 : : * This mode for kunpeng920. In this mode, port level imissed stats
631 : : * is supported. It only includes RPU drop stats.
632 : : *
633 : : * - HNS3_PKTS_DROP_STATS_MODE2
634 : : * This mode for kunpeng930. In this mode, imissed stats and oerrors
635 : : * stats is supported. Function level imissed stats is supported. It
636 : : * includes RPU drop stats in VF, and includes both RPU drop stats
637 : : * and SSU drop stats in PF. Oerror stats is also supported in PF.
638 : : */
639 : : uint8_t drop_stats_mode;
640 : :
641 : : uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
642 : : /*
643 : : * udp checksum mode.
644 : : * value range:
645 : : * HNS3_SPECIAL_PORT_HW_CKSUM_MODE/HNS3_SPECIAL_PORT_SW_CKSUM_MODE
646 : : *
647 : : * - HNS3_SPECIAL_PORT_SW_CKSUM_MODE
648 : : * In this mode, HW can not do checksum for special UDP port like
649 : : * 4789, 4790, 6081 for non-tunnel UDP packets and UDP tunnel
650 : : * packets without the RTE_MBUF_F_TX_TUNEL_MASK in the mbuf. So, PMD need
651 : : * do the checksum for these packets to avoid a checksum error.
652 : : *
653 : : * - HNS3_SPECIAL_PORT_HW_CKSUM_MODE
654 : : * In this mode, HW does not have the preceding problems and can
655 : : * directly calculate the checksum of these UDP packets.
656 : : */
657 : : uint8_t udp_cksum_mode;
658 : :
659 : : /*
660 : : * When KEEP_CRC offload is enabled, the CRC data of some type packets
661 : : * whose length is less than or equal to HNS3_KEEP_CRC_OK_MIN_PKT_LEN
662 : : * is still be stripped on some network engine. So here has to use this
663 : : * field to distinguish the difference between different network engines.
664 : : * value range:
665 : : * - HNS3_STRIP_CRC_PTYPE_TCP
666 : : * This value for HIP08 network engine.
667 : : * Indicates that only the IP-TCP packet type is stripped.
668 : : *
669 : : * - HNS3_STRIP_CRC_PTYPE_IP
670 : : * This value for HIP09 network engine.
671 : : * Indicates that all IP packet types are stripped.
672 : : *
673 : : * - HNS3_STRIP_CRC_PTYPE_NONE
674 : : * Indicates that all packet types are not stripped.
675 : : */
676 : : uint8_t strip_crc_ptype;
677 : :
678 : : struct hns3_port_base_vlan_config port_base_vlan_cfg;
679 : :
680 : : pthread_mutex_t flows_lock; /* rte_flow ops lock */
681 : : struct hns3_fdir_rule_list flow_fdir_list; /* flow fdir rule list */
682 : : struct hns3_rss_filter_list flow_rss_list; /* flow RSS rule list */
683 : : struct hns3_flow_mem_list flow_list;
684 : :
685 : : struct hns3_hw_ops ops;
686 : :
687 : : /*
688 : : * PMD setup and configuration is not thread safe. Since it is not
689 : : * performance sensitive, it is better to guarantee thread-safety
690 : : * and add device level lock. Adapter control operations which
691 : : * change its state should acquire the lock.
692 : : */
693 : : rte_spinlock_t lock;
694 : : enum hns3_adapter_state adapter_state;
695 : : struct hns3_reset_data reset;
696 : : };
697 : :
698 : : #define HNS3_FLAG_TC_BASE_SCH_MODE 1
699 : : #define HNS3_FLAG_VNET_BASE_SCH_MODE 2
700 : :
701 : : /* vlan entry information. */
702 : : struct hns3_user_vlan_table {
703 : : LIST_ENTRY(hns3_user_vlan_table) next;
704 : : bool hd_tbl_status;
705 : : uint16_t vlan_id;
706 : : };
707 : :
708 : : /* Vlan tag configuration for RX direction */
709 : : struct hns3_rx_vtag_cfg {
710 : : bool rx_vlan_offload_en; /* Whether enable rx vlan offload */
711 : : bool strip_tag1_en; /* Whether strip inner vlan tag */
712 : : bool strip_tag2_en; /* Whether strip outer vlan tag */
713 : : /*
714 : : * If strip_tag_en is enabled, this bit decide whether to map the vlan
715 : : * tag to descriptor.
716 : : */
717 : : bool strip_tag1_discard_en;
718 : : bool strip_tag2_discard_en;
719 : : /*
720 : : * If this bit is enabled, only map inner/outer priority to descriptor
721 : : * and the vlan tag is always 0.
722 : : */
723 : : bool vlan1_vlan_prionly;
724 : : bool vlan2_vlan_prionly;
725 : : };
726 : :
727 : : /* Vlan tag configuration for TX direction */
728 : : struct hns3_tx_vtag_cfg {
729 : : bool accept_tag1; /* Whether accept tag1 packet from host */
730 : : bool accept_untag1; /* Whether accept untag1 packet from host */
731 : : bool accept_tag2;
732 : : bool accept_untag2;
733 : : bool insert_tag1_en; /* Whether insert outer vlan tag */
734 : : bool insert_tag2_en; /* Whether insert inner vlan tag */
735 : : /*
736 : : * In shift mode, hw will shift the sequence of port based VLAN and
737 : : * BD VLAN.
738 : : */
739 : : bool tag_shift_mode_en; /* hw shift vlan tag automatically */
740 : : uint16_t default_tag1; /* The default outer vlan tag to insert */
741 : : uint16_t default_tag2; /* The default inner vlan tag to insert */
742 : : };
743 : :
744 : : struct hns3_vtag_cfg {
745 : : struct hns3_rx_vtag_cfg rx_vcfg;
746 : : struct hns3_tx_vtag_cfg tx_vcfg;
747 : : };
748 : :
749 : : /* Request types for IPC. */
750 : : enum hns3_mp_req_type {
751 : : HNS3_MP_REQ_START_RXTX = 1,
752 : : HNS3_MP_REQ_STOP_RXTX,
753 : : HNS3_MP_REQ_START_TX,
754 : : HNS3_MP_REQ_STOP_TX,
755 : : HNS3_MP_REQ_MAX
756 : : };
757 : :
758 : : /* Parameters for IPC. */
759 : : struct hns3_mp_param {
760 : : enum hns3_mp_req_type type;
761 : : int port_id;
762 : : int result;
763 : : };
764 : :
765 : : /* Request timeout for IPC. */
766 : : #define HNS3_MP_REQ_TIMEOUT_SEC 5
767 : :
768 : : /* Key string for IPC. */
769 : : #define HNS3_MP_NAME "net_hns3_mp"
770 : :
771 : : #define HNS3_L2TBL_NUM 4
772 : : #define HNS3_L3TBL_NUM 16
773 : : #define HNS3_L4TBL_NUM 16
774 : : #define HNS3_OL2TBL_NUM 4
775 : : #define HNS3_OL3TBL_NUM 16
776 : : #define HNS3_OL4TBL_NUM 16
777 : : #define HNS3_PTYPE_NUM 256
778 : :
779 : : struct hns3_ptype_table {
780 : : /*
781 : : * The next fields used to calc packet-type by the
782 : : * L3_ID/L4_ID/OL3_ID/OL4_ID from the Rx descriptor.
783 : : */
784 : : uint32_t l3table[HNS3_L3TBL_NUM];
785 : : uint32_t l4table[HNS3_L4TBL_NUM];
786 : : uint32_t inner_l3table[HNS3_L3TBL_NUM];
787 : : uint32_t inner_l4table[HNS3_L4TBL_NUM];
788 : : uint32_t ol3table[HNS3_OL3TBL_NUM];
789 : : uint32_t ol4table[HNS3_OL4TBL_NUM];
790 : :
791 : : /*
792 : : * The next field used to calc packet-type by the PTYPE from the Rx
793 : : * descriptor, it functions only when firmware report the capability of
794 : : * HNS3_CAPS_RXD_ADV_LAYOUT_B and driver enabled it.
795 : : */
796 : : alignas(RTE_CACHE_LINE_SIZE) uint32_t ptype[HNS3_PTYPE_NUM];
797 : : };
798 : :
799 : : #define HNS3_FIXED_MAX_TQP_NUM_MODE 0
800 : : #define HNS3_FLEX_MAX_TQP_NUM_MODE 1
801 : :
802 : : struct hns3_pf {
803 : : struct hns3_adapter *adapter;
804 : : bool is_main_pf;
805 : : uint16_t func_num; /* num functions of this pf, include pf and vfs */
806 : :
807 : : /*
808 : : * tqp_config mode
809 : : * tqp_config_mode value range:
810 : : * HNS3_FIXED_MAX_TQP_NUM_MODE,
811 : : * HNS3_FLEX_MAX_TQP_NUM_MODE
812 : : *
813 : : * - HNS3_FIXED_MAX_TQP_NUM_MODE
814 : : * There is a limitation on the number of pf interrupts available for
815 : : * on some versions of network engines. In this case, the maximum
816 : : * queue number of pf can not be greater than the interrupt number,
817 : : * such as pf of network engine with revision_id 0x21. So the maximum
818 : : * number of queues must be fixed.
819 : : *
820 : : * - HNS3_FLEX_MAX_TQP_NUM_MODE
821 : : * In this mode, the maximum queue number of pf has not any constraint
822 : : * and comes from the macro RTE_LIBRTE_HNS3_MAX_TQP_NUM_PER_PF
823 : : * in the config file. Users can modify the macro according to their
824 : : * own application scenarios, which is more flexible to use.
825 : : */
826 : : uint8_t tqp_config_mode;
827 : :
828 : : uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
829 : : uint32_t tx_buf_size; /* Tx buffer size for each TC */
830 : : uint32_t dv_buf_size; /* Dv buffer size for each TC */
831 : :
832 : : uint16_t mps; /* Max packet size */
833 : :
834 : : uint8_t tx_sch_mode;
835 : : uint8_t tc_max; /* max number of tc driver supported */
836 : : uint8_t local_max_tc; /* max number of local tc */
837 : : uint8_t pfc_max;
838 : : uint16_t pause_time;
839 : : bool support_fc_autoneg; /* support FC autonegotiate */
840 : : bool support_multi_tc_pause;
841 : :
842 : : uint16_t wanted_umv_size;
843 : : uint16_t max_umv_size;
844 : : uint16_t used_umv_size;
845 : :
846 : : bool support_sfp_query;
847 : : uint32_t fec_mode; /* current FEC mode for ethdev */
848 : :
849 : : bool ptp_enable;
850 : :
851 : : /* Stores timestamp of last received packet on dev */
852 : : uint64_t rx_timestamp;
853 : :
854 : : struct hns3_vtag_cfg vtag_config;
855 : : LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
856 : :
857 : : struct hns3_fdir_info fdir; /* flow director info */
858 : : LIST_HEAD(counters, hns3_flow_counter) flow_counters;
859 : :
860 : : struct hns3_tm_conf tm_conf;
861 : : };
862 : :
863 : : enum {
864 : : HNS3_PF_PUSH_LSC_CAP_NOT_SUPPORTED,
865 : : HNS3_PF_PUSH_LSC_CAP_SUPPORTED,
866 : : HNS3_PF_PUSH_LSC_CAP_UNKNOWN
867 : : };
868 : :
869 : : struct hns3_vf {
870 : : struct hns3_adapter *adapter;
871 : :
872 : : /* Whether PF support push link status change to VF */
873 : : RTE_ATOMIC(uint16_t) pf_push_lsc_cap;
874 : :
875 : : /*
876 : : * If PF support push link status change, VF still need send request to
877 : : * get link status in some cases (such as reset recover stage), so use
878 : : * the req_link_info_cnt to control max request count.
879 : : */
880 : : uint16_t req_link_info_cnt;
881 : :
882 : : RTE_ATOMIC(uint16_t) poll_job_started; /* whether poll job is started */
883 : : };
884 : :
885 : : struct hns3_adapter {
886 : : struct hns3_hw hw;
887 : :
888 : : /* Specific for PF or VF */
889 : : bool is_vf; /* false - PF, true - VF */
890 : : union {
891 : : struct hns3_pf pf;
892 : : struct hns3_vf vf;
893 : : };
894 : :
895 : : uint32_t rx_func_hint;
896 : : uint32_t tx_func_hint;
897 : :
898 : : uint64_t dev_caps_mask;
899 : : uint16_t mbx_time_limit_ms; /* wait time for mbx message */
900 : :
901 : : alignas(RTE_CACHE_LINE_SIZE) struct hns3_ptype_table ptype_tbl;
902 : : };
903 : :
904 : : enum hns3_dev_cap {
905 : : HNS3_DEV_SUPPORT_DCB_B,
906 : : HNS3_DEV_SUPPORT_COPPER_B,
907 : : HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B,
908 : : HNS3_DEV_SUPPORT_PTP_B,
909 : : HNS3_DEV_SUPPORT_TX_PUSH_B,
910 : : HNS3_DEV_SUPPORT_INDEP_TXRX_B,
911 : : HNS3_DEV_SUPPORT_STASH_B,
912 : : HNS3_DEV_SUPPORT_SIMPLE_BD_B,
913 : : HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B,
914 : : HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B,
915 : : HNS3_DEV_SUPPORT_RAS_IMP_B,
916 : : HNS3_DEV_SUPPORT_TM_B,
917 : : HNS3_DEV_SUPPORT_VF_VLAN_FLT_MOD_B,
918 : : HNS3_DEV_SUPPORT_FC_AUTO_B,
919 : : HNS3_DEV_SUPPORT_GRO_B,
920 : : };
921 : :
922 : : #define hns3_dev_get_support(hw, _name) \
923 : : hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_##_name##_B)
924 : :
925 : : #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
926 : : (&((struct hns3_adapter *)(adapter))->hw)
927 : : #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
928 : : (&((struct hns3_adapter *)(adapter))->pf)
929 : : #define HNS3_DEV_PRIVATE_TO_VF(adapter) \
930 : : (&((struct hns3_adapter *)(adapter))->vf)
931 : : #define HNS3_DEV_HW_TO_ADAPTER(hw) \
932 : : container_of(hw, struct hns3_adapter, hw)
933 : :
934 : : static inline struct hns3_pf *HNS3_DEV_HW_TO_PF(struct hns3_hw *hw)
935 : : {
936 : : struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
937 : : return &adapter->pf;
938 : : }
939 : :
940 : : static inline struct hns3_vf *HNS3_DEV_HW_TO_VF(struct hns3_hw *hw)
941 : : {
942 : : struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
943 : : return &adapter->vf;
944 : : }
945 : :
946 : : #define hns3_set_field(origin, mask, shift, val) \
947 : : do { \
948 : : (origin) &= (~(mask)); \
949 : : (origin) |= ((val) << (shift)) & (mask); \
950 : : } while (0)
951 : : #define hns3_get_field(origin, mask, shift) \
952 : : (((origin) & (mask)) >> (shift))
953 : : #define hns3_set_bit(origin, shift, val) \
954 : : hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
955 : : #define hns3_get_bit(origin, shift) \
956 : : hns3_get_field((origin), (0x1UL << (shift)), (shift))
957 : :
958 : : #define hns3_gen_field_val(mask, shift, val) (((val) << (shift)) & (mask))
959 : :
960 : : /*
961 : : * upper_32_bits - return bits 32-63 of a number
962 : : * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
963 : : * the "right shift count >= width of type" warning when that quantity is
964 : : * 32-bits.
965 : : */
966 : : #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
967 : :
968 : : /* lower_32_bits - return bits 0-31 of a number */
969 : : #define lower_32_bits(n) ((uint32_t)(n))
970 : :
971 : : #define BIT(nr) (1UL << (nr))
972 : :
973 : : #define BIT_ULL(x) (1ULL << (x))
974 : :
975 : : #define BITS_PER_LONG (__SIZEOF_LONG__ * 8)
976 : : #define GENMASK(h, l) \
977 : : (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
978 : :
979 : : #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
980 : : #define rounddown(x, y) ((x) - ((x) % (y)))
981 : :
982 : : #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
983 : :
984 : : /*
985 : : * Because hardware always access register in little-endian mode based on hns3
986 : : * network engine, so driver should also call rte_cpu_to_le_32 to convert data
987 : : * in little-endian mode before writing register and call rte_le_to_cpu_32 to
988 : : * convert data after reading from register.
989 : : *
990 : : * Here the driver encapsulates the data conversion operation in the register
991 : : * read/write operation function as below:
992 : : * hns3_write_reg
993 : : * hns3_write_reg_opt
994 : : * hns3_read_reg
995 : : * Therefore, when calling these functions, conversion is not required again.
996 : : */
997 : : static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
998 : : {
999 : 0 : rte_write32(rte_cpu_to_le_32(value),
1000 : : (volatile void *)((char *)base + reg));
1001 : 0 : }
1002 : :
1003 : : /*
1004 : : * The optimized function for writing registers reduces one address addition
1005 : : * calculation, it was used in the '.rx_pkt_burst' and '.tx_pkt_burst' ops
1006 : : * implementation function.
1007 : : */
1008 : : static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
1009 : : {
1010 : : rte_write32(rte_cpu_to_le_32(value), addr);
1011 : : }
1012 : :
1013 : : static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
1014 : : {
1015 : 0 : uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
1016 : 0 : return rte_le_to_cpu_32(read_val);
1017 : : }
1018 : :
1019 : : #define hns3_write_dev(a, reg, value) \
1020 : : hns3_write_reg((a)->io_base, (reg), (value))
1021 : :
1022 : : #define hns3_read_dev(a, reg) \
1023 : : hns3_read_reg((a)->io_base, (reg))
1024 : :
1025 : : static inline uint64_t
1026 : : hns3_atomic_test_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1027 : : {
1028 : : uint64_t res;
1029 : :
1030 [ # # # # : 0 : res = (rte_atomic_load_explicit(addr, rte_memory_order_relaxed) & (1UL << nr)) != 0;
# # # # #
# ]
1031 : : return res;
1032 : : }
1033 : :
1034 : : static inline void
1035 : : hns3_atomic_set_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1036 : : {
1037 : 0 : rte_atomic_fetch_or_explicit(addr, (1UL << nr), rte_memory_order_relaxed);
1038 : 0 : }
1039 : :
1040 : : static inline void
1041 : : hns3_atomic_clear_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1042 : : {
1043 : 0 : rte_atomic_fetch_and_explicit(addr, ~(1UL << nr), rte_memory_order_relaxed);
1044 : 0 : }
1045 : :
1046 : : static inline uint64_t
1047 : : hns3_test_and_clear_bit(unsigned int nr, volatile RTE_ATOMIC(uint64_t) *addr)
1048 : : {
1049 : : uint64_t mask = (1UL << nr);
1050 : :
1051 [ # # # # : 0 : return rte_atomic_fetch_and_explicit(addr, ~mask, rte_memory_order_relaxed) & mask;
# # # # #
# # # #
# ]
1052 : : }
1053 : :
1054 : : int
1055 : : hns3_flow_ctrl_get(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf);
1056 : : uint32_t hns3_get_speed_capa(struct hns3_hw *hw);
1057 : :
1058 : : int hns3_buffer_alloc(struct hns3_hw *hw);
1059 : : bool hns3_is_reset_pending(struct hns3_adapter *hns);
1060 : : bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
1061 : : void hns3_update_linkstatus_and_event(struct hns3_hw *hw, bool query);
1062 : : void hns3vf_update_link_status(struct hns3_hw *hw, uint8_t link_status,
1063 : : uint32_t link_speed, uint8_t link_duplex);
1064 : : void hns3vf_update_push_lsc_cap(struct hns3_hw *hw, bool supported);
1065 : : void hns3_clear_reset_event(struct hns3_hw *hw);
1066 : : void hns3vf_clear_reset_event(struct hns3_hw *hw);
1067 : :
1068 : : const char *hns3_get_media_type_name(uint8_t media_type);
1069 : :
1070 : : static inline bool
1071 : 0 : is_reset_pending(struct hns3_adapter *hns)
1072 : : {
1073 : : bool ret;
1074 [ # # ]: 0 : if (hns->is_vf)
1075 : 0 : ret = hns3vf_is_reset_pending(hns);
1076 : : else
1077 : 0 : ret = hns3_is_reset_pending(hns);
1078 : 0 : return ret;
1079 : : }
1080 : :
1081 : : static inline void
1082 : 0 : hns3_clear_reset_status(struct hns3_hw *hw)
1083 : : {
1084 : : struct hns3_adapter *hns = HNS3_DEV_HW_TO_ADAPTER(hw);
1085 : :
1086 [ # # ]: 0 : if (hns->is_vf)
1087 : 0 : hns3vf_clear_reset_event(hw);
1088 : : else
1089 : 0 : hns3_clear_reset_event(hw);
1090 : 0 : }
1091 : :
1092 : : #endif /* HNS3_ETHDEV_H */
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