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1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2016-2022 Intel Corporation
3 : : */
4 : :
5 : : #include <assert.h>
6 : : #include <errno.h>
7 : : #include <nmmintrin.h>
8 : : #include <pthread.h>
9 : : #include <stdint.h>
10 : : #include <stdbool.h>
11 : : #include <stdio.h>
12 : : #include <string.h>
13 : : #include <sys/mman.h>
14 : : #include <fcntl.h>
15 : :
16 : : #include <rte_common.h>
17 : : #include <rte_config.h>
18 : : #include <rte_cycles.h>
19 : : #include <rte_debug.h>
20 : : #include <dev_driver.h>
21 : : #include <rte_errno.h>
22 : : #include <rte_eventdev.h>
23 : : #include <eventdev_pmd.h>
24 : : #include <rte_io.h>
25 : : #include <rte_kvargs.h>
26 : : #include <rte_log.h>
27 : : #include <rte_malloc.h>
28 : : #include <rte_mbuf.h>
29 : : #include <rte_power_intrinsics.h>
30 : : #include <rte_prefetch.h>
31 : : #include <rte_ring.h>
32 : : #include <rte_string_fns.h>
33 : :
34 : : #include "dlb2_priv.h"
35 : : #include "dlb2_iface.h"
36 : : #include "dlb2_inline_fns.h"
37 : :
38 : : /*
39 : : * Bypass memory fencing instructions when port is of Producer type.
40 : : * This should be enabled very carefully with understanding that producer
41 : : * is not doing any writes which need fencing. The movdir64 instruction used to
42 : : * enqueue events to DLB is a weakly-ordered instruction and movdir64 write
43 : : * to DLB can go ahead of relevant application writes like updates to buffers
44 : : * being sent with event
45 : : */
46 : : #ifndef DLB2_BYPASS_FENCE_ON_PP
47 : : #define DLB2_BYPASS_FENCE_ON_PP 0 /* 1 == Bypass fence, 0 == do not bypass */
48 : : #endif
49 : :
50 : : /*
51 : : * Optimization switches for improving driver performance.
52 : : * WARNING: Do not change any of the below switches without first
53 : : * consulting with DLB2 software development team.
54 : : *
55 : : * HW credit checks can only be turned off for DLB2 device if following
56 : : * is true for each created eventdev
57 : : * LDB credits <= DIR credits + minimum CQ Depth
58 : : * (CQ Depth is minimum of all ports configured within eventdev)
59 : : * This needs to be true for all eventdevs created on any DLB2 device
60 : : * managed by this driver.
61 : : * DLB2.5 does not any such restriction as it has single credit pool
62 : : */
63 : : #ifndef DLB_HW_CREDITS_CHECKS
64 : : #define DLB_HW_CREDITS_CHECKS 0
65 : : #endif
66 : :
67 : : /*
68 : : * SW credit checks can only be turned off if application has a way to
69 : : * limit input events to the eventdev below assigned credit limit
70 : : */
71 : : #ifndef DLB_SW_CREDITS_CHECKS
72 : : #define DLB_SW_CREDITS_CHECKS 1
73 : : #endif
74 : :
75 : : /*
76 : : * This check can only be disabled if application is not using
77 : : * queues of RTE_EVENT_QUEUE_CFG_ALL_TYPES type.
78 : : * Once such application is fully validated, type check can be turned off.
79 : : * HW will continue checking for correct type and generate alarm on mismatch
80 : : */
81 : : #ifndef DLB_TYPE_CHECK
82 : : #define DLB_TYPE_CHECK 1
83 : : #endif
84 : : #define DLB_TYPE_MACRO 0x010002
85 : :
86 : : /*
87 : : * To avoid deadlock situations, by default, per port new_event_threshold
88 : : * check is disabled. nb_events_limit is still checked while allocating
89 : : * new event credits.
90 : : */
91 : : #define ENABLE_PORT_THRES_CHECK 1
92 : : /*
93 : : * To avoid deadlock, ports holding to credits will release them after these
94 : : * many consecutive zero dequeues
95 : : */
96 : : #define DLB2_ZERO_DEQ_CREDIT_RETURN_THRES 16384
97 : :
98 : : /*
99 : : * To avoid deadlock, ports holding to credits will release them after these
100 : : * many consecutive enqueue failures
101 : : */
102 : : #define DLB2_ENQ_FAIL_CREDIT_RETURN_THRES 100
103 : :
104 : : /*
105 : : * Resources exposed to eventdev. Some values overridden at runtime using
106 : : * values returned by the DLB kernel driver.
107 : : */
108 : : #if (RTE_EVENT_MAX_QUEUES_PER_DEV > UINT8_MAX)
109 : : #error "RTE_EVENT_MAX_QUEUES_PER_DEV cannot fit in member max_event_queues"
110 : : #endif
111 : :
112 : : static struct rte_event_dev_info evdev_dlb2_default_info = {
113 : : .driver_name = "", /* probe will set */
114 : : .min_dequeue_timeout_ns = DLB2_MIN_DEQUEUE_TIMEOUT_NS,
115 : : .max_dequeue_timeout_ns = DLB2_MAX_DEQUEUE_TIMEOUT_NS,
116 : : #if (RTE_EVENT_MAX_QUEUES_PER_DEV < DLB2_MAX_NUM_LDB_QUEUES)
117 : : .max_event_queues = RTE_EVENT_MAX_QUEUES_PER_DEV,
118 : : #else
119 : : .max_event_queues = DLB2_MAX_NUM_LDB_QUEUES,
120 : : #endif
121 : : .max_event_queue_flows = DLB2_MAX_NUM_FLOWS,
122 : : .max_event_queue_priority_levels = DLB2_QID_PRIORITIES,
123 : : .max_event_priority_levels = DLB2_QID_PRIORITIES,
124 : : .max_event_ports = DLB2_MAX_NUM_LDB_PORTS,
125 : : .max_event_port_dequeue_depth = DLB2_DEFAULT_CQ_DEPTH,
126 : : .max_event_port_enqueue_depth = DLB2_MAX_ENQUEUE_DEPTH,
127 : : .max_event_port_links = DLB2_MAX_NUM_QIDS_PER_LDB_CQ,
128 : : .max_num_events = DLB2_MAX_NUM_LDB_CREDITS,
129 : : .max_single_link_event_port_queue_pairs =
130 : : DLB2_MAX_NUM_DIR_PORTS(DLB2_HW_V2),
131 : : .event_dev_cap = (RTE_EVENT_DEV_CAP_ATOMIC |
132 : : RTE_EVENT_DEV_CAP_ORDERED |
133 : : RTE_EVENT_DEV_CAP_PARALLEL |
134 : : RTE_EVENT_DEV_CAP_EVENT_QOS |
135 : : RTE_EVENT_DEV_CAP_NONSEQ_MODE |
136 : : RTE_EVENT_DEV_CAP_DISTRIBUTED_SCHED |
137 : : RTE_EVENT_DEV_CAP_QUEUE_ALL_TYPES |
138 : : RTE_EVENT_DEV_CAP_BURST_MODE |
139 : : RTE_EVENT_DEV_CAP_IMPLICIT_RELEASE_DISABLE |
140 : : RTE_EVENT_DEV_CAP_RUNTIME_PORT_LINK |
141 : : RTE_EVENT_DEV_CAP_MULTIPLE_QUEUE_PORT |
142 : : RTE_EVENT_DEV_CAP_INDEPENDENT_ENQ |
143 : : RTE_EVENT_DEV_CAP_MAINTENANCE_FREE),
144 : : .max_profiles_per_port = 1,
145 : : };
146 : :
147 : : struct process_local_port_data
148 : : dlb2_port[DLB2_MAX_NUM_PORTS_ALL][DLB2_NUM_PORT_TYPES];
149 : :
150 : : static void
151 : 0 : dlb2_free_qe_mem(struct dlb2_port *qm_port)
152 : : {
153 [ # # ]: 0 : if (qm_port == NULL)
154 : : return;
155 : :
156 : 0 : rte_free(qm_port->qe4);
157 : 0 : qm_port->qe4 = NULL;
158 : :
159 [ # # ]: 0 : if (qm_port->order) {
160 : 0 : rte_free(qm_port->order);
161 : 0 : qm_port->order = NULL;
162 : : }
163 : :
164 : 0 : rte_free(qm_port->int_arm_qe);
165 : 0 : qm_port->int_arm_qe = NULL;
166 : :
167 : 0 : rte_free(qm_port->consume_qe);
168 : 0 : qm_port->consume_qe = NULL;
169 : :
170 : 0 : rte_memzone_free(dlb2_port[qm_port->id][PORT_TYPE(qm_port)].mz);
171 : 0 : dlb2_port[qm_port->id][PORT_TYPE(qm_port)].mz = NULL;
172 : : }
173 : :
174 : : /* override defaults with value(s) provided on command line */
175 : : static void
176 : : dlb2_init_queue_depth_thresholds(struct dlb2_eventdev *dlb2,
177 : : int *qid_depth_thresholds)
178 : : {
179 : : int q;
180 : :
181 [ # # # # ]: 0 : for (q = 0; q < DLB2_MAX_NUM_QUEUES(dlb2->version); q++) {
182 [ # # ]: 0 : if (qid_depth_thresholds[q] != 0)
183 : 0 : dlb2->ev_queues[q].depth_threshold =
184 : : qid_depth_thresholds[q];
185 : : }
186 : : }
187 : :
188 : : /* override defaults with value(s) provided on command line */
189 : : static void
190 : : dlb2_init_port_cos(struct dlb2_eventdev *dlb2, int *port_cos)
191 : : {
192 : : int q;
193 : :
194 [ # # ]: 0 : for (q = 0; q < DLB2_MAX_NUM_PORTS_ALL; q++) {
195 : 0 : dlb2->ev_ports[q].cos_id = port_cos[q];
196 [ # # ]: 0 : if (port_cos[q] != DLB2_COS_DEFAULT &&
197 [ # # ]: 0 : dlb2->cos_ports[port_cos[q]] < DLB2_MAX_NUM_LDB_PORTS_PER_COS)
198 : 0 : dlb2->cos_ports[port_cos[q]]++;
199 : : }
200 : : }
201 : :
202 : : static void
203 : 0 : dlb2_init_cos_bw(struct dlb2_eventdev *dlb2,
204 : : struct dlb2_cos_bw *cos_bw)
205 : : {
206 : : int q;
207 : :
208 : :
209 : : /* If cos_bw not set, then split evenly */
210 [ # # # # ]: 0 : if (cos_bw->val[0] == 0 && cos_bw->val[1] == 0 &&
211 [ # # # # ]: 0 : cos_bw->val[2] == 0 && cos_bw->val[3] == 0) {
212 : 0 : cos_bw->val[0] = 25;
213 : 0 : cos_bw->val[1] = 25;
214 : 0 : cos_bw->val[2] = 25;
215 : 0 : cos_bw->val[3] = 25;
216 : : }
217 : :
218 [ # # ]: 0 : for (q = 0; q < DLB2_COS_NUM_VALS; q++)
219 : 0 : dlb2->cos_bw[q] = cos_bw->val[q];
220 : :
221 : 0 : }
222 : :
223 : : static int
224 : 0 : dlb2_hw_query_resources(struct dlb2_eventdev *dlb2)
225 : : {
226 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
227 : : int num_ldb_ports;
228 : : int ret;
229 : :
230 : : /* Query driver resources provisioned for this device */
231 : :
232 : 0 : ret = dlb2_iface_get_num_resources(handle,
233 : : &dlb2->hw_rsrc_query_results);
234 [ # # ]: 0 : if (ret) {
235 : 0 : DLB2_LOG_ERR("ioctl get dlb2 num resources, err=%d", ret);
236 : 0 : return ret;
237 : : }
238 : :
239 : : /* Complete filling in device resource info returned to evdev app,
240 : : * overriding any default values.
241 : : * The capabilities (CAPs) were set at compile time.
242 : : */
243 : :
244 : 0 : num_ldb_ports = dlb2->hw_rsrc_query_results.num_ldb_ports;
245 : :
246 : 0 : evdev_dlb2_default_info.max_event_queues =
247 : 0 : dlb2->hw_rsrc_query_results.num_ldb_queues;
248 : :
249 : 0 : evdev_dlb2_default_info.max_event_ports = num_ldb_ports;
250 : :
251 : 0 : evdev_dlb2_default_info.max_single_link_event_port_queue_pairs =
252 : 0 : dlb2->hw_rsrc_query_results.num_dir_ports;
253 : :
254 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
255 : 0 : evdev_dlb2_default_info.max_num_events =
256 : 0 : dlb2->hw_rsrc_query_results.num_credits;
257 : : } else {
258 : 0 : evdev_dlb2_default_info.max_num_events =
259 : 0 : dlb2->hw_rsrc_query_results.num_ldb_credits;
260 : : }
261 : : /* Save off values used when creating the scheduling domain. */
262 : :
263 : 0 : handle->info.num_sched_domains =
264 : 0 : dlb2->hw_rsrc_query_results.num_sched_domains;
265 : :
266 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
267 : 0 : handle->info.hw_rsrc_max.nb_events_limit =
268 : 0 : dlb2->hw_rsrc_query_results.num_credits;
269 : : } else {
270 : 0 : handle->info.hw_rsrc_max.nb_events_limit =
271 : 0 : dlb2->hw_rsrc_query_results.num_ldb_credits;
272 : : }
273 : 0 : handle->info.hw_rsrc_max.num_queues =
274 : 0 : dlb2->hw_rsrc_query_results.num_ldb_queues +
275 : : dlb2->hw_rsrc_query_results.num_dir_ports;
276 : :
277 : 0 : handle->info.hw_rsrc_max.num_ldb_queues =
278 : : dlb2->hw_rsrc_query_results.num_ldb_queues;
279 : :
280 : 0 : handle->info.hw_rsrc_max.num_ldb_ports = num_ldb_ports;
281 : :
282 : 0 : handle->info.hw_rsrc_max.num_dir_ports =
283 : : dlb2->hw_rsrc_query_results.num_dir_ports;
284 : :
285 : 0 : handle->info.hw_rsrc_max.reorder_window_size =
286 : 0 : dlb2->hw_rsrc_query_results.num_hist_list_entries;
287 : :
288 : 0 : return 0;
289 : : }
290 : :
291 : : #define DLB2_BASE_10 10
292 : :
293 : : static int
294 : 0 : dlb2_string_to_int(int *result, const char *str)
295 : : {
296 : : long ret;
297 : : char *endptr;
298 : :
299 [ # # ]: 0 : if (str == NULL || result == NULL)
300 : : return -EINVAL;
301 : :
302 : 0 : errno = 0;
303 : 0 : ret = strtol(str, &endptr, DLB2_BASE_10);
304 [ # # ]: 0 : if (errno)
305 : 0 : return -errno;
306 : :
307 : : /* long int and int may be different width for some architectures */
308 [ # # # # ]: 0 : if (ret < INT_MIN || ret > INT_MAX || endptr == str)
309 : : return -EINVAL;
310 : :
311 : 0 : *result = ret;
312 : 0 : return 0;
313 : : }
314 : :
315 : : static int
316 : 0 : set_producer_coremask(const char *key __rte_unused,
317 : : const char *value,
318 : : void *opaque)
319 : : {
320 : : const char **mask_str = opaque;
321 : :
322 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
323 : 0 : DLB2_LOG_ERR("NULL pointer");
324 : 0 : return -EINVAL;
325 : : }
326 : :
327 : 0 : *mask_str = value;
328 : :
329 : 0 : return 0;
330 : : }
331 : :
332 : : static int
333 : 0 : set_numa_node(const char *key __rte_unused, const char *value, void *opaque)
334 : : {
335 : : int *socket_id = opaque;
336 : : int ret;
337 : :
338 : 0 : ret = dlb2_string_to_int(socket_id, value);
339 [ # # ]: 0 : if (ret < 0)
340 : : return ret;
341 : :
342 [ # # ]: 0 : if (*socket_id > RTE_MAX_NUMA_NODES)
343 : 0 : return -EINVAL;
344 : : return 0;
345 : : }
346 : :
347 : :
348 : : static int
349 : 0 : set_max_cq_depth(const char *key __rte_unused,
350 : : const char *value,
351 : : void *opaque)
352 : : {
353 : : int *max_cq_depth = opaque;
354 : : int ret;
355 : :
356 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
357 : 0 : DLB2_LOG_ERR("NULL pointer");
358 : 0 : return -EINVAL;
359 : : }
360 : :
361 : 0 : ret = dlb2_string_to_int(max_cq_depth, value);
362 [ # # ]: 0 : if (ret < 0)
363 : : return ret;
364 : :
365 [ # # ]: 0 : if (*max_cq_depth < DLB2_MIN_CQ_DEPTH_OVERRIDE ||
366 : : *max_cq_depth > DLB2_MAX_CQ_DEPTH_OVERRIDE ||
367 : : !rte_is_power_of_2(*max_cq_depth)) {
368 : 0 : DLB2_LOG_ERR("dlb2: Allowed max_cq_depth range %d - %d and should be power of 2",
369 : : DLB2_MIN_CQ_DEPTH_OVERRIDE,
370 : : DLB2_MAX_CQ_DEPTH_OVERRIDE);
371 : 0 : return -EINVAL;
372 : : }
373 : :
374 : : return 0;
375 : : }
376 : :
377 : : static int
378 : 0 : set_max_enq_depth(const char *key __rte_unused,
379 : : const char *value,
380 : : void *opaque)
381 : : {
382 : : int *max_enq_depth = opaque;
383 : : int ret;
384 : :
385 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
386 : 0 : DLB2_LOG_ERR("NULL pointer");
387 : 0 : return -EINVAL;
388 : : }
389 : :
390 : 0 : ret = dlb2_string_to_int(max_enq_depth, value);
391 [ # # ]: 0 : if (ret < 0)
392 : : return ret;
393 : :
394 [ # # ]: 0 : if (*max_enq_depth < DLB2_MIN_ENQ_DEPTH_OVERRIDE ||
395 : : *max_enq_depth > DLB2_MAX_ENQ_DEPTH_OVERRIDE ||
396 : : !rte_is_power_of_2(*max_enq_depth)) {
397 : 0 : DLB2_LOG_ERR("dlb2: max_enq_depth %d and %d and a power of 2",
398 : : DLB2_MIN_ENQ_DEPTH_OVERRIDE,
399 : : DLB2_MAX_ENQ_DEPTH_OVERRIDE);
400 : 0 : return -EINVAL;
401 : : }
402 : :
403 : : return 0;
404 : : }
405 : :
406 : : static int
407 : 0 : set_max_num_events(const char *key __rte_unused,
408 : : const char *value,
409 : : void *opaque)
410 : : {
411 : : int *max_num_events = opaque;
412 : : int ret;
413 : :
414 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
415 : 0 : DLB2_LOG_ERR("NULL pointer");
416 : 0 : return -EINVAL;
417 : : }
418 : :
419 : 0 : ret = dlb2_string_to_int(max_num_events, value);
420 [ # # ]: 0 : if (ret < 0)
421 : : return ret;
422 : :
423 [ # # ]: 0 : if (*max_num_events < 0 || *max_num_events >
424 : : DLB2_MAX_NUM_LDB_CREDITS) {
425 : 0 : DLB2_LOG_ERR("dlb2: max_num_events must be between 0 and %d",
426 : : DLB2_MAX_NUM_LDB_CREDITS);
427 : 0 : return -EINVAL;
428 : : }
429 : :
430 : : return 0;
431 : : }
432 : :
433 : : static int
434 : 0 : set_max_num_events_v2_5(const char *key __rte_unused,
435 : : const char *value,
436 : : void *opaque)
437 : : {
438 : : int *max_num_events = opaque;
439 : : int ret;
440 : :
441 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
442 : 0 : DLB2_LOG_ERR("NULL pointer");
443 : 0 : return -EINVAL;
444 : : }
445 : :
446 : 0 : ret = dlb2_string_to_int(max_num_events, value);
447 [ # # ]: 0 : if (ret < 0)
448 : : return ret;
449 : :
450 [ # # ]: 0 : if (*max_num_events < 0 || *max_num_events >
451 : : DLB2_MAX_NUM_CREDITS(DLB2_HW_V2_5)) {
452 : 0 : DLB2_LOG_ERR("dlb2: max_num_events must be between 0 and %d",
453 : : DLB2_MAX_NUM_CREDITS(DLB2_HW_V2_5));
454 : 0 : return -EINVAL;
455 : : }
456 : :
457 : : return 0;
458 : : }
459 : :
460 : : static int
461 : 0 : set_num_dir_credits(const char *key __rte_unused,
462 : : const char *value,
463 : : void *opaque)
464 : : {
465 : : int *num_dir_credits = opaque;
466 : : int ret;
467 : :
468 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
469 : 0 : DLB2_LOG_ERR("NULL pointer");
470 : 0 : return -EINVAL;
471 : : }
472 : :
473 : 0 : ret = dlb2_string_to_int(num_dir_credits, value);
474 [ # # ]: 0 : if (ret < 0)
475 : : return ret;
476 : :
477 [ # # ]: 0 : if (*num_dir_credits < 0 ||
478 : : *num_dir_credits > DLB2_MAX_NUM_DIR_CREDITS(DLB2_HW_V2)) {
479 : 0 : DLB2_LOG_ERR("dlb2: num_dir_credits must be between 0 and %d",
480 : : DLB2_MAX_NUM_DIR_CREDITS(DLB2_HW_V2));
481 : 0 : return -EINVAL;
482 : : }
483 : :
484 : : return 0;
485 : : }
486 : :
487 : : static int
488 : 0 : set_dev_id(const char *key __rte_unused,
489 : : const char *value,
490 : : void *opaque)
491 : : {
492 : : int *dev_id = opaque;
493 : : int ret;
494 : :
495 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
496 : 0 : DLB2_LOG_ERR("NULL pointer");
497 : 0 : return -EINVAL;
498 : : }
499 : :
500 : 0 : ret = dlb2_string_to_int(dev_id, value);
501 : : if (ret < 0)
502 : : return ret;
503 : :
504 : : return 0;
505 : : }
506 : :
507 : : static int
508 : 0 : set_poll_interval(const char *key __rte_unused,
509 : : const char *value,
510 : : void *opaque)
511 : : {
512 : : int *poll_interval = opaque;
513 : : int ret;
514 : :
515 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
516 : 0 : DLB2_LOG_ERR("NULL pointer");
517 : 0 : return -EINVAL;
518 : : }
519 : :
520 : 0 : ret = dlb2_string_to_int(poll_interval, value);
521 : : if (ret < 0)
522 : : return ret;
523 : :
524 : : return 0;
525 : : }
526 : :
527 : : static int
528 : 0 : set_port_cos(const char *key __rte_unused,
529 : : const char *value,
530 : : void *opaque)
531 : : {
532 : 0 : int first, last, cos_id, i, ports_per_cos[DLB2_COS_NUM_VALS] = {0};
533 : : struct dlb2_port_cos *port_cos = opaque;
534 : :
535 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
536 : 0 : DLB2_LOG_ERR("NULL pointer");
537 : 0 : return -EINVAL;
538 : : }
539 : :
540 : : /* command line override may take one of the following 3 forms:
541 : : * port_cos=port-port:<cos_id> ... a range of ports
542 : : * port_cos=port:<cos_id> ... just one port
543 : : */
544 [ # # ]: 0 : if (sscanf(value, "%d-%d:%d", &first, &last, &cos_id) == 3) {
545 : : /* we have everything we need */
546 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &cos_id) == 2) {
547 : 0 : last = first;
548 : : } else {
549 : 0 : DLB2_LOG_ERR("Error parsing ldb port port_cos devarg. Should be port-port:val, or port:val");
550 : 0 : return -EINVAL;
551 : : }
552 : :
553 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
554 : : last >= DLB2_MAX_NUM_LDB_PORTS) {
555 : 0 : DLB2_LOG_ERR("Error parsing ldb port cos_id arg, invalid port value");
556 : 0 : return -EINVAL;
557 : : }
558 : :
559 [ # # ]: 0 : if (cos_id < DLB2_COS_0 || cos_id > DLB2_COS_3) {
560 : 0 : DLB2_LOG_ERR("Error parsing ldb port cos_id devarg, must be between 0 and 4");
561 : 0 : return -EINVAL;
562 : : }
563 : :
564 [ # # ]: 0 : for (i = first; i <= last; i++)
565 : 0 : port_cos->cos_id[i] = cos_id; /* indexed by port */
566 : :
567 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_PORTS_ALL; i++)
568 [ # # ]: 0 : if (port_cos->cos_id[i] != DLB2_COS_DEFAULT &&
569 [ # # ]: 0 : ++ports_per_cos[port_cos->cos_id[i]] > DLB2_MAX_NUM_LDB_PORTS_PER_COS) {
570 : 0 : DLB2_LOG_ERR("Error parsing ldb port cos_id devarg: More than 16 ports for "
571 : : "cos_id %d.", port_cos->cos_id[i]);
572 : 0 : return -EINVAL;
573 : : }
574 : :
575 : : return 0;
576 : : }
577 : :
578 : : static int
579 : 0 : set_cos_bw(const char *key __rte_unused,
580 : : const char *value,
581 : : void *opaque)
582 : : {
583 : : struct dlb2_cos_bw *cos_bw = opaque;
584 : :
585 [ # # ]: 0 : if (opaque == NULL) {
586 : 0 : DLB2_LOG_ERR("NULL pointer");
587 : 0 : return -EINVAL;
588 : : }
589 : :
590 : : /* format must be %d,%d,%d,%d */
591 : :
592 [ # # ]: 0 : if (sscanf(value, "%d:%d:%d:%d", &cos_bw->val[0], &cos_bw->val[1],
593 : : &cos_bw->val[2], &cos_bw->val[3]) != 4) {
594 : 0 : DLB2_LOG_ERR("Error parsing cos bandwidth devarg. Should be bw0:bw1:bw2:bw3 where all values combined are <= 100");
595 : 0 : return -EINVAL;
596 : : }
597 [ # # ]: 0 : if (cos_bw->val[0] + cos_bw->val[1] + cos_bw->val[2] + cos_bw->val[3] > 100) {
598 : 0 : DLB2_LOG_ERR("Error parsing cos bandwidth devarg. Should be bw0:bw1:bw2:bw3 where all values combined are <= 100");
599 : 0 : return -EINVAL;
600 : : }
601 : :
602 : : return 0;
603 : : }
604 : :
605 : : static int
606 : 0 : set_sw_credit_quanta(const char *key __rte_unused,
607 : : const char *value,
608 : : void *opaque)
609 : : {
610 : : int *sw_credit_quanta = opaque;
611 : : int ret;
612 : :
613 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
614 : 0 : DLB2_LOG_ERR("NULL pointer");
615 : 0 : return -EINVAL;
616 : : }
617 : :
618 : 0 : ret = dlb2_string_to_int(sw_credit_quanta, value);
619 [ # # ]: 0 : if (ret < 0)
620 : : return ret;
621 : :
622 [ # # ]: 0 : if (*sw_credit_quanta <= 0) {
623 : 0 : DLB2_LOG_ERR("sw_credit_quanta must be > 0");
624 : 0 : return -EINVAL;
625 : : }
626 : :
627 : : return 0;
628 : : }
629 : :
630 : : static int
631 : 0 : set_hw_credit_quanta(const char *key __rte_unused,
632 : : const char *value,
633 : : void *opaque)
634 : : {
635 : : int *hw_credit_quanta = opaque;
636 : : int ret;
637 : :
638 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
639 : 0 : DLB2_LOG_ERR("NULL pointer");
640 : 0 : return -EINVAL;
641 : : }
642 : :
643 : 0 : ret = dlb2_string_to_int(hw_credit_quanta, value);
644 : : if (ret < 0)
645 : : return ret;
646 : :
647 : : return 0;
648 : : }
649 : :
650 : : static int
651 : 0 : set_default_depth_thresh(const char *key __rte_unused,
652 : : const char *value,
653 : : void *opaque)
654 : : {
655 : : int *default_depth_thresh = opaque;
656 : : int ret;
657 : :
658 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
659 : 0 : DLB2_LOG_ERR("NULL pointer");
660 : 0 : return -EINVAL;
661 : : }
662 : :
663 : 0 : ret = dlb2_string_to_int(default_depth_thresh, value);
664 : : if (ret < 0)
665 : : return ret;
666 : :
667 : : return 0;
668 : : }
669 : :
670 : : static int
671 : 0 : set_vector_opts_enab(const char *key __rte_unused,
672 : : const char *value,
673 : : void *opaque)
674 : : {
675 : : bool *dlb2_vector_opts_enabled = opaque;
676 : :
677 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
678 : 0 : DLB2_LOG_ERR("NULL pointer");
679 : 0 : return -EINVAL;
680 : : }
681 : :
682 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
683 : 0 : *dlb2_vector_opts_enabled = true;
684 : : else
685 : 0 : *dlb2_vector_opts_enabled = false;
686 : :
687 : : return 0;
688 : : }
689 : :
690 : : static int
691 : 0 : set_default_ldb_port_allocation(const char *key __rte_unused,
692 : : const char *value,
693 : : void *opaque)
694 : : {
695 : : bool *default_ldb_port_allocation = opaque;
696 : :
697 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
698 : 0 : DLB2_LOG_ERR("NULL pointer");
699 : 0 : return -EINVAL;
700 : : }
701 : :
702 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
703 : 0 : *default_ldb_port_allocation = true;
704 : : else
705 : 0 : *default_ldb_port_allocation = false;
706 : :
707 : : return 0;
708 : : }
709 : :
710 : : static int
711 : 0 : set_enable_cq_weight(const char *key __rte_unused,
712 : : const char *value,
713 : : void *opaque)
714 : : {
715 : : bool *enable_cq_weight = opaque;
716 : :
717 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
718 : 0 : DLB2_LOG_ERR("NULL pointer");
719 : 0 : return -EINVAL;
720 : : }
721 : :
722 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
723 : 0 : *enable_cq_weight = true;
724 : : else
725 : 0 : *enable_cq_weight = false;
726 : :
727 : : return 0;
728 : : }
729 : :
730 : 0 : static int set_hl_override(const char *key __rte_unused, const char *value,
731 : : void *opaque)
732 : : {
733 : : bool *default_hl = opaque;
734 : :
735 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
736 : 0 : DLB2_LOG_ERR("NULL pointer");
737 : 0 : return -EINVAL;
738 : : }
739 : :
740 [ # # # # ]: 0 : if ((*value == 'n') || (*value == 'N') || (*value == '0'))
741 : 0 : *default_hl = false;
742 : : else
743 : 0 : *default_hl = true;
744 : :
745 : : return 0;
746 : : }
747 : :
748 : 0 : static int set_hl_entries(const char *key __rte_unused, const char *value,
749 : : void *opaque)
750 : : {
751 : 0 : int hl_entries = 0;
752 : : int ret;
753 : :
754 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
755 : 0 : DLB2_LOG_ERR("NULL pointer");
756 : 0 : return -EINVAL;
757 : : }
758 : :
759 : 0 : ret = dlb2_string_to_int(&hl_entries, value);
760 [ # # ]: 0 : if (ret < 0)
761 : : return ret;
762 : :
763 [ # # ]: 0 : if (!hl_entries || (uint32_t)hl_entries > DLB2_MAX_HL_ENTRIES) {
764 : 0 : DLB2_LOG_ERR(
765 : : "alloc_hl_entries %u out of range, must be in [1 - %d]",
766 : : hl_entries, DLB2_MAX_HL_ENTRIES);
767 : 0 : return -EINVAL;
768 : : }
769 : 0 : *(uint32_t *)opaque = hl_entries;
770 : :
771 : 0 : return 0;
772 : : }
773 : :
774 : : static int
775 : 0 : set_qid_depth_thresh(const char *key __rte_unused,
776 : : const char *value,
777 : : void *opaque)
778 : : {
779 : : struct dlb2_qid_depth_thresholds *qid_thresh = opaque;
780 : : int first, last, thresh, i;
781 : :
782 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
783 : 0 : DLB2_LOG_ERR("NULL pointer");
784 : 0 : return -EINVAL;
785 : : }
786 : :
787 : : /* command line override may take one of the following 3 forms:
788 : : * qid_depth_thresh=all:<threshold_value> ... all queues
789 : : * qid_depth_thresh=qidA-qidB:<threshold_value> ... a range of queues
790 : : * qid_depth_thresh=qid:<threshold_value> ... just one queue
791 : : */
792 [ # # ]: 0 : if (sscanf(value, "all:%d", &thresh) == 1) {
793 : 0 : first = 0;
794 : 0 : last = DLB2_MAX_NUM_QUEUES(DLB2_HW_V2) - 1;
795 [ # # ]: 0 : } else if (sscanf(value, "%d-%d:%d", &first, &last, &thresh) == 3) {
796 : : /* we have everything we need */
797 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &thresh) == 2) {
798 : 0 : last = first;
799 : : } else {
800 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg. Should be all:val, qid-qid:val, or qid:val");
801 : 0 : return -EINVAL;
802 : : }
803 : :
804 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
805 : : last >= DLB2_MAX_NUM_QUEUES(DLB2_HW_V2)) {
806 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, invalid qid value");
807 : 0 : return -EINVAL;
808 : : }
809 : :
810 [ # # ]: 0 : if (thresh < 0 || thresh > DLB2_MAX_QUEUE_DEPTH_THRESHOLD) {
811 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, threshold > %d",
812 : : DLB2_MAX_QUEUE_DEPTH_THRESHOLD);
813 : 0 : return -EINVAL;
814 : : }
815 : :
816 [ # # ]: 0 : for (i = first; i <= last; i++)
817 : 0 : qid_thresh->val[i] = thresh; /* indexed by qid */
818 : :
819 : : return 0;
820 : : }
821 : :
822 : : static int
823 : 0 : set_qid_depth_thresh_v2_5(const char *key __rte_unused,
824 : : const char *value,
825 : : void *opaque)
826 : : {
827 : : struct dlb2_qid_depth_thresholds *qid_thresh = opaque;
828 : : int first, last, thresh, i;
829 : :
830 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
831 : 0 : DLB2_LOG_ERR("NULL pointer");
832 : 0 : return -EINVAL;
833 : : }
834 : :
835 : : /* command line override may take one of the following 3 forms:
836 : : * qid_depth_thresh=all:<threshold_value> ... all queues
837 : : * qid_depth_thresh=qidA-qidB:<threshold_value> ... a range of queues
838 : : * qid_depth_thresh=qid:<threshold_value> ... just one queue
839 : : */
840 [ # # ]: 0 : if (sscanf(value, "all:%d", &thresh) == 1) {
841 : 0 : first = 0;
842 : 0 : last = DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5) - 1;
843 [ # # ]: 0 : } else if (sscanf(value, "%d-%d:%d", &first, &last, &thresh) == 3) {
844 : : /* we have everything we need */
845 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &thresh) == 2) {
846 : 0 : last = first;
847 : : } else {
848 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg. Should be all:val, qid-qid:val, or qid:val");
849 : 0 : return -EINVAL;
850 : : }
851 : :
852 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
853 : : last >= DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5)) {
854 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, invalid qid value");
855 : 0 : return -EINVAL;
856 : : }
857 : :
858 [ # # ]: 0 : if (thresh < 0 || thresh > DLB2_MAX_QUEUE_DEPTH_THRESHOLD) {
859 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, threshold > %d",
860 : : DLB2_MAX_QUEUE_DEPTH_THRESHOLD);
861 : 0 : return -EINVAL;
862 : : }
863 : :
864 [ # # ]: 0 : for (i = first; i <= last; i++)
865 : 0 : qid_thresh->val[i] = thresh; /* indexed by qid */
866 : :
867 : : return 0;
868 : : }
869 : :
870 : : static void
871 : 0 : dlb2_eventdev_info_get(struct rte_eventdev *dev,
872 : : struct rte_event_dev_info *dev_info)
873 : : {
874 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
875 : : int ret;
876 : :
877 : 0 : ret = dlb2_hw_query_resources(dlb2);
878 [ # # ]: 0 : if (ret) {
879 : 0 : const struct rte_eventdev_data *data = dev->data;
880 : :
881 : 0 : DLB2_LOG_ERR("get resources err=%d, devid=%d",
882 : : ret, data->dev_id);
883 : : /* fn is void, so fall through and return values set up in
884 : : * probe
885 : : */
886 : : }
887 : :
888 : : /* Add num resources currently owned by this domain.
889 : : * These would become available if the scheduling domain were reset due
890 : : * to the application recalling eventdev_configure to *reconfigure* the
891 : : * domain.
892 : : */
893 : 0 : evdev_dlb2_default_info.max_event_ports += dlb2->num_ldb_ports;
894 : 0 : evdev_dlb2_default_info.max_event_queues += dlb2->num_ldb_queues;
895 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
896 : 0 : evdev_dlb2_default_info.max_num_events +=
897 : 0 : dlb2->max_credits;
898 : : } else {
899 : 0 : evdev_dlb2_default_info.max_num_events +=
900 : 0 : dlb2->max_ldb_credits;
901 : : }
902 : 0 : evdev_dlb2_default_info.max_event_queues =
903 : 0 : RTE_MIN(evdev_dlb2_default_info.max_event_queues,
904 : : RTE_EVENT_MAX_QUEUES_PER_DEV);
905 : :
906 : 0 : evdev_dlb2_default_info.max_num_events =
907 : 0 : RTE_MIN(evdev_dlb2_default_info.max_num_events,
908 : : dlb2->max_num_events_override);
909 : :
910 : 0 : *dev_info = evdev_dlb2_default_info;
911 : 0 : }
912 : :
913 : : static int
914 : 0 : dlb2_hw_create_sched_domain(struct dlb2_eventdev *dlb2,
915 : : struct dlb2_hw_dev *handle,
916 : : const struct dlb2_hw_rsrcs *resources_asked,
917 : : uint8_t device_version)
918 : : {
919 : : uint32_t total_asked_ports;
920 : : struct dlb2_create_sched_domain_args *cfg;
921 : : uint32_t cos_ports = 0, max_cos_port = 0;
922 : : int ret = 0;
923 : :
924 [ # # ]: 0 : if (resources_asked == NULL) {
925 : 0 : DLB2_LOG_ERR("dlb2: dlb2_create NULL parameter");
926 : : ret = EINVAL;
927 : 0 : goto error_exit;
928 : : }
929 : :
930 : 0 : total_asked_ports = resources_asked->num_ldb_ports + resources_asked->num_dir_ports;
931 : :
932 : : /* Map generic qm resources to dlb2 resources */
933 : 0 : cfg = &handle->cfg.resources;
934 : :
935 : : /* DIR ports and queues */
936 : :
937 : 0 : cfg->num_dir_ports = resources_asked->num_dir_ports;
938 [ # # ]: 0 : if (device_version == DLB2_HW_V2_5)
939 : 0 : cfg->num_credits = resources_asked->num_credits;
940 : : else
941 : 0 : cfg->num_dir_credits = resources_asked->num_dir_credits;
942 : :
943 : : /* LDB queues */
944 : :
945 : 0 : cfg->num_ldb_queues = resources_asked->num_ldb_queues;
946 : :
947 : : /* LDB ports */
948 : :
949 : : /* tally of COS ports from cmd line */
950 : 0 : cos_ports = dlb2->cos_ports[0] + dlb2->cos_ports[1] +
951 : 0 : dlb2->cos_ports[2] + dlb2->cos_ports[3];
952 : :
953 [ # # ]: 0 : for (int i = 0; i < DLB2_MAX_NUM_PORTS_ALL; i++) {
954 [ # # ]: 0 : if (dlb2->ev_ports[i].cos_id != DLB2_COS_DEFAULT)
955 : 0 : max_cos_port = i;
956 : : }
957 : :
958 [ # # # # ]: 0 : if (cos_ports > resources_asked->num_ldb_ports || max_cos_port >= total_asked_ports) {
959 : 0 : DLB2_LOG_ERR("dlb2: Insufficient num_ldb_ports=%d: cos_ports=%d max_cos_port=%d",
960 : : resources_asked->num_ldb_ports, cos_ports, max_cos_port);
961 : : ret = EINVAL;
962 : 0 : goto error_exit;
963 : : }
964 : :
965 : 0 : cfg->cos_strict = 0; /* Best effort */
966 : 0 : cfg->num_cos_ldb_ports[0] = dlb2->cos_ports[0];
967 : 0 : cfg->num_cos_ldb_ports[1] = dlb2->cos_ports[1];
968 : 0 : cfg->num_cos_ldb_ports[2] = dlb2->cos_ports[2];
969 : 0 : cfg->num_cos_ldb_ports[3] = dlb2->cos_ports[3];
970 : 0 : cfg->num_ldb_ports = resources_asked->num_ldb_ports - cos_ports;
971 : :
972 [ # # ]: 0 : if (device_version == DLB2_HW_V2)
973 : 0 : cfg->num_ldb_credits = resources_asked->num_ldb_credits;
974 : :
975 : 0 : cfg->num_atomic_inflights =
976 : 0 : DLB2_NUM_ATOMIC_INFLIGHTS_PER_QUEUE *
977 : : cfg->num_ldb_queues;
978 : :
979 : : /* If hl_entries is non-zero then user specified command line option.
980 : : * Else compute using default_port_hl that has been set earlier based
981 : : * on use_default_hl option
982 : : */
983 [ # # ]: 0 : if (dlb2->hl_entries) {
984 : 0 : cfg->num_hist_list_entries = dlb2->hl_entries;
985 : : } else {
986 : 0 : cfg->num_hist_list_entries =
987 : 0 : resources_asked->num_ldb_ports * dlb2->default_port_hl;
988 : : }
989 : :
990 : : if (device_version == DLB2_HW_V2_5) {
991 : : DLB2_LOG_LINE_DBG("sched domain create - ldb_qs=%d, ldb_ports=%d, dir_ports=%d, atomic_inflights=%d, hist_list_entries=%d, credits=%d",
992 : : cfg->num_ldb_queues,
993 : : resources_asked->num_ldb_ports,
994 : : cfg->num_dir_ports,
995 : : cfg->num_atomic_inflights,
996 : : cfg->num_hist_list_entries,
997 : : cfg->num_credits);
998 : : } else {
999 : : DLB2_LOG_LINE_DBG("sched domain create - ldb_qs=%d, ldb_ports=%d, dir_ports=%d, atomic_inflights=%d, hist_list_entries=%d, ldb_credits=%d, dir_credits=%d",
1000 : : cfg->num_ldb_queues,
1001 : : resources_asked->num_ldb_ports,
1002 : : cfg->num_dir_ports,
1003 : : cfg->num_atomic_inflights,
1004 : : cfg->num_hist_list_entries,
1005 : : cfg->num_ldb_credits,
1006 : : cfg->num_dir_credits);
1007 : : }
1008 : :
1009 : : /* Configure the QM */
1010 : :
1011 : 0 : ret = dlb2_iface_sched_domain_create(handle, cfg);
1012 [ # # ]: 0 : if (ret < 0) {
1013 : 0 : DLB2_LOG_ERR("dlb2: domain create failed, ret = %d, extra status: %s",
1014 : : ret,
1015 : : dlb2_error_strings[cfg->response.status]);
1016 : :
1017 : 0 : goto error_exit;
1018 : : }
1019 : :
1020 : 0 : handle->domain_id = cfg->response.id;
1021 : 0 : handle->cfg.configured = true;
1022 : :
1023 : 0 : error_exit:
1024 : :
1025 : 0 : return ret;
1026 : : }
1027 : :
1028 : : static void
1029 : 0 : dlb2_hw_reset_sched_domain(const struct rte_eventdev *dev, bool reconfig)
1030 : : {
1031 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1032 : : enum dlb2_configuration_state config_state;
1033 : : int i, j;
1034 : :
1035 : 0 : dlb2_iface_domain_reset(dlb2);
1036 : :
1037 : : /* Free all dynamically allocated port memory */
1038 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
1039 : 0 : dlb2_free_qe_mem(&dlb2->ev_ports[i].qm_port);
1040 : :
1041 : : /* If reconfiguring, mark the device's queues and ports as "previously
1042 : : * configured." If the user doesn't reconfigure them, the PMD will
1043 : : * reapply their previous configuration when the device is started.
1044 : : */
1045 : 0 : config_state = (reconfig) ? DLB2_PREV_CONFIGURED :
1046 : : DLB2_NOT_CONFIGURED;
1047 : :
1048 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
1049 : 0 : dlb2->ev_ports[i].qm_port.config_state = config_state;
1050 : : /* Reset setup_done so ports can be reconfigured */
1051 : 0 : dlb2->ev_ports[i].setup_done = false;
1052 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
1053 : 0 : dlb2->ev_ports[i].link[j].mapped = false;
1054 : : }
1055 : :
1056 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++)
1057 : 0 : dlb2->ev_queues[i].qm_queue.config_state = config_state;
1058 : :
1059 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5); i++)
1060 : 0 : dlb2->ev_queues[i].setup_done = false;
1061 : :
1062 : 0 : dlb2->num_ports = 0;
1063 : 0 : dlb2->num_ldb_ports = 0;
1064 : 0 : dlb2->num_dir_ports = 0;
1065 : 0 : dlb2->num_queues = 0;
1066 : 0 : dlb2->num_ldb_queues = 0;
1067 : 0 : dlb2->num_dir_queues = 0;
1068 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
1069 : 0 : dlb2->num_credits = 0;
1070 : 0 : dlb2->max_credits = 0;
1071 : : } else {
1072 : 0 : dlb2->num_ldb_credits = 0;
1073 : 0 : dlb2->num_dir_credits = 0;
1074 : 0 : dlb2->max_ldb_credits = 0;
1075 : 0 : dlb2->max_dir_credits = 0;
1076 : : }
1077 : 0 : dlb2->configured = false;
1078 : 0 : }
1079 : :
1080 : : /* Note: 1 QM instance per QM device, QM instance/device == event device */
1081 : : static int
1082 [ # # ]: 0 : dlb2_eventdev_configure(const struct rte_eventdev *dev)
1083 : : {
1084 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1085 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1086 : 0 : struct dlb2_hw_rsrcs *rsrcs = &handle->info.hw_rsrc_max;
1087 : : const struct rte_eventdev_data *data = dev->data;
1088 : : const struct rte_event_dev_config *config = &data->dev_conf;
1089 : : int ret;
1090 : :
1091 : : /* If this eventdev is already configured, we must release the current
1092 : : * scheduling domain before attempting to configure a new one.
1093 : : */
1094 [ # # ]: 0 : if (dlb2->configured) {
1095 : 0 : dlb2_hw_reset_sched_domain(dev, true);
1096 : 0 : ret = dlb2_hw_query_resources(dlb2);
1097 [ # # ]: 0 : if (ret) {
1098 : 0 : DLB2_LOG_ERR("get resources err=%d, devid=%d",
1099 : : ret, data->dev_id);
1100 : 0 : return ret;
1101 : : }
1102 : : }
1103 : :
1104 [ # # ]: 0 : if (config->nb_event_queues > rsrcs->num_queues) {
1105 : 0 : DLB2_LOG_ERR("nb_event_queues parameter (%d) exceeds the QM device's capabilities (%d).",
1106 : : config->nb_event_queues,
1107 : : rsrcs->num_queues);
1108 : 0 : return -EINVAL;
1109 : : }
1110 : 0 : if (config->nb_event_ports > (rsrcs->num_ldb_ports
1111 [ # # ]: 0 : + rsrcs->num_dir_ports)) {
1112 : 0 : DLB2_LOG_ERR("nb_event_ports parameter (%d) exceeds the QM device's capabilities (%d).",
1113 : : config->nb_event_ports,
1114 : : (rsrcs->num_ldb_ports + rsrcs->num_dir_ports));
1115 : 0 : return -EINVAL;
1116 : : }
1117 [ # # ]: 0 : if (config->nb_events_limit > rsrcs->nb_events_limit) {
1118 : 0 : DLB2_LOG_ERR("nb_events_limit parameter (%d) exceeds the QM device's capabilities (%d).",
1119 : : config->nb_events_limit,
1120 : : rsrcs->nb_events_limit);
1121 : 0 : return -EINVAL;
1122 : : }
1123 : :
1124 [ # # ]: 0 : if (config->event_dev_cfg & RTE_EVENT_DEV_CFG_PER_DEQUEUE_TIMEOUT)
1125 : 0 : dlb2->global_dequeue_wait = false;
1126 : : else {
1127 : : uint32_t timeout32;
1128 : :
1129 : 0 : dlb2->global_dequeue_wait = true;
1130 : :
1131 : : /* note size mismatch of timeout vals in eventdev lib. */
1132 : 0 : timeout32 = config->dequeue_timeout_ns;
1133 : :
1134 : 0 : dlb2->global_dequeue_wait_ticks =
1135 : 0 : timeout32 * (rte_get_timer_hz() / 1E9);
1136 : : }
1137 : :
1138 : : /* Does this platform support umonitor/umwait? */
1139 [ # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_WAITPKG))
1140 : 0 : dlb2->umwait_allowed = true;
1141 : :
1142 : 0 : rsrcs->num_dir_ports = config->nb_single_link_event_port_queues;
1143 : 0 : rsrcs->num_ldb_ports = config->nb_event_ports - rsrcs->num_dir_ports;
1144 : : /* 1 dir queue per dir port */
1145 : 0 : rsrcs->num_ldb_queues = config->nb_event_queues - rsrcs->num_dir_ports;
1146 : :
1147 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
1148 : 0 : rsrcs->num_credits = 0;
1149 [ # # # # ]: 0 : if (rsrcs->num_ldb_queues || rsrcs->num_dir_ports)
1150 : 0 : rsrcs->num_credits = config->nb_events_limit;
1151 : : } else {
1152 : : /* Scale down nb_events_limit by 4 for directed credits,
1153 : : * since there are 4x as many load-balanced credits.
1154 : : */
1155 : 0 : rsrcs->num_ldb_credits = 0;
1156 : 0 : rsrcs->num_dir_credits = 0;
1157 : :
1158 [ # # ]: 0 : if (rsrcs->num_ldb_queues)
1159 : 0 : rsrcs->num_ldb_credits = config->nb_events_limit;
1160 [ # # ]: 0 : if (rsrcs->num_dir_ports)
1161 : 0 : rsrcs->num_dir_credits = config->nb_events_limit / 2;
1162 [ # # ]: 0 : if (dlb2->num_dir_credits_override != -1)
1163 : 0 : rsrcs->num_dir_credits = dlb2->num_dir_credits_override;
1164 : : }
1165 : :
1166 [ # # ]: 0 : if (dlb2_hw_create_sched_domain(dlb2, handle, rsrcs,
1167 : : dlb2->version) < 0) {
1168 : 0 : DLB2_LOG_ERR("dlb2_hw_create_sched_domain failed");
1169 : 0 : return -ENODEV;
1170 : : }
1171 : :
1172 : 0 : dlb2->new_event_limit = config->nb_events_limit;
1173 : 0 : rte_atomic_store_explicit(&dlb2->inflights, 0, rte_memory_order_seq_cst);
1174 : :
1175 : : /* Save number of ports/queues for this event dev */
1176 : 0 : dlb2->num_ports = config->nb_event_ports;
1177 : 0 : dlb2->num_queues = config->nb_event_queues;
1178 : 0 : dlb2->num_dir_ports = rsrcs->num_dir_ports;
1179 : 0 : dlb2->num_ldb_ports = dlb2->num_ports - dlb2->num_dir_ports;
1180 : 0 : dlb2->num_ldb_queues = dlb2->num_queues - dlb2->num_dir_ports;
1181 : 0 : dlb2->num_dir_queues = dlb2->num_dir_ports;
1182 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
1183 : 0 : dlb2->credit_pool = rsrcs->num_credits;
1184 : 0 : dlb2->max_credits = rsrcs->num_credits;
1185 : 0 : dlb2->num_credits = rsrcs->num_credits;
1186 : : } else {
1187 : 0 : dlb2->ldb_credit_pool = rsrcs->num_ldb_credits;
1188 : 0 : dlb2->max_ldb_credits = rsrcs->num_ldb_credits;
1189 : 0 : dlb2->num_ldb_credits = rsrcs->num_ldb_credits;
1190 : 0 : dlb2->dir_credit_pool = rsrcs->num_dir_credits;
1191 : 0 : dlb2->max_dir_credits = rsrcs->num_dir_credits;
1192 : 0 : dlb2->num_dir_credits = rsrcs->num_dir_credits;
1193 : : }
1194 : :
1195 : 0 : dlb2->configured = true;
1196 : :
1197 : 0 : return 0;
1198 : : }
1199 : :
1200 : : static void
1201 : 0 : dlb2_eventdev_port_default_conf_get(struct rte_eventdev *dev,
1202 : : uint8_t port_id,
1203 : : struct rte_event_port_conf *port_conf)
1204 : : {
1205 : : RTE_SET_USED(port_id);
1206 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1207 : :
1208 : 0 : port_conf->new_event_threshold = dlb2->new_event_limit;
1209 : 0 : port_conf->dequeue_depth = dlb2->default_port_hl / 2;
1210 : 0 : port_conf->enqueue_depth = evdev_dlb2_default_info.max_event_port_enqueue_depth;
1211 : 0 : port_conf->event_port_cfg = 0;
1212 : 0 : }
1213 : :
1214 : : static void
1215 : 0 : dlb2_eventdev_queue_default_conf_get(struct rte_eventdev *dev,
1216 : : uint8_t queue_id,
1217 : : struct rte_event_queue_conf *queue_conf)
1218 : : {
1219 : : RTE_SET_USED(dev);
1220 : : RTE_SET_USED(queue_id);
1221 : :
1222 : 0 : queue_conf->nb_atomic_flows = 1024;
1223 : 0 : queue_conf->nb_atomic_order_sequences = 64;
1224 : 0 : queue_conf->event_queue_cfg = 0;
1225 : 0 : queue_conf->priority = 0;
1226 : 0 : }
1227 : :
1228 : : static int32_t
1229 : 0 : dlb2_get_sn_allocation(struct dlb2_eventdev *dlb2, int group)
1230 : : {
1231 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1232 : : struct dlb2_get_sn_allocation_args cfg;
1233 : : int ret;
1234 : :
1235 : 0 : cfg.group = group;
1236 : :
1237 : 0 : ret = dlb2_iface_get_sn_allocation(handle, &cfg);
1238 [ # # ]: 0 : if (ret < 0) {
1239 : 0 : DLB2_LOG_ERR("dlb2: get_sn_allocation ret=%d (driver status: %s)",
1240 : : ret, dlb2_error_strings[cfg.response.status]);
1241 : 0 : return ret;
1242 : : }
1243 : :
1244 : 0 : return cfg.response.id;
1245 : : }
1246 : :
1247 : : static int
1248 : 0 : dlb2_set_sn_allocation(struct dlb2_eventdev *dlb2, int group, int num)
1249 : : {
1250 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1251 : : struct dlb2_set_sn_allocation_args cfg;
1252 : : int ret;
1253 : :
1254 : 0 : cfg.num = num;
1255 : 0 : cfg.group = group;
1256 : :
1257 : 0 : ret = dlb2_iface_set_sn_allocation(handle, &cfg);
1258 [ # # ]: 0 : if (ret < 0) {
1259 : 0 : DLB2_LOG_ERR("dlb2: set_sn_allocation ret=%d (driver status: %s)",
1260 : : ret, dlb2_error_strings[cfg.response.status]);
1261 : 0 : return ret;
1262 : : }
1263 : :
1264 : : return ret;
1265 : : }
1266 : :
1267 : : static int32_t
1268 : 0 : dlb2_get_sn_occupancy(struct dlb2_eventdev *dlb2, int group)
1269 : : {
1270 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1271 : : struct dlb2_get_sn_occupancy_args cfg;
1272 : : int ret;
1273 : :
1274 : 0 : cfg.group = group;
1275 : :
1276 : 0 : ret = dlb2_iface_get_sn_occupancy(handle, &cfg);
1277 [ # # ]: 0 : if (ret < 0) {
1278 : 0 : DLB2_LOG_ERR("dlb2: get_sn_occupancy ret=%d (driver status: %s)",
1279 : : ret, dlb2_error_strings[cfg.response.status]);
1280 : 0 : return ret;
1281 : : }
1282 : :
1283 : 0 : return cfg.response.id;
1284 : : }
1285 : :
1286 : : /* Query the current sequence number allocations and, if they conflict with the
1287 : : * requested LDB queue configuration, attempt to re-allocate sequence numbers.
1288 : : * This is best-effort; if it fails, the PMD will attempt to configure the
1289 : : * load-balanced queue and return an error.
1290 : : */
1291 : : static void
1292 : 0 : dlb2_program_sn_allocation(struct dlb2_eventdev *dlb2,
1293 : : const struct rte_event_queue_conf *queue_conf)
1294 : : {
1295 : : int grp_occupancy[DLB2_NUM_SN_GROUPS];
1296 : : int grp_alloc[DLB2_NUM_SN_GROUPS];
1297 : : int i, sequence_numbers;
1298 : :
1299 : 0 : sequence_numbers = (int)queue_conf->nb_atomic_order_sequences;
1300 : :
1301 [ # # ]: 0 : for (i = 0; i < DLB2_NUM_SN_GROUPS; i++) {
1302 : : int total_slots;
1303 : :
1304 : 0 : grp_alloc[i] = dlb2_get_sn_allocation(dlb2, i);
1305 [ # # ]: 0 : if (grp_alloc[i] < 0)
1306 : 0 : return;
1307 : :
1308 : 0 : total_slots = DLB2_MAX_LDB_SN_ALLOC / grp_alloc[i];
1309 : :
1310 : 0 : grp_occupancy[i] = dlb2_get_sn_occupancy(dlb2, i);
1311 [ # # ]: 0 : if (grp_occupancy[i] < 0)
1312 : : return;
1313 : :
1314 : : /* DLB has at least one available slot for the requested
1315 : : * sequence numbers, so no further configuration required.
1316 : : */
1317 [ # # # # ]: 0 : if (grp_alloc[i] == sequence_numbers &&
1318 : : grp_occupancy[i] < total_slots)
1319 : : return;
1320 : : }
1321 : :
1322 : : /* None of the sequence number groups are configured for the requested
1323 : : * sequence numbers, so we have to reconfigure one of them. This is
1324 : : * only possible if a group is not in use.
1325 : : */
1326 [ # # ]: 0 : for (i = 0; i < DLB2_NUM_SN_GROUPS; i++) {
1327 [ # # ]: 0 : if (grp_occupancy[i] == 0)
1328 : : break;
1329 : : }
1330 : :
1331 [ # # ]: 0 : if (i == DLB2_NUM_SN_GROUPS) {
1332 : 0 : DLB2_LOG_ERR("[%s()] No groups with %d sequence_numbers are available or have free slots",
1333 : : __func__, sequence_numbers);
1334 : 0 : return;
1335 : : }
1336 : :
1337 : : /* Attempt to configure slot i with the requested number of sequence
1338 : : * numbers. Ignore the return value -- if this fails, the error will be
1339 : : * caught during subsequent queue configuration.
1340 : : */
1341 : 0 : dlb2_set_sn_allocation(dlb2, i, sequence_numbers);
1342 : : }
1343 : :
1344 : : static int32_t
1345 : 0 : dlb2_hw_create_ldb_queue(struct dlb2_eventdev *dlb2,
1346 : : struct dlb2_eventdev_queue *ev_queue,
1347 : : const struct rte_event_queue_conf *evq_conf)
1348 : : {
1349 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1350 : : struct dlb2_queue *queue = &ev_queue->qm_queue;
1351 : : struct dlb2_create_ldb_queue_args cfg;
1352 : : int32_t ret;
1353 : : uint32_t qm_qid;
1354 : : int sched_type = -1;
1355 : :
1356 [ # # ]: 0 : if (evq_conf == NULL)
1357 : : return -EINVAL;
1358 : :
1359 [ # # ]: 0 : if (evq_conf->event_queue_cfg & RTE_EVENT_QUEUE_CFG_ALL_TYPES) {
1360 [ # # ]: 0 : if (evq_conf->nb_atomic_order_sequences != 0)
1361 : : sched_type = RTE_SCHED_TYPE_ORDERED;
1362 : : else
1363 : : sched_type = RTE_SCHED_TYPE_PARALLEL;
1364 : : } else
1365 : 0 : sched_type = evq_conf->schedule_type;
1366 : :
1367 : 0 : cfg.num_atomic_inflights = DLB2_NUM_ATOMIC_INFLIGHTS_PER_QUEUE;
1368 : 0 : cfg.num_sequence_numbers = evq_conf->nb_atomic_order_sequences;
1369 : 0 : cfg.num_qid_inflights = evq_conf->nb_atomic_order_sequences;
1370 : :
1371 [ # # ]: 0 : if (sched_type != RTE_SCHED_TYPE_ORDERED) {
1372 : 0 : cfg.num_sequence_numbers = 0;
1373 : 0 : cfg.num_qid_inflights = 2048;
1374 : : }
1375 : :
1376 : : /* App should set this to the number of hardware flows they want, not
1377 : : * the overall number of flows they're going to use. E.g. if app is
1378 : : * using 64 flows and sets compression to 64, best-case they'll get
1379 : : * 64 unique hashed flows in hardware.
1380 : : */
1381 [ # # ]: 0 : switch (evq_conf->nb_atomic_flows) {
1382 : : /* Valid DLB2 compression levels */
1383 : 0 : case 64:
1384 : : case 128:
1385 : : case 256:
1386 : : case 512:
1387 : : case (1 * 1024): /* 1K */
1388 : : case (2 * 1024): /* 2K */
1389 : : case (4 * 1024): /* 4K */
1390 : : case (64 * 1024): /* 64K */
1391 : 0 : cfg.lock_id_comp_level = evq_conf->nb_atomic_flows;
1392 : 0 : break;
1393 : 0 : default:
1394 : : /* Invalid compression level */
1395 : 0 : cfg.lock_id_comp_level = 0; /* no compression */
1396 : : }
1397 : :
1398 [ # # ]: 0 : if (ev_queue->depth_threshold == 0) {
1399 : 0 : cfg.depth_threshold = dlb2->default_depth_thresh;
1400 : 0 : ev_queue->depth_threshold =
1401 : : dlb2->default_depth_thresh;
1402 : : } else
1403 : 0 : cfg.depth_threshold = ev_queue->depth_threshold;
1404 : :
1405 : 0 : ret = dlb2_iface_ldb_queue_create(handle, &cfg);
1406 [ # # ]: 0 : if (ret < 0) {
1407 : 0 : DLB2_LOG_ERR("dlb2: create LB event queue error, ret=%d (driver status: %s)",
1408 : : ret, dlb2_error_strings[cfg.response.status]);
1409 : 0 : return -EINVAL;
1410 : : }
1411 : :
1412 : 0 : qm_qid = cfg.response.id;
1413 : :
1414 : : /* Save off queue config for debug, resource lookups, and reconfig */
1415 : 0 : queue->num_qid_inflights = cfg.num_qid_inflights;
1416 : 0 : queue->num_atm_inflights = cfg.num_atomic_inflights;
1417 : :
1418 : 0 : queue->sched_type = sched_type;
1419 : 0 : queue->config_state = DLB2_CONFIGURED;
1420 : :
1421 : : DLB2_LOG_LINE_DBG("Created LB event queue %d, nb_inflights=%d, nb_seq=%d, qid inflights=%d",
1422 : : qm_qid,
1423 : : cfg.num_atomic_inflights,
1424 : : cfg.num_sequence_numbers,
1425 : : cfg.num_qid_inflights);
1426 : :
1427 : 0 : return qm_qid;
1428 : : }
1429 : :
1430 : : static int
1431 [ # # ]: 0 : dlb2_eventdev_ldb_queue_setup(struct rte_eventdev *dev,
1432 : : struct dlb2_eventdev_queue *ev_queue,
1433 : : const struct rte_event_queue_conf *queue_conf)
1434 : : {
1435 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1436 : : int32_t qm_qid;
1437 : :
1438 [ # # ]: 0 : if (queue_conf->nb_atomic_order_sequences)
1439 : 0 : dlb2_program_sn_allocation(dlb2, queue_conf);
1440 : :
1441 : 0 : qm_qid = dlb2_hw_create_ldb_queue(dlb2, ev_queue, queue_conf);
1442 [ # # ]: 0 : if (qm_qid < 0) {
1443 : 0 : DLB2_LOG_ERR("Failed to create the load-balanced queue");
1444 : :
1445 : 0 : return qm_qid;
1446 : : }
1447 : :
1448 : 0 : dlb2->qm_ldb_to_ev_queue_id[qm_qid] = ev_queue->id;
1449 : :
1450 : 0 : ev_queue->qm_queue.id = qm_qid;
1451 : :
1452 : 0 : return 0;
1453 : : }
1454 : :
1455 : : static int dlb2_num_dir_queues_setup(struct dlb2_eventdev *dlb2)
1456 : : {
1457 : : int i, num = 0;
1458 : :
1459 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
1460 [ # # ]: 0 : if (dlb2->ev_queues[i].setup_done &&
1461 [ # # ]: 0 : dlb2->ev_queues[i].qm_queue.is_directed)
1462 : 0 : num++;
1463 : : }
1464 : :
1465 : : return num;
1466 : : }
1467 : :
1468 : : static void
1469 : 0 : dlb2_queue_link_teardown(struct dlb2_eventdev *dlb2,
1470 : : struct dlb2_eventdev_queue *ev_queue)
1471 : : {
1472 : : struct dlb2_eventdev_port *ev_port;
1473 : : int i, j;
1474 : :
1475 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
1476 : : ev_port = &dlb2->ev_ports[i];
1477 : :
1478 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++) {
1479 [ # # ]: 0 : if (!ev_port->link[j].valid ||
1480 [ # # ]: 0 : ev_port->link[j].queue_id != ev_queue->id)
1481 : 0 : continue;
1482 : :
1483 : 0 : ev_port->link[j].valid = false;
1484 : 0 : ev_port->num_links--;
1485 : : }
1486 : : }
1487 : :
1488 : 0 : ev_queue->num_links = 0;
1489 : 0 : }
1490 : :
1491 : : static int
1492 [ # # ]: 0 : dlb2_eventdev_queue_setup(struct rte_eventdev *dev,
1493 : : uint8_t ev_qid,
1494 : : const struct rte_event_queue_conf *queue_conf)
1495 : : {
1496 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1497 : : struct dlb2_eventdev_queue *ev_queue;
1498 : : int ret;
1499 : :
1500 [ # # ]: 0 : if (queue_conf == NULL)
1501 : : return -EINVAL;
1502 : :
1503 [ # # ]: 0 : if (ev_qid >= dlb2->num_queues)
1504 : : return -EINVAL;
1505 : :
1506 : 0 : ev_queue = &dlb2->ev_queues[ev_qid];
1507 : :
1508 : 0 : ev_queue->qm_queue.is_directed = queue_conf->event_queue_cfg &
1509 : : RTE_EVENT_QUEUE_CFG_SINGLE_LINK;
1510 : 0 : ev_queue->id = ev_qid;
1511 : 0 : ev_queue->conf = *queue_conf;
1512 : :
1513 [ # # ]: 0 : if (!ev_queue->qm_queue.is_directed) {
1514 : 0 : ret = dlb2_eventdev_ldb_queue_setup(dev, ev_queue, queue_conf);
1515 : : } else {
1516 : : /* The directed queue isn't setup until link time, at which
1517 : : * point we know its directed port ID. Directed queue setup
1518 : : * will only fail if this queue is already setup or there are
1519 : : * no directed queues left to configure.
1520 : : */
1521 : : ret = 0;
1522 : :
1523 : 0 : ev_queue->qm_queue.config_state = DLB2_NOT_CONFIGURED;
1524 : :
1525 [ # # ]: 0 : if (ev_queue->setup_done ||
1526 [ # # ]: 0 : dlb2_num_dir_queues_setup(dlb2) == dlb2->num_dir_queues)
1527 : : ret = -EINVAL;
1528 : : }
1529 : :
1530 : : /* Tear down pre-existing port->queue links */
1531 [ # # # # ]: 0 : if (!ret && dlb2->run_state == DLB2_RUN_STATE_STOPPED)
1532 : 0 : dlb2_queue_link_teardown(dlb2, ev_queue);
1533 : :
1534 [ # # ]: 0 : if (!ret)
1535 : 0 : ev_queue->setup_done = true;
1536 : :
1537 : : return ret;
1538 : : }
1539 : :
1540 : : static int
1541 : 0 : dlb2_init_consume_qe(struct dlb2_port *qm_port, char *mz_name)
1542 : : {
1543 : : struct dlb2_cq_pop_qe *qe;
1544 : :
1545 : 0 : qe = rte_zmalloc(mz_name,
1546 : : DLB2_NUM_QES_PER_CACHE_LINE *
1547 : : sizeof(struct dlb2_cq_pop_qe),
1548 : : RTE_CACHE_LINE_SIZE);
1549 : :
1550 [ # # ]: 0 : if (qe == NULL) {
1551 : 0 : DLB2_LOG_ERR("dlb2: no memory for consume_qe");
1552 : 0 : return -ENOMEM;
1553 : : }
1554 : 0 : qm_port->consume_qe = qe;
1555 : :
1556 : 0 : qe->qe_valid = 0;
1557 : 0 : qe->qe_frag = 0;
1558 : 0 : qe->qe_comp = 0;
1559 : 0 : qe->cq_token = 1;
1560 : : /* Tokens value is 0-based; i.e. '0' returns 1 token, '1' returns 2,
1561 : : * and so on.
1562 : : */
1563 : 0 : qe->tokens = 0; /* set at run time */
1564 : 0 : qe->meas_lat = 0;
1565 : 0 : qe->no_dec = 0;
1566 : : /* Completion IDs are disabled */
1567 : 0 : qe->cmp_id = 0;
1568 : :
1569 : 0 : return 0;
1570 : : }
1571 : :
1572 : : static int
1573 : 0 : dlb2_init_int_arm_qe(struct dlb2_port *qm_port, char *mz_name)
1574 : : {
1575 : : struct dlb2_enqueue_qe *qe;
1576 : :
1577 : 0 : qe = rte_zmalloc(mz_name,
1578 : : DLB2_NUM_QES_PER_CACHE_LINE *
1579 : : sizeof(struct dlb2_enqueue_qe),
1580 : : RTE_CACHE_LINE_SIZE);
1581 : :
1582 [ # # ]: 0 : if (qe == NULL) {
1583 : 0 : DLB2_LOG_ERR("dlb2: no memory for complete_qe");
1584 : 0 : return -ENOMEM;
1585 : : }
1586 : 0 : qm_port->int_arm_qe = qe;
1587 : :
1588 : : /* V2 - INT ARM is CQ_TOKEN + FRAG */
1589 : 0 : qe->qe_valid = 0;
1590 : 0 : qe->qe_frag = 1;
1591 : 0 : qe->qe_comp = 0;
1592 : 0 : qe->cq_token = 1;
1593 : 0 : qe->meas_lat = 0;
1594 : 0 : qe->no_dec = 0;
1595 : : /* Completion IDs are disabled */
1596 : 0 : qe->cmp_id = 0;
1597 : :
1598 : 0 : return 0;
1599 : : }
1600 : :
1601 : : static int
1602 : 0 : dlb2_init_qe_mem(struct dlb2_port *qm_port, char *mz_name)
1603 : : {
1604 : : int ret, sz;
1605 : :
1606 : : sz = DLB2_NUM_QES_PER_CACHE_LINE * sizeof(struct dlb2_enqueue_qe);
1607 : :
1608 : 0 : qm_port->qe4 = rte_zmalloc(mz_name, sz, RTE_CACHE_LINE_SIZE);
1609 : :
1610 [ # # ]: 0 : if (qm_port->qe4 == NULL) {
1611 : 0 : DLB2_LOG_ERR("dlb2: no qe4 memory");
1612 : : ret = -ENOMEM;
1613 : 0 : goto error_exit;
1614 : : }
1615 : :
1616 [ # # ]: 0 : if (qm_port->reorder_en) {
1617 : : sz = sizeof(struct dlb2_reorder);
1618 : 0 : qm_port->order = rte_zmalloc(mz_name, sz, RTE_CACHE_LINE_SIZE);
1619 : :
1620 [ # # ]: 0 : if (qm_port->order == NULL) {
1621 : 0 : DLB2_LOG_ERR("dlb2: no reorder memory");
1622 : : ret = -ENOMEM;
1623 : 0 : goto error_exit;
1624 : : }
1625 : : }
1626 : :
1627 : 0 : ret = dlb2_init_int_arm_qe(qm_port, mz_name);
1628 [ # # ]: 0 : if (ret < 0) {
1629 : 0 : DLB2_LOG_ERR("dlb2: dlb2_init_int_arm_qe ret=%d", ret);
1630 : 0 : goto error_exit;
1631 : : }
1632 : :
1633 : 0 : ret = dlb2_init_consume_qe(qm_port, mz_name);
1634 [ # # ]: 0 : if (ret < 0) {
1635 : 0 : DLB2_LOG_ERR("dlb2: dlb2_init_consume_qe ret=%d", ret);
1636 : 0 : goto error_exit;
1637 : : }
1638 : :
1639 : : return 0;
1640 : :
1641 : 0 : error_exit:
1642 : :
1643 : 0 : dlb2_free_qe_mem(qm_port);
1644 : :
1645 : 0 : return ret;
1646 : : }
1647 : :
1648 : : static inline uint16_t
1649 : : dlb2_event_enqueue_burst_delayed(void *event_port,
1650 : : const struct rte_event events[],
1651 : : uint16_t num);
1652 : :
1653 : : static inline uint16_t
1654 : : dlb2_event_enqueue_new_burst_delayed(void *event_port,
1655 : : const struct rte_event events[],
1656 : : uint16_t num);
1657 : :
1658 : : static inline uint16_t
1659 : : dlb2_event_enqueue_forward_burst_delayed(void *event_port,
1660 : : const struct rte_event events[],
1661 : : uint16_t num);
1662 : :
1663 : : /* Generate the required bitmask for rotate-style expected QE gen bits.
1664 : : * This requires a pattern of 1's and zeros, starting with expected as
1665 : : * 1 bits, so when hardware writes 0's they're "new". This requires the
1666 : : * ring size to be powers of 2 to wrap correctly.
1667 : : */
1668 : : static void
1669 : : dlb2_hw_cq_bitmask_init(struct dlb2_port *qm_port, uint32_t cq_depth)
1670 : : {
1671 : : uint64_t cq_build_mask = 0;
1672 : : uint32_t i;
1673 : :
1674 : 0 : if (cq_depth > 64)
1675 : : return; /* need to fall back to scalar code */
1676 : :
1677 : : /*
1678 : : * all 1's in first u64, all zeros in second is correct bit pattern to
1679 : : * start. Special casing == 64 easier than adapting complex loop logic.
1680 : : */
1681 [ # # # # ]: 0 : if (cq_depth == 64) {
1682 : 0 : qm_port->cq_rolling_mask = 0;
1683 : 0 : qm_port->cq_rolling_mask_2 = -1;
1684 : 0 : return;
1685 : : }
1686 : :
1687 [ # # # # ]: 0 : for (i = 0; i < 64; i += (cq_depth * 2))
1688 : 0 : cq_build_mask |= ((1ULL << cq_depth) - 1) << (i + cq_depth);
1689 : :
1690 : 0 : qm_port->cq_rolling_mask = cq_build_mask;
1691 : 0 : qm_port->cq_rolling_mask_2 = cq_build_mask;
1692 : : }
1693 : :
1694 : : static int
1695 : 0 : dlb2_hw_create_ldb_port(struct dlb2_eventdev *dlb2,
1696 : : struct dlb2_eventdev_port *ev_port,
1697 : : uint32_t dequeue_depth,
1698 : : uint32_t enqueue_depth)
1699 : : {
1700 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1701 : 0 : struct dlb2_create_ldb_port_args cfg = { {0} };
1702 : 0 : struct dlb2_port *qm_port = &ev_port->qm_port;
1703 : : char mz_name[RTE_MEMZONE_NAMESIZE];
1704 : : uint32_t qm_port_id;
1705 : : int ret;
1706 : : RTE_SET_USED(enqueue_depth);
1707 : :
1708 : : if (handle == NULL)
1709 : : return -EINVAL;
1710 : :
1711 [ # # ]: 0 : if (dequeue_depth < DLB2_MIN_CQ_DEPTH) {
1712 : 0 : DLB2_LOG_ERR("dlb2: invalid cq depth, must be at least %d",
1713 : : DLB2_MIN_CQ_DEPTH);
1714 : 0 : return -EINVAL;
1715 : : }
1716 : :
1717 : 0 : rte_spinlock_lock(&handle->resource_lock);
1718 : :
1719 : : /* We round up to the next power of 2 if necessary */
1720 : 0 : cfg.cq_depth = rte_align32pow2(dequeue_depth);
1721 : 0 : cfg.cq_depth_threshold = 1;
1722 : :
1723 [ # # # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5 && qm_port->enable_inflight_ctrl) {
1724 : 0 : cfg.enable_inflight_ctrl = 1;
1725 : 0 : cfg.inflight_threshold = qm_port->inflight_threshold;
1726 : : }
1727 : :
1728 [ # # ]: 0 : if (qm_port->hist_list)
1729 : 0 : cfg.cq_history_list_size = qm_port->hist_list;
1730 [ # # ]: 0 : else if (cfg.enable_inflight_ctrl)
1731 : 0 : cfg.cq_history_list_size = RTE_MIN(cfg.cq_depth, dlb2->default_port_hl);
1732 [ # # ]: 0 : else if (dlb2->default_port_hl == DLB2_FIXED_CQ_HL_SIZE)
1733 : 0 : cfg.cq_history_list_size = DLB2_FIXED_CQ_HL_SIZE;
1734 : : else
1735 : 0 : cfg.cq_history_list_size = cfg.cq_depth * 2;
1736 : :
1737 : 0 : cfg.cos_id = ev_port->cos_id;
1738 : 0 : cfg.cos_strict = 0;/* best effots */
1739 : :
1740 : : /* Per QM values */
1741 : :
1742 : 0 : ret = dlb2_iface_ldb_port_create(handle, &cfg, dlb2->poll_mode);
1743 [ # # ]: 0 : if (ret < 0) {
1744 : 0 : DLB2_LOG_ERR("dlb2: dlb2_ldb_port_create error, ret=%d (driver status: %s)",
1745 : : ret, dlb2_error_strings[cfg.response.status]);
1746 : 0 : goto error_exit;
1747 : : }
1748 : :
1749 : 0 : qm_port_id = cfg.response.id;
1750 : :
1751 : : DLB2_LOG_LINE_DBG("dlb2: ev_port %d uses qm LB port %d <<<<<",
1752 : : ev_port->id, qm_port_id);
1753 : :
1754 : : qm_port = &ev_port->qm_port;
1755 : 0 : qm_port->ev_port = ev_port; /* back ptr */
1756 : 0 : qm_port->dlb2 = dlb2; /* back ptr */
1757 : : /*
1758 : : * Allocate and init local qe struct(s).
1759 : : * Note: MOVDIR64 requires the enqueue QE (qe4) to be aligned.
1760 : : */
1761 : :
1762 : 0 : snprintf(mz_name, sizeof(mz_name), "dlb2_ldb_port%d",
1763 : : ev_port->id);
1764 : :
1765 : 0 : ret = dlb2_init_qe_mem(qm_port, mz_name);
1766 [ # # ]: 0 : if (ret < 0) {
1767 : 0 : DLB2_LOG_ERR("dlb2: init_qe_mem failed, ret=%d", ret);
1768 : 0 : goto error_exit;
1769 : : }
1770 : :
1771 : 0 : qm_port->id = qm_port_id;
1772 : :
1773 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1774 : 0 : qm_port->cached_ldb_credits = 0;
1775 : 0 : qm_port->cached_dir_credits = 0;
1776 : : } else
1777 : 0 : qm_port->cached_credits = 0;
1778 : :
1779 [ # # # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5 && (dlb2->enable_cq_weight == true)) {
1780 : 0 : struct dlb2_enable_cq_weight_args cq_weight_args = { {0} };
1781 : 0 : cq_weight_args.port_id = qm_port->id;
1782 : 0 : cq_weight_args.limit = dequeue_depth;
1783 : 0 : ret = dlb2_iface_enable_cq_weight(handle, &cq_weight_args);
1784 : :
1785 [ # # ]: 0 : if (ret < 0) {
1786 : 0 : DLB2_LOG_ERR("dlb2: dlb2_dir_port_create error, ret=%d (driver status: %s)",
1787 : : ret,
1788 : : dlb2_error_strings[cfg.response. status]);
1789 : 0 : goto error_exit;
1790 : : }
1791 : : }
1792 : :
1793 : : /* CQs with depth < 8 use an 8-entry queue, but withhold credits so
1794 : : * the effective depth is smaller.
1795 : : */
1796 : 0 : qm_port->cq_depth = cfg.cq_depth <= 8 ? 8 : cfg.cq_depth;
1797 : 0 : qm_port->cq_idx = 0;
1798 : 0 : qm_port->cq_idx_unmasked = 0;
1799 : :
1800 [ # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
1801 : 0 : qm_port->cq_depth_mask = (qm_port->cq_depth * 4) - 1;
1802 : : else
1803 : 0 : qm_port->cq_depth_mask = qm_port->cq_depth - 1;
1804 : :
1805 [ # # ]: 0 : qm_port->gen_bit_shift = rte_popcount32(qm_port->cq_depth_mask);
1806 : : /* starting value of gen bit - it toggles at wrap time */
1807 : 0 : qm_port->gen_bit = 1;
1808 : :
1809 [ # # ]: 0 : dlb2_hw_cq_bitmask_init(qm_port, qm_port->cq_depth);
1810 : :
1811 : 0 : qm_port->int_armed = false;
1812 : :
1813 : : /* Save off for later use in info and lookup APIs. */
1814 : 0 : qm_port->qid_mappings = &dlb2->qm_ldb_to_ev_queue_id[0];
1815 : :
1816 : 0 : qm_port->dequeue_depth = dequeue_depth;
1817 : 0 : qm_port->token_pop_thresh = dequeue_depth;
1818 : :
1819 : : /* The default enqueue functions do not include delayed-pop support for
1820 : : * performance reasons.
1821 : : */
1822 [ # # ]: 0 : if (qm_port->token_pop_mode == RTE_PMD_DLB2_DELAYED_POP) {
1823 : 0 : dlb2->event_dev->enqueue_burst =
1824 : : dlb2_event_enqueue_burst_delayed;
1825 : 0 : dlb2->event_dev->enqueue_new_burst =
1826 : : dlb2_event_enqueue_new_burst_delayed;
1827 : 0 : dlb2->event_dev->enqueue_forward_burst =
1828 : : dlb2_event_enqueue_forward_burst_delayed;
1829 : : }
1830 : :
1831 : 0 : qm_port->owed_tokens = 0;
1832 : 0 : qm_port->issued_releases = 0;
1833 : :
1834 : : /* Save config message too. */
1835 [ # # ]: 0 : rte_memcpy(&qm_port->cfg.ldb, &cfg, sizeof(qm_port->cfg.ldb));
1836 : :
1837 : : /* update state */
1838 : 0 : qm_port->state = PORT_STARTED; /* enabled at create time */
1839 : 0 : qm_port->config_state = DLB2_CONFIGURED;
1840 : :
1841 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1842 : 0 : qm_port->credit_pool[DLB2_DIR_QUEUE] = &dlb2->dir_credit_pool;
1843 : 0 : qm_port->credit_pool[DLB2_LDB_QUEUE] = &dlb2->ldb_credit_pool;
1844 : :
1845 : : DLB2_LOG_LINE_DBG("dlb2: created ldb port %d, depth = %d",
1846 : : qm_port_id,
1847 : : dequeue_depth);
1848 : : } else {
1849 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL] = &dlb2->credit_pool;
1850 : :
1851 : : DLB2_LOG_LINE_DBG("dlb2: created ldb port %d, depth = %d",
1852 : : qm_port_id,
1853 : : dequeue_depth);
1854 : : }
1855 : :
1856 : 0 : qm_port->use_scalar = false;
1857 : :
1858 : : #if (!defined RTE_ARCH_X86_64)
1859 : : qm_port->use_scalar = true;
1860 : : #else
1861 [ # # ]: 0 : if ((qm_port->cq_depth > 64) ||
1862 : 0 : (!rte_is_power_of_2(qm_port->cq_depth)) ||
1863 [ # # ]: 0 : (dlb2->vector_opts_enabled == false))
1864 : 0 : qm_port->use_scalar = true;
1865 : : #endif
1866 : :
1867 : : rte_spinlock_unlock(&handle->resource_lock);
1868 : :
1869 : 0 : return 0;
1870 : :
1871 : 0 : error_exit:
1872 : :
1873 : 0 : dlb2_free_qe_mem(qm_port);
1874 : :
1875 : : rte_spinlock_unlock(&handle->resource_lock);
1876 : :
1877 : 0 : DLB2_LOG_ERR("dlb2: create ldb port failed!");
1878 : :
1879 : 0 : return ret;
1880 : : }
1881 : :
1882 : : static void
1883 : : dlb2_port_link_teardown(struct dlb2_eventdev *dlb2,
1884 : : struct dlb2_eventdev_port *ev_port)
1885 : : {
1886 : : struct dlb2_eventdev_queue *ev_queue;
1887 : : int i;
1888 : :
1889 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
1890 [ # # ]: 0 : if (!ev_port->link[i].valid)
1891 : 0 : continue;
1892 : :
1893 : 0 : ev_queue = &dlb2->ev_queues[ev_port->link[i].queue_id];
1894 : :
1895 : 0 : ev_port->link[i].valid = false;
1896 : 0 : ev_port->num_links--;
1897 : 0 : ev_queue->num_links--;
1898 : : }
1899 : : }
1900 : :
1901 : : static int
1902 : 0 : dlb2_hw_create_dir_port(struct dlb2_eventdev *dlb2,
1903 : : struct dlb2_eventdev_port *ev_port,
1904 : : uint32_t dequeue_depth,
1905 : : uint32_t enqueue_depth)
1906 : : {
1907 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1908 : 0 : struct dlb2_create_dir_port_args cfg = { {0} };
1909 : : int ret;
1910 : : struct dlb2_port *qm_port = NULL;
1911 : : char mz_name[RTE_MEMZONE_NAMESIZE];
1912 : : uint32_t qm_port_id;
1913 : : uint16_t ldb_credit_high_watermark = 0;
1914 : : uint16_t dir_credit_high_watermark = 0;
1915 : : uint16_t credit_high_watermark = 0;
1916 : :
1917 [ # # ]: 0 : if (dlb2 == NULL || handle == NULL)
1918 : : return -EINVAL;
1919 : :
1920 [ # # ]: 0 : if (dequeue_depth < DLB2_MIN_CQ_DEPTH) {
1921 : 0 : DLB2_LOG_ERR("dlb2: invalid dequeue_depth, must be %d-%d",
1922 : : DLB2_MIN_CQ_DEPTH, DLB2_MAX_INPUT_QUEUE_DEPTH);
1923 : 0 : return -EINVAL;
1924 : : }
1925 : :
1926 [ # # ]: 0 : if (enqueue_depth < DLB2_MIN_ENQUEUE_DEPTH) {
1927 : 0 : DLB2_LOG_ERR("dlb2: invalid enqueue_depth, must be at least %d",
1928 : : DLB2_MIN_ENQUEUE_DEPTH);
1929 : 0 : return -EINVAL;
1930 : : }
1931 : :
1932 : 0 : rte_spinlock_lock(&handle->resource_lock);
1933 : :
1934 : : /* Directed queues are configured at link time. */
1935 [ # # ]: 0 : cfg.queue_id = -1;
1936 : :
1937 : : /* We round up to the next power of 2 if necessary */
1938 : 0 : cfg.cq_depth = rte_align32pow2(dequeue_depth);
1939 : 0 : cfg.cq_depth_threshold = 1;
1940 : :
1941 : : /* User controls the LDB high watermark via enqueue depth. The DIR high
1942 : : * watermark is equal, unless the directed credit pool is too small.
1943 : : */
1944 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1945 : 0 : ldb_credit_high_watermark = enqueue_depth;
1946 : : /* Don't use enqueue_depth if it would require more directed
1947 : : * credits than are available.
1948 : : */
1949 : 0 : dir_credit_high_watermark =
1950 : 0 : RTE_MIN(enqueue_depth,
1951 : : handle->cfg.num_dir_credits / dlb2->num_ports);
1952 : : } else
1953 : 0 : credit_high_watermark = enqueue_depth;
1954 : :
1955 [ # # ]: 0 : if (ev_port->conf.event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER)
1956 : 0 : cfg.is_producer = 1;
1957 : :
1958 : : /* Per QM values */
1959 : :
1960 : 0 : ret = dlb2_iface_dir_port_create(handle, &cfg, dlb2->poll_mode);
1961 [ # # ]: 0 : if (ret < 0) {
1962 : 0 : DLB2_LOG_ERR("dlb2: dlb2_dir_port_create error, ret=%d (driver status: %s)",
1963 : : ret, dlb2_error_strings[cfg.response.status]);
1964 : 0 : goto error_exit;
1965 : : }
1966 : :
1967 : 0 : qm_port_id = cfg.response.id;
1968 : :
1969 : : DLB2_LOG_LINE_DBG("dlb2: ev_port %d uses qm DIR port %d <<<<<",
1970 : : ev_port->id, qm_port_id);
1971 : :
1972 : 0 : qm_port = &ev_port->qm_port;
1973 : 0 : qm_port->ev_port = ev_port; /* back ptr */
1974 : 0 : qm_port->dlb2 = dlb2; /* back ptr */
1975 : :
1976 : : /*
1977 : : * Init local qe struct(s).
1978 : : * Note: MOVDIR64 requires the enqueue QE to be aligned
1979 : : */
1980 : :
1981 : 0 : snprintf(mz_name, sizeof(mz_name), "dlb2_dir_port%d",
1982 : : ev_port->id);
1983 : :
1984 : 0 : ret = dlb2_init_qe_mem(qm_port, mz_name);
1985 : :
1986 [ # # ]: 0 : if (ret < 0) {
1987 : 0 : DLB2_LOG_ERR("dlb2: init_qe_mem failed, ret=%d", ret);
1988 : 0 : goto error_exit;
1989 : : }
1990 : :
1991 : 0 : qm_port->id = qm_port_id;
1992 : :
1993 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1994 : 0 : qm_port->cached_ldb_credits = 0;
1995 : 0 : qm_port->cached_dir_credits = 0;
1996 : : } else
1997 : 0 : qm_port->cached_credits = 0;
1998 : :
1999 : : /* CQs with depth < 8 use an 8-entry queue, but withhold credits so
2000 : : * the effective depth is smaller.
2001 : : */
2002 : 0 : qm_port->cq_depth = cfg.cq_depth <= 8 ? 8 : cfg.cq_depth;
2003 : 0 : qm_port->cq_idx = 0;
2004 : 0 : qm_port->cq_idx_unmasked = 0;
2005 : :
2006 [ # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
2007 : 0 : qm_port->cq_depth_mask = (qm_port->cq_depth * 4) - 1;
2008 : : else
2009 : 0 : qm_port->cq_depth_mask = qm_port->cq_depth - 1;
2010 : :
2011 [ # # ]: 0 : qm_port->gen_bit_shift = rte_popcount32(qm_port->cq_depth_mask);
2012 : : /* starting value of gen bit - it toggles at wrap time */
2013 : 0 : qm_port->gen_bit = 1;
2014 [ # # ]: 0 : dlb2_hw_cq_bitmask_init(qm_port, qm_port->cq_depth);
2015 : :
2016 : 0 : qm_port->int_armed = false;
2017 : :
2018 : : /* Save off for later use in info and lookup APIs. */
2019 : 0 : qm_port->qid_mappings = &dlb2->qm_dir_to_ev_queue_id[0];
2020 : :
2021 : 0 : qm_port->dequeue_depth = dequeue_depth;
2022 : :
2023 : : /* Directed ports are auto-pop, by default. */
2024 : 0 : qm_port->token_pop_mode = RTE_PMD_DLB2_AUTO_POP;
2025 : 0 : qm_port->owed_tokens = 0;
2026 : 0 : qm_port->issued_releases = 0;
2027 : :
2028 : : /* Save config message too. */
2029 [ # # ]: 0 : rte_memcpy(&qm_port->cfg.dir, &cfg, sizeof(qm_port->cfg.dir));
2030 : :
2031 : : /* update state */
2032 : 0 : qm_port->state = PORT_STARTED; /* enabled at create time */
2033 : 0 : qm_port->config_state = DLB2_CONFIGURED;
2034 : :
2035 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
2036 : 0 : qm_port->dir_credits = dir_credit_high_watermark;
2037 : 0 : qm_port->ldb_credits = ldb_credit_high_watermark;
2038 : 0 : qm_port->credit_pool[DLB2_DIR_QUEUE] = &dlb2->dir_credit_pool;
2039 : 0 : qm_port->credit_pool[DLB2_LDB_QUEUE] = &dlb2->ldb_credit_pool;
2040 : :
2041 : : DLB2_LOG_LINE_DBG("dlb2: created dir port %d, depth = %d cr=%d,%d",
2042 : : qm_port_id,
2043 : : dequeue_depth,
2044 : : dir_credit_high_watermark,
2045 : : ldb_credit_high_watermark);
2046 : : } else {
2047 : 0 : qm_port->credits = credit_high_watermark;
2048 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL] = &dlb2->credit_pool;
2049 : :
2050 : : DLB2_LOG_LINE_DBG("dlb2: created dir port %d, depth = %d cr=%d",
2051 : : qm_port_id,
2052 : : dequeue_depth,
2053 : : credit_high_watermark);
2054 : : }
2055 : :
2056 : : #if (!defined RTE_ARCH_X86_64)
2057 : : qm_port->use_scalar = true;
2058 : : #else
2059 [ # # ]: 0 : if ((qm_port->cq_depth > 64) ||
2060 : 0 : (!rte_is_power_of_2(qm_port->cq_depth)) ||
2061 [ # # ]: 0 : (dlb2->vector_opts_enabled == false))
2062 : 0 : qm_port->use_scalar = true;
2063 : : #endif
2064 : :
2065 : : rte_spinlock_unlock(&handle->resource_lock);
2066 : :
2067 : 0 : return 0;
2068 : :
2069 : : error_exit:
2070 : :
2071 : : if (qm_port)
2072 : 0 : dlb2_free_qe_mem(qm_port);
2073 : :
2074 : : rte_spinlock_unlock(&handle->resource_lock);
2075 : :
2076 : 0 : DLB2_LOG_ERR("dlb2: create dir port failed!");
2077 : :
2078 : 0 : return ret;
2079 : : }
2080 : :
2081 : : static int
2082 : 0 : dlb2_eventdev_port_setup(struct rte_eventdev *dev,
2083 : : uint8_t ev_port_id,
2084 : : const struct rte_event_port_conf *port_conf)
2085 : : {
2086 : : struct dlb2_eventdev *dlb2;
2087 : : struct dlb2_eventdev_port *ev_port;
2088 : : uint32_t hw_credit_quanta, sw_credit_quanta;
2089 : : int ret;
2090 : :
2091 [ # # ]: 0 : if (dev == NULL || port_conf == NULL) {
2092 : 0 : DLB2_LOG_ERR("Null parameter");
2093 : 0 : return -EINVAL;
2094 : : }
2095 : :
2096 : : dlb2 = dlb2_pmd_priv(dev);
2097 : :
2098 [ # # # # ]: 0 : if (ev_port_id >= DLB2_MAX_NUM_PORTS(dlb2->version))
2099 : : return -EINVAL;
2100 : :
2101 : 0 : if (port_conf->dequeue_depth >
2102 [ # # ]: 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth ||
2103 : 0 : port_conf->enqueue_depth >
2104 [ # # ]: 0 : evdev_dlb2_default_info.max_event_port_enqueue_depth)
2105 : : return -EINVAL;
2106 : :
2107 [ # # # # ]: 0 : if ((port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_INDEPENDENT_ENQ) &&
2108 : : port_conf->dequeue_depth > DLB2_MAX_CQ_DEPTH_REORDER) {
2109 : 0 : DLB2_LOG_ERR("evport %d: Max dequeue depth supported with reorder is %d",
2110 : : ev_port_id, DLB2_MAX_CQ_DEPTH_REORDER);
2111 : 0 : return -EINVAL;
2112 : : }
2113 : :
2114 : 0 : ev_port = &dlb2->ev_ports[ev_port_id];
2115 : : /* configured? */
2116 [ # # ]: 0 : if (ev_port->setup_done) {
2117 : 0 : DLB2_LOG_ERR("evport %d is already configured", ev_port_id);
2118 : 0 : return -EINVAL;
2119 : : }
2120 : :
2121 : : /* Default for worker ports */
2122 : 0 : sw_credit_quanta = dlb2->sw_credit_quanta;
2123 : 0 : hw_credit_quanta = dlb2->hw_credit_quanta;
2124 : :
2125 : 0 : ev_port->qm_port.is_producer = false;
2126 : 0 : ev_port->qm_port.is_directed = port_conf->event_port_cfg &
2127 : : RTE_EVENT_PORT_CFG_SINGLE_LINK;
2128 : :
2129 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER) {
2130 : : /* Producer type ports. Mostly enqueue */
2131 : : sw_credit_quanta = DLB2_SW_CREDIT_P_QUANTA_DEFAULT;
2132 : : hw_credit_quanta = DLB2_SW_CREDIT_P_BATCH_SZ;
2133 : 0 : ev_port->qm_port.is_producer = true;
2134 : : }
2135 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_CONSUMER) {
2136 : : /* Consumer type ports. Mostly dequeue */
2137 : : sw_credit_quanta = DLB2_SW_CREDIT_C_QUANTA_DEFAULT;
2138 : : hw_credit_quanta = DLB2_SW_CREDIT_C_BATCH_SZ;
2139 : : }
2140 : 0 : ev_port->credit_update_quanta = sw_credit_quanta;
2141 : 0 : ev_port->qm_port.hw_credit_quanta = hw_credit_quanta;
2142 : :
2143 : 0 : ev_port->enq_retries = port_conf->enqueue_depth;
2144 : :
2145 : 0 : ev_port->qm_port.reorder_id = 0;
2146 : 0 : ev_port->qm_port.reorder_en = port_conf->event_port_cfg &
2147 : : RTE_EVENT_PORT_CFG_INDEPENDENT_ENQ;
2148 : :
2149 : : /* Save off port config for reconfig */
2150 : 0 : ev_port->conf = *port_conf;
2151 : :
2152 : :
2153 : : /*
2154 : : * Create port
2155 : : */
2156 : :
2157 [ # # ]: 0 : if (!ev_port->qm_port.is_directed) {
2158 : 0 : ret = dlb2_hw_create_ldb_port(dlb2,
2159 : : ev_port,
2160 : 0 : port_conf->dequeue_depth,
2161 : 0 : port_conf->enqueue_depth);
2162 [ # # ]: 0 : if (ret < 0) {
2163 : 0 : DLB2_LOG_ERR("Failed to create the lB port ve portId=%d",
2164 : : ev_port_id);
2165 : :
2166 : 0 : return ret;
2167 : : }
2168 : : } else {
2169 : 0 : ret = dlb2_hw_create_dir_port(dlb2,
2170 : : ev_port,
2171 : 0 : port_conf->dequeue_depth,
2172 : 0 : port_conf->enqueue_depth);
2173 [ # # ]: 0 : if (ret < 0) {
2174 : 0 : DLB2_LOG_ERR("Failed to create the DIR port");
2175 : 0 : return ret;
2176 : : }
2177 : : }
2178 : :
2179 : 0 : ev_port->id = ev_port_id;
2180 : 0 : ev_port->enq_configured = true;
2181 : 0 : ev_port->setup_done = true;
2182 : 0 : ev_port->inflight_max = port_conf->new_event_threshold;
2183 : 0 : ev_port->implicit_release = !(port_conf->event_port_cfg &
2184 : : RTE_EVENT_PORT_CFG_DISABLE_IMPL_REL);
2185 : 0 : ev_port->outstanding_releases = 0;
2186 : 0 : ev_port->inflight_credits = 0;
2187 : 0 : ev_port->dlb2 = dlb2; /* reverse link */
2188 : :
2189 : : /* Default for worker ports */
2190 : 0 : sw_credit_quanta = dlb2->sw_credit_quanta;
2191 : 0 : hw_credit_quanta = dlb2->hw_credit_quanta;
2192 : :
2193 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER) {
2194 : : /* Producer type ports. Mostly enqueue */
2195 : : sw_credit_quanta = DLB2_SW_CREDIT_P_QUANTA_DEFAULT;
2196 : : hw_credit_quanta = DLB2_SW_CREDIT_P_BATCH_SZ;
2197 : : }
2198 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_CONSUMER) {
2199 : : /* Consumer type ports. Mostly dequeue */
2200 : : sw_credit_quanta = DLB2_SW_CREDIT_C_QUANTA_DEFAULT;
2201 : : hw_credit_quanta = DLB2_SW_CREDIT_C_BATCH_SZ;
2202 : : }
2203 : 0 : ev_port->credit_update_quanta = sw_credit_quanta;
2204 : 0 : ev_port->qm_port.hw_credit_quanta = hw_credit_quanta;
2205 : :
2206 : :
2207 : : /* Tear down pre-existing port->queue links */
2208 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2209 : : dlb2_port_link_teardown(dlb2, &dlb2->ev_ports[ev_port_id]);
2210 : :
2211 : 0 : dev->data->ports[ev_port_id] = &dlb2->ev_ports[ev_port_id];
2212 : :
2213 [ # # # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512VL) &&
2214 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_512)
2215 : 0 : ev_port->qm_port.use_avx512 = true;
2216 : : else
2217 : 0 : ev_port->qm_port.use_avx512 = false;
2218 : :
2219 : : return 0;
2220 : : }
2221 : :
2222 : : static int16_t
2223 : 0 : dlb2_hw_map_ldb_qid_to_port(struct dlb2_hw_dev *handle,
2224 : : uint32_t qm_port_id,
2225 : : uint16_t qm_qid,
2226 : : uint8_t priority)
2227 : : {
2228 : : struct dlb2_map_qid_args cfg;
2229 : : int32_t ret;
2230 : :
2231 [ # # ]: 0 : if (handle == NULL)
2232 : : return -EINVAL;
2233 : :
2234 : : /* Build message */
2235 : 0 : cfg.port_id = qm_port_id;
2236 : 0 : cfg.qid = qm_qid;
2237 : 0 : cfg.priority = EV_TO_DLB2_PRIO(priority);
2238 : :
2239 : 0 : ret = dlb2_iface_map_qid(handle, &cfg);
2240 [ # # ]: 0 : if (ret < 0) {
2241 : 0 : DLB2_LOG_ERR("dlb2: map qid error, ret=%d (driver status: %s)",
2242 : : ret, dlb2_error_strings[cfg.response.status]);
2243 : 0 : DLB2_LOG_ERR("dlb2: grp=%d, qm_port=%d, qm_qid=%d prio=%d",
2244 : : handle->domain_id, cfg.port_id,
2245 : : cfg.qid,
2246 : : cfg.priority);
2247 : : } else {
2248 : : DLB2_LOG_LINE_DBG("dlb2: mapped queue %d to qm_port %d",
2249 : : qm_qid, qm_port_id);
2250 : : }
2251 : :
2252 : 0 : return ret;
2253 : : }
2254 : :
2255 : : static int
2256 : 0 : dlb2_event_queue_join_ldb(struct dlb2_eventdev *dlb2,
2257 : : struct dlb2_eventdev_port *ev_port,
2258 : : struct dlb2_eventdev_queue *ev_queue,
2259 : : uint8_t priority)
2260 : : {
2261 : : int first_avail = -1;
2262 : : int ret, i;
2263 : :
2264 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
2265 [ # # ]: 0 : if (ev_port->link[i].valid) {
2266 [ # # ]: 0 : if (ev_port->link[i].queue_id == ev_queue->id &&
2267 [ # # ]: 0 : ev_port->link[i].priority == priority) {
2268 [ # # ]: 0 : if (ev_port->link[i].mapped)
2269 : : return 0; /* already mapped */
2270 : : first_avail = i;
2271 : : }
2272 [ # # ]: 0 : } else if (first_avail == -1)
2273 : : first_avail = i;
2274 : : }
2275 [ # # ]: 0 : if (first_avail == -1) {
2276 : 0 : DLB2_LOG_ERR("dlb2: qm_port %d has no available QID slots.",
2277 : : ev_port->qm_port.id);
2278 : 0 : return -EINVAL;
2279 : : }
2280 : :
2281 : 0 : ret = dlb2_hw_map_ldb_qid_to_port(&dlb2->qm_instance,
2282 : : ev_port->qm_port.id,
2283 : 0 : ev_queue->qm_queue.id,
2284 : : priority);
2285 : :
2286 [ # # ]: 0 : if (!ret)
2287 : 0 : ev_port->link[first_avail].mapped = true;
2288 : :
2289 : : return ret;
2290 : : }
2291 : :
2292 : : static int32_t
2293 : 0 : dlb2_hw_create_dir_queue(struct dlb2_eventdev *dlb2,
2294 : : struct dlb2_eventdev_queue *ev_queue,
2295 : : int32_t qm_port_id)
2296 : : {
2297 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
2298 : : struct dlb2_create_dir_queue_args cfg;
2299 : : int32_t ret;
2300 : :
2301 : : /* The directed port is always configured before its queue */
2302 : 0 : cfg.port_id = qm_port_id;
2303 : :
2304 [ # # ]: 0 : if (ev_queue->depth_threshold == 0) {
2305 : 0 : cfg.depth_threshold = dlb2->default_depth_thresh;
2306 : 0 : ev_queue->depth_threshold =
2307 : : dlb2->default_depth_thresh;
2308 : : } else
2309 : 0 : cfg.depth_threshold = ev_queue->depth_threshold;
2310 : :
2311 : 0 : ret = dlb2_iface_dir_queue_create(handle, &cfg);
2312 [ # # ]: 0 : if (ret < 0) {
2313 : 0 : DLB2_LOG_ERR("dlb2: create DIR event queue error, ret=%d (driver status: %s)",
2314 : : ret, dlb2_error_strings[cfg.response.status]);
2315 : 0 : return -EINVAL;
2316 : : }
2317 : :
2318 : 0 : return cfg.response.id;
2319 : : }
2320 : :
2321 : : static int
2322 : 0 : dlb2_eventdev_dir_queue_setup(struct dlb2_eventdev *dlb2,
2323 : : struct dlb2_eventdev_queue *ev_queue,
2324 : : struct dlb2_eventdev_port *ev_port)
2325 : : {
2326 : : int32_t qm_qid;
2327 : :
2328 : 0 : qm_qid = dlb2_hw_create_dir_queue(dlb2, ev_queue, ev_port->qm_port.id);
2329 : :
2330 [ # # ]: 0 : if (qm_qid < 0) {
2331 : 0 : DLB2_LOG_ERR("Failed to create the DIR queue");
2332 : 0 : return qm_qid;
2333 : : }
2334 : :
2335 : 0 : dlb2->qm_dir_to_ev_queue_id[qm_qid] = ev_queue->id;
2336 : :
2337 : 0 : ev_queue->qm_queue.id = qm_qid;
2338 : :
2339 : 0 : return 0;
2340 : : }
2341 : :
2342 : : static int
2343 [ # # ]: 0 : dlb2_do_port_link(struct rte_eventdev *dev,
2344 : : struct dlb2_eventdev_queue *ev_queue,
2345 : : struct dlb2_eventdev_port *ev_port,
2346 : : uint8_t prio)
2347 : : {
2348 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2349 : : int err;
2350 : :
2351 : : /* Don't link until start time. */
2352 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2353 : : return 0;
2354 : :
2355 [ # # ]: 0 : if (ev_queue->qm_queue.is_directed)
2356 : 0 : err = dlb2_eventdev_dir_queue_setup(dlb2, ev_queue, ev_port);
2357 : : else
2358 : 0 : err = dlb2_event_queue_join_ldb(dlb2, ev_port, ev_queue, prio);
2359 : :
2360 [ # # ]: 0 : if (err) {
2361 [ # # ]: 0 : DLB2_LOG_ERR("port link failure for %s ev_q %d, ev_port %d",
2362 : : ev_queue->qm_queue.is_directed ? "DIR" : "LDB",
2363 : : ev_queue->id, ev_port->id);
2364 : :
2365 : 0 : rte_errno = err;
2366 : 0 : return -1;
2367 : : }
2368 : :
2369 : : return 0;
2370 : : }
2371 : :
2372 : : static int
2373 : 0 : dlb2_validate_port_link(struct dlb2_eventdev_port *ev_port,
2374 : : uint8_t queue_id,
2375 : : bool link_exists,
2376 : : int index)
2377 : : {
2378 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
2379 : : struct dlb2_eventdev_queue *ev_queue;
2380 : : bool port_is_dir, queue_is_dir;
2381 : :
2382 [ # # ]: 0 : if (queue_id > dlb2->num_queues) {
2383 : 0 : rte_errno = -EINVAL;
2384 : 0 : return -1;
2385 : : }
2386 : :
2387 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2388 : :
2389 [ # # ]: 0 : if (!ev_queue->setup_done &&
2390 [ # # ]: 0 : ev_queue->qm_queue.config_state != DLB2_PREV_CONFIGURED) {
2391 : 0 : rte_errno = -EINVAL;
2392 : 0 : return -1;
2393 : : }
2394 : :
2395 : 0 : port_is_dir = ev_port->qm_port.is_directed;
2396 : 0 : queue_is_dir = ev_queue->qm_queue.is_directed;
2397 : :
2398 [ # # ]: 0 : if (port_is_dir != queue_is_dir) {
2399 [ # # # # ]: 0 : DLB2_LOG_ERR("%s queue %u can't link to %s port %u",
2400 : : queue_is_dir ? "DIR" : "LDB", ev_queue->id,
2401 : : port_is_dir ? "DIR" : "LDB", ev_port->id);
2402 : :
2403 : 0 : rte_errno = -EINVAL;
2404 : 0 : return -1;
2405 : : }
2406 : :
2407 : : /* Check if there is space for the requested link */
2408 [ # # ]: 0 : if (!link_exists && index == -1) {
2409 : 0 : DLB2_LOG_ERR("no space for new link");
2410 : 0 : rte_errno = -ENOSPC;
2411 : 0 : return -1;
2412 : : }
2413 : :
2414 : : /* Check if the directed port is already linked */
2415 [ # # # # : 0 : if (ev_port->qm_port.is_directed && ev_port->num_links > 0 &&
# # ]
2416 : : !link_exists) {
2417 : 0 : DLB2_LOG_ERR("Can't link DIR port %d to >1 queues",
2418 : : ev_port->id);
2419 : 0 : rte_errno = -EINVAL;
2420 : 0 : return -1;
2421 : : }
2422 : :
2423 : : /* Check if the directed queue is already linked */
2424 [ # # # # : 0 : if (ev_queue->qm_queue.is_directed && ev_queue->num_links > 0 &&
# # ]
2425 : : !link_exists) {
2426 : 0 : DLB2_LOG_ERR("Can't link DIR queue %d to >1 ports",
2427 : : ev_queue->id);
2428 : 0 : rte_errno = -EINVAL;
2429 : 0 : return -1;
2430 : : }
2431 : :
2432 : : return 0;
2433 : : }
2434 : :
2435 : : static int
2436 : 0 : dlb2_eventdev_port_link(struct rte_eventdev *dev, void *event_port,
2437 : : const uint8_t queues[], const uint8_t priorities[],
2438 : : uint16_t nb_links)
2439 : :
2440 : : {
2441 : : struct dlb2_eventdev_port *ev_port = event_port;
2442 : : struct dlb2_eventdev *dlb2;
2443 : : int i, j;
2444 : :
2445 : : RTE_SET_USED(dev);
2446 : :
2447 [ # # ]: 0 : if (ev_port == NULL) {
2448 : 0 : DLB2_LOG_ERR("dlb2: evport not setup");
2449 : 0 : rte_errno = -EINVAL;
2450 : 0 : return 0;
2451 : : }
2452 : :
2453 [ # # ]: 0 : if (!ev_port->setup_done &&
2454 [ # # ]: 0 : ev_port->qm_port.config_state != DLB2_PREV_CONFIGURED) {
2455 : 0 : DLB2_LOG_ERR("dlb2: evport not setup");
2456 : 0 : rte_errno = -EINVAL;
2457 : 0 : return 0;
2458 : : }
2459 : :
2460 : : /* Note: rte_event_port_link() ensures the PMD won't receive a NULL
2461 : : * queues pointer.
2462 : : */
2463 [ # # ]: 0 : if (nb_links == 0) {
2464 : : DLB2_LOG_LINE_DBG("dlb2: nb_links is 0");
2465 : : return 0; /* Ignore and return success */
2466 : : }
2467 : :
2468 : 0 : dlb2 = ev_port->dlb2;
2469 : :
2470 : : DLB2_LOG_LINE_DBG("Linking %u queues to %s port %d",
2471 : : nb_links,
2472 : : ev_port->qm_port.is_directed ? "DIR" : "LDB",
2473 : : ev_port->id);
2474 : :
2475 [ # # ]: 0 : for (i = 0; i < nb_links; i++) {
2476 : : struct dlb2_eventdev_queue *ev_queue;
2477 : : uint8_t queue_id, prio;
2478 : : bool found = false;
2479 : : int index = -1;
2480 : :
2481 : 0 : queue_id = queues[i];
2482 : 0 : prio = priorities[i];
2483 : :
2484 : : /* Check if the link already exists. */
2485 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
2486 [ # # ]: 0 : if (ev_port->link[j].valid) {
2487 [ # # ]: 0 : if (ev_port->link[j].queue_id == queue_id) {
2488 : : found = true;
2489 : : index = j;
2490 : : break;
2491 : : }
2492 [ # # ]: 0 : } else if (index == -1) {
2493 : : index = j;
2494 : : }
2495 : :
2496 : : /* could not link */
2497 [ # # ]: 0 : if (index == -1)
2498 : : break;
2499 : :
2500 : : /* Check if already linked at the requested priority */
2501 [ # # # # ]: 0 : if (found && ev_port->link[j].priority == prio)
2502 : 0 : continue;
2503 : :
2504 [ # # ]: 0 : if (dlb2_validate_port_link(ev_port, queue_id, found, index))
2505 : : break; /* return index of offending queue */
2506 : :
2507 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2508 : :
2509 [ # # ]: 0 : if (dlb2_do_port_link(dev, ev_queue, ev_port, prio))
2510 : : break; /* return index of offending queue */
2511 : :
2512 : 0 : ev_queue->num_links++;
2513 : :
2514 : 0 : ev_port->link[index].queue_id = queue_id;
2515 : 0 : ev_port->link[index].priority = prio;
2516 : 0 : ev_port->link[index].valid = true;
2517 : : /* Entry already exists? If so, then must be prio change */
2518 [ # # ]: 0 : if (!found)
2519 : 0 : ev_port->num_links++;
2520 : : }
2521 : : return i;
2522 : : }
2523 : :
2524 : : static int16_t
2525 : 0 : dlb2_hw_unmap_ldb_qid_from_port(struct dlb2_hw_dev *handle,
2526 : : uint32_t qm_port_id,
2527 : : uint16_t qm_qid)
2528 : : {
2529 : : struct dlb2_unmap_qid_args cfg;
2530 : : int32_t ret;
2531 : :
2532 [ # # ]: 0 : if (handle == NULL)
2533 : : return -EINVAL;
2534 : :
2535 : 0 : cfg.port_id = qm_port_id;
2536 : 0 : cfg.qid = qm_qid;
2537 : :
2538 : 0 : ret = dlb2_iface_unmap_qid(handle, &cfg);
2539 [ # # ]: 0 : if (ret < 0)
2540 : 0 : DLB2_LOG_ERR("dlb2: unmap qid error, ret=%d (driver status: %s)",
2541 : : ret, dlb2_error_strings[cfg.response.status]);
2542 : :
2543 : 0 : return ret;
2544 : : }
2545 : :
2546 : : static int
2547 : 0 : dlb2_event_queue_detach_ldb(struct dlb2_eventdev *dlb2,
2548 : : struct dlb2_eventdev_port *ev_port,
2549 : : struct dlb2_eventdev_queue *ev_queue)
2550 : : {
2551 : : int ret, i;
2552 : :
2553 : : /* Don't unlink until start time. */
2554 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2555 : : return 0;
2556 : :
2557 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
2558 [ # # ]: 0 : if (ev_port->link[i].valid &&
2559 [ # # ]: 0 : ev_port->link[i].queue_id == ev_queue->id)
2560 : : break; /* found */
2561 : : }
2562 : :
2563 : : /* This is expected with eventdev API!
2564 : : * It blindly attempts to unmap all queues.
2565 : : */
2566 [ # # ]: 0 : if (i == DLB2_MAX_NUM_QIDS_PER_LDB_CQ) {
2567 : : DLB2_LOG_LINE_DBG("dlb2: ignoring LB QID %d not mapped for qm_port %d.",
2568 : : ev_queue->qm_queue.id,
2569 : : ev_port->qm_port.id);
2570 : : return 0;
2571 : : }
2572 : :
2573 : 0 : ret = dlb2_hw_unmap_ldb_qid_from_port(&dlb2->qm_instance,
2574 : : ev_port->qm_port.id,
2575 : 0 : ev_queue->qm_queue.id);
2576 [ # # ]: 0 : if (!ret)
2577 : 0 : ev_port->link[i].mapped = false;
2578 : :
2579 : : return ret;
2580 : : }
2581 : :
2582 : : static inline void
2583 : 0 : dlb2_port_credits_return(struct dlb2_port *qm_port)
2584 : : {
2585 : : /* Return all port credits */
2586 [ # # ]: 0 : if (qm_port->dlb2->version == DLB2_HW_V2_5) {
2587 [ # # ]: 0 : if (qm_port->cached_credits) {
2588 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_COMBINED_POOL],
2589 : : qm_port->cached_credits, rte_memory_order_seq_cst);
2590 : 0 : qm_port->cached_credits = 0;
2591 : : }
2592 : : } else {
2593 [ # # ]: 0 : if (qm_port->cached_ldb_credits) {
2594 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_LDB_QUEUE],
2595 : : qm_port->cached_ldb_credits, rte_memory_order_seq_cst);
2596 : 0 : qm_port->cached_ldb_credits = 0;
2597 : : }
2598 [ # # ]: 0 : if (qm_port->cached_dir_credits) {
2599 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_DIR_QUEUE],
2600 : : qm_port->cached_dir_credits, rte_memory_order_seq_cst);
2601 : 0 : qm_port->cached_dir_credits = 0;
2602 : : }
2603 : : }
2604 : 0 : }
2605 : :
2606 : : static inline void
2607 : : dlb2_release_sw_credits(struct dlb2_eventdev *dlb2,
2608 : : struct dlb2_eventdev_port *ev_port, uint16_t val)
2609 : : {
2610 : 0 : if (ev_port->inflight_credits) {
2611 : 0 : rte_atomic_fetch_sub_explicit(&dlb2->inflights, val, rte_memory_order_seq_cst);
2612 : 0 : ev_port->inflight_credits -= val;
2613 : : }
2614 : : }
2615 : :
2616 : 0 : static void dlb2_check_and_return_credits(struct dlb2_eventdev_port *ev_port,
2617 : : bool cond, uint32_t threshold)
2618 : : {
2619 : : #if DLB_SW_CREDITS_CHECKS || DLB_HW_CREDITS_CHECKS
2620 [ # # ]: 0 : if (cond) {
2621 [ # # ]: 0 : if (++ev_port->credit_return_count > threshold) {
2622 : : #if DLB_SW_CREDITS_CHECKS
2623 : 0 : dlb2_release_sw_credits(ev_port->dlb2, ev_port,
2624 [ # # ]: 0 : ev_port->inflight_credits);
2625 : : #endif
2626 : : #if DLB_HW_CREDITS_CHECKS
2627 : 0 : dlb2_port_credits_return(&ev_port->qm_port);
2628 : : #endif
2629 : 0 : ev_port->credit_return_count = 0;
2630 : : }
2631 : : } else {
2632 : 0 : ev_port->credit_return_count = 0;
2633 : : }
2634 : : #else
2635 : : /* Avoid compilation warning of unused parameters */
2636 : : (void)ev_port, (void)cond, (void)threshold;
2637 : : #endif
2638 : 0 : }
2639 : :
2640 : : static int
2641 : 0 : dlb2_eventdev_port_unlink(struct rte_eventdev *dev, void *event_port,
2642 : : uint8_t queues[], uint16_t nb_unlinks)
2643 : : {
2644 : : struct dlb2_eventdev_port *ev_port = event_port;
2645 : : struct dlb2_eventdev *dlb2;
2646 : : int i;
2647 : :
2648 : : RTE_SET_USED(dev);
2649 : :
2650 [ # # ]: 0 : if (!ev_port->setup_done) {
2651 : 0 : DLB2_LOG_ERR("dlb2: evport %d is not configured",
2652 : : ev_port->id);
2653 : 0 : rte_errno = -EINVAL;
2654 : 0 : return 0;
2655 : : }
2656 : :
2657 [ # # ]: 0 : if (queues == NULL || nb_unlinks == 0) {
2658 : : DLB2_LOG_LINE_DBG("dlb2: queues is NULL or nb_unlinks is 0");
2659 : : nb_unlinks = 0; /* Ignore and return success */
2660 : 0 : goto ret_credits;
2661 : : }
2662 : :
2663 [ # # ]: 0 : if (ev_port->qm_port.is_directed) {
2664 : : DLB2_LOG_LINE_DBG("dlb2: ignore unlink from dir port %d",
2665 : : ev_port->id);
2666 : 0 : rte_errno = 0;
2667 : 0 : goto ret_credits;
2668 : : }
2669 : :
2670 : 0 : dlb2 = ev_port->dlb2;
2671 : :
2672 [ # # ]: 0 : for (i = 0; i < nb_unlinks; i++) {
2673 : : struct dlb2_eventdev_queue *ev_queue;
2674 : : int ret, j;
2675 : :
2676 [ # # ]: 0 : if (queues[i] >= dlb2->num_queues) {
2677 : 0 : DLB2_LOG_ERR("dlb2: invalid queue id %d", queues[i]);
2678 : 0 : rte_errno = -EINVAL;
2679 : 0 : return i; /* return index of offending queue */
2680 : : }
2681 : :
2682 : 0 : ev_queue = &dlb2->ev_queues[queues[i]];
2683 : :
2684 : : /* Does a link exist? */
2685 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
2686 [ # # ]: 0 : if (ev_port->link[j].queue_id == queues[i] &&
2687 [ # # ]: 0 : ev_port->link[j].valid)
2688 : : break;
2689 : :
2690 [ # # ]: 0 : if (j == DLB2_MAX_NUM_QIDS_PER_LDB_CQ)
2691 : 0 : continue;
2692 : :
2693 : 0 : ret = dlb2_event_queue_detach_ldb(dlb2, ev_port, ev_queue);
2694 [ # # ]: 0 : if (ret) {
2695 : 0 : DLB2_LOG_ERR("unlink err=%d for port %d queue %d",
2696 : : ret, ev_port->id, queues[i]);
2697 : 0 : rte_errno = -ENOENT;
2698 : 0 : return i; /* return index of offending queue */
2699 : : }
2700 : :
2701 : 0 : ev_port->link[j].valid = false;
2702 : 0 : ev_port->num_links--;
2703 : 0 : ev_queue->num_links--;
2704 : : }
2705 : :
2706 : 0 : ret_credits:
2707 [ # # ]: 0 : if (ev_port->inflight_credits)
2708 : 0 : dlb2_check_and_return_credits(ev_port, true, 0);
2709 : :
2710 : 0 : return nb_unlinks;
2711 : : }
2712 : :
2713 : : static int
2714 : 0 : dlb2_eventdev_port_unlinks_in_progress(struct rte_eventdev *dev,
2715 : : void *event_port)
2716 : : {
2717 : : struct dlb2_eventdev_port *ev_port = event_port;
2718 : : struct dlb2_eventdev *dlb2;
2719 : : struct dlb2_hw_dev *handle;
2720 : : struct dlb2_pending_port_unmaps_args cfg;
2721 : : int ret;
2722 : :
2723 : : RTE_SET_USED(dev);
2724 : :
2725 [ # # ]: 0 : if (!ev_port->setup_done) {
2726 : 0 : DLB2_LOG_ERR("dlb2: evport %d is not configured",
2727 : : ev_port->id);
2728 : 0 : rte_errno = -EINVAL;
2729 : 0 : return 0;
2730 : : }
2731 : :
2732 : 0 : cfg.port_id = ev_port->qm_port.id;
2733 : 0 : dlb2 = ev_port->dlb2;
2734 : 0 : handle = &dlb2->qm_instance;
2735 : 0 : ret = dlb2_iface_pending_port_unmaps(handle, &cfg);
2736 : :
2737 [ # # ]: 0 : if (ret < 0) {
2738 : 0 : DLB2_LOG_ERR("dlb2: num_unlinks_in_progress ret=%d (driver status: %s)",
2739 : : ret, dlb2_error_strings[cfg.response.status]);
2740 : 0 : return ret;
2741 : : }
2742 : :
2743 : 0 : return cfg.response.id;
2744 : : }
2745 : :
2746 : : static int
2747 : 0 : dlb2_eventdev_reapply_configuration(struct rte_eventdev *dev)
2748 : : {
2749 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2750 : : int ret, i;
2751 : :
2752 : : /* If an event queue or port was previously configured, but hasn't been
2753 : : * reconfigured, reapply its original configuration.
2754 : : */
2755 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
2756 : : struct dlb2_eventdev_queue *ev_queue;
2757 : :
2758 : : ev_queue = &dlb2->ev_queues[i];
2759 : :
2760 [ # # ]: 0 : if (ev_queue->qm_queue.config_state != DLB2_PREV_CONFIGURED)
2761 : 0 : continue;
2762 : :
2763 : 0 : ret = dlb2_eventdev_queue_setup(dev, i, &ev_queue->conf);
2764 [ # # ]: 0 : if (ret < 0) {
2765 : 0 : DLB2_LOG_ERR("dlb2: failed to reconfigure queue %d", i);
2766 : 0 : return ret;
2767 : : }
2768 : : }
2769 : :
2770 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2771 : : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[i];
2772 : :
2773 [ # # ]: 0 : if (ev_port->qm_port.config_state != DLB2_PREV_CONFIGURED)
2774 : 0 : continue;
2775 : :
2776 : 0 : ret = dlb2_eventdev_port_setup(dev, i, &ev_port->conf);
2777 [ # # ]: 0 : if (ret < 0) {
2778 : 0 : DLB2_LOG_ERR("dlb2: failed to reconfigure ev_port %d",
2779 : : i);
2780 : 0 : return ret;
2781 : : }
2782 : : }
2783 : :
2784 : : return 0;
2785 : : }
2786 : :
2787 : : static int
2788 : 0 : dlb2_eventdev_apply_port_links(struct rte_eventdev *dev)
2789 : : {
2790 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2791 : : int i;
2792 : :
2793 : : /* Perform requested port->queue links */
2794 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2795 : 0 : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[i];
2796 : : int j;
2797 : :
2798 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++) {
2799 : : struct dlb2_eventdev_queue *ev_queue;
2800 : : uint8_t prio, queue_id;
2801 : :
2802 [ # # ]: 0 : if (!ev_port->link[j].valid)
2803 : 0 : continue;
2804 : :
2805 : 0 : prio = ev_port->link[j].priority;
2806 : 0 : queue_id = ev_port->link[j].queue_id;
2807 : :
2808 [ # # ]: 0 : if (dlb2_validate_port_link(ev_port, queue_id, true, j))
2809 : : return -EINVAL;
2810 : :
2811 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2812 : :
2813 [ # # ]: 0 : if (dlb2_do_port_link(dev, ev_queue, ev_port, prio))
2814 : : return -EINVAL;
2815 : : }
2816 : : }
2817 : :
2818 : : return 0;
2819 : : }
2820 : :
2821 : : static int
2822 : 0 : dlb2_eventdev_start(struct rte_eventdev *dev)
2823 : : {
2824 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2825 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
2826 : : struct dlb2_start_domain_args cfg;
2827 : : int ret, i;
2828 : :
2829 : 0 : rte_spinlock_lock(&dlb2->qm_instance.resource_lock);
2830 [ # # ]: 0 : if (dlb2->run_state != DLB2_RUN_STATE_STOPPED) {
2831 : 0 : DLB2_LOG_ERR("bad state %d for dev_start",
2832 : : (int)dlb2->run_state);
2833 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
2834 : 0 : return -EINVAL;
2835 : : }
2836 : 0 : dlb2->run_state = DLB2_RUN_STATE_STARTING;
2837 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
2838 : :
2839 : : /* If the device was configured more than once, some event ports and/or
2840 : : * queues may need to be reconfigured.
2841 : : */
2842 : 0 : ret = dlb2_eventdev_reapply_configuration(dev);
2843 [ # # ]: 0 : if (ret)
2844 : : return ret;
2845 : :
2846 : : /* The DLB PMD delays port links until the device is started. */
2847 : 0 : ret = dlb2_eventdev_apply_port_links(dev);
2848 [ # # ]: 0 : if (ret)
2849 : : return ret;
2850 : :
2851 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2852 [ # # ]: 0 : if (!dlb2->ev_ports[i].setup_done) {
2853 : 0 : DLB2_LOG_ERR("dlb2: port %d not setup", i);
2854 : 0 : return -ESTALE;
2855 : : }
2856 : : }
2857 : :
2858 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
2859 [ # # ]: 0 : if (dlb2->ev_queues[i].num_links == 0) {
2860 : 0 : DLB2_LOG_ERR("dlb2: queue %d is not linked", i);
2861 : 0 : return -ENOLINK;
2862 : : }
2863 : : }
2864 : :
2865 : 0 : ret = dlb2_iface_sched_domain_start(handle, &cfg);
2866 [ # # ]: 0 : if (ret < 0) {
2867 : 0 : DLB2_LOG_ERR("dlb2: sched_domain_start ret=%d (driver status: %s)",
2868 : : ret, dlb2_error_strings[cfg.response.status]);
2869 : 0 : return ret;
2870 : : }
2871 : :
2872 : 0 : dlb2->run_state = DLB2_RUN_STATE_STARTED;
2873 : : DLB2_LOG_LINE_DBG("dlb2: sched_domain_start completed OK");
2874 : :
2875 : 0 : return 0;
2876 : : }
2877 : :
2878 : : static inline uint32_t
2879 : : dlb2_port_credits_get(struct dlb2_port *qm_port,
2880 : : enum dlb2_hw_queue_types type)
2881 : : {
2882 : 0 : uint32_t credits = *qm_port->credit_pool[type];
2883 : : /* By default hw_credit_quanta is DLB2_SW_CREDIT_BATCH_SZ */
2884 : 0 : uint32_t batch_size = qm_port->hw_credit_quanta;
2885 : :
2886 [ # # # # : 0 : if (unlikely(credits < batch_size))
# # ]
2887 : : batch_size = credits;
2888 : :
2889 [ # # # # : 0 : if (likely(credits &&
# # # # #
# # # ]
2890 : : rte_atomic_compare_exchange_strong_explicit(
2891 : : qm_port->credit_pool[type],
2892 : : &credits, credits - batch_size,
2893 : : rte_memory_order_seq_cst, rte_memory_order_seq_cst)))
2894 : : return batch_size;
2895 : : else
2896 : : return 0;
2897 : : }
2898 : :
2899 : : static inline void
2900 : 0 : dlb2_replenish_sw_credits(struct dlb2_eventdev *dlb2,
2901 : : struct dlb2_eventdev_port *ev_port)
2902 : : {
2903 : 0 : uint16_t quanta = ev_port->credit_update_quanta;
2904 : :
2905 [ # # ]: 0 : if (ev_port->inflight_credits >= quanta * 2) {
2906 : : /* Replenish credits, saving one quanta for enqueues */
2907 [ # # ]: 0 : uint16_t val = ev_port->inflight_credits - quanta;
2908 : :
2909 : : dlb2_release_sw_credits(dlb2, ev_port, val);
2910 : : }
2911 : 0 : }
2912 : :
2913 : : static inline int
2914 : 0 : dlb2_check_enqueue_sw_credits(struct dlb2_eventdev *dlb2,
2915 : : struct dlb2_eventdev_port *ev_port)
2916 : : {
2917 : 0 : uint32_t sw_inflights = rte_atomic_load_explicit(&dlb2->inflights,
2918 : : rte_memory_order_seq_cst);
2919 : : const int num = 1;
2920 : :
2921 [ # # ]: 0 : if (unlikely(ev_port->inflight_max < sw_inflights)) {
2922 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.tx_nospc_inflight_max, 1);
2923 : 0 : rte_errno = -ENOSPC;
2924 : 0 : return 1;
2925 : : }
2926 : :
2927 [ # # ]: 0 : if (ev_port->inflight_credits < num) {
2928 : : /* check if event enqueue brings ev_port over max threshold */
2929 : 0 : uint32_t credit_update_quanta = ev_port->credit_update_quanta;
2930 : :
2931 : 0 : if (sw_inflights + credit_update_quanta >
2932 [ # # ]: 0 : dlb2->new_event_limit) {
2933 : 0 : DLB2_INC_STAT(
2934 : : ev_port->stats.traffic.tx_nospc_new_event_limit,
2935 : : 1);
2936 : 0 : rte_errno = -ENOSPC;
2937 : 0 : return 1;
2938 : : }
2939 : :
2940 : : /* Application will retry if this attempt fails due to contention */
2941 [ # # ]: 0 : if (rte_atomic_compare_exchange_strong_explicit(&dlb2->inflights, &sw_inflights,
2942 : : (sw_inflights+credit_update_quanta), rte_memory_order_seq_cst,
2943 : : rte_memory_order_seq_cst))
2944 : 0 : ev_port->inflight_credits += (credit_update_quanta);
2945 : : else {
2946 : 0 : rte_errno = -ENOSPC;
2947 : 0 : return 1;
2948 : : }
2949 : :
2950 [ # # ]: 0 : if (ev_port->inflight_credits < num) {
2951 : 0 : DLB2_INC_STAT(
2952 : : ev_port->stats.traffic.tx_nospc_inflight_credits,
2953 : : 1);
2954 : 0 : rte_errno = -ENOSPC;
2955 : 0 : return 1;
2956 : : }
2957 : : }
2958 : :
2959 : : return 0;
2960 : : }
2961 : :
2962 : : static inline int
2963 : 0 : dlb2_check_enqueue_hw_ldb_credits(struct dlb2_port *qm_port)
2964 : : {
2965 [ # # ]: 0 : if (unlikely(qm_port->cached_ldb_credits == 0)) {
2966 : 0 : qm_port->cached_ldb_credits =
2967 : : dlb2_port_credits_get(qm_port,
2968 : : DLB2_LDB_QUEUE);
2969 [ # # ]: 0 : if (unlikely(qm_port->cached_ldb_credits == 0)) {
2970 : 0 : DLB2_INC_STAT(
2971 : : qm_port->ev_port->stats.traffic.tx_nospc_ldb_hw_credits,
2972 : : 1);
2973 : : DLB2_LOG_LINE_DBG("ldb credits exhausted");
2974 : 0 : return 1; /* credits exhausted */
2975 : : }
2976 : : }
2977 : :
2978 : : return 0;
2979 : : }
2980 : :
2981 : : static inline int
2982 : 0 : dlb2_check_enqueue_hw_dir_credits(struct dlb2_port *qm_port)
2983 : : {
2984 [ # # ]: 0 : if (unlikely(qm_port->cached_dir_credits == 0)) {
2985 : 0 : qm_port->cached_dir_credits =
2986 : : dlb2_port_credits_get(qm_port,
2987 : : DLB2_DIR_QUEUE);
2988 [ # # ]: 0 : if (unlikely(qm_port->cached_dir_credits == 0)) {
2989 : 0 : DLB2_INC_STAT(
2990 : : qm_port->ev_port->stats.traffic.tx_nospc_dir_hw_credits,
2991 : : 1);
2992 : : DLB2_LOG_LINE_DBG("dir credits exhausted");
2993 : 0 : return 1; /* credits exhausted */
2994 : : }
2995 : : }
2996 : :
2997 : : return 0;
2998 : : }
2999 : :
3000 : : static inline int
3001 : 0 : dlb2_check_enqueue_hw_credits(struct dlb2_port *qm_port)
3002 : : {
3003 [ # # ]: 0 : if (unlikely(qm_port->cached_credits == 0)) {
3004 : 0 : qm_port->cached_credits =
3005 : : dlb2_port_credits_get(qm_port,
3006 : : DLB2_COMBINED_POOL);
3007 [ # # ]: 0 : if (unlikely(qm_port->cached_credits == 0)) {
3008 : 0 : DLB2_INC_STAT(
3009 : : qm_port->ev_port->stats.traffic.tx_nospc_hw_credits, 1);
3010 : : DLB2_LOG_LINE_DBG("credits exhausted");
3011 : 0 : return 1; /* credits exhausted */
3012 : : }
3013 : : }
3014 : :
3015 : : return 0;
3016 : : }
3017 : :
3018 : : static __rte_always_inline void
3019 : : dlb2_pp_write(struct process_local_port_data *port_data, struct dlb2_enqueue_qe *qe4)
3020 : : {
3021 : 0 : dlb2_movdir64b(port_data->pp_addr, qe4);
3022 : : }
3023 : :
3024 : : static __rte_always_inline void
3025 : : dlb2_pp_write_reorder(struct process_local_port_data *port_data,
3026 : : struct dlb2_enqueue_qe *qe4)
3027 : : {
3028 [ # # ]: 0 : for (uint8_t i = 0; i < 4; i++) {
3029 [ # # ]: 0 : if (qe4[i].cmd_byte != DLB2_NOOP_CMD_BYTE) {
3030 : 0 : dlb2_movdir64b(port_data->pp_addr, qe4);
3031 : : return;
3032 : : }
3033 : : }
3034 : : }
3035 : :
3036 : : static __rte_always_inline int
3037 : : dlb2_pp_check4_write(struct process_local_port_data *port_data,
3038 : : struct dlb2_enqueue_qe *qe4)
3039 : : {
3040 [ # # ]: 0 : for (uint8_t i = 0; i < DLB2_NUM_QES_PER_CACHE_LINE; i++)
3041 [ # # ]: 0 : if (((uint64_t *)&qe4[i])[1] == 0)
3042 : : return 0;
3043 : :
3044 : 0 : dlb2_movdir64b(port_data->pp_addr, qe4);
3045 : : memset(qe4, 0, DLB2_NUM_QES_PER_CACHE_LINE * sizeof(struct dlb2_enqueue_qe));
3046 : 0 : return DLB2_NUM_QES_PER_CACHE_LINE;
3047 : : }
3048 : :
3049 : : static inline int
3050 : : dlb2_consume_qe_immediate(struct dlb2_port *qm_port, int num)
3051 : : {
3052 : : struct process_local_port_data *port_data;
3053 : : struct dlb2_cq_pop_qe *qe;
3054 : :
3055 : : RTE_ASSERT(qm_port->config_state == DLB2_CONFIGURED);
3056 : :
3057 : 0 : qe = qm_port->consume_qe;
3058 : :
3059 : 0 : qe->tokens = num - 1;
3060 : :
3061 : : /* No store fence needed since no pointer is being sent, and CQ token
3062 : : * pops can be safely reordered with other HCWs.
3063 : : */
3064 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3065 : :
3066 : 0 : dlb2_movdir64b_single(port_data->pp_addr, qe);
3067 : :
3068 : : DLB2_LOG_LINE_DBG("dlb2: consume immediate - %d QEs", num);
3069 : :
3070 : 0 : qm_port->owed_tokens = 0;
3071 : :
3072 : 0 : return 0;
3073 : : }
3074 : :
3075 : : static inline void
3076 : : dlb2_hw_do_enqueue(struct dlb2_port *qm_port,
3077 : : bool do_sfence,
3078 : : struct process_local_port_data *port_data)
3079 : : {
3080 : : /* Since MOVDIR64B is weakly-ordered, use an SFENCE to ensure that
3081 : : * application writes complete before enqueueing the QE.
3082 : : */
3083 [ # # # # ]: 0 : if (do_sfence)
3084 : : rte_wmb();
3085 : :
3086 : 0 : dlb2_pp_write(port_data, qm_port->qe4);
3087 : : }
3088 : :
3089 : : static inline void
3090 : : dlb2_construct_token_pop_qe(struct dlb2_port *qm_port, int idx)
3091 : : {
3092 : 0 : struct dlb2_cq_pop_qe *qe = (void *)qm_port->qe4;
3093 : 0 : int num = qm_port->owed_tokens;
3094 : :
3095 : 0 : qe[idx].cmd_byte = DLB2_POP_CMD_BYTE;
3096 : 0 : qe[idx].tokens = num - 1;
3097 : :
3098 : 0 : qm_port->owed_tokens = 0;
3099 : : }
3100 : :
3101 : : static inline int
3102 : 0 : dlb2_event_enqueue_prep(struct dlb2_eventdev_port *ev_port,
3103 : : struct dlb2_port *qm_port,
3104 : : const struct rte_event ev[],
3105 : : uint8_t *sched_type,
3106 : : uint8_t *queue_id)
3107 : : {
3108 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
3109 : : struct dlb2_eventdev_queue *ev_queue;
3110 : : #if DLB_HW_CREDITS_CHECKS
3111 : : uint16_t *cached_credits = NULL;
3112 : : #endif
3113 : : struct dlb2_queue *qm_queue;
3114 : :
3115 : 0 : ev_queue = &dlb2->ev_queues[ev->queue_id];
3116 : : qm_queue = &ev_queue->qm_queue;
3117 : 0 : *queue_id = qm_queue->id;
3118 : :
3119 : : /* Ignore sched_type and hardware credits on release events */
3120 [ # # ]: 0 : if (ev->op == RTE_EVENT_OP_RELEASE)
3121 : 0 : goto op_check;
3122 : :
3123 [ # # ]: 0 : if (!qm_queue->is_directed) {
3124 : : #if DLB_HW_CREDITS_CHECKS
3125 : : /* Load balanced destination queue */
3126 : :
3127 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
3128 [ # # ]: 0 : if (dlb2_check_enqueue_hw_ldb_credits(qm_port)) {
3129 : 0 : rte_errno = -ENOSPC;
3130 : 0 : return 1;
3131 : : }
3132 : 0 : cached_credits = &qm_port->cached_ldb_credits;
3133 : : } else {
3134 [ # # ]: 0 : if (dlb2_check_enqueue_hw_credits(qm_port)) {
3135 : 0 : rte_errno = -ENOSPC;
3136 : 0 : return 1;
3137 : : }
3138 : 0 : cached_credits = &qm_port->cached_credits;
3139 : : }
3140 : : #endif
3141 : : #if DLB_TYPE_CHECK
3142 [ # # # # ]: 0 : switch (ev->sched_type) {
3143 : 0 : case RTE_SCHED_TYPE_ORDERED:
3144 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_ORDERED");
3145 [ # # ]: 0 : if (qm_queue->sched_type != RTE_SCHED_TYPE_ORDERED) {
3146 : 0 : DLB2_LOG_ERR("dlb2: tried to send ordered event to unordered queue %d",
3147 : : *queue_id);
3148 : 0 : rte_errno = -EINVAL;
3149 : 0 : return 1;
3150 : : }
3151 : 0 : *sched_type = DLB2_SCHED_ORDERED;
3152 : 0 : break;
3153 : 0 : case RTE_SCHED_TYPE_ATOMIC:
3154 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_ATOMIC");
3155 : 0 : *sched_type = DLB2_SCHED_ATOMIC;
3156 : 0 : break;
3157 : 0 : case RTE_SCHED_TYPE_PARALLEL:
3158 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_PARALLEL");
3159 [ # # ]: 0 : if (qm_queue->sched_type == RTE_SCHED_TYPE_ORDERED)
3160 : 0 : *sched_type = DLB2_SCHED_ORDERED;
3161 : : else
3162 : 0 : *sched_type = DLB2_SCHED_UNORDERED;
3163 : : break;
3164 : 0 : default:
3165 : 0 : DLB2_LOG_ERR("Unsupported LDB sched type in put_qe");
3166 : 0 : DLB2_INC_STAT(ev_port->stats.tx_invalid, 1);
3167 : 0 : rte_errno = -EINVAL;
3168 : 0 : return 1;
3169 : : }
3170 : : #else
3171 : : #if (RTE_SCHED_TYPE_PARALLEL != 2) || (RTE_SCHED_TYPE_ATOMIC != 1)
3172 : : #error "ERROR: RTE event schedule type values changed. Needs a code change"
3173 : : #endif
3174 : : /* Map RTE eventdev schedule type to DLB HW schedule type */
3175 : : if (qm_queue->sched_type != RTE_SCHED_TYPE_ORDERED)
3176 : : /* RTE-Parallel -> DLB-UnOrd 2->1, RTE-Atm -> DLB-Atm 1->0 */
3177 : : *sched_type = ev->sched_type - 1;
3178 : : else /* To support CFG_ALL_TYPEs */
3179 : : *sched_type = DLB2_SCHED_ORDERED; /* RTE-Ord -> DLB-Ord 0->2 */
3180 : : #endif
3181 : : } else {
3182 : : /* Directed destination queue */
3183 : : #if DLB_HW_CREDITS_CHECKS
3184 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
3185 [ # # ]: 0 : if (dlb2_check_enqueue_hw_dir_credits(qm_port)) {
3186 : 0 : rte_errno = -ENOSPC;
3187 : 0 : return 1;
3188 : : }
3189 : 0 : cached_credits = &qm_port->cached_dir_credits;
3190 : : } else {
3191 [ # # ]: 0 : if (dlb2_check_enqueue_hw_credits(qm_port)) {
3192 : 0 : rte_errno = -ENOSPC;
3193 : 0 : return 1;
3194 : : }
3195 : 0 : cached_credits = &qm_port->cached_credits;
3196 : : }
3197 : : #endif
3198 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_DIRECTED");
3199 : :
3200 : 0 : *sched_type = DLB2_SCHED_DIRECTED;
3201 : : }
3202 : :
3203 : 0 : op_check:
3204 [ # # # # ]: 0 : switch (ev->op) {
3205 : 0 : case RTE_EVENT_OP_NEW:
3206 : : #if DLB_SW_CREDITS_CHECKS
3207 : : /* Check that a sw credit is available */
3208 [ # # ]: 0 : if (dlb2_check_enqueue_sw_credits(dlb2, ev_port)) {
3209 : 0 : rte_errno = -ENOSPC;
3210 : 0 : return 1;
3211 : : }
3212 : 0 : ev_port->inflight_credits--;
3213 : : #endif
3214 : : #if DLB_HW_CREDITS_CHECKS
3215 : 0 : (*cached_credits)--;
3216 : : #endif
3217 : 0 : break;
3218 : 0 : case RTE_EVENT_OP_FORWARD:
3219 : : /* Check for outstanding_releases underflow. If this occurs,
3220 : : * the application is not using the EVENT_OPs correctly; for
3221 : : * example, forwarding or releasing events that were not
3222 : : * dequeued.
3223 : : */
3224 : : RTE_ASSERT(ev_port->outstanding_releases > 0);
3225 : 0 : ev_port->outstanding_releases--;
3226 : 0 : qm_port->issued_releases++;
3227 : : #if DLB_HW_CREDITS_CHECKS
3228 : 0 : (*cached_credits)--;
3229 : : #endif
3230 : 0 : break;
3231 : 0 : case RTE_EVENT_OP_RELEASE:
3232 : : #if DLB_SW_CREDITS_CHECKS
3233 : 0 : ev_port->inflight_credits++;
3234 : : #endif
3235 : : /* Check for outstanding_releases underflow. If this occurs,
3236 : : * the application is not using the EVENT_OPs correctly; for
3237 : : * example, forwarding or releasing events that were not
3238 : : * dequeued.
3239 : : */
3240 : : RTE_ASSERT(ev_port->outstanding_releases > 0);
3241 : 0 : ev_port->outstanding_releases--;
3242 : 0 : qm_port->issued_releases++;
3243 : :
3244 : : #if DLB_SW_CREDITS_CHECKS
3245 : : /* Replenish s/w credits if enough are cached */
3246 : 0 : dlb2_replenish_sw_credits(dlb2, ev_port);
3247 : : #endif
3248 : 0 : break;
3249 : : }
3250 : :
3251 : 0 : DLB2_INC_STAT(ev_port->stats.tx_op_cnt[ev->op], 1);
3252 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.tx_ok, 1);
3253 : :
3254 : : #ifndef RTE_LIBRTE_PMD_DLB_QUELL_STATS
3255 [ # # ]: 0 : if (ev->op != RTE_EVENT_OP_RELEASE) {
3256 : 0 : DLB2_INC_STAT(ev_port->stats.queue[ev->queue_id].enq_ok, 1);
3257 : 0 : DLB2_INC_STAT(ev_port->stats.tx_sched_cnt[*sched_type], 1);
3258 : : }
3259 : : #endif
3260 : :
3261 : : return 0;
3262 : : }
3263 : :
3264 : : static inline __m128i
3265 : : dlb2_event_to_qe(const struct rte_event *ev, uint8_t cmd, uint8_t sched_type, uint8_t qid)
3266 : : {
3267 : : __m128i dlb2_to_qe_shuffle = _mm_set_epi8(
3268 : : 0xFF, 0xFF, /* zero out cmd word */
3269 : : 1, 0, /* low 16-bits of flow id */
3270 : : 0xFF, 0xFF, /* zero QID, sched_type etc fields to be filled later */
3271 : : 3, 2, /* top of flow id, event type and subtype */
3272 : : 15, 14, 13, 12, 11, 10, 9, 8 /* data from end of event goes at start */
3273 : : );
3274 : :
3275 : : /* event may not be 16 byte aligned. Use 16 byte unaligned load */
3276 : : __m128i tmp = _mm_lddqu_si128((const __m128i *)ev);
3277 : : __m128i qe = _mm_shuffle_epi8(tmp, dlb2_to_qe_shuffle);
3278 : : struct dlb2_enqueue_qe *dq = (struct dlb2_enqueue_qe *)&qe;
3279 : : /* set the cmd field */
3280 : : qe = _mm_insert_epi8(qe, cmd, 15);
3281 : : /* insert missing 16-bits with qid, sched_type and priority */
3282 : : uint16_t qid_stype_prio =
3283 [ # # ]: 0 : qid | (uint16_t)sched_type << 8 | ((uint16_t)ev->priority & 0xE0) << 5;
3284 : 0 : qe = _mm_insert_epi16(qe, qid_stype_prio, 5);
3285 : 0 : dq->weight = RTE_PMD_DLB2_GET_QE_WEIGHT(ev);
3286 : 0 : return qe;
3287 : : }
3288 : :
3289 : : static inline uint16_t
3290 : 0 : __dlb2_event_enqueue_burst_reorder(void *event_port,
3291 : : const struct rte_event events[],
3292 : : uint16_t num,
3293 : : bool use_delayed)
3294 : : {
3295 : : struct dlb2_eventdev_port *ev_port = event_port;
3296 : 0 : struct dlb2_port *qm_port = &ev_port->qm_port;
3297 : 0 : struct dlb2_reorder *order = qm_port->order;
3298 : : struct process_local_port_data *port_data;
3299 : 0 : bool is_directed = qm_port->is_directed;
3300 : 0 : uint8_t n = order->next_to_enqueue;
3301 : : uint8_t p_cnt = 0;
3302 : 0 : int retries = ev_port->enq_retries;
3303 : : __m128i new_qes[4], *from = NULL;
3304 : : int num_new = 0;
3305 : : int num_tx;
3306 : : int i;
3307 : :
3308 : : RTE_ASSERT(ev_port->enq_configured);
3309 : : RTE_ASSERT(events != NULL);
3310 : :
3311 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3312 : :
3313 [ # # ]: 0 : if (!port_data->mmaped)
3314 : 0 : dlb2_iface_low_level_io_init(&ev_port->dlb2->qm_instance);
3315 : :
3316 : 0 : num_tx = RTE_MIN(num, ev_port->conf.enqueue_depth);
3317 : : #if DLB2_BYPASS_FENCE_ON_PP == 1
3318 : : if (!qm_port->is_producer) /* Call memory fense once at the start */
3319 : : rte_wmb(); /* calls _mm_sfence() */
3320 : : #else
3321 : : rte_wmb(); /* calls _mm_sfence() */
3322 : : #endif
3323 [ # # ]: 0 : for (i = 0; i < num_tx; i++) {
3324 : 0 : uint8_t sched_type = 0;
3325 : 0 : uint8_t reorder_idx = events[i].impl_opaque;
3326 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3327 : 0 : uint8_t qid = 0;
3328 : : int ret;
3329 : :
3330 : 0 : while ((ret = dlb2_event_enqueue_prep(ev_port, qm_port, &events[i],
3331 : 0 : &sched_type, &qid)) != 0 &&
3332 [ # # # # : 0 : rte_errno == -ENOSPC && --retries > 0)
# # ]
3333 : : rte_pause();
3334 : :
3335 [ # # ]: 0 : if (ret != 0) /* Either there is error or retires exceeded */
3336 : : break;
3337 : :
3338 [ # # # # ]: 0 : switch (events[i].op) {
3339 : 0 : case RTE_EVENT_OP_NEW:
3340 : 0 : new_qes[num_new++] = dlb2_event_to_qe(
3341 : : &events[i], DLB2_NEW_CMD_BYTE, sched_type, qid);
3342 [ # # ]: 0 : if (num_new == RTE_DIM(new_qes)) {
3343 : : dlb2_pp_write(port_data, (struct dlb2_enqueue_qe *)&new_qes);
3344 : : num_new = 0;
3345 : : }
3346 : : break;
3347 : 0 : case RTE_EVENT_OP_FORWARD: {
3348 [ # # ]: 0 : order->enq_reorder[reorder_idx].m128 = dlb2_event_to_qe(
3349 : : &events[i], is_directed ? DLB2_NEW_CMD_BYTE : DLB2_FWD_CMD_BYTE,
3350 : : sched_type, qid);
3351 : 0 : n += dlb2_pp_check4_write(port_data, &order->enq_reorder[n].qe);
3352 : 0 : break;
3353 : : }
3354 : 0 : case RTE_EVENT_OP_RELEASE: {
3355 [ # # ]: 0 : order->enq_reorder[reorder_idx].m128 = dlb2_event_to_qe(
3356 : : &events[i], is_directed ? DLB2_NOOP_CMD_BYTE : DLB2_COMP_CMD_BYTE,
3357 : : sched_type, 0xFF);
3358 : 0 : break;
3359 : : }
3360 : : }
3361 : :
3362 [ # # # # ]: 0 : if (use_delayed && qm_port->token_pop_mode == RTE_PMD_DLB2_DELAYED_POP &&
3363 [ # # ]: 0 : (events[i].op == RTE_EVENT_OP_FORWARD ||
3364 : 0 : events[i].op == RTE_EVENT_OP_RELEASE) &&
3365 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3366 : :
3367 : 0 : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
3368 : :
3369 : : /* Reset the releases for the next QE batch */
3370 : 0 : qm_port->issued_releases -= thresh;
3371 : :
3372 : : /* When using delayed token pop mode, the
3373 : : * initial token threshold is the full CQ
3374 : : * depth. After the first token pop, we need to
3375 : : * reset it to the dequeue_depth.
3376 : : */
3377 : 0 : qm_port->token_pop_thresh =
3378 : 0 : qm_port->dequeue_depth;
3379 : : }
3380 : : }
3381 [ # # ]: 0 : while (order->enq_reorder[n].u64[1] != 0) {
3382 : 0 : __m128i tmp[4] = {0}, *send = NULL;
3383 : : bool enq;
3384 : :
3385 [ # # ]: 0 : if (!p_cnt)
3386 : 0 : from = &order->enq_reorder[n].m128;
3387 : :
3388 : 0 : p_cnt++;
3389 : 0 : n++;
3390 : :
3391 [ # # # # ]: 0 : enq = !n || p_cnt == 4 || !order->enq_reorder[n].u64[1];
3392 [ # # ]: 0 : if (!enq)
3393 : 0 : continue;
3394 : :
3395 [ # # ]: 0 : if (p_cnt < 4) {
3396 : 0 : memcpy(tmp, from, p_cnt * sizeof(struct dlb2_enqueue_qe));
3397 : : send = tmp;
3398 : : } else {
3399 : : send = from;
3400 : : }
3401 : :
3402 [ # # ]: 0 : if (is_directed)
3403 : : dlb2_pp_write_reorder(port_data, (struct dlb2_enqueue_qe *)send);
3404 : : else
3405 : : dlb2_pp_write(port_data, (struct dlb2_enqueue_qe *)send);
3406 : 0 : memset(from, 0, p_cnt * sizeof(struct dlb2_enqueue_qe));
3407 : : p_cnt = 0;
3408 : : }
3409 : 0 : order->next_to_enqueue = n;
3410 : :
3411 [ # # ]: 0 : if (num_new > 0) {
3412 : : switch (num_new) {
3413 : : case 1:
3414 : : new_qes[1] = _mm_setzero_si128(); /* fall-through */
3415 : : case 2:
3416 : : new_qes[2] = _mm_setzero_si128(); /* fall-through */
3417 : : case 3:
3418 : : new_qes[3] = _mm_setzero_si128();
3419 : : }
3420 : : dlb2_pp_write(port_data, (struct dlb2_enqueue_qe *)&new_qes);
3421 : : num_new = 0;
3422 : : }
3423 : :
3424 : 0 : return i;
3425 : : }
3426 : :
3427 : : static inline uint16_t
3428 : 0 : __dlb2_event_enqueue_burst(void *event_port,
3429 : : const struct rte_event events[],
3430 : : uint16_t num,
3431 : : bool use_delayed)
3432 : : {
3433 : : struct dlb2_eventdev_port *ev_port = event_port;
3434 : 0 : struct dlb2_port *qm_port = &ev_port->qm_port;
3435 : : struct process_local_port_data *port_data;
3436 : 0 : int retries = ev_port->enq_retries;
3437 : : int num_tx;
3438 : : int i;
3439 : :
3440 : : RTE_ASSERT(ev_port->enq_configured);
3441 : : RTE_ASSERT(events != NULL);
3442 : :
3443 [ # # ]: 0 : if (qm_port->reorder_en)
3444 : 0 : return __dlb2_event_enqueue_burst_reorder(event_port, events, num, use_delayed);
3445 : :
3446 : : i = 0;
3447 : :
3448 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3449 : :
3450 [ # # ]: 0 : if (!port_data->mmaped)
3451 : 0 : dlb2_iface_low_level_io_init(&ev_port->dlb2->qm_instance);
3452 : :
3453 : 0 : num_tx = RTE_MIN(num, ev_port->conf.enqueue_depth);
3454 [ # # ]: 0 : while (i < num_tx) {
3455 : : uint8_t sched_types[DLB2_NUM_QES_PER_CACHE_LINE];
3456 : : uint8_t queue_ids[DLB2_NUM_QES_PER_CACHE_LINE];
3457 : : int pop_offs = 0;
3458 : : int j = 0;
3459 : :
3460 : 0 : memset(qm_port->qe4,
3461 : : 0,
3462 : : DLB2_NUM_QES_PER_CACHE_LINE *
3463 : : sizeof(struct dlb2_enqueue_qe));
3464 : :
3465 [ # # # # ]: 0 : for (; j < DLB2_NUM_QES_PER_CACHE_LINE && (i + j) < num; j++) {
3466 : 0 : const struct rte_event *ev = &events[i + j];
3467 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3468 : : int ret;
3469 : :
3470 [ # # ]: 0 : if (use_delayed &&
3471 [ # # ]: 0 : qm_port->token_pop_mode == RTE_PMD_DLB2_DELAYED_POP &&
3472 [ # # ]: 0 : (ev->op == RTE_EVENT_OP_FORWARD ||
3473 : 0 : ev->op == RTE_EVENT_OP_RELEASE) &&
3474 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3475 : : /* Insert the token pop QE and break out. This
3476 : : * may result in a partial HCW, but that is
3477 : : * simpler than supporting arbitrary QE
3478 : : * insertion.
3479 : : */
3480 : : dlb2_construct_token_pop_qe(qm_port, j);
3481 : :
3482 : : /* Reset the releases for the next QE batch */
3483 : 0 : qm_port->issued_releases -= thresh;
3484 : :
3485 : : pop_offs = 1;
3486 : 0 : j++;
3487 : 0 : break;
3488 : : }
3489 : :
3490 : : /*
3491 : : * Retry if insufficient credits
3492 : : */
3493 : : do {
3494 : 0 : ret = dlb2_event_enqueue_prep(ev_port,
3495 : : qm_port,
3496 : : ev,
3497 : : &sched_types[j],
3498 : : &queue_ids[j]);
3499 [ # # # # ]: 0 : } while ((ret == -ENOSPC) && (retries-- > 0));
3500 : :
3501 [ # # ]: 0 : if (ret != 0)
3502 : : break;
3503 : : }
3504 : :
3505 [ # # ]: 0 : if (j == 0)
3506 : : break;
3507 : :
3508 : 0 : dlb2_event_build_hcws(qm_port, &events[i], j - pop_offs,
3509 : : sched_types, queue_ids);
3510 : :
3511 : : #if DLB2_BYPASS_FENCE_ON_PP == 1
3512 : : /* Bypass fence instruction for producer ports */
3513 : : dlb2_hw_do_enqueue(qm_port, i == 0 && !qm_port->is_producer, port_data);
3514 : : #else
3515 : : dlb2_hw_do_enqueue(qm_port, i == 0, port_data);
3516 : : #endif
3517 : :
3518 : : /* Don't include the token pop QE in the enqueue count */
3519 : 0 : i += j - pop_offs;
3520 : :
3521 : : /* Don't interpret j < DLB2_NUM_... as out-of-credits if
3522 : : * pop_offs != 0
3523 : : */
3524 [ # # ]: 0 : if (j < DLB2_NUM_QES_PER_CACHE_LINE && pop_offs == 0)
3525 : : break;
3526 : : }
3527 : :
3528 : 0 : dlb2_check_and_return_credits(ev_port, !i,
3529 : : DLB2_ENQ_FAIL_CREDIT_RETURN_THRES);
3530 : 0 : return i;
3531 : : }
3532 : :
3533 : : static uint16_t
3534 : 0 : dlb2_event_enqueue_burst(void *event_port,
3535 : : const struct rte_event events[],
3536 : : uint16_t num)
3537 : : {
3538 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3539 : : }
3540 : :
3541 : : static uint16_t
3542 : 0 : dlb2_event_enqueue_burst_delayed(void *event_port,
3543 : : const struct rte_event events[],
3544 : : uint16_t num)
3545 : : {
3546 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3547 : : }
3548 : :
3549 : : static uint16_t
3550 : 0 : dlb2_event_enqueue_new_burst(void *event_port,
3551 : : const struct rte_event events[],
3552 : : uint16_t num)
3553 : : {
3554 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3555 : : }
3556 : :
3557 : : static uint16_t
3558 : 0 : dlb2_event_enqueue_new_burst_delayed(void *event_port,
3559 : : const struct rte_event events[],
3560 : : uint16_t num)
3561 : : {
3562 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3563 : : }
3564 : :
3565 : : static uint16_t
3566 : 0 : dlb2_event_enqueue_forward_burst(void *event_port,
3567 : : const struct rte_event events[],
3568 : : uint16_t num)
3569 : : {
3570 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3571 : : }
3572 : :
3573 : : static uint16_t
3574 : 0 : dlb2_event_enqueue_forward_burst_delayed(void *event_port,
3575 : : const struct rte_event events[],
3576 : : uint16_t num)
3577 : : {
3578 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3579 : : }
3580 : :
3581 : : static void
3582 : 0 : dlb2_event_release(struct dlb2_eventdev *dlb2,
3583 : : uint8_t port_id,
3584 : : int n)
3585 : : {
3586 : : struct process_local_port_data *port_data;
3587 : : struct dlb2_eventdev_port *ev_port;
3588 : : struct dlb2_port *qm_port;
3589 : : int i;
3590 : :
3591 [ # # ]: 0 : if (port_id > dlb2->num_ports) {
3592 : 0 : DLB2_LOG_ERR("Invalid port id %d in dlb2-event_release",
3593 : : port_id);
3594 : 0 : rte_errno = -EINVAL;
3595 : 0 : return;
3596 : : }
3597 : :
3598 : 0 : ev_port = &dlb2->ev_ports[port_id];
3599 : : qm_port = &ev_port->qm_port;
3600 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3601 : :
3602 : : i = 0;
3603 : :
3604 [ # # ]: 0 : if (qm_port->is_directed) {
3605 : : i = n;
3606 : 0 : goto sw_credit_update;
3607 : : }
3608 : :
3609 [ # # ]: 0 : while (i < n) {
3610 : : int pop_offs = 0;
3611 : : int j = 0;
3612 : :
3613 : : /* Zero-out QEs */
3614 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[0], _mm_setzero_si128());
3615 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[1], _mm_setzero_si128());
3616 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[2], _mm_setzero_si128());
3617 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[3], _mm_setzero_si128());
3618 : :
3619 : :
3620 [ # # # # ]: 0 : for (; j < DLB2_NUM_QES_PER_CACHE_LINE && (i + j) < n; j++) {
3621 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3622 : :
3623 [ # # ]: 0 : if (qm_port->token_pop_mode == RTE_PMD_DLB2_DELAYED_POP &&
3624 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3625 : : /* Insert the token pop QE */
3626 : : dlb2_construct_token_pop_qe(qm_port, j);
3627 : :
3628 : : /* Reset the releases for the next QE batch */
3629 : 0 : qm_port->issued_releases -= thresh;
3630 : :
3631 : : pop_offs = 1;
3632 : 0 : j++;
3633 : 0 : break;
3634 : : }
3635 : :
3636 : 0 : qm_port->qe4[j].cmd_byte = DLB2_COMP_CMD_BYTE;
3637 : 0 : qm_port->issued_releases++;
3638 : : }
3639 : :
3640 : : dlb2_hw_do_enqueue(qm_port, i == 0, port_data);
3641 : :
3642 : : /* Don't include the token pop QE in the release count */
3643 : 0 : i += j - pop_offs;
3644 : : }
3645 : :
3646 : 0 : sw_credit_update:
3647 : : /* each release returns one credit */
3648 [ # # ]: 0 : if (unlikely(!ev_port->outstanding_releases)) {
3649 : 0 : DLB2_LOG_ERR("%s: Outstanding releases underflowed.",
3650 : : __func__);
3651 : 0 : return;
3652 : : }
3653 : 0 : ev_port->outstanding_releases -= i;
3654 : : #if DLB_SW_CREDITS_CHECKS
3655 : 0 : ev_port->inflight_credits += i;
3656 : :
3657 : : /* Replenish s/w credits if enough releases are performed */
3658 : 0 : dlb2_replenish_sw_credits(dlb2, ev_port);
3659 : : #endif
3660 : : }
3661 : :
3662 : : static inline void
3663 : 0 : dlb2_port_credits_inc(struct dlb2_port *qm_port, int num)
3664 : : {
3665 : 0 : uint32_t batch_size = qm_port->hw_credit_quanta;
3666 : : int val;
3667 : :
3668 : : /* increment port credits, and return to pool if exceeds threshold */
3669 [ # # ]: 0 : if (qm_port->dlb2->version == DLB2_HW_V2_5) {
3670 : 0 : qm_port->cached_credits += num;
3671 [ # # ]: 0 : if (qm_port->cached_credits >= 2 * batch_size) {
3672 : 0 : val = qm_port->cached_credits - batch_size;
3673 : 0 : rte_atomic_fetch_add_explicit(
3674 : : qm_port->credit_pool[DLB2_COMBINED_POOL], val,
3675 : : rte_memory_order_seq_cst);
3676 : 0 : qm_port->cached_credits -= val;
3677 : : }
3678 [ # # ]: 0 : } else if (!qm_port->is_directed) {
3679 : 0 : qm_port->cached_ldb_credits += num;
3680 [ # # ]: 0 : if (qm_port->cached_ldb_credits >= 2 * batch_size) {
3681 : 0 : val = qm_port->cached_ldb_credits - batch_size;
3682 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_LDB_QUEUE],
3683 : : val, rte_memory_order_seq_cst);
3684 : 0 : qm_port->cached_ldb_credits -= val;
3685 : : }
3686 : : } else {
3687 : 0 : qm_port->cached_ldb_credits += num;
3688 [ # # ]: 0 : if (qm_port->cached_ldb_credits >= 2 * batch_size) {
3689 : 0 : val = qm_port->cached_ldb_credits - batch_size;
3690 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_LDB_QUEUE],
3691 : : val, rte_memory_order_seq_cst);
3692 : 0 : qm_port->cached_ldb_credits -= val;
3693 : : }
3694 : : }
3695 : 0 : }
3696 : :
3697 : : #define CLB_MASK_IDX 0
3698 : : #define CLB_VAL_IDX 1
3699 : : static int
3700 : 0 : dlb2_monitor_callback(const uint64_t val,
3701 : : const uint64_t opaque[RTE_POWER_MONITOR_OPAQUE_SZ])
3702 : : {
3703 : : /* abort if the value matches */
3704 [ # # ]: 0 : return (val & opaque[CLB_MASK_IDX]) == opaque[CLB_VAL_IDX] ? -1 : 0;
3705 : : }
3706 : :
3707 : : static inline int
3708 : 0 : dlb2_dequeue_wait(struct dlb2_eventdev *dlb2,
3709 : : struct dlb2_eventdev_port *ev_port,
3710 : : struct dlb2_port *qm_port,
3711 : : uint64_t timeout,
3712 : : uint64_t start_ticks)
3713 : : {
3714 : : struct process_local_port_data *port_data;
3715 : : uint64_t elapsed_ticks;
3716 : :
3717 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3718 : :
3719 : 0 : elapsed_ticks = rte_get_timer_cycles() - start_ticks;
3720 : :
3721 : : /* Wait/poll time expired */
3722 [ # # ]: 0 : if (elapsed_ticks >= timeout) {
3723 : : /* Return all credits before blocking if remaining credits in
3724 : : * system is less than quanta.
3725 : : */
3726 : 0 : uint32_t sw_inflights = rte_atomic_load_explicit(&dlb2->inflights,
3727 : : rte_memory_order_seq_cst);
3728 : 0 : uint32_t quanta = ev_port->credit_update_quanta;
3729 : :
3730 [ # # ]: 0 : if (dlb2->new_event_limit - sw_inflights < quanta)
3731 : 0 : dlb2_check_and_return_credits(ev_port, true, 0);
3732 : 0 : return 1;
3733 [ # # ]: 0 : } else if (dlb2->umwait_allowed) {
3734 : : struct rte_power_monitor_cond pmc;
3735 : : volatile struct dlb2_dequeue_qe *cq_base;
3736 : : union {
3737 : : uint64_t raw_qe[2];
3738 : : struct dlb2_dequeue_qe qe;
3739 : : } qe_mask;
3740 : : uint64_t expected_value;
3741 : : volatile uint64_t *monitor_addr;
3742 : :
3743 : 0 : qe_mask.qe.cq_gen = 1; /* set mask */
3744 : :
3745 : 0 : cq_base = port_data->cq_base;
3746 : : monitor_addr = (volatile uint64_t *)(volatile void *)
3747 : 0 : &cq_base[qm_port->cq_idx];
3748 : 0 : monitor_addr++; /* cq_gen bit is in second 64bit location */
3749 : :
3750 [ # # ]: 0 : if (qm_port->gen_bit)
3751 : 0 : expected_value = qe_mask.raw_qe[1];
3752 : : else
3753 : : expected_value = 0;
3754 : :
3755 : 0 : pmc.addr = monitor_addr;
3756 : : /* store expected value and comparison mask in opaque data */
3757 : 0 : pmc.opaque[CLB_VAL_IDX] = expected_value;
3758 : 0 : pmc.opaque[CLB_MASK_IDX] = qe_mask.raw_qe[1];
3759 : : /* set up callback */
3760 : 0 : pmc.fn = dlb2_monitor_callback;
3761 : 0 : pmc.size = sizeof(uint64_t);
3762 : :
3763 : 0 : rte_power_monitor(&pmc, timeout + start_ticks);
3764 : :
3765 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_umonitor_umwait, 1);
3766 : : } else {
3767 : 0 : uint64_t poll_interval = dlb2->poll_interval;
3768 : : uint64_t curr_ticks = rte_get_timer_cycles();
3769 : : uint64_t init_ticks = curr_ticks;
3770 : :
3771 [ # # ]: 0 : while ((curr_ticks - start_ticks < timeout) &&
3772 [ # # ]: 0 : (curr_ticks - init_ticks < poll_interval))
3773 : : curr_ticks = rte_get_timer_cycles();
3774 : : }
3775 : :
3776 : : return 0;
3777 : : }
3778 : :
3779 : : static __rte_noinline int
3780 : 0 : dlb2_process_dequeue_qes(struct dlb2_eventdev_port *ev_port,
3781 : : struct dlb2_port *qm_port,
3782 : : struct rte_event *events,
3783 : : struct dlb2_dequeue_qe *qes,
3784 : : int cnt)
3785 : : {
3786 : 0 : uint8_t *qid_mappings = qm_port->qid_mappings;
3787 : : int i, num, evq_id;
3788 : :
3789 [ # # ]: 0 : for (i = 0, num = 0; i < cnt; i++) {
3790 : 0 : struct dlb2_dequeue_qe *qe = &qes[i];
3791 : 0 : int sched_type_map[DLB2_NUM_HW_SCHED_TYPES] = {
3792 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3793 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3794 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3795 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3796 : : };
3797 : :
3798 : : /* Fill in event information.
3799 : : * Note that flow_id must be embedded in the data by
3800 : : * the app, such as the mbuf RSS hash field if the data
3801 : : * buffer is a mbuf.
3802 : : */
3803 [ # # ]: 0 : if (unlikely(qe->error)) {
3804 : 0 : DLB2_LOG_ERR("QE error bit ON");
3805 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_drop, 1);
3806 : : dlb2_consume_qe_immediate(qm_port, 1);
3807 : 0 : continue; /* Ignore */
3808 : : }
3809 : :
3810 : 0 : events[num].u64 = qe->data;
3811 : 0 : events[num].flow_id = qe->flow_id;
3812 : 0 : events[num].priority = DLB2_TO_EV_PRIO((uint8_t)qe->priority);
3813 : 0 : events[num].event_type = qe->u.event_type.major;
3814 : 0 : events[num].sub_event_type = qe->u.event_type.sub;
3815 : 0 : events[num].sched_type = sched_type_map[qe->sched_type];
3816 : 0 : events[num].impl_opaque = qm_port->reorder_id++;
3817 : 0 : RTE_PMD_DLB2_SET_QID_DEPTH(&events[num], qe->qid_depth);
3818 : :
3819 : : /* qid not preserved for directed queues */
3820 [ # # ]: 0 : if (qm_port->is_directed)
3821 : 0 : evq_id = ev_port->link[0].queue_id;
3822 : : else
3823 : 0 : evq_id = qid_mappings[qe->qid];
3824 : :
3825 : 0 : events[num].queue_id = evq_id;
3826 : 0 : DLB2_INC_STAT(
3827 : : ev_port->stats.queue[evq_id].qid_depth[qe->qid_depth],
3828 : : 1);
3829 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qe->sched_type], 1);
3830 : 0 : num++;
3831 : : }
3832 : :
3833 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num);
3834 : :
3835 : 0 : return num;
3836 : : }
3837 : :
3838 : : static inline int
3839 : 0 : dlb2_process_dequeue_four_qes(struct dlb2_eventdev_port *ev_port,
3840 : : struct dlb2_port *qm_port,
3841 : : struct rte_event *events,
3842 : : struct dlb2_dequeue_qe *qes)
3843 : : {
3844 : 0 : int sched_type_map[] = {
3845 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3846 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3847 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3848 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3849 : : };
3850 : : const int num_events = DLB2_NUM_QES_PER_CACHE_LINE;
3851 : 0 : uint8_t *qid_mappings = qm_port->qid_mappings;
3852 : :
3853 : : /* In the unlikely case that any of the QE error bits are set, process
3854 : : * them one at a time.
3855 : : */
3856 [ # # # # : 0 : if (unlikely(qes[0].error || qes[1].error ||
# # # # ]
3857 : : qes[2].error || qes[3].error))
3858 : 0 : return dlb2_process_dequeue_qes(ev_port, qm_port, events,
3859 : : qes, num_events);
3860 : : const __m128i qe_to_ev_shuffle =
3861 : : _mm_set_epi8(7, 6, 5, 4, 3, 2, 1, 0, /* last 8-bytes = data from first 8 */
3862 : : 0xFF, 0xFF, 0xFF, 0xFF, /* fill in later as 32-bit value*/
3863 : : 9, 8, /* event type and sub-event, + 4 zero bits */
3864 : : 13, 12 /* flow id, 16 bits */);
3865 [ # # ]: 0 : for (int i = 0; i < 4; i++) {
3866 [ # # ]: 0 : const __m128i hw_qe = _mm_load_si128((void *)&qes[i]);
3867 : : const __m128i event = _mm_shuffle_epi8(hw_qe, qe_to_ev_shuffle);
3868 : : /* prepare missing 32-bits for op, sched_type, QID, Priority and
3869 : : * sequence number in impl_opaque
3870 : : */
3871 : : const uint16_t qid_sched_prio = _mm_extract_epi16(hw_qe, 5);
3872 : : /* Extract qid_depth and format it as per event header */
3873 : 0 : const uint8_t qid_depth = (_mm_extract_epi8(hw_qe, 15) & 0x6) << 1;
3874 [ # # ]: 0 : const uint32_t qid = (qm_port->is_directed) ? ev_port->link[0].queue_id :
3875 : 0 : qid_mappings[(uint8_t)qid_sched_prio];
3876 : 0 : const uint32_t sched_type = sched_type_map[(qid_sched_prio >> 8) & 0x3];
3877 : 0 : const uint32_t priority = (qid_sched_prio >> 5) & 0xE0;
3878 : :
3879 : 0 : const uint32_t dword1 = qid_depth |
3880 : 0 : sched_type << 6 | qid << 8 | priority << 16 | (qm_port->reorder_id + i) << 24;
3881 : :
3882 : : /* events[] may not be 16 byte aligned. So use separate load and store */
3883 : 0 : const __m128i tmpEv = _mm_insert_epi32(event, dword1, 1);
3884 : 0 : _mm_storeu_si128((__m128i *) &events[i], tmpEv);
3885 : : }
3886 : 0 : qm_port->reorder_id += 4;
3887 : :
3888 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[0].sched_type], 1);
3889 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[1].sched_type], 1);
3890 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[2].sched_type], 1);
3891 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[3].sched_type], 1);
3892 : :
3893 : 0 : DLB2_INC_STAT(
3894 : : ev_port->stats.queue[events[0].queue_id].
3895 : : qid_depth[qes[0].qid_depth],
3896 : : 1);
3897 : 0 : DLB2_INC_STAT(
3898 : : ev_port->stats.queue[events[1].queue_id].
3899 : : qid_depth[qes[1].qid_depth],
3900 : : 1);
3901 : 0 : DLB2_INC_STAT(
3902 : : ev_port->stats.queue[events[2].queue_id].
3903 : : qid_depth[qes[2].qid_depth],
3904 : : 1);
3905 : 0 : DLB2_INC_STAT(
3906 : : ev_port->stats.queue[events[3].queue_id].
3907 : : qid_depth[qes[3].qid_depth],
3908 : : 1);
3909 : :
3910 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num_events);
3911 : :
3912 : 0 : return num_events;
3913 : : }
3914 : :
3915 : : static __rte_always_inline int
3916 : : dlb2_recv_qe_sparse(struct dlb2_port *qm_port, struct dlb2_dequeue_qe *qe)
3917 : : {
3918 : : volatile struct dlb2_dequeue_qe *cq_addr;
3919 : 0 : uint8_t xor_mask[2] = {0x0F, 0x00};
3920 : : const uint8_t and_mask = 0x0F;
3921 : : __m128i *qes = (__m128i *)qe;
3922 : : uint8_t gen_bits, gen_bit;
3923 : : uintptr_t addr[4];
3924 : : uint16_t idx;
3925 : :
3926 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
3927 : :
3928 : 0 : idx = qm_port->cq_idx_unmasked & qm_port->cq_depth_mask;
3929 : : /* Load the next 4 QEs */
3930 : 0 : addr[0] = (uintptr_t)&cq_addr[idx];
3931 : 0 : addr[1] = (uintptr_t)&cq_addr[(idx + 4) & qm_port->cq_depth_mask];
3932 : 0 : addr[2] = (uintptr_t)&cq_addr[(idx + 8) & qm_port->cq_depth_mask];
3933 : 0 : addr[3] = (uintptr_t)&cq_addr[(idx + 12) & qm_port->cq_depth_mask];
3934 : :
3935 : : /* Prefetch next batch of QEs (all CQs occupy minimum 8 cache lines) */
3936 : 0 : rte_prefetch0(&cq_addr[(idx + 16) & qm_port->cq_depth_mask]);
3937 : 0 : rte_prefetch0(&cq_addr[(idx + 20) & qm_port->cq_depth_mask]);
3938 : 0 : rte_prefetch0(&cq_addr[(idx + 24) & qm_port->cq_depth_mask]);
3939 : 0 : rte_prefetch0(&cq_addr[(idx + 28) & qm_port->cq_depth_mask]);
3940 : :
3941 : : /* Correct the xor_mask for wrap-around QEs */
3942 : 0 : gen_bit = qm_port->gen_bit;
3943 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 4) > qm_port->cq_depth_mask) << 1;
3944 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 8) > qm_port->cq_depth_mask) << 2;
3945 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 12) > qm_port->cq_depth_mask) << 3;
3946 : :
3947 : : /* Read the cache lines backwards to ensure that if QE[N] (N > 0) is
3948 : : * valid, then QEs[0:N-1] are too.
3949 : : */
3950 : 0 : qes[3] = _mm_load_si128((__m128i *)(void *)addr[3]);
3951 : 0 : rte_compiler_barrier();
3952 : 0 : qes[2] = _mm_load_si128((__m128i *)(void *)addr[2]);
3953 : 0 : rte_compiler_barrier();
3954 : 0 : qes[1] = _mm_load_si128((__m128i *)(void *)addr[1]);
3955 : 0 : rte_compiler_barrier();
3956 [ # # ]: 0 : qes[0] = _mm_load_si128((__m128i *)(void *)addr[0]);
3957 : :
3958 : : /* Extract and combine the gen bits */
3959 : 0 : gen_bits = ((_mm_extract_epi8(qes[0], 15) & 0x1) << 0) |
3960 : 0 : ((_mm_extract_epi8(qes[1], 15) & 0x1) << 1) |
3961 : 0 : ((_mm_extract_epi8(qes[2], 15) & 0x1) << 2) |
3962 : 0 : ((_mm_extract_epi8(qes[3], 15) & 0x1) << 3);
3963 : :
3964 : : /* XOR the combined bits such that a 1 represents a valid QE */
3965 : 0 : gen_bits ^= xor_mask[gen_bit];
3966 : :
3967 : : /* Mask off gen bits we don't care about */
3968 : 0 : gen_bits &= and_mask;
3969 : :
3970 [ # # ]: 0 : return rte_popcount32(gen_bits);
3971 : : }
3972 : :
3973 : : static inline void
3974 [ # # # # : 0 : _process_deq_qes_vec_impl(struct dlb2_port *qm_port,
# ]
3975 : : struct rte_event *events,
3976 : : __m128i v_qe_3,
3977 : : __m128i v_qe_2,
3978 : : __m128i v_qe_1,
3979 : : __m128i v_qe_0,
3980 : : __m128i v_qe_meta,
3981 : : __m128i v_qe_status,
3982 : : uint32_t valid_events)
3983 : : {
3984 : : /* Look up the event QIDs, using the hardware QIDs to index the
3985 : : * port's QID mapping.
3986 : : *
3987 : : * Each v_qe_[0-4] is just a 16-byte load of the whole QE. It is
3988 : : * passed along in registers as the QE data is required later.
3989 : : *
3990 : : * v_qe_meta is an u32 unpack of all 4x QEs. A.k.a, it contains one
3991 : : * 32-bit slice of each QE, so makes up a full SSE register. This
3992 : : * allows parallel processing of 4x QEs in a single register.
3993 : : */
3994 : :
3995 : : __m128i v_qid_done = {0};
3996 : : int hw_qid0 = _mm_extract_epi8(v_qe_meta, 2);
3997 : : int hw_qid1 = _mm_extract_epi8(v_qe_meta, 6);
3998 : : int hw_qid2 = _mm_extract_epi8(v_qe_meta, 10);
3999 : : int hw_qid3 = _mm_extract_epi8(v_qe_meta, 14);
4000 : :
4001 : 0 : int ev_qid0 = qm_port->qid_mappings[hw_qid0];
4002 : 0 : int ev_qid1 = qm_port->qid_mappings[hw_qid1];
4003 : 0 : int ev_qid2 = qm_port->qid_mappings[hw_qid2];
4004 : 0 : int ev_qid3 = qm_port->qid_mappings[hw_qid3];
4005 : :
4006 : 0 : int hw_sched0 = _mm_extract_epi8(v_qe_meta, 3) & 3ul;
4007 : 0 : int hw_sched1 = _mm_extract_epi8(v_qe_meta, 7) & 3ul;
4008 : 0 : int hw_sched2 = _mm_extract_epi8(v_qe_meta, 11) & 3ul;
4009 [ # # # # : 0 : int hw_sched3 = _mm_extract_epi8(v_qe_meta, 15) & 3ul;
# ]
4010 : :
4011 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid0, 2);
4012 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid1, 6);
4013 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid2, 10);
4014 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid3, 14);
4015 : :
4016 : : /* Schedule field remapping using byte shuffle
4017 : : * - Full byte containing sched field handled here (op, rsvd are zero)
4018 : : * - Note sanitizing the register requires two masking ANDs:
4019 : : * 1) to strip prio/msg_type from byte for correct shuffle lookup
4020 : : * 2) to strip any non-sched-field lanes from any results to OR later
4021 : : * - Final byte result is >> 10 to another byte-lane inside the u32.
4022 : : * This makes the final combination OR easier to make the rte_event.
4023 : : */
4024 : : __m128i v_sched_done;
4025 : : __m128i v_sched_bits;
4026 : : {
4027 : : static const uint8_t sched_type_map[16] = {
4028 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
4029 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
4030 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
4031 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
4032 : : };
4033 : : static const uint8_t sched_and_mask[16] = {
4034 : : 0x00, 0x00, 0x00, 0x03,
4035 : : 0x00, 0x00, 0x00, 0x03,
4036 : : 0x00, 0x00, 0x00, 0x03,
4037 : : 0x00, 0x00, 0x00, 0x03,
4038 : : };
4039 : :
4040 : : static const uint8_t qid_depth_mask[16] = {
4041 : : 0x00, 0x00, 0x00, 0x06,
4042 : : 0x00, 0x00, 0x00, 0x06,
4043 : : 0x00, 0x00, 0x00, 0x06,
4044 : : 0x00, 0x00, 0x00, 0x06,
4045 : : };
4046 : : const __m128i v_qid_depth_mask = _mm_loadu_si128(
4047 : : (const __m128i *)qid_depth_mask);
4048 : : const __m128i v_sched_map = _mm_loadu_si128(
4049 : : (const __m128i *)sched_type_map);
4050 : : __m128i v_sched_mask = _mm_loadu_si128(
4051 : : (const __m128i *)&sched_and_mask);
4052 : : v_sched_bits = _mm_and_si128(v_qe_meta, v_sched_mask);
4053 : : __m128i v_sched_remapped = _mm_shuffle_epi8(v_sched_map,
4054 : : v_sched_bits);
4055 : : __m128i v_preshift = _mm_and_si128(v_sched_remapped,
4056 : : v_sched_mask);
4057 : : v_sched_done = _mm_srli_epi32(v_preshift, 10);
4058 : : __m128i v_qid_depth = _mm_and_si128(v_qe_status, v_qid_depth_mask);
4059 : : v_qid_depth = _mm_srli_epi32(v_qid_depth, 15);
4060 : : v_sched_done = _mm_or_si128(v_sched_done, v_qid_depth);
4061 : : }
4062 : :
4063 : : /* Priority handling
4064 : : * - QE provides 3 bits of priority
4065 : : * - Shift << 3 to move to MSBs for byte-prio in rte_event
4066 : : * - Mask bits to avoid pollution, leaving only 3 prio MSBs in reg
4067 : : */
4068 : : __m128i v_prio_done;
4069 : : {
4070 : : static const uint8_t prio_mask[16] = {
4071 : : 0x00, 0x00, 0x00, 0x07 << 5,
4072 : : 0x00, 0x00, 0x00, 0x07 << 5,
4073 : : 0x00, 0x00, 0x00, 0x07 << 5,
4074 : : 0x00, 0x00, 0x00, 0x07 << 5,
4075 : : };
4076 : : __m128i v_prio_mask = _mm_loadu_si128(
4077 : : (const __m128i *)prio_mask);
4078 : : __m128i v_prio_shifted = _mm_slli_epi32(v_qe_meta, 3);
4079 : : v_prio_done = _mm_and_si128(v_prio_shifted, v_prio_mask);
4080 : : }
4081 : :
4082 : : /* Event Sub/Type handling:
4083 : : * we want to keep the lower 12 bits of each QE. Shift up by 20 bits
4084 : : * to get the sub/ev type data into rte_event location, clearing the
4085 : : * lower 20 bits in the process.
4086 : : */
4087 : : __m128i v_types_done;
4088 : : {
4089 : : static const uint8_t event_mask[16] = {
4090 : : 0x0f, 0x00, 0x00, 0x00,
4091 : : 0x0f, 0x00, 0x00, 0x00,
4092 : : 0x0f, 0x00, 0x00, 0x00,
4093 : : 0x0f, 0x00, 0x00, 0x00,
4094 : : };
4095 : : static const uint8_t sub_event_mask[16] = {
4096 : : 0xff, 0x00, 0x00, 0x00,
4097 : : 0xff, 0x00, 0x00, 0x00,
4098 : : 0xff, 0x00, 0x00, 0x00,
4099 : : 0xff, 0x00, 0x00, 0x00,
4100 : : };
4101 : : static const uint8_t flow_mask[16] = {
4102 : : 0xff, 0xff, 0x00, 0x00,
4103 : : 0xff, 0xff, 0x00, 0x00,
4104 : : 0xff, 0xff, 0x00, 0x00,
4105 : : 0xff, 0xff, 0x00, 0x00,
4106 : : };
4107 : : __m128i v_event_mask = _mm_loadu_si128(
4108 : : (const __m128i *)event_mask);
4109 : : __m128i v_sub_event_mask = _mm_loadu_si128(
4110 : : (const __m128i *)sub_event_mask);
4111 : : __m128i v_flow_mask = _mm_loadu_si128(
4112 : : (const __m128i *)flow_mask);
4113 : : __m128i v_sub = _mm_srli_epi32(v_qe_meta, 4);
4114 : : v_sub = _mm_and_si128(v_sub, v_sub_event_mask);
4115 : : __m128i v_type = _mm_srli_epi32(v_qe_meta, 12);
4116 : : v_type = _mm_and_si128(v_type, v_event_mask);
4117 : : v_type = _mm_slli_epi32(v_type, 8);
4118 : : v_types_done = _mm_or_si128(v_type, v_sub);
4119 : : v_types_done = _mm_slli_epi32(v_types_done, 20);
4120 : : __m128i v_flow = _mm_and_si128(v_qe_status, v_flow_mask);
4121 : : v_types_done = _mm_or_si128(v_types_done, v_flow);
4122 : : }
4123 : :
4124 : : /* Combine QID, Sched and Prio fields, then Shift >> 8 bits to align
4125 : : * with the rte_event, allowing unpacks to move/blend with payload.
4126 : : */
4127 : : __m128i v_q_s_p_done;
4128 : : {
4129 : : __m128i v_qid_sched = _mm_or_si128(v_qid_done, v_sched_done);
4130 : : __m128i v_q_s_prio = _mm_or_si128(v_qid_sched, v_prio_done);
4131 : : v_q_s_p_done = _mm_srli_epi32(v_q_s_prio, 8);
4132 : : }
4133 : :
4134 : : __m128i v_unpk_ev_23, v_unpk_ev_01, v_ev_2, v_ev_3, v_ev_0, v_ev_1;
4135 : :
4136 : : /* Unpack evs into u64 metadata, then indiv events */
4137 : : v_unpk_ev_23 = _mm_unpackhi_epi32(v_types_done, v_q_s_p_done);
4138 : : v_unpk_ev_01 = _mm_unpacklo_epi32(v_types_done, v_q_s_p_done);
4139 : :
4140 [ # # # # : 0 : switch (valid_events) {
# ]
4141 : : case 4:
4142 : : v_ev_3 = _mm_blend_epi16(v_unpk_ev_23, v_qe_3, 0x0F);
4143 : : v_ev_3 = _mm_alignr_epi8(v_ev_3, v_ev_3, 8);
4144 : 0 : v_ev_3 = _mm_insert_epi8(v_ev_3, qm_port->reorder_id + 3, 7);
4145 : : _mm_storeu_si128((__m128i *)&events[3], v_ev_3);
4146 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched3],
4147 : : 1);
4148 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.queue[ev_qid3].\
4149 : : qid_depth[RTE_PMD_DLB2_GET_QID_DEPTH(&events[3])], 1);
4150 : : /* fallthrough */
4151 : 0 : case 3:
4152 : : v_ev_2 = _mm_unpacklo_epi64(v_unpk_ev_23, v_qe_2);
4153 : 0 : v_ev_2 = _mm_insert_epi8(v_ev_2, qm_port->reorder_id + 2, 7);
4154 : : _mm_storeu_si128((__m128i *)&events[2], v_ev_2);
4155 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched2],
4156 : : 1);
4157 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.queue[ev_qid2].\
4158 : : qid_depth[RTE_PMD_DLB2_GET_QID_DEPTH(&events[2])], 1);
4159 : : /* fallthrough */
4160 : 0 : case 2:
4161 : : v_ev_1 = _mm_blend_epi16(v_unpk_ev_01, v_qe_1, 0x0F);
4162 : : v_ev_1 = _mm_alignr_epi8(v_ev_1, v_ev_1, 8);
4163 : 0 : v_ev_1 = _mm_insert_epi8(v_ev_1, qm_port->reorder_id + 1, 7);
4164 : : _mm_storeu_si128((__m128i *)&events[1], v_ev_1);
4165 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched1],
4166 : : 1);
4167 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.queue[ev_qid1].\
4168 : : qid_depth[RTE_PMD_DLB2_GET_QID_DEPTH(&events[1])], 1);
4169 : : /* fallthrough */
4170 : 0 : case 1:
4171 : : v_ev_0 = _mm_unpacklo_epi64(v_unpk_ev_01, v_qe_0);
4172 : 0 : v_ev_0 = _mm_insert_epi8(v_ev_0, qm_port->reorder_id, 7);
4173 : : _mm_storeu_si128((__m128i *)&events[0], v_ev_0);
4174 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched0],
4175 : : 1);
4176 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.queue[ev_qid0].\
4177 : : qid_depth[RTE_PMD_DLB2_GET_QID_DEPTH(&events[0])], 1);
4178 : : }
4179 : 0 : qm_port->reorder_id += valid_events;
4180 : 0 : }
4181 : :
4182 : : static __rte_always_inline int
4183 : : dlb2_recv_qe_sparse_vec(struct dlb2_port *qm_port, void *events,
4184 : : uint32_t max_events)
4185 : : {
4186 : : /* Using unmasked idx for perf, and masking manually */
4187 : 0 : uint16_t idx = qm_port->cq_idx_unmasked;
4188 : : volatile struct dlb2_dequeue_qe *cq_addr;
4189 : :
4190 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
4191 : :
4192 : 0 : uintptr_t qe_ptr_3 = (uintptr_t)&cq_addr[(idx + 12) &
4193 : 0 : qm_port->cq_depth_mask];
4194 : 0 : uintptr_t qe_ptr_2 = (uintptr_t)&cq_addr[(idx + 8) &
4195 : : qm_port->cq_depth_mask];
4196 : 0 : uintptr_t qe_ptr_1 = (uintptr_t)&cq_addr[(idx + 4) &
4197 : : qm_port->cq_depth_mask];
4198 : 0 : uintptr_t qe_ptr_0 = (uintptr_t)&cq_addr[(idx + 0) &
4199 : : qm_port->cq_depth_mask];
4200 : :
4201 : : /* Load QEs from CQ: use compiler barriers to avoid load reordering */
4202 : : __m128i v_qe_3 = _mm_loadu_si128((const __m128i *)qe_ptr_3);
4203 : 0 : rte_compiler_barrier();
4204 : : __m128i v_qe_2 = _mm_loadu_si128((const __m128i *)qe_ptr_2);
4205 : 0 : rte_compiler_barrier();
4206 : : __m128i v_qe_1 = _mm_loadu_si128((const __m128i *)qe_ptr_1);
4207 : 0 : rte_compiler_barrier();
4208 : : __m128i v_qe_0 = _mm_loadu_si128((const __m128i *)qe_ptr_0);
4209 : :
4210 : : /* Generate the pkt_shuffle mask;
4211 : : * - Avoids load in otherwise load-heavy section of code
4212 : : * - Moves bytes 3,7,11,15 (gen bit bytes) to LSB bytes in XMM
4213 : : */
4214 : : const uint32_t stat_shuf_bytes = (15 << 24) | (11 << 16) | (7 << 8) | 3;
4215 : : __m128i v_zeros = _mm_setzero_si128();
4216 : : __m128i v_ffff = _mm_cmpeq_epi8(v_zeros, v_zeros);
4217 : : __m128i v_stat_shuf_mask = _mm_insert_epi32(v_ffff, stat_shuf_bytes, 0);
4218 : :
4219 : : /* Extract u32 components required from the QE
4220 : : * - QE[64 to 95 ] for metadata (qid, sched, prio, event type, ...)
4221 : : * - QE[96 to 127] for status (cq gen bit, error)
4222 : : *
4223 : : * Note that stage 1 of the unpacking is re-used for both u32 extracts
4224 : : */
4225 : : __m128i v_qe_02 = _mm_unpackhi_epi32(v_qe_0, v_qe_2);
4226 : : __m128i v_qe_13 = _mm_unpackhi_epi32(v_qe_1, v_qe_3);
4227 : : __m128i v_qe_status = _mm_unpackhi_epi32(v_qe_02, v_qe_13);
4228 : : __m128i v_qe_meta = _mm_unpacklo_epi32(v_qe_02, v_qe_13);
4229 : :
4230 : : /* Status byte (gen_bit, error) handling:
4231 : : * - Shuffle to lanes 0,1,2,3, clear all others
4232 : : * - Shift right by 7 for gen bit to MSB, movemask to scalar
4233 : : * - Shift right by 2 for error bit to MSB, movemask to scalar
4234 : : */
4235 : : __m128i v_qe_shuffled = _mm_shuffle_epi8(v_qe_status, v_stat_shuf_mask);
4236 : : __m128i v_qes_shift_gen_bit = _mm_slli_epi32(v_qe_shuffled, 7);
4237 : 0 : int32_t qe_gen_bits = _mm_movemask_epi8(v_qes_shift_gen_bit) & 0xf;
4238 : :
4239 : : /* Expected vs Reality of QE Gen bits
4240 : : * - cq_rolling_mask provides expected bits
4241 : : * - QE loads, unpacks/shuffle and movemask provides reality
4242 : : * - XOR of the two gives bitmask of new packets
4243 : : * - POPCNT to get the number of new events
4244 : : */
4245 : 0 : uint64_t rolling = qm_port->cq_rolling_mask & 0xF;
4246 : 0 : uint64_t qe_xor_bits = (qe_gen_bits ^ rolling);
4247 [ # # ]: 0 : uint32_t count_new = rte_popcount32(qe_xor_bits);
4248 : 0 : count_new = RTE_MIN(count_new, max_events);
4249 [ # # ]: 0 : if (!count_new)
4250 : : return 0;
4251 : :
4252 : : /* emulate a 128 bit rotate using 2x 64-bit numbers and bit-shifts */
4253 : :
4254 : 0 : uint64_t m_rshift = qm_port->cq_rolling_mask >> count_new;
4255 : 0 : uint64_t m_lshift = qm_port->cq_rolling_mask << (64 - count_new);
4256 : 0 : uint64_t m2_rshift = qm_port->cq_rolling_mask_2 >> count_new;
4257 : 0 : uint64_t m2_lshift = qm_port->cq_rolling_mask_2 << (64 - count_new);
4258 : :
4259 : : /* shifted out of m2 into MSB of m */
4260 : 0 : qm_port->cq_rolling_mask = (m_rshift | m2_lshift);
4261 : :
4262 : : /* shifted out of m "looped back" into MSB of m2 */
4263 : 0 : qm_port->cq_rolling_mask_2 = (m2_rshift | m_lshift);
4264 : :
4265 : : /* Prefetch the next QEs - should run as IPC instead of cycles */
4266 : 0 : rte_prefetch0(&cq_addr[(idx + 16) & qm_port->cq_depth_mask]);
4267 : 0 : rte_prefetch0(&cq_addr[(idx + 20) & qm_port->cq_depth_mask]);
4268 : 0 : rte_prefetch0(&cq_addr[(idx + 24) & qm_port->cq_depth_mask]);
4269 : 0 : rte_prefetch0(&cq_addr[(idx + 28) & qm_port->cq_depth_mask]);
4270 : :
4271 : : /* Convert QEs from XMM regs to events and store events directly */
4272 : 0 : _process_deq_qes_vec_impl(qm_port, events, v_qe_3, v_qe_2, v_qe_1,
4273 : : v_qe_0, v_qe_meta, v_qe_status, count_new);
4274 : :
4275 : 0 : return count_new;
4276 : : }
4277 : :
4278 : : static inline void
4279 : : dlb2_inc_cq_idx(struct dlb2_port *qm_port, int cnt)
4280 : : {
4281 : 0 : uint16_t idx = qm_port->cq_idx_unmasked + cnt;
4282 : :
4283 : 0 : qm_port->cq_idx_unmasked = idx;
4284 : 0 : qm_port->cq_idx = idx & qm_port->cq_depth_mask;
4285 : 0 : qm_port->gen_bit = (~(idx >> qm_port->gen_bit_shift)) & 0x1;
4286 : : }
4287 : :
4288 : : static inline int16_t
4289 : 0 : dlb2_hw_dequeue_sparse(struct dlb2_eventdev *dlb2,
4290 : : struct dlb2_eventdev_port *ev_port,
4291 : : struct rte_event *events,
4292 : : uint16_t max_num,
4293 : : uint64_t dequeue_timeout_ticks)
4294 : : {
4295 : : uint64_t start_ticks = 0ULL;
4296 : : struct dlb2_port *qm_port;
4297 : : int num = 0;
4298 : : bool use_scalar;
4299 : : uint64_t timeout;
4300 : :
4301 : 0 : qm_port = &ev_port->qm_port;
4302 : 0 : use_scalar = qm_port->use_scalar;
4303 : :
4304 [ # # ]: 0 : if (!dlb2->global_dequeue_wait)
4305 : : timeout = dequeue_timeout_ticks;
4306 : : else
4307 : 0 : timeout = dlb2->global_dequeue_wait_ticks;
4308 : :
4309 [ # # ]: 0 : if (timeout != 0)
4310 : : start_ticks = rte_get_timer_cycles();
4311 : :
4312 [ # # # # ]: 0 : use_scalar = use_scalar || (max_num & 0x3);
4313 : :
4314 [ # # ]: 0 : while (num < max_num) {
4315 : : struct dlb2_dequeue_qe qes[DLB2_NUM_QES_PER_CACHE_LINE];
4316 : : int num_avail;
4317 : :
4318 [ # # ]: 0 : if (use_scalar) {
4319 : : int n_iter = 0;
4320 : : uint64_t m_rshift, m_lshift, m2_rshift, m2_lshift;
4321 : :
4322 : : num_avail = dlb2_recv_qe_sparse(qm_port, qes);
4323 : 0 : num_avail = RTE_MIN(num_avail, max_num - num);
4324 : 0 : dlb2_inc_cq_idx(qm_port, num_avail << 2);
4325 [ # # ]: 0 : if (num_avail == DLB2_NUM_QES_PER_CACHE_LINE)
4326 : 0 : n_iter = dlb2_process_dequeue_four_qes(ev_port,
4327 : : qm_port,
4328 : 0 : &events[num],
4329 : : &qes[0]);
4330 [ # # ]: 0 : else if (num_avail)
4331 : 0 : n_iter = dlb2_process_dequeue_qes(ev_port,
4332 : : qm_port,
4333 : 0 : &events[num],
4334 : : &qes[0],
4335 : : num_avail);
4336 [ # # ]: 0 : if (n_iter != 0) {
4337 : 0 : num += n_iter;
4338 : : /* update rolling_mask for vector code support */
4339 : 0 : m_rshift = qm_port->cq_rolling_mask >> n_iter;
4340 : 0 : m_lshift = qm_port->cq_rolling_mask << (64 - n_iter);
4341 : 0 : m2_rshift = qm_port->cq_rolling_mask_2 >> n_iter;
4342 : 0 : m2_lshift = qm_port->cq_rolling_mask_2 <<
4343 : : (64 - n_iter);
4344 : 0 : qm_port->cq_rolling_mask = (m_rshift | m2_lshift);
4345 : 0 : qm_port->cq_rolling_mask_2 = (m2_rshift | m_lshift);
4346 : : }
4347 : : } else { /* !use_scalar */
4348 : 0 : num_avail = dlb2_recv_qe_sparse_vec(qm_port,
4349 : 0 : &events[num],
4350 : 0 : max_num - num);
4351 : 0 : dlb2_inc_cq_idx(qm_port, num_avail << 2);
4352 : 0 : num += num_avail;
4353 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num_avail);
4354 : : }
4355 [ # # ]: 0 : if (!num_avail) {
4356 [ # # ]: 0 : if ((timeout == 0) || (num > 0))
4357 : : /* Not waiting in any form or 1+ events recd */
4358 : : break;
4359 [ # # ]: 0 : else if (dlb2_dequeue_wait(dlb2, ev_port, qm_port,
4360 : : timeout, start_ticks))
4361 : : break;
4362 : : }
4363 : : }
4364 : :
4365 : 0 : qm_port->owed_tokens += num;
4366 : :
4367 [ # # ]: 0 : if (num) {
4368 [ # # ]: 0 : if (qm_port->token_pop_mode == RTE_PMD_DLB2_AUTO_POP)
4369 : : dlb2_consume_qe_immediate(qm_port, num);
4370 : :
4371 : 0 : ev_port->outstanding_releases += num;
4372 : :
4373 : : #if DLB_HW_CREDITS_CHECKS
4374 : 0 : dlb2_port_credits_inc(qm_port, num);
4375 : : #endif
4376 : : }
4377 : :
4378 : 0 : return num;
4379 : : }
4380 : :
4381 : : static __rte_always_inline int
4382 : : dlb2_recv_qe(struct dlb2_port *qm_port, struct dlb2_dequeue_qe *qe,
4383 : : uint8_t *offset)
4384 : : {
4385 : 0 : uint8_t xor_mask[2][4] = { {0x0F, 0x0E, 0x0C, 0x08},
4386 : : {0x00, 0x01, 0x03, 0x07} };
4387 : 0 : uint8_t and_mask[4] = {0x0F, 0x0E, 0x0C, 0x08};
4388 : : volatile struct dlb2_dequeue_qe *cq_addr;
4389 : : __m128i *qes = (__m128i *)qe;
4390 : : uint64_t *cache_line_base;
4391 : : uint8_t gen_bits;
4392 : :
4393 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
4394 : 0 : cq_addr = &cq_addr[qm_port->cq_idx];
4395 : :
4396 : 0 : cache_line_base = (void *)(((uintptr_t)cq_addr) & ~0x3F);
4397 : 0 : *offset = ((uintptr_t)cq_addr & 0x30) >> 4;
4398 : :
4399 : : /* Load the next CQ cache line from memory. Pack these reads as tight
4400 : : * as possible to reduce the chance that DLB invalidates the line while
4401 : : * the CPU is reading it. Read the cache line backwards to ensure that
4402 : : * if QE[N] (N > 0) is valid, then QEs[0:N-1] are too.
4403 : : *
4404 : : * (Valid QEs start at &qe[offset])
4405 : : */
4406 : 0 : qes[3] = _mm_load_si128((__m128i *)&cache_line_base[6]);
4407 : 0 : qes[2] = _mm_load_si128((__m128i *)&cache_line_base[4]);
4408 : 0 : qes[1] = _mm_load_si128((__m128i *)&cache_line_base[2]);
4409 : 0 : qes[0] = _mm_load_si128((__m128i *)&cache_line_base[0]);
4410 : :
4411 : : /* Evict the cache line ASAP */
4412 : : rte_cldemote(cache_line_base);
4413 : :
4414 : : /* Extract and combine the gen bits */
4415 : 0 : gen_bits = ((_mm_extract_epi8(qes[0], 15) & 0x1) << 0) |
4416 : 0 : ((_mm_extract_epi8(qes[1], 15) & 0x1) << 1) |
4417 : 0 : ((_mm_extract_epi8(qes[2], 15) & 0x1) << 2) |
4418 : 0 : ((_mm_extract_epi8(qes[3], 15) & 0x1) << 3);
4419 : :
4420 : : /* XOR the combined bits such that a 1 represents a valid QE */
4421 : 0 : gen_bits ^= xor_mask[qm_port->gen_bit][*offset];
4422 : :
4423 : : /* Mask off gen bits we don't care about */
4424 : 0 : gen_bits &= and_mask[*offset];
4425 : :
4426 [ # # ]: 0 : return rte_popcount32(gen_bits);
4427 : : }
4428 : :
4429 : : static inline int16_t
4430 : 0 : dlb2_hw_dequeue(struct dlb2_eventdev *dlb2,
4431 : : struct dlb2_eventdev_port *ev_port,
4432 : : struct rte_event *events,
4433 : : uint16_t max_num,
4434 : : uint64_t dequeue_timeout_ticks)
4435 : : {
4436 : : uint64_t timeout;
4437 : : uint64_t start_ticks = 0ULL;
4438 : : struct dlb2_port *qm_port;
4439 : : int num = 0;
4440 : :
4441 : 0 : qm_port = &ev_port->qm_port;
4442 : :
4443 : : /* We have a special implementation for waiting. Wait can be:
4444 : : * 1) no waiting at all
4445 : : * 2) busy poll only
4446 : : * 3) wait for interrupt. If wakeup and poll time
4447 : : * has expired, then return to caller
4448 : : * 4) umonitor/umwait repeatedly up to poll time
4449 : : */
4450 : :
4451 : : /* If configured for per dequeue wait, then use wait value provided
4452 : : * to this API. Otherwise we must use the global
4453 : : * value from eventdev config time.
4454 : : */
4455 [ # # ]: 0 : if (!dlb2->global_dequeue_wait)
4456 : : timeout = dequeue_timeout_ticks;
4457 : : else
4458 : 0 : timeout = dlb2->global_dequeue_wait_ticks;
4459 : :
4460 [ # # ]: 0 : if (timeout != 0)
4461 : : start_ticks = rte_get_timer_cycles();
4462 : :
4463 [ # # ]: 0 : while (num < max_num) {
4464 : : struct dlb2_dequeue_qe qes[DLB2_NUM_QES_PER_CACHE_LINE];
4465 : : uint8_t offset;
4466 : : int num_avail;
4467 : :
4468 : : /* Copy up to 4 QEs from the current cache line into qes */
4469 : : num_avail = dlb2_recv_qe(qm_port, qes, &offset);
4470 : :
4471 : : /* But don't process more than the user requested */
4472 : 0 : num_avail = RTE_MIN(num_avail, max_num - num);
4473 : :
4474 : : dlb2_inc_cq_idx(qm_port, num_avail);
4475 : :
4476 [ # # ]: 0 : if (num_avail == DLB2_NUM_QES_PER_CACHE_LINE)
4477 : 0 : num += dlb2_process_dequeue_four_qes(ev_port,
4478 : : qm_port,
4479 : 0 : &events[num],
4480 : : &qes[offset]);
4481 [ # # ]: 0 : else if (num_avail)
4482 : 0 : num += dlb2_process_dequeue_qes(ev_port,
4483 : : qm_port,
4484 : 0 : &events[num],
4485 : : &qes[offset],
4486 : : num_avail);
4487 [ # # ]: 0 : else if ((timeout == 0) || (num > 0))
4488 : : /* Not waiting in any form, or 1+ events received? */
4489 : : break;
4490 [ # # ]: 0 : else if (dlb2_dequeue_wait(dlb2, ev_port, qm_port,
4491 : : timeout, start_ticks))
4492 : : break;
4493 : : }
4494 : :
4495 : 0 : qm_port->owed_tokens += num;
4496 : :
4497 [ # # ]: 0 : if (num) {
4498 [ # # ]: 0 : if (qm_port->token_pop_mode == RTE_PMD_DLB2_AUTO_POP)
4499 : : dlb2_consume_qe_immediate(qm_port, num);
4500 : :
4501 : 0 : ev_port->outstanding_releases += num;
4502 : :
4503 : : #if DLB_HW_CREDITS_CHECKS
4504 : 0 : dlb2_port_credits_inc(qm_port, num);
4505 : : #endif
4506 : : }
4507 : :
4508 : 0 : return num;
4509 : : }
4510 : :
4511 : : static uint16_t
4512 : 0 : dlb2_event_dequeue_burst(void *event_port, struct rte_event *ev, uint16_t num,
4513 : : uint64_t wait)
4514 : : {
4515 : : struct dlb2_eventdev_port *ev_port = event_port;
4516 : : struct dlb2_port *qm_port = &ev_port->qm_port;
4517 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
4518 : 0 : struct dlb2_reorder *order = qm_port->order;
4519 : : struct process_local_port_data *port_data;
4520 : : uint16_t cnt;
4521 : :
4522 : : RTE_ASSERT(ev_port->setup_done);
4523 : : RTE_ASSERT(ev != NULL);
4524 : :
4525 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
4526 : :
4527 [ # # ]: 0 : if (!port_data->mmaped)
4528 : 0 : dlb2_iface_low_level_io_init(&dlb2->qm_instance);
4529 : :
4530 [ # # # # ]: 0 : if (ev_port->implicit_release && ev_port->outstanding_releases > 0) {
4531 : : uint16_t out_rels = ev_port->outstanding_releases;
4532 [ # # ]: 0 : if (qm_port->reorder_en) {
4533 : : /* for directed, no-op command-byte = 0, but set dsi field */
4534 : : /* for load-balanced, set COMP */
4535 : : uint64_t release_u64 =
4536 [ # # ]: 0 : qm_port->is_directed ? 0xFF : (uint64_t)DLB2_COMP_CMD_BYTE << 56;
4537 : :
4538 [ # # ]: 0 : for (uint8_t i = order->next_to_enqueue; i != qm_port->reorder_id; i++)
4539 [ # # ]: 0 : if (order->enq_reorder[i].u64[1] == 0)
4540 : 0 : order->enq_reorder[i].u64[1] = release_u64;
4541 : :
4542 : 0 : __dlb2_event_enqueue_burst_reorder(event_port, NULL, 0,
4543 : 0 : qm_port->token_pop_mode == RTE_PMD_DLB2_DELAYED_POP);
4544 : : } else {
4545 : 0 : dlb2_event_release(dlb2, ev_port->id, out_rels);
4546 : : }
4547 : :
4548 : 0 : DLB2_INC_STAT(ev_port->stats.tx_implicit_rel, out_rels);
4549 : : }
4550 : :
4551 [ # # # # ]: 0 : if (qm_port->token_pop_mode == RTE_PMD_DLB2_DEFERRED_POP && qm_port->owed_tokens)
4552 : : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
4553 : :
4554 : 0 : cnt = dlb2_hw_dequeue(dlb2, ev_port, ev, num, wait);
4555 : :
4556 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.total_polls, 1);
4557 [ # # ]: 0 : DLB2_INC_STAT(ev_port->stats.traffic.zero_polls, ((cnt == 0) ? 1 : 0));
4558 : 0 : dlb2_check_and_return_credits(ev_port, !cnt,
4559 : : DLB2_ZERO_DEQ_CREDIT_RETURN_THRES);
4560 : :
4561 : 0 : return cnt;
4562 : : }
4563 : :
4564 : : static uint16_t
4565 : 0 : dlb2_event_dequeue_burst_sparse(void *event_port, struct rte_event *ev,
4566 : : uint16_t num, uint64_t wait)
4567 : : {
4568 : : struct dlb2_eventdev_port *ev_port = event_port;
4569 : : struct dlb2_port *qm_port = &ev_port->qm_port;
4570 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
4571 : 0 : struct dlb2_reorder *order = qm_port->order;
4572 : : struct process_local_port_data *port_data;
4573 : : uint16_t cnt;
4574 : :
4575 : : RTE_ASSERT(ev_port->setup_done);
4576 : : RTE_ASSERT(ev != NULL);
4577 : :
4578 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
4579 : :
4580 [ # # ]: 0 : if (!port_data->mmaped)
4581 : 0 : dlb2_iface_low_level_io_init(&dlb2->qm_instance);
4582 : :
4583 [ # # # # ]: 0 : if (ev_port->implicit_release && ev_port->outstanding_releases > 0) {
4584 : : uint16_t out_rels = ev_port->outstanding_releases;
4585 [ # # ]: 0 : if (qm_port->reorder_en) {
4586 : : struct rte_event release_burst[8];
4587 : : int num_releases = 0;
4588 : :
4589 : : /* go through reorder buffer looking for missing releases. */
4590 [ # # ]: 0 : for (uint8_t i = order->next_to_enqueue; i != qm_port->reorder_id; i++) {
4591 [ # # ]: 0 : if (order->enq_reorder[i].u64[1] == 0) {
4592 : 0 : release_burst[num_releases++] = (struct rte_event){
4593 : : .op = RTE_EVENT_OP_RELEASE,
4594 : : .impl_opaque = i,
4595 : : };
4596 : :
4597 [ # # ]: 0 : if (num_releases == RTE_DIM(release_burst)) {
4598 : 0 : __dlb2_event_enqueue_burst_reorder(event_port,
4599 : : release_burst, RTE_DIM(release_burst),
4600 : 0 : qm_port->token_pop_mode ==
4601 : : RTE_PMD_DLB2_DELAYED_POP);
4602 : : num_releases = 0;
4603 : : }
4604 : : }
4605 : : }
4606 : :
4607 [ # # ]: 0 : if (num_releases)
4608 : 0 : __dlb2_event_enqueue_burst_reorder(event_port, release_burst
4609 : : , num_releases,
4610 : 0 : qm_port->token_pop_mode == RTE_PMD_DLB2_DELAYED_POP);
4611 : : } else {
4612 : 0 : dlb2_event_release(dlb2, ev_port->id, out_rels);
4613 : : }
4614 : :
4615 : : RTE_ASSERT(ev_port->outstanding_releases == 0);
4616 : 0 : DLB2_INC_STAT(ev_port->stats.tx_implicit_rel, out_rels);
4617 : : }
4618 : :
4619 [ # # # # ]: 0 : if (qm_port->token_pop_mode == RTE_PMD_DLB2_DEFERRED_POP && qm_port->owed_tokens)
4620 : : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
4621 : :
4622 : 0 : cnt = dlb2_hw_dequeue_sparse(dlb2, ev_port, ev, num, wait);
4623 : :
4624 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.total_polls, 1);
4625 [ # # ]: 0 : DLB2_INC_STAT(ev_port->stats.traffic.zero_polls, ((cnt == 0) ? 1 : 0));
4626 : 0 : dlb2_check_and_return_credits(ev_port, !cnt,
4627 : : DLB2_ZERO_DEQ_CREDIT_RETURN_THRES);
4628 : :
4629 : 0 : return cnt;
4630 : : }
4631 : :
4632 : : static void
4633 : 0 : dlb2_flush_port(struct rte_eventdev *dev, int port_id)
4634 : : {
4635 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4636 : : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[port_id];
4637 : 0 : struct dlb2_reorder *order = ev_port->qm_port.order;
4638 : : eventdev_stop_flush_t flush;
4639 : : struct rte_event ev;
4640 : : uint8_t dev_id;
4641 : : void *arg;
4642 : : int i;
4643 : :
4644 : 0 : flush = dev->dev_ops->dev_stop_flush;
4645 : 0 : dev_id = dev->data->dev_id;
4646 : 0 : arg = dev->data->dev_stop_flush_arg;
4647 : :
4648 [ # # ]: 0 : while (rte_event_dequeue_burst(dev_id, port_id, &ev, 1, 0)) {
4649 [ # # ]: 0 : if (flush)
4650 : 0 : flush(dev_id, ev, arg);
4651 : :
4652 [ # # ]: 0 : if (dlb2->ev_ports[port_id].qm_port.is_directed)
4653 : 0 : continue;
4654 : :
4655 : 0 : ev.op = RTE_EVENT_OP_RELEASE;
4656 : :
4657 : : rte_event_enqueue_burst(dev_id, port_id, &ev, 1);
4658 : : }
4659 : :
4660 : : /* Enqueue any additional outstanding releases */
4661 : 0 : ev.op = RTE_EVENT_OP_RELEASE;
4662 : :
4663 [ # # ]: 0 : for (i = dlb2->ev_ports[port_id].outstanding_releases; i > 0; i--) {
4664 [ # # ]: 0 : ev.impl_opaque = order ? order->next_to_enqueue : 0;
4665 : : rte_event_enqueue_burst(dev_id, port_id, &ev, 1);
4666 : : }
4667 : 0 : }
4668 : :
4669 : : static uint32_t
4670 : 0 : dlb2_get_ldb_queue_depth(struct dlb2_eventdev *dlb2,
4671 : : struct dlb2_eventdev_queue *queue)
4672 : : {
4673 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
4674 : : struct dlb2_get_ldb_queue_depth_args cfg;
4675 : : int ret;
4676 : :
4677 : 0 : cfg.queue_id = queue->qm_queue.id;
4678 : :
4679 : 0 : ret = dlb2_iface_get_ldb_queue_depth(handle, &cfg);
4680 [ # # ]: 0 : if (ret < 0) {
4681 : 0 : DLB2_LOG_ERR("dlb2: get_ldb_queue_depth ret=%d (driver status: %s)",
4682 : : ret, dlb2_error_strings[cfg.response.status]);
4683 : 0 : return ret;
4684 : : }
4685 : :
4686 : 0 : return cfg.response.id;
4687 : : }
4688 : :
4689 : : static uint32_t
4690 : 0 : dlb2_get_dir_queue_depth(struct dlb2_eventdev *dlb2,
4691 : : struct dlb2_eventdev_queue *queue)
4692 : : {
4693 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
4694 : : struct dlb2_get_dir_queue_depth_args cfg;
4695 : : int ret;
4696 : :
4697 : 0 : cfg.queue_id = queue->qm_queue.id;
4698 : :
4699 : 0 : ret = dlb2_iface_get_dir_queue_depth(handle, &cfg);
4700 [ # # ]: 0 : if (ret < 0) {
4701 : 0 : DLB2_LOG_ERR("dlb2: get_dir_queue_depth ret=%d (driver status: %s)",
4702 : : ret, dlb2_error_strings[cfg.response.status]);
4703 : 0 : return ret;
4704 : : }
4705 : :
4706 : 0 : return cfg.response.id;
4707 : : }
4708 : :
4709 : : uint32_t
4710 : 0 : dlb2_get_queue_depth(struct dlb2_eventdev *dlb2,
4711 : : struct dlb2_eventdev_queue *queue)
4712 : : {
4713 [ # # ]: 0 : if (queue->qm_queue.is_directed)
4714 : 0 : return dlb2_get_dir_queue_depth(dlb2, queue);
4715 : : else
4716 : 0 : return dlb2_get_ldb_queue_depth(dlb2, queue);
4717 : : }
4718 : :
4719 : : #define PARAM_ERR(param, ret, err_str)\
4720 : : do { \
4721 : : if (!ret) \
4722 : : ret = -EINVAL; \
4723 : : DLB2_LOG_ERR("dlb2: dlb2_set_port_param error, param=%" PRIu64 " ret=%d %s",\
4724 : : param, ret, err_str); \
4725 : : } while (0)
4726 : :
4727 : : int
4728 : 0 : dlb2_set_port_param(struct dlb2_eventdev *dlb2,
4729 : : int port_id,
4730 : : uint64_t param_flags,
4731 : : struct rte_pmd_dlb2_port_param *param_val)
4732 : : {
4733 : : struct rte_pmd_dlb2_port_param *port_param = param_val;
4734 : : struct dlb2_port *port = &dlb2->ev_ports[port_id].qm_port;
4735 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
4736 : : int ret = 0, bit = 0;
4737 : :
4738 [ # # ]: 0 : while (param_flags) {
4739 [ # # ]: 0 : uint64_t param = rte_bit_relaxed_test_and_clear64(bit++, ¶m_flags);
4740 : :
4741 [ # # ]: 0 : if (!param)
4742 : 0 : continue;
4743 [ # # # ]: 0 : switch (param) {
4744 : 0 : case DLB2_SET_PORT_FLOW_MIGRATION_THRESHOLD:
4745 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
4746 : 0 : struct dlb2_cq_inflight_ctrl_args args = {0};
4747 : :
4748 : 0 : args.enable = true;
4749 : 0 : args.port_id = port->id;
4750 : 0 : args.threshold = port_param->inflight_threshold;
4751 [ # # ]: 0 : if (dlb2->ev_ports[port_id].setup_done)
4752 : 0 : ret = dlb2_iface_set_cq_inflight_ctrl(handle, &args);
4753 [ # # ]: 0 : if (ret) {
4754 : 0 : PARAM_ERR(param, ret, "Failed to set inflight threshold");
4755 : 0 : return ret;
4756 : : }
4757 : 0 : port->enable_inflight_ctrl = true;
4758 : 0 : port->inflight_threshold = args.threshold;
4759 : : } else {
4760 [ # # ]: 0 : PARAM_ERR(param, ret, "FLOW_MIGRATION_THRESHOLD is only supported for 2.5 HW");
4761 : 0 : return ret;
4762 : : }
4763 : : break;
4764 : 0 : case DLB2_SET_PORT_HL:
4765 [ # # ]: 0 : if (dlb2->ev_ports[port_id].setup_done) {
4766 [ # # ]: 0 : PARAM_ERR(param, ret, "DLB2_SET_PORT_HL must be called before setting up port");
4767 : 0 : return ret;
4768 : : }
4769 : 0 : port->hist_list = port_param->port_hl;
4770 : 0 : break;
4771 : 0 : default:
4772 [ # # ]: 0 : PARAM_ERR(param, ret, "Unsupported flag");
4773 : 0 : return ret;
4774 : : }
4775 : : }
4776 : :
4777 : : return ret;
4778 : : }
4779 : :
4780 : : static bool
4781 : : dlb2_queue_is_empty(struct dlb2_eventdev *dlb2,
4782 : : struct dlb2_eventdev_queue *queue)
4783 : : {
4784 : 0 : return dlb2_get_queue_depth(dlb2, queue) == 0;
4785 : : }
4786 : :
4787 : : static bool
4788 : 0 : dlb2_linked_queues_empty(struct dlb2_eventdev *dlb2)
4789 : : {
4790 : : int i;
4791 : :
4792 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4793 [ # # ]: 0 : if (dlb2->ev_queues[i].num_links == 0)
4794 : 0 : continue;
4795 [ # # ]: 0 : if (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4796 : : return false;
4797 : : }
4798 : :
4799 : : return true;
4800 : : }
4801 : :
4802 : : static bool
4803 : : dlb2_queues_empty(struct dlb2_eventdev *dlb2)
4804 : : {
4805 : : int i;
4806 : :
4807 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4808 [ # # ]: 0 : if (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4809 : : return false;
4810 : : }
4811 : :
4812 : : return true;
4813 : : }
4814 : :
4815 : : static void
4816 : 0 : dlb2_drain(struct rte_eventdev *dev)
4817 : : {
4818 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4819 : : struct dlb2_eventdev_port *ev_port = NULL;
4820 : : uint8_t dev_id;
4821 : : int i;
4822 : :
4823 : 0 : dev_id = dev->data->dev_id;
4824 : :
4825 [ # # ]: 0 : while (!dlb2_linked_queues_empty(dlb2)) {
4826 : : /* Flush all the ev_ports, which will drain all their connected
4827 : : * queues.
4828 : : */
4829 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
4830 : 0 : dlb2_flush_port(dev, i);
4831 : : }
4832 : :
4833 : : /* The queues are empty, but there may be events left in the ports. */
4834 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
4835 : 0 : dlb2_flush_port(dev, i);
4836 : :
4837 : : /* If the domain's queues are empty, we're done. */
4838 [ # # ]: 0 : if (dlb2_queues_empty(dlb2))
4839 : : return;
4840 : :
4841 : : /* Else, there must be at least one unlinked load-balanced queue.
4842 : : * Select a load-balanced port with which to drain the unlinked
4843 : : * queue(s).
4844 : : */
4845 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
4846 : 0 : ev_port = &dlb2->ev_ports[i];
4847 : :
4848 [ # # ]: 0 : if (!ev_port->qm_port.is_directed)
4849 : : break;
4850 : : }
4851 : :
4852 [ # # ]: 0 : if (i == dlb2->num_ports) {
4853 : 0 : DLB2_LOG_ERR("internal error: no LDB ev_ports");
4854 : 0 : return;
4855 : : }
4856 : :
4857 : 0 : rte_errno = 0;
4858 : 0 : rte_event_port_unlink(dev_id, ev_port->id, NULL, 0);
4859 : :
4860 [ # # ]: 0 : if (rte_errno) {
4861 : 0 : DLB2_LOG_ERR("internal error: failed to unlink ev_port %d",
4862 : : ev_port->id);
4863 : 0 : return;
4864 : : }
4865 : :
4866 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4867 : : uint8_t qid, prio;
4868 : : int ret;
4869 : :
4870 [ # # ]: 0 : if (dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4871 : 0 : continue;
4872 : :
4873 : 0 : qid = i;
4874 : 0 : prio = 0;
4875 : :
4876 : : /* Link the ev_port to the queue */
4877 : 0 : ret = rte_event_port_link(dev_id, ev_port->id, &qid, &prio, 1);
4878 [ # # ]: 0 : if (ret != 1) {
4879 : 0 : DLB2_LOG_ERR("internal error: failed to link ev_port %d to queue %d",
4880 : : ev_port->id, qid);
4881 : 0 : return;
4882 : : }
4883 : :
4884 : : /* Flush the queue */
4885 [ # # ]: 0 : while (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4886 : 0 : dlb2_flush_port(dev, ev_port->id);
4887 : :
4888 : : /* Drain any extant events in the ev_port. */
4889 : 0 : dlb2_flush_port(dev, ev_port->id);
4890 : :
4891 : : /* Unlink the ev_port from the queue */
4892 : 0 : ret = rte_event_port_unlink(dev_id, ev_port->id, &qid, 1);
4893 [ # # ]: 0 : if (ret != 1) {
4894 : 0 : DLB2_LOG_ERR("internal error: failed to unlink ev_port %d to queue %d",
4895 : : ev_port->id, qid);
4896 : 0 : return;
4897 : : }
4898 : : }
4899 : : }
4900 : :
4901 : : static void
4902 : 0 : dlb2_eventdev_stop(struct rte_eventdev *dev)
4903 : : {
4904 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4905 : :
4906 : 0 : rte_spinlock_lock(&dlb2->qm_instance.resource_lock);
4907 : :
4908 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED) {
4909 : : DLB2_LOG_LINE_DBG("Internal error: already stopped");
4910 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4911 : 0 : return;
4912 [ # # ]: 0 : } else if (dlb2->run_state != DLB2_RUN_STATE_STARTED) {
4913 : 0 : DLB2_LOG_ERR("Internal error: bad state %d for dev_stop",
4914 : : (int)dlb2->run_state);
4915 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4916 : 0 : return;
4917 : : }
4918 : :
4919 : 0 : dlb2->run_state = DLB2_RUN_STATE_STOPPING;
4920 : :
4921 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4922 : :
4923 : 0 : dlb2_drain(dev);
4924 : :
4925 : 0 : dlb2->run_state = DLB2_RUN_STATE_STOPPED;
4926 : : }
4927 : :
4928 : : static int
4929 : 0 : dlb2_eventdev_close(struct rte_eventdev *dev)
4930 : : {
4931 : 0 : dlb2_hw_reset_sched_domain(dev, false);
4932 : :
4933 : 0 : return 0;
4934 : : }
4935 : :
4936 : : static void
4937 : 0 : dlb2_eventdev_queue_release(struct rte_eventdev *dev, uint8_t id)
4938 : : {
4939 : : RTE_SET_USED(dev);
4940 : : RTE_SET_USED(id);
4941 : :
4942 : : /* This function intentionally left blank. */
4943 : 0 : }
4944 : :
4945 : : static void
4946 : 0 : dlb2_eventdev_port_release(void *port)
4947 : : {
4948 : : struct dlb2_eventdev_port *ev_port = port;
4949 : : struct dlb2_port *qm_port;
4950 : :
4951 [ # # ]: 0 : if (ev_port) {
4952 : 0 : qm_port = &ev_port->qm_port;
4953 [ # # ]: 0 : if (qm_port->config_state == DLB2_CONFIGURED)
4954 : 0 : dlb2_free_qe_mem(qm_port);
4955 : : }
4956 : 0 : }
4957 : :
4958 : : static int
4959 : 0 : dlb2_eventdev_timeout_ticks(struct rte_eventdev *dev, uint64_t ns,
4960 : : uint64_t *timeout_ticks)
4961 : : {
4962 : : RTE_SET_USED(dev);
4963 : 0 : uint64_t cycles_per_ns = rte_get_timer_hz() / 1E9;
4964 : :
4965 : 0 : *timeout_ticks = ns * cycles_per_ns;
4966 : :
4967 : 0 : return 0;
4968 : : }
4969 : :
4970 : : static void
4971 : : dlb2_entry_points_init(struct rte_eventdev *dev)
4972 : : {
4973 : : struct dlb2_eventdev *dlb2;
4974 : :
4975 : : /* Expose PMD's eventdev interface */
4976 : : static struct eventdev_ops dlb2_eventdev_entry_ops = {
4977 : : .dev_infos_get = dlb2_eventdev_info_get,
4978 : : .dev_configure = dlb2_eventdev_configure,
4979 : : .dev_start = dlb2_eventdev_start,
4980 : : .dev_stop = dlb2_eventdev_stop,
4981 : : .dev_close = dlb2_eventdev_close,
4982 : : .queue_def_conf = dlb2_eventdev_queue_default_conf_get,
4983 : : .queue_setup = dlb2_eventdev_queue_setup,
4984 : : .queue_release = dlb2_eventdev_queue_release,
4985 : : .port_def_conf = dlb2_eventdev_port_default_conf_get,
4986 : : .port_setup = dlb2_eventdev_port_setup,
4987 : : .port_release = dlb2_eventdev_port_release,
4988 : : .port_link = dlb2_eventdev_port_link,
4989 : : .port_unlink = dlb2_eventdev_port_unlink,
4990 : : .port_unlinks_in_progress =
4991 : : dlb2_eventdev_port_unlinks_in_progress,
4992 : : .timeout_ticks = dlb2_eventdev_timeout_ticks,
4993 : : .dump = dlb2_eventdev_dump,
4994 : : .xstats_get = dlb2_eventdev_xstats_get,
4995 : : .xstats_get_names = dlb2_eventdev_xstats_get_names,
4996 : : .xstats_get_by_name = dlb2_eventdev_xstats_get_by_name,
4997 : : .xstats_reset = dlb2_eventdev_xstats_reset,
4998 : : .dev_selftest = test_dlb2_eventdev,
4999 : : };
5000 : :
5001 : : /* Expose PMD's eventdev interface */
5002 : :
5003 : 0 : dev->dev_ops = &dlb2_eventdev_entry_ops;
5004 : 0 : dev->enqueue_burst = dlb2_event_enqueue_burst;
5005 : 0 : dev->enqueue_new_burst = dlb2_event_enqueue_new_burst;
5006 : 0 : dev->enqueue_forward_burst = dlb2_event_enqueue_forward_burst;
5007 : :
5008 : 0 : dlb2 = dev->data->dev_private;
5009 [ # # # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
5010 : 0 : dev->dequeue_burst = dlb2_event_dequeue_burst_sparse;
5011 : : else
5012 : 0 : dev->dequeue_burst = dlb2_event_dequeue_burst;
5013 : : }
5014 : :
5015 : : int
5016 : 0 : dlb2_primary_eventdev_probe(struct rte_eventdev *dev,
5017 : : const char *name,
5018 : : struct dlb2_devargs *dlb2_args)
5019 : : {
5020 : : struct dlb2_eventdev *dlb2;
5021 : : int err, i;
5022 : :
5023 : 0 : dlb2 = dev->data->dev_private;
5024 : :
5025 : 0 : dlb2->event_dev = dev; /* backlink */
5026 : :
5027 : 0 : evdev_dlb2_default_info.driver_name = name;
5028 : :
5029 : 0 : dlb2->max_num_events_override = dlb2_args->max_num_events;
5030 : 0 : dlb2->num_dir_credits_override = dlb2_args->num_dir_credits_override;
5031 : 0 : dlb2->poll_interval = dlb2_args->poll_interval;
5032 : 0 : dlb2->sw_credit_quanta = dlb2_args->sw_credit_quanta;
5033 : 0 : dlb2->hw_credit_quanta = dlb2_args->hw_credit_quanta;
5034 : 0 : dlb2->default_depth_thresh = dlb2_args->default_depth_thresh;
5035 : 0 : dlb2->vector_opts_enabled = dlb2_args->vector_opts_enabled;
5036 : 0 : dlb2->enable_cq_weight = dlb2_args->enable_cq_weight;
5037 : :
5038 : :
5039 [ # # ]: 0 : if (dlb2_args->max_cq_depth != 0)
5040 : 0 : dlb2->max_cq_depth = dlb2_args->max_cq_depth;
5041 : : else
5042 : 0 : dlb2->max_cq_depth = DLB2_DEFAULT_CQ_DEPTH;
5043 : :
5044 : 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth = dlb2->max_cq_depth;
5045 : :
5046 [ # # ]: 0 : if (dlb2_args->max_enq_depth != 0)
5047 : 0 : dlb2->max_enq_depth = dlb2_args->max_enq_depth;
5048 : : else
5049 : 0 : dlb2->max_enq_depth = DLB2_DEFAULT_CQ_DEPTH;
5050 : :
5051 : 0 : evdev_dlb2_default_info.max_event_port_enqueue_depth =
5052 : 0 : dlb2->max_enq_depth;
5053 : :
5054 : : dlb2_init_queue_depth_thresholds(dlb2,
5055 : 0 : dlb2_args->qid_depth_thresholds.val);
5056 : :
5057 : : dlb2_init_port_cos(dlb2,
5058 : 0 : dlb2_args->port_cos.cos_id);
5059 : :
5060 : 0 : dlb2_init_cos_bw(dlb2,
5061 : : &dlb2_args->cos_bw);
5062 : :
5063 : 0 : err = dlb2_iface_open(&dlb2->qm_instance, name);
5064 [ # # ]: 0 : if (err < 0) {
5065 : 0 : DLB2_LOG_ERR("could not open event hardware device, err=%d",
5066 : : err);
5067 : 0 : return err;
5068 : : }
5069 : :
5070 : 0 : err = dlb2_iface_get_device_version(&dlb2->qm_instance,
5071 : : &dlb2->revision);
5072 [ # # ]: 0 : if (err < 0) {
5073 : 0 : DLB2_LOG_ERR("dlb2: failed to get the device version, err=%d",
5074 : : err);
5075 : 0 : return err;
5076 : : }
5077 : :
5078 : 0 : err = dlb2_hw_query_resources(dlb2);
5079 [ # # ]: 0 : if (err) {
5080 : 0 : DLB2_LOG_ERR("get resources err=%d for %s",
5081 : : err, name);
5082 : 0 : return err;
5083 : : }
5084 : :
5085 [ # # ]: 0 : if (dlb2_args->use_default_hl) {
5086 : 0 : dlb2->default_port_hl = DLB2_FIXED_CQ_HL_SIZE;
5087 [ # # ]: 0 : if (dlb2_args->alloc_hl_entries)
5088 : 0 : DLB2_LOG_ERR(": Ignoring 'alloc_hl_entries' and using "
5089 : : "default history list sizes for eventdev:"
5090 : : " %s", dev->data->name);
5091 : 0 : dlb2->hl_entries = 0;
5092 : : } else {
5093 : 0 : dlb2->default_port_hl = 2 * DLB2_FIXED_CQ_HL_SIZE;
5094 : :
5095 : 0 : if (dlb2_args->alloc_hl_entries >
5096 [ # # ]: 0 : dlb2->hw_rsrc_query_results.num_hist_list_entries) {
5097 : 0 : DLB2_LOG_ERR(": Insufficient HL entries asked=%d "
5098 : : "available=%d for eventdev: %s",
5099 : : dlb2->hl_entries,
5100 : : dlb2->hw_rsrc_query_results.num_hist_list_entries,
5101 : : dev->data->name);
5102 : 0 : return -EINVAL;
5103 : : }
5104 : 0 : dlb2->hl_entries = dlb2_args->alloc_hl_entries;
5105 : : }
5106 : :
5107 : 0 : dlb2_iface_hardware_init(&dlb2->qm_instance);
5108 : :
5109 : : /* configure class of service */
5110 : : {
5111 : : struct dlb2_set_cos_bw_args
5112 : 0 : set_cos_bw_args = { {0} };
5113 : : int id;
5114 : : int ret = 0;
5115 : :
5116 [ # # ]: 0 : for (id = 0; id < DLB2_COS_NUM_VALS; id++) {
5117 : 0 : set_cos_bw_args.cos_id = id;
5118 : 0 : set_cos_bw_args.bandwidth = dlb2->cos_bw[id];
5119 : 0 : ret = dlb2_iface_set_cos_bw(&dlb2->qm_instance,
5120 : : &set_cos_bw_args);
5121 [ # # ]: 0 : if (ret != 0)
5122 : : break;
5123 : : }
5124 [ # # ]: 0 : if (ret) {
5125 : 0 : DLB2_LOG_ERR("dlb2: failed to configure class of service, err=%d",
5126 : : err);
5127 : 0 : return err;
5128 : : }
5129 : : }
5130 : :
5131 : 0 : err = dlb2_iface_get_cq_poll_mode(&dlb2->qm_instance, &dlb2->poll_mode);
5132 [ # # ]: 0 : if (err < 0) {
5133 : 0 : DLB2_LOG_ERR("dlb2: failed to get the poll mode, err=%d",
5134 : : err);
5135 : 0 : return err;
5136 : : }
5137 : :
5138 : : /* Complete xtstats runtime initialization */
5139 : 0 : err = dlb2_xstats_init(dlb2);
5140 [ # # ]: 0 : if (err) {
5141 : 0 : DLB2_LOG_ERR("dlb2: failed to init xstats, err=%d", err);
5142 : 0 : return err;
5143 : : }
5144 : :
5145 : : /* Initialize each port's token pop mode */
5146 [ # # # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_PORTS(dlb2->version); i++)
5147 : 0 : dlb2->ev_ports[i].qm_port.token_pop_mode = RTE_PMD_DLB2_AUTO_POP;
5148 : :
5149 : : rte_spinlock_init(&dlb2->qm_instance.resource_lock);
5150 : :
5151 : 0 : dlb2_iface_low_level_io_init(NULL);
5152 : :
5153 : : dlb2_entry_points_init(dev);
5154 : :
5155 : : return 0;
5156 : : }
5157 : :
5158 : : int
5159 : 0 : dlb2_secondary_eventdev_probe(struct rte_eventdev *dev,
5160 : : const char *name)
5161 : : {
5162 : : struct dlb2_eventdev *dlb2;
5163 : : int err;
5164 : :
5165 : 0 : dlb2 = dev->data->dev_private;
5166 : :
5167 : 0 : evdev_dlb2_default_info.driver_name = name;
5168 : :
5169 : 0 : err = dlb2_iface_open(&dlb2->qm_instance, name);
5170 [ # # ]: 0 : if (err < 0) {
5171 : 0 : DLB2_LOG_ERR("could not open event hardware device, err=%d",
5172 : : err);
5173 : 0 : return err;
5174 : : }
5175 : :
5176 : 0 : err = dlb2_hw_query_resources(dlb2);
5177 [ # # ]: 0 : if (err) {
5178 : 0 : DLB2_LOG_ERR("get resources err=%d for %s",
5179 : : err, name);
5180 : 0 : return err;
5181 : : }
5182 : :
5183 : 0 : dlb2_iface_low_level_io_init(&dlb2->qm_instance);
5184 : :
5185 : : dlb2_entry_points_init(dev);
5186 : :
5187 : : return 0;
5188 : : }
5189 : :
5190 : : int
5191 : 0 : dlb2_parse_params(const char *params,
5192 : : const char *name,
5193 : : struct dlb2_devargs *dlb2_args,
5194 : : uint8_t version)
5195 : : {
5196 : : int ret = 0;
5197 : : static const char * const args[] = { NUMA_NODE_ARG,
5198 : : DLB2_MAX_NUM_EVENTS,
5199 : : DLB2_NUM_DIR_CREDITS,
5200 : : DEV_ID_ARG,
5201 : : DLB2_QID_DEPTH_THRESH_ARG,
5202 : : DLB2_POLL_INTERVAL_ARG,
5203 : : DLB2_SW_CREDIT_QUANTA_ARG,
5204 : : DLB2_HW_CREDIT_QUANTA_ARG,
5205 : : DLB2_DEPTH_THRESH_ARG,
5206 : : DLB2_VECTOR_OPTS_ENAB_ARG,
5207 : : DLB2_MAX_CQ_DEPTH,
5208 : : DLB2_MAX_ENQ_DEPTH,
5209 : : DLB2_PORT_COS,
5210 : : DLB2_COS_BW,
5211 : : DLB2_PRODUCER_COREMASK,
5212 : : DLB2_DEFAULT_LDB_PORT_ALLOCATION_ARG,
5213 : : DLB2_ENABLE_CQ_WEIGHT_ARG,
5214 : : DLB2_USE_DEFAULT_HL,
5215 : : DLB2_ALLOC_HL_ENTRIES,
5216 : : NULL };
5217 : :
5218 [ # # # # ]: 0 : if (params != NULL && params[0] != '\0') {
5219 : 0 : struct rte_kvargs *kvlist = rte_kvargs_parse(params, args);
5220 : :
5221 [ # # ]: 0 : if (kvlist == NULL) {
5222 : 0 : DLB2_LOG_INFO("Ignoring unsupported parameters when creating device '%s'",
5223 : : name);
5224 : : } else {
5225 : 0 : int ret = rte_kvargs_process(kvlist, NUMA_NODE_ARG,
5226 : : set_numa_node,
5227 : 0 : &dlb2_args->socket_id);
5228 [ # # ]: 0 : if (ret != 0) {
5229 : 0 : DLB2_LOG_ERR("%s: Error parsing numa node parameter",
5230 : : name);
5231 : 0 : rte_kvargs_free(kvlist);
5232 : 0 : return ret;
5233 : : }
5234 : :
5235 [ # # ]: 0 : if (version == DLB2_HW_V2) {
5236 : 0 : ret = rte_kvargs_process(kvlist,
5237 : : DLB2_MAX_NUM_EVENTS,
5238 : : set_max_num_events,
5239 : 0 : &dlb2_args->max_num_events);
5240 : : } else {
5241 : 0 : ret = rte_kvargs_process(kvlist,
5242 : : DLB2_MAX_NUM_EVENTS,
5243 : : set_max_num_events_v2_5,
5244 : 0 : &dlb2_args->max_num_events);
5245 : : }
5246 : :
5247 [ # # ]: 0 : if (ret != 0) {
5248 : 0 : DLB2_LOG_ERR("%s: Error parsing max_num_events parameter",
5249 : : name);
5250 : 0 : rte_kvargs_free(kvlist);
5251 : 0 : return ret;
5252 : : }
5253 : :
5254 [ # # ]: 0 : if (version == DLB2_HW_V2) {
5255 : 0 : ret = rte_kvargs_process(kvlist,
5256 : : DLB2_NUM_DIR_CREDITS,
5257 : : set_num_dir_credits,
5258 : 0 : &dlb2_args->num_dir_credits_override);
5259 [ # # ]: 0 : if (ret != 0) {
5260 : 0 : DLB2_LOG_ERR("%s: Error parsing num_dir_credits parameter",
5261 : : name);
5262 : 0 : rte_kvargs_free(kvlist);
5263 : 0 : return ret;
5264 : : }
5265 : : }
5266 : 0 : ret = rte_kvargs_process(kvlist, DEV_ID_ARG,
5267 : : set_dev_id,
5268 : 0 : &dlb2_args->dev_id);
5269 [ # # ]: 0 : if (ret != 0) {
5270 : 0 : DLB2_LOG_ERR("%s: Error parsing dev_id parameter",
5271 : : name);
5272 : 0 : rte_kvargs_free(kvlist);
5273 : 0 : return ret;
5274 : : }
5275 : :
5276 [ # # ]: 0 : if (version == DLB2_HW_V2) {
5277 : 0 : ret = rte_kvargs_process(
5278 : : kvlist,
5279 : : DLB2_QID_DEPTH_THRESH_ARG,
5280 : : set_qid_depth_thresh,
5281 : 0 : &dlb2_args->qid_depth_thresholds);
5282 : : } else {
5283 : 0 : ret = rte_kvargs_process(
5284 : : kvlist,
5285 : : DLB2_QID_DEPTH_THRESH_ARG,
5286 : : set_qid_depth_thresh_v2_5,
5287 : 0 : &dlb2_args->qid_depth_thresholds);
5288 : : }
5289 [ # # ]: 0 : if (ret != 0) {
5290 : 0 : DLB2_LOG_ERR("%s: Error parsing qid_depth_thresh parameter",
5291 : : name);
5292 : 0 : rte_kvargs_free(kvlist);
5293 : 0 : return ret;
5294 : : }
5295 : :
5296 : 0 : ret = rte_kvargs_process(kvlist, DLB2_POLL_INTERVAL_ARG,
5297 : : set_poll_interval,
5298 : 0 : &dlb2_args->poll_interval);
5299 [ # # ]: 0 : if (ret != 0) {
5300 : 0 : DLB2_LOG_ERR("%s: Error parsing poll interval parameter",
5301 : : name);
5302 : 0 : rte_kvargs_free(kvlist);
5303 : 0 : return ret;
5304 : : }
5305 : :
5306 : 0 : ret = rte_kvargs_process(kvlist,
5307 : : DLB2_SW_CREDIT_QUANTA_ARG,
5308 : : set_sw_credit_quanta,
5309 : 0 : &dlb2_args->sw_credit_quanta);
5310 [ # # ]: 0 : if (ret != 0) {
5311 : 0 : DLB2_LOG_ERR("%s: Error parsing sw credit quanta parameter",
5312 : : name);
5313 : 0 : rte_kvargs_free(kvlist);
5314 : 0 : return ret;
5315 : : }
5316 : :
5317 : 0 : ret = rte_kvargs_process(kvlist,
5318 : : DLB2_HW_CREDIT_QUANTA_ARG,
5319 : : set_hw_credit_quanta,
5320 : 0 : &dlb2_args->hw_credit_quanta);
5321 [ # # ]: 0 : if (ret != 0) {
5322 : 0 : DLB2_LOG_ERR("%s: Error parsing hw credit quanta parameter",
5323 : : name);
5324 : 0 : rte_kvargs_free(kvlist);
5325 : 0 : return ret;
5326 : : }
5327 : :
5328 : 0 : ret = rte_kvargs_process(kvlist, DLB2_DEPTH_THRESH_ARG,
5329 : : set_default_depth_thresh,
5330 : 0 : &dlb2_args->default_depth_thresh);
5331 [ # # ]: 0 : if (ret != 0) {
5332 : 0 : DLB2_LOG_ERR("%s: Error parsing set depth thresh parameter",
5333 : : name);
5334 : 0 : rte_kvargs_free(kvlist);
5335 : 0 : return ret;
5336 : : }
5337 : :
5338 : 0 : ret = rte_kvargs_process(kvlist,
5339 : : DLB2_VECTOR_OPTS_ENAB_ARG,
5340 : : set_vector_opts_enab,
5341 : 0 : &dlb2_args->vector_opts_enabled);
5342 [ # # ]: 0 : if (ret != 0) {
5343 : 0 : DLB2_LOG_ERR("%s: Error parsing vector opts enabled",
5344 : : name);
5345 : 0 : rte_kvargs_free(kvlist);
5346 : 0 : return ret;
5347 : : }
5348 : :
5349 : 0 : ret = rte_kvargs_process(kvlist,
5350 : : DLB2_MAX_CQ_DEPTH,
5351 : : set_max_cq_depth,
5352 : 0 : &dlb2_args->max_cq_depth);
5353 [ # # ]: 0 : if (ret != 0) {
5354 : 0 : DLB2_LOG_ERR("%s: Error parsing max cq depth",
5355 : : name);
5356 : 0 : rte_kvargs_free(kvlist);
5357 : 0 : return ret;
5358 : : }
5359 : :
5360 : 0 : ret = rte_kvargs_process(kvlist,
5361 : : DLB2_MAX_ENQ_DEPTH,
5362 : : set_max_enq_depth,
5363 : 0 : &dlb2_args->max_enq_depth);
5364 [ # # ]: 0 : if (ret != 0) {
5365 : 0 : DLB2_LOG_ERR("%s: Error parsing vector opts enabled",
5366 : : name);
5367 : 0 : rte_kvargs_free(kvlist);
5368 : 0 : return ret;
5369 : : }
5370 : :
5371 : 0 : ret = rte_kvargs_process(kvlist,
5372 : : DLB2_PORT_COS,
5373 : : set_port_cos,
5374 : 0 : &dlb2_args->port_cos);
5375 [ # # ]: 0 : if (ret != 0) {
5376 : 0 : DLB2_LOG_ERR("%s: Error parsing port cos",
5377 : : name);
5378 : 0 : rte_kvargs_free(kvlist);
5379 : 0 : return ret;
5380 : : }
5381 : :
5382 : 0 : ret = rte_kvargs_process(kvlist,
5383 : : DLB2_COS_BW,
5384 : : set_cos_bw,
5385 : 0 : &dlb2_args->cos_bw);
5386 [ # # ]: 0 : if (ret != 0) {
5387 : 0 : DLB2_LOG_ERR("%s: Error parsing cos_bw",
5388 : : name);
5389 : 0 : rte_kvargs_free(kvlist);
5390 : 0 : return ret;
5391 : : }
5392 : :
5393 : :
5394 : 0 : ret = rte_kvargs_process(kvlist,
5395 : : DLB2_PRODUCER_COREMASK,
5396 : : set_producer_coremask,
5397 : 0 : &dlb2_args->producer_coremask);
5398 [ # # ]: 0 : if (ret != 0) {
5399 : 0 : DLB2_LOG_ERR(
5400 : : "%s: Error parsing producer coremask",
5401 : : name);
5402 : 0 : rte_kvargs_free(kvlist);
5403 : 0 : return ret;
5404 : : }
5405 : :
5406 : 0 : ret = rte_kvargs_process(kvlist,
5407 : : DLB2_DEFAULT_LDB_PORT_ALLOCATION_ARG,
5408 : : set_default_ldb_port_allocation,
5409 : 0 : &dlb2_args->default_ldb_port_allocation);
5410 [ # # ]: 0 : if (ret != 0) {
5411 : 0 : DLB2_LOG_ERR("%s: Error parsing ldb default port allocation arg",
5412 : : name);
5413 : 0 : rte_kvargs_free(kvlist);
5414 : 0 : return ret;
5415 : : }
5416 : :
5417 : 0 : ret = rte_kvargs_process(kvlist,
5418 : : DLB2_ENABLE_CQ_WEIGHT_ARG,
5419 : : set_enable_cq_weight,
5420 : 0 : &dlb2_args->enable_cq_weight);
5421 [ # # ]: 0 : if (ret != 0) {
5422 : 0 : DLB2_LOG_ERR("%s: Error parsing enable_cq_weight arg",
5423 : : name);
5424 : 0 : rte_kvargs_free(kvlist);
5425 : 0 : return ret;
5426 : : }
5427 [ # # # # ]: 0 : if (version == DLB2_HW_V2 && dlb2_args->enable_cq_weight)
5428 : 0 : DLB2_LOG_INFO("Ignoring 'enable_cq_weight=y'. Only supported for 2.5 HW onwards");
5429 : :
5430 : 0 : ret = rte_kvargs_process(kvlist, DLB2_USE_DEFAULT_HL,
5431 : : set_hl_override,
5432 : 0 : &dlb2_args->use_default_hl);
5433 [ # # ]: 0 : if (ret != 0) {
5434 : 0 : DLB2_LOG_ERR("%s: Error parsing hl_override arg",
5435 : : name);
5436 : 0 : rte_kvargs_free(kvlist);
5437 : 0 : return ret;
5438 : : }
5439 : :
5440 : 0 : ret = rte_kvargs_process(kvlist, DLB2_ALLOC_HL_ENTRIES,
5441 : : set_hl_entries,
5442 : 0 : &dlb2_args->alloc_hl_entries);
5443 [ # # ]: 0 : if (ret != 0) {
5444 : 0 : DLB2_LOG_ERR("%s: Error parsing hl_override arg",
5445 : : name);
5446 : 0 : rte_kvargs_free(kvlist);
5447 : 0 : return ret;
5448 : : }
5449 : :
5450 : 0 : rte_kvargs_free(kvlist);
5451 : : }
5452 : : }
5453 : : return ret;
5454 : : }
5455 [ - + ]: 254 : RTE_LOG_REGISTER_DEFAULT(eventdev_dlb2_log_level, NOTICE);
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