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1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2016-2022 Intel Corporation
3 : : */
4 : :
5 : : #include <assert.h>
6 : : #include <errno.h>
7 : : #include <nmmintrin.h>
8 : : #include <pthread.h>
9 : : #include <stdint.h>
10 : : #include <stdbool.h>
11 : : #include <stdio.h>
12 : : #include <string.h>
13 : : #include <sys/mman.h>
14 : : #include <fcntl.h>
15 : :
16 : : #include <rte_common.h>
17 : : #include <rte_config.h>
18 : : #include <rte_cycles.h>
19 : : #include <rte_debug.h>
20 : : #include <dev_driver.h>
21 : : #include <rte_errno.h>
22 : : #include <rte_eventdev.h>
23 : : #include <eventdev_pmd.h>
24 : : #include <rte_io.h>
25 : : #include <rte_kvargs.h>
26 : : #include <rte_log.h>
27 : : #include <rte_malloc.h>
28 : : #include <rte_mbuf.h>
29 : : #include <rte_power_intrinsics.h>
30 : : #include <rte_prefetch.h>
31 : : #include <rte_ring.h>
32 : : #include <rte_string_fns.h>
33 : :
34 : : #include "dlb2_priv.h"
35 : : #include "dlb2_iface.h"
36 : : #include "dlb2_inline_fns.h"
37 : :
38 : : /*
39 : : * Bypass memory fencing instructions when port is of Producer type.
40 : : * This should be enabled very carefully with understanding that producer
41 : : * is not doing any writes which need fencing. The movdir64 instruction used to
42 : : * enqueue events to DLB is a weakly-ordered instruction and movdir64 write
43 : : * to DLB can go ahead of relevant application writes like updates to buffers
44 : : * being sent with event
45 : : */
46 : : #ifndef DLB2_BYPASS_FENCE_ON_PP
47 : : #define DLB2_BYPASS_FENCE_ON_PP 0 /* 1 == Bypass fence, 0 == do not bypass */
48 : : #endif
49 : :
50 : : /*
51 : : * Optimization switches for improving driver performance.
52 : : * WARNING: Do not change any of the below switches without first
53 : : * consulting with DLB2 software development team.
54 : : *
55 : : * HW credit checks can only be turned off for DLB2 device if following
56 : : * is true for each created eventdev
57 : : * LDB credits <= DIR credits + minimum CQ Depth
58 : : * (CQ Depth is minimum of all ports configured within eventdev)
59 : : * This needs to be true for all eventdevs created on any DLB2 device
60 : : * managed by this driver.
61 : : * DLB2.5 does not any such restriction as it has single credit pool
62 : : */
63 : : #ifndef DLB_HW_CREDITS_CHECKS
64 : : #define DLB_HW_CREDITS_CHECKS 0
65 : : #endif
66 : :
67 : : /*
68 : : * SW credit checks can only be turned off if application has a way to
69 : : * limit input events to the eventdev below assigned credit limit
70 : : */
71 : : #ifndef DLB_SW_CREDITS_CHECKS
72 : : #define DLB_SW_CREDITS_CHECKS 1
73 : : #endif
74 : :
75 : : /*
76 : : * This check can only be disabled if application is not using
77 : : * queues of RTE_EVENT_QUEUE_CFG_ALL_TYPES type.
78 : : * Once such application is fully validated, type check can be turned off.
79 : : * HW will continue checking for correct type and generate alarm on mismatch
80 : : */
81 : : #ifndef DLB_TYPE_CHECK
82 : : #define DLB_TYPE_CHECK 1
83 : : #endif
84 : : #define DLB_TYPE_MACRO 0x010002
85 : :
86 : : /*
87 : : * To avoid deadlock situations, by default, per port new_event_threshold
88 : : * check is disabled. nb_events_limit is still checked while allocating
89 : : * new event credits.
90 : : */
91 : : #define ENABLE_PORT_THRES_CHECK 1
92 : : /*
93 : : * To avoid deadlock, ports holding to credits will release them after these
94 : : * many consecutive zero dequeues
95 : : */
96 : : #define DLB2_ZERO_DEQ_CREDIT_RETURN_THRES 16384
97 : :
98 : : /*
99 : : * To avoid deadlock, ports holding to credits will release them after these
100 : : * many consecutive enqueue failures
101 : : */
102 : : #define DLB2_ENQ_FAIL_CREDIT_RETURN_THRES 100
103 : :
104 : : /*
105 : : * Resources exposed to eventdev. Some values overridden at runtime using
106 : : * values returned by the DLB kernel driver.
107 : : */
108 : : #if (RTE_EVENT_MAX_QUEUES_PER_DEV > UINT8_MAX)
109 : : #error "RTE_EVENT_MAX_QUEUES_PER_DEV cannot fit in member max_event_queues"
110 : : #endif
111 : :
112 : : static struct rte_event_dev_info evdev_dlb2_default_info = {
113 : : .driver_name = "", /* probe will set */
114 : : .min_dequeue_timeout_ns = DLB2_MIN_DEQUEUE_TIMEOUT_NS,
115 : : .max_dequeue_timeout_ns = DLB2_MAX_DEQUEUE_TIMEOUT_NS,
116 : : #if (RTE_EVENT_MAX_QUEUES_PER_DEV < DLB2_MAX_NUM_LDB_QUEUES)
117 : : .max_event_queues = RTE_EVENT_MAX_QUEUES_PER_DEV,
118 : : #else
119 : : .max_event_queues = DLB2_MAX_NUM_LDB_QUEUES,
120 : : #endif
121 : : .max_event_queue_flows = DLB2_MAX_NUM_FLOWS,
122 : : .max_event_queue_priority_levels = DLB2_QID_PRIORITIES,
123 : : .max_event_priority_levels = DLB2_QID_PRIORITIES,
124 : : .max_event_ports = DLB2_MAX_NUM_LDB_PORTS,
125 : : .max_event_port_dequeue_depth = DLB2_DEFAULT_CQ_DEPTH,
126 : : .max_event_port_enqueue_depth = DLB2_MAX_ENQUEUE_DEPTH,
127 : : .max_event_port_links = DLB2_MAX_NUM_QIDS_PER_LDB_CQ,
128 : : .max_num_events = DLB2_MAX_NUM_LDB_CREDITS,
129 : : .max_single_link_event_port_queue_pairs =
130 : : DLB2_MAX_NUM_DIR_PORTS(DLB2_HW_V2),
131 : : .event_dev_cap = (RTE_EVENT_DEV_CAP_ATOMIC |
132 : : RTE_EVENT_DEV_CAP_ORDERED |
133 : : RTE_EVENT_DEV_CAP_PARALLEL |
134 : : RTE_EVENT_DEV_CAP_EVENT_QOS |
135 : : RTE_EVENT_DEV_CAP_NONSEQ_MODE |
136 : : RTE_EVENT_DEV_CAP_DISTRIBUTED_SCHED |
137 : : RTE_EVENT_DEV_CAP_QUEUE_ALL_TYPES |
138 : : RTE_EVENT_DEV_CAP_BURST_MODE |
139 : : RTE_EVENT_DEV_CAP_IMPLICIT_RELEASE_DISABLE |
140 : : RTE_EVENT_DEV_CAP_RUNTIME_PORT_LINK |
141 : : RTE_EVENT_DEV_CAP_MULTIPLE_QUEUE_PORT |
142 : : RTE_EVENT_DEV_CAP_INDEPENDENT_ENQ |
143 : : RTE_EVENT_DEV_CAP_MAINTENANCE_FREE),
144 : : .max_profiles_per_port = 1,
145 : : };
146 : :
147 : : struct process_local_port_data
148 : : dlb2_port[DLB2_MAX_NUM_PORTS_ALL][DLB2_NUM_PORT_TYPES];
149 : :
150 : : static void
151 : 0 : dlb2_free_qe_mem(struct dlb2_port *qm_port)
152 : : {
153 [ # # ]: 0 : if (qm_port == NULL)
154 : : return;
155 : :
156 : 0 : rte_free(qm_port->qe4);
157 : 0 : qm_port->qe4 = NULL;
158 : :
159 [ # # ]: 0 : if (qm_port->order) {
160 : 0 : rte_free(qm_port->order);
161 : 0 : qm_port->order = NULL;
162 : : }
163 : :
164 : 0 : rte_free(qm_port->int_arm_qe);
165 : 0 : qm_port->int_arm_qe = NULL;
166 : :
167 : 0 : rte_free(qm_port->consume_qe);
168 : 0 : qm_port->consume_qe = NULL;
169 : :
170 : 0 : rte_memzone_free(dlb2_port[qm_port->id][PORT_TYPE(qm_port)].mz);
171 : 0 : dlb2_port[qm_port->id][PORT_TYPE(qm_port)].mz = NULL;
172 : : }
173 : :
174 : : /* override defaults with value(s) provided on command line */
175 : : static void
176 : : dlb2_init_queue_depth_thresholds(struct dlb2_eventdev *dlb2,
177 : : int *qid_depth_thresholds)
178 : : {
179 : : int q;
180 : :
181 [ # # # # ]: 0 : for (q = 0; q < DLB2_MAX_NUM_QUEUES(dlb2->version); q++) {
182 [ # # ]: 0 : if (qid_depth_thresholds[q] != 0)
183 : 0 : dlb2->ev_queues[q].depth_threshold =
184 : : qid_depth_thresholds[q];
185 : : }
186 : : }
187 : :
188 : : /* override defaults with value(s) provided on command line */
189 : : static void
190 : : dlb2_init_port_cos(struct dlb2_eventdev *dlb2, int *port_cos)
191 : : {
192 : : int q;
193 : :
194 [ # # ]: 0 : for (q = 0; q < DLB2_MAX_NUM_PORTS_ALL; q++) {
195 : 0 : dlb2->ev_ports[q].cos_id = port_cos[q];
196 [ # # ]: 0 : if (port_cos[q] != DLB2_COS_DEFAULT &&
197 [ # # ]: 0 : dlb2->cos_ports[port_cos[q]] < DLB2_MAX_NUM_LDB_PORTS_PER_COS) {
198 : 0 : dlb2->cos_ports[port_cos[q]]++;
199 : 0 : dlb2->max_cos_port = q;
200 : : }
201 : : }
202 : : }
203 : :
204 : : static void
205 : 0 : dlb2_init_cos_bw(struct dlb2_eventdev *dlb2,
206 : : struct dlb2_cos_bw *cos_bw)
207 : : {
208 : : int q;
209 : :
210 : :
211 : : /* If cos_bw not set, then split evenly */
212 [ # # # # ]: 0 : if (cos_bw->val[0] == 0 && cos_bw->val[1] == 0 &&
213 [ # # # # ]: 0 : cos_bw->val[2] == 0 && cos_bw->val[3] == 0) {
214 : 0 : cos_bw->val[0] = 25;
215 : 0 : cos_bw->val[1] = 25;
216 : 0 : cos_bw->val[2] = 25;
217 : 0 : cos_bw->val[3] = 25;
218 : : }
219 : :
220 [ # # ]: 0 : for (q = 0; q < DLB2_COS_NUM_VALS; q++)
221 : 0 : dlb2->cos_bw[q] = cos_bw->val[q];
222 : :
223 : 0 : }
224 : :
225 : : static int
226 : 0 : dlb2_hw_query_resources(struct dlb2_eventdev *dlb2)
227 : : {
228 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
229 : : int num_ldb_ports;
230 : : int ret;
231 : :
232 : : /* Query driver resources provisioned for this device */
233 : :
234 : 0 : ret = dlb2_iface_get_num_resources(handle,
235 : : &dlb2->hw_rsrc_query_results);
236 [ # # ]: 0 : if (ret) {
237 : 0 : DLB2_LOG_ERR("ioctl get dlb2 num resources, err=%d", ret);
238 : 0 : return ret;
239 : : }
240 : :
241 : : /* Complete filling in device resource info returned to evdev app,
242 : : * overriding any default values.
243 : : * The capabilities (CAPs) were set at compile time.
244 : : */
245 : :
246 [ # # ]: 0 : if (dlb2->max_cq_depth != DLB2_DEFAULT_CQ_DEPTH)
247 : 0 : num_ldb_ports = DLB2_MAX_HL_ENTRIES / dlb2->max_cq_depth;
248 : : else
249 : 0 : num_ldb_ports = dlb2->hw_rsrc_query_results.num_ldb_ports;
250 : :
251 : 0 : evdev_dlb2_default_info.max_event_queues =
252 : 0 : dlb2->hw_rsrc_query_results.num_ldb_queues;
253 : :
254 : 0 : evdev_dlb2_default_info.max_event_ports = num_ldb_ports;
255 : :
256 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
257 : 0 : evdev_dlb2_default_info.max_num_events =
258 : 0 : dlb2->hw_rsrc_query_results.num_credits;
259 : : } else {
260 : 0 : evdev_dlb2_default_info.max_num_events =
261 : 0 : dlb2->hw_rsrc_query_results.num_ldb_credits;
262 : : }
263 : : /* Save off values used when creating the scheduling domain. */
264 : :
265 : 0 : handle->info.num_sched_domains =
266 : 0 : dlb2->hw_rsrc_query_results.num_sched_domains;
267 : :
268 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
269 : 0 : handle->info.hw_rsrc_max.nb_events_limit =
270 : 0 : dlb2->hw_rsrc_query_results.num_credits;
271 : : } else {
272 : 0 : handle->info.hw_rsrc_max.nb_events_limit =
273 : 0 : dlb2->hw_rsrc_query_results.num_ldb_credits;
274 : : }
275 : 0 : handle->info.hw_rsrc_max.num_queues =
276 : 0 : dlb2->hw_rsrc_query_results.num_ldb_queues +
277 : 0 : dlb2->hw_rsrc_query_results.num_dir_ports;
278 : :
279 : 0 : handle->info.hw_rsrc_max.num_ldb_queues =
280 : : dlb2->hw_rsrc_query_results.num_ldb_queues;
281 : :
282 : 0 : handle->info.hw_rsrc_max.num_ldb_ports = num_ldb_ports;
283 : :
284 : 0 : handle->info.hw_rsrc_max.num_dir_ports =
285 : : dlb2->hw_rsrc_query_results.num_dir_ports;
286 : :
287 : 0 : handle->info.hw_rsrc_max.reorder_window_size =
288 : 0 : dlb2->hw_rsrc_query_results.num_hist_list_entries;
289 : :
290 : 0 : return 0;
291 : : }
292 : :
293 : : #define DLB2_BASE_10 10
294 : :
295 : : static int
296 : 0 : dlb2_string_to_int(int *result, const char *str)
297 : : {
298 : : long ret;
299 : : char *endptr;
300 : :
301 [ # # ]: 0 : if (str == NULL || result == NULL)
302 : : return -EINVAL;
303 : :
304 : 0 : errno = 0;
305 : 0 : ret = strtol(str, &endptr, DLB2_BASE_10);
306 [ # # ]: 0 : if (errno)
307 : 0 : return -errno;
308 : :
309 : : /* long int and int may be different width for some architectures */
310 [ # # # # ]: 0 : if (ret < INT_MIN || ret > INT_MAX || endptr == str)
311 : : return -EINVAL;
312 : :
313 : 0 : *result = ret;
314 : 0 : return 0;
315 : : }
316 : :
317 : : static int
318 : 0 : set_producer_coremask(const char *key __rte_unused,
319 : : const char *value,
320 : : void *opaque)
321 : : {
322 : : const char **mask_str = opaque;
323 : :
324 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
325 : 0 : DLB2_LOG_ERR("NULL pointer");
326 : 0 : return -EINVAL;
327 : : }
328 : :
329 : 0 : *mask_str = value;
330 : :
331 : 0 : return 0;
332 : : }
333 : :
334 : : static int
335 : 0 : set_numa_node(const char *key __rte_unused, const char *value, void *opaque)
336 : : {
337 : : int *socket_id = opaque;
338 : : int ret;
339 : :
340 : 0 : ret = dlb2_string_to_int(socket_id, value);
341 [ # # ]: 0 : if (ret < 0)
342 : : return ret;
343 : :
344 [ # # ]: 0 : if (*socket_id > RTE_MAX_NUMA_NODES)
345 : 0 : return -EINVAL;
346 : : return 0;
347 : : }
348 : :
349 : :
350 : : static int
351 : 0 : set_max_cq_depth(const char *key __rte_unused,
352 : : const char *value,
353 : : void *opaque)
354 : : {
355 : : int *max_cq_depth = opaque;
356 : : int ret;
357 : :
358 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
359 : 0 : DLB2_LOG_ERR("NULL pointer");
360 : 0 : return -EINVAL;
361 : : }
362 : :
363 : 0 : ret = dlb2_string_to_int(max_cq_depth, value);
364 [ # # ]: 0 : if (ret < 0)
365 : : return ret;
366 : :
367 [ # # ]: 0 : if (*max_cq_depth < DLB2_MIN_CQ_DEPTH_OVERRIDE ||
368 : : *max_cq_depth > DLB2_MAX_CQ_DEPTH_OVERRIDE ||
369 : : !rte_is_power_of_2(*max_cq_depth)) {
370 : 0 : DLB2_LOG_ERR("dlb2: Allowed max_cq_depth range %d - %d and should be power of 2",
371 : : DLB2_MIN_CQ_DEPTH_OVERRIDE,
372 : : DLB2_MAX_CQ_DEPTH_OVERRIDE);
373 : 0 : return -EINVAL;
374 : : }
375 : :
376 : : return 0;
377 : : }
378 : :
379 : : static int
380 : 0 : set_max_enq_depth(const char *key __rte_unused,
381 : : const char *value,
382 : : void *opaque)
383 : : {
384 : : int *max_enq_depth = opaque;
385 : : int ret;
386 : :
387 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
388 : 0 : DLB2_LOG_ERR("NULL pointer");
389 : 0 : return -EINVAL;
390 : : }
391 : :
392 : 0 : ret = dlb2_string_to_int(max_enq_depth, value);
393 [ # # ]: 0 : if (ret < 0)
394 : : return ret;
395 : :
396 [ # # ]: 0 : if (*max_enq_depth < DLB2_MIN_ENQ_DEPTH_OVERRIDE ||
397 : : *max_enq_depth > DLB2_MAX_ENQ_DEPTH_OVERRIDE ||
398 : : !rte_is_power_of_2(*max_enq_depth)) {
399 : 0 : DLB2_LOG_ERR("dlb2: max_enq_depth %d and %d and a power of 2",
400 : : DLB2_MIN_ENQ_DEPTH_OVERRIDE,
401 : : DLB2_MAX_ENQ_DEPTH_OVERRIDE);
402 : 0 : return -EINVAL;
403 : : }
404 : :
405 : : return 0;
406 : : }
407 : :
408 : : static int
409 : 0 : set_max_num_events(const char *key __rte_unused,
410 : : const char *value,
411 : : void *opaque)
412 : : {
413 : : int *max_num_events = opaque;
414 : : int ret;
415 : :
416 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
417 : 0 : DLB2_LOG_ERR("NULL pointer");
418 : 0 : return -EINVAL;
419 : : }
420 : :
421 : 0 : ret = dlb2_string_to_int(max_num_events, value);
422 [ # # ]: 0 : if (ret < 0)
423 : : return ret;
424 : :
425 [ # # ]: 0 : if (*max_num_events < 0 || *max_num_events >
426 : : DLB2_MAX_NUM_LDB_CREDITS) {
427 : 0 : DLB2_LOG_ERR("dlb2: max_num_events must be between 0 and %d",
428 : : DLB2_MAX_NUM_LDB_CREDITS);
429 : 0 : return -EINVAL;
430 : : }
431 : :
432 : : return 0;
433 : : }
434 : :
435 : : static int
436 : 0 : set_max_num_events_v2_5(const char *key __rte_unused,
437 : : const char *value,
438 : : void *opaque)
439 : : {
440 : : int *max_num_events = opaque;
441 : : int ret;
442 : :
443 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
444 : 0 : DLB2_LOG_ERR("NULL pointer");
445 : 0 : return -EINVAL;
446 : : }
447 : :
448 : 0 : ret = dlb2_string_to_int(max_num_events, value);
449 [ # # ]: 0 : if (ret < 0)
450 : : return ret;
451 : :
452 [ # # ]: 0 : if (*max_num_events < 0 || *max_num_events >
453 : : DLB2_MAX_NUM_CREDITS(DLB2_HW_V2_5)) {
454 : 0 : DLB2_LOG_ERR("dlb2: max_num_events must be between 0 and %d",
455 : : DLB2_MAX_NUM_CREDITS(DLB2_HW_V2_5));
456 : 0 : return -EINVAL;
457 : : }
458 : :
459 : : return 0;
460 : : }
461 : :
462 : : static int
463 : 0 : set_num_dir_credits(const char *key __rte_unused,
464 : : const char *value,
465 : : void *opaque)
466 : : {
467 : : int *num_dir_credits = opaque;
468 : : int ret;
469 : :
470 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
471 : 0 : DLB2_LOG_ERR("NULL pointer");
472 : 0 : return -EINVAL;
473 : : }
474 : :
475 : 0 : ret = dlb2_string_to_int(num_dir_credits, value);
476 [ # # ]: 0 : if (ret < 0)
477 : : return ret;
478 : :
479 [ # # ]: 0 : if (*num_dir_credits < 0 ||
480 : : *num_dir_credits > DLB2_MAX_NUM_DIR_CREDITS(DLB2_HW_V2)) {
481 : 0 : DLB2_LOG_ERR("dlb2: num_dir_credits must be between 0 and %d",
482 : : DLB2_MAX_NUM_DIR_CREDITS(DLB2_HW_V2));
483 : 0 : return -EINVAL;
484 : : }
485 : :
486 : : return 0;
487 : : }
488 : :
489 : : static int
490 : 0 : set_dev_id(const char *key __rte_unused,
491 : : const char *value,
492 : : void *opaque)
493 : : {
494 : : int *dev_id = opaque;
495 : : int ret;
496 : :
497 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
498 : 0 : DLB2_LOG_ERR("NULL pointer");
499 : 0 : return -EINVAL;
500 : : }
501 : :
502 : 0 : ret = dlb2_string_to_int(dev_id, value);
503 : : if (ret < 0)
504 : : return ret;
505 : :
506 : : return 0;
507 : : }
508 : :
509 : : static int
510 : 0 : set_poll_interval(const char *key __rte_unused,
511 : : const char *value,
512 : : void *opaque)
513 : : {
514 : : int *poll_interval = opaque;
515 : : int ret;
516 : :
517 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
518 : 0 : DLB2_LOG_ERR("NULL pointer");
519 : 0 : return -EINVAL;
520 : : }
521 : :
522 : 0 : ret = dlb2_string_to_int(poll_interval, value);
523 : : if (ret < 0)
524 : : return ret;
525 : :
526 : : return 0;
527 : : }
528 : :
529 : : static int
530 : 0 : set_port_cos(const char *key __rte_unused,
531 : : const char *value,
532 : : void *opaque)
533 : : {
534 : : struct dlb2_port_cos *port_cos = opaque;
535 : : int first, last, cos_id, i;
536 : :
537 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
538 : 0 : DLB2_LOG_ERR("NULL pointer");
539 : 0 : return -EINVAL;
540 : : }
541 : :
542 : : /* command line override may take one of the following 3 forms:
543 : : * port_cos=port-port:<cos_id> ... a range of ports
544 : : * port_cos=port:<cos_id> ... just one port
545 : : */
546 [ # # ]: 0 : if (sscanf(value, "%d-%d:%d", &first, &last, &cos_id) == 3) {
547 : : /* we have everything we need */
548 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &cos_id) == 2) {
549 : 0 : last = first;
550 : : } else {
551 : 0 : DLB2_LOG_ERR("Error parsing ldb port port_cos devarg. Should be port-port:val, or port:val");
552 : 0 : return -EINVAL;
553 : : }
554 : :
555 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
556 : : last >= DLB2_MAX_NUM_LDB_PORTS) {
557 : 0 : DLB2_LOG_ERR("Error parsing ldb port cos_id arg, invalid port value");
558 : 0 : return -EINVAL;
559 : : }
560 : :
561 [ # # ]: 0 : if (cos_id < DLB2_COS_0 || cos_id > DLB2_COS_3) {
562 : 0 : DLB2_LOG_ERR("Error parsing ldb port cos_id devarg, must be between 0 and 4");
563 : 0 : return -EINVAL;
564 : : }
565 : :
566 [ # # ]: 0 : for (i = first; i <= last; i++)
567 : 0 : port_cos->cos_id[i] = cos_id; /* indexed by port */
568 : :
569 : : return 0;
570 : : }
571 : :
572 : : static int
573 : 0 : set_cos_bw(const char *key __rte_unused,
574 : : const char *value,
575 : : void *opaque)
576 : : {
577 : : struct dlb2_cos_bw *cos_bw = opaque;
578 : :
579 [ # # ]: 0 : if (opaque == NULL) {
580 : 0 : DLB2_LOG_ERR("NULL pointer");
581 : 0 : return -EINVAL;
582 : : }
583 : :
584 : : /* format must be %d,%d,%d,%d */
585 : :
586 [ # # ]: 0 : if (sscanf(value, "%d:%d:%d:%d", &cos_bw->val[0], &cos_bw->val[1],
587 : : &cos_bw->val[2], &cos_bw->val[3]) != 4) {
588 : 0 : DLB2_LOG_ERR("Error parsing cos bandwidth devarg. Should be bw0:bw1:bw2:bw3 where all values combined are <= 100");
589 : 0 : return -EINVAL;
590 : : }
591 [ # # ]: 0 : if (cos_bw->val[0] + cos_bw->val[1] + cos_bw->val[2] + cos_bw->val[3] > 100) {
592 : 0 : DLB2_LOG_ERR("Error parsing cos bandwidth devarg. Should be bw0:bw1:bw2:bw3 where all values combined are <= 100");
593 : 0 : return -EINVAL;
594 : : }
595 : :
596 : : return 0;
597 : : }
598 : :
599 : : static int
600 : 0 : set_sw_credit_quanta(const char *key __rte_unused,
601 : : const char *value,
602 : : void *opaque)
603 : : {
604 : : int *sw_credit_quanta = opaque;
605 : : int ret;
606 : :
607 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
608 : 0 : DLB2_LOG_ERR("NULL pointer");
609 : 0 : return -EINVAL;
610 : : }
611 : :
612 : 0 : ret = dlb2_string_to_int(sw_credit_quanta, value);
613 [ # # ]: 0 : if (ret < 0)
614 : : return ret;
615 : :
616 [ # # ]: 0 : if (*sw_credit_quanta <= 0) {
617 : 0 : DLB2_LOG_ERR("sw_credit_quanta must be > 0");
618 : 0 : return -EINVAL;
619 : : }
620 : :
621 : : return 0;
622 : : }
623 : :
624 : : static int
625 : 0 : set_hw_credit_quanta(const char *key __rte_unused,
626 : : const char *value,
627 : : void *opaque)
628 : : {
629 : : int *hw_credit_quanta = opaque;
630 : : int ret;
631 : :
632 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
633 : 0 : DLB2_LOG_ERR("NULL pointer");
634 : 0 : return -EINVAL;
635 : : }
636 : :
637 : 0 : ret = dlb2_string_to_int(hw_credit_quanta, value);
638 : : if (ret < 0)
639 : : return ret;
640 : :
641 : : return 0;
642 : : }
643 : :
644 : : static int
645 : 0 : set_default_depth_thresh(const char *key __rte_unused,
646 : : const char *value,
647 : : void *opaque)
648 : : {
649 : : int *default_depth_thresh = opaque;
650 : : int ret;
651 : :
652 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
653 : 0 : DLB2_LOG_ERR("NULL pointer");
654 : 0 : return -EINVAL;
655 : : }
656 : :
657 : 0 : ret = dlb2_string_to_int(default_depth_thresh, value);
658 : : if (ret < 0)
659 : : return ret;
660 : :
661 : : return 0;
662 : : }
663 : :
664 : : static int
665 : 0 : set_vector_opts_enab(const char *key __rte_unused,
666 : : const char *value,
667 : : void *opaque)
668 : : {
669 : : bool *dlb2_vector_opts_enabled = opaque;
670 : :
671 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
672 : 0 : DLB2_LOG_ERR("NULL pointer");
673 : 0 : return -EINVAL;
674 : : }
675 : :
676 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
677 : 0 : *dlb2_vector_opts_enabled = true;
678 : : else
679 : 0 : *dlb2_vector_opts_enabled = false;
680 : :
681 : : return 0;
682 : : }
683 : :
684 : : static int
685 : 0 : set_default_ldb_port_allocation(const char *key __rte_unused,
686 : : const char *value,
687 : : void *opaque)
688 : : {
689 : : bool *default_ldb_port_allocation = opaque;
690 : :
691 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
692 : 0 : DLB2_LOG_ERR("NULL pointer");
693 : 0 : return -EINVAL;
694 : : }
695 : :
696 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
697 : 0 : *default_ldb_port_allocation = true;
698 : : else
699 : 0 : *default_ldb_port_allocation = false;
700 : :
701 : : return 0;
702 : : }
703 : :
704 : : static int
705 : 0 : set_enable_cq_weight(const char *key __rte_unused,
706 : : const char *value,
707 : : void *opaque)
708 : : {
709 : : bool *enable_cq_weight = opaque;
710 : :
711 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
712 : 0 : DLB2_LOG_ERR("NULL pointer");
713 : 0 : return -EINVAL;
714 : : }
715 : :
716 [ # # ]: 0 : if ((*value == 'y') || (*value == 'Y'))
717 : 0 : *enable_cq_weight = true;
718 : : else
719 : 0 : *enable_cq_weight = false;
720 : :
721 : : return 0;
722 : : }
723 : :
724 : : static int
725 : 0 : set_qid_depth_thresh(const char *key __rte_unused,
726 : : const char *value,
727 : : void *opaque)
728 : : {
729 : : struct dlb2_qid_depth_thresholds *qid_thresh = opaque;
730 : : int first, last, thresh, i;
731 : :
732 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
733 : 0 : DLB2_LOG_ERR("NULL pointer");
734 : 0 : return -EINVAL;
735 : : }
736 : :
737 : : /* command line override may take one of the following 3 forms:
738 : : * qid_depth_thresh=all:<threshold_value> ... all queues
739 : : * qid_depth_thresh=qidA-qidB:<threshold_value> ... a range of queues
740 : : * qid_depth_thresh=qid:<threshold_value> ... just one queue
741 : : */
742 [ # # ]: 0 : if (sscanf(value, "all:%d", &thresh) == 1) {
743 : 0 : first = 0;
744 : 0 : last = DLB2_MAX_NUM_QUEUES(DLB2_HW_V2) - 1;
745 [ # # ]: 0 : } else if (sscanf(value, "%d-%d:%d", &first, &last, &thresh) == 3) {
746 : : /* we have everything we need */
747 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &thresh) == 2) {
748 : 0 : last = first;
749 : : } else {
750 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg. Should be all:val, qid-qid:val, or qid:val");
751 : 0 : return -EINVAL;
752 : : }
753 : :
754 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
755 : : last >= DLB2_MAX_NUM_QUEUES(DLB2_HW_V2)) {
756 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, invalid qid value");
757 : 0 : return -EINVAL;
758 : : }
759 : :
760 [ # # ]: 0 : if (thresh < 0 || thresh > DLB2_MAX_QUEUE_DEPTH_THRESHOLD) {
761 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, threshold > %d",
762 : : DLB2_MAX_QUEUE_DEPTH_THRESHOLD);
763 : 0 : return -EINVAL;
764 : : }
765 : :
766 [ # # ]: 0 : for (i = first; i <= last; i++)
767 : 0 : qid_thresh->val[i] = thresh; /* indexed by qid */
768 : :
769 : : return 0;
770 : : }
771 : :
772 : : static int
773 : 0 : set_qid_depth_thresh_v2_5(const char *key __rte_unused,
774 : : const char *value,
775 : : void *opaque)
776 : : {
777 : : struct dlb2_qid_depth_thresholds *qid_thresh = opaque;
778 : : int first, last, thresh, i;
779 : :
780 [ # # ]: 0 : if (value == NULL || opaque == NULL) {
781 : 0 : DLB2_LOG_ERR("NULL pointer");
782 : 0 : return -EINVAL;
783 : : }
784 : :
785 : : /* command line override may take one of the following 3 forms:
786 : : * qid_depth_thresh=all:<threshold_value> ... all queues
787 : : * qid_depth_thresh=qidA-qidB:<threshold_value> ... a range of queues
788 : : * qid_depth_thresh=qid:<threshold_value> ... just one queue
789 : : */
790 [ # # ]: 0 : if (sscanf(value, "all:%d", &thresh) == 1) {
791 : 0 : first = 0;
792 : 0 : last = DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5) - 1;
793 [ # # ]: 0 : } else if (sscanf(value, "%d-%d:%d", &first, &last, &thresh) == 3) {
794 : : /* we have everything we need */
795 [ # # ]: 0 : } else if (sscanf(value, "%d:%d", &first, &thresh) == 2) {
796 : 0 : last = first;
797 : : } else {
798 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg. Should be all:val, qid-qid:val, or qid:val");
799 : 0 : return -EINVAL;
800 : : }
801 : :
802 [ # # # # : 0 : if (first > last || first < 0 ||
# # ]
803 : : last >= DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5)) {
804 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, invalid qid value");
805 : 0 : return -EINVAL;
806 : : }
807 : :
808 [ # # ]: 0 : if (thresh < 0 || thresh > DLB2_MAX_QUEUE_DEPTH_THRESHOLD) {
809 : 0 : DLB2_LOG_ERR("Error parsing qid depth devarg, threshold > %d",
810 : : DLB2_MAX_QUEUE_DEPTH_THRESHOLD);
811 : 0 : return -EINVAL;
812 : : }
813 : :
814 [ # # ]: 0 : for (i = first; i <= last; i++)
815 : 0 : qid_thresh->val[i] = thresh; /* indexed by qid */
816 : :
817 : : return 0;
818 : : }
819 : :
820 : : static void
821 : 0 : dlb2_eventdev_info_get(struct rte_eventdev *dev,
822 : : struct rte_event_dev_info *dev_info)
823 : : {
824 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
825 : : int ret;
826 : :
827 : 0 : ret = dlb2_hw_query_resources(dlb2);
828 [ # # ]: 0 : if (ret) {
829 : 0 : const struct rte_eventdev_data *data = dev->data;
830 : :
831 : 0 : DLB2_LOG_ERR("get resources err=%d, devid=%d",
832 : : ret, data->dev_id);
833 : : /* fn is void, so fall through and return values set up in
834 : : * probe
835 : : */
836 : : }
837 : :
838 : : /* Add num resources currently owned by this domain.
839 : : * These would become available if the scheduling domain were reset due
840 : : * to the application recalling eventdev_configure to *reconfigure* the
841 : : * domain.
842 : : */
843 : 0 : evdev_dlb2_default_info.max_event_ports += dlb2->num_ldb_ports;
844 : 0 : evdev_dlb2_default_info.max_event_queues += dlb2->num_ldb_queues;
845 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
846 : 0 : evdev_dlb2_default_info.max_num_events +=
847 : 0 : dlb2->max_credits;
848 : : } else {
849 : 0 : evdev_dlb2_default_info.max_num_events +=
850 : 0 : dlb2->max_ldb_credits;
851 : : }
852 : 0 : evdev_dlb2_default_info.max_event_queues =
853 : 0 : RTE_MIN(evdev_dlb2_default_info.max_event_queues,
854 : : RTE_EVENT_MAX_QUEUES_PER_DEV);
855 : :
856 : 0 : evdev_dlb2_default_info.max_num_events =
857 : 0 : RTE_MIN(evdev_dlb2_default_info.max_num_events,
858 : : dlb2->max_num_events_override);
859 : :
860 : 0 : *dev_info = evdev_dlb2_default_info;
861 : 0 : }
862 : :
863 : : static int
864 : 0 : dlb2_hw_create_sched_domain(struct dlb2_eventdev *dlb2,
865 : : struct dlb2_hw_dev *handle,
866 : : const struct dlb2_hw_rsrcs *resources_asked,
867 : : uint8_t device_version)
868 : : {
869 : : int ret = 0;
870 : : uint32_t cos_ports = 0;
871 : : struct dlb2_create_sched_domain_args *cfg;
872 : :
873 [ # # ]: 0 : if (resources_asked == NULL) {
874 : 0 : DLB2_LOG_ERR("dlb2: dlb2_create NULL parameter");
875 : : ret = EINVAL;
876 : 0 : goto error_exit;
877 : : }
878 : :
879 : : /* Map generic qm resources to dlb2 resources */
880 : 0 : cfg = &handle->cfg.resources;
881 : :
882 : : /* DIR ports and queues */
883 : :
884 : 0 : cfg->num_dir_ports = resources_asked->num_dir_ports;
885 [ # # ]: 0 : if (device_version == DLB2_HW_V2_5)
886 : 0 : cfg->num_credits = resources_asked->num_credits;
887 : : else
888 : 0 : cfg->num_dir_credits = resources_asked->num_dir_credits;
889 : :
890 : : /* LDB queues */
891 : :
892 : 0 : cfg->num_ldb_queues = resources_asked->num_ldb_queues;
893 : :
894 : : /* LDB ports */
895 : :
896 : : /* tally of COS ports from cmd line */
897 : 0 : cos_ports = dlb2->cos_ports[0] + dlb2->cos_ports[1] +
898 : 0 : dlb2->cos_ports[2] + dlb2->cos_ports[3];
899 : :
900 [ # # # # ]: 0 : if (cos_ports > resources_asked->num_ldb_ports ||
901 [ # # ]: 0 : (cos_ports && dlb2->max_cos_port >= resources_asked->num_ldb_ports)) {
902 : 0 : DLB2_LOG_ERR("dlb2: num_ldb_ports < cos_ports");
903 : : ret = EINVAL;
904 : 0 : goto error_exit;
905 : : }
906 : :
907 : 0 : cfg->cos_strict = 0; /* Best effort */
908 : 0 : cfg->num_cos_ldb_ports[0] = dlb2->cos_ports[0];
909 : 0 : cfg->num_cos_ldb_ports[1] = dlb2->cos_ports[1];
910 : 0 : cfg->num_cos_ldb_ports[2] = dlb2->cos_ports[2];
911 : 0 : cfg->num_cos_ldb_ports[3] = dlb2->cos_ports[3];
912 : 0 : cfg->num_ldb_ports = resources_asked->num_ldb_ports - cos_ports;
913 : :
914 [ # # ]: 0 : if (device_version == DLB2_HW_V2)
915 : 0 : cfg->num_ldb_credits = resources_asked->num_ldb_credits;
916 : :
917 : 0 : cfg->num_atomic_inflights =
918 : 0 : DLB2_NUM_ATOMIC_INFLIGHTS_PER_QUEUE *
919 : : cfg->num_ldb_queues;
920 : :
921 : 0 : cfg->num_hist_list_entries = resources_asked->num_ldb_ports *
922 : 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth;
923 : :
924 : : if (device_version == DLB2_HW_V2_5) {
925 : : DLB2_LOG_LINE_DBG("sched domain create - ldb_qs=%d, ldb_ports=%d, dir_ports=%d, atomic_inflights=%d, hist_list_entries=%d, credits=%d",
926 : : cfg->num_ldb_queues,
927 : : resources_asked->num_ldb_ports,
928 : : cfg->num_dir_ports,
929 : : cfg->num_atomic_inflights,
930 : : cfg->num_hist_list_entries,
931 : : cfg->num_credits);
932 : : } else {
933 : : DLB2_LOG_LINE_DBG("sched domain create - ldb_qs=%d, ldb_ports=%d, dir_ports=%d, atomic_inflights=%d, hist_list_entries=%d, ldb_credits=%d, dir_credits=%d",
934 : : cfg->num_ldb_queues,
935 : : resources_asked->num_ldb_ports,
936 : : cfg->num_dir_ports,
937 : : cfg->num_atomic_inflights,
938 : : cfg->num_hist_list_entries,
939 : : cfg->num_ldb_credits,
940 : : cfg->num_dir_credits);
941 : : }
942 : :
943 : : /* Configure the QM */
944 : :
945 : 0 : ret = dlb2_iface_sched_domain_create(handle, cfg);
946 [ # # ]: 0 : if (ret < 0) {
947 : 0 : DLB2_LOG_ERR("dlb2: domain create failed, ret = %d, extra status: %s",
948 : : ret,
949 : : dlb2_error_strings[cfg->response.status]);
950 : :
951 : 0 : goto error_exit;
952 : : }
953 : :
954 : 0 : handle->domain_id = cfg->response.id;
955 : 0 : handle->cfg.configured = true;
956 : :
957 : 0 : error_exit:
958 : :
959 : 0 : return ret;
960 : : }
961 : :
962 : : static void
963 : 0 : dlb2_hw_reset_sched_domain(const struct rte_eventdev *dev, bool reconfig)
964 : : {
965 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
966 : : enum dlb2_configuration_state config_state;
967 : : int i, j;
968 : :
969 : 0 : dlb2_iface_domain_reset(dlb2);
970 : :
971 : : /* Free all dynamically allocated port memory */
972 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
973 : 0 : dlb2_free_qe_mem(&dlb2->ev_ports[i].qm_port);
974 : :
975 : : /* If reconfiguring, mark the device's queues and ports as "previously
976 : : * configured." If the user doesn't reconfigure them, the PMD will
977 : : * reapply their previous configuration when the device is started.
978 : : */
979 : 0 : config_state = (reconfig) ? DLB2_PREV_CONFIGURED :
980 : : DLB2_NOT_CONFIGURED;
981 : :
982 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
983 : 0 : dlb2->ev_ports[i].qm_port.config_state = config_state;
984 : : /* Reset setup_done so ports can be reconfigured */
985 : 0 : dlb2->ev_ports[i].setup_done = false;
986 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
987 : 0 : dlb2->ev_ports[i].link[j].mapped = false;
988 : : }
989 : :
990 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++)
991 : 0 : dlb2->ev_queues[i].qm_queue.config_state = config_state;
992 : :
993 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QUEUES(DLB2_HW_V2_5); i++)
994 : 0 : dlb2->ev_queues[i].setup_done = false;
995 : :
996 : 0 : dlb2->num_ports = 0;
997 : 0 : dlb2->num_ldb_ports = 0;
998 : 0 : dlb2->num_dir_ports = 0;
999 : 0 : dlb2->num_queues = 0;
1000 : 0 : dlb2->num_ldb_queues = 0;
1001 : 0 : dlb2->num_dir_queues = 0;
1002 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
1003 : 0 : dlb2->num_credits = 0;
1004 : 0 : dlb2->max_credits = 0;
1005 : : } else {
1006 : 0 : dlb2->num_ldb_credits = 0;
1007 : 0 : dlb2->num_dir_credits = 0;
1008 : 0 : dlb2->max_ldb_credits = 0;
1009 : 0 : dlb2->max_dir_credits = 0;
1010 : : }
1011 : 0 : dlb2->configured = false;
1012 : 0 : }
1013 : :
1014 : : /* Note: 1 QM instance per QM device, QM instance/device == event device */
1015 : : static int
1016 [ # # ]: 0 : dlb2_eventdev_configure(const struct rte_eventdev *dev)
1017 : : {
1018 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1019 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1020 : 0 : struct dlb2_hw_rsrcs *rsrcs = &handle->info.hw_rsrc_max;
1021 : : const struct rte_eventdev_data *data = dev->data;
1022 : : const struct rte_event_dev_config *config = &data->dev_conf;
1023 : : int ret;
1024 : :
1025 : : /* If this eventdev is already configured, we must release the current
1026 : : * scheduling domain before attempting to configure a new one.
1027 : : */
1028 [ # # ]: 0 : if (dlb2->configured) {
1029 : 0 : dlb2_hw_reset_sched_domain(dev, true);
1030 : 0 : ret = dlb2_hw_query_resources(dlb2);
1031 [ # # ]: 0 : if (ret) {
1032 : 0 : DLB2_LOG_ERR("get resources err=%d, devid=%d",
1033 : : ret, data->dev_id);
1034 : 0 : return ret;
1035 : : }
1036 : : }
1037 : :
1038 [ # # ]: 0 : if (config->nb_event_queues > rsrcs->num_queues) {
1039 : 0 : DLB2_LOG_ERR("nb_event_queues parameter (%d) exceeds the QM device's capabilities (%d).",
1040 : : config->nb_event_queues,
1041 : : rsrcs->num_queues);
1042 : 0 : return -EINVAL;
1043 : : }
1044 : 0 : if (config->nb_event_ports > (rsrcs->num_ldb_ports
1045 [ # # ]: 0 : + rsrcs->num_dir_ports)) {
1046 : 0 : DLB2_LOG_ERR("nb_event_ports parameter (%d) exceeds the QM device's capabilities (%d).",
1047 : : config->nb_event_ports,
1048 : : (rsrcs->num_ldb_ports + rsrcs->num_dir_ports));
1049 : 0 : return -EINVAL;
1050 : : }
1051 [ # # ]: 0 : if (config->nb_events_limit > rsrcs->nb_events_limit) {
1052 : 0 : DLB2_LOG_ERR("nb_events_limit parameter (%d) exceeds the QM device's capabilities (%d).",
1053 : : config->nb_events_limit,
1054 : : rsrcs->nb_events_limit);
1055 : 0 : return -EINVAL;
1056 : : }
1057 : :
1058 [ # # ]: 0 : if (config->event_dev_cfg & RTE_EVENT_DEV_CFG_PER_DEQUEUE_TIMEOUT)
1059 : 0 : dlb2->global_dequeue_wait = false;
1060 : : else {
1061 : : uint32_t timeout32;
1062 : :
1063 : 0 : dlb2->global_dequeue_wait = true;
1064 : :
1065 : : /* note size mismatch of timeout vals in eventdev lib. */
1066 : 0 : timeout32 = config->dequeue_timeout_ns;
1067 : :
1068 : 0 : dlb2->global_dequeue_wait_ticks =
1069 : 0 : timeout32 * (rte_get_timer_hz() / 1E9);
1070 : : }
1071 : :
1072 : : /* Does this platform support umonitor/umwait? */
1073 [ # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_WAITPKG))
1074 : 0 : dlb2->umwait_allowed = true;
1075 : :
1076 : 0 : rsrcs->num_dir_ports = config->nb_single_link_event_port_queues;
1077 : 0 : rsrcs->num_ldb_ports = config->nb_event_ports - rsrcs->num_dir_ports;
1078 : : /* 1 dir queue per dir port */
1079 : 0 : rsrcs->num_ldb_queues = config->nb_event_queues - rsrcs->num_dir_ports;
1080 : :
1081 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
1082 : 0 : rsrcs->num_credits = 0;
1083 [ # # # # ]: 0 : if (rsrcs->num_ldb_queues || rsrcs->num_dir_ports)
1084 : 0 : rsrcs->num_credits = config->nb_events_limit;
1085 : : } else {
1086 : : /* Scale down nb_events_limit by 4 for directed credits,
1087 : : * since there are 4x as many load-balanced credits.
1088 : : */
1089 : 0 : rsrcs->num_ldb_credits = 0;
1090 : 0 : rsrcs->num_dir_credits = 0;
1091 : :
1092 [ # # ]: 0 : if (rsrcs->num_ldb_queues)
1093 : 0 : rsrcs->num_ldb_credits = config->nb_events_limit;
1094 [ # # ]: 0 : if (rsrcs->num_dir_ports)
1095 : 0 : rsrcs->num_dir_credits = config->nb_events_limit / 2;
1096 [ # # ]: 0 : if (dlb2->num_dir_credits_override != -1)
1097 : 0 : rsrcs->num_dir_credits = dlb2->num_dir_credits_override;
1098 : : }
1099 : :
1100 [ # # ]: 0 : if (dlb2_hw_create_sched_domain(dlb2, handle, rsrcs,
1101 : : dlb2->version) < 0) {
1102 : 0 : DLB2_LOG_ERR("dlb2_hw_create_sched_domain failed");
1103 : 0 : return -ENODEV;
1104 : : }
1105 : :
1106 : 0 : dlb2->new_event_limit = config->nb_events_limit;
1107 : 0 : rte_atomic_store_explicit(&dlb2->inflights, 0, rte_memory_order_seq_cst);
1108 : :
1109 : : /* Save number of ports/queues for this event dev */
1110 : 0 : dlb2->num_ports = config->nb_event_ports;
1111 : 0 : dlb2->num_queues = config->nb_event_queues;
1112 : 0 : dlb2->num_dir_ports = rsrcs->num_dir_ports;
1113 : 0 : dlb2->num_ldb_ports = dlb2->num_ports - dlb2->num_dir_ports;
1114 : 0 : dlb2->num_ldb_queues = dlb2->num_queues - dlb2->num_dir_ports;
1115 : 0 : dlb2->num_dir_queues = dlb2->num_dir_ports;
1116 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5) {
1117 : 0 : dlb2->credit_pool = rsrcs->num_credits;
1118 : 0 : dlb2->max_credits = rsrcs->num_credits;
1119 : 0 : dlb2->num_credits = rsrcs->num_credits;
1120 : : } else {
1121 : 0 : dlb2->ldb_credit_pool = rsrcs->num_ldb_credits;
1122 : 0 : dlb2->max_ldb_credits = rsrcs->num_ldb_credits;
1123 : 0 : dlb2->num_ldb_credits = rsrcs->num_ldb_credits;
1124 : 0 : dlb2->dir_credit_pool = rsrcs->num_dir_credits;
1125 : 0 : dlb2->max_dir_credits = rsrcs->num_dir_credits;
1126 : 0 : dlb2->num_dir_credits = rsrcs->num_dir_credits;
1127 : : }
1128 : :
1129 : 0 : dlb2->configured = true;
1130 : :
1131 : 0 : return 0;
1132 : : }
1133 : :
1134 : : static void
1135 : 0 : dlb2_eventdev_port_default_conf_get(struct rte_eventdev *dev,
1136 : : uint8_t port_id,
1137 : : struct rte_event_port_conf *port_conf)
1138 : : {
1139 : : RTE_SET_USED(port_id);
1140 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1141 : :
1142 : 0 : port_conf->new_event_threshold = dlb2->new_event_limit;
1143 : 0 : port_conf->dequeue_depth = 32;
1144 : 0 : port_conf->enqueue_depth = DLB2_MAX_ENQUEUE_DEPTH;
1145 : 0 : port_conf->event_port_cfg = 0;
1146 : 0 : }
1147 : :
1148 : : static void
1149 : 0 : dlb2_eventdev_queue_default_conf_get(struct rte_eventdev *dev,
1150 : : uint8_t queue_id,
1151 : : struct rte_event_queue_conf *queue_conf)
1152 : : {
1153 : : RTE_SET_USED(dev);
1154 : : RTE_SET_USED(queue_id);
1155 : :
1156 : 0 : queue_conf->nb_atomic_flows = 1024;
1157 : 0 : queue_conf->nb_atomic_order_sequences = 64;
1158 : 0 : queue_conf->event_queue_cfg = 0;
1159 : 0 : queue_conf->priority = 0;
1160 : 0 : }
1161 : :
1162 : : static int32_t
1163 : 0 : dlb2_get_sn_allocation(struct dlb2_eventdev *dlb2, int group)
1164 : : {
1165 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1166 : : struct dlb2_get_sn_allocation_args cfg;
1167 : : int ret;
1168 : :
1169 : 0 : cfg.group = group;
1170 : :
1171 : 0 : ret = dlb2_iface_get_sn_allocation(handle, &cfg);
1172 [ # # ]: 0 : if (ret < 0) {
1173 : 0 : DLB2_LOG_ERR("dlb2: get_sn_allocation ret=%d (driver status: %s)",
1174 : : ret, dlb2_error_strings[cfg.response.status]);
1175 : 0 : return ret;
1176 : : }
1177 : :
1178 : 0 : return cfg.response.id;
1179 : : }
1180 : :
1181 : : static int
1182 : 0 : dlb2_set_sn_allocation(struct dlb2_eventdev *dlb2, int group, int num)
1183 : : {
1184 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1185 : : struct dlb2_set_sn_allocation_args cfg;
1186 : : int ret;
1187 : :
1188 : 0 : cfg.num = num;
1189 : 0 : cfg.group = group;
1190 : :
1191 : 0 : ret = dlb2_iface_set_sn_allocation(handle, &cfg);
1192 [ # # ]: 0 : if (ret < 0) {
1193 : 0 : DLB2_LOG_ERR("dlb2: set_sn_allocation ret=%d (driver status: %s)",
1194 : : ret, dlb2_error_strings[cfg.response.status]);
1195 : 0 : return ret;
1196 : : }
1197 : :
1198 : : return ret;
1199 : : }
1200 : :
1201 : : static int32_t
1202 : 0 : dlb2_get_sn_occupancy(struct dlb2_eventdev *dlb2, int group)
1203 : : {
1204 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1205 : : struct dlb2_get_sn_occupancy_args cfg;
1206 : : int ret;
1207 : :
1208 : 0 : cfg.group = group;
1209 : :
1210 : 0 : ret = dlb2_iface_get_sn_occupancy(handle, &cfg);
1211 [ # # ]: 0 : if (ret < 0) {
1212 : 0 : DLB2_LOG_ERR("dlb2: get_sn_occupancy ret=%d (driver status: %s)",
1213 : : ret, dlb2_error_strings[cfg.response.status]);
1214 : 0 : return ret;
1215 : : }
1216 : :
1217 : 0 : return cfg.response.id;
1218 : : }
1219 : :
1220 : : /* Query the current sequence number allocations and, if they conflict with the
1221 : : * requested LDB queue configuration, attempt to re-allocate sequence numbers.
1222 : : * This is best-effort; if it fails, the PMD will attempt to configure the
1223 : : * load-balanced queue and return an error.
1224 : : */
1225 : : static void
1226 : 0 : dlb2_program_sn_allocation(struct dlb2_eventdev *dlb2,
1227 : : const struct rte_event_queue_conf *queue_conf)
1228 : : {
1229 : : int grp_occupancy[DLB2_NUM_SN_GROUPS];
1230 : : int grp_alloc[DLB2_NUM_SN_GROUPS];
1231 : : int i, sequence_numbers;
1232 : :
1233 : 0 : sequence_numbers = (int)queue_conf->nb_atomic_order_sequences;
1234 : :
1235 [ # # ]: 0 : for (i = 0; i < DLB2_NUM_SN_GROUPS; i++) {
1236 : : int total_slots;
1237 : :
1238 : 0 : grp_alloc[i] = dlb2_get_sn_allocation(dlb2, i);
1239 [ # # ]: 0 : if (grp_alloc[i] < 0)
1240 : 0 : return;
1241 : :
1242 : 0 : total_slots = DLB2_MAX_LDB_SN_ALLOC / grp_alloc[i];
1243 : :
1244 : 0 : grp_occupancy[i] = dlb2_get_sn_occupancy(dlb2, i);
1245 [ # # ]: 0 : if (grp_occupancy[i] < 0)
1246 : : return;
1247 : :
1248 : : /* DLB has at least one available slot for the requested
1249 : : * sequence numbers, so no further configuration required.
1250 : : */
1251 [ # # # # ]: 0 : if (grp_alloc[i] == sequence_numbers &&
1252 : : grp_occupancy[i] < total_slots)
1253 : : return;
1254 : : }
1255 : :
1256 : : /* None of the sequence number groups are configured for the requested
1257 : : * sequence numbers, so we have to reconfigure one of them. This is
1258 : : * only possible if a group is not in use.
1259 : : */
1260 [ # # ]: 0 : for (i = 0; i < DLB2_NUM_SN_GROUPS; i++) {
1261 [ # # ]: 0 : if (grp_occupancy[i] == 0)
1262 : : break;
1263 : : }
1264 : :
1265 [ # # ]: 0 : if (i == DLB2_NUM_SN_GROUPS) {
1266 : 0 : DLB2_LOG_ERR("[%s()] No groups with %d sequence_numbers are available or have free slots",
1267 : : __func__, sequence_numbers);
1268 : 0 : return;
1269 : : }
1270 : :
1271 : : /* Attempt to configure slot i with the requested number of sequence
1272 : : * numbers. Ignore the return value -- if this fails, the error will be
1273 : : * caught during subsequent queue configuration.
1274 : : */
1275 : 0 : dlb2_set_sn_allocation(dlb2, i, sequence_numbers);
1276 : : }
1277 : :
1278 : : static int32_t
1279 : 0 : dlb2_hw_create_ldb_queue(struct dlb2_eventdev *dlb2,
1280 : : struct dlb2_eventdev_queue *ev_queue,
1281 : : const struct rte_event_queue_conf *evq_conf)
1282 : : {
1283 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1284 : : struct dlb2_queue *queue = &ev_queue->qm_queue;
1285 : : struct dlb2_create_ldb_queue_args cfg;
1286 : : int32_t ret;
1287 : : uint32_t qm_qid;
1288 : : int sched_type = -1;
1289 : :
1290 [ # # ]: 0 : if (evq_conf == NULL)
1291 : : return -EINVAL;
1292 : :
1293 [ # # ]: 0 : if (evq_conf->event_queue_cfg & RTE_EVENT_QUEUE_CFG_ALL_TYPES) {
1294 [ # # ]: 0 : if (evq_conf->nb_atomic_order_sequences != 0)
1295 : : sched_type = RTE_SCHED_TYPE_ORDERED;
1296 : : else
1297 : : sched_type = RTE_SCHED_TYPE_PARALLEL;
1298 : : } else
1299 : 0 : sched_type = evq_conf->schedule_type;
1300 : :
1301 : 0 : cfg.num_atomic_inflights = DLB2_NUM_ATOMIC_INFLIGHTS_PER_QUEUE;
1302 : 0 : cfg.num_sequence_numbers = evq_conf->nb_atomic_order_sequences;
1303 : 0 : cfg.num_qid_inflights = evq_conf->nb_atomic_order_sequences;
1304 : :
1305 [ # # ]: 0 : if (sched_type != RTE_SCHED_TYPE_ORDERED) {
1306 : 0 : cfg.num_sequence_numbers = 0;
1307 : 0 : cfg.num_qid_inflights = 2048;
1308 : : }
1309 : :
1310 : : /* App should set this to the number of hardware flows they want, not
1311 : : * the overall number of flows they're going to use. E.g. if app is
1312 : : * using 64 flows and sets compression to 64, best-case they'll get
1313 : : * 64 unique hashed flows in hardware.
1314 : : */
1315 [ # # ]: 0 : switch (evq_conf->nb_atomic_flows) {
1316 : : /* Valid DLB2 compression levels */
1317 : 0 : case 64:
1318 : : case 128:
1319 : : case 256:
1320 : : case 512:
1321 : : case (1 * 1024): /* 1K */
1322 : : case (2 * 1024): /* 2K */
1323 : : case (4 * 1024): /* 4K */
1324 : : case (64 * 1024): /* 64K */
1325 : 0 : cfg.lock_id_comp_level = evq_conf->nb_atomic_flows;
1326 : 0 : break;
1327 : 0 : default:
1328 : : /* Invalid compression level */
1329 : 0 : cfg.lock_id_comp_level = 0; /* no compression */
1330 : : }
1331 : :
1332 [ # # ]: 0 : if (ev_queue->depth_threshold == 0) {
1333 : 0 : cfg.depth_threshold = dlb2->default_depth_thresh;
1334 : 0 : ev_queue->depth_threshold =
1335 : : dlb2->default_depth_thresh;
1336 : : } else
1337 : 0 : cfg.depth_threshold = ev_queue->depth_threshold;
1338 : :
1339 : 0 : ret = dlb2_iface_ldb_queue_create(handle, &cfg);
1340 [ # # ]: 0 : if (ret < 0) {
1341 : 0 : DLB2_LOG_ERR("dlb2: create LB event queue error, ret=%d (driver status: %s)",
1342 : : ret, dlb2_error_strings[cfg.response.status]);
1343 : 0 : return -EINVAL;
1344 : : }
1345 : :
1346 : 0 : qm_qid = cfg.response.id;
1347 : :
1348 : : /* Save off queue config for debug, resource lookups, and reconfig */
1349 : 0 : queue->num_qid_inflights = cfg.num_qid_inflights;
1350 : 0 : queue->num_atm_inflights = cfg.num_atomic_inflights;
1351 : :
1352 : 0 : queue->sched_type = sched_type;
1353 : 0 : queue->config_state = DLB2_CONFIGURED;
1354 : :
1355 : : DLB2_LOG_LINE_DBG("Created LB event queue %d, nb_inflights=%d, nb_seq=%d, qid inflights=%d",
1356 : : qm_qid,
1357 : : cfg.num_atomic_inflights,
1358 : : cfg.num_sequence_numbers,
1359 : : cfg.num_qid_inflights);
1360 : :
1361 : 0 : return qm_qid;
1362 : : }
1363 : :
1364 : : static int
1365 [ # # ]: 0 : dlb2_eventdev_ldb_queue_setup(struct rte_eventdev *dev,
1366 : : struct dlb2_eventdev_queue *ev_queue,
1367 : : const struct rte_event_queue_conf *queue_conf)
1368 : : {
1369 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1370 : : int32_t qm_qid;
1371 : :
1372 [ # # ]: 0 : if (queue_conf->nb_atomic_order_sequences)
1373 : 0 : dlb2_program_sn_allocation(dlb2, queue_conf);
1374 : :
1375 : 0 : qm_qid = dlb2_hw_create_ldb_queue(dlb2, ev_queue, queue_conf);
1376 [ # # ]: 0 : if (qm_qid < 0) {
1377 : 0 : DLB2_LOG_ERR("Failed to create the load-balanced queue");
1378 : :
1379 : 0 : return qm_qid;
1380 : : }
1381 : :
1382 : 0 : dlb2->qm_ldb_to_ev_queue_id[qm_qid] = ev_queue->id;
1383 : :
1384 : 0 : ev_queue->qm_queue.id = qm_qid;
1385 : :
1386 : 0 : return 0;
1387 : : }
1388 : :
1389 : : static int dlb2_num_dir_queues_setup(struct dlb2_eventdev *dlb2)
1390 : : {
1391 : : int i, num = 0;
1392 : :
1393 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
1394 [ # # ]: 0 : if (dlb2->ev_queues[i].setup_done &&
1395 [ # # ]: 0 : dlb2->ev_queues[i].qm_queue.is_directed)
1396 : 0 : num++;
1397 : : }
1398 : :
1399 : : return num;
1400 : : }
1401 : :
1402 : : static void
1403 : 0 : dlb2_queue_link_teardown(struct dlb2_eventdev *dlb2,
1404 : : struct dlb2_eventdev_queue *ev_queue)
1405 : : {
1406 : : struct dlb2_eventdev_port *ev_port;
1407 : : int i, j;
1408 : :
1409 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
1410 : : ev_port = &dlb2->ev_ports[i];
1411 : :
1412 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++) {
1413 [ # # ]: 0 : if (!ev_port->link[j].valid ||
1414 [ # # ]: 0 : ev_port->link[j].queue_id != ev_queue->id)
1415 : 0 : continue;
1416 : :
1417 : 0 : ev_port->link[j].valid = false;
1418 : 0 : ev_port->num_links--;
1419 : : }
1420 : : }
1421 : :
1422 : 0 : ev_queue->num_links = 0;
1423 : 0 : }
1424 : :
1425 : : static int
1426 [ # # ]: 0 : dlb2_eventdev_queue_setup(struct rte_eventdev *dev,
1427 : : uint8_t ev_qid,
1428 : : const struct rte_event_queue_conf *queue_conf)
1429 : : {
1430 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
1431 : : struct dlb2_eventdev_queue *ev_queue;
1432 : : int ret;
1433 : :
1434 [ # # ]: 0 : if (queue_conf == NULL)
1435 : : return -EINVAL;
1436 : :
1437 [ # # ]: 0 : if (ev_qid >= dlb2->num_queues)
1438 : : return -EINVAL;
1439 : :
1440 : 0 : ev_queue = &dlb2->ev_queues[ev_qid];
1441 : :
1442 : 0 : ev_queue->qm_queue.is_directed = queue_conf->event_queue_cfg &
1443 : : RTE_EVENT_QUEUE_CFG_SINGLE_LINK;
1444 : 0 : ev_queue->id = ev_qid;
1445 : 0 : ev_queue->conf = *queue_conf;
1446 : :
1447 [ # # ]: 0 : if (!ev_queue->qm_queue.is_directed) {
1448 : 0 : ret = dlb2_eventdev_ldb_queue_setup(dev, ev_queue, queue_conf);
1449 : : } else {
1450 : : /* The directed queue isn't setup until link time, at which
1451 : : * point we know its directed port ID. Directed queue setup
1452 : : * will only fail if this queue is already setup or there are
1453 : : * no directed queues left to configure.
1454 : : */
1455 : : ret = 0;
1456 : :
1457 : 0 : ev_queue->qm_queue.config_state = DLB2_NOT_CONFIGURED;
1458 : :
1459 [ # # ]: 0 : if (ev_queue->setup_done ||
1460 [ # # ]: 0 : dlb2_num_dir_queues_setup(dlb2) == dlb2->num_dir_queues)
1461 : : ret = -EINVAL;
1462 : : }
1463 : :
1464 : : /* Tear down pre-existing port->queue links */
1465 [ # # # # ]: 0 : if (!ret && dlb2->run_state == DLB2_RUN_STATE_STOPPED)
1466 : 0 : dlb2_queue_link_teardown(dlb2, ev_queue);
1467 : :
1468 [ # # ]: 0 : if (!ret)
1469 : 0 : ev_queue->setup_done = true;
1470 : :
1471 : : return ret;
1472 : : }
1473 : :
1474 : : static int
1475 : 0 : dlb2_init_consume_qe(struct dlb2_port *qm_port, char *mz_name)
1476 : : {
1477 : : struct dlb2_cq_pop_qe *qe;
1478 : :
1479 : 0 : qe = rte_zmalloc(mz_name,
1480 : : DLB2_NUM_QES_PER_CACHE_LINE *
1481 : : sizeof(struct dlb2_cq_pop_qe),
1482 : : RTE_CACHE_LINE_SIZE);
1483 : :
1484 [ # # ]: 0 : if (qe == NULL) {
1485 : 0 : DLB2_LOG_ERR("dlb2: no memory for consume_qe");
1486 : 0 : return -ENOMEM;
1487 : : }
1488 : 0 : qm_port->consume_qe = qe;
1489 : :
1490 : 0 : qe->qe_valid = 0;
1491 : 0 : qe->qe_frag = 0;
1492 : 0 : qe->qe_comp = 0;
1493 : 0 : qe->cq_token = 1;
1494 : : /* Tokens value is 0-based; i.e. '0' returns 1 token, '1' returns 2,
1495 : : * and so on.
1496 : : */
1497 : 0 : qe->tokens = 0; /* set at run time */
1498 : 0 : qe->meas_lat = 0;
1499 : 0 : qe->no_dec = 0;
1500 : : /* Completion IDs are disabled */
1501 : 0 : qe->cmp_id = 0;
1502 : :
1503 : 0 : return 0;
1504 : : }
1505 : :
1506 : : static int
1507 : 0 : dlb2_init_int_arm_qe(struct dlb2_port *qm_port, char *mz_name)
1508 : : {
1509 : : struct dlb2_enqueue_qe *qe;
1510 : :
1511 : 0 : qe = rte_zmalloc(mz_name,
1512 : : DLB2_NUM_QES_PER_CACHE_LINE *
1513 : : sizeof(struct dlb2_enqueue_qe),
1514 : : RTE_CACHE_LINE_SIZE);
1515 : :
1516 [ # # ]: 0 : if (qe == NULL) {
1517 : 0 : DLB2_LOG_ERR("dlb2: no memory for complete_qe");
1518 : 0 : return -ENOMEM;
1519 : : }
1520 : 0 : qm_port->int_arm_qe = qe;
1521 : :
1522 : : /* V2 - INT ARM is CQ_TOKEN + FRAG */
1523 : 0 : qe->qe_valid = 0;
1524 : 0 : qe->qe_frag = 1;
1525 : 0 : qe->qe_comp = 0;
1526 : 0 : qe->cq_token = 1;
1527 : 0 : qe->meas_lat = 0;
1528 : 0 : qe->no_dec = 0;
1529 : : /* Completion IDs are disabled */
1530 : 0 : qe->cmp_id = 0;
1531 : :
1532 : 0 : return 0;
1533 : : }
1534 : :
1535 : : static int
1536 : 0 : dlb2_init_qe_mem(struct dlb2_port *qm_port, char *mz_name)
1537 : : {
1538 : : int ret, sz;
1539 : :
1540 : : sz = DLB2_NUM_QES_PER_CACHE_LINE * sizeof(struct dlb2_enqueue_qe);
1541 : :
1542 : 0 : qm_port->qe4 = rte_zmalloc(mz_name, sz, RTE_CACHE_LINE_SIZE);
1543 : :
1544 [ # # ]: 0 : if (qm_port->qe4 == NULL) {
1545 : 0 : DLB2_LOG_ERR("dlb2: no qe4 memory");
1546 : : ret = -ENOMEM;
1547 : 0 : goto error_exit;
1548 : : }
1549 : :
1550 [ # # ]: 0 : if (qm_port->reorder_en) {
1551 : : sz = sizeof(struct dlb2_reorder);
1552 : 0 : qm_port->order = rte_zmalloc(mz_name, sz, RTE_CACHE_LINE_SIZE);
1553 : :
1554 [ # # ]: 0 : if (qm_port->order == NULL) {
1555 : 0 : DLB2_LOG_ERR("dlb2: no reorder memory");
1556 : : ret = -ENOMEM;
1557 : 0 : goto error_exit;
1558 : : }
1559 : : }
1560 : :
1561 : 0 : ret = dlb2_init_int_arm_qe(qm_port, mz_name);
1562 [ # # ]: 0 : if (ret < 0) {
1563 : 0 : DLB2_LOG_ERR("dlb2: dlb2_init_int_arm_qe ret=%d", ret);
1564 : 0 : goto error_exit;
1565 : : }
1566 : :
1567 : 0 : ret = dlb2_init_consume_qe(qm_port, mz_name);
1568 [ # # ]: 0 : if (ret < 0) {
1569 : 0 : DLB2_LOG_ERR("dlb2: dlb2_init_consume_qe ret=%d", ret);
1570 : 0 : goto error_exit;
1571 : : }
1572 : :
1573 : : return 0;
1574 : :
1575 : 0 : error_exit:
1576 : :
1577 : 0 : dlb2_free_qe_mem(qm_port);
1578 : :
1579 : 0 : return ret;
1580 : : }
1581 : :
1582 : : static inline uint16_t
1583 : : dlb2_event_enqueue_burst_delayed(void *event_port,
1584 : : const struct rte_event events[],
1585 : : uint16_t num);
1586 : :
1587 : : static inline uint16_t
1588 : : dlb2_event_enqueue_new_burst_delayed(void *event_port,
1589 : : const struct rte_event events[],
1590 : : uint16_t num);
1591 : :
1592 : : static inline uint16_t
1593 : : dlb2_event_enqueue_forward_burst_delayed(void *event_port,
1594 : : const struct rte_event events[],
1595 : : uint16_t num);
1596 : :
1597 : : /* Generate the required bitmask for rotate-style expected QE gen bits.
1598 : : * This requires a pattern of 1's and zeros, starting with expected as
1599 : : * 1 bits, so when hardware writes 0's they're "new". This requires the
1600 : : * ring size to be powers of 2 to wrap correctly.
1601 : : */
1602 : : static void
1603 : : dlb2_hw_cq_bitmask_init(struct dlb2_port *qm_port, uint32_t cq_depth)
1604 : : {
1605 : : uint64_t cq_build_mask = 0;
1606 : : uint32_t i;
1607 : :
1608 : 0 : if (cq_depth > 64)
1609 : : return; /* need to fall back to scalar code */
1610 : :
1611 : : /*
1612 : : * all 1's in first u64, all zeros in second is correct bit pattern to
1613 : : * start. Special casing == 64 easier than adapting complex loop logic.
1614 : : */
1615 [ # # # # ]: 0 : if (cq_depth == 64) {
1616 : 0 : qm_port->cq_rolling_mask = 0;
1617 : 0 : qm_port->cq_rolling_mask_2 = -1;
1618 : 0 : return;
1619 : : }
1620 : :
1621 [ # # # # ]: 0 : for (i = 0; i < 64; i += (cq_depth * 2))
1622 : 0 : cq_build_mask |= ((1ULL << cq_depth) - 1) << (i + cq_depth);
1623 : :
1624 : 0 : qm_port->cq_rolling_mask = cq_build_mask;
1625 : 0 : qm_port->cq_rolling_mask_2 = cq_build_mask;
1626 : : }
1627 : :
1628 : : static int
1629 : 0 : dlb2_hw_create_ldb_port(struct dlb2_eventdev *dlb2,
1630 : : struct dlb2_eventdev_port *ev_port,
1631 : : uint32_t dequeue_depth,
1632 : : uint32_t enqueue_depth)
1633 : : {
1634 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1635 : 0 : struct dlb2_create_ldb_port_args cfg = { {0} };
1636 : : int ret;
1637 : : struct dlb2_port *qm_port = NULL;
1638 : : char mz_name[RTE_MEMZONE_NAMESIZE];
1639 : : uint32_t qm_port_id;
1640 : : uint16_t ldb_credit_high_watermark = 0;
1641 : : uint16_t dir_credit_high_watermark = 0;
1642 : : uint16_t credit_high_watermark = 0;
1643 : :
1644 : : if (handle == NULL)
1645 : : return -EINVAL;
1646 : :
1647 [ # # ]: 0 : if (dequeue_depth < DLB2_MIN_CQ_DEPTH) {
1648 : 0 : DLB2_LOG_ERR("dlb2: invalid cq depth, must be at least %d",
1649 : : DLB2_MIN_CQ_DEPTH);
1650 : 0 : return -EINVAL;
1651 : : }
1652 : :
1653 : 0 : rte_spinlock_lock(&handle->resource_lock);
1654 : :
1655 : : /* We round up to the next power of 2 if necessary */
1656 : 0 : cfg.cq_depth = rte_align32pow2(dequeue_depth);
1657 : 0 : cfg.cq_depth_threshold = 1;
1658 : :
1659 : 0 : cfg.cq_history_list_size = cfg.cq_depth;
1660 : :
1661 : 0 : cfg.cos_id = ev_port->cos_id;
1662 : 0 : cfg.cos_strict = 0;/* best effots */
1663 : :
1664 : : /* User controls the LDB high watermark via enqueue depth. The DIR high
1665 : : * watermark is equal, unless the directed credit pool is too small.
1666 : : */
1667 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1668 : 0 : ldb_credit_high_watermark = enqueue_depth;
1669 : : /* If there are no directed ports, the kernel driver will
1670 : : * ignore this port's directed credit settings. Don't use
1671 : : * enqueue_depth if it would require more directed credits
1672 : : * than are available.
1673 : : */
1674 : 0 : dir_credit_high_watermark =
1675 : 0 : RTE_MIN(enqueue_depth,
1676 : : handle->cfg.num_dir_credits / dlb2->num_ports);
1677 : : } else
1678 : 0 : credit_high_watermark = enqueue_depth;
1679 : :
1680 : : /* Per QM values */
1681 : :
1682 : 0 : ret = dlb2_iface_ldb_port_create(handle, &cfg, dlb2->poll_mode);
1683 [ # # ]: 0 : if (ret < 0) {
1684 : 0 : DLB2_LOG_ERR("dlb2: dlb2_ldb_port_create error, ret=%d (driver status: %s)",
1685 : : ret, dlb2_error_strings[cfg.response.status]);
1686 : 0 : goto error_exit;
1687 : : }
1688 : :
1689 : 0 : qm_port_id = cfg.response.id;
1690 : :
1691 : : DLB2_LOG_LINE_DBG("dlb2: ev_port %d uses qm LB port %d <<<<<",
1692 : : ev_port->id, qm_port_id);
1693 : :
1694 : 0 : qm_port = &ev_port->qm_port;
1695 : 0 : qm_port->ev_port = ev_port; /* back ptr */
1696 : 0 : qm_port->dlb2 = dlb2; /* back ptr */
1697 : : /*
1698 : : * Allocate and init local qe struct(s).
1699 : : * Note: MOVDIR64 requires the enqueue QE (qe4) to be aligned.
1700 : : */
1701 : :
1702 : 0 : snprintf(mz_name, sizeof(mz_name), "dlb2_ldb_port%d",
1703 : : ev_port->id);
1704 : :
1705 : 0 : ret = dlb2_init_qe_mem(qm_port, mz_name);
1706 [ # # ]: 0 : if (ret < 0) {
1707 : 0 : DLB2_LOG_ERR("dlb2: init_qe_mem failed, ret=%d", ret);
1708 : 0 : goto error_exit;
1709 : : }
1710 : :
1711 : 0 : qm_port->id = qm_port_id;
1712 : :
1713 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1714 : 0 : qm_port->cached_ldb_credits = 0;
1715 : 0 : qm_port->cached_dir_credits = 0;
1716 : : } else
1717 : 0 : qm_port->cached_credits = 0;
1718 : :
1719 [ # # # # ]: 0 : if (dlb2->version == DLB2_HW_V2_5 && (dlb2->enable_cq_weight == true)) {
1720 : 0 : struct dlb2_enable_cq_weight_args cq_weight_args = { {0} };
1721 : 0 : cq_weight_args.port_id = qm_port->id;
1722 : 0 : cq_weight_args.limit = dequeue_depth;
1723 : 0 : ret = dlb2_iface_enable_cq_weight(handle, &cq_weight_args);
1724 : :
1725 [ # # ]: 0 : if (ret < 0) {
1726 : 0 : DLB2_LOG_ERR("dlb2: dlb2_dir_port_create error, ret=%d (driver status: %s)",
1727 : : ret,
1728 : : dlb2_error_strings[cfg.response. status]);
1729 : 0 : goto error_exit;
1730 : : }
1731 : : }
1732 : :
1733 : : /* CQs with depth < 8 use an 8-entry queue, but withhold credits so
1734 : : * the effective depth is smaller.
1735 : : */
1736 : 0 : qm_port->cq_depth = cfg.cq_depth <= 8 ? 8 : cfg.cq_depth;
1737 : 0 : qm_port->cq_idx = 0;
1738 : 0 : qm_port->cq_idx_unmasked = 0;
1739 : :
1740 [ # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
1741 : 0 : qm_port->cq_depth_mask = (qm_port->cq_depth * 4) - 1;
1742 : : else
1743 : 0 : qm_port->cq_depth_mask = qm_port->cq_depth - 1;
1744 : :
1745 [ # # ]: 0 : qm_port->gen_bit_shift = rte_popcount32(qm_port->cq_depth_mask);
1746 : : /* starting value of gen bit - it toggles at wrap time */
1747 : 0 : qm_port->gen_bit = 1;
1748 : :
1749 [ # # ]: 0 : dlb2_hw_cq_bitmask_init(qm_port, qm_port->cq_depth);
1750 : :
1751 : 0 : qm_port->int_armed = false;
1752 : :
1753 : : /* Save off for later use in info and lookup APIs. */
1754 : 0 : qm_port->qid_mappings = &dlb2->qm_ldb_to_ev_queue_id[0];
1755 : :
1756 : 0 : qm_port->dequeue_depth = dequeue_depth;
1757 : 0 : qm_port->token_pop_thresh = dequeue_depth;
1758 : :
1759 : : /* The default enqueue functions do not include delayed-pop support for
1760 : : * performance reasons.
1761 : : */
1762 [ # # ]: 0 : if (qm_port->token_pop_mode == DELAYED_POP) {
1763 : 0 : dlb2->event_dev->enqueue_burst =
1764 : : dlb2_event_enqueue_burst_delayed;
1765 : 0 : dlb2->event_dev->enqueue_new_burst =
1766 : : dlb2_event_enqueue_new_burst_delayed;
1767 : 0 : dlb2->event_dev->enqueue_forward_burst =
1768 : : dlb2_event_enqueue_forward_burst_delayed;
1769 : : }
1770 : :
1771 : 0 : qm_port->owed_tokens = 0;
1772 : 0 : qm_port->issued_releases = 0;
1773 : :
1774 : : /* Save config message too. */
1775 [ # # ]: 0 : rte_memcpy(&qm_port->cfg.ldb, &cfg, sizeof(qm_port->cfg.ldb));
1776 : :
1777 : : /* update state */
1778 : 0 : qm_port->state = PORT_STARTED; /* enabled at create time */
1779 : 0 : qm_port->config_state = DLB2_CONFIGURED;
1780 : :
1781 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1782 : 0 : qm_port->dir_credits = dir_credit_high_watermark;
1783 : 0 : qm_port->ldb_credits = ldb_credit_high_watermark;
1784 : 0 : qm_port->credit_pool[DLB2_DIR_QUEUE] = &dlb2->dir_credit_pool;
1785 : 0 : qm_port->credit_pool[DLB2_LDB_QUEUE] = &dlb2->ldb_credit_pool;
1786 : :
1787 : : DLB2_LOG_LINE_DBG("dlb2: created ldb port %d, depth = %d, ldb credits=%d, dir credits=%d",
1788 : : qm_port_id,
1789 : : dequeue_depth,
1790 : : qm_port->ldb_credits,
1791 : : qm_port->dir_credits);
1792 : : } else {
1793 : 0 : qm_port->credits = credit_high_watermark;
1794 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL] = &dlb2->credit_pool;
1795 : :
1796 : : DLB2_LOG_LINE_DBG("dlb2: created ldb port %d, depth = %d, credits=%d",
1797 : : qm_port_id,
1798 : : dequeue_depth,
1799 : : qm_port->credits);
1800 : : }
1801 : :
1802 : 0 : qm_port->use_scalar = false;
1803 : :
1804 : : #if (!defined RTE_ARCH_X86_64)
1805 : : qm_port->use_scalar = true;
1806 : : #else
1807 [ # # ]: 0 : if ((qm_port->cq_depth > 64) ||
1808 : 0 : (!rte_is_power_of_2(qm_port->cq_depth)) ||
1809 [ # # ]: 0 : (dlb2->vector_opts_enabled == false))
1810 : 0 : qm_port->use_scalar = true;
1811 : : #endif
1812 : :
1813 : : rte_spinlock_unlock(&handle->resource_lock);
1814 : :
1815 : 0 : return 0;
1816 : :
1817 : 0 : error_exit:
1818 : :
1819 : : if (qm_port)
1820 : 0 : dlb2_free_qe_mem(qm_port);
1821 : :
1822 : : rte_spinlock_unlock(&handle->resource_lock);
1823 : :
1824 : 0 : DLB2_LOG_ERR("dlb2: create ldb port failed!");
1825 : :
1826 : 0 : return ret;
1827 : : }
1828 : :
1829 : : static void
1830 : : dlb2_port_link_teardown(struct dlb2_eventdev *dlb2,
1831 : : struct dlb2_eventdev_port *ev_port)
1832 : : {
1833 : : struct dlb2_eventdev_queue *ev_queue;
1834 : : int i;
1835 : :
1836 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
1837 [ # # ]: 0 : if (!ev_port->link[i].valid)
1838 : 0 : continue;
1839 : :
1840 : 0 : ev_queue = &dlb2->ev_queues[ev_port->link[i].queue_id];
1841 : :
1842 : 0 : ev_port->link[i].valid = false;
1843 : 0 : ev_port->num_links--;
1844 : 0 : ev_queue->num_links--;
1845 : : }
1846 : : }
1847 : :
1848 : : static int
1849 : 0 : dlb2_hw_create_dir_port(struct dlb2_eventdev *dlb2,
1850 : : struct dlb2_eventdev_port *ev_port,
1851 : : uint32_t dequeue_depth,
1852 : : uint32_t enqueue_depth)
1853 : : {
1854 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
1855 : 0 : struct dlb2_create_dir_port_args cfg = { {0} };
1856 : : int ret;
1857 : : struct dlb2_port *qm_port = NULL;
1858 : : char mz_name[RTE_MEMZONE_NAMESIZE];
1859 : : uint32_t qm_port_id;
1860 : : uint16_t ldb_credit_high_watermark = 0;
1861 : : uint16_t dir_credit_high_watermark = 0;
1862 : : uint16_t credit_high_watermark = 0;
1863 : :
1864 [ # # ]: 0 : if (dlb2 == NULL || handle == NULL)
1865 : : return -EINVAL;
1866 : :
1867 [ # # ]: 0 : if (dequeue_depth < DLB2_MIN_CQ_DEPTH) {
1868 : 0 : DLB2_LOG_ERR("dlb2: invalid dequeue_depth, must be %d-%d",
1869 : : DLB2_MIN_CQ_DEPTH, DLB2_MAX_INPUT_QUEUE_DEPTH);
1870 : 0 : return -EINVAL;
1871 : : }
1872 : :
1873 [ # # ]: 0 : if (enqueue_depth < DLB2_MIN_ENQUEUE_DEPTH) {
1874 : 0 : DLB2_LOG_ERR("dlb2: invalid enqueue_depth, must be at least %d",
1875 : : DLB2_MIN_ENQUEUE_DEPTH);
1876 : 0 : return -EINVAL;
1877 : : }
1878 : :
1879 : 0 : rte_spinlock_lock(&handle->resource_lock);
1880 : :
1881 : : /* Directed queues are configured at link time. */
1882 [ # # ]: 0 : cfg.queue_id = -1;
1883 : :
1884 : : /* We round up to the next power of 2 if necessary */
1885 : 0 : cfg.cq_depth = rte_align32pow2(dequeue_depth);
1886 : 0 : cfg.cq_depth_threshold = 1;
1887 : :
1888 : : /* User controls the LDB high watermark via enqueue depth. The DIR high
1889 : : * watermark is equal, unless the directed credit pool is too small.
1890 : : */
1891 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1892 : 0 : ldb_credit_high_watermark = enqueue_depth;
1893 : : /* Don't use enqueue_depth if it would require more directed
1894 : : * credits than are available.
1895 : : */
1896 : 0 : dir_credit_high_watermark =
1897 : 0 : RTE_MIN(enqueue_depth,
1898 : : handle->cfg.num_dir_credits / dlb2->num_ports);
1899 : : } else
1900 : 0 : credit_high_watermark = enqueue_depth;
1901 : :
1902 [ # # ]: 0 : if (ev_port->conf.event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER)
1903 : 0 : cfg.is_producer = 1;
1904 : :
1905 : : /* Per QM values */
1906 : :
1907 : 0 : ret = dlb2_iface_dir_port_create(handle, &cfg, dlb2->poll_mode);
1908 [ # # ]: 0 : if (ret < 0) {
1909 : 0 : DLB2_LOG_ERR("dlb2: dlb2_dir_port_create error, ret=%d (driver status: %s)",
1910 : : ret, dlb2_error_strings[cfg.response.status]);
1911 : 0 : goto error_exit;
1912 : : }
1913 : :
1914 : 0 : qm_port_id = cfg.response.id;
1915 : :
1916 : : DLB2_LOG_LINE_DBG("dlb2: ev_port %d uses qm DIR port %d <<<<<",
1917 : : ev_port->id, qm_port_id);
1918 : :
1919 : 0 : qm_port = &ev_port->qm_port;
1920 : 0 : qm_port->ev_port = ev_port; /* back ptr */
1921 : 0 : qm_port->dlb2 = dlb2; /* back ptr */
1922 : :
1923 : : /*
1924 : : * Init local qe struct(s).
1925 : : * Note: MOVDIR64 requires the enqueue QE to be aligned
1926 : : */
1927 : :
1928 : 0 : snprintf(mz_name, sizeof(mz_name), "dlb2_dir_port%d",
1929 : : ev_port->id);
1930 : :
1931 : 0 : ret = dlb2_init_qe_mem(qm_port, mz_name);
1932 : :
1933 [ # # ]: 0 : if (ret < 0) {
1934 : 0 : DLB2_LOG_ERR("dlb2: init_qe_mem failed, ret=%d", ret);
1935 : 0 : goto error_exit;
1936 : : }
1937 : :
1938 : 0 : qm_port->id = qm_port_id;
1939 : :
1940 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1941 : 0 : qm_port->cached_ldb_credits = 0;
1942 : 0 : qm_port->cached_dir_credits = 0;
1943 : : } else
1944 : 0 : qm_port->cached_credits = 0;
1945 : :
1946 : : /* CQs with depth < 8 use an 8-entry queue, but withhold credits so
1947 : : * the effective depth is smaller.
1948 : : */
1949 : 0 : qm_port->cq_depth = cfg.cq_depth <= 8 ? 8 : cfg.cq_depth;
1950 : 0 : qm_port->cq_idx = 0;
1951 : 0 : qm_port->cq_idx_unmasked = 0;
1952 : :
1953 [ # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
1954 : 0 : qm_port->cq_depth_mask = (cfg.cq_depth * 4) - 1;
1955 : : else
1956 : 0 : qm_port->cq_depth_mask = cfg.cq_depth - 1;
1957 : :
1958 [ # # ]: 0 : qm_port->gen_bit_shift = rte_popcount32(qm_port->cq_depth_mask);
1959 : : /* starting value of gen bit - it toggles at wrap time */
1960 : 0 : qm_port->gen_bit = 1;
1961 [ # # ]: 0 : dlb2_hw_cq_bitmask_init(qm_port, qm_port->cq_depth);
1962 : :
1963 : 0 : qm_port->int_armed = false;
1964 : :
1965 : : /* Save off for later use in info and lookup APIs. */
1966 : 0 : qm_port->qid_mappings = &dlb2->qm_dir_to_ev_queue_id[0];
1967 : :
1968 : 0 : qm_port->dequeue_depth = dequeue_depth;
1969 : :
1970 : : /* Directed ports are auto-pop, by default. */
1971 : 0 : qm_port->token_pop_mode = AUTO_POP;
1972 : 0 : qm_port->owed_tokens = 0;
1973 : 0 : qm_port->issued_releases = 0;
1974 : :
1975 : : /* Save config message too. */
1976 [ # # ]: 0 : rte_memcpy(&qm_port->cfg.dir, &cfg, sizeof(qm_port->cfg.dir));
1977 : :
1978 : : /* update state */
1979 : 0 : qm_port->state = PORT_STARTED; /* enabled at create time */
1980 : 0 : qm_port->config_state = DLB2_CONFIGURED;
1981 : :
1982 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
1983 : 0 : qm_port->dir_credits = dir_credit_high_watermark;
1984 : 0 : qm_port->ldb_credits = ldb_credit_high_watermark;
1985 : 0 : qm_port->credit_pool[DLB2_DIR_QUEUE] = &dlb2->dir_credit_pool;
1986 : 0 : qm_port->credit_pool[DLB2_LDB_QUEUE] = &dlb2->ldb_credit_pool;
1987 : :
1988 : : DLB2_LOG_LINE_DBG("dlb2: created dir port %d, depth = %d cr=%d,%d",
1989 : : qm_port_id,
1990 : : dequeue_depth,
1991 : : dir_credit_high_watermark,
1992 : : ldb_credit_high_watermark);
1993 : : } else {
1994 : 0 : qm_port->credits = credit_high_watermark;
1995 : 0 : qm_port->credit_pool[DLB2_COMBINED_POOL] = &dlb2->credit_pool;
1996 : :
1997 : : DLB2_LOG_LINE_DBG("dlb2: created dir port %d, depth = %d cr=%d",
1998 : : qm_port_id,
1999 : : dequeue_depth,
2000 : : credit_high_watermark);
2001 : : }
2002 : :
2003 : : #if (!defined RTE_ARCH_X86_64)
2004 : : qm_port->use_scalar = true;
2005 : : #else
2006 [ # # ]: 0 : if ((qm_port->cq_depth > 64) ||
2007 : 0 : (!rte_is_power_of_2(qm_port->cq_depth)) ||
2008 [ # # ]: 0 : (dlb2->vector_opts_enabled == false))
2009 : 0 : qm_port->use_scalar = true;
2010 : : #endif
2011 : :
2012 : : rte_spinlock_unlock(&handle->resource_lock);
2013 : :
2014 : 0 : return 0;
2015 : :
2016 : : error_exit:
2017 : :
2018 : : if (qm_port)
2019 : 0 : dlb2_free_qe_mem(qm_port);
2020 : :
2021 : : rte_spinlock_unlock(&handle->resource_lock);
2022 : :
2023 : 0 : DLB2_LOG_ERR("dlb2: create dir port failed!");
2024 : :
2025 : 0 : return ret;
2026 : : }
2027 : :
2028 : : static int
2029 : 0 : dlb2_eventdev_port_setup(struct rte_eventdev *dev,
2030 : : uint8_t ev_port_id,
2031 : : const struct rte_event_port_conf *port_conf)
2032 : : {
2033 : : struct dlb2_eventdev *dlb2;
2034 : : struct dlb2_eventdev_port *ev_port;
2035 : : uint32_t hw_credit_quanta, sw_credit_quanta;
2036 : : int ret;
2037 : :
2038 [ # # ]: 0 : if (dev == NULL || port_conf == NULL) {
2039 : 0 : DLB2_LOG_ERR("Null parameter");
2040 : 0 : return -EINVAL;
2041 : : }
2042 : :
2043 : : dlb2 = dlb2_pmd_priv(dev);
2044 : :
2045 [ # # # # ]: 0 : if (ev_port_id >= DLB2_MAX_NUM_PORTS(dlb2->version))
2046 : : return -EINVAL;
2047 : :
2048 : 0 : if (port_conf->dequeue_depth >
2049 [ # # ]: 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth ||
2050 : 0 : port_conf->enqueue_depth >
2051 [ # # ]: 0 : evdev_dlb2_default_info.max_event_port_enqueue_depth)
2052 : : return -EINVAL;
2053 : :
2054 [ # # # # ]: 0 : if ((port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_INDEPENDENT_ENQ) &&
2055 : : port_conf->dequeue_depth > DLB2_MAX_CQ_DEPTH_REORDER) {
2056 : 0 : DLB2_LOG_ERR("evport %d: Max dequeue depth supported with reorder is %d",
2057 : : ev_port_id, DLB2_MAX_CQ_DEPTH_REORDER);
2058 : 0 : return -EINVAL;
2059 : : }
2060 : :
2061 : 0 : ev_port = &dlb2->ev_ports[ev_port_id];
2062 : : /* configured? */
2063 [ # # ]: 0 : if (ev_port->setup_done) {
2064 : 0 : DLB2_LOG_ERR("evport %d is already configured", ev_port_id);
2065 : 0 : return -EINVAL;
2066 : : }
2067 : :
2068 : : /* Default for worker ports */
2069 : 0 : sw_credit_quanta = dlb2->sw_credit_quanta;
2070 : 0 : hw_credit_quanta = dlb2->hw_credit_quanta;
2071 : :
2072 : 0 : ev_port->qm_port.is_producer = false;
2073 : 0 : ev_port->qm_port.is_directed = port_conf->event_port_cfg &
2074 : : RTE_EVENT_PORT_CFG_SINGLE_LINK;
2075 : :
2076 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER) {
2077 : : /* Producer type ports. Mostly enqueue */
2078 : : sw_credit_quanta = DLB2_SW_CREDIT_P_QUANTA_DEFAULT;
2079 : : hw_credit_quanta = DLB2_SW_CREDIT_P_BATCH_SZ;
2080 : 0 : ev_port->qm_port.is_producer = true;
2081 : : }
2082 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_CONSUMER) {
2083 : : /* Consumer type ports. Mostly dequeue */
2084 : : sw_credit_quanta = DLB2_SW_CREDIT_C_QUANTA_DEFAULT;
2085 : : hw_credit_quanta = DLB2_SW_CREDIT_C_BATCH_SZ;
2086 : : }
2087 : 0 : ev_port->credit_update_quanta = sw_credit_quanta;
2088 : 0 : ev_port->qm_port.hw_credit_quanta = hw_credit_quanta;
2089 : :
2090 : 0 : ev_port->enq_retries = port_conf->enqueue_depth;
2091 : :
2092 : 0 : ev_port->qm_port.reorder_id = 0;
2093 : 0 : ev_port->qm_port.reorder_en = port_conf->event_port_cfg &
2094 : : RTE_EVENT_PORT_CFG_INDEPENDENT_ENQ;
2095 : :
2096 : : /* Save off port config for reconfig */
2097 : 0 : ev_port->conf = *port_conf;
2098 : :
2099 : :
2100 : : /*
2101 : : * Create port
2102 : : */
2103 : :
2104 [ # # ]: 0 : if (!ev_port->qm_port.is_directed) {
2105 : 0 : ret = dlb2_hw_create_ldb_port(dlb2,
2106 : : ev_port,
2107 : 0 : port_conf->dequeue_depth,
2108 : 0 : port_conf->enqueue_depth);
2109 [ # # ]: 0 : if (ret < 0) {
2110 : 0 : DLB2_LOG_ERR("Failed to create the lB port ve portId=%d",
2111 : : ev_port_id);
2112 : :
2113 : 0 : return ret;
2114 : : }
2115 : : } else {
2116 : 0 : ret = dlb2_hw_create_dir_port(dlb2,
2117 : : ev_port,
2118 : 0 : port_conf->dequeue_depth,
2119 : 0 : port_conf->enqueue_depth);
2120 [ # # ]: 0 : if (ret < 0) {
2121 : 0 : DLB2_LOG_ERR("Failed to create the DIR port");
2122 : 0 : return ret;
2123 : : }
2124 : : }
2125 : :
2126 : 0 : ev_port->id = ev_port_id;
2127 : 0 : ev_port->enq_configured = true;
2128 : 0 : ev_port->setup_done = true;
2129 : 0 : ev_port->inflight_max = port_conf->new_event_threshold;
2130 : 0 : ev_port->implicit_release = !(port_conf->event_port_cfg &
2131 : : RTE_EVENT_PORT_CFG_DISABLE_IMPL_REL);
2132 : 0 : ev_port->outstanding_releases = 0;
2133 : 0 : ev_port->inflight_credits = 0;
2134 : 0 : ev_port->dlb2 = dlb2; /* reverse link */
2135 : :
2136 : : /* Default for worker ports */
2137 : 0 : sw_credit_quanta = dlb2->sw_credit_quanta;
2138 : 0 : hw_credit_quanta = dlb2->hw_credit_quanta;
2139 : :
2140 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_PRODUCER) {
2141 : : /* Producer type ports. Mostly enqueue */
2142 : : sw_credit_quanta = DLB2_SW_CREDIT_P_QUANTA_DEFAULT;
2143 : : hw_credit_quanta = DLB2_SW_CREDIT_P_BATCH_SZ;
2144 : : }
2145 [ # # ]: 0 : if (port_conf->event_port_cfg & RTE_EVENT_PORT_CFG_HINT_CONSUMER) {
2146 : : /* Consumer type ports. Mostly dequeue */
2147 : : sw_credit_quanta = DLB2_SW_CREDIT_C_QUANTA_DEFAULT;
2148 : : hw_credit_quanta = DLB2_SW_CREDIT_C_BATCH_SZ;
2149 : : }
2150 : 0 : ev_port->credit_update_quanta = sw_credit_quanta;
2151 : 0 : ev_port->qm_port.hw_credit_quanta = hw_credit_quanta;
2152 : :
2153 : :
2154 : : /* Tear down pre-existing port->queue links */
2155 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2156 : : dlb2_port_link_teardown(dlb2, &dlb2->ev_ports[ev_port_id]);
2157 : :
2158 : 0 : dev->data->ports[ev_port_id] = &dlb2->ev_ports[ev_port_id];
2159 : :
2160 [ # # # # ]: 0 : if (rte_cpu_get_flag_enabled(RTE_CPUFLAG_AVX512VL) &&
2161 : 0 : rte_vect_get_max_simd_bitwidth() >= RTE_VECT_SIMD_512)
2162 : 0 : ev_port->qm_port.use_avx512 = true;
2163 : : else
2164 : 0 : ev_port->qm_port.use_avx512 = false;
2165 : :
2166 : : return 0;
2167 : : }
2168 : :
2169 : : static int16_t
2170 : 0 : dlb2_hw_map_ldb_qid_to_port(struct dlb2_hw_dev *handle,
2171 : : uint32_t qm_port_id,
2172 : : uint16_t qm_qid,
2173 : : uint8_t priority)
2174 : : {
2175 : : struct dlb2_map_qid_args cfg;
2176 : : int32_t ret;
2177 : :
2178 [ # # ]: 0 : if (handle == NULL)
2179 : : return -EINVAL;
2180 : :
2181 : : /* Build message */
2182 : 0 : cfg.port_id = qm_port_id;
2183 : 0 : cfg.qid = qm_qid;
2184 : 0 : cfg.priority = EV_TO_DLB2_PRIO(priority);
2185 : :
2186 : 0 : ret = dlb2_iface_map_qid(handle, &cfg);
2187 [ # # ]: 0 : if (ret < 0) {
2188 : 0 : DLB2_LOG_ERR("dlb2: map qid error, ret=%d (driver status: %s)",
2189 : : ret, dlb2_error_strings[cfg.response.status]);
2190 : 0 : DLB2_LOG_ERR("dlb2: grp=%d, qm_port=%d, qm_qid=%d prio=%d",
2191 : : handle->domain_id, cfg.port_id,
2192 : : cfg.qid,
2193 : : cfg.priority);
2194 : : } else {
2195 : : DLB2_LOG_LINE_DBG("dlb2: mapped queue %d to qm_port %d",
2196 : : qm_qid, qm_port_id);
2197 : : }
2198 : :
2199 : 0 : return ret;
2200 : : }
2201 : :
2202 : : static int
2203 : 0 : dlb2_event_queue_join_ldb(struct dlb2_eventdev *dlb2,
2204 : : struct dlb2_eventdev_port *ev_port,
2205 : : struct dlb2_eventdev_queue *ev_queue,
2206 : : uint8_t priority)
2207 : : {
2208 : : int first_avail = -1;
2209 : : int ret, i;
2210 : :
2211 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
2212 [ # # ]: 0 : if (ev_port->link[i].valid) {
2213 [ # # ]: 0 : if (ev_port->link[i].queue_id == ev_queue->id &&
2214 [ # # ]: 0 : ev_port->link[i].priority == priority) {
2215 [ # # ]: 0 : if (ev_port->link[i].mapped)
2216 : : return 0; /* already mapped */
2217 : : first_avail = i;
2218 : : }
2219 [ # # ]: 0 : } else if (first_avail == -1)
2220 : : first_avail = i;
2221 : : }
2222 [ # # ]: 0 : if (first_avail == -1) {
2223 : 0 : DLB2_LOG_ERR("dlb2: qm_port %d has no available QID slots.",
2224 : : ev_port->qm_port.id);
2225 : 0 : return -EINVAL;
2226 : : }
2227 : :
2228 : 0 : ret = dlb2_hw_map_ldb_qid_to_port(&dlb2->qm_instance,
2229 : : ev_port->qm_port.id,
2230 : 0 : ev_queue->qm_queue.id,
2231 : : priority);
2232 : :
2233 [ # # ]: 0 : if (!ret)
2234 : 0 : ev_port->link[first_avail].mapped = true;
2235 : :
2236 : : return ret;
2237 : : }
2238 : :
2239 : : static int32_t
2240 : 0 : dlb2_hw_create_dir_queue(struct dlb2_eventdev *dlb2,
2241 : : struct dlb2_eventdev_queue *ev_queue,
2242 : : int32_t qm_port_id)
2243 : : {
2244 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
2245 : : struct dlb2_create_dir_queue_args cfg;
2246 : : int32_t ret;
2247 : :
2248 : : /* The directed port is always configured before its queue */
2249 : 0 : cfg.port_id = qm_port_id;
2250 : :
2251 [ # # ]: 0 : if (ev_queue->depth_threshold == 0) {
2252 : 0 : cfg.depth_threshold = dlb2->default_depth_thresh;
2253 : 0 : ev_queue->depth_threshold =
2254 : : dlb2->default_depth_thresh;
2255 : : } else
2256 : 0 : cfg.depth_threshold = ev_queue->depth_threshold;
2257 : :
2258 : 0 : ret = dlb2_iface_dir_queue_create(handle, &cfg);
2259 [ # # ]: 0 : if (ret < 0) {
2260 : 0 : DLB2_LOG_ERR("dlb2: create DIR event queue error, ret=%d (driver status: %s)",
2261 : : ret, dlb2_error_strings[cfg.response.status]);
2262 : 0 : return -EINVAL;
2263 : : }
2264 : :
2265 : 0 : return cfg.response.id;
2266 : : }
2267 : :
2268 : : static int
2269 : 0 : dlb2_eventdev_dir_queue_setup(struct dlb2_eventdev *dlb2,
2270 : : struct dlb2_eventdev_queue *ev_queue,
2271 : : struct dlb2_eventdev_port *ev_port)
2272 : : {
2273 : : int32_t qm_qid;
2274 : :
2275 : 0 : qm_qid = dlb2_hw_create_dir_queue(dlb2, ev_queue, ev_port->qm_port.id);
2276 : :
2277 [ # # ]: 0 : if (qm_qid < 0) {
2278 : 0 : DLB2_LOG_ERR("Failed to create the DIR queue");
2279 : 0 : return qm_qid;
2280 : : }
2281 : :
2282 : 0 : dlb2->qm_dir_to_ev_queue_id[qm_qid] = ev_queue->id;
2283 : :
2284 : 0 : ev_queue->qm_queue.id = qm_qid;
2285 : :
2286 : 0 : return 0;
2287 : : }
2288 : :
2289 : : static int
2290 [ # # ]: 0 : dlb2_do_port_link(struct rte_eventdev *dev,
2291 : : struct dlb2_eventdev_queue *ev_queue,
2292 : : struct dlb2_eventdev_port *ev_port,
2293 : : uint8_t prio)
2294 : : {
2295 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2296 : : int err;
2297 : :
2298 : : /* Don't link until start time. */
2299 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2300 : : return 0;
2301 : :
2302 [ # # ]: 0 : if (ev_queue->qm_queue.is_directed)
2303 : 0 : err = dlb2_eventdev_dir_queue_setup(dlb2, ev_queue, ev_port);
2304 : : else
2305 : 0 : err = dlb2_event_queue_join_ldb(dlb2, ev_port, ev_queue, prio);
2306 : :
2307 [ # # ]: 0 : if (err) {
2308 [ # # ]: 0 : DLB2_LOG_ERR("port link failure for %s ev_q %d, ev_port %d",
2309 : : ev_queue->qm_queue.is_directed ? "DIR" : "LDB",
2310 : : ev_queue->id, ev_port->id);
2311 : :
2312 : 0 : rte_errno = err;
2313 : 0 : return -1;
2314 : : }
2315 : :
2316 : : return 0;
2317 : : }
2318 : :
2319 : : static int
2320 : 0 : dlb2_validate_port_link(struct dlb2_eventdev_port *ev_port,
2321 : : uint8_t queue_id,
2322 : : bool link_exists,
2323 : : int index)
2324 : : {
2325 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
2326 : : struct dlb2_eventdev_queue *ev_queue;
2327 : : bool port_is_dir, queue_is_dir;
2328 : :
2329 [ # # ]: 0 : if (queue_id > dlb2->num_queues) {
2330 : 0 : rte_errno = -EINVAL;
2331 : 0 : return -1;
2332 : : }
2333 : :
2334 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2335 : :
2336 [ # # ]: 0 : if (!ev_queue->setup_done &&
2337 [ # # ]: 0 : ev_queue->qm_queue.config_state != DLB2_PREV_CONFIGURED) {
2338 : 0 : rte_errno = -EINVAL;
2339 : 0 : return -1;
2340 : : }
2341 : :
2342 : 0 : port_is_dir = ev_port->qm_port.is_directed;
2343 : 0 : queue_is_dir = ev_queue->qm_queue.is_directed;
2344 : :
2345 [ # # ]: 0 : if (port_is_dir != queue_is_dir) {
2346 [ # # # # ]: 0 : DLB2_LOG_ERR("%s queue %u can't link to %s port %u",
2347 : : queue_is_dir ? "DIR" : "LDB", ev_queue->id,
2348 : : port_is_dir ? "DIR" : "LDB", ev_port->id);
2349 : :
2350 : 0 : rte_errno = -EINVAL;
2351 : 0 : return -1;
2352 : : }
2353 : :
2354 : : /* Check if there is space for the requested link */
2355 [ # # ]: 0 : if (!link_exists && index == -1) {
2356 : 0 : DLB2_LOG_ERR("no space for new link");
2357 : 0 : rte_errno = -ENOSPC;
2358 : 0 : return -1;
2359 : : }
2360 : :
2361 : : /* Check if the directed port is already linked */
2362 [ # # # # : 0 : if (ev_port->qm_port.is_directed && ev_port->num_links > 0 &&
# # ]
2363 : : !link_exists) {
2364 : 0 : DLB2_LOG_ERR("Can't link DIR port %d to >1 queues",
2365 : : ev_port->id);
2366 : 0 : rte_errno = -EINVAL;
2367 : 0 : return -1;
2368 : : }
2369 : :
2370 : : /* Check if the directed queue is already linked */
2371 [ # # # # : 0 : if (ev_queue->qm_queue.is_directed && ev_queue->num_links > 0 &&
# # ]
2372 : : !link_exists) {
2373 : 0 : DLB2_LOG_ERR("Can't link DIR queue %d to >1 ports",
2374 : : ev_queue->id);
2375 : 0 : rte_errno = -EINVAL;
2376 : 0 : return -1;
2377 : : }
2378 : :
2379 : : return 0;
2380 : : }
2381 : :
2382 : : static int
2383 : 0 : dlb2_eventdev_port_link(struct rte_eventdev *dev, void *event_port,
2384 : : const uint8_t queues[], const uint8_t priorities[],
2385 : : uint16_t nb_links)
2386 : :
2387 : : {
2388 : : struct dlb2_eventdev_port *ev_port = event_port;
2389 : : struct dlb2_eventdev *dlb2;
2390 : : int i, j;
2391 : :
2392 : : RTE_SET_USED(dev);
2393 : :
2394 [ # # ]: 0 : if (ev_port == NULL) {
2395 : 0 : DLB2_LOG_ERR("dlb2: evport not setup");
2396 : 0 : rte_errno = -EINVAL;
2397 : 0 : return 0;
2398 : : }
2399 : :
2400 [ # # ]: 0 : if (!ev_port->setup_done &&
2401 [ # # ]: 0 : ev_port->qm_port.config_state != DLB2_PREV_CONFIGURED) {
2402 : 0 : DLB2_LOG_ERR("dlb2: evport not setup");
2403 : 0 : rte_errno = -EINVAL;
2404 : 0 : return 0;
2405 : : }
2406 : :
2407 : : /* Note: rte_event_port_link() ensures the PMD won't receive a NULL
2408 : : * queues pointer.
2409 : : */
2410 [ # # ]: 0 : if (nb_links == 0) {
2411 : : DLB2_LOG_LINE_DBG("dlb2: nb_links is 0");
2412 : : return 0; /* Ignore and return success */
2413 : : }
2414 : :
2415 : 0 : dlb2 = ev_port->dlb2;
2416 : :
2417 : : DLB2_LOG_LINE_DBG("Linking %u queues to %s port %d",
2418 : : nb_links,
2419 : : ev_port->qm_port.is_directed ? "DIR" : "LDB",
2420 : : ev_port->id);
2421 : :
2422 [ # # ]: 0 : for (i = 0; i < nb_links; i++) {
2423 : : struct dlb2_eventdev_queue *ev_queue;
2424 : : uint8_t queue_id, prio;
2425 : : bool found = false;
2426 : : int index = -1;
2427 : :
2428 : 0 : queue_id = queues[i];
2429 : 0 : prio = priorities[i];
2430 : :
2431 : : /* Check if the link already exists. */
2432 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
2433 [ # # ]: 0 : if (ev_port->link[j].valid) {
2434 [ # # ]: 0 : if (ev_port->link[j].queue_id == queue_id) {
2435 : : found = true;
2436 : : index = j;
2437 : : break;
2438 : : }
2439 [ # # ]: 0 : } else if (index == -1) {
2440 : : index = j;
2441 : : }
2442 : :
2443 : : /* could not link */
2444 [ # # ]: 0 : if (index == -1)
2445 : : break;
2446 : :
2447 : : /* Check if already linked at the requested priority */
2448 [ # # # # ]: 0 : if (found && ev_port->link[j].priority == prio)
2449 : 0 : continue;
2450 : :
2451 [ # # ]: 0 : if (dlb2_validate_port_link(ev_port, queue_id, found, index))
2452 : : break; /* return index of offending queue */
2453 : :
2454 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2455 : :
2456 [ # # ]: 0 : if (dlb2_do_port_link(dev, ev_queue, ev_port, prio))
2457 : : break; /* return index of offending queue */
2458 : :
2459 : 0 : ev_queue->num_links++;
2460 : :
2461 : 0 : ev_port->link[index].queue_id = queue_id;
2462 : 0 : ev_port->link[index].priority = prio;
2463 : 0 : ev_port->link[index].valid = true;
2464 : : /* Entry already exists? If so, then must be prio change */
2465 [ # # ]: 0 : if (!found)
2466 : 0 : ev_port->num_links++;
2467 : : }
2468 : : return i;
2469 : : }
2470 : :
2471 : : static int16_t
2472 : 0 : dlb2_hw_unmap_ldb_qid_from_port(struct dlb2_hw_dev *handle,
2473 : : uint32_t qm_port_id,
2474 : : uint16_t qm_qid)
2475 : : {
2476 : : struct dlb2_unmap_qid_args cfg;
2477 : : int32_t ret;
2478 : :
2479 [ # # ]: 0 : if (handle == NULL)
2480 : : return -EINVAL;
2481 : :
2482 : 0 : cfg.port_id = qm_port_id;
2483 : 0 : cfg.qid = qm_qid;
2484 : :
2485 : 0 : ret = dlb2_iface_unmap_qid(handle, &cfg);
2486 [ # # ]: 0 : if (ret < 0)
2487 : 0 : DLB2_LOG_ERR("dlb2: unmap qid error, ret=%d (driver status: %s)",
2488 : : ret, dlb2_error_strings[cfg.response.status]);
2489 : :
2490 : 0 : return ret;
2491 : : }
2492 : :
2493 : : static int
2494 : 0 : dlb2_event_queue_detach_ldb(struct dlb2_eventdev *dlb2,
2495 : : struct dlb2_eventdev_port *ev_port,
2496 : : struct dlb2_eventdev_queue *ev_queue)
2497 : : {
2498 : : int ret, i;
2499 : :
2500 : : /* Don't unlink until start time. */
2501 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED)
2502 : : return 0;
2503 : :
2504 [ # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; i++) {
2505 [ # # ]: 0 : if (ev_port->link[i].valid &&
2506 [ # # ]: 0 : ev_port->link[i].queue_id == ev_queue->id)
2507 : : break; /* found */
2508 : : }
2509 : :
2510 : : /* This is expected with eventdev API!
2511 : : * It blindly attempts to unmap all queues.
2512 : : */
2513 [ # # ]: 0 : if (i == DLB2_MAX_NUM_QIDS_PER_LDB_CQ) {
2514 : : DLB2_LOG_LINE_DBG("dlb2: ignoring LB QID %d not mapped for qm_port %d.",
2515 : : ev_queue->qm_queue.id,
2516 : : ev_port->qm_port.id);
2517 : : return 0;
2518 : : }
2519 : :
2520 : 0 : ret = dlb2_hw_unmap_ldb_qid_from_port(&dlb2->qm_instance,
2521 : : ev_port->qm_port.id,
2522 : 0 : ev_queue->qm_queue.id);
2523 [ # # ]: 0 : if (!ret)
2524 : 0 : ev_port->link[i].mapped = false;
2525 : :
2526 : : return ret;
2527 : : }
2528 : :
2529 : : static inline void
2530 : 0 : dlb2_port_credits_return(struct dlb2_port *qm_port)
2531 : : {
2532 : : /* Return all port credits */
2533 [ # # ]: 0 : if (qm_port->dlb2->version == DLB2_HW_V2_5) {
2534 [ # # ]: 0 : if (qm_port->cached_credits) {
2535 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_COMBINED_POOL],
2536 : : qm_port->cached_credits, rte_memory_order_seq_cst);
2537 : 0 : qm_port->cached_credits = 0;
2538 : : }
2539 : : } else {
2540 [ # # ]: 0 : if (qm_port->cached_ldb_credits) {
2541 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_LDB_QUEUE],
2542 : : qm_port->cached_ldb_credits, rte_memory_order_seq_cst);
2543 : 0 : qm_port->cached_ldb_credits = 0;
2544 : : }
2545 [ # # ]: 0 : if (qm_port->cached_dir_credits) {
2546 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_DIR_QUEUE],
2547 : : qm_port->cached_dir_credits, rte_memory_order_seq_cst);
2548 : 0 : qm_port->cached_dir_credits = 0;
2549 : : }
2550 : : }
2551 : 0 : }
2552 : :
2553 : : static inline void
2554 : : dlb2_release_sw_credits(struct dlb2_eventdev *dlb2,
2555 : : struct dlb2_eventdev_port *ev_port, uint16_t val)
2556 : : {
2557 : 0 : if (ev_port->inflight_credits) {
2558 : 0 : rte_atomic_fetch_sub_explicit(&dlb2->inflights, val, rte_memory_order_seq_cst);
2559 : 0 : ev_port->inflight_credits -= val;
2560 : : }
2561 : : }
2562 : :
2563 : 0 : static void dlb2_check_and_return_credits(struct dlb2_eventdev_port *ev_port,
2564 : : bool cond, uint32_t threshold)
2565 : : {
2566 : : #if DLB_SW_CREDITS_CHECKS || DLB_HW_CREDITS_CHECKS
2567 [ # # ]: 0 : if (cond) {
2568 [ # # ]: 0 : if (++ev_port->credit_return_count > threshold) {
2569 : : #if DLB_SW_CREDITS_CHECKS
2570 : 0 : dlb2_release_sw_credits(ev_port->dlb2, ev_port,
2571 [ # # ]: 0 : ev_port->inflight_credits);
2572 : : #endif
2573 : : #if DLB_HW_CREDITS_CHECKS
2574 : 0 : dlb2_port_credits_return(&ev_port->qm_port);
2575 : : #endif
2576 : 0 : ev_port->credit_return_count = 0;
2577 : : }
2578 : : } else {
2579 : 0 : ev_port->credit_return_count = 0;
2580 : : }
2581 : : #else
2582 : : /* Avoid compilation warning of unused parameters */
2583 : : (void)ev_port, (void)cond, (void)threshold;
2584 : : #endif
2585 : 0 : }
2586 : :
2587 : : static int
2588 : 0 : dlb2_eventdev_port_unlink(struct rte_eventdev *dev, void *event_port,
2589 : : uint8_t queues[], uint16_t nb_unlinks)
2590 : : {
2591 : : struct dlb2_eventdev_port *ev_port = event_port;
2592 : : struct dlb2_eventdev *dlb2;
2593 : : int i;
2594 : :
2595 : : RTE_SET_USED(dev);
2596 : :
2597 [ # # ]: 0 : if (!ev_port->setup_done) {
2598 : 0 : DLB2_LOG_ERR("dlb2: evport %d is not configured",
2599 : : ev_port->id);
2600 : 0 : rte_errno = -EINVAL;
2601 : 0 : return 0;
2602 : : }
2603 : :
2604 [ # # ]: 0 : if (queues == NULL || nb_unlinks == 0) {
2605 : : DLB2_LOG_LINE_DBG("dlb2: queues is NULL or nb_unlinks is 0");
2606 : : nb_unlinks = 0; /* Ignore and return success */
2607 : 0 : goto ret_credits;
2608 : : }
2609 : :
2610 [ # # ]: 0 : if (ev_port->qm_port.is_directed) {
2611 : : DLB2_LOG_LINE_DBG("dlb2: ignore unlink from dir port %d",
2612 : : ev_port->id);
2613 : 0 : rte_errno = 0;
2614 : 0 : return nb_unlinks; /* as if success */
2615 : : }
2616 : :
2617 : 0 : dlb2 = ev_port->dlb2;
2618 : :
2619 [ # # ]: 0 : for (i = 0; i < nb_unlinks; i++) {
2620 : : struct dlb2_eventdev_queue *ev_queue;
2621 : : int ret, j;
2622 : :
2623 [ # # ]: 0 : if (queues[i] >= dlb2->num_queues) {
2624 : 0 : DLB2_LOG_ERR("dlb2: invalid queue id %d", queues[i]);
2625 : 0 : rte_errno = -EINVAL;
2626 : 0 : return i; /* return index of offending queue */
2627 : : }
2628 : :
2629 : 0 : ev_queue = &dlb2->ev_queues[queues[i]];
2630 : :
2631 : : /* Does a link exist? */
2632 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++)
2633 [ # # ]: 0 : if (ev_port->link[j].queue_id == queues[i] &&
2634 [ # # ]: 0 : ev_port->link[j].valid)
2635 : : break;
2636 : :
2637 [ # # ]: 0 : if (j == DLB2_MAX_NUM_QIDS_PER_LDB_CQ)
2638 : 0 : continue;
2639 : :
2640 : 0 : ret = dlb2_event_queue_detach_ldb(dlb2, ev_port, ev_queue);
2641 [ # # ]: 0 : if (ret) {
2642 : 0 : DLB2_LOG_ERR("unlink err=%d for port %d queue %d",
2643 : : ret, ev_port->id, queues[i]);
2644 : 0 : rte_errno = -ENOENT;
2645 : 0 : return i; /* return index of offending queue */
2646 : : }
2647 : :
2648 : 0 : ev_port->link[j].valid = false;
2649 : 0 : ev_port->num_links--;
2650 : 0 : ev_queue->num_links--;
2651 : : }
2652 : :
2653 : 0 : ret_credits:
2654 [ # # ]: 0 : if (ev_port->inflight_credits)
2655 : 0 : dlb2_check_and_return_credits(ev_port, true, 0);
2656 : :
2657 : 0 : return nb_unlinks;
2658 : : }
2659 : :
2660 : : static int
2661 : 0 : dlb2_eventdev_port_unlinks_in_progress(struct rte_eventdev *dev,
2662 : : void *event_port)
2663 : : {
2664 : : struct dlb2_eventdev_port *ev_port = event_port;
2665 : : struct dlb2_eventdev *dlb2;
2666 : : struct dlb2_hw_dev *handle;
2667 : : struct dlb2_pending_port_unmaps_args cfg;
2668 : : int ret;
2669 : :
2670 : : RTE_SET_USED(dev);
2671 : :
2672 [ # # ]: 0 : if (!ev_port->setup_done) {
2673 : 0 : DLB2_LOG_ERR("dlb2: evport %d is not configured",
2674 : : ev_port->id);
2675 : 0 : rte_errno = -EINVAL;
2676 : 0 : return 0;
2677 : : }
2678 : :
2679 : 0 : cfg.port_id = ev_port->qm_port.id;
2680 : 0 : dlb2 = ev_port->dlb2;
2681 : 0 : handle = &dlb2->qm_instance;
2682 : 0 : ret = dlb2_iface_pending_port_unmaps(handle, &cfg);
2683 : :
2684 [ # # ]: 0 : if (ret < 0) {
2685 : 0 : DLB2_LOG_ERR("dlb2: num_unlinks_in_progress ret=%d (driver status: %s)",
2686 : : ret, dlb2_error_strings[cfg.response.status]);
2687 : 0 : return ret;
2688 : : }
2689 : :
2690 : 0 : return cfg.response.id;
2691 : : }
2692 : :
2693 : : static int
2694 : 0 : dlb2_eventdev_reapply_configuration(struct rte_eventdev *dev)
2695 : : {
2696 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2697 : : int ret, i;
2698 : :
2699 : : /* If an event queue or port was previously configured, but hasn't been
2700 : : * reconfigured, reapply its original configuration.
2701 : : */
2702 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
2703 : : struct dlb2_eventdev_queue *ev_queue;
2704 : :
2705 : : ev_queue = &dlb2->ev_queues[i];
2706 : :
2707 [ # # ]: 0 : if (ev_queue->qm_queue.config_state != DLB2_PREV_CONFIGURED)
2708 : 0 : continue;
2709 : :
2710 : 0 : ret = dlb2_eventdev_queue_setup(dev, i, &ev_queue->conf);
2711 [ # # ]: 0 : if (ret < 0) {
2712 : 0 : DLB2_LOG_ERR("dlb2: failed to reconfigure queue %d", i);
2713 : 0 : return ret;
2714 : : }
2715 : : }
2716 : :
2717 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2718 : : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[i];
2719 : :
2720 [ # # ]: 0 : if (ev_port->qm_port.config_state != DLB2_PREV_CONFIGURED)
2721 : 0 : continue;
2722 : :
2723 : 0 : ret = dlb2_eventdev_port_setup(dev, i, &ev_port->conf);
2724 [ # # ]: 0 : if (ret < 0) {
2725 : 0 : DLB2_LOG_ERR("dlb2: failed to reconfigure ev_port %d",
2726 : : i);
2727 : 0 : return ret;
2728 : : }
2729 : : }
2730 : :
2731 : : return 0;
2732 : : }
2733 : :
2734 : : static int
2735 : 0 : dlb2_eventdev_apply_port_links(struct rte_eventdev *dev)
2736 : : {
2737 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2738 : : int i;
2739 : :
2740 : : /* Perform requested port->queue links */
2741 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2742 : 0 : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[i];
2743 : : int j;
2744 : :
2745 [ # # ]: 0 : for (j = 0; j < DLB2_MAX_NUM_QIDS_PER_LDB_CQ; j++) {
2746 : : struct dlb2_eventdev_queue *ev_queue;
2747 : : uint8_t prio, queue_id;
2748 : :
2749 [ # # ]: 0 : if (!ev_port->link[j].valid)
2750 : 0 : continue;
2751 : :
2752 : 0 : prio = ev_port->link[j].priority;
2753 : 0 : queue_id = ev_port->link[j].queue_id;
2754 : :
2755 [ # # ]: 0 : if (dlb2_validate_port_link(ev_port, queue_id, true, j))
2756 : : return -EINVAL;
2757 : :
2758 : 0 : ev_queue = &dlb2->ev_queues[queue_id];
2759 : :
2760 [ # # ]: 0 : if (dlb2_do_port_link(dev, ev_queue, ev_port, prio))
2761 : : return -EINVAL;
2762 : : }
2763 : : }
2764 : :
2765 : : return 0;
2766 : : }
2767 : :
2768 : : static int
2769 : 0 : dlb2_eventdev_start(struct rte_eventdev *dev)
2770 : : {
2771 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
2772 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
2773 : : struct dlb2_start_domain_args cfg;
2774 : : int ret, i;
2775 : :
2776 : 0 : rte_spinlock_lock(&dlb2->qm_instance.resource_lock);
2777 [ # # ]: 0 : if (dlb2->run_state != DLB2_RUN_STATE_STOPPED) {
2778 : 0 : DLB2_LOG_ERR("bad state %d for dev_start",
2779 : : (int)dlb2->run_state);
2780 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
2781 : 0 : return -EINVAL;
2782 : : }
2783 : 0 : dlb2->run_state = DLB2_RUN_STATE_STARTING;
2784 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
2785 : :
2786 : : /* If the device was configured more than once, some event ports and/or
2787 : : * queues may need to be reconfigured.
2788 : : */
2789 : 0 : ret = dlb2_eventdev_reapply_configuration(dev);
2790 [ # # ]: 0 : if (ret)
2791 : : return ret;
2792 : :
2793 : : /* The DLB PMD delays port links until the device is started. */
2794 : 0 : ret = dlb2_eventdev_apply_port_links(dev);
2795 [ # # ]: 0 : if (ret)
2796 : : return ret;
2797 : :
2798 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
2799 [ # # ]: 0 : if (!dlb2->ev_ports[i].setup_done) {
2800 : 0 : DLB2_LOG_ERR("dlb2: port %d not setup", i);
2801 : 0 : return -ESTALE;
2802 : : }
2803 : : }
2804 : :
2805 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
2806 [ # # ]: 0 : if (dlb2->ev_queues[i].num_links == 0) {
2807 : 0 : DLB2_LOG_ERR("dlb2: queue %d is not linked", i);
2808 : 0 : return -ENOLINK;
2809 : : }
2810 : : }
2811 : :
2812 : 0 : ret = dlb2_iface_sched_domain_start(handle, &cfg);
2813 [ # # ]: 0 : if (ret < 0) {
2814 : 0 : DLB2_LOG_ERR("dlb2: sched_domain_start ret=%d (driver status: %s)",
2815 : : ret, dlb2_error_strings[cfg.response.status]);
2816 : 0 : return ret;
2817 : : }
2818 : :
2819 : 0 : dlb2->run_state = DLB2_RUN_STATE_STARTED;
2820 : : DLB2_LOG_LINE_DBG("dlb2: sched_domain_start completed OK");
2821 : :
2822 : 0 : return 0;
2823 : : }
2824 : :
2825 : : static inline uint32_t
2826 : : dlb2_port_credits_get(struct dlb2_port *qm_port,
2827 : : enum dlb2_hw_queue_types type)
2828 : : {
2829 : 0 : uint32_t credits = *qm_port->credit_pool[type];
2830 : : /* By default hw_credit_quanta is DLB2_SW_CREDIT_BATCH_SZ */
2831 : 0 : uint32_t batch_size = qm_port->hw_credit_quanta;
2832 : :
2833 [ # # # # : 0 : if (unlikely(credits < batch_size))
# # ]
2834 : : batch_size = credits;
2835 : :
2836 [ # # # # : 0 : if (likely(credits &&
# # # # #
# # # ]
2837 : : rte_atomic_compare_exchange_strong_explicit(
2838 : : qm_port->credit_pool[type],
2839 : : &credits, credits - batch_size,
2840 : : rte_memory_order_seq_cst, rte_memory_order_seq_cst)))
2841 : : return batch_size;
2842 : : else
2843 : : return 0;
2844 : : }
2845 : :
2846 : : static inline void
2847 : 0 : dlb2_replenish_sw_credits(struct dlb2_eventdev *dlb2,
2848 : : struct dlb2_eventdev_port *ev_port)
2849 : : {
2850 : 0 : uint16_t quanta = ev_port->credit_update_quanta;
2851 : :
2852 [ # # ]: 0 : if (ev_port->inflight_credits >= quanta * 2) {
2853 : : /* Replenish credits, saving one quanta for enqueues */
2854 [ # # ]: 0 : uint16_t val = ev_port->inflight_credits - quanta;
2855 : :
2856 : : dlb2_release_sw_credits(dlb2, ev_port, val);
2857 : : }
2858 : 0 : }
2859 : :
2860 : : static inline int
2861 : 0 : dlb2_check_enqueue_sw_credits(struct dlb2_eventdev *dlb2,
2862 : : struct dlb2_eventdev_port *ev_port)
2863 : : {
2864 : 0 : uint32_t sw_inflights = rte_atomic_load_explicit(&dlb2->inflights,
2865 : : rte_memory_order_seq_cst);
2866 : : const int num = 1;
2867 : :
2868 [ # # ]: 0 : if (unlikely(ev_port->inflight_max < sw_inflights)) {
2869 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.tx_nospc_inflight_max, 1);
2870 : 0 : rte_errno = -ENOSPC;
2871 : 0 : return 1;
2872 : : }
2873 : :
2874 [ # # ]: 0 : if (ev_port->inflight_credits < num) {
2875 : : /* check if event enqueue brings ev_port over max threshold */
2876 : 0 : uint32_t credit_update_quanta = ev_port->credit_update_quanta;
2877 : :
2878 : 0 : if (sw_inflights + credit_update_quanta >
2879 [ # # ]: 0 : dlb2->new_event_limit) {
2880 : 0 : DLB2_INC_STAT(
2881 : : ev_port->stats.traffic.tx_nospc_new_event_limit,
2882 : : 1);
2883 : 0 : rte_errno = -ENOSPC;
2884 : 0 : return 1;
2885 : : }
2886 : :
2887 : : /* Application will retry if this attempt fails due to contention */
2888 [ # # ]: 0 : if (rte_atomic_compare_exchange_strong_explicit(&dlb2->inflights, &sw_inflights,
2889 : : (sw_inflights+credit_update_quanta), rte_memory_order_seq_cst,
2890 : : rte_memory_order_seq_cst))
2891 : 0 : ev_port->inflight_credits += (credit_update_quanta);
2892 : : else {
2893 : 0 : rte_errno = -ENOSPC;
2894 : 0 : return 1;
2895 : : }
2896 : :
2897 [ # # ]: 0 : if (ev_port->inflight_credits < num) {
2898 : 0 : DLB2_INC_STAT(
2899 : : ev_port->stats.traffic.tx_nospc_inflight_credits,
2900 : : 1);
2901 : 0 : rte_errno = -ENOSPC;
2902 : 0 : return 1;
2903 : : }
2904 : : }
2905 : :
2906 : : return 0;
2907 : : }
2908 : :
2909 : : static inline int
2910 : 0 : dlb2_check_enqueue_hw_ldb_credits(struct dlb2_port *qm_port)
2911 : : {
2912 [ # # ]: 0 : if (unlikely(qm_port->cached_ldb_credits == 0)) {
2913 : 0 : qm_port->cached_ldb_credits =
2914 : : dlb2_port_credits_get(qm_port,
2915 : : DLB2_LDB_QUEUE);
2916 [ # # ]: 0 : if (unlikely(qm_port->cached_ldb_credits == 0)) {
2917 : 0 : DLB2_INC_STAT(
2918 : : qm_port->ev_port->stats.traffic.tx_nospc_ldb_hw_credits,
2919 : : 1);
2920 : : DLB2_LOG_LINE_DBG("ldb credits exhausted");
2921 : 0 : return 1; /* credits exhausted */
2922 : : }
2923 : : }
2924 : :
2925 : : return 0;
2926 : : }
2927 : :
2928 : : static inline int
2929 : 0 : dlb2_check_enqueue_hw_dir_credits(struct dlb2_port *qm_port)
2930 : : {
2931 [ # # ]: 0 : if (unlikely(qm_port->cached_dir_credits == 0)) {
2932 : 0 : qm_port->cached_dir_credits =
2933 : : dlb2_port_credits_get(qm_port,
2934 : : DLB2_DIR_QUEUE);
2935 [ # # ]: 0 : if (unlikely(qm_port->cached_dir_credits == 0)) {
2936 : 0 : DLB2_INC_STAT(
2937 : : qm_port->ev_port->stats.traffic.tx_nospc_dir_hw_credits,
2938 : : 1);
2939 : : DLB2_LOG_LINE_DBG("dir credits exhausted");
2940 : 0 : return 1; /* credits exhausted */
2941 : : }
2942 : : }
2943 : :
2944 : : return 0;
2945 : : }
2946 : :
2947 : : static inline int
2948 : 0 : dlb2_check_enqueue_hw_credits(struct dlb2_port *qm_port)
2949 : : {
2950 [ # # ]: 0 : if (unlikely(qm_port->cached_credits == 0)) {
2951 : 0 : qm_port->cached_credits =
2952 : : dlb2_port_credits_get(qm_port,
2953 : : DLB2_COMBINED_POOL);
2954 [ # # ]: 0 : if (unlikely(qm_port->cached_credits == 0)) {
2955 : 0 : DLB2_INC_STAT(
2956 : : qm_port->ev_port->stats.traffic.tx_nospc_hw_credits, 1);
2957 : : DLB2_LOG_LINE_DBG("credits exhausted");
2958 : 0 : return 1; /* credits exhausted */
2959 : : }
2960 : : }
2961 : :
2962 : : return 0;
2963 : : }
2964 : :
2965 : : static __rte_always_inline void
2966 : : dlb2_pp_write(struct process_local_port_data *port_data, struct dlb2_enqueue_qe *qe4)
2967 : : {
2968 : 0 : dlb2_movdir64b(port_data->pp_addr, qe4);
2969 : : }
2970 : :
2971 : : static __rte_always_inline void
2972 : : dlb2_pp_write_reorder(struct process_local_port_data *port_data,
2973 : : struct dlb2_enqueue_qe *qe4)
2974 : : {
2975 [ # # ]: 0 : for (uint8_t i = 0; i < 4; i++) {
2976 [ # # ]: 0 : if (qe4[i].cmd_byte != DLB2_NOOP_CMD_BYTE) {
2977 : 0 : dlb2_movdir64b(port_data->pp_addr, qe4);
2978 : : return;
2979 : : }
2980 : : }
2981 : : }
2982 : :
2983 : : static __rte_always_inline int
2984 : : dlb2_pp_check4_write(struct process_local_port_data *port_data,
2985 : : struct dlb2_enqueue_qe *qe4)
2986 : : {
2987 [ # # ]: 0 : for (uint8_t i = 0; i < DLB2_NUM_QES_PER_CACHE_LINE; i++)
2988 [ # # ]: 0 : if (((uint64_t *)&qe4[i])[1] == 0)
2989 : : return 0;
2990 : :
2991 : 0 : dlb2_movdir64b(port_data->pp_addr, qe4);
2992 : : memset(qe4, 0, DLB2_NUM_QES_PER_CACHE_LINE * sizeof(struct dlb2_enqueue_qe));
2993 : 0 : return DLB2_NUM_QES_PER_CACHE_LINE;
2994 : : }
2995 : :
2996 : : static inline int
2997 : : dlb2_consume_qe_immediate(struct dlb2_port *qm_port, int num)
2998 : : {
2999 : : struct process_local_port_data *port_data;
3000 : : struct dlb2_cq_pop_qe *qe;
3001 : :
3002 : : RTE_ASSERT(qm_port->config_state == DLB2_CONFIGURED);
3003 : :
3004 : 0 : qe = qm_port->consume_qe;
3005 : :
3006 : 0 : qe->tokens = num - 1;
3007 : :
3008 : : /* No store fence needed since no pointer is being sent, and CQ token
3009 : : * pops can be safely reordered with other HCWs.
3010 : : */
3011 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3012 : :
3013 : 0 : dlb2_movdir64b_single(port_data->pp_addr, qe);
3014 : :
3015 : : DLB2_LOG_LINE_DBG("dlb2: consume immediate - %d QEs", num);
3016 : :
3017 : 0 : qm_port->owed_tokens = 0;
3018 : :
3019 : 0 : return 0;
3020 : : }
3021 : :
3022 : : static inline void
3023 : : dlb2_hw_do_enqueue(struct dlb2_port *qm_port,
3024 : : bool do_sfence,
3025 : : struct process_local_port_data *port_data)
3026 : : {
3027 : : /* Since MOVDIR64B is weakly-ordered, use an SFENCE to ensure that
3028 : : * application writes complete before enqueueing the QE.
3029 : : */
3030 [ # # # # ]: 0 : if (do_sfence)
3031 : : rte_wmb();
3032 : :
3033 : 0 : dlb2_pp_write(port_data, qm_port->qe4);
3034 : : }
3035 : :
3036 : : static inline void
3037 : : dlb2_construct_token_pop_qe(struct dlb2_port *qm_port, int idx)
3038 : : {
3039 : 0 : struct dlb2_cq_pop_qe *qe = (void *)qm_port->qe4;
3040 : 0 : int num = qm_port->owed_tokens;
3041 : :
3042 : 0 : qe[idx].cmd_byte = DLB2_POP_CMD_BYTE;
3043 : 0 : qe[idx].tokens = num - 1;
3044 : :
3045 : 0 : qm_port->owed_tokens = 0;
3046 : : }
3047 : :
3048 : : static inline int
3049 : 0 : dlb2_event_enqueue_prep(struct dlb2_eventdev_port *ev_port,
3050 : : struct dlb2_port *qm_port,
3051 : : const struct rte_event ev[],
3052 : : uint8_t *sched_type,
3053 : : uint8_t *queue_id)
3054 : : {
3055 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
3056 : : struct dlb2_eventdev_queue *ev_queue;
3057 : : #if DLB_HW_CREDITS_CHECKS
3058 : : uint16_t *cached_credits = NULL;
3059 : : #endif
3060 : : struct dlb2_queue *qm_queue;
3061 : :
3062 : 0 : ev_queue = &dlb2->ev_queues[ev->queue_id];
3063 : : qm_queue = &ev_queue->qm_queue;
3064 : 0 : *queue_id = qm_queue->id;
3065 : :
3066 : : /* Ignore sched_type and hardware credits on release events */
3067 [ # # ]: 0 : if (ev->op == RTE_EVENT_OP_RELEASE)
3068 : 0 : goto op_check;
3069 : :
3070 [ # # ]: 0 : if (!qm_queue->is_directed) {
3071 : : #if DLB_HW_CREDITS_CHECKS
3072 : : /* Load balanced destination queue */
3073 : :
3074 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
3075 [ # # ]: 0 : if (dlb2_check_enqueue_hw_ldb_credits(qm_port)) {
3076 : 0 : rte_errno = -ENOSPC;
3077 : 0 : return 1;
3078 : : }
3079 : 0 : cached_credits = &qm_port->cached_ldb_credits;
3080 : : } else {
3081 [ # # ]: 0 : if (dlb2_check_enqueue_hw_credits(qm_port)) {
3082 : 0 : rte_errno = -ENOSPC;
3083 : 0 : return 1;
3084 : : }
3085 : 0 : cached_credits = &qm_port->cached_credits;
3086 : : }
3087 : : #endif
3088 : : #if DLB_TYPE_CHECK
3089 [ # # # # ]: 0 : switch (ev->sched_type) {
3090 : 0 : case RTE_SCHED_TYPE_ORDERED:
3091 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_ORDERED");
3092 [ # # ]: 0 : if (qm_queue->sched_type != RTE_SCHED_TYPE_ORDERED) {
3093 : 0 : DLB2_LOG_ERR("dlb2: tried to send ordered event to unordered queue %d",
3094 : : *queue_id);
3095 : 0 : rte_errno = -EINVAL;
3096 : 0 : return 1;
3097 : : }
3098 : 0 : *sched_type = DLB2_SCHED_ORDERED;
3099 : 0 : break;
3100 : 0 : case RTE_SCHED_TYPE_ATOMIC:
3101 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_ATOMIC");
3102 : 0 : *sched_type = DLB2_SCHED_ATOMIC;
3103 : 0 : break;
3104 : 0 : case RTE_SCHED_TYPE_PARALLEL:
3105 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_PARALLEL");
3106 [ # # ]: 0 : if (qm_queue->sched_type == RTE_SCHED_TYPE_ORDERED)
3107 : 0 : *sched_type = DLB2_SCHED_ORDERED;
3108 : : else
3109 : 0 : *sched_type = DLB2_SCHED_UNORDERED;
3110 : : break;
3111 : 0 : default:
3112 : 0 : DLB2_LOG_ERR("Unsupported LDB sched type in put_qe");
3113 : 0 : DLB2_INC_STAT(ev_port->stats.tx_invalid, 1);
3114 : 0 : rte_errno = -EINVAL;
3115 : 0 : return 1;
3116 : : }
3117 : : #else
3118 : : #if (RTE_SCHED_TYPE_PARALLEL != 2) || (RTE_SCHED_TYPE_ATOMIC != 1)
3119 : : #error "ERROR: RTE event schedule type values changed. Needs a code change"
3120 : : #endif
3121 : : /* Map RTE eventdev schedule type to DLB HW schedule type */
3122 : : if (qm_queue->sched_type != RTE_SCHED_TYPE_ORDERED)
3123 : : /* RTE-Parallel -> DLB-UnOrd 2->1, RTE-Atm -> DLB-Atm 1->0 */
3124 : : *sched_type = ev->sched_type - 1;
3125 : : else /* To support CFG_ALL_TYPEs */
3126 : : *sched_type = DLB2_SCHED_ORDERED; /* RTE-Ord -> DLB-Ord 0->2 */
3127 : : #endif
3128 : : } else {
3129 : : /* Directed destination queue */
3130 : : #if DLB_HW_CREDITS_CHECKS
3131 [ # # ]: 0 : if (dlb2->version == DLB2_HW_V2) {
3132 [ # # ]: 0 : if (dlb2_check_enqueue_hw_dir_credits(qm_port)) {
3133 : 0 : rte_errno = -ENOSPC;
3134 : 0 : return 1;
3135 : : }
3136 : 0 : cached_credits = &qm_port->cached_dir_credits;
3137 : : } else {
3138 [ # # ]: 0 : if (dlb2_check_enqueue_hw_credits(qm_port)) {
3139 : 0 : rte_errno = -ENOSPC;
3140 : 0 : return 1;
3141 : : }
3142 : 0 : cached_credits = &qm_port->cached_credits;
3143 : : }
3144 : : #endif
3145 : : DLB2_LOG_LINE_DBG("dlb2: put_qe: RTE_SCHED_TYPE_DIRECTED");
3146 : :
3147 : 0 : *sched_type = DLB2_SCHED_DIRECTED;
3148 : : }
3149 : :
3150 : 0 : op_check:
3151 [ # # # # ]: 0 : switch (ev->op) {
3152 : 0 : case RTE_EVENT_OP_NEW:
3153 : : #if DLB_SW_CREDITS_CHECKS
3154 : : /* Check that a sw credit is available */
3155 [ # # ]: 0 : if (dlb2_check_enqueue_sw_credits(dlb2, ev_port)) {
3156 : 0 : rte_errno = -ENOSPC;
3157 : 0 : return 1;
3158 : : }
3159 : 0 : ev_port->inflight_credits--;
3160 : : #endif
3161 : : #if DLB_HW_CREDITS_CHECKS
3162 : 0 : (*cached_credits)--;
3163 : : #endif
3164 : 0 : break;
3165 : 0 : case RTE_EVENT_OP_FORWARD:
3166 : : /* Check for outstanding_releases underflow. If this occurs,
3167 : : * the application is not using the EVENT_OPs correctly; for
3168 : : * example, forwarding or releasing events that were not
3169 : : * dequeued.
3170 : : */
3171 : : RTE_ASSERT(ev_port->outstanding_releases > 0);
3172 : 0 : ev_port->outstanding_releases--;
3173 : 0 : qm_port->issued_releases++;
3174 : : #if DLB_HW_CREDITS_CHECKS
3175 : 0 : (*cached_credits)--;
3176 : : #endif
3177 : 0 : break;
3178 : 0 : case RTE_EVENT_OP_RELEASE:
3179 : : #if DLB_SW_CREDITS_CHECKS
3180 : 0 : ev_port->inflight_credits++;
3181 : : #endif
3182 : : /* Check for outstanding_releases underflow. If this occurs,
3183 : : * the application is not using the EVENT_OPs correctly; for
3184 : : * example, forwarding or releasing events that were not
3185 : : * dequeued.
3186 : : */
3187 : : RTE_ASSERT(ev_port->outstanding_releases > 0);
3188 : 0 : ev_port->outstanding_releases--;
3189 : 0 : qm_port->issued_releases++;
3190 : :
3191 : : #if DLB_SW_CREDITS_CHECKS
3192 : : /* Replenish s/w credits if enough are cached */
3193 : 0 : dlb2_replenish_sw_credits(dlb2, ev_port);
3194 : : #endif
3195 : 0 : break;
3196 : : }
3197 : :
3198 : 0 : DLB2_INC_STAT(ev_port->stats.tx_op_cnt[ev->op], 1);
3199 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.tx_ok, 1);
3200 : :
3201 : : #ifndef RTE_LIBRTE_PMD_DLB_QUELL_STATS
3202 [ # # ]: 0 : if (ev->op != RTE_EVENT_OP_RELEASE) {
3203 : 0 : DLB2_INC_STAT(ev_port->stats.queue[ev->queue_id].enq_ok, 1);
3204 : 0 : DLB2_INC_STAT(ev_port->stats.tx_sched_cnt[*sched_type], 1);
3205 : : }
3206 : : #endif
3207 : :
3208 : : return 0;
3209 : : }
3210 : :
3211 : : static inline __m128i
3212 : : dlb2_event_to_qe(const struct rte_event *ev, uint8_t cmd, uint8_t sched_type, uint8_t qid)
3213 : : {
3214 : : __m128i dlb2_to_qe_shuffle = _mm_set_epi8(
3215 : : 0xFF, 0xFF, /* zero out cmd word */
3216 : : 1, 0, /* low 16-bits of flow id */
3217 : : 0xFF, 0xFF, /* zero QID, sched_type etc fields to be filled later */
3218 : : 3, 2, /* top of flow id, event type and subtype */
3219 : : 15, 14, 13, 12, 11, 10, 9, 8 /* data from end of event goes at start */
3220 : : );
3221 : :
3222 : : /* event may not be 16 byte aligned. Use 16 byte unaligned load */
3223 : : __m128i tmp = _mm_lddqu_si128((const __m128i *)ev);
3224 : : __m128i qe = _mm_shuffle_epi8(tmp, dlb2_to_qe_shuffle);
3225 : : struct dlb2_enqueue_qe *dq = (struct dlb2_enqueue_qe *)&qe;
3226 : : /* set the cmd field */
3227 : : qe = _mm_insert_epi8(qe, cmd, 15);
3228 : : /* insert missing 16-bits with qid, sched_type and priority */
3229 : : uint16_t qid_stype_prio =
3230 [ # # ]: 0 : qid | (uint16_t)sched_type << 8 | ((uint16_t)ev->priority & 0xE0) << 5;
3231 : 0 : qe = _mm_insert_epi16(qe, qid_stype_prio, 5);
3232 : 0 : dq->weight = RTE_PMD_DLB2_GET_QE_WEIGHT(ev);
3233 : 0 : return qe;
3234 : : }
3235 : :
3236 : : static inline uint16_t
3237 : 0 : __dlb2_event_enqueue_burst_reorder(void *event_port,
3238 : : const struct rte_event events[],
3239 : : uint16_t num,
3240 : : bool use_delayed)
3241 : : {
3242 : : struct dlb2_eventdev_port *ev_port = event_port;
3243 : 0 : struct dlb2_port *qm_port = &ev_port->qm_port;
3244 : 0 : struct dlb2_reorder *order = qm_port->order;
3245 : : struct process_local_port_data *port_data;
3246 : 0 : bool is_directed = qm_port->is_directed;
3247 : 0 : uint8_t n = order->next_to_enqueue;
3248 : : uint8_t p_cnt = 0;
3249 : 0 : int retries = ev_port->enq_retries;
3250 : : __m128i new_qes[4], *from = NULL;
3251 : : int num_new = 0;
3252 : : int num_tx;
3253 : : int i;
3254 : :
3255 : : RTE_ASSERT(ev_port->enq_configured);
3256 : : RTE_ASSERT(events != NULL);
3257 : :
3258 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3259 : :
3260 : 0 : num_tx = RTE_MIN(num, ev_port->conf.enqueue_depth);
3261 : : #if DLB2_BYPASS_FENCE_ON_PP == 1
3262 : : if (!qm_port->is_producer) /* Call memory fense once at the start */
3263 : : rte_wmb(); /* calls _mm_sfence() */
3264 : : #else
3265 : : rte_wmb(); /* calls _mm_sfence() */
3266 : : #endif
3267 [ # # ]: 0 : for (i = 0; i < num_tx; i++) {
3268 : 0 : uint8_t sched_type = 0;
3269 : 0 : uint8_t reorder_idx = events[i].impl_opaque;
3270 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3271 : 0 : uint8_t qid = 0;
3272 : : int ret;
3273 : :
3274 : 0 : while ((ret = dlb2_event_enqueue_prep(ev_port, qm_port, &events[i],
3275 : 0 : &sched_type, &qid)) != 0 &&
3276 [ # # # # : 0 : rte_errno == -ENOSPC && --retries > 0)
# # ]
3277 : : rte_pause();
3278 : :
3279 [ # # ]: 0 : if (ret != 0) /* Either there is error or retires exceeded */
3280 : : break;
3281 : :
3282 [ # # # # ]: 0 : switch (events[i].op) {
3283 : 0 : case RTE_EVENT_OP_NEW:
3284 : 0 : new_qes[num_new++] = dlb2_event_to_qe(
3285 : : &events[i], DLB2_NEW_CMD_BYTE, sched_type, qid);
3286 [ # # ]: 0 : if (num_new == RTE_DIM(new_qes)) {
3287 : : dlb2_pp_write(port_data, (struct dlb2_enqueue_qe *)&new_qes);
3288 : : num_new = 0;
3289 : : }
3290 : : break;
3291 : 0 : case RTE_EVENT_OP_FORWARD: {
3292 [ # # ]: 0 : order->enq_reorder[reorder_idx].m128 = dlb2_event_to_qe(
3293 : : &events[i], is_directed ? DLB2_NEW_CMD_BYTE : DLB2_FWD_CMD_BYTE,
3294 : : sched_type, qid);
3295 : 0 : n += dlb2_pp_check4_write(port_data, &order->enq_reorder[n].qe);
3296 : 0 : break;
3297 : : }
3298 : 0 : case RTE_EVENT_OP_RELEASE: {
3299 [ # # ]: 0 : order->enq_reorder[reorder_idx].m128 = dlb2_event_to_qe(
3300 : : &events[i], is_directed ? DLB2_NOOP_CMD_BYTE : DLB2_COMP_CMD_BYTE,
3301 : : sched_type, 0xFF);
3302 : 0 : break;
3303 : : }
3304 : : }
3305 : :
3306 [ # # # # ]: 0 : if (use_delayed && qm_port->token_pop_mode == DELAYED_POP &&
3307 [ # # ]: 0 : (events[i].op == RTE_EVENT_OP_FORWARD ||
3308 : 0 : events[i].op == RTE_EVENT_OP_RELEASE) &&
3309 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3310 : :
3311 : 0 : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
3312 : :
3313 : : /* Reset the releases for the next QE batch */
3314 : 0 : qm_port->issued_releases -= thresh;
3315 : :
3316 : : /* When using delayed token pop mode, the
3317 : : * initial token threshold is the full CQ
3318 : : * depth. After the first token pop, we need to
3319 : : * reset it to the dequeue_depth.
3320 : : */
3321 : 0 : qm_port->token_pop_thresh =
3322 : 0 : qm_port->dequeue_depth;
3323 : : }
3324 : : }
3325 [ # # ]: 0 : while (order->enq_reorder[n].u64[1] != 0) {
3326 : 0 : __m128i tmp[4] = {0}, *send = NULL;
3327 : : bool enq;
3328 : :
3329 [ # # ]: 0 : if (!p_cnt)
3330 : 0 : from = &order->enq_reorder[n].m128;
3331 : :
3332 : 0 : p_cnt++;
3333 : 0 : n++;
3334 : :
3335 [ # # # # ]: 0 : enq = !n || p_cnt == 4 || !order->enq_reorder[n].u64[1];
3336 [ # # ]: 0 : if (!enq)
3337 : 0 : continue;
3338 : :
3339 [ # # ]: 0 : if (p_cnt < 4) {
3340 : 0 : memcpy(tmp, from, p_cnt * sizeof(struct dlb2_enqueue_qe));
3341 : : send = tmp;
3342 : : } else {
3343 : : send = from;
3344 : : }
3345 : :
3346 [ # # ]: 0 : if (is_directed)
3347 : : dlb2_pp_write_reorder(port_data, (struct dlb2_enqueue_qe *)send);
3348 : : else
3349 : : dlb2_pp_write(port_data, (struct dlb2_enqueue_qe *)send);
3350 : 0 : memset(from, 0, p_cnt * sizeof(struct dlb2_enqueue_qe));
3351 : : p_cnt = 0;
3352 : : }
3353 : 0 : order->next_to_enqueue = n;
3354 : :
3355 [ # # ]: 0 : if (num_new > 0) {
3356 : : switch (num_new) {
3357 : : case 1:
3358 : : new_qes[1] = _mm_setzero_si128(); /* fall-through */
3359 : : case 2:
3360 : : new_qes[2] = _mm_setzero_si128(); /* fall-through */
3361 : : case 3:
3362 : : new_qes[3] = _mm_setzero_si128();
3363 : : }
3364 : : dlb2_pp_write(port_data, (struct dlb2_enqueue_qe *)&new_qes);
3365 : : num_new = 0;
3366 : : }
3367 : :
3368 : 0 : return i;
3369 : : }
3370 : :
3371 : : static inline uint16_t
3372 : 0 : __dlb2_event_enqueue_burst(void *event_port,
3373 : : const struct rte_event events[],
3374 : : uint16_t num,
3375 : : bool use_delayed)
3376 : : {
3377 : : struct dlb2_eventdev_port *ev_port = event_port;
3378 : 0 : struct dlb2_port *qm_port = &ev_port->qm_port;
3379 : : struct process_local_port_data *port_data;
3380 : 0 : int retries = ev_port->enq_retries;
3381 : : int num_tx;
3382 : : int i;
3383 : :
3384 : : RTE_ASSERT(ev_port->enq_configured);
3385 : : RTE_ASSERT(events != NULL);
3386 : :
3387 [ # # ]: 0 : if (qm_port->reorder_en)
3388 : 0 : return __dlb2_event_enqueue_burst_reorder(event_port, events, num, use_delayed);
3389 : :
3390 : : i = 0;
3391 : :
3392 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3393 : 0 : num_tx = RTE_MIN(num, ev_port->conf.enqueue_depth);
3394 [ # # ]: 0 : while (i < num_tx) {
3395 : : uint8_t sched_types[DLB2_NUM_QES_PER_CACHE_LINE];
3396 : : uint8_t queue_ids[DLB2_NUM_QES_PER_CACHE_LINE];
3397 : : int pop_offs = 0;
3398 : : int j = 0;
3399 : :
3400 : 0 : memset(qm_port->qe4,
3401 : : 0,
3402 : : DLB2_NUM_QES_PER_CACHE_LINE *
3403 : : sizeof(struct dlb2_enqueue_qe));
3404 : :
3405 [ # # # # ]: 0 : for (; j < DLB2_NUM_QES_PER_CACHE_LINE && (i + j) < num; j++) {
3406 : 0 : const struct rte_event *ev = &events[i + j];
3407 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3408 : : int ret;
3409 : :
3410 [ # # ]: 0 : if (use_delayed &&
3411 [ # # ]: 0 : qm_port->token_pop_mode == DELAYED_POP &&
3412 [ # # ]: 0 : (ev->op == RTE_EVENT_OP_FORWARD ||
3413 : 0 : ev->op == RTE_EVENT_OP_RELEASE) &&
3414 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3415 : : /* Insert the token pop QE and break out. This
3416 : : * may result in a partial HCW, but that is
3417 : : * simpler than supporting arbitrary QE
3418 : : * insertion.
3419 : : */
3420 : : dlb2_construct_token_pop_qe(qm_port, j);
3421 : :
3422 : : /* Reset the releases for the next QE batch */
3423 : 0 : qm_port->issued_releases -= thresh;
3424 : :
3425 : : pop_offs = 1;
3426 : 0 : j++;
3427 : 0 : break;
3428 : : }
3429 : :
3430 : : /*
3431 : : * Retry if insufficient credits
3432 : : */
3433 : : do {
3434 : 0 : ret = dlb2_event_enqueue_prep(ev_port,
3435 : : qm_port,
3436 : : ev,
3437 : : &sched_types[j],
3438 : : &queue_ids[j]);
3439 [ # # # # ]: 0 : } while ((ret == -ENOSPC) && (retries-- > 0));
3440 : :
3441 [ # # ]: 0 : if (ret != 0)
3442 : : break;
3443 : : }
3444 : :
3445 [ # # ]: 0 : if (j == 0)
3446 : : break;
3447 : :
3448 : 0 : dlb2_event_build_hcws(qm_port, &events[i], j - pop_offs,
3449 : : sched_types, queue_ids);
3450 : :
3451 : : #if DLB2_BYPASS_FENCE_ON_PP == 1
3452 : : /* Bypass fence instruction for producer ports */
3453 : : dlb2_hw_do_enqueue(qm_port, i == 0 && !qm_port->is_producer, port_data);
3454 : : #else
3455 : : dlb2_hw_do_enqueue(qm_port, i == 0, port_data);
3456 : : #endif
3457 : :
3458 : : /* Don't include the token pop QE in the enqueue count */
3459 : 0 : i += j - pop_offs;
3460 : :
3461 : : /* Don't interpret j < DLB2_NUM_... as out-of-credits if
3462 : : * pop_offs != 0
3463 : : */
3464 [ # # ]: 0 : if (j < DLB2_NUM_QES_PER_CACHE_LINE && pop_offs == 0)
3465 : : break;
3466 : : }
3467 : :
3468 : 0 : dlb2_check_and_return_credits(ev_port, !i,
3469 : : DLB2_ENQ_FAIL_CREDIT_RETURN_THRES);
3470 : 0 : return i;
3471 : : }
3472 : :
3473 : : static uint16_t
3474 : 0 : dlb2_event_enqueue_burst(void *event_port,
3475 : : const struct rte_event events[],
3476 : : uint16_t num)
3477 : : {
3478 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3479 : : }
3480 : :
3481 : : static uint16_t
3482 : 0 : dlb2_event_enqueue_burst_delayed(void *event_port,
3483 : : const struct rte_event events[],
3484 : : uint16_t num)
3485 : : {
3486 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3487 : : }
3488 : :
3489 : : static uint16_t
3490 : 0 : dlb2_event_enqueue_new_burst(void *event_port,
3491 : : const struct rte_event events[],
3492 : : uint16_t num)
3493 : : {
3494 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3495 : : }
3496 : :
3497 : : static uint16_t
3498 : 0 : dlb2_event_enqueue_new_burst_delayed(void *event_port,
3499 : : const struct rte_event events[],
3500 : : uint16_t num)
3501 : : {
3502 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3503 : : }
3504 : :
3505 : : static uint16_t
3506 : 0 : dlb2_event_enqueue_forward_burst(void *event_port,
3507 : : const struct rte_event events[],
3508 : : uint16_t num)
3509 : : {
3510 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, false);
3511 : : }
3512 : :
3513 : : static uint16_t
3514 : 0 : dlb2_event_enqueue_forward_burst_delayed(void *event_port,
3515 : : const struct rte_event events[],
3516 : : uint16_t num)
3517 : : {
3518 : 0 : return __dlb2_event_enqueue_burst(event_port, events, num, true);
3519 : : }
3520 : :
3521 : : static void
3522 : 0 : dlb2_event_release(struct dlb2_eventdev *dlb2,
3523 : : uint8_t port_id,
3524 : : int n)
3525 : : {
3526 : : struct process_local_port_data *port_data;
3527 : : struct dlb2_eventdev_port *ev_port;
3528 : : struct dlb2_port *qm_port;
3529 : : int i;
3530 : :
3531 [ # # ]: 0 : if (port_id > dlb2->num_ports) {
3532 : 0 : DLB2_LOG_ERR("Invalid port id %d in dlb2-event_release",
3533 : : port_id);
3534 : 0 : rte_errno = -EINVAL;
3535 : 0 : return;
3536 : : }
3537 : :
3538 : 0 : ev_port = &dlb2->ev_ports[port_id];
3539 : : qm_port = &ev_port->qm_port;
3540 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3541 : :
3542 : : i = 0;
3543 : :
3544 [ # # ]: 0 : if (qm_port->is_directed) {
3545 : : i = n;
3546 : 0 : goto sw_credit_update;
3547 : : }
3548 : :
3549 [ # # ]: 0 : while (i < n) {
3550 : : int pop_offs = 0;
3551 : : int j = 0;
3552 : :
3553 : : /* Zero-out QEs */
3554 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[0], _mm_setzero_si128());
3555 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[1], _mm_setzero_si128());
3556 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[2], _mm_setzero_si128());
3557 : 0 : _mm_storeu_si128((void *)&qm_port->qe4[3], _mm_setzero_si128());
3558 : :
3559 : :
3560 [ # # # # ]: 0 : for (; j < DLB2_NUM_QES_PER_CACHE_LINE && (i + j) < n; j++) {
3561 : 0 : int16_t thresh = qm_port->token_pop_thresh;
3562 : :
3563 [ # # ]: 0 : if (qm_port->token_pop_mode == DELAYED_POP &&
3564 [ # # ]: 0 : qm_port->issued_releases >= thresh - 1) {
3565 : : /* Insert the token pop QE */
3566 : : dlb2_construct_token_pop_qe(qm_port, j);
3567 : :
3568 : : /* Reset the releases for the next QE batch */
3569 : 0 : qm_port->issued_releases -= thresh;
3570 : :
3571 : : pop_offs = 1;
3572 : 0 : j++;
3573 : 0 : break;
3574 : : }
3575 : :
3576 : 0 : qm_port->qe4[j].cmd_byte = DLB2_COMP_CMD_BYTE;
3577 : 0 : qm_port->issued_releases++;
3578 : : }
3579 : :
3580 : : dlb2_hw_do_enqueue(qm_port, i == 0, port_data);
3581 : :
3582 : : /* Don't include the token pop QE in the release count */
3583 : 0 : i += j - pop_offs;
3584 : : }
3585 : :
3586 : 0 : sw_credit_update:
3587 : : /* each release returns one credit */
3588 [ # # ]: 0 : if (unlikely(!ev_port->outstanding_releases)) {
3589 : 0 : DLB2_LOG_ERR("%s: Outstanding releases underflowed.",
3590 : : __func__);
3591 : 0 : return;
3592 : : }
3593 : 0 : ev_port->outstanding_releases -= i;
3594 : : #if DLB_SW_CREDITS_CHECKS
3595 : 0 : ev_port->inflight_credits += i;
3596 : :
3597 : : /* Replenish s/w credits if enough releases are performed */
3598 : 0 : dlb2_replenish_sw_credits(dlb2, ev_port);
3599 : : #endif
3600 : : }
3601 : :
3602 : : static inline void
3603 : 0 : dlb2_port_credits_inc(struct dlb2_port *qm_port, int num)
3604 : : {
3605 : 0 : uint32_t batch_size = qm_port->hw_credit_quanta;
3606 : : int val;
3607 : :
3608 : : /* increment port credits, and return to pool if exceeds threshold */
3609 [ # # ]: 0 : if (qm_port->dlb2->version == DLB2_HW_V2_5) {
3610 : 0 : qm_port->cached_credits += num;
3611 [ # # ]: 0 : if (qm_port->cached_credits >= 2 * batch_size) {
3612 : 0 : val = qm_port->cached_credits - batch_size;
3613 : 0 : rte_atomic_fetch_add_explicit(
3614 : : qm_port->credit_pool[DLB2_COMBINED_POOL], val,
3615 : : rte_memory_order_seq_cst);
3616 : 0 : qm_port->cached_credits -= val;
3617 : : }
3618 [ # # ]: 0 : } else if (!qm_port->is_directed) {
3619 : 0 : qm_port->cached_ldb_credits += num;
3620 [ # # ]: 0 : if (qm_port->cached_ldb_credits >= 2 * batch_size) {
3621 : 0 : val = qm_port->cached_ldb_credits - batch_size;
3622 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_LDB_QUEUE],
3623 : : val, rte_memory_order_seq_cst);
3624 : 0 : qm_port->cached_ldb_credits -= val;
3625 : : }
3626 : : } else {
3627 : 0 : qm_port->cached_ldb_credits += num;
3628 [ # # ]: 0 : if (qm_port->cached_ldb_credits >= 2 * batch_size) {
3629 : 0 : val = qm_port->cached_ldb_credits - batch_size;
3630 : 0 : rte_atomic_fetch_add_explicit(qm_port->credit_pool[DLB2_LDB_QUEUE],
3631 : : val, rte_memory_order_seq_cst);
3632 : 0 : qm_port->cached_ldb_credits -= val;
3633 : : }
3634 : : }
3635 : 0 : }
3636 : :
3637 : : #define CLB_MASK_IDX 0
3638 : : #define CLB_VAL_IDX 1
3639 : : static int
3640 : 0 : dlb2_monitor_callback(const uint64_t val,
3641 : : const uint64_t opaque[RTE_POWER_MONITOR_OPAQUE_SZ])
3642 : : {
3643 : : /* abort if the value matches */
3644 [ # # ]: 0 : return (val & opaque[CLB_MASK_IDX]) == opaque[CLB_VAL_IDX] ? -1 : 0;
3645 : : }
3646 : :
3647 : : static inline int
3648 : 0 : dlb2_dequeue_wait(struct dlb2_eventdev *dlb2,
3649 : : struct dlb2_eventdev_port *ev_port,
3650 : : struct dlb2_port *qm_port,
3651 : : uint64_t timeout,
3652 : : uint64_t start_ticks)
3653 : : {
3654 : : struct process_local_port_data *port_data;
3655 : : uint64_t elapsed_ticks;
3656 : :
3657 : 0 : port_data = &dlb2_port[qm_port->id][PORT_TYPE(qm_port)];
3658 : :
3659 : 0 : elapsed_ticks = rte_get_timer_cycles() - start_ticks;
3660 : :
3661 : : /* Wait/poll time expired */
3662 [ # # ]: 0 : if (elapsed_ticks >= timeout) {
3663 : : /* Return all credits before blocking if remaining credits in
3664 : : * system is less than quanta.
3665 : : */
3666 : 0 : uint32_t sw_inflights = rte_atomic_load_explicit(&dlb2->inflights,
3667 : : rte_memory_order_seq_cst);
3668 : 0 : uint32_t quanta = ev_port->credit_update_quanta;
3669 : :
3670 [ # # ]: 0 : if (dlb2->new_event_limit - sw_inflights < quanta)
3671 : 0 : dlb2_check_and_return_credits(ev_port, true, 0);
3672 : 0 : return 1;
3673 [ # # ]: 0 : } else if (dlb2->umwait_allowed) {
3674 : : struct rte_power_monitor_cond pmc;
3675 : : volatile struct dlb2_dequeue_qe *cq_base;
3676 : : union {
3677 : : uint64_t raw_qe[2];
3678 : : struct dlb2_dequeue_qe qe;
3679 : : } qe_mask;
3680 : : uint64_t expected_value;
3681 : : volatile uint64_t *monitor_addr;
3682 : :
3683 : 0 : qe_mask.qe.cq_gen = 1; /* set mask */
3684 : :
3685 : 0 : cq_base = port_data->cq_base;
3686 : : monitor_addr = (volatile uint64_t *)(volatile void *)
3687 : 0 : &cq_base[qm_port->cq_idx];
3688 : 0 : monitor_addr++; /* cq_gen bit is in second 64bit location */
3689 : :
3690 [ # # ]: 0 : if (qm_port->gen_bit)
3691 : 0 : expected_value = qe_mask.raw_qe[1];
3692 : : else
3693 : : expected_value = 0;
3694 : :
3695 : 0 : pmc.addr = monitor_addr;
3696 : : /* store expected value and comparison mask in opaque data */
3697 : 0 : pmc.opaque[CLB_VAL_IDX] = expected_value;
3698 : 0 : pmc.opaque[CLB_MASK_IDX] = qe_mask.raw_qe[1];
3699 : : /* set up callback */
3700 : 0 : pmc.fn = dlb2_monitor_callback;
3701 : 0 : pmc.size = sizeof(uint64_t);
3702 : :
3703 : 0 : rte_power_monitor(&pmc, timeout + start_ticks);
3704 : :
3705 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_umonitor_umwait, 1);
3706 : : } else {
3707 : 0 : uint64_t poll_interval = dlb2->poll_interval;
3708 : : uint64_t curr_ticks = rte_get_timer_cycles();
3709 : : uint64_t init_ticks = curr_ticks;
3710 : :
3711 [ # # ]: 0 : while ((curr_ticks - start_ticks < timeout) &&
3712 [ # # ]: 0 : (curr_ticks - init_ticks < poll_interval))
3713 : : curr_ticks = rte_get_timer_cycles();
3714 : : }
3715 : :
3716 : : return 0;
3717 : : }
3718 : :
3719 : : static __rte_noinline int
3720 : 0 : dlb2_process_dequeue_qes(struct dlb2_eventdev_port *ev_port,
3721 : : struct dlb2_port *qm_port,
3722 : : struct rte_event *events,
3723 : : struct dlb2_dequeue_qe *qes,
3724 : : int cnt)
3725 : : {
3726 : 0 : uint8_t *qid_mappings = qm_port->qid_mappings;
3727 : : int i, num, evq_id;
3728 : :
3729 [ # # ]: 0 : for (i = 0, num = 0; i < cnt; i++) {
3730 : 0 : struct dlb2_dequeue_qe *qe = &qes[i];
3731 : 0 : int sched_type_map[DLB2_NUM_HW_SCHED_TYPES] = {
3732 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3733 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3734 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3735 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3736 : : };
3737 : :
3738 : : /* Fill in event information.
3739 : : * Note that flow_id must be embedded in the data by
3740 : : * the app, such as the mbuf RSS hash field if the data
3741 : : * buffer is a mbuf.
3742 : : */
3743 [ # # ]: 0 : if (unlikely(qe->error)) {
3744 : 0 : DLB2_LOG_ERR("QE error bit ON");
3745 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_drop, 1);
3746 : : dlb2_consume_qe_immediate(qm_port, 1);
3747 : 0 : continue; /* Ignore */
3748 : : }
3749 : :
3750 : 0 : events[num].u64 = qe->data;
3751 : 0 : events[num].flow_id = qe->flow_id;
3752 : 0 : events[num].priority = DLB2_TO_EV_PRIO((uint8_t)qe->priority);
3753 : 0 : events[num].event_type = qe->u.event_type.major;
3754 : 0 : events[num].sub_event_type = qe->u.event_type.sub;
3755 : 0 : events[num].sched_type = sched_type_map[qe->sched_type];
3756 : 0 : events[num].impl_opaque = qm_port->reorder_id++;
3757 : 0 : RTE_PMD_DLB2_SET_QID_DEPTH(&events[num], qe->qid_depth);
3758 : :
3759 : : /* qid not preserved for directed queues */
3760 [ # # ]: 0 : if (qm_port->is_directed)
3761 : 0 : evq_id = ev_port->link[0].queue_id;
3762 : : else
3763 : 0 : evq_id = qid_mappings[qe->qid];
3764 : :
3765 : 0 : events[num].queue_id = evq_id;
3766 : 0 : DLB2_INC_STAT(
3767 : : ev_port->stats.queue[evq_id].qid_depth[qe->qid_depth],
3768 : : 1);
3769 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qe->sched_type], 1);
3770 : 0 : num++;
3771 : : }
3772 : :
3773 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num);
3774 : :
3775 : 0 : return num;
3776 : : }
3777 : :
3778 : : static inline int
3779 : 0 : dlb2_process_dequeue_four_qes(struct dlb2_eventdev_port *ev_port,
3780 : : struct dlb2_port *qm_port,
3781 : : struct rte_event *events,
3782 : : struct dlb2_dequeue_qe *qes)
3783 : : {
3784 : 0 : int sched_type_map[] = {
3785 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3786 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3787 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3788 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3789 : : };
3790 : : const int num_events = DLB2_NUM_QES_PER_CACHE_LINE;
3791 : 0 : uint8_t *qid_mappings = qm_port->qid_mappings;
3792 : :
3793 : : /* In the unlikely case that any of the QE error bits are set, process
3794 : : * them one at a time.
3795 : : */
3796 [ # # # # : 0 : if (unlikely(qes[0].error || qes[1].error ||
# # # # ]
3797 : : qes[2].error || qes[3].error))
3798 : 0 : return dlb2_process_dequeue_qes(ev_port, qm_port, events,
3799 : : qes, num_events);
3800 : : const __m128i qe_to_ev_shuffle =
3801 : : _mm_set_epi8(7, 6, 5, 4, 3, 2, 1, 0, /* last 8-bytes = data from first 8 */
3802 : : 0xFF, 0xFF, 0xFF, 0xFF, /* fill in later as 32-bit value*/
3803 : : 9, 8, /* event type and sub-event, + 4 zero bits */
3804 : : 13, 12 /* flow id, 16 bits */);
3805 [ # # ]: 0 : for (int i = 0; i < 4; i++) {
3806 [ # # ]: 0 : const __m128i hw_qe = _mm_load_si128((void *)&qes[i]);
3807 : : const __m128i event = _mm_shuffle_epi8(hw_qe, qe_to_ev_shuffle);
3808 : : /* prepare missing 32-bits for op, sched_type, QID, Priority and
3809 : : * sequence number in impl_opaque
3810 : : */
3811 : : const uint16_t qid_sched_prio = _mm_extract_epi16(hw_qe, 5);
3812 : : /* Extract qid_depth and format it as per event header */
3813 : 0 : const uint8_t qid_depth = (_mm_extract_epi8(hw_qe, 15) & 0x6) << 1;
3814 [ # # ]: 0 : const uint32_t qid = (qm_port->is_directed) ? ev_port->link[0].queue_id :
3815 : 0 : qid_mappings[(uint8_t)qid_sched_prio];
3816 : 0 : const uint32_t sched_type = sched_type_map[(qid_sched_prio >> 8) & 0x3];
3817 : 0 : const uint32_t priority = (qid_sched_prio >> 5) & 0xE0;
3818 : :
3819 : 0 : const uint32_t dword1 = qid_depth |
3820 : 0 : sched_type << 6 | qid << 8 | priority << 16 | (qm_port->reorder_id + i) << 24;
3821 : :
3822 : : /* events[] may not be 16 byte aligned. So use separate load and store */
3823 : 0 : const __m128i tmpEv = _mm_insert_epi32(event, dword1, 1);
3824 : 0 : _mm_storeu_si128((__m128i *) &events[i], tmpEv);
3825 : : }
3826 : 0 : qm_port->reorder_id += 4;
3827 : :
3828 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[0].sched_type], 1);
3829 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[1].sched_type], 1);
3830 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[2].sched_type], 1);
3831 : 0 : DLB2_INC_STAT(ev_port->stats.rx_sched_cnt[qes[3].sched_type], 1);
3832 : :
3833 : 0 : DLB2_INC_STAT(
3834 : : ev_port->stats.queue[events[0].queue_id].
3835 : : qid_depth[qes[0].qid_depth],
3836 : : 1);
3837 : 0 : DLB2_INC_STAT(
3838 : : ev_port->stats.queue[events[1].queue_id].
3839 : : qid_depth[qes[1].qid_depth],
3840 : : 1);
3841 : 0 : DLB2_INC_STAT(
3842 : : ev_port->stats.queue[events[2].queue_id].
3843 : : qid_depth[qes[2].qid_depth],
3844 : : 1);
3845 : 0 : DLB2_INC_STAT(
3846 : : ev_port->stats.queue[events[3].queue_id].
3847 : : qid_depth[qes[3].qid_depth],
3848 : : 1);
3849 : :
3850 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num_events);
3851 : :
3852 : 0 : return num_events;
3853 : : }
3854 : :
3855 : : static __rte_always_inline int
3856 : : dlb2_recv_qe_sparse(struct dlb2_port *qm_port, struct dlb2_dequeue_qe *qe)
3857 : : {
3858 : : volatile struct dlb2_dequeue_qe *cq_addr;
3859 : 0 : uint8_t xor_mask[2] = {0x0F, 0x00};
3860 : : const uint8_t and_mask = 0x0F;
3861 : : __m128i *qes = (__m128i *)qe;
3862 : : uint8_t gen_bits, gen_bit;
3863 : : uintptr_t addr[4];
3864 : : uint16_t idx;
3865 : :
3866 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
3867 : :
3868 : 0 : idx = qm_port->cq_idx_unmasked & qm_port->cq_depth_mask;
3869 : : /* Load the next 4 QEs */
3870 : 0 : addr[0] = (uintptr_t)&cq_addr[idx];
3871 : 0 : addr[1] = (uintptr_t)&cq_addr[(idx + 4) & qm_port->cq_depth_mask];
3872 : 0 : addr[2] = (uintptr_t)&cq_addr[(idx + 8) & qm_port->cq_depth_mask];
3873 : 0 : addr[3] = (uintptr_t)&cq_addr[(idx + 12) & qm_port->cq_depth_mask];
3874 : :
3875 : : /* Prefetch next batch of QEs (all CQs occupy minimum 8 cache lines) */
3876 : 0 : rte_prefetch0(&cq_addr[(idx + 16) & qm_port->cq_depth_mask]);
3877 : 0 : rte_prefetch0(&cq_addr[(idx + 20) & qm_port->cq_depth_mask]);
3878 : 0 : rte_prefetch0(&cq_addr[(idx + 24) & qm_port->cq_depth_mask]);
3879 : 0 : rte_prefetch0(&cq_addr[(idx + 28) & qm_port->cq_depth_mask]);
3880 : :
3881 : : /* Correct the xor_mask for wrap-around QEs */
3882 : 0 : gen_bit = qm_port->gen_bit;
3883 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 4) > qm_port->cq_depth_mask) << 1;
3884 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 8) > qm_port->cq_depth_mask) << 2;
3885 [ # # ]: 0 : xor_mask[gen_bit] ^= !!((idx + 12) > qm_port->cq_depth_mask) << 3;
3886 : :
3887 : : /* Read the cache lines backwards to ensure that if QE[N] (N > 0) is
3888 : : * valid, then QEs[0:N-1] are too.
3889 : : */
3890 : 0 : qes[3] = _mm_load_si128((__m128i *)(void *)addr[3]);
3891 : 0 : rte_compiler_barrier();
3892 : 0 : qes[2] = _mm_load_si128((__m128i *)(void *)addr[2]);
3893 : 0 : rte_compiler_barrier();
3894 : 0 : qes[1] = _mm_load_si128((__m128i *)(void *)addr[1]);
3895 : 0 : rte_compiler_barrier();
3896 [ # # ]: 0 : qes[0] = _mm_load_si128((__m128i *)(void *)addr[0]);
3897 : :
3898 : : /* Extract and combine the gen bits */
3899 : 0 : gen_bits = ((_mm_extract_epi8(qes[0], 15) & 0x1) << 0) |
3900 : 0 : ((_mm_extract_epi8(qes[1], 15) & 0x1) << 1) |
3901 : 0 : ((_mm_extract_epi8(qes[2], 15) & 0x1) << 2) |
3902 : 0 : ((_mm_extract_epi8(qes[3], 15) & 0x1) << 3);
3903 : :
3904 : : /* XOR the combined bits such that a 1 represents a valid QE */
3905 : 0 : gen_bits ^= xor_mask[gen_bit];
3906 : :
3907 : : /* Mask off gen bits we don't care about */
3908 : 0 : gen_bits &= and_mask;
3909 : :
3910 [ # # ]: 0 : return rte_popcount32(gen_bits);
3911 : : }
3912 : :
3913 : : static inline void
3914 [ # # # # : 0 : _process_deq_qes_vec_impl(struct dlb2_port *qm_port,
# ]
3915 : : struct rte_event *events,
3916 : : __m128i v_qe_3,
3917 : : __m128i v_qe_2,
3918 : : __m128i v_qe_1,
3919 : : __m128i v_qe_0,
3920 : : __m128i v_qe_meta,
3921 : : __m128i v_qe_status,
3922 : : uint32_t valid_events)
3923 : : {
3924 : : /* Look up the event QIDs, using the hardware QIDs to index the
3925 : : * port's QID mapping.
3926 : : *
3927 : : * Each v_qe_[0-4] is just a 16-byte load of the whole QE. It is
3928 : : * passed along in registers as the QE data is required later.
3929 : : *
3930 : : * v_qe_meta is an u32 unpack of all 4x QEs. A.k.a, it contains one
3931 : : * 32-bit slice of each QE, so makes up a full SSE register. This
3932 : : * allows parallel processing of 4x QEs in a single register.
3933 : : */
3934 : :
3935 : : __m128i v_qid_done = {0};
3936 : : int hw_qid0 = _mm_extract_epi8(v_qe_meta, 2);
3937 : : int hw_qid1 = _mm_extract_epi8(v_qe_meta, 6);
3938 : : int hw_qid2 = _mm_extract_epi8(v_qe_meta, 10);
3939 : : int hw_qid3 = _mm_extract_epi8(v_qe_meta, 14);
3940 : :
3941 : 0 : int ev_qid0 = qm_port->qid_mappings[hw_qid0];
3942 : 0 : int ev_qid1 = qm_port->qid_mappings[hw_qid1];
3943 : 0 : int ev_qid2 = qm_port->qid_mappings[hw_qid2];
3944 : 0 : int ev_qid3 = qm_port->qid_mappings[hw_qid3];
3945 : :
3946 : 0 : int hw_sched0 = _mm_extract_epi8(v_qe_meta, 3) & 3ul;
3947 : 0 : int hw_sched1 = _mm_extract_epi8(v_qe_meta, 7) & 3ul;
3948 : 0 : int hw_sched2 = _mm_extract_epi8(v_qe_meta, 11) & 3ul;
3949 [ # # # # : 0 : int hw_sched3 = _mm_extract_epi8(v_qe_meta, 15) & 3ul;
# ]
3950 : :
3951 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid0, 2);
3952 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid1, 6);
3953 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid2, 10);
3954 : : v_qid_done = _mm_insert_epi8(v_qid_done, ev_qid3, 14);
3955 : :
3956 : : /* Schedule field remapping using byte shuffle
3957 : : * - Full byte containing sched field handled here (op, rsvd are zero)
3958 : : * - Note sanitizing the register requires two masking ANDs:
3959 : : * 1) to strip prio/msg_type from byte for correct shuffle lookup
3960 : : * 2) to strip any non-sched-field lanes from any results to OR later
3961 : : * - Final byte result is >> 10 to another byte-lane inside the u32.
3962 : : * This makes the final combination OR easier to make the rte_event.
3963 : : */
3964 : : __m128i v_sched_done;
3965 : : __m128i v_sched_bits;
3966 : : {
3967 : : static const uint8_t sched_type_map[16] = {
3968 : : [DLB2_SCHED_ATOMIC] = RTE_SCHED_TYPE_ATOMIC,
3969 : : [DLB2_SCHED_UNORDERED] = RTE_SCHED_TYPE_PARALLEL,
3970 : : [DLB2_SCHED_ORDERED] = RTE_SCHED_TYPE_ORDERED,
3971 : : [DLB2_SCHED_DIRECTED] = RTE_SCHED_TYPE_ATOMIC,
3972 : : };
3973 : : static const uint8_t sched_and_mask[16] = {
3974 : : 0x00, 0x00, 0x00, 0x03,
3975 : : 0x00, 0x00, 0x00, 0x03,
3976 : : 0x00, 0x00, 0x00, 0x03,
3977 : : 0x00, 0x00, 0x00, 0x03,
3978 : : };
3979 : :
3980 : : static const uint8_t qid_depth_mask[16] = {
3981 : : 0x00, 0x00, 0x00, 0x06,
3982 : : 0x00, 0x00, 0x00, 0x06,
3983 : : 0x00, 0x00, 0x00, 0x06,
3984 : : 0x00, 0x00, 0x00, 0x06,
3985 : : };
3986 : : const __m128i v_qid_depth_mask = _mm_loadu_si128(
3987 : : (const __m128i *)qid_depth_mask);
3988 : : const __m128i v_sched_map = _mm_loadu_si128(
3989 : : (const __m128i *)sched_type_map);
3990 : : __m128i v_sched_mask = _mm_loadu_si128(
3991 : : (const __m128i *)&sched_and_mask);
3992 : : v_sched_bits = _mm_and_si128(v_qe_meta, v_sched_mask);
3993 : : __m128i v_sched_remapped = _mm_shuffle_epi8(v_sched_map,
3994 : : v_sched_bits);
3995 : : __m128i v_preshift = _mm_and_si128(v_sched_remapped,
3996 : : v_sched_mask);
3997 : : v_sched_done = _mm_srli_epi32(v_preshift, 10);
3998 : : __m128i v_qid_depth = _mm_and_si128(v_qe_status, v_qid_depth_mask);
3999 : : v_qid_depth = _mm_srli_epi32(v_qid_depth, 15);
4000 : : v_sched_done = _mm_or_si128(v_sched_done, v_qid_depth);
4001 : : }
4002 : :
4003 : : /* Priority handling
4004 : : * - QE provides 3 bits of priority
4005 : : * - Shift << 3 to move to MSBs for byte-prio in rte_event
4006 : : * - Mask bits to avoid pollution, leaving only 3 prio MSBs in reg
4007 : : */
4008 : : __m128i v_prio_done;
4009 : : {
4010 : : static const uint8_t prio_mask[16] = {
4011 : : 0x00, 0x00, 0x00, 0x07 << 5,
4012 : : 0x00, 0x00, 0x00, 0x07 << 5,
4013 : : 0x00, 0x00, 0x00, 0x07 << 5,
4014 : : 0x00, 0x00, 0x00, 0x07 << 5,
4015 : : };
4016 : : __m128i v_prio_mask = _mm_loadu_si128(
4017 : : (const __m128i *)prio_mask);
4018 : : __m128i v_prio_shifted = _mm_slli_epi32(v_qe_meta, 3);
4019 : : v_prio_done = _mm_and_si128(v_prio_shifted, v_prio_mask);
4020 : : }
4021 : :
4022 : : /* Event Sub/Type handling:
4023 : : * we want to keep the lower 12 bits of each QE. Shift up by 20 bits
4024 : : * to get the sub/ev type data into rte_event location, clearing the
4025 : : * lower 20 bits in the process.
4026 : : */
4027 : : __m128i v_types_done;
4028 : : {
4029 : : static const uint8_t event_mask[16] = {
4030 : : 0x0f, 0x00, 0x00, 0x00,
4031 : : 0x0f, 0x00, 0x00, 0x00,
4032 : : 0x0f, 0x00, 0x00, 0x00,
4033 : : 0x0f, 0x00, 0x00, 0x00,
4034 : : };
4035 : : static const uint8_t sub_event_mask[16] = {
4036 : : 0xff, 0x00, 0x00, 0x00,
4037 : : 0xff, 0x00, 0x00, 0x00,
4038 : : 0xff, 0x00, 0x00, 0x00,
4039 : : 0xff, 0x00, 0x00, 0x00,
4040 : : };
4041 : : static const uint8_t flow_mask[16] = {
4042 : : 0xff, 0xff, 0x00, 0x00,
4043 : : 0xff, 0xff, 0x00, 0x00,
4044 : : 0xff, 0xff, 0x00, 0x00,
4045 : : 0xff, 0xff, 0x00, 0x00,
4046 : : };
4047 : : __m128i v_event_mask = _mm_loadu_si128(
4048 : : (const __m128i *)event_mask);
4049 : : __m128i v_sub_event_mask = _mm_loadu_si128(
4050 : : (const __m128i *)sub_event_mask);
4051 : : __m128i v_flow_mask = _mm_loadu_si128(
4052 : : (const __m128i *)flow_mask);
4053 : : __m128i v_sub = _mm_srli_epi32(v_qe_meta, 4);
4054 : : v_sub = _mm_and_si128(v_sub, v_sub_event_mask);
4055 : : __m128i v_type = _mm_srli_epi32(v_qe_meta, 12);
4056 : : v_type = _mm_and_si128(v_type, v_event_mask);
4057 : : v_type = _mm_slli_epi32(v_type, 8);
4058 : : v_types_done = _mm_or_si128(v_type, v_sub);
4059 : : v_types_done = _mm_slli_epi32(v_types_done, 20);
4060 : : __m128i v_flow = _mm_and_si128(v_qe_status, v_flow_mask);
4061 : : v_types_done = _mm_or_si128(v_types_done, v_flow);
4062 : : }
4063 : :
4064 : : /* Combine QID, Sched and Prio fields, then Shift >> 8 bits to align
4065 : : * with the rte_event, allowing unpacks to move/blend with payload.
4066 : : */
4067 : : __m128i v_q_s_p_done;
4068 : : {
4069 : : __m128i v_qid_sched = _mm_or_si128(v_qid_done, v_sched_done);
4070 : : __m128i v_q_s_prio = _mm_or_si128(v_qid_sched, v_prio_done);
4071 : : v_q_s_p_done = _mm_srli_epi32(v_q_s_prio, 8);
4072 : : }
4073 : :
4074 : : __m128i v_unpk_ev_23, v_unpk_ev_01, v_ev_2, v_ev_3, v_ev_0, v_ev_1;
4075 : :
4076 : : /* Unpack evs into u64 metadata, then indiv events */
4077 : : v_unpk_ev_23 = _mm_unpackhi_epi32(v_types_done, v_q_s_p_done);
4078 : : v_unpk_ev_01 = _mm_unpacklo_epi32(v_types_done, v_q_s_p_done);
4079 : :
4080 [ # # # # : 0 : switch (valid_events) {
# ]
4081 : : case 4:
4082 : : v_ev_3 = _mm_blend_epi16(v_unpk_ev_23, v_qe_3, 0x0F);
4083 : : v_ev_3 = _mm_alignr_epi8(v_ev_3, v_ev_3, 8);
4084 : 0 : v_ev_3 = _mm_insert_epi8(v_ev_3, qm_port->reorder_id + 3, 7);
4085 : : _mm_storeu_si128((__m128i *)&events[3], v_ev_3);
4086 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched3],
4087 : : 1);
4088 : : /* fallthrough */
4089 : 0 : case 3:
4090 : : v_ev_2 = _mm_unpacklo_epi64(v_unpk_ev_23, v_qe_2);
4091 : 0 : v_ev_2 = _mm_insert_epi8(v_ev_2, qm_port->reorder_id + 2, 7);
4092 : : _mm_storeu_si128((__m128i *)&events[2], v_ev_2);
4093 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched2],
4094 : : 1);
4095 : : /* fallthrough */
4096 : 0 : case 2:
4097 : : v_ev_1 = _mm_blend_epi16(v_unpk_ev_01, v_qe_1, 0x0F);
4098 : : v_ev_1 = _mm_alignr_epi8(v_ev_1, v_ev_1, 8);
4099 : 0 : v_ev_1 = _mm_insert_epi8(v_ev_1, qm_port->reorder_id + 1, 7);
4100 : : _mm_storeu_si128((__m128i *)&events[1], v_ev_1);
4101 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched1],
4102 : : 1);
4103 : : /* fallthrough */
4104 : 0 : case 1:
4105 : : v_ev_0 = _mm_unpacklo_epi64(v_unpk_ev_01, v_qe_0);
4106 : 0 : v_ev_0 = _mm_insert_epi8(v_ev_0, qm_port->reorder_id, 7);
4107 : : _mm_storeu_si128((__m128i *)&events[0], v_ev_0);
4108 : 0 : DLB2_INC_STAT(qm_port->ev_port->stats.rx_sched_cnt[hw_sched0],
4109 : : 1);
4110 : : }
4111 : 0 : qm_port->reorder_id += valid_events;
4112 : 0 : }
4113 : :
4114 : : static __rte_always_inline int
4115 : : dlb2_recv_qe_sparse_vec(struct dlb2_port *qm_port, void *events,
4116 : : uint32_t max_events)
4117 : : {
4118 : : /* Using unmasked idx for perf, and masking manually */
4119 : 0 : uint16_t idx = qm_port->cq_idx_unmasked;
4120 : : volatile struct dlb2_dequeue_qe *cq_addr;
4121 : :
4122 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
4123 : :
4124 : 0 : uintptr_t qe_ptr_3 = (uintptr_t)&cq_addr[(idx + 12) &
4125 : 0 : qm_port->cq_depth_mask];
4126 : 0 : uintptr_t qe_ptr_2 = (uintptr_t)&cq_addr[(idx + 8) &
4127 : : qm_port->cq_depth_mask];
4128 : 0 : uintptr_t qe_ptr_1 = (uintptr_t)&cq_addr[(idx + 4) &
4129 : : qm_port->cq_depth_mask];
4130 : 0 : uintptr_t qe_ptr_0 = (uintptr_t)&cq_addr[(idx + 0) &
4131 : : qm_port->cq_depth_mask];
4132 : :
4133 : : /* Load QEs from CQ: use compiler barriers to avoid load reordering */
4134 : : __m128i v_qe_3 = _mm_loadu_si128((const __m128i *)qe_ptr_3);
4135 : 0 : rte_compiler_barrier();
4136 : : __m128i v_qe_2 = _mm_loadu_si128((const __m128i *)qe_ptr_2);
4137 : 0 : rte_compiler_barrier();
4138 : : __m128i v_qe_1 = _mm_loadu_si128((const __m128i *)qe_ptr_1);
4139 : 0 : rte_compiler_barrier();
4140 : : __m128i v_qe_0 = _mm_loadu_si128((const __m128i *)qe_ptr_0);
4141 : :
4142 : : /* Generate the pkt_shuffle mask;
4143 : : * - Avoids load in otherwise load-heavy section of code
4144 : : * - Moves bytes 3,7,11,15 (gen bit bytes) to LSB bytes in XMM
4145 : : */
4146 : : const uint32_t stat_shuf_bytes = (15 << 24) | (11 << 16) | (7 << 8) | 3;
4147 : : __m128i v_zeros = _mm_setzero_si128();
4148 : : __m128i v_ffff = _mm_cmpeq_epi8(v_zeros, v_zeros);
4149 : : __m128i v_stat_shuf_mask = _mm_insert_epi32(v_ffff, stat_shuf_bytes, 0);
4150 : :
4151 : : /* Extract u32 components required from the QE
4152 : : * - QE[64 to 95 ] for metadata (qid, sched, prio, event type, ...)
4153 : : * - QE[96 to 127] for status (cq gen bit, error)
4154 : : *
4155 : : * Note that stage 1 of the unpacking is re-used for both u32 extracts
4156 : : */
4157 : : __m128i v_qe_02 = _mm_unpackhi_epi32(v_qe_0, v_qe_2);
4158 : : __m128i v_qe_13 = _mm_unpackhi_epi32(v_qe_1, v_qe_3);
4159 : : __m128i v_qe_status = _mm_unpackhi_epi32(v_qe_02, v_qe_13);
4160 : : __m128i v_qe_meta = _mm_unpacklo_epi32(v_qe_02, v_qe_13);
4161 : :
4162 : : /* Status byte (gen_bit, error) handling:
4163 : : * - Shuffle to lanes 0,1,2,3, clear all others
4164 : : * - Shift right by 7 for gen bit to MSB, movemask to scalar
4165 : : * - Shift right by 2 for error bit to MSB, movemask to scalar
4166 : : */
4167 : : __m128i v_qe_shuffled = _mm_shuffle_epi8(v_qe_status, v_stat_shuf_mask);
4168 : : __m128i v_qes_shift_gen_bit = _mm_slli_epi32(v_qe_shuffled, 7);
4169 : 0 : int32_t qe_gen_bits = _mm_movemask_epi8(v_qes_shift_gen_bit) & 0xf;
4170 : :
4171 : : /* Expected vs Reality of QE Gen bits
4172 : : * - cq_rolling_mask provides expected bits
4173 : : * - QE loads, unpacks/shuffle and movemask provides reality
4174 : : * - XOR of the two gives bitmask of new packets
4175 : : * - POPCNT to get the number of new events
4176 : : */
4177 : 0 : uint64_t rolling = qm_port->cq_rolling_mask & 0xF;
4178 : 0 : uint64_t qe_xor_bits = (qe_gen_bits ^ rolling);
4179 [ # # ]: 0 : uint32_t count_new = rte_popcount32(qe_xor_bits);
4180 : 0 : count_new = RTE_MIN(count_new, max_events);
4181 [ # # ]: 0 : if (!count_new)
4182 : : return 0;
4183 : :
4184 : : /* emulate a 128 bit rotate using 2x 64-bit numbers and bit-shifts */
4185 : :
4186 : 0 : uint64_t m_rshift = qm_port->cq_rolling_mask >> count_new;
4187 : 0 : uint64_t m_lshift = qm_port->cq_rolling_mask << (64 - count_new);
4188 : 0 : uint64_t m2_rshift = qm_port->cq_rolling_mask_2 >> count_new;
4189 : 0 : uint64_t m2_lshift = qm_port->cq_rolling_mask_2 << (64 - count_new);
4190 : :
4191 : : /* shifted out of m2 into MSB of m */
4192 : 0 : qm_port->cq_rolling_mask = (m_rshift | m2_lshift);
4193 : :
4194 : : /* shifted out of m "looped back" into MSB of m2 */
4195 : 0 : qm_port->cq_rolling_mask_2 = (m2_rshift | m_lshift);
4196 : :
4197 : : /* Prefetch the next QEs - should run as IPC instead of cycles */
4198 : 0 : rte_prefetch0(&cq_addr[(idx + 16) & qm_port->cq_depth_mask]);
4199 : 0 : rte_prefetch0(&cq_addr[(idx + 20) & qm_port->cq_depth_mask]);
4200 : 0 : rte_prefetch0(&cq_addr[(idx + 24) & qm_port->cq_depth_mask]);
4201 : 0 : rte_prefetch0(&cq_addr[(idx + 28) & qm_port->cq_depth_mask]);
4202 : :
4203 : : /* Convert QEs from XMM regs to events and store events directly */
4204 : 0 : _process_deq_qes_vec_impl(qm_port, events, v_qe_3, v_qe_2, v_qe_1,
4205 : : v_qe_0, v_qe_meta, v_qe_status, count_new);
4206 : :
4207 : 0 : return count_new;
4208 : : }
4209 : :
4210 : : static inline void
4211 : : dlb2_inc_cq_idx(struct dlb2_port *qm_port, int cnt)
4212 : : {
4213 : 0 : uint16_t idx = qm_port->cq_idx_unmasked + cnt;
4214 : :
4215 : 0 : qm_port->cq_idx_unmasked = idx;
4216 : 0 : qm_port->cq_idx = idx & qm_port->cq_depth_mask;
4217 : 0 : qm_port->gen_bit = (~(idx >> qm_port->gen_bit_shift)) & 0x1;
4218 : : }
4219 : :
4220 : : static inline int16_t
4221 : 0 : dlb2_hw_dequeue_sparse(struct dlb2_eventdev *dlb2,
4222 : : struct dlb2_eventdev_port *ev_port,
4223 : : struct rte_event *events,
4224 : : uint16_t max_num,
4225 : : uint64_t dequeue_timeout_ticks)
4226 : : {
4227 : : uint64_t start_ticks = 0ULL;
4228 : : struct dlb2_port *qm_port;
4229 : : int num = 0;
4230 : : bool use_scalar;
4231 : : uint64_t timeout;
4232 : :
4233 : 0 : qm_port = &ev_port->qm_port;
4234 : 0 : use_scalar = qm_port->use_scalar;
4235 : :
4236 [ # # ]: 0 : if (!dlb2->global_dequeue_wait)
4237 : : timeout = dequeue_timeout_ticks;
4238 : : else
4239 : 0 : timeout = dlb2->global_dequeue_wait_ticks;
4240 : :
4241 [ # # ]: 0 : if (timeout != 0)
4242 : : start_ticks = rte_get_timer_cycles();
4243 : :
4244 [ # # # # ]: 0 : use_scalar = use_scalar || (max_num & 0x3);
4245 : :
4246 [ # # ]: 0 : while (num < max_num) {
4247 : : struct dlb2_dequeue_qe qes[DLB2_NUM_QES_PER_CACHE_LINE];
4248 : : int num_avail;
4249 : :
4250 [ # # ]: 0 : if (use_scalar) {
4251 : : int n_iter = 0;
4252 : : uint64_t m_rshift, m_lshift, m2_rshift, m2_lshift;
4253 : :
4254 : : num_avail = dlb2_recv_qe_sparse(qm_port, qes);
4255 : 0 : num_avail = RTE_MIN(num_avail, max_num - num);
4256 : 0 : dlb2_inc_cq_idx(qm_port, num_avail << 2);
4257 [ # # ]: 0 : if (num_avail == DLB2_NUM_QES_PER_CACHE_LINE)
4258 : 0 : n_iter = dlb2_process_dequeue_four_qes(ev_port,
4259 : : qm_port,
4260 : 0 : &events[num],
4261 : : &qes[0]);
4262 [ # # ]: 0 : else if (num_avail)
4263 : 0 : n_iter = dlb2_process_dequeue_qes(ev_port,
4264 : : qm_port,
4265 : 0 : &events[num],
4266 : : &qes[0],
4267 : : num_avail);
4268 [ # # ]: 0 : if (n_iter != 0) {
4269 : 0 : num += n_iter;
4270 : : /* update rolling_mask for vector code support */
4271 : 0 : m_rshift = qm_port->cq_rolling_mask >> n_iter;
4272 : 0 : m_lshift = qm_port->cq_rolling_mask << (64 - n_iter);
4273 : 0 : m2_rshift = qm_port->cq_rolling_mask_2 >> n_iter;
4274 : 0 : m2_lshift = qm_port->cq_rolling_mask_2 <<
4275 : : (64 - n_iter);
4276 : 0 : qm_port->cq_rolling_mask = (m_rshift | m2_lshift);
4277 : 0 : qm_port->cq_rolling_mask_2 = (m2_rshift | m_lshift);
4278 : : }
4279 : : } else { /* !use_scalar */
4280 : 0 : num_avail = dlb2_recv_qe_sparse_vec(qm_port,
4281 : 0 : &events[num],
4282 : 0 : max_num - num);
4283 : 0 : dlb2_inc_cq_idx(qm_port, num_avail << 2);
4284 : 0 : num += num_avail;
4285 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.rx_ok, num_avail);
4286 : : }
4287 [ # # ]: 0 : if (!num_avail) {
4288 [ # # ]: 0 : if ((timeout == 0) || (num > 0))
4289 : : /* Not waiting in any form or 1+ events recd */
4290 : : break;
4291 [ # # ]: 0 : else if (dlb2_dequeue_wait(dlb2, ev_port, qm_port,
4292 : : timeout, start_ticks))
4293 : : break;
4294 : : }
4295 : : }
4296 : :
4297 : 0 : qm_port->owed_tokens += num;
4298 : :
4299 [ # # ]: 0 : if (num) {
4300 [ # # ]: 0 : if (qm_port->token_pop_mode == AUTO_POP)
4301 : : dlb2_consume_qe_immediate(qm_port, num);
4302 : :
4303 : 0 : ev_port->outstanding_releases += num;
4304 : :
4305 : : #if DLB_HW_CREDITS_CHECKS
4306 : 0 : dlb2_port_credits_inc(qm_port, num);
4307 : : #endif
4308 : : }
4309 : :
4310 : 0 : return num;
4311 : : }
4312 : :
4313 : : static __rte_always_inline int
4314 : : dlb2_recv_qe(struct dlb2_port *qm_port, struct dlb2_dequeue_qe *qe,
4315 : : uint8_t *offset)
4316 : : {
4317 : 0 : uint8_t xor_mask[2][4] = { {0x0F, 0x0E, 0x0C, 0x08},
4318 : : {0x00, 0x01, 0x03, 0x07} };
4319 : 0 : uint8_t and_mask[4] = {0x0F, 0x0E, 0x0C, 0x08};
4320 : : volatile struct dlb2_dequeue_qe *cq_addr;
4321 : : __m128i *qes = (__m128i *)qe;
4322 : : uint64_t *cache_line_base;
4323 : : uint8_t gen_bits;
4324 : :
4325 : 0 : cq_addr = dlb2_port[qm_port->id][PORT_TYPE(qm_port)].cq_base;
4326 : 0 : cq_addr = &cq_addr[qm_port->cq_idx];
4327 : :
4328 : 0 : cache_line_base = (void *)(((uintptr_t)cq_addr) & ~0x3F);
4329 : 0 : *offset = ((uintptr_t)cq_addr & 0x30) >> 4;
4330 : :
4331 : : /* Load the next CQ cache line from memory. Pack these reads as tight
4332 : : * as possible to reduce the chance that DLB invalidates the line while
4333 : : * the CPU is reading it. Read the cache line backwards to ensure that
4334 : : * if QE[N] (N > 0) is valid, then QEs[0:N-1] are too.
4335 : : *
4336 : : * (Valid QEs start at &qe[offset])
4337 : : */
4338 : 0 : qes[3] = _mm_load_si128((__m128i *)&cache_line_base[6]);
4339 : 0 : qes[2] = _mm_load_si128((__m128i *)&cache_line_base[4]);
4340 : 0 : qes[1] = _mm_load_si128((__m128i *)&cache_line_base[2]);
4341 : 0 : qes[0] = _mm_load_si128((__m128i *)&cache_line_base[0]);
4342 : :
4343 : : /* Evict the cache line ASAP */
4344 : : rte_cldemote(cache_line_base);
4345 : :
4346 : : /* Extract and combine the gen bits */
4347 : 0 : gen_bits = ((_mm_extract_epi8(qes[0], 15) & 0x1) << 0) |
4348 : 0 : ((_mm_extract_epi8(qes[1], 15) & 0x1) << 1) |
4349 : 0 : ((_mm_extract_epi8(qes[2], 15) & 0x1) << 2) |
4350 : 0 : ((_mm_extract_epi8(qes[3], 15) & 0x1) << 3);
4351 : :
4352 : : /* XOR the combined bits such that a 1 represents a valid QE */
4353 : 0 : gen_bits ^= xor_mask[qm_port->gen_bit][*offset];
4354 : :
4355 : : /* Mask off gen bits we don't care about */
4356 : 0 : gen_bits &= and_mask[*offset];
4357 : :
4358 [ # # ]: 0 : return rte_popcount32(gen_bits);
4359 : : }
4360 : :
4361 : : static inline int16_t
4362 : 0 : dlb2_hw_dequeue(struct dlb2_eventdev *dlb2,
4363 : : struct dlb2_eventdev_port *ev_port,
4364 : : struct rte_event *events,
4365 : : uint16_t max_num,
4366 : : uint64_t dequeue_timeout_ticks)
4367 : : {
4368 : : uint64_t timeout;
4369 : : uint64_t start_ticks = 0ULL;
4370 : : struct dlb2_port *qm_port;
4371 : : int num = 0;
4372 : :
4373 : 0 : qm_port = &ev_port->qm_port;
4374 : :
4375 : : /* We have a special implementation for waiting. Wait can be:
4376 : : * 1) no waiting at all
4377 : : * 2) busy poll only
4378 : : * 3) wait for interrupt. If wakeup and poll time
4379 : : * has expired, then return to caller
4380 : : * 4) umonitor/umwait repeatedly up to poll time
4381 : : */
4382 : :
4383 : : /* If configured for per dequeue wait, then use wait value provided
4384 : : * to this API. Otherwise we must use the global
4385 : : * value from eventdev config time.
4386 : : */
4387 [ # # ]: 0 : if (!dlb2->global_dequeue_wait)
4388 : : timeout = dequeue_timeout_ticks;
4389 : : else
4390 : 0 : timeout = dlb2->global_dequeue_wait_ticks;
4391 : :
4392 [ # # ]: 0 : if (timeout != 0)
4393 : : start_ticks = rte_get_timer_cycles();
4394 : :
4395 [ # # ]: 0 : while (num < max_num) {
4396 : : struct dlb2_dequeue_qe qes[DLB2_NUM_QES_PER_CACHE_LINE];
4397 : : uint8_t offset;
4398 : : int num_avail;
4399 : :
4400 : : /* Copy up to 4 QEs from the current cache line into qes */
4401 : : num_avail = dlb2_recv_qe(qm_port, qes, &offset);
4402 : :
4403 : : /* But don't process more than the user requested */
4404 : 0 : num_avail = RTE_MIN(num_avail, max_num - num);
4405 : :
4406 : : dlb2_inc_cq_idx(qm_port, num_avail);
4407 : :
4408 [ # # ]: 0 : if (num_avail == DLB2_NUM_QES_PER_CACHE_LINE)
4409 : 0 : num += dlb2_process_dequeue_four_qes(ev_port,
4410 : : qm_port,
4411 : 0 : &events[num],
4412 : : &qes[offset]);
4413 [ # # ]: 0 : else if (num_avail)
4414 : 0 : num += dlb2_process_dequeue_qes(ev_port,
4415 : : qm_port,
4416 : 0 : &events[num],
4417 : : &qes[offset],
4418 : : num_avail);
4419 [ # # ]: 0 : else if ((timeout == 0) || (num > 0))
4420 : : /* Not waiting in any form, or 1+ events received? */
4421 : : break;
4422 [ # # ]: 0 : else if (dlb2_dequeue_wait(dlb2, ev_port, qm_port,
4423 : : timeout, start_ticks))
4424 : : break;
4425 : : }
4426 : :
4427 : 0 : qm_port->owed_tokens += num;
4428 : :
4429 [ # # ]: 0 : if (num) {
4430 [ # # ]: 0 : if (qm_port->token_pop_mode == AUTO_POP)
4431 : : dlb2_consume_qe_immediate(qm_port, num);
4432 : :
4433 : 0 : ev_port->outstanding_releases += num;
4434 : :
4435 : : #if DLB_HW_CREDITS_CHECKS
4436 : 0 : dlb2_port_credits_inc(qm_port, num);
4437 : : #endif
4438 : : }
4439 : :
4440 : 0 : return num;
4441 : : }
4442 : :
4443 : : static uint16_t
4444 : 0 : dlb2_event_dequeue_burst(void *event_port, struct rte_event *ev, uint16_t num,
4445 : : uint64_t wait)
4446 : : {
4447 : : struct dlb2_eventdev_port *ev_port = event_port;
4448 : : struct dlb2_port *qm_port = &ev_port->qm_port;
4449 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
4450 : 0 : struct dlb2_reorder *order = qm_port->order;
4451 : : uint16_t cnt;
4452 : :
4453 : : RTE_ASSERT(ev_port->setup_done);
4454 : : RTE_ASSERT(ev != NULL);
4455 : :
4456 [ # # # # ]: 0 : if (ev_port->implicit_release && ev_port->outstanding_releases > 0) {
4457 : : uint16_t out_rels = ev_port->outstanding_releases;
4458 [ # # ]: 0 : if (qm_port->reorder_en) {
4459 : : /* for directed, no-op command-byte = 0, but set dsi field */
4460 : : /* for load-balanced, set COMP */
4461 : : uint64_t release_u64 =
4462 [ # # ]: 0 : qm_port->is_directed ? 0xFF : (uint64_t)DLB2_COMP_CMD_BYTE << 56;
4463 : :
4464 [ # # ]: 0 : for (uint8_t i = order->next_to_enqueue; i != qm_port->reorder_id; i++)
4465 [ # # ]: 0 : if (order->enq_reorder[i].u64[1] == 0)
4466 : 0 : order->enq_reorder[i].u64[1] = release_u64;
4467 : :
4468 : 0 : __dlb2_event_enqueue_burst_reorder(event_port, NULL, 0,
4469 : 0 : qm_port->token_pop_mode == DELAYED_POP);
4470 : : } else {
4471 : 0 : dlb2_event_release(dlb2, ev_port->id, out_rels);
4472 : : }
4473 : :
4474 : 0 : DLB2_INC_STAT(ev_port->stats.tx_implicit_rel, out_rels);
4475 : : }
4476 : :
4477 [ # # # # ]: 0 : if (qm_port->token_pop_mode == DEFERRED_POP && qm_port->owed_tokens)
4478 : : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
4479 : :
4480 : 0 : cnt = dlb2_hw_dequeue(dlb2, ev_port, ev, num, wait);
4481 : :
4482 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.total_polls, 1);
4483 [ # # ]: 0 : DLB2_INC_STAT(ev_port->stats.traffic.zero_polls, ((cnt == 0) ? 1 : 0));
4484 : 0 : dlb2_check_and_return_credits(ev_port, !cnt,
4485 : : DLB2_ZERO_DEQ_CREDIT_RETURN_THRES);
4486 : :
4487 : 0 : return cnt;
4488 : : }
4489 : :
4490 : : static uint16_t
4491 : 0 : dlb2_event_dequeue_burst_sparse(void *event_port, struct rte_event *ev,
4492 : : uint16_t num, uint64_t wait)
4493 : : {
4494 : : struct dlb2_eventdev_port *ev_port = event_port;
4495 : : struct dlb2_port *qm_port = &ev_port->qm_port;
4496 : 0 : struct dlb2_eventdev *dlb2 = ev_port->dlb2;
4497 : 0 : struct dlb2_reorder *order = qm_port->order;
4498 : : uint16_t cnt;
4499 : :
4500 : : RTE_ASSERT(ev_port->setup_done);
4501 : : RTE_ASSERT(ev != NULL);
4502 : :
4503 [ # # # # ]: 0 : if (ev_port->implicit_release && ev_port->outstanding_releases > 0) {
4504 : : uint16_t out_rels = ev_port->outstanding_releases;
4505 [ # # ]: 0 : if (qm_port->reorder_en) {
4506 : : struct rte_event release_burst[8];
4507 : : int num_releases = 0;
4508 : :
4509 : : /* go through reorder buffer looking for missing releases. */
4510 [ # # ]: 0 : for (uint8_t i = order->next_to_enqueue; i != qm_port->reorder_id; i++) {
4511 [ # # ]: 0 : if (order->enq_reorder[i].u64[1] == 0) {
4512 : 0 : release_burst[num_releases++] = (struct rte_event){
4513 : : .op = RTE_EVENT_OP_RELEASE,
4514 : : .impl_opaque = i,
4515 : : };
4516 : :
4517 [ # # ]: 0 : if (num_releases == RTE_DIM(release_burst)) {
4518 : 0 : __dlb2_event_enqueue_burst_reorder(event_port,
4519 : : release_burst, RTE_DIM(release_burst),
4520 : 0 : qm_port->token_pop_mode == DELAYED_POP);
4521 : : num_releases = 0;
4522 : : }
4523 : : }
4524 : : }
4525 : :
4526 [ # # ]: 0 : if (num_releases)
4527 : 0 : __dlb2_event_enqueue_burst_reorder(event_port, release_burst
4528 : 0 : , num_releases, qm_port->token_pop_mode == DELAYED_POP);
4529 : : } else {
4530 : 0 : dlb2_event_release(dlb2, ev_port->id, out_rels);
4531 : : }
4532 : :
4533 : : RTE_ASSERT(ev_port->outstanding_releases == 0);
4534 : 0 : DLB2_INC_STAT(ev_port->stats.tx_implicit_rel, out_rels);
4535 : : }
4536 : :
4537 [ # # # # ]: 0 : if (qm_port->token_pop_mode == DEFERRED_POP && qm_port->owed_tokens)
4538 : : dlb2_consume_qe_immediate(qm_port, qm_port->owed_tokens);
4539 : :
4540 : 0 : cnt = dlb2_hw_dequeue_sparse(dlb2, ev_port, ev, num, wait);
4541 : :
4542 : 0 : DLB2_INC_STAT(ev_port->stats.traffic.total_polls, 1);
4543 [ # # ]: 0 : DLB2_INC_STAT(ev_port->stats.traffic.zero_polls, ((cnt == 0) ? 1 : 0));
4544 : 0 : dlb2_check_and_return_credits(ev_port, !cnt,
4545 : : DLB2_ZERO_DEQ_CREDIT_RETURN_THRES);
4546 : :
4547 : 0 : return cnt;
4548 : : }
4549 : :
4550 : : static void
4551 : 0 : dlb2_flush_port(struct rte_eventdev *dev, int port_id)
4552 : : {
4553 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4554 : : struct dlb2_eventdev_port *ev_port = &dlb2->ev_ports[port_id];
4555 : 0 : struct dlb2_reorder *order = ev_port->qm_port.order;
4556 : : eventdev_stop_flush_t flush;
4557 : : struct rte_event ev;
4558 : : uint8_t dev_id;
4559 : : void *arg;
4560 : : int i;
4561 : :
4562 : 0 : flush = dev->dev_ops->dev_stop_flush;
4563 : 0 : dev_id = dev->data->dev_id;
4564 : 0 : arg = dev->data->dev_stop_flush_arg;
4565 : :
4566 [ # # ]: 0 : while (rte_event_dequeue_burst(dev_id, port_id, &ev, 1, 0)) {
4567 [ # # ]: 0 : if (flush)
4568 : 0 : flush(dev_id, ev, arg);
4569 : :
4570 [ # # ]: 0 : if (dlb2->ev_ports[port_id].qm_port.is_directed)
4571 : 0 : continue;
4572 : :
4573 : 0 : ev.op = RTE_EVENT_OP_RELEASE;
4574 : :
4575 : : rte_event_enqueue_burst(dev_id, port_id, &ev, 1);
4576 : : }
4577 : :
4578 : : /* Enqueue any additional outstanding releases */
4579 : 0 : ev.op = RTE_EVENT_OP_RELEASE;
4580 : :
4581 [ # # ]: 0 : for (i = dlb2->ev_ports[port_id].outstanding_releases; i > 0; i--) {
4582 [ # # ]: 0 : ev.impl_opaque = order ? order->next_to_enqueue : 0;
4583 : : rte_event_enqueue_burst(dev_id, port_id, &ev, 1);
4584 : : }
4585 : 0 : }
4586 : :
4587 : : static uint32_t
4588 : 0 : dlb2_get_ldb_queue_depth(struct dlb2_eventdev *dlb2,
4589 : : struct dlb2_eventdev_queue *queue)
4590 : : {
4591 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
4592 : : struct dlb2_get_ldb_queue_depth_args cfg;
4593 : : int ret;
4594 : :
4595 : 0 : cfg.queue_id = queue->qm_queue.id;
4596 : :
4597 : 0 : ret = dlb2_iface_get_ldb_queue_depth(handle, &cfg);
4598 [ # # ]: 0 : if (ret < 0) {
4599 : 0 : DLB2_LOG_ERR("dlb2: get_ldb_queue_depth ret=%d (driver status: %s)",
4600 : : ret, dlb2_error_strings[cfg.response.status]);
4601 : 0 : return ret;
4602 : : }
4603 : :
4604 : 0 : return cfg.response.id;
4605 : : }
4606 : :
4607 : : static uint32_t
4608 : 0 : dlb2_get_dir_queue_depth(struct dlb2_eventdev *dlb2,
4609 : : struct dlb2_eventdev_queue *queue)
4610 : : {
4611 : 0 : struct dlb2_hw_dev *handle = &dlb2->qm_instance;
4612 : : struct dlb2_get_dir_queue_depth_args cfg;
4613 : : int ret;
4614 : :
4615 : 0 : cfg.queue_id = queue->qm_queue.id;
4616 : :
4617 : 0 : ret = dlb2_iface_get_dir_queue_depth(handle, &cfg);
4618 [ # # ]: 0 : if (ret < 0) {
4619 : 0 : DLB2_LOG_ERR("dlb2: get_dir_queue_depth ret=%d (driver status: %s)",
4620 : : ret, dlb2_error_strings[cfg.response.status]);
4621 : 0 : return ret;
4622 : : }
4623 : :
4624 : 0 : return cfg.response.id;
4625 : : }
4626 : :
4627 : : uint32_t
4628 : 0 : dlb2_get_queue_depth(struct dlb2_eventdev *dlb2,
4629 : : struct dlb2_eventdev_queue *queue)
4630 : : {
4631 [ # # ]: 0 : if (queue->qm_queue.is_directed)
4632 : 0 : return dlb2_get_dir_queue_depth(dlb2, queue);
4633 : : else
4634 : 0 : return dlb2_get_ldb_queue_depth(dlb2, queue);
4635 : : }
4636 : :
4637 : : static bool
4638 : : dlb2_queue_is_empty(struct dlb2_eventdev *dlb2,
4639 : : struct dlb2_eventdev_queue *queue)
4640 : : {
4641 : 0 : return dlb2_get_queue_depth(dlb2, queue) == 0;
4642 : : }
4643 : :
4644 : : static bool
4645 : 0 : dlb2_linked_queues_empty(struct dlb2_eventdev *dlb2)
4646 : : {
4647 : : int i;
4648 : :
4649 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4650 [ # # ]: 0 : if (dlb2->ev_queues[i].num_links == 0)
4651 : 0 : continue;
4652 [ # # ]: 0 : if (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4653 : : return false;
4654 : : }
4655 : :
4656 : : return true;
4657 : : }
4658 : :
4659 : : static bool
4660 : : dlb2_queues_empty(struct dlb2_eventdev *dlb2)
4661 : : {
4662 : : int i;
4663 : :
4664 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4665 [ # # ]: 0 : if (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4666 : : return false;
4667 : : }
4668 : :
4669 : : return true;
4670 : : }
4671 : :
4672 : : static void
4673 : 0 : dlb2_drain(struct rte_eventdev *dev)
4674 : : {
4675 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4676 : : struct dlb2_eventdev_port *ev_port = NULL;
4677 : : uint8_t dev_id;
4678 : : int i;
4679 : :
4680 : 0 : dev_id = dev->data->dev_id;
4681 : :
4682 [ # # ]: 0 : while (!dlb2_linked_queues_empty(dlb2)) {
4683 : : /* Flush all the ev_ports, which will drain all their connected
4684 : : * queues.
4685 : : */
4686 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
4687 : 0 : dlb2_flush_port(dev, i);
4688 : : }
4689 : :
4690 : : /* The queues are empty, but there may be events left in the ports. */
4691 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++)
4692 : 0 : dlb2_flush_port(dev, i);
4693 : :
4694 : : /* If the domain's queues are empty, we're done. */
4695 [ # # ]: 0 : if (dlb2_queues_empty(dlb2))
4696 : : return;
4697 : :
4698 : : /* Else, there must be at least one unlinked load-balanced queue.
4699 : : * Select a load-balanced port with which to drain the unlinked
4700 : : * queue(s).
4701 : : */
4702 [ # # ]: 0 : for (i = 0; i < dlb2->num_ports; i++) {
4703 : 0 : ev_port = &dlb2->ev_ports[i];
4704 : :
4705 [ # # ]: 0 : if (!ev_port->qm_port.is_directed)
4706 : : break;
4707 : : }
4708 : :
4709 [ # # ]: 0 : if (i == dlb2->num_ports) {
4710 : 0 : DLB2_LOG_ERR("internal error: no LDB ev_ports");
4711 : 0 : return;
4712 : : }
4713 : :
4714 : 0 : rte_errno = 0;
4715 : 0 : rte_event_port_unlink(dev_id, ev_port->id, NULL, 0);
4716 : :
4717 [ # # ]: 0 : if (rte_errno) {
4718 : 0 : DLB2_LOG_ERR("internal error: failed to unlink ev_port %d",
4719 : : ev_port->id);
4720 : 0 : return;
4721 : : }
4722 : :
4723 [ # # ]: 0 : for (i = 0; i < dlb2->num_queues; i++) {
4724 : : uint8_t qid, prio;
4725 : : int ret;
4726 : :
4727 [ # # ]: 0 : if (dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4728 : 0 : continue;
4729 : :
4730 : 0 : qid = i;
4731 : 0 : prio = 0;
4732 : :
4733 : : /* Link the ev_port to the queue */
4734 : 0 : ret = rte_event_port_link(dev_id, ev_port->id, &qid, &prio, 1);
4735 [ # # ]: 0 : if (ret != 1) {
4736 : 0 : DLB2_LOG_ERR("internal error: failed to link ev_port %d to queue %d",
4737 : : ev_port->id, qid);
4738 : 0 : return;
4739 : : }
4740 : :
4741 : : /* Flush the queue */
4742 [ # # ]: 0 : while (!dlb2_queue_is_empty(dlb2, &dlb2->ev_queues[i]))
4743 : 0 : dlb2_flush_port(dev, ev_port->id);
4744 : :
4745 : : /* Drain any extant events in the ev_port. */
4746 : 0 : dlb2_flush_port(dev, ev_port->id);
4747 : :
4748 : : /* Unlink the ev_port from the queue */
4749 : 0 : ret = rte_event_port_unlink(dev_id, ev_port->id, &qid, 1);
4750 [ # # ]: 0 : if (ret != 1) {
4751 : 0 : DLB2_LOG_ERR("internal error: failed to unlink ev_port %d to queue %d",
4752 : : ev_port->id, qid);
4753 : 0 : return;
4754 : : }
4755 : : }
4756 : : }
4757 : :
4758 : : static void
4759 : 0 : dlb2_eventdev_stop(struct rte_eventdev *dev)
4760 : : {
4761 : : struct dlb2_eventdev *dlb2 = dlb2_pmd_priv(dev);
4762 : :
4763 : 0 : rte_spinlock_lock(&dlb2->qm_instance.resource_lock);
4764 : :
4765 [ # # ]: 0 : if (dlb2->run_state == DLB2_RUN_STATE_STOPPED) {
4766 : : DLB2_LOG_LINE_DBG("Internal error: already stopped");
4767 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4768 : 0 : return;
4769 [ # # ]: 0 : } else if (dlb2->run_state != DLB2_RUN_STATE_STARTED) {
4770 : 0 : DLB2_LOG_ERR("Internal error: bad state %d for dev_stop",
4771 : : (int)dlb2->run_state);
4772 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4773 : 0 : return;
4774 : : }
4775 : :
4776 : 0 : dlb2->run_state = DLB2_RUN_STATE_STOPPING;
4777 : :
4778 : : rte_spinlock_unlock(&dlb2->qm_instance.resource_lock);
4779 : :
4780 : 0 : dlb2_drain(dev);
4781 : :
4782 : 0 : dlb2->run_state = DLB2_RUN_STATE_STOPPED;
4783 : : }
4784 : :
4785 : : static int
4786 : 0 : dlb2_eventdev_close(struct rte_eventdev *dev)
4787 : : {
4788 : 0 : dlb2_hw_reset_sched_domain(dev, false);
4789 : :
4790 : 0 : return 0;
4791 : : }
4792 : :
4793 : : static void
4794 : 0 : dlb2_eventdev_queue_release(struct rte_eventdev *dev, uint8_t id)
4795 : : {
4796 : : RTE_SET_USED(dev);
4797 : : RTE_SET_USED(id);
4798 : :
4799 : : /* This function intentionally left blank. */
4800 : 0 : }
4801 : :
4802 : : static void
4803 : 0 : dlb2_eventdev_port_release(void *port)
4804 : : {
4805 : : struct dlb2_eventdev_port *ev_port = port;
4806 : : struct dlb2_port *qm_port;
4807 : :
4808 [ # # ]: 0 : if (ev_port) {
4809 : 0 : qm_port = &ev_port->qm_port;
4810 [ # # ]: 0 : if (qm_port->config_state == DLB2_CONFIGURED)
4811 : 0 : dlb2_free_qe_mem(qm_port);
4812 : : }
4813 : 0 : }
4814 : :
4815 : : static int
4816 : 0 : dlb2_eventdev_timeout_ticks(struct rte_eventdev *dev, uint64_t ns,
4817 : : uint64_t *timeout_ticks)
4818 : : {
4819 : : RTE_SET_USED(dev);
4820 : 0 : uint64_t cycles_per_ns = rte_get_timer_hz() / 1E9;
4821 : :
4822 : 0 : *timeout_ticks = ns * cycles_per_ns;
4823 : :
4824 : 0 : return 0;
4825 : : }
4826 : :
4827 : : static void
4828 : : dlb2_entry_points_init(struct rte_eventdev *dev)
4829 : : {
4830 : : struct dlb2_eventdev *dlb2;
4831 : :
4832 : : /* Expose PMD's eventdev interface */
4833 : : static struct eventdev_ops dlb2_eventdev_entry_ops = {
4834 : : .dev_infos_get = dlb2_eventdev_info_get,
4835 : : .dev_configure = dlb2_eventdev_configure,
4836 : : .dev_start = dlb2_eventdev_start,
4837 : : .dev_stop = dlb2_eventdev_stop,
4838 : : .dev_close = dlb2_eventdev_close,
4839 : : .queue_def_conf = dlb2_eventdev_queue_default_conf_get,
4840 : : .queue_setup = dlb2_eventdev_queue_setup,
4841 : : .queue_release = dlb2_eventdev_queue_release,
4842 : : .port_def_conf = dlb2_eventdev_port_default_conf_get,
4843 : : .port_setup = dlb2_eventdev_port_setup,
4844 : : .port_release = dlb2_eventdev_port_release,
4845 : : .port_link = dlb2_eventdev_port_link,
4846 : : .port_unlink = dlb2_eventdev_port_unlink,
4847 : : .port_unlinks_in_progress =
4848 : : dlb2_eventdev_port_unlinks_in_progress,
4849 : : .timeout_ticks = dlb2_eventdev_timeout_ticks,
4850 : : .dump = dlb2_eventdev_dump,
4851 : : .xstats_get = dlb2_eventdev_xstats_get,
4852 : : .xstats_get_names = dlb2_eventdev_xstats_get_names,
4853 : : .xstats_get_by_name = dlb2_eventdev_xstats_get_by_name,
4854 : : .xstats_reset = dlb2_eventdev_xstats_reset,
4855 : : .dev_selftest = test_dlb2_eventdev,
4856 : : };
4857 : :
4858 : : /* Expose PMD's eventdev interface */
4859 : :
4860 : 0 : dev->dev_ops = &dlb2_eventdev_entry_ops;
4861 : 0 : dev->enqueue_burst = dlb2_event_enqueue_burst;
4862 : 0 : dev->enqueue_new_burst = dlb2_event_enqueue_new_burst;
4863 : 0 : dev->enqueue_forward_burst = dlb2_event_enqueue_forward_burst;
4864 : :
4865 : 0 : dlb2 = dev->data->dev_private;
4866 [ # # # # ]: 0 : if (dlb2->poll_mode == DLB2_CQ_POLL_MODE_SPARSE)
4867 : 0 : dev->dequeue_burst = dlb2_event_dequeue_burst_sparse;
4868 : : else
4869 : 0 : dev->dequeue_burst = dlb2_event_dequeue_burst;
4870 : : }
4871 : :
4872 : : int
4873 : 0 : dlb2_primary_eventdev_probe(struct rte_eventdev *dev,
4874 : : const char *name,
4875 : : struct dlb2_devargs *dlb2_args)
4876 : : {
4877 : : struct dlb2_eventdev *dlb2;
4878 : : int err, i;
4879 : :
4880 : 0 : dlb2 = dev->data->dev_private;
4881 : :
4882 : 0 : dlb2->event_dev = dev; /* backlink */
4883 : :
4884 : 0 : evdev_dlb2_default_info.driver_name = name;
4885 : :
4886 : 0 : dlb2->max_num_events_override = dlb2_args->max_num_events;
4887 : 0 : dlb2->num_dir_credits_override = dlb2_args->num_dir_credits_override;
4888 : 0 : dlb2->poll_interval = dlb2_args->poll_interval;
4889 : 0 : dlb2->sw_credit_quanta = dlb2_args->sw_credit_quanta;
4890 : 0 : dlb2->hw_credit_quanta = dlb2_args->hw_credit_quanta;
4891 : 0 : dlb2->default_depth_thresh = dlb2_args->default_depth_thresh;
4892 : 0 : dlb2->vector_opts_enabled = dlb2_args->vector_opts_enabled;
4893 : 0 : dlb2->enable_cq_weight = dlb2_args->enable_cq_weight;
4894 : :
4895 : :
4896 [ # # ]: 0 : if (dlb2_args->max_cq_depth != 0)
4897 : 0 : dlb2->max_cq_depth = dlb2_args->max_cq_depth;
4898 : : else
4899 : 0 : dlb2->max_cq_depth = DLB2_DEFAULT_CQ_DEPTH;
4900 : :
4901 : 0 : evdev_dlb2_default_info.max_event_port_dequeue_depth = dlb2->max_cq_depth;
4902 : :
4903 [ # # ]: 0 : if (dlb2_args->max_enq_depth != 0)
4904 : 0 : dlb2->max_enq_depth = dlb2_args->max_enq_depth;
4905 : : else
4906 : 0 : dlb2->max_enq_depth = DLB2_DEFAULT_CQ_DEPTH;
4907 : :
4908 : 0 : evdev_dlb2_default_info.max_event_port_enqueue_depth =
4909 : 0 : dlb2->max_enq_depth;
4910 : :
4911 : : dlb2_init_queue_depth_thresholds(dlb2,
4912 : 0 : dlb2_args->qid_depth_thresholds.val);
4913 : :
4914 : : dlb2_init_port_cos(dlb2,
4915 : 0 : dlb2_args->port_cos.cos_id);
4916 : :
4917 : 0 : dlb2_init_cos_bw(dlb2,
4918 : : &dlb2_args->cos_bw);
4919 : :
4920 : 0 : err = dlb2_iface_open(&dlb2->qm_instance, name);
4921 [ # # ]: 0 : if (err < 0) {
4922 : 0 : DLB2_LOG_ERR("could not open event hardware device, err=%d",
4923 : : err);
4924 : 0 : return err;
4925 : : }
4926 : :
4927 : 0 : err = dlb2_iface_get_device_version(&dlb2->qm_instance,
4928 : : &dlb2->revision);
4929 [ # # ]: 0 : if (err < 0) {
4930 : 0 : DLB2_LOG_ERR("dlb2: failed to get the device version, err=%d",
4931 : : err);
4932 : 0 : return err;
4933 : : }
4934 : :
4935 : 0 : err = dlb2_hw_query_resources(dlb2);
4936 [ # # ]: 0 : if (err) {
4937 : 0 : DLB2_LOG_ERR("get resources err=%d for %s",
4938 : : err, name);
4939 : 0 : return err;
4940 : : }
4941 : :
4942 : 0 : dlb2_iface_hardware_init(&dlb2->qm_instance);
4943 : :
4944 : : /* configure class of service */
4945 : : {
4946 : : struct dlb2_set_cos_bw_args
4947 : 0 : set_cos_bw_args = { {0} };
4948 : : int id;
4949 : : int ret = 0;
4950 : :
4951 [ # # ]: 0 : for (id = 0; id < DLB2_COS_NUM_VALS; id++) {
4952 : 0 : set_cos_bw_args.cos_id = id;
4953 : 0 : set_cos_bw_args.bandwidth = dlb2->cos_bw[id];
4954 : 0 : ret = dlb2_iface_set_cos_bw(&dlb2->qm_instance,
4955 : : &set_cos_bw_args);
4956 [ # # ]: 0 : if (ret != 0)
4957 : : break;
4958 : : }
4959 [ # # ]: 0 : if (ret) {
4960 : 0 : DLB2_LOG_ERR("dlb2: failed to configure class of service, err=%d",
4961 : : err);
4962 : 0 : return err;
4963 : : }
4964 : : }
4965 : :
4966 : 0 : err = dlb2_iface_get_cq_poll_mode(&dlb2->qm_instance, &dlb2->poll_mode);
4967 [ # # ]: 0 : if (err < 0) {
4968 : 0 : DLB2_LOG_ERR("dlb2: failed to get the poll mode, err=%d",
4969 : : err);
4970 : 0 : return err;
4971 : : }
4972 : :
4973 : : /* Complete xtstats runtime initialization */
4974 : 0 : err = dlb2_xstats_init(dlb2);
4975 [ # # ]: 0 : if (err) {
4976 : 0 : DLB2_LOG_ERR("dlb2: failed to init xstats, err=%d", err);
4977 : 0 : return err;
4978 : : }
4979 : :
4980 : : /* Initialize each port's token pop mode */
4981 [ # # # # ]: 0 : for (i = 0; i < DLB2_MAX_NUM_PORTS(dlb2->version); i++)
4982 : 0 : dlb2->ev_ports[i].qm_port.token_pop_mode = AUTO_POP;
4983 : :
4984 : : rte_spinlock_init(&dlb2->qm_instance.resource_lock);
4985 : :
4986 : 0 : dlb2_iface_low_level_io_init();
4987 : :
4988 : : dlb2_entry_points_init(dev);
4989 : :
4990 : : return 0;
4991 : : }
4992 : :
4993 : : int
4994 : 0 : dlb2_secondary_eventdev_probe(struct rte_eventdev *dev,
4995 : : const char *name)
4996 : : {
4997 : : struct dlb2_eventdev *dlb2;
4998 : : int err;
4999 : :
5000 : 0 : dlb2 = dev->data->dev_private;
5001 : :
5002 : 0 : evdev_dlb2_default_info.driver_name = name;
5003 : :
5004 : 0 : err = dlb2_iface_open(&dlb2->qm_instance, name);
5005 [ # # ]: 0 : if (err < 0) {
5006 : 0 : DLB2_LOG_ERR("could not open event hardware device, err=%d",
5007 : : err);
5008 : 0 : return err;
5009 : : }
5010 : :
5011 : 0 : err = dlb2_hw_query_resources(dlb2);
5012 [ # # ]: 0 : if (err) {
5013 : 0 : DLB2_LOG_ERR("get resources err=%d for %s",
5014 : : err, name);
5015 : 0 : return err;
5016 : : }
5017 : :
5018 : 0 : dlb2_iface_low_level_io_init();
5019 : :
5020 : : dlb2_entry_points_init(dev);
5021 : :
5022 : : return 0;
5023 : : }
5024 : :
5025 : : int
5026 : 0 : dlb2_parse_params(const char *params,
5027 : : const char *name,
5028 : : struct dlb2_devargs *dlb2_args,
5029 : : uint8_t version)
5030 : : {
5031 : : int ret = 0;
5032 : : static const char * const args[] = { NUMA_NODE_ARG,
5033 : : DLB2_MAX_NUM_EVENTS,
5034 : : DLB2_NUM_DIR_CREDITS,
5035 : : DEV_ID_ARG,
5036 : : DLB2_QID_DEPTH_THRESH_ARG,
5037 : : DLB2_POLL_INTERVAL_ARG,
5038 : : DLB2_SW_CREDIT_QUANTA_ARG,
5039 : : DLB2_HW_CREDIT_QUANTA_ARG,
5040 : : DLB2_DEPTH_THRESH_ARG,
5041 : : DLB2_VECTOR_OPTS_ENAB_ARG,
5042 : : DLB2_MAX_CQ_DEPTH,
5043 : : DLB2_MAX_ENQ_DEPTH,
5044 : : DLB2_PORT_COS,
5045 : : DLB2_COS_BW,
5046 : : DLB2_PRODUCER_COREMASK,
5047 : : DLB2_DEFAULT_LDB_PORT_ALLOCATION_ARG,
5048 : : DLB2_ENABLE_CQ_WEIGHT_ARG,
5049 : : NULL };
5050 : :
5051 [ # # # # ]: 0 : if (params != NULL && params[0] != '\0') {
5052 : 0 : struct rte_kvargs *kvlist = rte_kvargs_parse(params, args);
5053 : :
5054 [ # # ]: 0 : if (kvlist == NULL) {
5055 : 0 : DLB2_LOG_INFO("Ignoring unsupported parameters when creating device '%s'",
5056 : : name);
5057 : : } else {
5058 : 0 : int ret = rte_kvargs_process(kvlist, NUMA_NODE_ARG,
5059 : : set_numa_node,
5060 : 0 : &dlb2_args->socket_id);
5061 [ # # ]: 0 : if (ret != 0) {
5062 : 0 : DLB2_LOG_ERR("%s: Error parsing numa node parameter",
5063 : : name);
5064 : 0 : rte_kvargs_free(kvlist);
5065 : 0 : return ret;
5066 : : }
5067 : :
5068 [ # # ]: 0 : if (version == DLB2_HW_V2) {
5069 : 0 : ret = rte_kvargs_process(kvlist,
5070 : : DLB2_MAX_NUM_EVENTS,
5071 : : set_max_num_events,
5072 : 0 : &dlb2_args->max_num_events);
5073 : : } else {
5074 : 0 : ret = rte_kvargs_process(kvlist,
5075 : : DLB2_MAX_NUM_EVENTS,
5076 : : set_max_num_events_v2_5,
5077 : 0 : &dlb2_args->max_num_events);
5078 : : }
5079 : :
5080 [ # # ]: 0 : if (ret != 0) {
5081 : 0 : DLB2_LOG_ERR("%s: Error parsing max_num_events parameter",
5082 : : name);
5083 : 0 : rte_kvargs_free(kvlist);
5084 : 0 : return ret;
5085 : : }
5086 : :
5087 [ # # ]: 0 : if (version == DLB2_HW_V2) {
5088 : 0 : ret = rte_kvargs_process(kvlist,
5089 : : DLB2_NUM_DIR_CREDITS,
5090 : : set_num_dir_credits,
5091 : 0 : &dlb2_args->num_dir_credits_override);
5092 [ # # ]: 0 : if (ret != 0) {
5093 : 0 : DLB2_LOG_ERR("%s: Error parsing num_dir_credits parameter",
5094 : : name);
5095 : 0 : rte_kvargs_free(kvlist);
5096 : 0 : return ret;
5097 : : }
5098 : : }
5099 : 0 : ret = rte_kvargs_process(kvlist, DEV_ID_ARG,
5100 : : set_dev_id,
5101 : 0 : &dlb2_args->dev_id);
5102 [ # # ]: 0 : if (ret != 0) {
5103 : 0 : DLB2_LOG_ERR("%s: Error parsing dev_id parameter",
5104 : : name);
5105 : 0 : rte_kvargs_free(kvlist);
5106 : 0 : return ret;
5107 : : }
5108 : :
5109 [ # # ]: 0 : if (version == DLB2_HW_V2) {
5110 : 0 : ret = rte_kvargs_process(
5111 : : kvlist,
5112 : : DLB2_QID_DEPTH_THRESH_ARG,
5113 : : set_qid_depth_thresh,
5114 : 0 : &dlb2_args->qid_depth_thresholds);
5115 : : } else {
5116 : 0 : ret = rte_kvargs_process(
5117 : : kvlist,
5118 : : DLB2_QID_DEPTH_THRESH_ARG,
5119 : : set_qid_depth_thresh_v2_5,
5120 : 0 : &dlb2_args->qid_depth_thresholds);
5121 : : }
5122 [ # # ]: 0 : if (ret != 0) {
5123 : 0 : DLB2_LOG_ERR("%s: Error parsing qid_depth_thresh parameter",
5124 : : name);
5125 : 0 : rte_kvargs_free(kvlist);
5126 : 0 : return ret;
5127 : : }
5128 : :
5129 : 0 : ret = rte_kvargs_process(kvlist, DLB2_POLL_INTERVAL_ARG,
5130 : : set_poll_interval,
5131 : 0 : &dlb2_args->poll_interval);
5132 [ # # ]: 0 : if (ret != 0) {
5133 : 0 : DLB2_LOG_ERR("%s: Error parsing poll interval parameter",
5134 : : name);
5135 : 0 : rte_kvargs_free(kvlist);
5136 : 0 : return ret;
5137 : : }
5138 : :
5139 : 0 : ret = rte_kvargs_process(kvlist,
5140 : : DLB2_SW_CREDIT_QUANTA_ARG,
5141 : : set_sw_credit_quanta,
5142 : 0 : &dlb2_args->sw_credit_quanta);
5143 [ # # ]: 0 : if (ret != 0) {
5144 : 0 : DLB2_LOG_ERR("%s: Error parsing sw credit quanta parameter",
5145 : : name);
5146 : 0 : rte_kvargs_free(kvlist);
5147 : 0 : return ret;
5148 : : }
5149 : :
5150 : 0 : ret = rte_kvargs_process(kvlist,
5151 : : DLB2_HW_CREDIT_QUANTA_ARG,
5152 : : set_hw_credit_quanta,
5153 : 0 : &dlb2_args->hw_credit_quanta);
5154 [ # # ]: 0 : if (ret != 0) {
5155 : 0 : DLB2_LOG_ERR("%s: Error parsing hw credit quanta parameter",
5156 : : name);
5157 : 0 : rte_kvargs_free(kvlist);
5158 : 0 : return ret;
5159 : : }
5160 : :
5161 : 0 : ret = rte_kvargs_process(kvlist, DLB2_DEPTH_THRESH_ARG,
5162 : : set_default_depth_thresh,
5163 : 0 : &dlb2_args->default_depth_thresh);
5164 [ # # ]: 0 : if (ret != 0) {
5165 : 0 : DLB2_LOG_ERR("%s: Error parsing set depth thresh parameter",
5166 : : name);
5167 : 0 : rte_kvargs_free(kvlist);
5168 : 0 : return ret;
5169 : : }
5170 : :
5171 : 0 : ret = rte_kvargs_process(kvlist,
5172 : : DLB2_VECTOR_OPTS_ENAB_ARG,
5173 : : set_vector_opts_enab,
5174 : 0 : &dlb2_args->vector_opts_enabled);
5175 [ # # ]: 0 : if (ret != 0) {
5176 : 0 : DLB2_LOG_ERR("%s: Error parsing vector opts enabled",
5177 : : name);
5178 : 0 : rte_kvargs_free(kvlist);
5179 : 0 : return ret;
5180 : : }
5181 : :
5182 : 0 : ret = rte_kvargs_process(kvlist,
5183 : : DLB2_MAX_CQ_DEPTH,
5184 : : set_max_cq_depth,
5185 : 0 : &dlb2_args->max_cq_depth);
5186 [ # # ]: 0 : if (ret != 0) {
5187 : 0 : DLB2_LOG_ERR("%s: Error parsing max cq depth",
5188 : : name);
5189 : 0 : rte_kvargs_free(kvlist);
5190 : 0 : return ret;
5191 : : }
5192 : :
5193 : 0 : ret = rte_kvargs_process(kvlist,
5194 : : DLB2_MAX_ENQ_DEPTH,
5195 : : set_max_enq_depth,
5196 : 0 : &dlb2_args->max_enq_depth);
5197 [ # # ]: 0 : if (ret != 0) {
5198 : 0 : DLB2_LOG_ERR("%s: Error parsing vector opts enabled",
5199 : : name);
5200 : 0 : rte_kvargs_free(kvlist);
5201 : 0 : return ret;
5202 : : }
5203 : :
5204 : 0 : ret = rte_kvargs_process(kvlist,
5205 : : DLB2_PORT_COS,
5206 : : set_port_cos,
5207 : 0 : &dlb2_args->port_cos);
5208 [ # # ]: 0 : if (ret != 0) {
5209 : 0 : DLB2_LOG_ERR("%s: Error parsing port cos",
5210 : : name);
5211 : 0 : rte_kvargs_free(kvlist);
5212 : 0 : return ret;
5213 : : }
5214 : :
5215 : 0 : ret = rte_kvargs_process(kvlist,
5216 : : DLB2_COS_BW,
5217 : : set_cos_bw,
5218 : 0 : &dlb2_args->cos_bw);
5219 [ # # ]: 0 : if (ret != 0) {
5220 : 0 : DLB2_LOG_ERR("%s: Error parsing cos_bw",
5221 : : name);
5222 : 0 : rte_kvargs_free(kvlist);
5223 : 0 : return ret;
5224 : : }
5225 : :
5226 : :
5227 : 0 : ret = rte_kvargs_process(kvlist,
5228 : : DLB2_PRODUCER_COREMASK,
5229 : : set_producer_coremask,
5230 : 0 : &dlb2_args->producer_coremask);
5231 [ # # ]: 0 : if (ret != 0) {
5232 : 0 : DLB2_LOG_ERR(
5233 : : "%s: Error parsing producer coremask",
5234 : : name);
5235 : 0 : rte_kvargs_free(kvlist);
5236 : 0 : return ret;
5237 : : }
5238 : :
5239 : 0 : ret = rte_kvargs_process(kvlist,
5240 : : DLB2_DEFAULT_LDB_PORT_ALLOCATION_ARG,
5241 : : set_default_ldb_port_allocation,
5242 : 0 : &dlb2_args->default_ldb_port_allocation);
5243 [ # # ]: 0 : if (ret != 0) {
5244 : 0 : DLB2_LOG_ERR("%s: Error parsing ldb default port allocation arg",
5245 : : name);
5246 : 0 : rte_kvargs_free(kvlist);
5247 : 0 : return ret;
5248 : : }
5249 : :
5250 : 0 : ret = rte_kvargs_process(kvlist,
5251 : : DLB2_ENABLE_CQ_WEIGHT_ARG,
5252 : : set_enable_cq_weight,
5253 : 0 : &dlb2_args->enable_cq_weight);
5254 [ # # ]: 0 : if (ret != 0) {
5255 : 0 : DLB2_LOG_ERR("%s: Error parsing enable_cq_weight arg",
5256 : : name);
5257 : 0 : rte_kvargs_free(kvlist);
5258 : 0 : return ret;
5259 : : }
5260 [ # # # # ]: 0 : if (version == DLB2_HW_V2 && dlb2_args->enable_cq_weight)
5261 : 0 : DLB2_LOG_INFO("Ignoring 'enable_cq_weight=y'. Only supported for 2.5 HW onwards");
5262 : :
5263 : 0 : rte_kvargs_free(kvlist);
5264 : : }
5265 : : }
5266 : : return ret;
5267 : : }
5268 [ - + ]: 252 : RTE_LOG_REGISTER_DEFAULT(eventdev_dlb2_log_level, NOTICE);
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