Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause */
2 : : /* Copyright (c) Amazon.com, Inc. or its affiliates.
3 : : * All rights reserved.
4 : : */
5 : :
6 : : #include "ena_com.h"
7 : :
8 : : /*****************************************************************************/
9 : : /*****************************************************************************/
10 : :
11 : : /* Timeout in micro-sec */
12 : : #define ADMIN_CMD_TIMEOUT_US (3000000)
13 : :
14 : : #define ENA_ASYNC_QUEUE_DEPTH 16
15 : : #define ENA_ADMIN_QUEUE_DEPTH 32
16 : :
17 : : #define ENA_CTRL_MAJOR 0
18 : : #define ENA_CTRL_MINOR 0
19 : : #define ENA_CTRL_SUB_MINOR 1
20 : :
21 : : #define MIN_ENA_CTRL_VER \
22 : : (((ENA_CTRL_MAJOR) << \
23 : : (ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_SHIFT)) | \
24 : : ((ENA_CTRL_MINOR) << \
25 : : (ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_SHIFT)) | \
26 : : (ENA_CTRL_SUB_MINOR))
27 : :
28 : : #define ENA_DMA_ADDR_TO_UINT32_LOW(x) ((u32)((u64)(x)))
29 : : #define ENA_DMA_ADDR_TO_UINT32_HIGH(x) ((u32)(((u64)(x)) >> 32))
30 : :
31 : : #define ENA_MMIO_READ_TIMEOUT 0xFFFFFFFF
32 : :
33 : : #define ENA_COM_BOUNCE_BUFFER_CNTRL_CNT 4
34 : :
35 : : #define ENA_REGS_ADMIN_INTR_MASK 1
36 : :
37 : : #define ENA_MAX_BACKOFF_DELAY_EXP 16U
38 : :
39 : : #define ENA_MIN_ADMIN_POLL_US 100
40 : :
41 : : #define ENA_MAX_ADMIN_POLL_US 5000
42 : :
43 : : #define ENA_MAX_INDIR_TABLE_LOG_SIZE 16
44 : : /* PHC definitions */
45 : : #define ENA_PHC_DEFAULT_EXPIRE_TIMEOUT_USEC 10
46 : : #define ENA_PHC_DEFAULT_BLOCK_TIMEOUT_USEC 1000
47 : : #define ENA_PHC_MAX_ERROR_BOUND 0xFFFFFFFF
48 : : #define ENA_PHC_REQ_ID_OFFSET 0xDEAD
49 : : #define ENA_PHC_ERROR_FLAGS (ENA_ADMIN_PHC_ERROR_FLAG_TIMESTAMP | \
50 : : ENA_ADMIN_PHC_ERROR_FLAG_ERROR_BOUND)
51 : :
52 : : /*****************************************************************************/
53 : : /*****************************************************************************/
54 : : /*****************************************************************************/
55 : :
56 : : enum ena_cmd_status {
57 : : ENA_CMD_SUBMITTED,
58 : : ENA_CMD_COMPLETED,
59 : : /* Abort - canceled by the driver */
60 : : ENA_CMD_ABORTED,
61 : : };
62 : :
63 : : struct ena_comp_ctx {
64 : : ena_wait_event_t wait_event;
65 : : struct ena_admin_acq_entry *user_cqe;
66 : : u32 comp_size;
67 : : enum ena_cmd_status status;
68 : : /* status from the device */
69 : : u8 comp_status;
70 : : u8 cmd_opcode;
71 : : bool occupied;
72 : : };
73 : :
74 : : struct ena_com_stats_ctx {
75 : : struct ena_admin_aq_get_stats_cmd get_cmd;
76 : : struct ena_admin_acq_get_stats_resp get_resp;
77 : : };
78 : :
79 : 0 : static int ena_com_mem_addr_set(struct ena_com_dev *ena_dev,
80 : : struct ena_common_mem_addr *ena_addr,
81 : : dma_addr_t addr)
82 : : {
83 [ # # ]: 0 : if (unlikely((addr & GENMASK_ULL(ena_dev->dma_addr_bits - 1, 0)) != addr)) {
84 : 0 : ena_trc_err(ena_dev, "DMA address has more bits than the device supports\n");
85 : 0 : return ENA_COM_INVAL;
86 : : }
87 : :
88 : 0 : ena_addr->mem_addr_low = lower_32_bits(addr);
89 : 0 : ena_addr->mem_addr_high = (u16)upper_32_bits(addr);
90 : :
91 : 0 : return 0;
92 : : }
93 : :
94 : 0 : static int ena_com_admin_init_sq(struct ena_com_admin_queue *admin_queue)
95 : : {
96 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
97 : : struct ena_com_admin_sq *sq = &admin_queue->sq;
98 : 0 : u16 size = ADMIN_SQ_SIZE(admin_queue->q_depth);
99 : :
100 : 0 : ENA_MEM_ALLOC_COHERENT(admin_queue->q_dmadev, size, sq->entries, sq->dma_addr,
101 : : sq->mem_handle);
102 : :
103 [ # # ]: 0 : if (unlikely(!sq->entries)) {
104 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
105 : 0 : return ENA_COM_NO_MEM;
106 : : }
107 : :
108 : 0 : sq->head = 0;
109 : 0 : sq->tail = 0;
110 : 0 : sq->phase = 1;
111 : :
112 : 0 : sq->db_addr = NULL;
113 : :
114 : 0 : return 0;
115 : : }
116 : :
117 : 0 : static int ena_com_admin_init_cq(struct ena_com_admin_queue *admin_queue)
118 : : {
119 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
120 : : struct ena_com_admin_cq *cq = &admin_queue->cq;
121 : 0 : u16 size = ADMIN_CQ_SIZE(admin_queue->q_depth);
122 : :
123 : 0 : ENA_MEM_ALLOC_COHERENT(admin_queue->q_dmadev, size, cq->entries, cq->dma_addr,
124 : : cq->mem_handle);
125 : :
126 [ # # ]: 0 : if (unlikely(!cq->entries)) {
127 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
128 : 0 : return ENA_COM_NO_MEM;
129 : : }
130 : :
131 : 0 : cq->head = 0;
132 : 0 : cq->phase = 1;
133 : :
134 : 0 : return 0;
135 : : }
136 : :
137 : 0 : static int ena_com_admin_init_aenq(struct ena_com_dev *ena_dev,
138 : : struct ena_aenq_handlers *aenq_handlers)
139 : : {
140 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
141 : : u32 addr_low, addr_high, aenq_caps;
142 : : u16 size;
143 : :
144 : 0 : ena_dev->aenq.q_depth = ENA_ASYNC_QUEUE_DEPTH;
145 : : size = ADMIN_AENQ_SIZE(ENA_ASYNC_QUEUE_DEPTH);
146 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev, size,
147 : : aenq->entries,
148 : : aenq->dma_addr,
149 : : aenq->mem_handle);
150 : :
151 [ # # ]: 0 : if (unlikely(!aenq->entries)) {
152 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
153 : 0 : return ENA_COM_NO_MEM;
154 : : }
155 : :
156 : 0 : aenq->head = aenq->q_depth;
157 : 0 : aenq->phase = 1;
158 : :
159 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(aenq->dma_addr);
160 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(aenq->dma_addr);
161 : :
162 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_AENQ_BASE_LO_OFF);
163 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_AENQ_BASE_HI_OFF);
164 : :
165 : : aenq_caps = 0;
166 : 0 : aenq_caps |= ENA_FIELD_PREP(ena_dev->aenq.q_depth,
167 : : ENA_REGS_AENQ_CAPS_AENQ_DEPTH_MASK,
168 : : ENA_ZERO_SHIFT);
169 : :
170 : 0 : aenq_caps |= ENA_FIELD_PREP(sizeof(struct ena_admin_aenq_entry),
171 : : ENA_REGS_AENQ_CAPS_AENQ_ENTRY_SIZE_MASK,
172 : : ENA_REGS_AENQ_CAPS_AENQ_ENTRY_SIZE_SHIFT);
173 : 0 : ENA_REG_WRITE32(ena_dev->bus, aenq_caps, ena_dev->reg_bar + ENA_REGS_AENQ_CAPS_OFF);
174 : :
175 [ # # ]: 0 : if (unlikely(!aenq_handlers)) {
176 : 0 : ena_trc_err(ena_dev, "AENQ handlers pointer is NULL\n");
177 : 0 : return ENA_COM_INVAL;
178 : : }
179 : :
180 : 0 : aenq->aenq_handlers = aenq_handlers;
181 : :
182 : 0 : return 0;
183 : : }
184 : :
185 : : static void comp_ctxt_release(struct ena_com_admin_queue *queue,
186 : : struct ena_comp_ctx *comp_ctx)
187 : : {
188 : 0 : comp_ctx->user_cqe = NULL;
189 : 0 : comp_ctx->occupied = false;
190 : 0 : ATOMIC32_DEC(&queue->outstanding_cmds);
191 : : }
192 : :
193 : 0 : static struct ena_comp_ctx *get_comp_ctxt(struct ena_com_admin_queue *admin_queue,
194 : : u16 command_id, bool capture)
195 : : {
196 [ # # ]: 0 : if (unlikely(command_id >= admin_queue->q_depth)) {
197 : 0 : ena_trc_err(admin_queue->ena_dev,
198 : : "Command id is larger than the queue size. cmd_id: %u queue size %d\n",
199 : : command_id, admin_queue->q_depth);
200 : 0 : return NULL;
201 : : }
202 : :
203 [ # # ]: 0 : if (unlikely(!admin_queue->comp_ctx)) {
204 : 0 : ena_trc_err(admin_queue->ena_dev,
205 : : "Completion context is NULL\n");
206 : 0 : return NULL;
207 : : }
208 : :
209 [ # # # # ]: 0 : if (unlikely(admin_queue->comp_ctx[command_id].occupied && capture)) {
210 : 0 : ena_trc_err(admin_queue->ena_dev,
211 : : "Completion context is occupied\n");
212 : 0 : return NULL;
213 : : }
214 : :
215 [ # # ]: 0 : if (capture) {
216 : 0 : ATOMIC32_INC(&admin_queue->outstanding_cmds);
217 : 0 : admin_queue->comp_ctx[command_id].occupied = true;
218 : : }
219 : :
220 : 0 : return &admin_queue->comp_ctx[command_id];
221 : : }
222 : :
223 : 0 : static struct ena_comp_ctx *__ena_com_submit_admin_cmd(struct ena_com_admin_queue *admin_queue,
224 : : struct ena_admin_aq_entry *cmd,
225 : : size_t cmd_size_in_bytes,
226 : : struct ena_admin_acq_entry *comp,
227 : : size_t comp_size_in_bytes)
228 : : {
229 : : struct ena_comp_ctx *comp_ctx;
230 : : u16 tail_masked, cmd_id;
231 : : u16 queue_size_mask;
232 : : u16 cnt;
233 : :
234 : 0 : queue_size_mask = admin_queue->q_depth - 1;
235 : :
236 [ # # ]: 0 : tail_masked = admin_queue->sq.tail & queue_size_mask;
237 : :
238 : : /* In case of queue FULL */
239 : 0 : cnt = (u16)ATOMIC32_READ(&admin_queue->outstanding_cmds);
240 [ # # ]: 0 : if (unlikely(cnt >= admin_queue->q_depth)) {
241 : : ena_trc_dbg(admin_queue->ena_dev, "Admin queue is full.\n");
242 : 0 : admin_queue->stats.out_of_space++;
243 : 0 : return ERR_PTR(ENA_COM_NO_SPACE);
244 : : }
245 : :
246 : 0 : cmd_id = admin_queue->curr_cmd_id;
247 : :
248 : 0 : cmd->aq_common_descriptor.flags |= admin_queue->sq.phase &
249 : : ENA_ADMIN_AQ_COMMON_DESC_PHASE_MASK;
250 : :
251 : 0 : cmd->aq_common_descriptor.command_id |= cmd_id &
252 : : ENA_ADMIN_AQ_COMMON_DESC_COMMAND_ID_MASK;
253 : :
254 : 0 : comp_ctx = get_comp_ctxt(admin_queue, cmd_id, true);
255 [ # # ]: 0 : if (unlikely(!comp_ctx))
256 : : return ERR_PTR(ENA_COM_INVAL);
257 : :
258 : 0 : comp_ctx->status = ENA_CMD_SUBMITTED;
259 : 0 : comp_ctx->comp_size = (u32)comp_size_in_bytes;
260 : 0 : comp_ctx->user_cqe = comp;
261 : 0 : comp_ctx->cmd_opcode = cmd->aq_common_descriptor.opcode;
262 : :
263 : : ENA_WAIT_EVENT_CLEAR(comp_ctx->wait_event);
264 : :
265 [ # # ]: 0 : memcpy(&admin_queue->sq.entries[tail_masked], cmd, cmd_size_in_bytes);
266 : :
267 : 0 : admin_queue->curr_cmd_id = (admin_queue->curr_cmd_id + 1) &
268 : : queue_size_mask;
269 : :
270 : 0 : admin_queue->sq.tail++;
271 : 0 : admin_queue->stats.submitted_cmd++;
272 : :
273 [ # # ]: 0 : if (unlikely((admin_queue->sq.tail & queue_size_mask) == 0))
274 : 0 : admin_queue->sq.phase = !admin_queue->sq.phase;
275 : :
276 : : ENA_DB_SYNC(&admin_queue->sq.mem_handle);
277 : 0 : ENA_REG_WRITE32(admin_queue->bus, admin_queue->sq.tail,
278 : : admin_queue->sq.db_addr);
279 : :
280 : 0 : return comp_ctx;
281 : : }
282 : :
283 : 0 : static int ena_com_init_comp_ctxt(struct ena_com_admin_queue *admin_queue)
284 : : {
285 : : struct ena_com_dev *ena_dev = admin_queue->ena_dev;
286 : 0 : size_t size = admin_queue->q_depth * sizeof(struct ena_comp_ctx);
287 : : struct ena_comp_ctx *comp_ctx;
288 : : u16 i;
289 : :
290 : 0 : admin_queue->comp_ctx = ENA_MEM_ALLOC(admin_queue->q_dmadev, size);
291 [ # # ]: 0 : if (unlikely(!admin_queue->comp_ctx)) {
292 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
293 : 0 : return ENA_COM_NO_MEM;
294 : : }
295 : :
296 [ # # ]: 0 : for (i = 0; i < admin_queue->q_depth; i++) {
297 : 0 : comp_ctx = get_comp_ctxt(admin_queue, i, false);
298 [ # # ]: 0 : if (comp_ctx)
299 : 0 : ENA_WAIT_EVENT_INIT(comp_ctx->wait_event);
300 : : }
301 : :
302 : : return 0;
303 : : }
304 : :
305 : 0 : static struct ena_comp_ctx *ena_com_submit_admin_cmd(struct ena_com_admin_queue *admin_queue,
306 : : struct ena_admin_aq_entry *cmd,
307 : : size_t cmd_size_in_bytes,
308 : : struct ena_admin_acq_entry *comp,
309 : : size_t comp_size_in_bytes)
310 : : {
311 : : unsigned long flags = 0;
312 : : struct ena_comp_ctx *comp_ctx;
313 : :
314 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
315 [ # # ]: 0 : if (unlikely(!admin_queue->running_state)) {
316 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
317 : 0 : return ERR_PTR(ENA_COM_NO_DEVICE);
318 : : }
319 : 0 : comp_ctx = __ena_com_submit_admin_cmd(admin_queue, cmd,
320 : : cmd_size_in_bytes,
321 : : comp,
322 : : comp_size_in_bytes);
323 [ # # ]: 0 : if (IS_ERR(comp_ctx))
324 : 0 : admin_queue->running_state = false;
325 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
326 : :
327 : 0 : return comp_ctx;
328 : : }
329 : :
330 : 0 : static int ena_com_init_io_sq(struct ena_com_dev *ena_dev,
331 : : struct ena_com_create_io_ctx *ctx,
332 : : struct ena_com_io_sq *io_sq)
333 : : {
334 : : size_t size;
335 : :
336 [ # # ]: 0 : memset(&io_sq->desc_addr, 0x0, sizeof(io_sq->desc_addr));
337 : :
338 : 0 : io_sq->dma_addr_bits = (u8)ena_dev->dma_addr_bits;
339 : 0 : io_sq->desc_entry_size =
340 : : (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX) ?
341 : : sizeof(struct ena_eth_io_tx_desc) :
342 : : sizeof(struct ena_eth_io_rx_desc);
343 : :
344 : 0 : size = io_sq->desc_entry_size * io_sq->q_depth;
345 : 0 : io_sq->bus = ena_dev->bus;
346 : :
347 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_HOST) {
348 : 0 : ENA_MEM_ALLOC_COHERENT_NODE(ena_dev->dmadev,
349 : : size,
350 : : io_sq->desc_addr.virt_addr,
351 : : io_sq->desc_addr.phys_addr,
352 : : io_sq->desc_addr.mem_handle,
353 : : ctx->numa_node);
354 [ # # ]: 0 : if (!io_sq->desc_addr.virt_addr) {
355 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
356 : : size,
357 : : io_sq->desc_addr.virt_addr,
358 : : io_sq->desc_addr.phys_addr,
359 : : io_sq->desc_addr.mem_handle);
360 : : }
361 : :
362 [ # # ]: 0 : if (unlikely(!io_sq->desc_addr.virt_addr)) {
363 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
364 : 0 : return ENA_COM_NO_MEM;
365 : : }
366 : : }
367 : :
368 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_DEV) {
369 : : /* Allocate bounce buffers */
370 : 0 : io_sq->bounce_buf_ctrl.buffer_size =
371 : 0 : ena_dev->llq_info.desc_list_entry_size;
372 : 0 : io_sq->bounce_buf_ctrl.buffers_num =
373 : : ENA_COM_BOUNCE_BUFFER_CNTRL_CNT;
374 : 0 : io_sq->bounce_buf_ctrl.next_to_use = 0;
375 : :
376 : 0 : size = (size_t)io_sq->bounce_buf_ctrl.buffer_size *
377 : : io_sq->bounce_buf_ctrl.buffers_num;
378 : :
379 : 0 : ENA_MEM_ALLOC_NODE(ena_dev->dmadev,
380 : : size,
381 : : io_sq->bounce_buf_ctrl.base_buffer,
382 : : ctx->numa_node);
383 [ # # ]: 0 : if (!io_sq->bounce_buf_ctrl.base_buffer)
384 : 0 : io_sq->bounce_buf_ctrl.base_buffer = ENA_MEM_ALLOC(ena_dev->dmadev, size);
385 : :
386 [ # # ]: 0 : if (unlikely(!io_sq->bounce_buf_ctrl.base_buffer)) {
387 : 0 : ena_trc_err(ena_dev, "Bounce buffer memory allocation failed\n");
388 : 0 : return ENA_COM_NO_MEM;
389 : : }
390 : :
391 : 0 : memcpy(&io_sq->llq_info, &ena_dev->llq_info,
392 : : sizeof(io_sq->llq_info));
393 : :
394 : : /* Initiate the first bounce buffer */
395 : 0 : io_sq->llq_buf_ctrl.curr_bounce_buf =
396 : : ena_com_get_next_bounce_buffer(&io_sq->bounce_buf_ctrl);
397 : 0 : memset(io_sq->llq_buf_ctrl.curr_bounce_buf,
398 [ # # ]: 0 : 0x0, io_sq->llq_info.desc_list_entry_size);
399 : 0 : io_sq->llq_buf_ctrl.descs_left_in_line =
400 : 0 : io_sq->llq_info.descs_num_before_header;
401 : 0 : io_sq->disable_meta_caching =
402 : 0 : io_sq->llq_info.disable_meta_caching;
403 : :
404 [ # # ]: 0 : if (io_sq->llq_info.max_entries_in_tx_burst > 0)
405 : 0 : io_sq->entries_in_tx_burst_left =
406 : : io_sq->llq_info.max_entries_in_tx_burst;
407 : : }
408 : :
409 : 0 : io_sq->tail = 0;
410 : 0 : io_sq->next_to_comp = 0;
411 : 0 : io_sq->phase = 1;
412 : :
413 : 0 : return 0;
414 : : }
415 : :
416 : 0 : static int ena_com_init_io_cq(struct ena_com_dev *ena_dev,
417 : : struct ena_com_create_io_ctx *ctx,
418 : : struct ena_com_io_cq *io_cq)
419 : : {
420 : : size_t size;
421 : :
422 [ # # ]: 0 : memset(&io_cq->cdesc_addr, 0x0, sizeof(io_cq->cdesc_addr));
423 : :
424 : : /* Use the basic completion descriptor for Rx */
425 : 0 : io_cq->cdesc_entry_size_in_bytes =
426 [ # # ]: 0 : (io_cq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX) ?
427 : : sizeof(struct ena_eth_io_tx_cdesc) :
428 : : sizeof(struct ena_eth_io_rx_cdesc_base);
429 : :
430 : 0 : size = io_cq->cdesc_entry_size_in_bytes * io_cq->q_depth;
431 : 0 : io_cq->bus = ena_dev->bus;
432 : :
433 : 0 : ENA_MEM_ALLOC_COHERENT_NODE_ALIGNED(ena_dev->dmadev,
434 : : size,
435 : : io_cq->cdesc_addr.virt_addr,
436 : : io_cq->cdesc_addr.phys_addr,
437 : : io_cq->cdesc_addr.mem_handle,
438 : : ctx->numa_node,
439 : : ENA_CDESC_RING_SIZE_ALIGNMENT);
440 [ # # ]: 0 : if (!io_cq->cdesc_addr.virt_addr) {
441 : 0 : ENA_MEM_ALLOC_COHERENT_ALIGNED(ena_dev->dmadev,
442 : : size,
443 : : io_cq->cdesc_addr.virt_addr,
444 : : io_cq->cdesc_addr.phys_addr,
445 : : io_cq->cdesc_addr.mem_handle,
446 : : ENA_CDESC_RING_SIZE_ALIGNMENT);
447 : : }
448 : :
449 [ # # ]: 0 : if (unlikely(!io_cq->cdesc_addr.virt_addr)) {
450 : 0 : ena_trc_err(ena_dev, "Memory allocation failed\n");
451 : 0 : return ENA_COM_NO_MEM;
452 : : }
453 : :
454 : 0 : io_cq->phase = 1;
455 : 0 : io_cq->head = 0;
456 : :
457 : 0 : return 0;
458 : : }
459 : :
460 : 0 : static void ena_com_handle_single_admin_completion(struct ena_com_admin_queue *admin_queue,
461 : : struct ena_admin_acq_entry *cqe)
462 : : {
463 : : struct ena_comp_ctx *comp_ctx;
464 : : u16 cmd_id;
465 : :
466 : 0 : cmd_id = cqe->acq_common_descriptor.command &
467 : : ENA_ADMIN_ACQ_COMMON_DESC_COMMAND_ID_MASK;
468 : :
469 : 0 : comp_ctx = get_comp_ctxt(admin_queue, cmd_id, false);
470 [ # # ]: 0 : if (unlikely(!comp_ctx)) {
471 : 0 : ena_trc_err(admin_queue->ena_dev,
472 : : "comp_ctx is NULL. Changing the admin queue running state\n");
473 : 0 : admin_queue->running_state = false;
474 : 0 : return;
475 : : }
476 : :
477 [ # # ]: 0 : if (!comp_ctx->occupied)
478 : : return;
479 : :
480 : 0 : comp_ctx->status = ENA_CMD_COMPLETED;
481 : 0 : comp_ctx->comp_status = cqe->acq_common_descriptor.status;
482 : :
483 [ # # ]: 0 : if (comp_ctx->user_cqe)
484 : 0 : memcpy(comp_ctx->user_cqe, (void *)cqe, comp_ctx->comp_size);
485 : :
486 [ # # ]: 0 : if (!admin_queue->polling)
487 : 0 : ENA_WAIT_EVENT_SIGNAL(comp_ctx->wait_event);
488 : : }
489 : :
490 : 0 : static void ena_com_handle_admin_completion(struct ena_com_admin_queue *admin_queue)
491 : : {
492 : : struct ena_admin_acq_entry *cqe = NULL;
493 : : u16 comp_num = 0;
494 : : u16 head_masked;
495 : : u8 phase;
496 : :
497 : 0 : head_masked = admin_queue->cq.head & (admin_queue->q_depth - 1);
498 : 0 : phase = admin_queue->cq.phase;
499 : :
500 : 0 : cqe = &admin_queue->cq.entries[head_masked];
501 : :
502 : : /* Go over all the completions */
503 : 0 : while ((READ_ONCE8(cqe->acq_common_descriptor.flags) &
504 [ # # ]: 0 : ENA_ADMIN_ACQ_COMMON_DESC_PHASE_MASK) == phase) {
505 : : /* Do not read the rest of the completion entry before the
506 : : * phase bit was validated
507 : : */
508 : : dma_rmb();
509 : 0 : ena_com_handle_single_admin_completion(admin_queue, cqe);
510 : :
511 : 0 : head_masked++;
512 : 0 : comp_num++;
513 [ # # ]: 0 : if (unlikely(head_masked == admin_queue->q_depth)) {
514 : : head_masked = 0;
515 : 0 : phase = !phase;
516 : : }
517 : :
518 : 0 : cqe = &admin_queue->cq.entries[head_masked];
519 : : }
520 : :
521 : 0 : admin_queue->cq.head += comp_num;
522 : 0 : admin_queue->cq.phase = phase;
523 : 0 : admin_queue->sq.head += comp_num;
524 : 0 : admin_queue->stats.completed_cmd += comp_num;
525 : 0 : }
526 : :
527 : 0 : static int ena_com_comp_status_to_errno(struct ena_com_admin_queue *admin_queue,
528 : : u8 comp_status)
529 : : {
530 [ # # ]: 0 : if (unlikely(comp_status != 0))
531 : 0 : ena_trc_err(admin_queue->ena_dev,
532 : : "Admin command failed[%u]\n", comp_status);
533 : :
534 : : switch (comp_status) {
535 : : case ENA_ADMIN_SUCCESS:
536 : : return ENA_COM_OK;
537 : : case ENA_ADMIN_RESOURCE_ALLOCATION_FAILURE:
538 : : return ENA_COM_NO_MEM;
539 : : case ENA_ADMIN_UNSUPPORTED_OPCODE:
540 : : return ENA_COM_UNSUPPORTED;
541 : : case ENA_ADMIN_BAD_OPCODE:
542 : : case ENA_ADMIN_MALFORMED_REQUEST:
543 : : case ENA_ADMIN_ILLEGAL_PARAMETER:
544 : : case ENA_ADMIN_UNKNOWN_ERROR:
545 : : return ENA_COM_INVAL;
546 : : case ENA_ADMIN_RESOURCE_BUSY:
547 : : return ENA_COM_TRY_AGAIN;
548 : : }
549 : :
550 : : return ENA_COM_INVAL;
551 : : }
552 : :
553 : : static void ena_delay_exponential_backoff_us(u32 exp, u32 delay_us)
554 : : {
555 : 0 : exp = ENA_MIN32(ENA_MAX_BACKOFF_DELAY_EXP, exp);
556 : 0 : delay_us = ENA_MAX32(ENA_MIN_ADMIN_POLL_US, delay_us);
557 : 0 : delay_us = ENA_MIN32(ENA_MAX_ADMIN_POLL_US, delay_us * (1U << exp));
558 : 0 : ENA_USLEEP(delay_us);
559 : 0 : }
560 : :
561 : 0 : static int ena_com_wait_and_process_admin_cq_polling(struct ena_comp_ctx *comp_ctx,
562 : : struct ena_com_admin_queue *admin_queue)
563 : : {
564 : : unsigned long flags = 0;
565 : : ena_time_t timeout;
566 : : int ret;
567 : : u32 exp = 0;
568 : :
569 : 0 : timeout = ENA_GET_SYSTEM_TIMEOUT(admin_queue->completion_timeout);
570 : :
571 : : while (1) {
572 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
573 : 0 : ena_com_handle_admin_completion(admin_queue);
574 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
575 : :
576 [ # # ]: 0 : if (comp_ctx->status != ENA_CMD_SUBMITTED)
577 : : break;
578 : :
579 [ # # ]: 0 : if (unlikely(ENA_TIME_EXPIRE(timeout))) {
580 : 0 : ena_trc_err(admin_queue->ena_dev,
581 : : "Wait for completion (polling) timeout\n");
582 : : /* ENA didn't have any completion */
583 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
584 : 0 : admin_queue->stats.no_completion++;
585 : 0 : admin_queue->running_state = false;
586 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
587 : :
588 : : ret = ENA_COM_TIMER_EXPIRED;
589 : 0 : goto err;
590 : : }
591 : :
592 : 0 : ena_delay_exponential_backoff_us(exp++,
593 : 0 : admin_queue->ena_dev->ena_min_poll_delay_us);
594 : : }
595 : :
596 [ # # ]: 0 : if (unlikely(comp_ctx->status == ENA_CMD_ABORTED)) {
597 : 0 : ena_trc_err(admin_queue->ena_dev, "Command was aborted\n");
598 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
599 : 0 : admin_queue->stats.aborted_cmd++;
600 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
601 : : ret = ENA_COM_NO_DEVICE;
602 : 0 : goto err;
603 : : }
604 : :
605 : 0 : ret = ena_com_comp_status_to_errno(admin_queue, comp_ctx->comp_status);
606 : 0 : err:
607 : : comp_ctxt_release(admin_queue, comp_ctx);
608 : 0 : return ret;
609 : : }
610 : :
611 : : /*
612 : : * Set the LLQ configurations of the firmware
613 : : *
614 : : * The driver provides only the enabled feature values to the device,
615 : : * which in turn, checks if they are supported.
616 : : */
617 : 0 : static int ena_com_set_llq(struct ena_com_dev *ena_dev)
618 : : {
619 : : struct ena_com_admin_queue *admin_queue;
620 : : struct ena_admin_set_feat_cmd cmd;
621 : : struct ena_admin_set_feat_resp resp;
622 : : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
623 : : int ret;
624 : :
625 : : memset(&cmd, 0x0, sizeof(cmd));
626 : 0 : admin_queue = &ena_dev->admin_queue;
627 : :
628 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
629 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_LLQ;
630 : :
631 : 0 : cmd.u.llq.header_location_ctrl_enabled = llq_info->header_location_ctrl;
632 : 0 : cmd.u.llq.entry_size_ctrl_enabled = llq_info->desc_list_entry_size_ctrl;
633 : 0 : cmd.u.llq.desc_num_before_header_enabled = llq_info->descs_num_before_header;
634 : 0 : cmd.u.llq.descriptors_stride_ctrl_enabled = llq_info->desc_stride_ctrl;
635 : :
636 : 0 : cmd.u.llq.accel_mode.u.set.enabled_flags =
637 : : BIT(ENA_ADMIN_DISABLE_META_CACHING) |
638 : : BIT(ENA_ADMIN_LIMIT_TX_BURST);
639 : :
640 : 0 : ret = ena_com_execute_admin_command(admin_queue,
641 : : (struct ena_admin_aq_entry *)&cmd,
642 : : sizeof(cmd),
643 : : (struct ena_admin_acq_entry *)&resp,
644 : : sizeof(resp));
645 : :
646 [ # # ]: 0 : if (unlikely(ret))
647 : 0 : ena_trc_err(ena_dev, "Failed to set LLQ configurations: %d\n", ret);
648 : :
649 : 0 : return ret;
650 : : }
651 : :
652 : 0 : static int ena_com_config_llq_info(struct ena_com_dev *ena_dev,
653 : : struct ena_admin_feature_llq_desc *llq_features,
654 : : struct ena_llq_configurations *llq_default_cfg)
655 : : {
656 [ # # ]: 0 : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
657 : : struct ena_admin_accel_mode_get llq_accel_mode_get;
658 : : u16 supported_feat;
659 : : int rc;
660 : :
661 : : memset(llq_info, 0, sizeof(*llq_info));
662 : :
663 : 0 : supported_feat = llq_features->header_location_ctrl_supported;
664 : :
665 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_header_location)) {
666 : 0 : llq_info->header_location_ctrl =
667 : : llq_default_cfg->llq_header_location;
668 : : } else {
669 : 0 : ena_trc_err(ena_dev, "Invalid header location control, supported: 0x%x\n",
670 : : supported_feat);
671 : 0 : return ENA_COM_INVAL;
672 : : }
673 : :
674 [ # # ]: 0 : if (likely(llq_info->header_location_ctrl == ENA_ADMIN_INLINE_HEADER)) {
675 : 0 : supported_feat = llq_features->descriptors_stride_ctrl_supported;
676 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_stride_ctrl)) {
677 : 0 : llq_info->desc_stride_ctrl = llq_default_cfg->llq_stride_ctrl;
678 : : } else {
679 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY) {
680 : 0 : llq_info->desc_stride_ctrl = ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY;
681 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_SINGLE_DESC_PER_ENTRY) {
682 : 0 : llq_info->desc_stride_ctrl = ENA_ADMIN_SINGLE_DESC_PER_ENTRY;
683 : : } else {
684 : 0 : ena_trc_err(ena_dev, "Invalid desc_stride_ctrl, supported: 0x%x\n",
685 : : supported_feat);
686 : 0 : return ENA_COM_INVAL;
687 : : }
688 : :
689 : 0 : ena_trc_err(ena_dev, "Default llq stride ctrl is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
690 : : llq_default_cfg->llq_stride_ctrl,
691 : : supported_feat,
692 : : llq_info->desc_stride_ctrl);
693 : : }
694 : : } else {
695 : 0 : llq_info->desc_stride_ctrl = 0;
696 : : }
697 : :
698 : 0 : supported_feat = llq_features->entry_size_ctrl_supported;
699 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_ring_entry_size)) {
700 : 0 : llq_info->desc_list_entry_size_ctrl = llq_default_cfg->llq_ring_entry_size;
701 : 0 : llq_info->desc_list_entry_size = llq_default_cfg->llq_ring_entry_size_value;
702 : : } else {
703 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_128B) {
704 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_128B;
705 : 0 : llq_info->desc_list_entry_size = 128;
706 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_192B) {
707 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_192B;
708 : 0 : llq_info->desc_list_entry_size = 192;
709 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LIST_ENTRY_SIZE_256B) {
710 : 0 : llq_info->desc_list_entry_size_ctrl = ENA_ADMIN_LIST_ENTRY_SIZE_256B;
711 : 0 : llq_info->desc_list_entry_size = 256;
712 : : } else {
713 : 0 : ena_trc_err(ena_dev, "Invalid entry_size_ctrl, supported: 0x%x\n",
714 : : supported_feat);
715 : 0 : return ENA_COM_INVAL;
716 : : }
717 : :
718 : 0 : ena_trc_err(ena_dev, "Default llq ring entry size is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
719 : : llq_default_cfg->llq_ring_entry_size,
720 : : supported_feat,
721 : : llq_info->desc_list_entry_size);
722 : : }
723 [ # # ]: 0 : if (unlikely(llq_info->desc_list_entry_size & 0x7)) {
724 : : /* The desc list entry size should be whole multiply of 8
725 : : * This requirement comes from __iowrite64_copy()
726 : : */
727 : 0 : ena_trc_err(ena_dev, "Illegal entry size %d\n",
728 : : llq_info->desc_list_entry_size);
729 : 0 : return ENA_COM_INVAL;
730 : : }
731 : :
732 [ # # ]: 0 : if (llq_info->desc_stride_ctrl == ENA_ADMIN_MULTIPLE_DESCS_PER_ENTRY)
733 : 0 : llq_info->descs_per_entry = llq_info->desc_list_entry_size /
734 : : sizeof(struct ena_eth_io_tx_desc);
735 : : else
736 : 0 : llq_info->descs_per_entry = 1;
737 : :
738 : 0 : supported_feat = llq_features->desc_num_before_header_supported;
739 [ # # ]: 0 : if (likely(supported_feat & llq_default_cfg->llq_num_decs_before_header)) {
740 : 0 : llq_info->descs_num_before_header = llq_default_cfg->llq_num_decs_before_header;
741 : : } else {
742 [ # # ]: 0 : if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_2) {
743 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_2;
744 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_1) {
745 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_1;
746 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_4) {
747 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_4;
748 [ # # ]: 0 : } else if (supported_feat & ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_8) {
749 : 0 : llq_info->descs_num_before_header = ENA_ADMIN_LLQ_NUM_DESCS_BEFORE_HEADER_8;
750 : : } else {
751 : 0 : ena_trc_err(ena_dev, "Invalid descs_num_before_header, supported: 0x%x\n",
752 : : supported_feat);
753 : 0 : return ENA_COM_INVAL;
754 : : }
755 : :
756 : 0 : ena_trc_err(ena_dev, "Default llq num descs before header is not supported, performing fallback, default: 0x%x, supported: 0x%x, used: 0x%x\n",
757 : : llq_default_cfg->llq_num_decs_before_header,
758 : : supported_feat,
759 : : llq_info->descs_num_before_header);
760 : : }
761 : : /* Check for accelerated queue supported */
762 : 0 : llq_accel_mode_get = llq_features->accel_mode.u.get;
763 : :
764 : 0 : llq_info->disable_meta_caching =
765 : 0 : !!(llq_accel_mode_get.supported_flags &
766 : : BIT(ENA_ADMIN_DISABLE_META_CACHING));
767 : :
768 [ # # ]: 0 : if (llq_accel_mode_get.supported_flags & BIT(ENA_ADMIN_LIMIT_TX_BURST))
769 : 0 : llq_info->max_entries_in_tx_burst =
770 : : llq_accel_mode_get.max_tx_burst_size /
771 : 0 : llq_default_cfg->llq_ring_entry_size_value;
772 : :
773 : 0 : rc = ena_com_set_llq(ena_dev);
774 [ # # ]: 0 : if (unlikely(rc))
775 : 0 : ena_trc_err(ena_dev, "Cannot set LLQ configuration: %d\n", rc);
776 : :
777 : : return rc;
778 : : }
779 : :
780 : 0 : static int ena_com_wait_and_process_admin_cq_interrupts(struct ena_comp_ctx *comp_ctx,
781 : : struct ena_com_admin_queue *admin_queue)
782 : : {
783 : : unsigned long flags = 0;
784 : : int ret;
785 : :
786 [ # # # # : 0 : ENA_WAIT_EVENT_WAIT(comp_ctx->wait_event,
# # # # ]
787 : : admin_queue->completion_timeout);
788 : :
789 : : /* In case the command wasn't completed find out the root cause.
790 : : * There might be 2 kinds of errors
791 : : * 1) No completion (timeout reached)
792 : : * 2) There is completion but the device didn't get any msi-x interrupt.
793 : : */
794 [ # # ]: 0 : if (unlikely(comp_ctx->status == ENA_CMD_SUBMITTED)) {
795 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
796 : 0 : ena_com_handle_admin_completion(admin_queue);
797 : 0 : admin_queue->stats.no_completion++;
798 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
799 : :
800 [ # # ]: 0 : if (comp_ctx->status == ENA_CMD_COMPLETED) {
801 : 0 : admin_queue->is_missing_admin_interrupt = true;
802 [ # # ]: 0 : ena_trc_err(admin_queue->ena_dev,
803 : : "The ena device sent a completion but the driver didn't receive a MSI-X interrupt (cmd %d), autopolling mode is %s\n",
804 : : comp_ctx->cmd_opcode, admin_queue->auto_polling ? "ON" : "OFF");
805 : : /* Check if fallback to polling is enabled */
806 [ # # ]: 0 : if (admin_queue->auto_polling)
807 : 0 : admin_queue->polling = true;
808 : : } else {
809 : 0 : ena_trc_err(admin_queue->ena_dev,
810 : : "The ena device didn't send a completion for the admin cmd %d status %d\n",
811 : : comp_ctx->cmd_opcode, comp_ctx->status);
812 : : }
813 : : /* Check if shifted to polling mode.
814 : : * This will happen if there is a completion without an interrupt
815 : : * and autopolling mode is enabled. Continuing normal execution in such case
816 : : */
817 [ # # ]: 0 : if (!admin_queue->polling) {
818 : 0 : admin_queue->running_state = false;
819 : : ret = ENA_COM_TIMER_EXPIRED;
820 : 0 : goto err;
821 : : }
822 [ # # ]: 0 : } else if (unlikely(comp_ctx->status == ENA_CMD_ABORTED)) {
823 : 0 : ena_trc_err(admin_queue->ena_dev, "Command was aborted\n");
824 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
825 : 0 : admin_queue->stats.aborted_cmd++;
826 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
827 : : ret = ENA_COM_NO_DEVICE;
828 : 0 : goto err;
829 : : }
830 : :
831 : 0 : ret = ena_com_comp_status_to_errno(admin_queue, comp_ctx->comp_status);
832 : 0 : err:
833 : : comp_ctxt_release(admin_queue, comp_ctx);
834 : 0 : return ret;
835 : : }
836 : :
837 : : /* This method read the hardware device register through posting writes
838 : : * and waiting for response
839 : : * On timeout the function will return ENA_MMIO_READ_TIMEOUT
840 : : */
841 : 0 : static u32 ena_com_reg_bar_read32(struct ena_com_dev *ena_dev, u16 offset)
842 : : {
843 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
844 : 0 : volatile struct ena_admin_ena_mmio_req_read_less_resp *read_resp =
845 : : mmio_read->read_resp;
846 : : u32 mmio_read_reg, ret, i;
847 : : unsigned long flags = 0;
848 : 0 : u32 timeout = mmio_read->reg_read_to;
849 : :
850 : : ENA_MIGHT_SLEEP();
851 : :
852 [ # # ]: 0 : if (timeout == 0)
853 : : timeout = ENA_REG_READ_TIMEOUT;
854 : :
855 : : /* If readless is disabled, perform regular read */
856 [ # # ]: 0 : if (!mmio_read->readless_supported)
857 : 0 : return ENA_REG_READ32(ena_dev->bus, ena_dev->reg_bar + offset);
858 : :
859 : 0 : ENA_SPINLOCK_LOCK(mmio_read->lock, flags);
860 : 0 : mmio_read->seq_num++;
861 : :
862 : 0 : read_resp->req_id = mmio_read->seq_num + 0xDEAD;
863 : 0 : mmio_read_reg = ENA_FIELD_PREP(offset,
864 : : ENA_REGS_MMIO_REG_READ_REG_OFF_MASK,
865 : : ENA_REGS_MMIO_REG_READ_REG_OFF_SHIFT);
866 : 0 : mmio_read_reg |= mmio_read->seq_num &
867 : : ENA_REGS_MMIO_REG_READ_REQ_ID_MASK;
868 : :
869 : 0 : ENA_REG_WRITE32(ena_dev->bus, mmio_read_reg,
870 : : ena_dev->reg_bar + ENA_REGS_MMIO_REG_READ_OFF);
871 : :
872 [ # # ]: 0 : for (i = 0; i < timeout; i++) {
873 [ # # ]: 0 : if (READ_ONCE16(read_resp->req_id) == mmio_read->seq_num)
874 : : break;
875 : :
876 : 0 : ENA_UDELAY(1);
877 : : }
878 : :
879 [ # # ]: 0 : if (unlikely(i == timeout)) {
880 : 0 : ena_trc_err(ena_dev, "Reading reg failed for timeout. expected: req id[%u] offset[%u] actual: req id[%u] offset[%u]\n",
881 : : mmio_read->seq_num,
882 : : offset,
883 : : read_resp->req_id,
884 : : read_resp->reg_off);
885 : : ret = ENA_MMIO_READ_TIMEOUT;
886 : 0 : goto err;
887 : : }
888 : :
889 [ # # ]: 0 : if (unlikely(read_resp->reg_off != offset)) {
890 : 0 : ena_trc_err(ena_dev, "Read failure: wrong offset provided\n");
891 : : ret = ENA_MMIO_READ_TIMEOUT;
892 : : } else {
893 : 0 : ret = read_resp->reg_val;
894 : : }
895 : 0 : err:
896 : : ENA_SPINLOCK_UNLOCK(mmio_read->lock, flags);
897 : :
898 : 0 : return ret;
899 : : }
900 : :
901 : : /* There are two types to wait for completion.
902 : : * Polling mode - wait until the completion is available.
903 : : * Async mode - wait on wait queue until the completion is ready
904 : : * (or the timeout expired).
905 : : * It is expected that the IRQ called ena_com_handle_admin_completion
906 : : * to mark the completions.
907 : : */
908 : 0 : static int ena_com_wait_and_process_admin_cq(struct ena_comp_ctx *comp_ctx,
909 : : struct ena_com_admin_queue *admin_queue)
910 : : {
911 [ # # ]: 0 : if (admin_queue->polling)
912 : 0 : return ena_com_wait_and_process_admin_cq_polling(comp_ctx,
913 : : admin_queue);
914 : :
915 : 0 : return ena_com_wait_and_process_admin_cq_interrupts(comp_ctx,
916 : : admin_queue);
917 : : }
918 : :
919 : 0 : static int ena_com_destroy_io_sq(struct ena_com_dev *ena_dev,
920 : : struct ena_com_io_sq *io_sq)
921 : : {
922 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
923 : : struct ena_admin_aq_destroy_sq_cmd destroy_cmd;
924 : : struct ena_admin_acq_destroy_sq_resp_desc destroy_resp;
925 : : u8 direction;
926 : : int ret;
927 : :
928 : : memset(&destroy_cmd, 0x0, sizeof(destroy_cmd));
929 : :
930 [ # # ]: 0 : if (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
931 : : direction = ENA_ADMIN_SQ_DIRECTION_TX;
932 : : else
933 : : direction = ENA_ADMIN_SQ_DIRECTION_RX;
934 : :
935 : 0 : destroy_cmd.sq.sq_identity |=
936 : 0 : ENA_FIELD_PREP(direction,
937 : : ENA_ADMIN_SQ_SQ_DIRECTION_MASK,
938 : : ENA_ADMIN_SQ_SQ_DIRECTION_SHIFT);
939 : :
940 : 0 : destroy_cmd.sq.sq_idx = io_sq->idx;
941 : 0 : destroy_cmd.aq_common_descriptor.opcode = ENA_ADMIN_DESTROY_SQ;
942 : :
943 : 0 : ret = ena_com_execute_admin_command(admin_queue,
944 : : (struct ena_admin_aq_entry *)&destroy_cmd,
945 : : sizeof(destroy_cmd),
946 : : (struct ena_admin_acq_entry *)&destroy_resp,
947 : : sizeof(destroy_resp));
948 : :
949 [ # # ]: 0 : if (unlikely(ret && (ret != ENA_COM_NO_DEVICE)))
950 : 0 : ena_trc_err(ena_dev, "Failed to destroy io sq error: %d\n", ret);
951 : :
952 : 0 : return ret;
953 : : }
954 : :
955 : 0 : static void ena_com_io_queue_free(struct ena_com_dev *ena_dev,
956 : : struct ena_com_io_sq *io_sq,
957 : : struct ena_com_io_cq *io_cq)
958 : : {
959 : : size_t size;
960 : :
961 [ # # ]: 0 : if (io_cq->cdesc_addr.virt_addr) {
962 : : size = io_cq->cdesc_entry_size_in_bytes * io_cq->q_depth;
963 : :
964 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
965 : : size,
966 : : io_cq->cdesc_addr.virt_addr,
967 : : io_cq->cdesc_addr.phys_addr,
968 : : io_cq->cdesc_addr.mem_handle);
969 : :
970 : 0 : io_cq->cdesc_addr.virt_addr = NULL;
971 : : }
972 : :
973 [ # # ]: 0 : if (io_sq->desc_addr.virt_addr) {
974 : : size = io_sq->desc_entry_size * io_sq->q_depth;
975 : :
976 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
977 : : size,
978 : : io_sq->desc_addr.virt_addr,
979 : : io_sq->desc_addr.phys_addr,
980 : : io_sq->desc_addr.mem_handle);
981 : :
982 : 0 : io_sq->desc_addr.virt_addr = NULL;
983 : : }
984 : :
985 [ # # ]: 0 : if (io_sq->bounce_buf_ctrl.base_buffer) {
986 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
987 : : io_sq->bounce_buf_ctrl.base_buffer,
988 : : (io_sq->llq_info.desc_list_entry_size * ENA_COM_BOUNCE_BUFFER_CNTRL_CNT));
989 : 0 : io_sq->bounce_buf_ctrl.base_buffer = NULL;
990 : : }
991 : 0 : }
992 : :
993 : 0 : static int wait_for_reset_state(struct ena_com_dev *ena_dev, u32 timeout,
994 : : u16 exp_state)
995 : : {
996 : : u32 val, exp = 0;
997 : : ena_time_t timeout_stamp;
998 : :
999 : : /* Convert timeout from resolution of 100ms to us resolution. */
1000 : 0 : timeout_stamp = ENA_GET_SYSTEM_TIMEOUT(100 * 1000 * timeout);
1001 : :
1002 : : while (1) {
1003 : 0 : val = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
1004 : :
1005 [ # # ]: 0 : if (unlikely(val == ENA_MMIO_READ_TIMEOUT)) {
1006 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1007 : 0 : return ENA_COM_TIMER_EXPIRED;
1008 : : }
1009 : :
1010 [ # # ]: 0 : if ((val & ENA_REGS_DEV_STS_RESET_IN_PROGRESS_MASK) ==
1011 : : exp_state)
1012 : : return 0;
1013 : :
1014 [ # # ]: 0 : if (unlikely(ENA_TIME_EXPIRE(timeout_stamp)))
1015 : : return ENA_COM_TIMER_EXPIRED;
1016 : :
1017 : 0 : ena_delay_exponential_backoff_us(exp++, ena_dev->ena_min_poll_delay_us);
1018 : : }
1019 : : }
1020 : :
1021 : : static bool ena_com_check_supported_feature_id(struct ena_com_dev *ena_dev,
1022 : : enum ena_admin_aq_feature_id feature_id)
1023 : : {
1024 : 0 : u32 feature_mask = 1 << feature_id;
1025 : :
1026 : : /* Device attributes is always supported */
1027 : 0 : if ((feature_id != ENA_ADMIN_DEVICE_ATTRIBUTES) &&
1028 [ # # ]: 0 : !(ena_dev->supported_features & feature_mask))
1029 : 0 : return false;
1030 : :
1031 : : return true;
1032 : : }
1033 : :
1034 [ # # ]: 0 : bool ena_com_indirection_table_config_supported(struct ena_com_dev *ena_dev)
1035 : : {
1036 : 0 : return ena_com_check_supported_feature_id(ena_dev,
1037 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG);
1038 : : }
1039 [ # # ]: 0 : static int ena_com_get_feature_ex(struct ena_com_dev *ena_dev,
1040 : : struct ena_admin_get_feat_resp *get_resp,
1041 : : enum ena_admin_aq_feature_id feature_id,
1042 : : dma_addr_t control_buf_dma_addr,
1043 : : u32 control_buff_size,
1044 : : u8 feature_ver)
1045 : : {
1046 : : struct ena_com_admin_queue *admin_queue;
1047 : : struct ena_admin_get_feat_cmd get_cmd;
1048 : : int ret;
1049 : :
1050 : : if (!ena_com_check_supported_feature_id(ena_dev, feature_id)) {
1051 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n", feature_id);
1052 : : return ENA_COM_UNSUPPORTED;
1053 : : }
1054 : :
1055 : : memset(&get_cmd, 0x0, sizeof(get_cmd));
1056 : 0 : admin_queue = &ena_dev->admin_queue;
1057 : :
1058 : 0 : get_cmd.aq_common_descriptor.opcode = ENA_ADMIN_GET_FEATURE;
1059 : :
1060 [ # # ]: 0 : if (control_buff_size)
1061 : 0 : get_cmd.aq_common_descriptor.flags =
1062 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
1063 : : else
1064 : : get_cmd.aq_common_descriptor.flags = 0;
1065 : :
1066 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1067 : : &get_cmd.control_buffer.address,
1068 : : control_buf_dma_addr);
1069 [ # # ]: 0 : if (unlikely(ret)) {
1070 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1071 : 0 : return ret;
1072 : : }
1073 : :
1074 : 0 : get_cmd.control_buffer.length = control_buff_size;
1075 : 0 : get_cmd.feat_common.feature_version = feature_ver;
1076 : 0 : get_cmd.feat_common.feature_id = feature_id;
1077 : :
1078 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1079 : : (struct ena_admin_aq_entry *)
1080 : : &get_cmd,
1081 : : sizeof(get_cmd),
1082 : : (struct ena_admin_acq_entry *)
1083 : : get_resp,
1084 : : sizeof(*get_resp));
1085 : :
1086 [ # # ]: 0 : if (unlikely(ret))
1087 : 0 : ena_trc_err(ena_dev, "Failed to submit get_feature command %d error: %d\n",
1088 : : feature_id, ret);
1089 : :
1090 : : return ret;
1091 : : }
1092 : :
1093 : : static int ena_com_get_feature(struct ena_com_dev *ena_dev,
1094 : : struct ena_admin_get_feat_resp *get_resp,
1095 : : enum ena_admin_aq_feature_id feature_id,
1096 : : u8 feature_ver)
1097 : : {
1098 : 0 : return ena_com_get_feature_ex(ena_dev,
1099 : : get_resp,
1100 : : feature_id,
1101 : : 0,
1102 : : 0,
1103 : : feature_ver);
1104 : : }
1105 : :
1106 : 0 : int ena_com_get_current_hash_function(struct ena_com_dev *ena_dev)
1107 : : {
1108 : 0 : return ena_dev->rss.hash_func;
1109 : : }
1110 : :
1111 : : static void ena_com_hash_key_fill_default_key(struct ena_com_dev *ena_dev)
1112 : : {
1113 : 0 : struct ena_admin_feature_rss_flow_hash_control *hash_key =
1114 : : (ena_dev->rss).hash_key;
1115 : :
1116 : 0 : ENA_RSS_FILL_KEY(&hash_key->key, sizeof(hash_key->key));
1117 : : /* The key buffer is stored in the device in an array of
1118 : : * uint32 elements.
1119 : : */
1120 : 0 : hash_key->key_parts = ENA_ADMIN_RSS_KEY_PARTS;
1121 : 0 : }
1122 : :
1123 [ # # ]: 0 : static int ena_com_hash_key_allocate(struct ena_com_dev *ena_dev)
1124 : : {
1125 : : struct ena_rss *rss = &ena_dev->rss;
1126 : :
1127 : : if (!ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_RSS_HASH_FUNCTION))
1128 : : return ENA_COM_UNSUPPORTED;
1129 : :
1130 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1131 : : sizeof(*rss->hash_key),
1132 : : rss->hash_key,
1133 : : rss->hash_key_dma_addr,
1134 : : rss->hash_key_mem_handle);
1135 : :
1136 [ # # ]: 0 : if (unlikely(!rss->hash_key))
1137 : 0 : return ENA_COM_NO_MEM;
1138 : :
1139 : : return 0;
1140 : : }
1141 : :
1142 : : static void ena_com_hash_key_destroy(struct ena_com_dev *ena_dev)
1143 : : {
1144 : : struct ena_rss *rss = &ena_dev->rss;
1145 : :
1146 [ # # ]: 0 : if (rss->hash_key)
1147 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1148 : : sizeof(*rss->hash_key),
1149 : : rss->hash_key,
1150 : : rss->hash_key_dma_addr,
1151 : : rss->hash_key_mem_handle);
1152 : 0 : rss->hash_key = NULL;
1153 : 0 : }
1154 : :
1155 : 0 : static int ena_com_hash_ctrl_init(struct ena_com_dev *ena_dev)
1156 : : {
1157 : : struct ena_rss *rss = &ena_dev->rss;
1158 : :
1159 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1160 : : sizeof(*rss->hash_ctrl),
1161 : : rss->hash_ctrl,
1162 : : rss->hash_ctrl_dma_addr,
1163 : : rss->hash_ctrl_mem_handle);
1164 : :
1165 [ # # ]: 0 : if (unlikely(!rss->hash_ctrl))
1166 : 0 : return ENA_COM_NO_MEM;
1167 : :
1168 : : return 0;
1169 : : }
1170 : :
1171 : : static void ena_com_hash_ctrl_destroy(struct ena_com_dev *ena_dev)
1172 : : {
1173 : : struct ena_rss *rss = &ena_dev->rss;
1174 : :
1175 [ # # ]: 0 : if (rss->hash_ctrl)
1176 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1177 : : sizeof(*rss->hash_ctrl),
1178 : : rss->hash_ctrl,
1179 : : rss->hash_ctrl_dma_addr,
1180 : : rss->hash_ctrl_mem_handle);
1181 : : rss->hash_ctrl = NULL;
1182 : : }
1183 : :
1184 : 0 : static int ena_com_indirect_table_allocate(struct ena_com_dev *ena_dev)
1185 : : {
1186 : : struct ena_admin_get_feat_resp get_resp;
1187 : : struct ena_rss *rss = &ena_dev->rss;
1188 : : u16 requested_log_tbl_size;
1189 : : int requested_tbl_size;
1190 : : int ret;
1191 : :
1192 : : ret = ena_com_get_feature(ena_dev, &get_resp,
1193 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG,
1194 : : ENA_ADMIN_RSS_FEATURE_VERSION_1);
1195 : :
1196 [ # # ]: 0 : if (unlikely(ret))
1197 : : return ret;
1198 : :
1199 : 0 : requested_log_tbl_size = get_resp.u.ind_table.max_size;
1200 : :
1201 [ # # ]: 0 : if (requested_log_tbl_size > ENA_MAX_INDIR_TABLE_LOG_SIZE) {
1202 : 0 : ena_trc_err(ena_dev, "Requested indirect table size too large. Requested log size: %u.\n",
1203 : : requested_log_tbl_size);
1204 : 0 : return ENA_COM_INVAL;
1205 : : }
1206 : :
1207 : 0 : requested_tbl_size = (1ULL << requested_log_tbl_size) *
1208 : : sizeof(struct ena_admin_rss_ind_table_entry);
1209 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1210 : : requested_tbl_size,
1211 : : rss->rss_ind_tbl,
1212 : : rss->rss_ind_tbl_dma_addr,
1213 : : rss->rss_ind_tbl_mem_handle);
1214 [ # # ]: 0 : if (unlikely(!rss->rss_ind_tbl))
1215 : 0 : goto mem_err1;
1216 : :
1217 : 0 : requested_tbl_size = (1ULL << requested_log_tbl_size) *
1218 : : sizeof(u16);
1219 : 0 : rss->host_rss_ind_tbl =
1220 : 0 : ENA_MEM_ALLOC(ena_dev->dmadev,
1221 : : requested_tbl_size);
1222 [ # # ]: 0 : if (unlikely(!rss->host_rss_ind_tbl))
1223 : 0 : goto mem_err2;
1224 : :
1225 : 0 : rss->tbl_log_size = requested_log_tbl_size;
1226 : :
1227 : 0 : return 0;
1228 : :
1229 : : mem_err2:
1230 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1231 : : (1ULL << requested_log_tbl_size) *
1232 : : sizeof(struct ena_admin_rss_ind_table_entry),
1233 : : rss->rss_ind_tbl,
1234 : : rss->rss_ind_tbl_dma_addr,
1235 : : rss->rss_ind_tbl_mem_handle);
1236 : 0 : rss->rss_ind_tbl = NULL;
1237 : 0 : mem_err1:
1238 : 0 : rss->tbl_log_size = 0;
1239 : 0 : return ENA_COM_NO_MEM;
1240 : : }
1241 : :
1242 : 0 : static void ena_com_indirect_table_destroy(struct ena_com_dev *ena_dev)
1243 : : {
1244 : : struct ena_rss *rss = &ena_dev->rss;
1245 : : size_t tbl_size = (1ULL << rss->tbl_log_size) *
1246 : : sizeof(struct ena_admin_rss_ind_table_entry);
1247 : :
1248 [ # # ]: 0 : if (rss->rss_ind_tbl)
1249 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1250 : : tbl_size,
1251 : : rss->rss_ind_tbl,
1252 : : rss->rss_ind_tbl_dma_addr,
1253 : : rss->rss_ind_tbl_mem_handle);
1254 : 0 : rss->rss_ind_tbl = NULL;
1255 : :
1256 [ # # ]: 0 : if (rss->host_rss_ind_tbl)
1257 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
1258 : : rss->host_rss_ind_tbl,
1259 : : ((1ULL << rss->tbl_log_size) * sizeof(u16)));
1260 : 0 : rss->host_rss_ind_tbl = NULL;
1261 : 0 : }
1262 : :
1263 : 0 : static int ena_com_create_io_sq(struct ena_com_dev *ena_dev,
1264 : : struct ena_com_io_sq *io_sq, u16 cq_idx)
1265 : : {
1266 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1267 : : struct ena_admin_aq_create_sq_cmd create_cmd;
1268 : : struct ena_admin_acq_create_sq_resp_desc cmd_completion;
1269 : : u8 direction;
1270 : : int ret;
1271 : :
1272 : : memset(&create_cmd, 0x0, sizeof(create_cmd));
1273 : :
1274 : 0 : create_cmd.aq_common_descriptor.opcode = ENA_ADMIN_CREATE_SQ;
1275 : :
1276 [ # # ]: 0 : if (io_sq->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
1277 : : direction = ENA_ADMIN_SQ_DIRECTION_TX;
1278 : : else
1279 : : direction = ENA_ADMIN_SQ_DIRECTION_RX;
1280 : :
1281 : 0 : create_cmd.sq_identity |=
1282 : 0 : ENA_FIELD_PREP(direction,
1283 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_MASK,
1284 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_SHIFT);
1285 : :
1286 : 0 : create_cmd.sq_caps_2 |= io_sq->mem_queue_type &
1287 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_PLACEMENT_POLICY_MASK;
1288 : :
1289 : : create_cmd.sq_caps_2 |=
1290 : : ENA_FIELD_PREP(ENA_ADMIN_COMPLETION_POLICY_DESC,
1291 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_MASK,
1292 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_SHIFT);
1293 : :
1294 : 0 : create_cmd.sq_caps_3 |=
1295 : : ENA_ADMIN_AQ_CREATE_SQ_CMD_IS_PHYSICALLY_CONTIGUOUS_MASK;
1296 : :
1297 : 0 : create_cmd.cq_idx = cq_idx;
1298 : 0 : create_cmd.sq_depth = io_sq->q_depth;
1299 : :
1300 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_HOST) {
1301 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1302 : : &create_cmd.sq_ba,
1303 : : io_sq->desc_addr.phys_addr);
1304 [ # # ]: 0 : if (unlikely(ret)) {
1305 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1306 : 0 : return ret;
1307 : : }
1308 : : }
1309 : :
1310 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1311 : : (struct ena_admin_aq_entry *)&create_cmd,
1312 : : sizeof(create_cmd),
1313 : : (struct ena_admin_acq_entry *)&cmd_completion,
1314 : : sizeof(cmd_completion));
1315 [ # # ]: 0 : if (unlikely(ret)) {
1316 : 0 : ena_trc_err(ena_dev, "Failed to create IO SQ. error: %d\n", ret);
1317 : 0 : return ret;
1318 : : }
1319 : :
1320 : 0 : io_sq->idx = cmd_completion.sq_idx;
1321 : :
1322 : 0 : io_sq->db_addr = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1323 : 0 : (uintptr_t)cmd_completion.sq_doorbell_offset);
1324 : :
1325 [ # # ]: 0 : if (io_sq->mem_queue_type == ENA_ADMIN_PLACEMENT_POLICY_DEV) {
1326 : 0 : io_sq->desc_addr.pbuf_dev_addr =
1327 : 0 : (u8 __iomem *)((uintptr_t)ena_dev->mem_bar +
1328 : 0 : cmd_completion.llq_descriptors_offset);
1329 : : }
1330 : :
1331 : : ena_trc_dbg(ena_dev, "Created sq[%u], depth[%u]\n", io_sq->idx, io_sq->q_depth);
1332 : :
1333 : : return ret;
1334 : : }
1335 : :
1336 : 0 : static int ena_com_ind_tbl_convert_to_device(struct ena_com_dev *ena_dev)
1337 : : {
1338 : : struct ena_rss *rss = &ena_dev->rss;
1339 : : struct ena_com_io_sq *io_sq;
1340 : : u16 qid;
1341 : : int i;
1342 : :
1343 [ # # ]: 0 : for (i = 0; i < 1 << rss->tbl_log_size; i++) {
1344 : 0 : qid = rss->host_rss_ind_tbl[i];
1345 [ # # ]: 0 : if (qid >= ENA_TOTAL_NUM_QUEUES)
1346 : : return ENA_COM_INVAL;
1347 : :
1348 : 0 : io_sq = &ena_dev->io_sq_queues[qid];
1349 : :
1350 [ # # ]: 0 : if (io_sq->direction != ENA_COM_IO_QUEUE_DIRECTION_RX)
1351 : : return ENA_COM_INVAL;
1352 : :
1353 : 0 : rss->rss_ind_tbl[i].cq_idx = io_sq->idx;
1354 : : }
1355 : :
1356 : : return 0;
1357 : : }
1358 : :
1359 : 0 : static void ena_com_update_intr_delay_resolution(struct ena_com_dev *ena_dev,
1360 : : u16 intr_delay_resolution)
1361 : : {
1362 : 0 : u16 prev_intr_delay_resolution = ena_dev->intr_delay_resolution;
1363 : :
1364 [ # # ]: 0 : if (unlikely(!intr_delay_resolution)) {
1365 : 0 : ena_trc_err(ena_dev, "Illegal intr_delay_resolution provided. Going to use default 1 usec resolution\n");
1366 : : intr_delay_resolution = ENA_DEFAULT_INTR_DELAY_RESOLUTION;
1367 : : }
1368 : :
1369 : : /* update Rx */
1370 : 0 : ena_dev->intr_moder_rx_interval =
1371 : 0 : ena_dev->intr_moder_rx_interval *
1372 : 0 : prev_intr_delay_resolution /
1373 : : intr_delay_resolution;
1374 : :
1375 : : /* update Tx */
1376 : 0 : ena_dev->intr_moder_tx_interval =
1377 : 0 : ena_dev->intr_moder_tx_interval *
1378 : 0 : prev_intr_delay_resolution /
1379 : : intr_delay_resolution;
1380 : :
1381 : 0 : ena_dev->intr_delay_resolution = intr_delay_resolution;
1382 : 0 : }
1383 : :
1384 : : /*****************************************************************************/
1385 : : /******************************* API ******************************/
1386 : : /*****************************************************************************/
1387 : :
1388 : 0 : int ena_com_execute_admin_command(struct ena_com_admin_queue *admin_queue,
1389 : : struct ena_admin_aq_entry *cmd,
1390 : : size_t cmd_size,
1391 : : struct ena_admin_acq_entry *comp,
1392 : : size_t comp_size)
1393 : : {
1394 : : struct ena_comp_ctx *comp_ctx;
1395 : : int ret;
1396 : :
1397 : 0 : comp_ctx = ena_com_submit_admin_cmd(admin_queue, cmd, cmd_size,
1398 : : comp, comp_size);
1399 [ # # ]: 0 : if (IS_ERR(comp_ctx)) {
1400 : 0 : ret = PTR_ERR(comp_ctx);
1401 [ # # ]: 0 : if (ret != ENA_COM_NO_DEVICE)
1402 : 0 : ena_trc_err(admin_queue->ena_dev,
1403 : : "Failed to submit command [%d]\n",
1404 : : ret);
1405 : :
1406 : 0 : return ret;
1407 : : }
1408 : :
1409 : 0 : ret = ena_com_wait_and_process_admin_cq(comp_ctx, admin_queue);
1410 [ # # ]: 0 : if (unlikely(ret)) {
1411 [ # # ]: 0 : if (admin_queue->running_state)
1412 : 0 : ena_trc_err(admin_queue->ena_dev,
1413 : : "Failed to process command [%d]\n",
1414 : : ret);
1415 : : }
1416 : : return ret;
1417 : : }
1418 : :
1419 : 0 : int ena_com_create_io_cq(struct ena_com_dev *ena_dev,
1420 : : struct ena_com_io_cq *io_cq)
1421 : : {
1422 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1423 : : struct ena_admin_aq_create_cq_cmd create_cmd;
1424 : : struct ena_admin_acq_create_cq_resp_desc cmd_completion;
1425 : : int ret;
1426 : :
1427 : : memset(&create_cmd, 0x0, sizeof(create_cmd));
1428 : :
1429 : 0 : create_cmd.aq_common_descriptor.opcode = ENA_ADMIN_CREATE_CQ;
1430 : :
1431 : 0 : create_cmd.cq_caps_2 |= (io_cq->cdesc_entry_size_in_bytes / 4) &
1432 : : ENA_ADMIN_AQ_CREATE_CQ_CMD_CQ_ENTRY_SIZE_WORDS_MASK;
1433 : 0 : create_cmd.cq_caps_1 |=
1434 : : ENA_ADMIN_AQ_CREATE_CQ_CMD_INTERRUPT_MODE_ENABLED_MASK;
1435 : :
1436 : 0 : create_cmd.msix_vector = io_cq->msix_vector;
1437 : 0 : create_cmd.cq_depth = io_cq->q_depth;
1438 : :
1439 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1440 : : &create_cmd.cq_ba,
1441 : : io_cq->cdesc_addr.phys_addr);
1442 [ # # ]: 0 : if (unlikely(ret)) {
1443 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
1444 : 0 : return ret;
1445 : : }
1446 : :
1447 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1448 : : (struct ena_admin_aq_entry *)&create_cmd,
1449 : : sizeof(create_cmd),
1450 : : (struct ena_admin_acq_entry *)&cmd_completion,
1451 : : sizeof(cmd_completion));
1452 [ # # ]: 0 : if (unlikely(ret)) {
1453 : 0 : ena_trc_err(ena_dev, "Failed to create IO CQ. error: %d\n", ret);
1454 : 0 : return ret;
1455 : : }
1456 : :
1457 : 0 : io_cq->idx = cmd_completion.cq_idx;
1458 : :
1459 : 0 : io_cq->unmask_reg = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1460 : 0 : cmd_completion.cq_interrupt_unmask_register_offset);
1461 : :
1462 [ # # ]: 0 : if (cmd_completion.numa_node_register_offset)
1463 : 0 : io_cq->numa_node_cfg_reg =
1464 : 0 : (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
1465 : 0 : cmd_completion.numa_node_register_offset);
1466 : :
1467 : : ena_trc_dbg(ena_dev, "Created cq[%u], depth[%u]\n", io_cq->idx, io_cq->q_depth);
1468 : :
1469 : : return ret;
1470 : : }
1471 : :
1472 : 0 : int ena_com_get_io_handlers(struct ena_com_dev *ena_dev, u16 qid,
1473 : : struct ena_com_io_sq **io_sq,
1474 : : struct ena_com_io_cq **io_cq)
1475 : : {
1476 [ # # ]: 0 : if (unlikely(qid >= ENA_TOTAL_NUM_QUEUES)) {
1477 : 0 : ena_trc_err(ena_dev, "Invalid queue number %d but the max is %d\n",
1478 : : qid, ENA_TOTAL_NUM_QUEUES);
1479 : 0 : return ENA_COM_INVAL;
1480 : : }
1481 : :
1482 : 0 : *io_sq = &ena_dev->io_sq_queues[qid];
1483 : 0 : *io_cq = &ena_dev->io_cq_queues[qid];
1484 : :
1485 : 0 : return 0;
1486 : : }
1487 : :
1488 : 0 : void ena_com_abort_admin_commands(struct ena_com_dev *ena_dev)
1489 : : {
1490 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1491 : : struct ena_comp_ctx *comp_ctx;
1492 : : u16 i;
1493 : :
1494 [ # # ]: 0 : if (!admin_queue->comp_ctx)
1495 : : return;
1496 : :
1497 [ # # ]: 0 : for (i = 0; i < admin_queue->q_depth; i++) {
1498 : 0 : comp_ctx = get_comp_ctxt(admin_queue, i, false);
1499 [ # # ]: 0 : if (unlikely(!comp_ctx))
1500 : : break;
1501 : :
1502 : 0 : comp_ctx->status = ENA_CMD_ABORTED;
1503 : :
1504 : 0 : ENA_WAIT_EVENT_SIGNAL(comp_ctx->wait_event);
1505 : : }
1506 : : }
1507 : :
1508 : 0 : void ena_com_wait_for_abort_completion(struct ena_com_dev *ena_dev)
1509 : : {
1510 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1511 : : unsigned long flags = 0;
1512 : : u32 exp = 0;
1513 : :
1514 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1515 [ # # ]: 0 : while (ATOMIC32_READ(&admin_queue->outstanding_cmds) != 0) {
1516 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1517 : 0 : ena_delay_exponential_backoff_us(exp++, ena_dev->ena_min_poll_delay_us);
1518 : : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1519 : : }
1520 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1521 : 0 : }
1522 : :
1523 : 0 : int ena_com_destroy_io_cq(struct ena_com_dev *ena_dev,
1524 : : struct ena_com_io_cq *io_cq)
1525 : : {
1526 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1527 : : struct ena_admin_aq_destroy_cq_cmd destroy_cmd;
1528 : : struct ena_admin_acq_destroy_cq_resp_desc destroy_resp;
1529 : : int ret;
1530 : :
1531 : : memset(&destroy_cmd, 0x0, sizeof(destroy_cmd));
1532 : :
1533 : 0 : destroy_cmd.cq_idx = io_cq->idx;
1534 : 0 : destroy_cmd.aq_common_descriptor.opcode = ENA_ADMIN_DESTROY_CQ;
1535 : :
1536 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1537 : : (struct ena_admin_aq_entry *)&destroy_cmd,
1538 : : sizeof(destroy_cmd),
1539 : : (struct ena_admin_acq_entry *)&destroy_resp,
1540 : : sizeof(destroy_resp));
1541 : :
1542 [ # # ]: 0 : if (unlikely(ret && (ret != ENA_COM_NO_DEVICE)))
1543 : 0 : ena_trc_err(ena_dev, "Failed to destroy IO CQ. error: %d\n", ret);
1544 : :
1545 : 0 : return ret;
1546 : : }
1547 : :
1548 : 0 : bool ena_com_get_admin_running_state(struct ena_com_dev *ena_dev)
1549 : : {
1550 : 0 : return ena_dev->admin_queue.running_state;
1551 : : }
1552 : :
1553 : 0 : void ena_com_set_admin_running_state(struct ena_com_dev *ena_dev, bool state)
1554 : : {
1555 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1556 : : unsigned long flags = 0;
1557 : :
1558 : 0 : ENA_SPINLOCK_LOCK(admin_queue->q_lock, flags);
1559 : 0 : ena_dev->admin_queue.running_state = state;
1560 : : ENA_SPINLOCK_UNLOCK(admin_queue->q_lock, flags);
1561 : 0 : }
1562 : :
1563 : 0 : void ena_com_admin_aenq_enable(struct ena_com_dev *ena_dev)
1564 : : {
1565 : 0 : u16 depth = ena_dev->aenq.q_depth;
1566 : :
1567 [ # # ]: 0 : ENA_WARN(ena_dev->aenq.head != depth, ena_dev, "Invalid AENQ state\n");
1568 : :
1569 : : /* Init head_db to mark that all entries in the queue
1570 : : * are initially available
1571 : : */
1572 : 0 : ENA_REG_WRITE32(ena_dev->bus, depth, ena_dev->reg_bar + ENA_REGS_AENQ_HEAD_DB_OFF);
1573 : 0 : }
1574 : :
1575 : 0 : int ena_com_set_aenq_config(struct ena_com_dev *ena_dev, u32 groups_flag)
1576 : : {
1577 : : struct ena_com_admin_queue *admin_queue;
1578 : : struct ena_admin_set_feat_cmd cmd;
1579 : : struct ena_admin_set_feat_resp resp;
1580 : : struct ena_admin_get_feat_resp get_resp;
1581 : : int ret;
1582 : :
1583 : : ret = ena_com_get_feature(ena_dev, &get_resp, ENA_ADMIN_AENQ_CONFIG, 0);
1584 [ # # ]: 0 : if (unlikely(ret)) {
1585 : 0 : ena_trc_info(ena_dev, "Can't get aenq configuration\n");
1586 : 0 : return ret;
1587 : : }
1588 : :
1589 [ # # ]: 0 : if ((get_resp.u.aenq.supported_groups & groups_flag) != groups_flag) {
1590 : 0 : ena_trc_warn(ena_dev, "Trying to set unsupported aenq events. supported flag: 0x%x asked flag: 0x%x\n",
1591 : : get_resp.u.aenq.supported_groups,
1592 : : groups_flag);
1593 : 0 : return ENA_COM_UNSUPPORTED;
1594 : : }
1595 : :
1596 : : memset(&cmd, 0x0, sizeof(cmd));
1597 : 0 : admin_queue = &ena_dev->admin_queue;
1598 : :
1599 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
1600 : : cmd.aq_common_descriptor.flags = 0;
1601 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_AENQ_CONFIG;
1602 : 0 : cmd.u.aenq.enabled_groups = groups_flag;
1603 : :
1604 : 0 : ret = ena_com_execute_admin_command(admin_queue,
1605 : : (struct ena_admin_aq_entry *)&cmd,
1606 : : sizeof(cmd),
1607 : : (struct ena_admin_acq_entry *)&resp,
1608 : : sizeof(resp));
1609 : :
1610 [ # # ]: 0 : if (unlikely(ret))
1611 : 0 : ena_trc_err(ena_dev, "Failed to config AENQ ret: %d\n", ret);
1612 : :
1613 : : return ret;
1614 : : }
1615 : :
1616 : 0 : int ena_com_get_dma_width(struct ena_com_dev *ena_dev)
1617 : : {
1618 : 0 : u32 caps = ena_com_reg_bar_read32(ena_dev, ENA_REGS_CAPS_OFF);
1619 : : u32 width;
1620 : :
1621 [ # # ]: 0 : if (unlikely(caps == ENA_MMIO_READ_TIMEOUT)) {
1622 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1623 : 0 : return ENA_COM_TIMER_EXPIRED;
1624 : : }
1625 : :
1626 : 0 : width = ENA_FIELD_GET(caps,
1627 : : ENA_REGS_CAPS_DMA_ADDR_WIDTH_MASK,
1628 : : ENA_REGS_CAPS_DMA_ADDR_WIDTH_SHIFT);
1629 : :
1630 : : ena_trc_dbg(ena_dev, "ENA dma width: %d\n", width);
1631 : :
1632 [ # # ]: 0 : if (unlikely(width < 32 || width > ENA_MAX_PHYS_ADDR_SIZE_BITS)) {
1633 : 0 : ena_trc_err(ena_dev, "DMA width illegal value: %d\n", width);
1634 : 0 : return ENA_COM_INVAL;
1635 : : }
1636 : :
1637 : 0 : ena_dev->dma_addr_bits = width;
1638 : :
1639 : 0 : return width;
1640 : : }
1641 : :
1642 : 0 : int ena_com_validate_version(struct ena_com_dev *ena_dev)
1643 : : {
1644 : : u32 ver;
1645 : : u32 ctrl_ver;
1646 : : u32 ctrl_ver_masked;
1647 : :
1648 : : /* Make sure the ENA version and the controller version are at least
1649 : : * as the driver expects
1650 : : */
1651 : 0 : ver = ena_com_reg_bar_read32(ena_dev, ENA_REGS_VERSION_OFF);
1652 : 0 : ctrl_ver = ena_com_reg_bar_read32(ena_dev,
1653 : : ENA_REGS_CONTROLLER_VERSION_OFF);
1654 : :
1655 [ # # ]: 0 : if (unlikely((ver == ENA_MMIO_READ_TIMEOUT) ||
1656 : : (ctrl_ver == ENA_MMIO_READ_TIMEOUT))) {
1657 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
1658 : 0 : return ENA_COM_TIMER_EXPIRED;
1659 : : }
1660 : :
1661 : 0 : ena_trc_info(ena_dev, "ENA device version: %d.%d\n",
1662 : : ENA_FIELD_GET(ver,
1663 : : ENA_REGS_VERSION_MAJOR_VERSION_MASK,
1664 : : ENA_REGS_VERSION_MAJOR_VERSION_SHIFT),
1665 : : ENA_FIELD_GET(ver,
1666 : : ENA_REGS_VERSION_MINOR_VERSION_MASK,
1667 : : ENA_ZERO_SHIFT));
1668 : :
1669 : 0 : ena_trc_info(ena_dev, "ENA controller version: %d.%d.%d implementation version %d\n",
1670 : : ENA_FIELD_GET(ctrl_ver,
1671 : : ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_MASK,
1672 : : ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_SHIFT),
1673 : : ENA_FIELD_GET(ctrl_ver,
1674 : : ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_MASK,
1675 : : ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_SHIFT),
1676 : : ENA_FIELD_GET(ctrl_ver,
1677 : : ENA_REGS_CONTROLLER_VERSION_SUBMINOR_VERSION_MASK,
1678 : : ENA_ZERO_SHIFT),
1679 : : ENA_FIELD_GET(ctrl_ver,
1680 : : ENA_REGS_CONTROLLER_VERSION_IMPL_ID_MASK,
1681 : : ENA_REGS_CONTROLLER_VERSION_IMPL_ID_SHIFT));
1682 : :
1683 : 0 : ctrl_ver_masked =
1684 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MAJOR_VERSION_MASK) |
1685 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_MINOR_VERSION_MASK) |
1686 : : (ctrl_ver & ENA_REGS_CONTROLLER_VERSION_SUBMINOR_VERSION_MASK);
1687 : :
1688 : : /* Validate the ctrl version without the implementation ID */
1689 [ # # ]: 0 : if (ctrl_ver_masked < MIN_ENA_CTRL_VER) {
1690 : 0 : ena_trc_err(ena_dev, "ENA ctrl version is lower than the minimal ctrl version the driver supports\n");
1691 : 0 : return -1;
1692 : : }
1693 : :
1694 : : return 0;
1695 : : }
1696 : :
1697 : : static void
1698 : : ena_com_free_ena_admin_queue_comp_ctx(struct ena_com_dev *ena_dev,
1699 : : struct ena_com_admin_queue *admin_queue)
1700 : :
1701 : : {
1702 : 0 : if (!admin_queue->comp_ctx)
1703 : : return;
1704 : :
1705 : : ENA_WAIT_EVENTS_DESTROY(admin_queue);
1706 : 0 : ENA_MEM_FREE(ena_dev->dmadev,
1707 : : admin_queue->comp_ctx,
1708 : : (admin_queue->q_depth * sizeof(struct ena_comp_ctx)));
1709 : :
1710 : 0 : admin_queue->comp_ctx = NULL;
1711 : : }
1712 : :
1713 [ # # ]: 0 : void ena_com_admin_destroy(struct ena_com_dev *ena_dev)
1714 : : {
1715 : : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
1716 : : struct ena_com_admin_cq *cq = &admin_queue->cq;
1717 : : struct ena_com_admin_sq *sq = &admin_queue->sq;
1718 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
1719 : : u16 size;
1720 : :
1721 : : ena_com_free_ena_admin_queue_comp_ctx(ena_dev, admin_queue);
1722 : :
1723 : : size = ADMIN_SQ_SIZE(admin_queue->q_depth);
1724 [ # # ]: 0 : if (sq->entries)
1725 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, sq->entries,
1726 : : sq->dma_addr, sq->mem_handle);
1727 : 0 : sq->entries = NULL;
1728 : :
1729 : : size = ADMIN_CQ_SIZE(admin_queue->q_depth);
1730 [ # # ]: 0 : if (cq->entries)
1731 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, cq->entries,
1732 : : cq->dma_addr, cq->mem_handle);
1733 : 0 : cq->entries = NULL;
1734 : :
1735 : : size = ADMIN_AENQ_SIZE(aenq->q_depth);
1736 [ # # ]: 0 : if (ena_dev->aenq.entries)
1737 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev, size, aenq->entries,
1738 : : aenq->dma_addr, aenq->mem_handle);
1739 : 0 : aenq->entries = NULL;
1740 : : ENA_SPINLOCK_DESTROY(admin_queue->q_lock);
1741 : 0 : }
1742 : :
1743 : 0 : void ena_com_set_admin_polling_mode(struct ena_com_dev *ena_dev, bool polling)
1744 : : {
1745 : : u32 mask_value = 0;
1746 : :
1747 [ # # ]: 0 : if (polling)
1748 : : mask_value = ENA_REGS_ADMIN_INTR_MASK;
1749 : :
1750 : 0 : ENA_REG_WRITE32(ena_dev->bus, mask_value,
1751 : : ena_dev->reg_bar + ENA_REGS_INTR_MASK_OFF);
1752 : 0 : ena_dev->admin_queue.polling = polling;
1753 : 0 : }
1754 : :
1755 : 0 : bool ena_com_get_admin_polling_mode(struct ena_com_dev *ena_dev)
1756 : : {
1757 : 0 : return ena_dev->admin_queue.polling;
1758 : : }
1759 : :
1760 : 0 : void ena_com_set_admin_auto_polling_mode(struct ena_com_dev *ena_dev,
1761 : : bool polling)
1762 : : {
1763 : 0 : ena_dev->admin_queue.auto_polling = polling;
1764 : 0 : }
1765 : :
1766 [ # # ]: 0 : bool ena_com_phc_supported(struct ena_com_dev *ena_dev)
1767 : : {
1768 : 0 : return ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_PHC_CONFIG);
1769 : : }
1770 : :
1771 : 0 : int ena_com_phc_init(struct ena_com_dev *ena_dev)
1772 : : {
1773 : 0 : struct ena_com_phc_info *phc = &ena_dev->phc;
1774 : :
1775 : : memset(phc, 0x0, sizeof(*phc));
1776 : :
1777 : : /* Allocate shared mem used PHC timestamp retrieved from device */
1778 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
1779 : : sizeof(*phc->virt_addr),
1780 : : phc->virt_addr,
1781 : : phc->phys_addr,
1782 : : phc->mem_handle);
1783 [ # # ]: 0 : if (unlikely(!phc->virt_addr))
1784 : : return ENA_COM_NO_MEM;
1785 : :
1786 : : ENA_SPINLOCK_INIT(phc->lock);
1787 : :
1788 : 0 : phc->virt_addr->req_id = 0;
1789 : 0 : phc->virt_addr->timestamp = 0;
1790 : :
1791 : 0 : return 0;
1792 : : }
1793 : :
1794 : 0 : int ena_com_phc_config(struct ena_com_dev *ena_dev)
1795 : : {
1796 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1797 : : struct ena_admin_get_feat_resp get_feat_resp;
1798 : : struct ena_admin_set_feat_resp set_feat_resp;
1799 : : struct ena_admin_set_feat_cmd set_feat_cmd;
1800 : : int ret = 0;
1801 : :
1802 : : /* Get default device PHC configuration */
1803 : : ret = ena_com_get_feature(ena_dev,
1804 : : &get_feat_resp,
1805 : : ENA_ADMIN_PHC_CONFIG,
1806 : : ENA_ADMIN_PHC_FEATURE_VERSION_0);
1807 [ # # ]: 0 : if (unlikely(ret)) {
1808 : 0 : ena_trc_err(ena_dev,
1809 : : "Failed to get PHC feature configuration, error: %d\n",
1810 : : ret);
1811 : 0 : return ret;
1812 : : }
1813 : :
1814 : : /* Supporting only PHC V0 (readless mode with error bound) */
1815 [ # # ]: 0 : if (get_feat_resp.u.phc.version != ENA_ADMIN_PHC_FEATURE_VERSION_0) {
1816 : 0 : ena_trc_err(ena_dev, "Unsupported PHC version (0x%X), error: %d\n",
1817 : : get_feat_resp.u.phc.version,
1818 : : ENA_COM_UNSUPPORTED);
1819 : 0 : return ENA_COM_UNSUPPORTED;
1820 : : }
1821 : :
1822 : : /* Update PHC doorbell offset according to device value, used to write req_id to PHC bar */
1823 : 0 : phc->doorbell_offset = get_feat_resp.u.phc.doorbell_offset;
1824 : :
1825 : : /* Update PHC expire timeout according to device or default driver value */
1826 : 0 : phc->expire_timeout_usec = (get_feat_resp.u.phc.expire_timeout_usec) ?
1827 [ # # ]: 0 : get_feat_resp.u.phc.expire_timeout_usec :
1828 : : ENA_PHC_DEFAULT_EXPIRE_TIMEOUT_USEC;
1829 : :
1830 : : /* Update PHC block timeout according to device or default driver value */
1831 : 0 : phc->block_timeout_usec = (get_feat_resp.u.phc.block_timeout_usec) ?
1832 [ # # ]: 0 : get_feat_resp.u.phc.block_timeout_usec :
1833 : : ENA_PHC_DEFAULT_BLOCK_TIMEOUT_USEC;
1834 : :
1835 : : /* Sanity check - expire timeout must not exceed block timeout */
1836 [ # # ]: 0 : if (phc->expire_timeout_usec > phc->block_timeout_usec)
1837 : 0 : phc->expire_timeout_usec = phc->block_timeout_usec;
1838 : :
1839 : : /* Prepare PHC config feature command */
1840 : : memset(&set_feat_cmd, 0x0, sizeof(set_feat_cmd));
1841 : 0 : set_feat_cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
1842 : 0 : set_feat_cmd.feat_common.feature_id = ENA_ADMIN_PHC_CONFIG;
1843 : 0 : set_feat_cmd.u.phc.output_length = sizeof(*phc->virt_addr);
1844 : 0 : ret = ena_com_mem_addr_set(ena_dev,
1845 : : &set_feat_cmd.u.phc.output_address,
1846 : : phc->phys_addr);
1847 [ # # ]: 0 : if (unlikely(ret)) {
1848 : 0 : ena_trc_err(ena_dev, "Failed setting PHC output address, error: %d\n", ret);
1849 : 0 : return ret;
1850 : : }
1851 : :
1852 : : /* Send PHC feature command to the device */
1853 : 0 : ret = ena_com_execute_admin_command(&ena_dev->admin_queue,
1854 : : (struct ena_admin_aq_entry *)&set_feat_cmd,
1855 : : sizeof(set_feat_cmd),
1856 : : (struct ena_admin_acq_entry *)&set_feat_resp,
1857 : : sizeof(set_feat_resp));
1858 : :
1859 [ # # ]: 0 : if (unlikely(ret)) {
1860 : 0 : ena_trc_err(ena_dev, "Failed to enable PHC, error: %d\n", ret);
1861 : 0 : return ret;
1862 : : }
1863 : :
1864 : 0 : phc->active = true;
1865 : : ena_trc_dbg(ena_dev, "PHC is active in the device\n");
1866 : :
1867 : 0 : return ret;
1868 : : }
1869 : :
1870 : 0 : void ena_com_phc_destroy(struct ena_com_dev *ena_dev)
1871 : : {
1872 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1873 : : unsigned long flags = 0;
1874 : :
1875 : : /* In case PHC is not supported by the device, silently exiting */
1876 [ # # ]: 0 : if (!phc->virt_addr)
1877 : : return;
1878 : :
1879 : 0 : ENA_SPINLOCK_LOCK(phc->lock, flags);
1880 : 0 : phc->active = false;
1881 : : ENA_SPINLOCK_UNLOCK(phc->lock, flags);
1882 : :
1883 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
1884 : : sizeof(*phc->virt_addr),
1885 : : phc->virt_addr,
1886 : : phc->phys_addr,
1887 : : phc->mem_handle);
1888 : 0 : phc->virt_addr = NULL;
1889 : :
1890 : : ENA_SPINLOCK_DESTROY(phc->lock);
1891 : : }
1892 : :
1893 : 0 : int ena_com_phc_get_timestamp(struct ena_com_dev *ena_dev, u64 *timestamp)
1894 : : {
1895 : 0 : volatile struct ena_admin_phc_resp *read_resp = ena_dev->phc.virt_addr;
1896 : : const ena_time_high_res_t zero_system_time = ENA_TIME_INIT_HIGH_RES();
1897 : : struct ena_com_phc_info *phc = &ena_dev->phc;
1898 : : ena_time_high_res_t expire_time;
1899 : : ena_time_high_res_t block_time;
1900 : : unsigned long flags = 0;
1901 : : int ret = ENA_COM_OK;
1902 : :
1903 [ # # ]: 0 : if (!phc->active) {
1904 : 0 : ena_trc_err(ena_dev, "PHC feature is not active in the device\n");
1905 : 0 : return ENA_COM_UNSUPPORTED;
1906 : : }
1907 : :
1908 : 0 : ENA_SPINLOCK_LOCK(phc->lock, flags);
1909 : :
1910 : : /* Check if PHC is in blocked state */
1911 : : if (unlikely(ENA_TIME_COMPARE_HIGH_RES(phc->system_time, zero_system_time))) {
1912 : : /* Check if blocking time expired */
1913 : : block_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(phc->system_time,
1914 : : phc->block_timeout_usec);
1915 : : if (!ENA_TIME_EXPIRE_HIGH_RES(block_time)) {
1916 : : /* PHC is still in blocked state, skip PHC request */
1917 : : phc->stats.phc_skp++;
1918 : : ret = ENA_COM_DEVICE_BUSY;
1919 : : goto skip;
1920 : : }
1921 : :
1922 : : /* PHC is in active state, update statistics according to req_id and error_flags */
1923 : : if ((READ_ONCE16(read_resp->req_id) != phc->req_id) ||
1924 : : (read_resp->error_flags & ENA_PHC_ERROR_FLAGS))
1925 : : /* Device didn't update req_id during blocking time or timestamp is invalid,
1926 : : * this indicates on a device error
1927 : : */
1928 : : phc->stats.phc_err++;
1929 : : else
1930 : : /* Device updated req_id during blocking time with valid timestamp */
1931 : : phc->stats.phc_exp++;
1932 : : }
1933 : :
1934 : : /* Setting relative timeouts */
1935 : 0 : phc->system_time = ENA_GET_SYSTEM_TIME_HIGH_RES();
1936 : : block_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(phc->system_time, phc->block_timeout_usec);
1937 : : expire_time = ENA_GET_SYSTEM_TIMEOUT_HIGH_RES(phc->system_time, phc->expire_timeout_usec);
1938 : :
1939 : : /* We expect the device to return this req_id once the new PHC timestamp is updated */
1940 : 0 : phc->req_id++;
1941 : :
1942 : : /* Initialize PHC shared memory with different req_id value to be able to identify once the
1943 : : * device changes it to req_id
1944 : : */
1945 : 0 : read_resp->req_id = phc->req_id + ENA_PHC_REQ_ID_OFFSET;
1946 : :
1947 : : /* Writing req_id to PHC bar */
1948 : 0 : ENA_REG_WRITE32(ena_dev->bus, phc->req_id, ena_dev->reg_bar + phc->doorbell_offset);
1949 : :
1950 : : /* Stalling until the device updates req_id */
1951 : : while (1) {
1952 : 0 : if (unlikely(ENA_TIME_EXPIRE_HIGH_RES(expire_time))) {
1953 : : /* Gave up waiting for updated req_id, PHC enters into blocked state until
1954 : : * passing blocking time, during this time any get PHC timestamp or
1955 : : * error bound requests will fail with device busy error
1956 : : */
1957 : : phc->error_bound = ENA_PHC_MAX_ERROR_BOUND;
1958 : : ret = ENA_COM_DEVICE_BUSY;
1959 : : break;
1960 : : }
1961 : :
1962 : : /* Check if req_id was updated by the device */
1963 [ # # ]: 0 : if (READ_ONCE16(read_resp->req_id) != phc->req_id) {
1964 : : /* req_id was not updated by the device yet, check again on next loop */
1965 : : continue;
1966 : : }
1967 : :
1968 : : /* req_id was updated by the device which indicates that PHC timestamp, error_bound
1969 : : * and error_flags are updated too, checking errors before retrieving timestamp and
1970 : : * error_bound values
1971 : : */
1972 [ # # ]: 0 : if (unlikely(read_resp->error_flags & ENA_PHC_ERROR_FLAGS)) {
1973 : : /* Retrieved timestamp or error bound errors, PHC enters into blocked state
1974 : : * until passing blocking time, during this time any get PHC timestamp or
1975 : : * error bound requests will fail with device busy error
1976 : : */
1977 : 0 : phc->error_bound = ENA_PHC_MAX_ERROR_BOUND;
1978 : : ret = ENA_COM_DEVICE_BUSY;
1979 : 0 : break;
1980 : : }
1981 : :
1982 : : /* PHC timestamp value is returned to the caller */
1983 : 0 : *timestamp = read_resp->timestamp;
1984 : :
1985 : : /* Error bound value is cached for future retrieval by caller */
1986 : 0 : phc->error_bound = read_resp->error_bound;
1987 : :
1988 : : /* Update statistic on valid PHC timestamp retrieval */
1989 : 0 : phc->stats.phc_cnt++;
1990 : :
1991 : : /* This indicates PHC state is active */
1992 : 0 : phc->system_time = zero_system_time;
1993 : 0 : break;
1994 : : }
1995 : :
1996 : 0 : skip:
1997 : : ENA_SPINLOCK_UNLOCK(phc->lock, flags);
1998 : :
1999 : 0 : return ret;
2000 : : }
2001 : :
2002 : 0 : int ena_com_phc_get_error_bound(struct ena_com_dev *ena_dev, u32 *error_bound)
2003 : : {
2004 : : struct ena_com_phc_info *phc = &ena_dev->phc;
2005 : 0 : u32 local_error_bound = phc->error_bound;
2006 : :
2007 [ # # ]: 0 : if (!phc->active) {
2008 : 0 : ena_trc_err(ena_dev, "PHC feature is not active in the device\n");
2009 : 0 : return ENA_COM_UNSUPPORTED;
2010 : : }
2011 : :
2012 [ # # ]: 0 : if (local_error_bound == ENA_PHC_MAX_ERROR_BOUND)
2013 : : return ENA_COM_DEVICE_BUSY;
2014 : :
2015 : 0 : *error_bound = local_error_bound;
2016 : :
2017 : 0 : return ENA_COM_OK;
2018 : : }
2019 : :
2020 : 0 : int ena_com_mmio_reg_read_request_init(struct ena_com_dev *ena_dev)
2021 : : {
2022 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2023 : :
2024 : : ENA_SPINLOCK_INIT(mmio_read->lock);
2025 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
2026 : : sizeof(*mmio_read->read_resp),
2027 : : mmio_read->read_resp,
2028 : : mmio_read->read_resp_dma_addr,
2029 : : mmio_read->read_resp_mem_handle);
2030 [ # # ]: 0 : if (unlikely(!mmio_read->read_resp))
2031 : 0 : goto err;
2032 : :
2033 : 0 : ena_com_mmio_reg_read_request_write_dev_addr(ena_dev);
2034 : :
2035 : 0 : mmio_read->read_resp->req_id = 0x0;
2036 : 0 : mmio_read->seq_num = 0x0;
2037 : 0 : mmio_read->readless_supported = true;
2038 : :
2039 : 0 : return 0;
2040 : :
2041 : : err:
2042 : : ENA_SPINLOCK_DESTROY(mmio_read->lock);
2043 : 0 : return ENA_COM_NO_MEM;
2044 : : }
2045 : :
2046 : 0 : void ena_com_set_mmio_read_mode(struct ena_com_dev *ena_dev, bool readless_supported)
2047 : : {
2048 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2049 : :
2050 : 0 : mmio_read->readless_supported = readless_supported;
2051 : 0 : }
2052 : :
2053 : 0 : void ena_com_mmio_reg_read_request_destroy(struct ena_com_dev *ena_dev)
2054 : : {
2055 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2056 : :
2057 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0x0, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_LO_OFF);
2058 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0x0, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_HI_OFF);
2059 : :
2060 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
2061 : : sizeof(*mmio_read->read_resp),
2062 : : mmio_read->read_resp,
2063 : : mmio_read->read_resp_dma_addr,
2064 : : mmio_read->read_resp_mem_handle);
2065 : :
2066 : 0 : mmio_read->read_resp = NULL;
2067 : : ENA_SPINLOCK_DESTROY(mmio_read->lock);
2068 : 0 : }
2069 : :
2070 : 0 : void ena_com_mmio_reg_read_request_write_dev_addr(struct ena_com_dev *ena_dev)
2071 : : {
2072 : : struct ena_com_mmio_read *mmio_read = &ena_dev->mmio_read;
2073 : : u32 addr_low, addr_high;
2074 : :
2075 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(mmio_read->read_resp_dma_addr);
2076 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(mmio_read->read_resp_dma_addr);
2077 : :
2078 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_LO_OFF);
2079 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_MMIO_RESP_HI_OFF);
2080 : 0 : }
2081 : :
2082 : 0 : int ena_com_admin_init(struct ena_com_dev *ena_dev,
2083 : : struct ena_aenq_handlers *aenq_handlers)
2084 : : {
2085 : 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2086 : : u32 aq_caps, acq_caps, dev_sts, addr_low, addr_high;
2087 : : int ret;
2088 : :
2089 : 0 : dev_sts = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
2090 : :
2091 [ # # ]: 0 : if (unlikely(dev_sts == ENA_MMIO_READ_TIMEOUT)) {
2092 : 0 : ena_trc_err(ena_dev, "Reg read timeout occurred\n");
2093 : 0 : return ENA_COM_TIMER_EXPIRED;
2094 : : }
2095 : :
2096 [ # # ]: 0 : if (!(dev_sts & ENA_REGS_DEV_STS_READY_MASK)) {
2097 : 0 : ena_trc_err(ena_dev, "Device isn't ready, abort com init\n");
2098 : 0 : return ENA_COM_NO_DEVICE;
2099 : : }
2100 : :
2101 : 0 : admin_queue->q_depth = ENA_ADMIN_QUEUE_DEPTH;
2102 : :
2103 : 0 : admin_queue->bus = ena_dev->bus;
2104 : 0 : admin_queue->ena_dev = ena_dev;
2105 : 0 : admin_queue->q_dmadev = ena_dev->dmadev;
2106 : 0 : admin_queue->polling = false;
2107 : 0 : admin_queue->curr_cmd_id = 0;
2108 : :
2109 : : ATOMIC32_SET(&admin_queue->outstanding_cmds, 0);
2110 : :
2111 : : ENA_SPINLOCK_INIT(admin_queue->q_lock);
2112 : :
2113 : 0 : ret = ena_com_init_comp_ctxt(admin_queue);
2114 [ # # ]: 0 : if (unlikely(ret))
2115 : 0 : goto error;
2116 : :
2117 : 0 : ret = ena_com_admin_init_sq(admin_queue);
2118 [ # # ]: 0 : if (unlikely(ret))
2119 : 0 : goto error;
2120 : :
2121 : 0 : ret = ena_com_admin_init_cq(admin_queue);
2122 [ # # ]: 0 : if (unlikely(ret))
2123 : 0 : goto error;
2124 : :
2125 : 0 : admin_queue->sq.db_addr = (u32 __iomem *)((uintptr_t)ena_dev->reg_bar +
2126 : : ENA_REGS_AQ_DB_OFF);
2127 : :
2128 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(admin_queue->sq.dma_addr);
2129 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(admin_queue->sq.dma_addr);
2130 : :
2131 : : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_AQ_BASE_LO_OFF);
2132 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_AQ_BASE_HI_OFF);
2133 : :
2134 : 0 : addr_low = ENA_DMA_ADDR_TO_UINT32_LOW(admin_queue->cq.dma_addr);
2135 : 0 : addr_high = ENA_DMA_ADDR_TO_UINT32_HIGH(admin_queue->cq.dma_addr);
2136 : :
2137 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_low, ena_dev->reg_bar + ENA_REGS_ACQ_BASE_LO_OFF);
2138 : 0 : ENA_REG_WRITE32(ena_dev->bus, addr_high, ena_dev->reg_bar + ENA_REGS_ACQ_BASE_HI_OFF);
2139 : :
2140 : : aq_caps = 0;
2141 : 0 : aq_caps |= ENA_FIELD_PREP(admin_queue->q_depth,
2142 : : ENA_REGS_AQ_CAPS_AQ_DEPTH_MASK,
2143 : : ENA_ZERO_SHIFT);
2144 : 0 : aq_caps |= ENA_FIELD_PREP(sizeof(struct ena_admin_aq_entry),
2145 : : ENA_REGS_AQ_CAPS_AQ_ENTRY_SIZE_MASK,
2146 : : ENA_REGS_AQ_CAPS_AQ_ENTRY_SIZE_SHIFT);
2147 : :
2148 : : acq_caps = 0;
2149 : : acq_caps |= ENA_FIELD_PREP(admin_queue->q_depth,
2150 : : ENA_REGS_ACQ_CAPS_ACQ_DEPTH_MASK,
2151 : : ENA_ZERO_SHIFT);
2152 : : acq_caps |= ENA_FIELD_PREP(sizeof(struct ena_admin_acq_entry),
2153 : : ENA_REGS_ACQ_CAPS_ACQ_ENTRY_SIZE_MASK,
2154 : : ENA_REGS_ACQ_CAPS_ACQ_ENTRY_SIZE_SHIFT);
2155 : :
2156 : 0 : ENA_REG_WRITE32(ena_dev->bus, aq_caps, ena_dev->reg_bar + ENA_REGS_AQ_CAPS_OFF);
2157 : 0 : ENA_REG_WRITE32(ena_dev->bus, acq_caps, ena_dev->reg_bar + ENA_REGS_ACQ_CAPS_OFF);
2158 : 0 : ret = ena_com_admin_init_aenq(ena_dev, aenq_handlers);
2159 [ # # ]: 0 : if (unlikely(ret))
2160 : 0 : goto error;
2161 : :
2162 : 0 : admin_queue->running_state = true;
2163 : 0 : admin_queue->is_missing_admin_interrupt = false;
2164 : :
2165 : 0 : return 0;
2166 : 0 : error:
2167 : 0 : ena_com_admin_destroy(ena_dev);
2168 : :
2169 : 0 : return ret;
2170 : : }
2171 : :
2172 : 0 : int ena_com_create_io_queue(struct ena_com_dev *ena_dev,
2173 : : struct ena_com_create_io_ctx *ctx)
2174 : : {
2175 : : struct ena_com_io_sq *io_sq;
2176 : : struct ena_com_io_cq *io_cq;
2177 : : int ret;
2178 : :
2179 [ # # ]: 0 : if (unlikely(ctx->qid >= ENA_TOTAL_NUM_QUEUES)) {
2180 : 0 : ena_trc_err(ena_dev, "Qid (%d) is bigger than max num of queues (%d)\n",
2181 : : ctx->qid, ENA_TOTAL_NUM_QUEUES);
2182 : 0 : return ENA_COM_INVAL;
2183 : : }
2184 : :
2185 : 0 : io_sq = &ena_dev->io_sq_queues[ctx->qid];
2186 [ # # ]: 0 : io_cq = &ena_dev->io_cq_queues[ctx->qid];
2187 : :
2188 : : memset(io_sq, 0x0, sizeof(*io_sq));
2189 : : memset(io_cq, 0x0, sizeof(*io_cq));
2190 : :
2191 : : /* Init CQ */
2192 : 0 : io_cq->q_depth = ctx->queue_size;
2193 : 0 : io_cq->direction = ctx->direction;
2194 : 0 : io_cq->qid = ctx->qid;
2195 : :
2196 : 0 : io_cq->msix_vector = ctx->msix_vector;
2197 : :
2198 : 0 : io_sq->q_depth = ctx->queue_size;
2199 : 0 : io_sq->direction = ctx->direction;
2200 : 0 : io_sq->qid = ctx->qid;
2201 : :
2202 : 0 : io_sq->mem_queue_type = ctx->mem_queue_type;
2203 : :
2204 [ # # ]: 0 : if (ctx->direction == ENA_COM_IO_QUEUE_DIRECTION_TX)
2205 : : /* header length is limited to 8 bits */
2206 : 0 : io_sq->tx_max_header_size =
2207 : 0 : ENA_MIN32(ena_dev->tx_max_header_size, SZ_256);
2208 : :
2209 : 0 : ret = ena_com_init_io_sq(ena_dev, ctx, io_sq);
2210 [ # # ]: 0 : if (unlikely(ret))
2211 : 0 : goto error;
2212 : 0 : ret = ena_com_init_io_cq(ena_dev, ctx, io_cq);
2213 [ # # ]: 0 : if (unlikely(ret))
2214 : 0 : goto error;
2215 : :
2216 : 0 : ret = ena_com_create_io_cq(ena_dev, io_cq);
2217 [ # # ]: 0 : if (unlikely(ret))
2218 : 0 : goto error;
2219 : :
2220 : 0 : ret = ena_com_create_io_sq(ena_dev, io_sq, io_cq->idx);
2221 [ # # ]: 0 : if (unlikely(ret))
2222 : 0 : goto destroy_io_cq;
2223 : :
2224 : : return 0;
2225 : :
2226 : : destroy_io_cq:
2227 : 0 : ena_com_destroy_io_cq(ena_dev, io_cq);
2228 : 0 : error:
2229 : 0 : ena_com_io_queue_free(ena_dev, io_sq, io_cq);
2230 : 0 : return ret;
2231 : : }
2232 : :
2233 : 0 : void ena_com_destroy_io_queue(struct ena_com_dev *ena_dev, u16 qid)
2234 : : {
2235 : : struct ena_com_io_sq *io_sq;
2236 : : struct ena_com_io_cq *io_cq;
2237 : :
2238 [ # # ]: 0 : if (unlikely(qid >= ENA_TOTAL_NUM_QUEUES)) {
2239 : 0 : ena_trc_err(ena_dev, "Qid (%d) is bigger than max num of queues (%d)\n",
2240 : : qid, ENA_TOTAL_NUM_QUEUES);
2241 : 0 : return;
2242 : : }
2243 : :
2244 : 0 : io_sq = &ena_dev->io_sq_queues[qid];
2245 : 0 : io_cq = &ena_dev->io_cq_queues[qid];
2246 : :
2247 : 0 : ena_com_destroy_io_sq(ena_dev, io_sq);
2248 : 0 : ena_com_destroy_io_cq(ena_dev, io_cq);
2249 : :
2250 : 0 : ena_com_io_queue_free(ena_dev, io_sq, io_cq);
2251 : : }
2252 : :
2253 : 0 : int ena_com_get_link_params(struct ena_com_dev *ena_dev,
2254 : : struct ena_admin_get_feat_resp *resp)
2255 : : {
2256 : 0 : return ena_com_get_feature(ena_dev, resp, ENA_ADMIN_LINK_CONFIG, 0);
2257 : : }
2258 : :
2259 : 0 : static int ena_get_dev_stats(struct ena_com_dev *ena_dev,
2260 : : struct ena_com_stats_ctx *ctx,
2261 : : enum ena_admin_get_stats_type type)
2262 : : {
2263 : 0 : struct ena_admin_acq_get_stats_resp *get_resp = &ctx->get_resp;
2264 : 0 : struct ena_admin_aq_get_stats_cmd *get_cmd = &ctx->get_cmd;
2265 : : struct ena_com_admin_queue *admin_queue;
2266 : : int ret;
2267 : :
2268 : 0 : admin_queue = &ena_dev->admin_queue;
2269 : :
2270 : 0 : get_cmd->aq_common_descriptor.opcode = ENA_ADMIN_GET_STATS;
2271 : 0 : get_cmd->aq_common_descriptor.flags = 0;
2272 : 0 : get_cmd->type = type;
2273 : :
2274 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2275 : : (struct ena_admin_aq_entry *)get_cmd,
2276 : : sizeof(*get_cmd),
2277 : : (struct ena_admin_acq_entry *)get_resp,
2278 : : sizeof(*get_resp));
2279 : :
2280 [ # # ]: 0 : if (unlikely(ret))
2281 : 0 : ena_trc_err(ena_dev, "Failed to get stats. error: %d\n", ret);
2282 : :
2283 : 0 : return ret;
2284 : : }
2285 : :
2286 [ # # ]: 0 : static void ena_com_set_supported_customer_metrics(struct ena_com_dev *ena_dev)
2287 : : {
2288 : : struct ena_customer_metrics *customer_metrics;
2289 : : struct ena_com_stats_ctx ctx;
2290 : : int ret;
2291 : :
2292 : : customer_metrics = &ena_dev->customer_metrics;
2293 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_CUSTOMER_METRICS)) {
2294 : 0 : customer_metrics->supported_metrics = ENA_ADMIN_CUSTOMER_METRICS_MIN_SUPPORT_MASK;
2295 : 0 : return;
2296 : : }
2297 : :
2298 : : memset(&ctx, 0x0, sizeof(ctx));
2299 : 0 : ctx.get_cmd.requested_metrics = ENA_ADMIN_CUSTOMER_METRICS_SUPPORT_MASK;
2300 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_CUSTOMER_METRICS);
2301 [ # # ]: 0 : if (likely(ret == 0))
2302 : 0 : customer_metrics->supported_metrics =
2303 : 0 : ctx.get_resp.u.customer_metrics.reported_metrics;
2304 : : else
2305 : 0 : ena_trc_err(ena_dev, "Failed to query customer metrics support. error: %d\n", ret);
2306 : : }
2307 : :
2308 : 0 : int ena_com_get_dev_attr_feat(struct ena_com_dev *ena_dev,
2309 : : struct ena_com_dev_get_features_ctx *get_feat_ctx)
2310 : : {
2311 : : struct ena_admin_get_feat_resp get_resp;
2312 : : int rc;
2313 : :
2314 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2315 : : ENA_ADMIN_DEVICE_ATTRIBUTES, 0);
2316 [ # # ]: 0 : if (rc)
2317 : : return rc;
2318 : :
2319 [ # # ]: 0 : memcpy(&get_feat_ctx->dev_attr, &get_resp.u.dev_attr,
2320 : : sizeof(get_resp.u.dev_attr));
2321 : :
2322 : 0 : ena_dev->supported_features = get_resp.u.dev_attr.supported_features;
2323 : 0 : ena_dev->capabilities = get_resp.u.dev_attr.capabilities;
2324 : :
2325 [ # # ]: 0 : if (ena_dev->supported_features & BIT(ENA_ADMIN_MAX_QUEUES_EXT)) {
2326 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2327 : : ENA_ADMIN_MAX_QUEUES_EXT,
2328 : : ENA_FEATURE_MAX_QUEUE_EXT_VER);
2329 [ # # ]: 0 : if (rc)
2330 : : return rc;
2331 : :
2332 [ # # ]: 0 : if (get_resp.u.max_queue_ext.version != ENA_FEATURE_MAX_QUEUE_EXT_VER)
2333 : : return ENA_COM_INVAL;
2334 : :
2335 : 0 : memcpy(&get_feat_ctx->max_queue_ext, &get_resp.u.max_queue_ext,
2336 : : sizeof(get_resp.u.max_queue_ext));
2337 : 0 : ena_dev->tx_max_header_size =
2338 : 0 : get_resp.u.max_queue_ext.max_queue_ext.max_tx_header_size;
2339 : : } else {
2340 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2341 : : ENA_ADMIN_MAX_QUEUES_NUM, 0);
2342 [ # # ]: 0 : memcpy(&get_feat_ctx->max_queues, &get_resp.u.max_queue,
2343 : : sizeof(get_resp.u.max_queue));
2344 : 0 : ena_dev->tx_max_header_size =
2345 : 0 : get_resp.u.max_queue.max_header_size;
2346 : :
2347 [ # # ]: 0 : if (rc)
2348 : : return rc;
2349 : : }
2350 : :
2351 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2352 : : ENA_ADMIN_AENQ_CONFIG, 0);
2353 [ # # ]: 0 : if (rc)
2354 : : return rc;
2355 : :
2356 : 0 : memcpy(&get_feat_ctx->aenq, &get_resp.u.aenq,
2357 : : sizeof(get_resp.u.aenq));
2358 : :
2359 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2360 : : ENA_ADMIN_STATELESS_OFFLOAD_CONFIG, 0);
2361 [ # # ]: 0 : if (rc)
2362 : : return rc;
2363 : :
2364 : 0 : memcpy(&get_feat_ctx->offload, &get_resp.u.offload,
2365 : : sizeof(get_resp.u.offload));
2366 : :
2367 : : /* Driver hints isn't mandatory admin command. So in case the
2368 : : * command isn't supported set driver hints to 0
2369 : : */
2370 : : rc = ena_com_get_feature(ena_dev, &get_resp, ENA_ADMIN_HW_HINTS, 0);
2371 : :
2372 [ # # ]: 0 : if (!rc)
2373 : 0 : memcpy(&get_feat_ctx->hw_hints, &get_resp.u.hw_hints,
2374 : : sizeof(get_resp.u.hw_hints));
2375 [ # # ]: 0 : else if (rc == ENA_COM_UNSUPPORTED)
2376 : 0 : memset(&get_feat_ctx->hw_hints, 0x0, sizeof(get_feat_ctx->hw_hints));
2377 : : else
2378 : : return rc;
2379 : :
2380 : : rc = ena_com_get_feature(ena_dev, &get_resp,
2381 : : ENA_ADMIN_LLQ, ENA_ADMIN_LLQ_FEATURE_VERSION_1);
2382 [ # # ]: 0 : if (!rc)
2383 : 0 : memcpy(&get_feat_ctx->llq, &get_resp.u.llq,
2384 : : sizeof(get_resp.u.llq));
2385 [ # # ]: 0 : else if (rc == ENA_COM_UNSUPPORTED)
2386 : 0 : memset(&get_feat_ctx->llq, 0x0, sizeof(get_feat_ctx->llq));
2387 : : else
2388 : : return rc;
2389 : :
2390 : 0 : ena_com_set_supported_customer_metrics(ena_dev);
2391 : :
2392 : 0 : return 0;
2393 : : }
2394 : :
2395 : 0 : void ena_com_admin_q_comp_intr_handler(struct ena_com_dev *ena_dev)
2396 : : {
2397 : 0 : ena_com_handle_admin_completion(&ena_dev->admin_queue);
2398 : 0 : }
2399 : :
2400 : : /* ena_handle_specific_aenq_event:
2401 : : * return the handler that is relevant to the specific event group
2402 : : */
2403 : : static ena_aenq_handler ena_com_get_specific_aenq_cb(struct ena_com_dev *ena_dev,
2404 : : u16 group)
2405 : : {
2406 : 0 : struct ena_aenq_handlers *aenq_handlers = ena_dev->aenq.aenq_handlers;
2407 : :
2408 [ # # ]: 0 : if ((group < ENA_MAX_HANDLERS) && aenq_handlers->handlers[group])
2409 : : return aenq_handlers->handlers[group];
2410 : :
2411 : 0 : return aenq_handlers->unimplemented_handler;
2412 : : }
2413 : :
2414 : : /* ena_aenq_intr_handler:
2415 : : * handles the aenq incoming events.
2416 : : * pop events from the queue and apply the specific handler
2417 : : */
2418 : 0 : void ena_com_aenq_intr_handler(struct ena_com_dev *ena_dev, void *data)
2419 : : {
2420 : : struct ena_admin_aenq_entry *aenq_e;
2421 : : struct ena_admin_aenq_common_desc *aenq_common;
2422 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
2423 : : ena_aenq_handler handler_cb;
2424 : : u16 masked_head, processed = 0;
2425 : : u8 phase;
2426 : :
2427 : 0 : masked_head = aenq->head & (aenq->q_depth - 1);
2428 : 0 : phase = aenq->phase;
2429 : 0 : aenq_e = &aenq->entries[masked_head]; /* Get first entry */
2430 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2431 : :
2432 : : /* Go over all the events */
2433 : 0 : while ((READ_ONCE8(aenq_common->flags) &
2434 [ # # ]: 0 : ENA_ADMIN_AENQ_COMMON_DESC_PHASE_MASK) == phase) {
2435 : : /* When the phase bit of the AENQ descriptor aligns with the driver's phase bit,
2436 : : * it signifies the readiness of the entire AENQ descriptor.
2437 : : * The driver should proceed to read the descriptor's data only after confirming
2438 : : * and synchronizing the phase bit.
2439 : : * This memory fence guarantees the correct sequence of accesses to the
2440 : : * descriptor's memory.
2441 : : */
2442 : : dma_rmb();
2443 : :
2444 : : ena_trc_dbg(ena_dev, "AENQ! Group[%x] Syndrome[%x] timestamp: [%" ENA_PRIu64 "s]\n",
2445 : : aenq_common->group,
2446 : : aenq_common->syndrome,
2447 : : ((u64)aenq_common->timestamp_low |
2448 : : ((u64)aenq_common->timestamp_high << 32)));
2449 : :
2450 : : /* Handle specific event*/
2451 : 0 : handler_cb = ena_com_get_specific_aenq_cb(ena_dev,
2452 [ # # ]: 0 : aenq_common->group);
2453 : 0 : handler_cb(data, aenq_e); /* call the actual event handler*/
2454 : :
2455 : : /* Get next event entry */
2456 : 0 : masked_head++;
2457 : 0 : processed++;
2458 : :
2459 [ # # ]: 0 : if (unlikely(masked_head == aenq->q_depth)) {
2460 : : masked_head = 0;
2461 : 0 : phase = !phase;
2462 : : }
2463 : 0 : aenq_e = &aenq->entries[masked_head];
2464 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2465 : : }
2466 : :
2467 : 0 : aenq->head += processed;
2468 : 0 : aenq->phase = phase;
2469 : :
2470 : : /* Don't update aenq doorbell if there weren't any processed events */
2471 [ # # ]: 0 : if (!processed)
2472 : : return;
2473 : :
2474 : : /* write the aenq doorbell after all AENQ descriptors were read */
2475 : : mb();
2476 : 0 : ENA_REG_WRITE32_RELAXED(ena_dev->bus, (u32)aenq->head,
2477 : : ena_dev->reg_bar + ENA_REGS_AENQ_HEAD_DB_OFF);
2478 : 0 : mmiowb();
2479 : : }
2480 : :
2481 : 0 : bool ena_com_aenq_has_keep_alive(struct ena_com_dev *ena_dev)
2482 : : {
2483 : : struct ena_admin_aenq_common_desc *aenq_common;
2484 : : struct ena_com_aenq *aenq = &ena_dev->aenq;
2485 : : struct ena_admin_aenq_entry *aenq_e;
2486 : 0 : u8 phase = aenq->phase;
2487 : : u16 masked_head;
2488 : :
2489 : 0 : masked_head = aenq->head & (aenq->q_depth - 1);
2490 : 0 : aenq_e = &aenq->entries[masked_head]; /* Get first entry */
2491 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2492 : :
2493 : : /* Go over all the events */
2494 : 0 : while ((READ_ONCE8(aenq_common->flags) &
2495 [ # # ]: 0 : ENA_ADMIN_AENQ_COMMON_DESC_PHASE_MASK) == phase) {
2496 : : /* When the phase bit of the AENQ descriptor aligns with the driver's phase bit,
2497 : : * it signifies the readiness of the entire AENQ descriptor.
2498 : : * The driver should proceed to read the descriptor's data only after confirming
2499 : : * and synchronizing the phase bit.
2500 : : * This memory fence guarantees the correct sequence of accesses to the
2501 : : * descriptor's memory.
2502 : : */
2503 : : dma_rmb();
2504 : :
2505 [ # # ]: 0 : if (aenq_common->group == ENA_ADMIN_KEEP_ALIVE)
2506 : : return true;
2507 : :
2508 : : /* Get next event entry */
2509 : 0 : masked_head++;
2510 : :
2511 [ # # ]: 0 : if (unlikely(masked_head == aenq->q_depth)) {
2512 : : masked_head = 0;
2513 : 0 : phase = !phase;
2514 : : }
2515 : :
2516 : 0 : aenq_e = &aenq->entries[masked_head];
2517 : 0 : aenq_common = &aenq_e->aenq_common_desc;
2518 : : }
2519 : :
2520 : : return false;
2521 : : }
2522 : :
2523 : :
2524 : 0 : int ena_com_dev_reset(struct ena_com_dev *ena_dev,
2525 : : enum ena_regs_reset_reason_types reset_reason)
2526 : : {
2527 : : u32 reset_reason_msb, reset_reason_lsb;
2528 : : u32 stat, timeout, cap, reset_val;
2529 : : int rc;
2530 : :
2531 : 0 : stat = ena_com_reg_bar_read32(ena_dev, ENA_REGS_DEV_STS_OFF);
2532 : 0 : cap = ena_com_reg_bar_read32(ena_dev, ENA_REGS_CAPS_OFF);
2533 : :
2534 [ # # ]: 0 : if (unlikely((stat == ENA_MMIO_READ_TIMEOUT) ||
2535 : : (cap == ENA_MMIO_READ_TIMEOUT))) {
2536 : 0 : ena_trc_err(ena_dev, "Reg read32 timeout occurred\n");
2537 : 0 : return ENA_COM_TIMER_EXPIRED;
2538 : : }
2539 : :
2540 [ # # ]: 0 : if ((stat & ENA_REGS_DEV_STS_READY_MASK) == 0) {
2541 : 0 : ena_trc_err(ena_dev, "Device isn't ready, can't reset device\n");
2542 : 0 : return ENA_COM_INVAL;
2543 : : }
2544 : :
2545 : 0 : timeout = ENA_FIELD_GET(cap,
2546 : : ENA_REGS_CAPS_RESET_TIMEOUT_MASK,
2547 : : ENA_REGS_CAPS_RESET_TIMEOUT_SHIFT);
2548 [ # # ]: 0 : if (timeout == 0) {
2549 : 0 : ena_trc_err(ena_dev, "Invalid timeout value\n");
2550 : 0 : return ENA_COM_INVAL;
2551 : : }
2552 : :
2553 : : /* start reset */
2554 : : reset_val = ENA_REGS_DEV_CTL_DEV_RESET_MASK;
2555 : :
2556 : : /* For backward compatibility, device will interpret
2557 : : * bits 24-27 as MSB, bits 28-31 as LSB
2558 : : */
2559 : : reset_reason_lsb = ENA_FIELD_GET(reset_reason,
2560 : : ENA_RESET_REASON_LSB_MASK,
2561 : : ENA_RESET_REASON_LSB_OFFSET);
2562 : :
2563 : 0 : reset_reason_msb = ENA_FIELD_GET(reset_reason,
2564 : : ENA_RESET_REASON_MSB_MASK,
2565 : : ENA_RESET_REASON_MSB_OFFSET);
2566 : :
2567 [ # # ]: 0 : reset_val |= reset_reason_lsb << ENA_REGS_DEV_CTL_RESET_REASON_SHIFT;
2568 : :
2569 [ # # ]: 0 : if (ena_com_get_cap(ena_dev, ENA_ADMIN_EXTENDED_RESET_REASONS))
2570 : 0 : reset_val |= reset_reason_msb << ENA_REGS_DEV_CTL_RESET_REASON_EXT_SHIFT;
2571 [ # # ]: 0 : else if (reset_reason_msb) {
2572 : : /* In case the device does not support intended
2573 : : * extended reset reason fallback to generic
2574 : : */
2575 : : reset_val = ENA_REGS_DEV_CTL_DEV_RESET_MASK;
2576 : : reset_val |= ENA_FIELD_PREP(ENA_REGS_RESET_GENERIC,
2577 : : ENA_REGS_DEV_CTL_RESET_REASON_MASK,
2578 : : ENA_REGS_DEV_CTL_RESET_REASON_SHIFT);
2579 : : }
2580 : 0 : ENA_REG_WRITE32(ena_dev->bus, reset_val, ena_dev->reg_bar + ENA_REGS_DEV_CTL_OFF);
2581 : :
2582 : : /* Write again the MMIO read request address */
2583 : 0 : ena_com_mmio_reg_read_request_write_dev_addr(ena_dev);
2584 : :
2585 : 0 : rc = wait_for_reset_state(ena_dev, timeout,
2586 : : ENA_REGS_DEV_STS_RESET_IN_PROGRESS_MASK);
2587 [ # # ]: 0 : if (unlikely(rc)) {
2588 : 0 : ena_trc_err(ena_dev, "Reset indication didn't turn on\n");
2589 : 0 : return rc;
2590 : : }
2591 : :
2592 : : /* reset done */
2593 : 0 : ENA_REG_WRITE32(ena_dev->bus, 0, ena_dev->reg_bar + ENA_REGS_DEV_CTL_OFF);
2594 : 0 : rc = wait_for_reset_state(ena_dev, timeout, 0);
2595 [ # # ]: 0 : if (unlikely(rc)) {
2596 : 0 : ena_trc_err(ena_dev, "Reset indication didn't turn off\n");
2597 : 0 : return rc;
2598 : : }
2599 : :
2600 : 0 : timeout = ENA_FIELD_GET(cap,
2601 : : ENA_REGS_CAPS_ADMIN_CMD_TO_MASK,
2602 : : ENA_REGS_CAPS_ADMIN_CMD_TO_SHIFT);
2603 [ # # ]: 0 : if (timeout)
2604 : : /* the resolution of timeout reg is 100ms */
2605 : 0 : ena_dev->admin_queue.completion_timeout = timeout * 100000;
2606 : : else
2607 : 0 : ena_dev->admin_queue.completion_timeout = ADMIN_CMD_TIMEOUT_US;
2608 : :
2609 : : return 0;
2610 : : }
2611 : :
2612 [ # # ]: 0 : int ena_com_get_eni_stats(struct ena_com_dev *ena_dev,
2613 : : struct ena_admin_eni_stats *stats)
2614 : : {
2615 : : struct ena_com_stats_ctx ctx;
2616 : : int ret;
2617 : :
2618 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_ENI_STATS)) {
2619 : 0 : ena_trc_err(ena_dev, "Capability %d isn't supported\n", ENA_ADMIN_ENI_STATS);
2620 : 0 : return ENA_COM_UNSUPPORTED;
2621 : : }
2622 : :
2623 : : memset(&ctx, 0x0, sizeof(ctx));
2624 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_ENI);
2625 [ # # ]: 0 : if (likely(ret == 0))
2626 : : memcpy(stats, &ctx.get_resp.u.eni_stats,
2627 : : sizeof(ctx.get_resp.u.eni_stats));
2628 : :
2629 : : return ret;
2630 : : }
2631 : :
2632 [ # # ]: 0 : int ena_com_get_ena_srd_info(struct ena_com_dev *ena_dev,
2633 : : struct ena_admin_ena_srd_info *info)
2634 : : {
2635 : : struct ena_com_stats_ctx ctx;
2636 : : int ret;
2637 : :
2638 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_ENA_SRD_INFO)) {
2639 : 0 : ena_trc_err(ena_dev, "Capability %d isn't supported\n", ENA_ADMIN_ENA_SRD_INFO);
2640 : 0 : return ENA_COM_UNSUPPORTED;
2641 : : }
2642 : :
2643 : : memset(&ctx, 0x0, sizeof(ctx));
2644 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_ENA_SRD);
2645 [ # # ]: 0 : if (likely(ret == 0))
2646 : : memcpy(info, &ctx.get_resp.u.ena_srd_info,
2647 : : sizeof(ctx.get_resp.u.ena_srd_info));
2648 : :
2649 : : return ret;
2650 : : }
2651 : :
2652 : 0 : int ena_com_get_dev_basic_stats(struct ena_com_dev *ena_dev,
2653 : : struct ena_admin_basic_stats *stats)
2654 : : {
2655 : : struct ena_com_stats_ctx ctx;
2656 : : int ret;
2657 : :
2658 : : memset(&ctx, 0x0, sizeof(ctx));
2659 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_BASIC);
2660 [ # # ]: 0 : if (likely(ret == 0))
2661 : : memcpy(stats, &ctx.get_resp.u.basic_stats,
2662 : : sizeof(ctx.get_resp.u.basic_stats));
2663 : :
2664 : 0 : return ret;
2665 : : }
2666 : :
2667 : 0 : int ena_com_get_customer_metrics(struct ena_com_dev *ena_dev, char *buffer, u32 len)
2668 : : {
2669 : : struct ena_admin_aq_get_stats_cmd *get_cmd;
2670 : : struct ena_com_stats_ctx ctx;
2671 : : int ret;
2672 : :
2673 [ # # ]: 0 : if (unlikely(len > ena_dev->customer_metrics.buffer_len)) {
2674 : 0 : ena_trc_err(ena_dev, "Invalid buffer size %u. The given buffer is too big.\n", len);
2675 : 0 : return ENA_COM_INVAL;
2676 : : }
2677 : :
2678 [ # # ]: 0 : if (!ena_com_get_cap(ena_dev, ENA_ADMIN_CUSTOMER_METRICS)) {
2679 : 0 : ena_trc_err(ena_dev, "Capability %d not supported.\n", ENA_ADMIN_CUSTOMER_METRICS);
2680 : 0 : return ENA_COM_UNSUPPORTED;
2681 : : }
2682 : :
2683 [ # # ]: 0 : if (!ena_dev->customer_metrics.supported_metrics) {
2684 : 0 : ena_trc_err(ena_dev, "No supported customer metrics.\n");
2685 : 0 : return ENA_COM_UNSUPPORTED;
2686 : : }
2687 : :
2688 : : get_cmd = &ctx.get_cmd;
2689 : : memset(&ctx, 0x0, sizeof(ctx));
2690 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2691 : : &get_cmd->u.control_buffer.address,
2692 : : ena_dev->customer_metrics.buffer_dma_addr);
2693 [ # # ]: 0 : if (unlikely(ret)) {
2694 : 0 : ena_trc_err(ena_dev, "Memory address set failed.\n");
2695 : 0 : return ret;
2696 : : }
2697 : :
2698 : 0 : get_cmd->u.control_buffer.length = ena_dev->customer_metrics.buffer_len;
2699 : 0 : get_cmd->requested_metrics = ena_dev->customer_metrics.supported_metrics;
2700 : 0 : ret = ena_get_dev_stats(ena_dev, &ctx, ENA_ADMIN_GET_STATS_TYPE_CUSTOMER_METRICS);
2701 [ # # ]: 0 : if (likely(ret == 0))
2702 : 0 : memcpy(buffer, ena_dev->customer_metrics.buffer_virt_addr, len);
2703 : : else
2704 : 0 : ena_trc_err(ena_dev, "Failed to get customer metrics. error: %d\n", ret);
2705 : :
2706 : : return ret;
2707 : : }
2708 : :
2709 [ # # ]: 0 : int ena_com_set_dev_mtu(struct ena_com_dev *ena_dev, u32 mtu)
2710 : : {
2711 : : struct ena_com_admin_queue *admin_queue;
2712 : : struct ena_admin_set_feat_cmd cmd;
2713 : : struct ena_admin_set_feat_resp resp;
2714 : : int ret;
2715 : :
2716 : : if (!ena_com_check_supported_feature_id(ena_dev, ENA_ADMIN_MTU)) {
2717 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n", ENA_ADMIN_MTU);
2718 : : return ENA_COM_UNSUPPORTED;
2719 : : }
2720 : :
2721 : : memset(&cmd, 0x0, sizeof(cmd));
2722 : 0 : admin_queue = &ena_dev->admin_queue;
2723 : :
2724 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2725 : : cmd.aq_common_descriptor.flags = 0;
2726 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_MTU;
2727 : 0 : cmd.u.mtu.mtu = mtu;
2728 : :
2729 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2730 : : (struct ena_admin_aq_entry *)&cmd,
2731 : : sizeof(cmd),
2732 : : (struct ena_admin_acq_entry *)&resp,
2733 : : sizeof(resp));
2734 : :
2735 [ # # ]: 0 : if (unlikely(ret))
2736 : 0 : ena_trc_err(ena_dev, "Failed to set mtu %d. error: %d\n", mtu, ret);
2737 : :
2738 : : return ret;
2739 : : }
2740 : :
2741 : :
2742 : :
2743 : :
2744 : :
2745 : 0 : int ena_com_set_hash_function(struct ena_com_dev *ena_dev)
2746 : : {
2747 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2748 : : struct ena_rss *rss = &ena_dev->rss;
2749 : : struct ena_admin_set_feat_cmd cmd;
2750 : : struct ena_admin_set_feat_resp resp;
2751 : : struct ena_admin_get_feat_resp get_resp;
2752 : : int ret;
2753 : :
2754 : : if (!ena_com_check_supported_feature_id(ena_dev,
2755 : : ENA_ADMIN_RSS_HASH_FUNCTION)) {
2756 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
2757 : : ENA_ADMIN_RSS_HASH_FUNCTION);
2758 : : return ENA_COM_UNSUPPORTED;
2759 : : }
2760 : :
2761 : : /* Validate hash function is supported */
2762 : : ret = ena_com_get_feature(ena_dev, &get_resp,
2763 : : ENA_ADMIN_RSS_HASH_FUNCTION, 0);
2764 [ # # ]: 0 : if (unlikely(ret))
2765 : : return ret;
2766 : :
2767 [ # # ]: 0 : if (!(get_resp.u.flow_hash_func.supported_func & BIT(rss->hash_func))) {
2768 : 0 : ena_trc_err(ena_dev, "Func hash %d isn't supported by device, abort\n",
2769 : : rss->hash_func);
2770 : 0 : return ENA_COM_UNSUPPORTED;
2771 : : }
2772 : :
2773 : : memset(&cmd, 0x0, sizeof(cmd));
2774 : :
2775 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2776 : 0 : cmd.aq_common_descriptor.flags =
2777 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
2778 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_HASH_FUNCTION;
2779 : 0 : cmd.u.flow_hash_func.init_val = rss->hash_init_val;
2780 : 0 : cmd.u.flow_hash_func.selected_func = 1 << rss->hash_func;
2781 : :
2782 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2783 : : &cmd.control_buffer.address,
2784 : : rss->hash_key_dma_addr);
2785 [ # # ]: 0 : if (unlikely(ret)) {
2786 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
2787 : 0 : return ret;
2788 : : }
2789 : :
2790 : 0 : cmd.control_buffer.length = sizeof(*rss->hash_key);
2791 : :
2792 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2793 : : (struct ena_admin_aq_entry *)&cmd,
2794 : : sizeof(cmd),
2795 : : (struct ena_admin_acq_entry *)&resp,
2796 : : sizeof(resp));
2797 [ # # ]: 0 : if (unlikely(ret)) {
2798 : 0 : ena_trc_err(ena_dev, "Failed to set hash function %d. error: %d\n",
2799 : : rss->hash_func, ret);
2800 : 0 : return ENA_COM_INVAL;
2801 : : }
2802 : :
2803 : : return 0;
2804 : : }
2805 : :
2806 : 0 : int ena_com_fill_hash_function(struct ena_com_dev *ena_dev,
2807 : : enum ena_admin_hash_functions func,
2808 : : const u8 *key, u16 key_len, u32 init_val)
2809 : : {
2810 : : struct ena_admin_feature_rss_flow_hash_control *hash_key;
2811 : : struct ena_admin_get_feat_resp get_resp;
2812 : : enum ena_admin_hash_functions old_func;
2813 : : struct ena_rss *rss = &ena_dev->rss;
2814 : : int rc;
2815 : :
2816 : 0 : hash_key = rss->hash_key;
2817 : :
2818 : : /* Make sure size is a mult of DWs */
2819 [ # # ]: 0 : if (unlikely(key_len & 0x3))
2820 : : return ENA_COM_INVAL;
2821 : :
2822 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2823 : : ENA_ADMIN_RSS_HASH_FUNCTION,
2824 : : rss->hash_key_dma_addr,
2825 : : sizeof(*rss->hash_key), 0);
2826 [ # # ]: 0 : if (unlikely(rc))
2827 : : return rc;
2828 : :
2829 [ # # ]: 0 : if (!(BIT(func) & get_resp.u.flow_hash_func.supported_func)) {
2830 : 0 : ena_trc_err(ena_dev, "Flow hash function %d isn't supported\n", func);
2831 : 0 : return ENA_COM_UNSUPPORTED;
2832 : : }
2833 : :
2834 [ # # ]: 0 : if (func == ENA_ADMIN_TOEPLITZ && key) {
2835 [ # # ]: 0 : if (key_len != sizeof(hash_key->key)) {
2836 : 0 : ena_trc_err(ena_dev, "key len (%u) doesn't equal the supported size (%zu)\n",
2837 : : key_len, sizeof(hash_key->key));
2838 : 0 : return ENA_COM_INVAL;
2839 : : }
2840 : 0 : memcpy(hash_key->key, key, key_len);
2841 : 0 : hash_key->key_parts = key_len / sizeof(hash_key->key[0]);
2842 : : }
2843 : :
2844 : 0 : rss->hash_init_val = init_val;
2845 : 0 : old_func = rss->hash_func;
2846 : 0 : rss->hash_func = func;
2847 : 0 : rc = ena_com_set_hash_function(ena_dev);
2848 : :
2849 : : /* Restore the old function */
2850 [ # # ]: 0 : if (unlikely(rc))
2851 : 0 : rss->hash_func = old_func;
2852 : :
2853 : : return rc;
2854 : : }
2855 : :
2856 : 0 : int ena_com_get_hash_function(struct ena_com_dev *ena_dev,
2857 : : enum ena_admin_hash_functions *func)
2858 : : {
2859 : : struct ena_rss *rss = &ena_dev->rss;
2860 : : struct ena_admin_get_feat_resp get_resp;
2861 : : int rc;
2862 : :
2863 [ # # ]: 0 : if (unlikely(!func))
2864 : : return ENA_COM_INVAL;
2865 : :
2866 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2867 : : ENA_ADMIN_RSS_HASH_FUNCTION,
2868 : : rss->hash_key_dma_addr,
2869 : : sizeof(*rss->hash_key), 0);
2870 [ # # ]: 0 : if (unlikely(rc))
2871 : : return rc;
2872 : :
2873 : : /* ENA_FFS() returns 1 in case the lsb is set */
2874 : 0 : rss->hash_func = ENA_FFS(get_resp.u.flow_hash_func.selected_func);
2875 [ # # ]: 0 : if (rss->hash_func)
2876 : 0 : rss->hash_func--;
2877 : :
2878 : 0 : *func = rss->hash_func;
2879 : :
2880 : 0 : return 0;
2881 : : }
2882 : :
2883 : 0 : int ena_com_get_hash_key(struct ena_com_dev *ena_dev, u8 *key)
2884 : : {
2885 : 0 : struct ena_admin_feature_rss_flow_hash_control *hash_key =
2886 : : ena_dev->rss.hash_key;
2887 : :
2888 [ # # ]: 0 : if (key)
2889 : 0 : memcpy(key, hash_key->key,
2890 : 0 : (size_t)(hash_key->key_parts) * sizeof(hash_key->key[0]));
2891 : :
2892 : 0 : return 0;
2893 : : }
2894 : :
2895 : 0 : int ena_com_get_hash_ctrl(struct ena_com_dev *ena_dev,
2896 : : enum ena_admin_flow_hash_proto proto,
2897 : : u16 *fields)
2898 : : {
2899 : : struct ena_rss *rss = &ena_dev->rss;
2900 : : struct ena_admin_get_feat_resp get_resp;
2901 : : int rc;
2902 : :
2903 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
2904 : : ENA_ADMIN_RSS_HASH_INPUT,
2905 : : rss->hash_ctrl_dma_addr,
2906 : : sizeof(*rss->hash_ctrl), 0);
2907 [ # # ]: 0 : if (unlikely(rc))
2908 : : return rc;
2909 : :
2910 [ # # ]: 0 : if (fields)
2911 : 0 : *fields = rss->hash_ctrl->selected_fields[proto].fields;
2912 : :
2913 : : return 0;
2914 : : }
2915 : :
2916 : 0 : int ena_com_set_hash_ctrl(struct ena_com_dev *ena_dev)
2917 : : {
2918 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
2919 : : struct ena_rss *rss = &ena_dev->rss;
2920 : : struct ena_admin_feature_rss_hash_control *hash_ctrl = rss->hash_ctrl;
2921 : : struct ena_admin_set_feat_cmd cmd;
2922 : : struct ena_admin_set_feat_resp resp;
2923 : : int ret;
2924 : :
2925 : : if (!ena_com_check_supported_feature_id(ena_dev,
2926 : : ENA_ADMIN_RSS_HASH_INPUT)) {
2927 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
2928 : : ENA_ADMIN_RSS_HASH_INPUT);
2929 : : return ENA_COM_UNSUPPORTED;
2930 : : }
2931 : :
2932 : : memset(&cmd, 0x0, sizeof(cmd));
2933 : :
2934 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
2935 : 0 : cmd.aq_common_descriptor.flags =
2936 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
2937 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_HASH_INPUT;
2938 : 0 : cmd.u.flow_hash_input.enabled_input_sort =
2939 : : ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L3_SORT_MASK |
2940 : : ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L4_SORT_MASK;
2941 : :
2942 : 0 : ret = ena_com_mem_addr_set(ena_dev,
2943 : : &cmd.control_buffer.address,
2944 : : rss->hash_ctrl_dma_addr);
2945 [ # # ]: 0 : if (unlikely(ret)) {
2946 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
2947 : 0 : return ret;
2948 : : }
2949 : 0 : cmd.control_buffer.length = sizeof(*hash_ctrl);
2950 : :
2951 : 0 : ret = ena_com_execute_admin_command(admin_queue,
2952 : : (struct ena_admin_aq_entry *)&cmd,
2953 : : sizeof(cmd),
2954 : : (struct ena_admin_acq_entry *)&resp,
2955 : : sizeof(resp));
2956 [ # # ]: 0 : if (unlikely(ret))
2957 : 0 : ena_trc_err(ena_dev, "Failed to set hash input. error: %d\n", ret);
2958 : :
2959 : : return ret;
2960 : : }
2961 : :
2962 : 0 : int ena_com_set_default_hash_ctrl(struct ena_com_dev *ena_dev)
2963 : : {
2964 : : struct ena_rss *rss = &ena_dev->rss;
2965 : 0 : struct ena_admin_feature_rss_hash_control *hash_ctrl =
2966 : : rss->hash_ctrl;
2967 : : u16 available_fields = 0;
2968 : : int rc, i;
2969 : :
2970 : : /* Get the supported hash input */
2971 : 0 : rc = ena_com_get_hash_ctrl(ena_dev, 0, NULL);
2972 [ # # ]: 0 : if (unlikely(rc))
2973 : : return rc;
2974 : :
2975 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_TCP4].fields =
2976 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2977 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2978 : :
2979 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_UDP4].fields =
2980 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2981 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2982 : :
2983 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_TCP6].fields =
2984 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2985 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2986 : :
2987 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_UDP6].fields =
2988 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA |
2989 : : ENA_ADMIN_RSS_L4_DP | ENA_ADMIN_RSS_L4_SP;
2990 : :
2991 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP4].fields =
2992 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
2993 : :
2994 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP6].fields =
2995 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
2996 : :
2997 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_IP4_FRAG].fields =
2998 : : ENA_ADMIN_RSS_L3_SA | ENA_ADMIN_RSS_L3_DA;
2999 : :
3000 : 0 : hash_ctrl->selected_fields[ENA_ADMIN_RSS_NOT_IP].fields =
3001 : : ENA_ADMIN_RSS_L2_DA | ENA_ADMIN_RSS_L2_SA;
3002 : :
3003 [ # # ]: 0 : for (i = 0; i < ENA_ADMIN_RSS_PROTO_NUM; i++) {
3004 : 0 : available_fields = hash_ctrl->selected_fields[i].fields &
3005 : 0 : hash_ctrl->supported_fields[i].fields;
3006 [ # # ]: 0 : if (available_fields != hash_ctrl->selected_fields[i].fields) {
3007 : 0 : ena_trc_err(ena_dev, "Hash control doesn't support all the desire configuration. proto %x supported %x selected %x\n",
3008 : : i, hash_ctrl->supported_fields[i].fields,
3009 : : hash_ctrl->selected_fields[i].fields);
3010 : 0 : return ENA_COM_UNSUPPORTED;
3011 : : }
3012 : : }
3013 : :
3014 : 0 : rc = ena_com_set_hash_ctrl(ena_dev);
3015 : :
3016 : : /* In case of failure, restore the old hash ctrl */
3017 [ # # ]: 0 : if (unlikely(rc))
3018 : 0 : ena_com_get_hash_ctrl(ena_dev, 0, NULL);
3019 : :
3020 : : return rc;
3021 : : }
3022 : :
3023 : 0 : int ena_com_fill_hash_ctrl(struct ena_com_dev *ena_dev,
3024 : : enum ena_admin_flow_hash_proto proto,
3025 : : u16 hash_fields)
3026 : : {
3027 : : struct ena_rss *rss = &ena_dev->rss;
3028 : 0 : struct ena_admin_feature_rss_hash_control *hash_ctrl = rss->hash_ctrl;
3029 : : u16 supported_fields;
3030 : : int rc;
3031 : :
3032 [ # # ]: 0 : if (proto >= ENA_ADMIN_RSS_PROTO_NUM) {
3033 : 0 : ena_trc_err(ena_dev, "Invalid proto num (%u)\n", proto);
3034 : 0 : return ENA_COM_INVAL;
3035 : : }
3036 : :
3037 : : /* Get the ctrl table */
3038 : 0 : rc = ena_com_get_hash_ctrl(ena_dev, proto, NULL);
3039 [ # # ]: 0 : if (unlikely(rc))
3040 : : return rc;
3041 : :
3042 : : /* Make sure all the fields are supported */
3043 : 0 : supported_fields = hash_ctrl->supported_fields[proto].fields;
3044 [ # # ]: 0 : if ((hash_fields & supported_fields) != hash_fields) {
3045 : 0 : ena_trc_err(ena_dev, "Proto %d doesn't support the required fields %x. supports only: %x\n",
3046 : : proto, hash_fields, supported_fields);
3047 : : }
3048 : :
3049 : 0 : hash_ctrl->selected_fields[proto].fields = hash_fields;
3050 : :
3051 : 0 : rc = ena_com_set_hash_ctrl(ena_dev);
3052 : :
3053 : : /* In case of failure, restore the old hash ctrl */
3054 [ # # ]: 0 : if (unlikely(rc))
3055 : 0 : ena_com_get_hash_ctrl(ena_dev, 0, NULL);
3056 : :
3057 : : return 0;
3058 : : }
3059 : :
3060 : 0 : int ena_com_indirect_table_fill_entry(struct ena_com_dev *ena_dev,
3061 : : u16 entry_idx, u16 entry_value)
3062 : : {
3063 : : struct ena_rss *rss = &ena_dev->rss;
3064 : :
3065 [ # # ]: 0 : if (unlikely(entry_idx >= (1 << rss->tbl_log_size)))
3066 : : return ENA_COM_INVAL;
3067 : :
3068 [ # # ]: 0 : if (unlikely((entry_value > ENA_TOTAL_NUM_QUEUES)))
3069 : : return ENA_COM_INVAL;
3070 : :
3071 : 0 : rss->host_rss_ind_tbl[entry_idx] = entry_value;
3072 : :
3073 : 0 : return 0;
3074 : : }
3075 : :
3076 : 0 : int ena_com_indirect_table_set(struct ena_com_dev *ena_dev)
3077 : : {
3078 [ # # ]: 0 : struct ena_com_admin_queue *admin_queue = &ena_dev->admin_queue;
3079 : : struct ena_rss *rss = &ena_dev->rss;
3080 : : struct ena_admin_set_feat_cmd cmd;
3081 : : struct ena_admin_set_feat_resp resp;
3082 : : int ret;
3083 : :
3084 : : if (!ena_com_check_supported_feature_id(ena_dev,
3085 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG)) {
3086 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
3087 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG);
3088 : : return ENA_COM_UNSUPPORTED;
3089 : : }
3090 : :
3091 : 0 : ret = ena_com_ind_tbl_convert_to_device(ena_dev);
3092 [ # # ]: 0 : if (ret) {
3093 : 0 : ena_trc_err(ena_dev, "Failed to convert host indirection table to device table\n");
3094 : 0 : return ret;
3095 : : }
3096 : :
3097 : : memset(&cmd, 0x0, sizeof(cmd));
3098 : :
3099 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
3100 : 0 : cmd.aq_common_descriptor.flags =
3101 : : ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK;
3102 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG;
3103 : 0 : cmd.u.ind_table.size = rss->tbl_log_size;
3104 : 0 : cmd.u.ind_table.inline_index = 0xFFFFFFFF;
3105 : :
3106 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3107 : : &cmd.control_buffer.address,
3108 : : rss->rss_ind_tbl_dma_addr);
3109 [ # # ]: 0 : if (unlikely(ret)) {
3110 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3111 : 0 : return ret;
3112 : : }
3113 : :
3114 : 0 : cmd.control_buffer.length = (1ULL << rss->tbl_log_size) *
3115 : : sizeof(struct ena_admin_rss_ind_table_entry);
3116 : :
3117 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3118 : : (struct ena_admin_aq_entry *)&cmd,
3119 : : sizeof(cmd),
3120 : : (struct ena_admin_acq_entry *)&resp,
3121 : : sizeof(resp));
3122 : :
3123 [ # # ]: 0 : if (unlikely(ret))
3124 : 0 : ena_trc_err(ena_dev, "Failed to set indirect table. error: %d\n", ret);
3125 : :
3126 : : return ret;
3127 : : }
3128 : :
3129 : 0 : int ena_com_indirect_table_get(struct ena_com_dev *ena_dev, u32 *ind_tbl)
3130 : : {
3131 : : struct ena_rss *rss = &ena_dev->rss;
3132 : : struct ena_admin_get_feat_resp get_resp;
3133 : : u32 tbl_size;
3134 : : int i, rc;
3135 : :
3136 : 0 : tbl_size = (1ULL << rss->tbl_log_size) *
3137 : : sizeof(struct ena_admin_rss_ind_table_entry);
3138 : :
3139 : 0 : rc = ena_com_get_feature_ex(ena_dev, &get_resp,
3140 : : ENA_ADMIN_RSS_INDIRECTION_TABLE_CONFIG,
3141 : : rss->rss_ind_tbl_dma_addr,
3142 : : tbl_size, 0);
3143 [ # # ]: 0 : if (unlikely(rc))
3144 : : return rc;
3145 : :
3146 [ # # ]: 0 : if (!ind_tbl)
3147 : : return 0;
3148 : :
3149 [ # # ]: 0 : for (i = 0; i < (1 << rss->tbl_log_size); i++)
3150 : 0 : ind_tbl[i] = rss->host_rss_ind_tbl[i];
3151 : :
3152 : : return 0;
3153 : : }
3154 : :
3155 : 0 : int ena_com_rss_init(struct ena_com_dev *ena_dev)
3156 : : {
3157 : : int rc;
3158 : :
3159 : 0 : memset(&ena_dev->rss, 0x0, sizeof(ena_dev->rss));
3160 : :
3161 : 0 : rc = ena_com_indirect_table_allocate(ena_dev);
3162 [ # # ]: 0 : if (unlikely(rc))
3163 : 0 : goto err_indr_tbl;
3164 : :
3165 : : /* The following function might return unsupported in case the
3166 : : * device doesn't support setting the key / hash function. We can safely
3167 : : * ignore this error and have indirection table support only.
3168 : : */
3169 : 0 : rc = ena_com_hash_key_allocate(ena_dev);
3170 [ # # ]: 0 : if (likely(!rc))
3171 : : ena_com_hash_key_fill_default_key(ena_dev);
3172 [ # # ]: 0 : else if (rc != ENA_COM_UNSUPPORTED)
3173 : 0 : goto err_hash_key;
3174 : :
3175 : 0 : rc = ena_com_hash_ctrl_init(ena_dev);
3176 [ # # ]: 0 : if (unlikely(rc))
3177 [ # # ]: 0 : goto err_hash_ctrl;
3178 : :
3179 : : return 0;
3180 : :
3181 : : err_hash_ctrl:
3182 : : ena_com_hash_key_destroy(ena_dev);
3183 : 0 : err_hash_key:
3184 : 0 : ena_com_indirect_table_destroy(ena_dev);
3185 : : err_indr_tbl:
3186 : :
3187 : : return rc;
3188 : : }
3189 : :
3190 : 0 : void ena_com_rss_destroy(struct ena_com_dev *ena_dev)
3191 : : {
3192 : 0 : ena_com_indirect_table_destroy(ena_dev);
3193 : : ena_com_hash_key_destroy(ena_dev);
3194 : : ena_com_hash_ctrl_destroy(ena_dev);
3195 : :
3196 : 0 : memset(&ena_dev->rss, 0x0, sizeof(ena_dev->rss));
3197 : 0 : }
3198 : :
3199 : 0 : int ena_com_allocate_host_info(struct ena_com_dev *ena_dev)
3200 : : {
3201 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3202 : :
3203 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3204 : : SZ_4K,
3205 : : host_attr->host_info,
3206 : : host_attr->host_info_dma_addr,
3207 : : host_attr->host_info_dma_handle);
3208 [ # # ]: 0 : if (unlikely(!host_attr->host_info))
3209 : : return ENA_COM_NO_MEM;
3210 : :
3211 : 0 : host_attr->host_info->ena_spec_version = ((ENA_COMMON_SPEC_VERSION_MAJOR <<
3212 : : ENA_REGS_VERSION_MAJOR_VERSION_SHIFT) |
3213 : : (ENA_COMMON_SPEC_VERSION_MINOR));
3214 : :
3215 : 0 : return 0;
3216 : : }
3217 : :
3218 : 0 : int ena_com_allocate_debug_area(struct ena_com_dev *ena_dev,
3219 : : u32 debug_area_size)
3220 : : {
3221 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3222 : :
3223 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3224 : : debug_area_size,
3225 : : host_attr->debug_area_virt_addr,
3226 : : host_attr->debug_area_dma_addr,
3227 : : host_attr->debug_area_dma_handle);
3228 [ # # ]: 0 : if (unlikely(!host_attr->debug_area_virt_addr)) {
3229 : 0 : host_attr->debug_area_size = 0;
3230 : 0 : return ENA_COM_NO_MEM;
3231 : : }
3232 : :
3233 : 0 : host_attr->debug_area_size = debug_area_size;
3234 : :
3235 : 0 : return 0;
3236 : : }
3237 : :
3238 : 0 : int ena_com_allocate_customer_metrics_buffer(struct ena_com_dev *ena_dev)
3239 : : {
3240 : : struct ena_customer_metrics *customer_metrics = &ena_dev->customer_metrics;
3241 : :
3242 : 0 : customer_metrics->buffer_len = ENA_CUSTOMER_METRICS_BUFFER_SIZE;
3243 : 0 : customer_metrics->buffer_virt_addr = NULL;
3244 : :
3245 : 0 : ENA_MEM_ALLOC_COHERENT(ena_dev->dmadev,
3246 : : customer_metrics->buffer_len,
3247 : : customer_metrics->buffer_virt_addr,
3248 : : customer_metrics->buffer_dma_addr,
3249 : : customer_metrics->buffer_dma_handle);
3250 [ # # ]: 0 : if (unlikely(!customer_metrics->buffer_virt_addr)) {
3251 : 0 : customer_metrics->buffer_len = 0;
3252 : 0 : return ENA_COM_NO_MEM;
3253 : : }
3254 : :
3255 : : return 0;
3256 : : }
3257 : :
3258 : 0 : void ena_com_delete_host_info(struct ena_com_dev *ena_dev)
3259 : : {
3260 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3261 : :
3262 [ # # ]: 0 : if (host_attr->host_info) {
3263 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3264 : : SZ_4K,
3265 : : host_attr->host_info,
3266 : : host_attr->host_info_dma_addr,
3267 : : host_attr->host_info_dma_handle);
3268 : 0 : host_attr->host_info = NULL;
3269 : : }
3270 : 0 : }
3271 : :
3272 : 0 : void ena_com_delete_debug_area(struct ena_com_dev *ena_dev)
3273 : : {
3274 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3275 : :
3276 [ # # ]: 0 : if (host_attr->debug_area_virt_addr) {
3277 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3278 : : host_attr->debug_area_size,
3279 : : host_attr->debug_area_virt_addr,
3280 : : host_attr->debug_area_dma_addr,
3281 : : host_attr->debug_area_dma_handle);
3282 : 0 : host_attr->debug_area_virt_addr = NULL;
3283 : : }
3284 : 0 : }
3285 : :
3286 : 0 : void ena_com_delete_customer_metrics_buffer(struct ena_com_dev *ena_dev)
3287 : : {
3288 : : struct ena_customer_metrics *customer_metrics = &ena_dev->customer_metrics;
3289 : :
3290 [ # # ]: 0 : if (customer_metrics->buffer_virt_addr) {
3291 : 0 : ENA_MEM_FREE_COHERENT(ena_dev->dmadev,
3292 : : customer_metrics->buffer_len,
3293 : : customer_metrics->buffer_virt_addr,
3294 : : customer_metrics->buffer_dma_addr,
3295 : : customer_metrics->buffer_dma_handle);
3296 : 0 : customer_metrics->buffer_virt_addr = NULL;
3297 : 0 : customer_metrics->buffer_len = 0;
3298 : : }
3299 : 0 : }
3300 : :
3301 : 0 : int ena_com_set_host_attributes(struct ena_com_dev *ena_dev)
3302 : : {
3303 : : struct ena_host_attribute *host_attr = &ena_dev->host_attr;
3304 : : struct ena_com_admin_queue *admin_queue;
3305 : : struct ena_admin_set_feat_cmd cmd;
3306 : : struct ena_admin_set_feat_resp resp;
3307 : :
3308 : : int ret;
3309 : :
3310 : : /* Host attribute config is called before ena_com_get_dev_attr_feat
3311 : : * so ena_com can't check if the feature is supported.
3312 : : */
3313 : :
3314 : : memset(&cmd, 0x0, sizeof(cmd));
3315 : 0 : admin_queue = &ena_dev->admin_queue;
3316 : :
3317 : 0 : cmd.aq_common_descriptor.opcode = ENA_ADMIN_SET_FEATURE;
3318 : 0 : cmd.feat_common.feature_id = ENA_ADMIN_HOST_ATTR_CONFIG;
3319 : :
3320 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3321 : : &cmd.u.host_attr.debug_ba,
3322 : : host_attr->debug_area_dma_addr);
3323 [ # # ]: 0 : if (unlikely(ret)) {
3324 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3325 : 0 : return ret;
3326 : : }
3327 : :
3328 : 0 : ret = ena_com_mem_addr_set(ena_dev,
3329 : : &cmd.u.host_attr.os_info_ba,
3330 : : host_attr->host_info_dma_addr);
3331 [ # # ]: 0 : if (unlikely(ret)) {
3332 : 0 : ena_trc_err(ena_dev, "Memory address set failed\n");
3333 : 0 : return ret;
3334 : : }
3335 : :
3336 : 0 : cmd.u.host_attr.debug_area_size = host_attr->debug_area_size;
3337 : :
3338 : 0 : ret = ena_com_execute_admin_command(admin_queue,
3339 : : (struct ena_admin_aq_entry *)&cmd,
3340 : : sizeof(cmd),
3341 : : (struct ena_admin_acq_entry *)&resp,
3342 : : sizeof(resp));
3343 : :
3344 [ # # ]: 0 : if (unlikely(ret))
3345 : 0 : ena_trc_err(ena_dev, "Failed to set host attributes: %d\n", ret);
3346 : :
3347 : : return ret;
3348 : : }
3349 : :
3350 : : /* Interrupt moderation */
3351 [ # # ]: 0 : bool ena_com_interrupt_moderation_supported(struct ena_com_dev *ena_dev)
3352 : : {
3353 : 0 : return ena_com_check_supported_feature_id(ena_dev,
3354 : : ENA_ADMIN_INTERRUPT_MODERATION);
3355 : : }
3356 : :
3357 : : static int ena_com_update_nonadaptive_moderation_interval(struct ena_com_dev *ena_dev,
3358 : : u32 coalesce_usecs,
3359 : : u32 intr_delay_resolution,
3360 : : u32 *intr_moder_interval)
3361 : : {
3362 : 0 : if (!intr_delay_resolution) {
3363 : 0 : ena_trc_err(ena_dev, "Illegal interrupt delay granularity value\n");
3364 : 0 : return ENA_COM_FAULT;
3365 : : }
3366 : :
3367 : 0 : *intr_moder_interval = coalesce_usecs / intr_delay_resolution;
3368 : :
3369 : 0 : return 0;
3370 : : }
3371 : :
3372 : 0 : int ena_com_update_nonadaptive_moderation_interval_tx(struct ena_com_dev *ena_dev,
3373 : : u32 tx_coalesce_usecs)
3374 : : {
3375 : 0 : return ena_com_update_nonadaptive_moderation_interval(ena_dev,
3376 : : tx_coalesce_usecs,
3377 [ # # ]: 0 : ena_dev->intr_delay_resolution,
3378 : : &ena_dev->intr_moder_tx_interval);
3379 : : }
3380 : :
3381 : 0 : int ena_com_update_nonadaptive_moderation_interval_rx(struct ena_com_dev *ena_dev,
3382 : : u32 rx_coalesce_usecs)
3383 : : {
3384 : 0 : return ena_com_update_nonadaptive_moderation_interval(ena_dev,
3385 : : rx_coalesce_usecs,
3386 [ # # ]: 0 : ena_dev->intr_delay_resolution,
3387 : : &ena_dev->intr_moder_rx_interval);
3388 : : }
3389 : :
3390 : 0 : int ena_com_init_interrupt_moderation(struct ena_com_dev *ena_dev)
3391 : : {
3392 : : struct ena_admin_get_feat_resp get_resp;
3393 : : u16 delay_resolution;
3394 : : int rc;
3395 : :
3396 : : rc = ena_com_get_feature(ena_dev, &get_resp,
3397 : : ENA_ADMIN_INTERRUPT_MODERATION, 0);
3398 : :
3399 [ # # ]: 0 : if (rc) {
3400 [ # # ]: 0 : if (rc == ENA_COM_UNSUPPORTED) {
3401 : : ena_trc_dbg(ena_dev, "Feature %d isn't supported\n",
3402 : : ENA_ADMIN_INTERRUPT_MODERATION);
3403 : : rc = 0;
3404 : : } else {
3405 : 0 : ena_trc_err(ena_dev,
3406 : : "Failed to get interrupt moderation admin cmd. rc: %d\n", rc);
3407 : : }
3408 : :
3409 : : /* no moderation supported, disable adaptive support */
3410 : : ena_com_disable_adaptive_moderation(ena_dev);
3411 : 0 : return rc;
3412 : : }
3413 : :
3414 : : /* if moderation is supported by device we set adaptive moderation */
3415 : 0 : delay_resolution = get_resp.u.intr_moderation.intr_delay_resolution;
3416 : 0 : ena_com_update_intr_delay_resolution(ena_dev, delay_resolution);
3417 : :
3418 : : /* Disable adaptive moderation by default - can be enabled later */
3419 : : ena_com_disable_adaptive_moderation(ena_dev);
3420 : :
3421 : 0 : return 0;
3422 : : }
3423 : :
3424 : 0 : unsigned int ena_com_get_nonadaptive_moderation_interval_tx(struct ena_com_dev *ena_dev)
3425 : : {
3426 : 0 : return ena_dev->intr_moder_tx_interval;
3427 : : }
3428 : :
3429 : 0 : unsigned int ena_com_get_nonadaptive_moderation_interval_rx(struct ena_com_dev *ena_dev)
3430 : : {
3431 : 0 : return ena_dev->intr_moder_rx_interval;
3432 : : }
3433 : :
3434 : 0 : int ena_com_config_dev_mode(struct ena_com_dev *ena_dev,
3435 : : struct ena_admin_feature_llq_desc *llq_features,
3436 : : struct ena_llq_configurations *llq_default_cfg)
3437 : : {
3438 : : struct ena_com_llq_info *llq_info = &ena_dev->llq_info;
3439 : : int rc;
3440 : :
3441 [ # # ]: 0 : if (!llq_features->max_llq_num) {
3442 : 0 : ena_dev->tx_mem_queue_type = ENA_ADMIN_PLACEMENT_POLICY_HOST;
3443 : 0 : return 0;
3444 : : }
3445 : :
3446 : 0 : rc = ena_com_config_llq_info(ena_dev, llq_features, llq_default_cfg);
3447 [ # # ]: 0 : if (unlikely(rc))
3448 : : return rc;
3449 : :
3450 : 0 : ena_dev->tx_max_header_size = llq_info->desc_list_entry_size -
3451 : 0 : (llq_info->descs_num_before_header * sizeof(struct ena_eth_io_tx_desc));
3452 : :
3453 [ # # ]: 0 : if (unlikely(ena_dev->tx_max_header_size == 0)) {
3454 : 0 : ena_trc_err(ena_dev, "The size of the LLQ entry is smaller than needed\n");
3455 : 0 : return ENA_COM_INVAL;
3456 : : }
3457 : :
3458 : 0 : ena_dev->tx_mem_queue_type = ENA_ADMIN_PLACEMENT_POLICY_DEV;
3459 : :
3460 : 0 : return 0;
3461 : : }
|
