Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright 2019 Mellanox Technologies, Ltd
3 : : */
4 : :
5 : : #ifndef RTE_PMD_MLX5_COMMON_H_
6 : : #define RTE_PMD_MLX5_COMMON_H_
7 : :
8 : : #include <stdio.h>
9 : :
10 : : #include <rte_compat.h>
11 : : #include <rte_pci.h>
12 : : #include <bus_pci_driver.h>
13 : : #include <rte_debug.h>
14 : : #include <rte_atomic.h>
15 : : #include <rte_rwlock.h>
16 : : #include <rte_log.h>
17 : : #include <rte_kvargs.h>
18 : : #include <rte_devargs.h>
19 : : #include <rte_bitops.h>
20 : : #include <rte_lcore.h>
21 : : #include <rte_spinlock.h>
22 : : #include <rte_os_shim.h>
23 : :
24 : : #include "mlx5_prm.h"
25 : : #include "mlx5_devx_cmds.h"
26 : : #include "mlx5_common_os.h"
27 : : #include "mlx5_common_mr.h"
28 : :
29 : : /* Reported driver name. */
30 : : #define MLX5_PCI_DRIVER_NAME "mlx5_pci"
31 : : #define MLX5_AUXILIARY_DRIVER_NAME "mlx5_auxiliary"
32 : :
33 : : /* Bit-field manipulation. */
34 : : #define BITFIELD_DECLARE(bf, type, size) \
35 : : type bf[(((size_t)(size) / (sizeof(type) * CHAR_BIT)) + \
36 : : !!((size_t)(size) % (sizeof(type) * CHAR_BIT)))]
37 : : #define BITFIELD_DEFINE(bf, type, size) \
38 : : BITFIELD_DECLARE((bf), type, (size)) = { 0 }
39 : : #define BITFIELD_SET(bf, b) \
40 : : (void)((bf)[((b) / (sizeof((bf)[0]) * CHAR_BIT))] |= \
41 : : ((size_t)1 << ((b) % (sizeof((bf)[0]) * CHAR_BIT))))
42 : : #define BITFIELD_RESET(bf, b) \
43 : : (void)((bf)[((b) / (sizeof((bf)[0]) * CHAR_BIT))] &= \
44 : : ~((size_t)1 << ((b) % (sizeof((bf)[0]) * CHAR_BIT))))
45 : : #define BITFIELD_ISSET(bf, b) \
46 : : !!(((bf)[((b) / (sizeof((bf)[0]) * CHAR_BIT))] & \
47 : : ((size_t)1 << ((b) % (sizeof((bf)[0]) * CHAR_BIT)))))
48 : :
49 : : /*
50 : : * Helper macros to work around __VA_ARGS__ limitations in a C99 compliant
51 : : * manner.
52 : : */
53 : : #define PMD_DRV_LOG_STRIP(a, b) a
54 : : #define PMD_DRV_LOG_OPAREN (
55 : : #define PMD_DRV_LOG_CPAREN )
56 : : #define PMD_DRV_LOG_COMMA ,
57 : :
58 : : /* Return the file name part of a path. */
59 : : static inline const char *
60 : : pmd_drv_log_basename(const char *s)
61 : : {
62 : : const char *n = s;
63 : :
64 : : while (*n)
65 : : if (*(n++) == '/')
66 : : s = n;
67 : : return s;
68 : : }
69 : :
70 : : #define PMD_DRV_LOG___(level, type, name, ...) \
71 : : rte_log(RTE_LOG_ ## level, \
72 : : type, \
73 : : RTE_FMT(name ": " \
74 : : RTE_FMT_HEAD(__VA_ARGS__,), \
75 : : RTE_FMT_TAIL(__VA_ARGS__,)))
76 : :
77 : : #ifdef RTE_LIBRTE_MLX5_DEBUG
78 : :
79 : : #define PMD_DRV_LOG__(level, type, name, ...) \
80 : : PMD_DRV_LOG___(level, type, name, "%s:%u: %s(): " __VA_ARGS__)
81 : : #define PMD_DRV_LOG_(level, type, name, s, ...) \
82 : : PMD_DRV_LOG__(level, type, name,\
83 : : s "\n" PMD_DRV_LOG_COMMA \
84 : : pmd_drv_log_basename(__FILE__) PMD_DRV_LOG_COMMA \
85 : : __LINE__ PMD_DRV_LOG_COMMA \
86 : : __func__, \
87 : : __VA_ARGS__)
88 : :
89 : : #else /* RTE_LIBRTE_MLX5_DEBUG */
90 : : #define PMD_DRV_LOG__(level, type, name, ...) \
91 : : PMD_DRV_LOG___(level, type, name, __VA_ARGS__)
92 : : #define PMD_DRV_LOG_(level, type, name, s, ...) \
93 : : PMD_DRV_LOG__(level, type, name, s "\n", __VA_ARGS__)
94 : :
95 : : #endif /* RTE_LIBRTE_MLX5_DEBUG */
96 : :
97 : : /* claim_zero() does not perform any check when debugging is disabled. */
98 : : #ifdef RTE_LIBRTE_MLX5_DEBUG
99 : :
100 : : #define MLX5_ASSERT(exp) RTE_VERIFY(exp)
101 : : #define claim_zero(...) MLX5_ASSERT((__VA_ARGS__) == 0)
102 : : #define claim_nonzero(...) MLX5_ASSERT((__VA_ARGS__) != 0)
103 : :
104 : : #else /* RTE_LIBRTE_MLX5_DEBUG */
105 : :
106 : : #define MLX5_ASSERT(exp) RTE_ASSERT(exp)
107 : : #define claim_zero(...) (__VA_ARGS__)
108 : : #define claim_nonzero(...) (__VA_ARGS__)
109 : :
110 : : #endif /* RTE_LIBRTE_MLX5_DEBUG */
111 : :
112 : : /**
113 : : * Returns true if debug mode is enabled for fast path operations.
114 : : */
115 : : static inline bool
116 : 0 : mlx5_fp_debug_enabled(void)
117 : : {
118 : : #ifdef RTE_LIBRTE_MLX5_DEBUG
119 : : return true;
120 : : #else
121 : 0 : return false;
122 : : #endif
123 : : }
124 : :
125 : : /* Allocate a buffer on the stack and fill it with a printf format string. */
126 : : #define MKSTR(name, ...) \
127 : : int mkstr_size_##name = snprintf(NULL, 0, "" __VA_ARGS__); \
128 : : char *name = alloca(mkstr_size_##name + 1); \
129 : : \
130 : : memset(name, 0, mkstr_size_##name + 1); \
131 : : snprintf(name, mkstr_size_##name + 1, "" __VA_ARGS__)
132 : :
133 : : enum {
134 : : PCI_VENDOR_ID_MELLANOX = 0x15b3,
135 : : };
136 : :
137 : : enum {
138 : : PCI_DEVICE_ID_MELLANOX_CONNECTX4 = 0x1013,
139 : : PCI_DEVICE_ID_MELLANOX_CONNECTX4VF = 0x1014,
140 : : PCI_DEVICE_ID_MELLANOX_CONNECTX4LX = 0x1015,
141 : : PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF = 0x1016,
142 : : PCI_DEVICE_ID_MELLANOX_CONNECTX5 = 0x1017,
143 : : PCI_DEVICE_ID_MELLANOX_CONNECTX5VF = 0x1018,
144 : : PCI_DEVICE_ID_MELLANOX_CONNECTX5EX = 0x1019,
145 : : PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF = 0x101a,
146 : : PCI_DEVICE_ID_MELLANOX_BLUEFIELD = 0xa2d2,
147 : : PCI_DEVICE_ID_MELLANOX_BLUEFIELDVF = 0xa2d3,
148 : : PCI_DEVICE_ID_MELLANOX_CONNECTX6 = 0x101b,
149 : : PCI_DEVICE_ID_MELLANOX_CONNECTX6VF = 0x101c,
150 : : PCI_DEVICE_ID_MELLANOX_CONNECTX6DX = 0x101d,
151 : : PCI_DEVICE_ID_MELLANOX_CONNECTXVF = 0x101e,
152 : : PCI_DEVICE_ID_MELLANOX_BLUEFIELD2 = 0xa2d6,
153 : : PCI_DEVICE_ID_MELLANOX_CONNECTX6LX = 0x101f,
154 : : PCI_DEVICE_ID_MELLANOX_CONNECTX7 = 0x1021,
155 : : PCI_DEVICE_ID_MELLANOX_BLUEFIELD3 = 0Xa2dc,
156 : : PCI_DEVICE_ID_MELLANOX_CONNECTX8 = 0x1023,
157 : : };
158 : :
159 : : /* Maximum number of simultaneous unicast MAC addresses. */
160 : : #define MLX5_MAX_UC_MAC_ADDRESSES 128
161 : : /* Maximum number of simultaneous Multicast MAC addresses. */
162 : : #define MLX5_MAX_MC_MAC_ADDRESSES 128
163 : : /* Maximum number of simultaneous MAC addresses. */
164 : : #define MLX5_MAX_MAC_ADDRESSES \
165 : : (MLX5_MAX_UC_MAC_ADDRESSES + MLX5_MAX_MC_MAC_ADDRESSES)
166 : :
167 : : /* Recognized Infiniband device physical port name types. */
168 : : enum mlx5_nl_phys_port_name_type {
169 : : MLX5_PHYS_PORT_NAME_TYPE_NOTSET = 0, /* Not set. */
170 : : MLX5_PHYS_PORT_NAME_TYPE_LEGACY, /* before kernel ver < 5.0 */
171 : : MLX5_PHYS_PORT_NAME_TYPE_UPLINK, /* p0, kernel ver >= 5.0 */
172 : : MLX5_PHYS_PORT_NAME_TYPE_PFVF, /* pf0vf0, kernel ver >= 5.0 */
173 : : MLX5_PHYS_PORT_NAME_TYPE_PFHPF, /* pf0, kernel ver >= 5.7, HPF rep */
174 : : MLX5_PHYS_PORT_NAME_TYPE_PFSF, /* pf0sf0, kernel ver >= 5.0 */
175 : : MLX5_PHYS_PORT_NAME_TYPE_UNKNOWN, /* Unrecognized. */
176 : : };
177 : :
178 : : struct mlx5_port_nl_info {
179 : : uint32_t ifindex;
180 : : uint8_t valid;
181 : : };
182 : :
183 : : struct mlx5_dev_info {
184 : : uint32_t port_num;
185 : : uint32_t ibindex;
186 : : char ibname[MLX5_FS_NAME_MAX];
187 : : uint8_t probe_opt;
188 : : struct mlx5_port_nl_info *port_info;
189 : : };
190 : :
191 : : /** Switch information returned by mlx5_nl_switch_info(). */
192 : : struct mlx5_switch_info {
193 : : uint32_t master:1; /**< Master device. */
194 : : uint32_t representor:1; /**< Representor device. */
195 : : enum mlx5_nl_phys_port_name_type name_type; /** < Port name type. */
196 : : int32_t ctrl_num; /**< Controller number (valid for c#pf#vf# format). */
197 : : int32_t pf_num; /**< PF number (valid for pfxvfx format only). */
198 : : int32_t port_name; /**< Representor port name. */
199 : : int32_t mpesw_owner; /**< MPESW owner port number. */
200 : : uint64_t switch_id; /**< Switch identifier. */
201 : : };
202 : :
203 : : /* CQE status. */
204 : : enum mlx5_cqe_status {
205 : : MLX5_CQE_STATUS_SW_OWN = -1,
206 : : MLX5_CQE_STATUS_HW_OWN = -2,
207 : : MLX5_CQE_STATUS_ERR = -3,
208 : : };
209 : :
210 : : /**
211 : : * Check whether CQE has an error opcode.
212 : : *
213 : : * @param op_code
214 : : * Opcode to check.
215 : : *
216 : : * @return
217 : : * The CQE status.
218 : : */
219 : : static __rte_always_inline enum mlx5_cqe_status
220 : : check_cqe_error(const uint8_t op_code)
221 : : {
222 : : /* Prevent speculative reading of other fields in CQE until
223 : : * CQE is valid.
224 : : */
225 : : rte_atomic_thread_fence(rte_memory_order_acquire);
226 : :
227 [ # # # # : 0 : if (unlikely(op_code == MLX5_CQE_RESP_ERR ||
# # # # #
# # # # #
# # ]
228 : : op_code == MLX5_CQE_REQ_ERR))
229 : 0 : return MLX5_CQE_STATUS_ERR;
230 : : return MLX5_CQE_STATUS_SW_OWN;
231 : : }
232 : :
233 : : /**
234 : : * Check whether CQE is valid using owner bit.
235 : : *
236 : : * @param cqe
237 : : * Pointer to CQE.
238 : : * @param cqes_n
239 : : * Size of completion queue.
240 : : * @param ci
241 : : * Consumer index.
242 : : *
243 : : * @return
244 : : * The CQE status.
245 : : */
246 : : static __rte_always_inline enum mlx5_cqe_status
247 : : check_cqe(volatile struct mlx5_cqe *cqe, const uint16_t cqes_n,
248 : : const uint16_t ci)
249 : : {
250 : 0 : const uint16_t idx = ci & cqes_n;
251 : 0 : const uint8_t op_own = cqe->op_own;
252 : 0 : const uint8_t op_owner = MLX5_CQE_OWNER(op_own);
253 : 0 : const uint8_t op_code = MLX5_CQE_OPCODE(op_own);
254 : :
255 [ # # # # : 0 : if (unlikely((op_owner != (!!(idx))) ||
# # # # #
# # # # #
# # # # #
# ]
256 : : (op_code == MLX5_CQE_INVALID)))
257 : : return MLX5_CQE_STATUS_HW_OWN;
258 : : return check_cqe_error(op_code);
259 : : }
260 : :
261 : : /**
262 : : * Check whether CQE is valid using validity iteration count.
263 : : *
264 : : * @param cqe
265 : : * Pointer to CQE.
266 : : * @param cqes_n
267 : : * Log 2 of completion queue size.
268 : : * @param ci
269 : : * Consumer index.
270 : : *
271 : : * @return
272 : : * The CQE status.
273 : : */
274 : : static __rte_always_inline enum mlx5_cqe_status
275 : : check_cqe_iteration(volatile struct mlx5_cqe *cqe, const uint16_t cqes_n,
276 : : const uint32_t ci)
277 : : {
278 : 0 : const uint8_t op_own = cqe->op_own;
279 : 0 : const uint8_t op_code = MLX5_CQE_OPCODE(op_own);
280 : 0 : const uint8_t vic = ci >> cqes_n;
281 : :
282 [ # # # # : 0 : if (unlikely((cqe->validity_iteration_count != vic) ||
# # # # #
# # # # #
# # # # #
# # # # #
# # # # ]
283 : : (op_code == MLX5_CQE_INVALID)))
284 : : return MLX5_CQE_STATUS_HW_OWN;
285 : : return check_cqe_error(op_code);
286 : : }
287 : :
288 : : /*
289 : : * Get PCI address <DBDF> string from EAL device.
290 : : *
291 : : * @param[out] addr
292 : : * The output address buffer string
293 : : * @param[in] size
294 : : * The output buffer size
295 : : * @return
296 : : * - 0 on success.
297 : : * - Negative value and rte_errno is set otherwise.
298 : : */
299 : : __rte_internal
300 : : int mlx5_dev_to_pci_str(const struct rte_device *dev, char *addr, size_t size);
301 : :
302 : : /*
303 : : * Get PCI address from sysfs of a PCI-related device.
304 : : *
305 : : * @param[in] dev_path
306 : : * The sysfs path should not point to the direct plain PCI device.
307 : : * Instead, the node "/device/" is used to access the real device.
308 : : * @param[out] pci_addr
309 : : * Parsed PCI address.
310 : : *
311 : : * @return
312 : : * - 0 on success.
313 : : * - Negative value and rte_errno is set otherwise.
314 : : */
315 : : __rte_internal
316 : : int mlx5_get_pci_addr(const char *dev_path, struct rte_pci_addr *pci_addr);
317 : :
318 : : /*
319 : : * Get kernel network interface name from sysfs IB device path.
320 : : *
321 : : * @param[in] ibdev_path
322 : : * The sysfs path to IB device.
323 : : * @param[out] ifname
324 : : * Interface name output of size IF_NAMESIZE.
325 : : *
326 : : * @return
327 : : * - 0 on success.
328 : : * - Negative value and rte_errno is set otherwise.
329 : : */
330 : : __rte_internal
331 : : int mlx5_get_ifname_sysfs(const char *ibdev_path, char *ifname);
332 : :
333 : : __rte_internal
334 : : int mlx5_auxiliary_get_child_name(const char *dev, const char *node,
335 : : char *child, size_t size);
336 : :
337 : : enum mlx5_class {
338 : : MLX5_CLASS_INVALID,
339 : : MLX5_CLASS_ETH = RTE_BIT64(0),
340 : : MLX5_CLASS_VDPA = RTE_BIT64(1),
341 : : MLX5_CLASS_REGEX = RTE_BIT64(2),
342 : : MLX5_CLASS_COMPRESS = RTE_BIT64(3),
343 : : MLX5_CLASS_CRYPTO = RTE_BIT64(4),
344 : : };
345 : :
346 : : #define MLX5_DBR_SIZE RTE_CACHE_LINE_SIZE
347 : :
348 : : /* devX creation object */
349 : : struct mlx5_devx_obj {
350 : : void *obj; /* The DV object. */
351 : : int id; /* The object ID. */
352 : : };
353 : :
354 : : /* UMR memory buffer used to define 1 entry in indirect mkey. */
355 : : struct mlx5_klm {
356 : : uint32_t byte_count;
357 : : uint32_t mkey;
358 : : uint64_t address;
359 : : };
360 : :
361 : : /** Control for key/values list. */
362 : : struct mlx5_kvargs_ctrl {
363 : : struct rte_kvargs *kvlist; /* Structure containing list of key/values.*/
364 : : bool is_used[RTE_KVARGS_MAX]; /* Indicator which devargs were used. */
365 : : };
366 : :
367 : : /**
368 : : * Call a handler function for each key/value in the list of keys.
369 : : *
370 : : * For each key/value association that matches the given key, calls the
371 : : * handler function with the for a given arg_name passing the value on the
372 : : * dictionary for that key and a given extra argument.
373 : : *
374 : : * @param mkvlist
375 : : * The mlx5_kvargs structure.
376 : : * @param keys
377 : : * A list of keys to process (table of const char *, the last must be NULL).
378 : : * @param handler
379 : : * The function to call for each matching key.
380 : : * @param opaque_arg
381 : : * A pointer passed unchanged to the handler.
382 : : *
383 : : * @return
384 : : * - 0 on success
385 : : * - Negative on error
386 : : */
387 : : __rte_internal
388 : : int
389 : : mlx5_kvargs_process(struct mlx5_kvargs_ctrl *mkvlist, const char *const keys[],
390 : : arg_handler_t handler, void *opaque_arg);
391 : :
392 : : /* All UAR arguments using doorbell register in datapath. */
393 : : struct mlx5_uar_data {
394 : : uint64_t *db;
395 : : /* The doorbell's virtual address mapped to the relevant HW UAR space.*/
396 : : #ifndef RTE_ARCH_64
397 : : rte_spinlock_t *sl_p;
398 : : /* Pointer to UAR access lock required for 32bit implementations. */
399 : : #endif /* RTE_ARCH_64 */
400 : : };
401 : :
402 : : /* DevX UAR control structure. */
403 : : struct mlx5_uar {
404 : : struct mlx5_uar_data bf_db; /* UAR data for Blueflame register. */
405 : : struct mlx5_uar_data cq_db; /* UAR data for CQ arm db register. */
406 : : void *obj; /* DevX UAR object. */
407 : : bool dbnc; /* Doorbell mapped to non-cached region. */
408 : : #ifndef RTE_ARCH_64
409 : : rte_spinlock_t bf_sl;
410 : : rte_spinlock_t cq_sl;
411 : : /* UAR access locks required for 32bit implementations. */
412 : : #endif /* RTE_ARCH_64 */
413 : : };
414 : :
415 : : /**
416 : : * Ring a doorbell and flush the update if requested.
417 : : *
418 : : * @param uar
419 : : * Pointer to UAR data structure.
420 : : * @param val
421 : : * value to write in big endian format.
422 : : * @param index
423 : : * Index of doorbell record.
424 : : * @param db_rec
425 : : * Address of doorbell record.
426 : : * @param flash
427 : : * Decide whether to flush the DB writing using a memory barrier.
428 : : */
429 : : static __rte_always_inline void
430 : : mlx5_doorbell_ring(struct mlx5_uar_data *uar, uint64_t val, uint32_t index,
431 : : volatile uint32_t *db_rec, bool flash)
432 : : {
433 : 0 : rte_io_wmb();
434 [ # # # # : 0 : *db_rec = rte_cpu_to_be_32(index);
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# ]
435 : : /* Ensure ordering between DB record actual update and UAR access. */
436 : : rte_wmb();
437 : : #ifdef RTE_ARCH_64
438 : 0 : *uar->db = val;
439 : : #else /* !RTE_ARCH_64 */
440 : : rte_spinlock_lock(uar->sl_p);
441 : : *(volatile uint32_t *)uar->db = val;
442 : : rte_io_wmb();
443 : : *((volatile uint32_t *)uar->db + 1) = val >> 32;
444 : : rte_spinlock_unlock(uar->sl_p);
445 : : #endif
446 [ # # # # : 0 : if (flash)
# # # # #
# # # # #
# # # # #
# # # # #
# # # # #
# ]
447 : : rte_wmb();
448 : : }
449 : :
450 : : /**
451 : : * Get the doorbell register mapping type.
452 : : *
453 : : * @param uar_mmap_offset
454 : : * Mmap offset of Verbs/DevX UAR.
455 : : * @param page_size
456 : : * System page size
457 : : *
458 : : * @return
459 : : * 1 for non-cached, 0 otherwise.
460 : : */
461 : : static inline uint16_t
462 : : mlx5_db_map_type_get(off_t uar_mmap_offset, size_t page_size)
463 : : {
464 : 0 : off_t cmd = uar_mmap_offset / page_size;
465 : :
466 : 0 : cmd >>= MLX5_UAR_MMAP_CMD_SHIFT;
467 : 0 : cmd &= MLX5_UAR_MMAP_CMD_MASK;
468 [ # # ]: 0 : if (cmd == MLX5_MMAP_GET_NC_PAGES_CMD)
469 : 0 : return 1;
470 : : return 0;
471 : : }
472 : :
473 : : __rte_internal
474 : : void mlx5_translate_port_name(const char *port_name_in,
475 : : struct mlx5_switch_info *port_info_out);
476 : : void mlx5_glue_constructor(void);
477 : : extern uint8_t haswell_broadwell_cpu;
478 : :
479 : : __rte_internal
480 : : void mlx5_common_init(void);
481 : :
482 : : /*
483 : : * Common Driver Interface
484 : : *
485 : : * ConnectX common driver supports multiple classes: net, vDPA, regex, crypto
486 : : * and compress devices. This layer enables creating such multiple classes
487 : : * on a single device by allowing to bind multiple class-specific device
488 : : * drivers to attach to the common driver.
489 : : *
490 : : * ------------ ------------- -------------- ----------------- ------------
491 : : * | mlx5 net | | mlx5 vdpa | | mlx5 regex | | mlx5 compress | | mlx5 ... |
492 : : * | driver | | driver | | driver | | driver | | drivers |
493 : : * ------------ ------------- -------------- ----------------- ------------
494 : : * ||
495 : : * -----------------
496 : : * | mlx5 |
497 : : * | common driver |
498 : : * -----------------
499 : : * | |
500 : : * ----------- -----------------
501 : : * | mlx5 | | mlx5 |
502 : : * | pci dev | | auxiliary dev |
503 : : * ----------- -----------------
504 : : *
505 : : * - mlx5 PCI bus driver binds to mlx5 PCI devices defined by PCI ID table
506 : : * of all related devices.
507 : : * - mlx5 class driver such as net, vDPA, regex defines its specific
508 : : * PCI ID table and mlx5 bus driver probes matching class drivers.
509 : : * - mlx5 common driver is central place that validates supported
510 : : * class combinations.
511 : : * - mlx5 common driver hides bus difference by resolving device address
512 : : * from devargs, locating target RDMA device and probing with it.
513 : : */
514 : :
515 : : /*
516 : : * Device configuration structure.
517 : : *
518 : : * Merged configuration from:
519 : : *
520 : : * - Device capabilities,
521 : : * - User device parameters disabled features.
522 : : */
523 : : struct mlx5_common_dev_config {
524 : : struct mlx5_hca_attr hca_attr; /* HCA attributes. */
525 : : int dbnc; /* Skip doorbell register write barrier. */
526 : : int device_fd; /* Device file descriptor for importation. */
527 : : int pd_handle; /* Protection Domain handle for importation. */
528 : : unsigned int devx:1; /* Whether devx interface is available or not. */
529 : : unsigned int sys_mem_en:1; /* The default memory allocator. */
530 : : unsigned int probe_opt:1; /* Optimize probing . */
531 : : unsigned int mr_mempool_reg_en:1;
532 : : /* Allow/prevent implicit mempool memory registration. */
533 : : unsigned int mr_ext_memseg_en:1;
534 : : /* Whether memseg should be extended for MR creation. */
535 : : };
536 : :
537 : : struct mlx5_common_device {
538 : : struct rte_device *dev;
539 : : TAILQ_ENTRY(mlx5_common_device) next;
540 : : uint32_t classes_loaded;
541 : : void *ctx; /* Verbs/DV/DevX context. */
542 : : void *pd; /* Protection Domain. */
543 : : struct mlx5_dev_info dev_info; /* Device port info queried via netlink. */
544 : : uint32_t pdn; /* Protection Domain Number. */
545 : : struct mlx5_mr_share_cache mr_scache; /* Global shared MR cache. */
546 : : struct mlx5_common_dev_config config; /* Device configuration. */
547 : : };
548 : :
549 : : /**
550 : : * Indicates whether PD and CTX are imported from another process,
551 : : * or created by this process.
552 : : *
553 : : * @param cdev
554 : : * Pointer to common device.
555 : : *
556 : : * @return
557 : : * True if PD and CTX are imported from another process, False otherwise.
558 : : */
559 : : static inline bool
560 : : mlx5_imported_pd_and_ctx(struct mlx5_common_device *cdev)
561 : : {
562 [ # # # # ]: 0 : return cdev->config.device_fd != MLX5_ARG_UNSET &&
563 [ # # ]: 0 : cdev->config.pd_handle != MLX5_ARG_UNSET;
564 : : }
565 : :
566 : : /**
567 : : * Initialization function for the driver called during device probing.
568 : : */
569 : : typedef int (mlx5_class_driver_probe_t)(struct mlx5_common_device *cdev,
570 : : struct mlx5_kvargs_ctrl *mkvlist);
571 : :
572 : : /**
573 : : * Uninitialization function for the driver called during hot-unplugging.
574 : : */
575 : : typedef int (mlx5_class_driver_remove_t)(struct mlx5_common_device *cdev);
576 : :
577 : : /** Device already probed can be probed again to check for new ports. */
578 : : #define MLX5_DRV_PROBE_AGAIN 0x0004
579 : :
580 : : /**
581 : : * A structure describing a mlx5 common class driver.
582 : : */
583 : : struct mlx5_class_driver {
584 : : TAILQ_ENTRY(mlx5_class_driver) next;
585 : : enum mlx5_class drv_class; /**< Class of this driver. */
586 : : const char *name; /**< Driver name. */
587 : : mlx5_class_driver_probe_t *probe; /**< Device probe function. */
588 : : mlx5_class_driver_remove_t *remove; /**< Device remove function. */
589 : : const struct rte_pci_id *id_table; /**< ID table, NULL terminated. */
590 : : uint32_t probe_again:1;
591 : : /**< Device already probed can be probed again to check new device. */
592 : : uint32_t intr_lsc:1; /**< Supports link state interrupt. */
593 : : uint32_t intr_rmv:1; /**< Supports device remove interrupt. */
594 : : };
595 : :
596 : : /**
597 : : * Register a mlx5 device driver.
598 : : *
599 : : * @param driver
600 : : * A pointer to a mlx5_driver structure describing the driver
601 : : * to be registered.
602 : : */
603 : : __rte_internal
604 : : void
605 : : mlx5_class_driver_register(struct mlx5_class_driver *driver);
606 : :
607 : : /**
608 : : * Test device is a PCI bus device.
609 : : *
610 : : * @param dev
611 : : * Pointer to device.
612 : : *
613 : : * @return
614 : : * - True on device devargs is a PCI bus device.
615 : : * - False otherwise.
616 : : */
617 : : __rte_internal
618 : : bool
619 : : mlx5_dev_is_pci(const struct rte_device *dev);
620 : :
621 : : /**
622 : : * Test PCI device is a VF device.
623 : : *
624 : : * @param pci_dev
625 : : * Pointer to PCI device.
626 : : *
627 : : * @return
628 : : * - True on PCI device is a VF device.
629 : : * - False otherwise.
630 : : */
631 : : __rte_internal
632 : : bool
633 : : mlx5_dev_is_vf_pci(const struct rte_pci_device *pci_dev);
634 : :
635 : : __rte_internal
636 : : int
637 : : mlx5_dev_mempool_subscribe(struct mlx5_common_device *cdev);
638 : :
639 : : __rte_internal
640 : : void
641 : : mlx5_dev_mempool_unregister(struct mlx5_common_device *cdev,
642 : : struct rte_mempool *mp);
643 : :
644 : : __rte_internal
645 : : int
646 : : mlx5_devx_uar_prepare(struct mlx5_common_device *cdev, struct mlx5_uar *uar);
647 : :
648 : : __rte_internal
649 : : void
650 : : mlx5_devx_uar_release(struct mlx5_uar *uar);
651 : :
652 : : /* mlx5_common_os.c */
653 : :
654 : : __rte_internal
655 : : void *
656 : : mlx5_os_get_physical_device_ctx(struct mlx5_common_device *cdev);
657 : :
658 : : int mlx5_os_open_device(struct mlx5_common_device *cdev, uint32_t classes);
659 : : int mlx5_os_pd_prepare(struct mlx5_common_device *cdev);
660 : : int mlx5_os_pd_release(struct mlx5_common_device *cdev);
661 : : int mlx5_os_remote_pd_and_ctx_validate(struct mlx5_common_dev_config *config);
662 : :
663 : : /* mlx5 PMD wrapped MR struct. */
664 : : struct mlx5_pmd_wrapped_mr {
665 : : uint32_t lkey;
666 : : void *addr;
667 : : size_t len;
668 : : void *obj; /* verbs mr object or devx umem object. */
669 : : void *imkey; /* DevX indirect mkey object. */
670 : : };
671 : :
672 : : __rte_internal
673 : : int
674 : : mlx5_os_wrapped_mkey_create(void *ctx, void *pd, uint32_t pdn, void *addr,
675 : : size_t length, struct mlx5_pmd_wrapped_mr *pmd_mr);
676 : :
677 : : __rte_internal
678 : : void
679 : : mlx5_os_wrapped_mkey_destroy(struct mlx5_pmd_wrapped_mr *pmd_mr);
680 : :
681 : : #endif /* RTE_PMD_MLX5_COMMON_H_ */
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