Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2010-2015 Intel Corporation
3 : : */
4 : :
5 : : #include <stdio.h>
6 : : #include <stdint.h>
7 : : #include <stdarg.h>
8 : : #include <errno.h>
9 : : #include <sys/queue.h>
10 : :
11 : : #include <rte_interrupts.h>
12 : : #include <rte_log.h>
13 : : #include <rte_debug.h>
14 : : #include <rte_pci.h>
15 : : #include <rte_vxlan.h>
16 : : #include <ethdev_driver.h>
17 : : #include <rte_malloc.h>
18 : :
19 : : #include "ixgbe_logs.h"
20 : : #include "base/ixgbe_api.h"
21 : : #include "base/ixgbe_common.h"
22 : : #include "ixgbe_ethdev.h"
23 : :
24 : : /* To get PBALLOC (Packet Buffer Allocation) bits from FDIRCTRL value */
25 : : #define FDIRCTRL_PBALLOC_MASK 0x03
26 : :
27 : : /* For calculating memory required for FDIR filters */
28 : : #define PBALLOC_SIZE_SHIFT 15
29 : :
30 : : /* Number of bits used to mask bucket hash for different pballoc sizes */
31 : : #define PERFECT_BUCKET_64KB_HASH_MASK 0x07FF /* 11 bits */
32 : : #define PERFECT_BUCKET_128KB_HASH_MASK 0x0FFF /* 12 bits */
33 : : #define PERFECT_BUCKET_256KB_HASH_MASK 0x1FFF /* 13 bits */
34 : : #define SIG_BUCKET_64KB_HASH_MASK 0x1FFF /* 13 bits */
35 : : #define SIG_BUCKET_128KB_HASH_MASK 0x3FFF /* 14 bits */
36 : : #define SIG_BUCKET_256KB_HASH_MASK 0x7FFF /* 15 bits */
37 : : #define IXGBE_DEFAULT_FLEXBYTES_OFFSET 12 /* default flexbytes offset in bytes */
38 : : #define IXGBE_FDIR_MAX_FLEX_LEN 2 /* len in bytes of flexbytes */
39 : : #define IXGBE_MAX_FLX_SOURCE_OFF 62
40 : : #define IXGBE_FDIRCTRL_FLEX_MASK (0x1F << IXGBE_FDIRCTRL_FLEX_SHIFT)
41 : : #define IXGBE_FDIRCMD_CMD_INTERVAL_US 10
42 : :
43 : : #define IXGBE_FDIR_FLOW_TYPES ( \
44 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV4_UDP) | \
45 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV4_TCP) | \
46 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV4_SCTP) | \
47 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV4_OTHER) | \
48 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV6_UDP) | \
49 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV6_TCP) | \
50 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV6_SCTP) | \
51 : : (1ULL << RTE_ETH_FLOW_NONFRAG_IPV6_OTHER))
52 : :
53 : : #define IPV6_ADDR_TO_MASK(ipaddr, ipv6m) do { \
54 : : uint8_t ipv6_addr[16]; \
55 : : uint8_t i; \
56 : : rte_memcpy(ipv6_addr, (ipaddr), sizeof(ipv6_addr));\
57 : : (ipv6m) = 0; \
58 : : for (i = 0; i < sizeof(ipv6_addr); i++) { \
59 : : if (ipv6_addr[i] == UINT8_MAX) \
60 : : (ipv6m) |= 1 << i; \
61 : : else if (ipv6_addr[i] != 0) { \
62 : : PMD_DRV_LOG(ERR, " invalid IPv6 address mask."); \
63 : : return -EINVAL; \
64 : : } \
65 : : } \
66 : : } while (0)
67 : :
68 : : #define IPV6_MASK_TO_ADDR(ipv6m, ipaddr) do { \
69 : : uint8_t ipv6_addr[16]; \
70 : : uint8_t i; \
71 : : for (i = 0; i < sizeof(ipv6_addr); i++) { \
72 : : if ((ipv6m) & (1 << i)) \
73 : : ipv6_addr[i] = UINT8_MAX; \
74 : : else \
75 : : ipv6_addr[i] = 0; \
76 : : } \
77 : : rte_memcpy((ipaddr), ipv6_addr, sizeof(ipv6_addr));\
78 : : } while (0)
79 : :
80 : : #define IXGBE_FDIRIP6M_INNER_MAC_SHIFT 4
81 : :
82 : : static int fdir_erase_filter_82599(struct ixgbe_hw *hw, uint32_t fdirhash);
83 : : static int fdir_set_input_mask(struct rte_eth_dev *dev,
84 : : const struct rte_eth_fdir_masks *input_mask);
85 : : static int fdir_set_input_mask_82599(struct rte_eth_dev *dev);
86 : : static int fdir_set_input_mask_x550(struct rte_eth_dev *dev);
87 : : static int ixgbe_set_fdir_flex_conf(struct rte_eth_dev *dev,
88 : : const struct rte_eth_fdir_flex_conf *conf, uint32_t *fdirctrl);
89 : : static int fdir_enable_82599(struct ixgbe_hw *hw, uint32_t fdirctrl);
90 : : static uint32_t ixgbe_atr_compute_hash_82599(union ixgbe_atr_input *atr_input,
91 : : uint32_t key);
92 : : static uint32_t atr_compute_sig_hash_82599(union ixgbe_atr_input *input,
93 : : enum rte_eth_fdir_pballoc_type pballoc);
94 : : static uint32_t atr_compute_perfect_hash_82599(union ixgbe_atr_input *input,
95 : : enum rte_eth_fdir_pballoc_type pballoc);
96 : : static int fdir_write_perfect_filter_82599(struct ixgbe_hw *hw,
97 : : union ixgbe_atr_input *input, uint8_t queue,
98 : : uint32_t fdircmd, uint32_t fdirhash,
99 : : enum rte_fdir_mode mode);
100 : : static int fdir_add_signature_filter_82599(struct ixgbe_hw *hw,
101 : : union ixgbe_atr_input *input, u8 queue, uint32_t fdircmd,
102 : : uint32_t fdirhash);
103 : : static int ixgbe_fdir_flush(struct rte_eth_dev *dev);
104 : :
105 : : /**
106 : : * This function is based on ixgbe_fdir_enable_82599() in base/ixgbe_82599.c.
107 : : * It adds extra configuration of fdirctrl that is common for all filter types.
108 : : *
109 : : * Initialize Flow Director control registers
110 : : * @hw: pointer to hardware structure
111 : : * @fdirctrl: value to write to flow director control register
112 : : **/
113 : : static int
114 : 0 : fdir_enable_82599(struct ixgbe_hw *hw, uint32_t fdirctrl)
115 : : {
116 : : int i;
117 : :
118 : 0 : PMD_INIT_FUNC_TRACE();
119 : :
120 : : /* Prime the keys for hashing */
121 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRHKEY, IXGBE_ATR_BUCKET_HASH_KEY);
122 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSKEY, IXGBE_ATR_SIGNATURE_HASH_KEY);
123 : :
124 : : /*
125 : : * Continue setup of fdirctrl register bits:
126 : : * Set the maximum length per hash bucket to 0xA filters
127 : : * Send interrupt when 64 filters are left
128 : : */
129 : 0 : fdirctrl |= (0xA << IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT) |
130 : : (4 << IXGBE_FDIRCTRL_FULL_THRESH_SHIFT);
131 : :
132 : : /*
133 : : * Poll init-done after we write the register. Estimated times:
134 : : * 10G: PBALLOC = 11b, timing is 60us
135 : : * 1G: PBALLOC = 11b, timing is 600us
136 : : * 100M: PBALLOC = 11b, timing is 6ms
137 : : *
138 : : * Multiple these timings by 4 if under full Rx load
139 : : *
140 : : * So we'll poll for IXGBE_FDIR_INIT_DONE_POLL times, sleeping for
141 : : * 1 msec per poll time. If we're at line rate and drop to 100M, then
142 : : * this might not finish in our poll time, but we can live with that
143 : : * for now.
144 : : */
145 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
146 : 0 : IXGBE_WRITE_FLUSH(hw);
147 [ # # ]: 0 : for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
148 [ # # ]: 0 : if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
149 : : IXGBE_FDIRCTRL_INIT_DONE)
150 : : break;
151 : 0 : msec_delay(1);
152 : : }
153 : :
154 [ # # ]: 0 : if (i >= IXGBE_FDIR_INIT_DONE_POLL) {
155 : 0 : PMD_INIT_LOG(ERR, "Flow Director poll time exceeded during enabling!");
156 : 0 : return -ETIMEDOUT;
157 : : }
158 : : return 0;
159 : : }
160 : :
161 : : /*
162 : : * Set appropriate bits in fdirctrl for: variable reporting levels, moving
163 : : * flexbytes matching field, and drop queue (only for perfect matching mode).
164 : : */
165 : : static inline int
166 : 0 : configure_fdir_flags(const struct rte_eth_fdir_conf *conf, uint32_t *fdirctrl)
167 : : {
168 : 0 : *fdirctrl = 0;
169 : :
170 [ # # # # ]: 0 : switch (conf->pballoc) {
171 : 0 : case RTE_ETH_FDIR_PBALLOC_64K:
172 : : /* 8k - 1 signature filters */
173 : 0 : *fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_64K;
174 : 0 : break;
175 : 0 : case RTE_ETH_FDIR_PBALLOC_128K:
176 : : /* 16k - 1 signature filters */
177 : 0 : *fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_128K;
178 : 0 : break;
179 : 0 : case RTE_ETH_FDIR_PBALLOC_256K:
180 : : /* 32k - 1 signature filters */
181 : 0 : *fdirctrl |= IXGBE_FDIRCTRL_PBALLOC_256K;
182 : 0 : break;
183 : 0 : default:
184 : : /* bad value */
185 : 0 : PMD_INIT_LOG(ERR, "Invalid fdir_conf->pballoc value");
186 : 0 : return -EINVAL;
187 : : };
188 : :
189 : : /* status flags: write hash & swindex in the rx descriptor */
190 [ # # # # ]: 0 : switch (conf->status) {
191 : : case RTE_FDIR_NO_REPORT_STATUS:
192 : : /* do nothing, default mode */
193 : : break;
194 : 0 : case RTE_FDIR_REPORT_STATUS:
195 : : /* report status when the packet matches a fdir rule */
196 : 0 : *fdirctrl |= IXGBE_FDIRCTRL_REPORT_STATUS;
197 : 0 : break;
198 : 0 : case RTE_FDIR_REPORT_STATUS_ALWAYS:
199 : : /* always report status */
200 : 0 : *fdirctrl |= IXGBE_FDIRCTRL_REPORT_STATUS_ALWAYS;
201 : 0 : break;
202 : 0 : default:
203 : : /* bad value */
204 : 0 : PMD_INIT_LOG(ERR, "Invalid fdir_conf->status value");
205 : 0 : return -EINVAL;
206 : : };
207 : :
208 : 0 : *fdirctrl |= (IXGBE_DEFAULT_FLEXBYTES_OFFSET / sizeof(uint16_t)) <<
209 : : IXGBE_FDIRCTRL_FLEX_SHIFT;
210 : :
211 [ # # ]: 0 : if (conf->mode >= RTE_FDIR_MODE_PERFECT &&
212 : : conf->mode <= RTE_FDIR_MODE_PERFECT_TUNNEL) {
213 : 0 : *fdirctrl |= IXGBE_FDIRCTRL_PERFECT_MATCH;
214 : 0 : *fdirctrl |= (conf->drop_queue << IXGBE_FDIRCTRL_DROP_Q_SHIFT);
215 [ # # ]: 0 : if (conf->mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN)
216 : 0 : *fdirctrl |= (IXGBE_FDIRCTRL_FILTERMODE_MACVLAN
217 : : << IXGBE_FDIRCTRL_FILTERMODE_SHIFT);
218 [ # # ]: 0 : else if (conf->mode == RTE_FDIR_MODE_PERFECT_TUNNEL)
219 : 0 : *fdirctrl |= (IXGBE_FDIRCTRL_FILTERMODE_CLOUD
220 : : << IXGBE_FDIRCTRL_FILTERMODE_SHIFT);
221 : : }
222 : :
223 : : return 0;
224 : : }
225 : :
226 : : /**
227 : : * Reverse the bits in FDIR registers that store 2 x 16 bit masks.
228 : : *
229 : : * @hi_dword: Bits 31:16 mask to be bit swapped.
230 : : * @lo_dword: Bits 15:0 mask to be bit swapped.
231 : : *
232 : : * Flow director uses several registers to store 2 x 16 bit masks with the
233 : : * bits reversed such as FDIRTCPM, FDIRUDPM. The LS bit of the
234 : : * mask affects the MS bit/byte of the target. This function reverses the
235 : : * bits in these masks.
236 : : * **/
237 : : static inline uint32_t
238 : 0 : reverse_fdir_bitmasks(uint16_t hi_dword, uint16_t lo_dword)
239 : : {
240 : 0 : uint32_t mask = hi_dword << 16;
241 : :
242 : 0 : mask |= lo_dword;
243 : 0 : mask = ((mask & 0x55555555) << 1) | ((mask & 0xAAAAAAAA) >> 1);
244 : 0 : mask = ((mask & 0x33333333) << 2) | ((mask & 0xCCCCCCCC) >> 2);
245 : 0 : mask = ((mask & 0x0F0F0F0F) << 4) | ((mask & 0xF0F0F0F0) >> 4);
246 : 0 : return ((mask & 0x00FF00FF) << 8) | ((mask & 0xFF00FF00) >> 8);
247 : : }
248 : :
249 : : /*
250 : : * This references ixgbe_fdir_set_input_mask_82599() in base/ixgbe_82599.c,
251 : : * but makes use of the rte_fdir_masks structure to see which bits to set.
252 : : */
253 : : static int
254 : 0 : fdir_set_input_mask_82599(struct rte_eth_dev *dev)
255 : : {
256 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
257 : : struct ixgbe_hw_fdir_info *info =
258 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
259 : : /*
260 : : * mask VM pool and DIPv6 since there are currently not supported
261 : : * mask FLEX byte, it will be set in flex_conf
262 : : */
263 : : uint32_t fdirm = IXGBE_FDIRM_POOL | IXGBE_FDIRM_DIPv6;
264 : : uint32_t fdirtcpm; /* TCP source and destination port masks. */
265 : : uint32_t fdiripv6m; /* IPv6 source and destination masks. */
266 : : volatile uint32_t *reg;
267 : :
268 : 0 : PMD_INIT_FUNC_TRACE();
269 : :
270 : : /*
271 : : * Program the relevant mask registers. If src/dst_port or src/dst_addr
272 : : * are zero, then assume a full mask for that field. Also assume that
273 : : * a VLAN of 0 is unspecified, so mask that out as well. L4type
274 : : * cannot be masked out in this implementation.
275 : : */
276 [ # # ]: 0 : if (info->mask.dst_port_mask == 0 && info->mask.src_port_mask == 0)
277 : : /* use the L4 protocol mask for raw IPv4/IPv6 traffic */
278 : : fdirm |= IXGBE_FDIRM_L4P;
279 : :
280 [ # # ]: 0 : if (info->mask.vlan_tci_mask == rte_cpu_to_be_16(0x0FFF))
281 : : /* mask VLAN Priority */
282 : 0 : fdirm |= IXGBE_FDIRM_VLANP;
283 [ # # ]: 0 : else if (info->mask.vlan_tci_mask == rte_cpu_to_be_16(0xE000))
284 : : /* mask VLAN ID */
285 : 0 : fdirm |= IXGBE_FDIRM_VLANID;
286 [ # # ]: 0 : else if (info->mask.vlan_tci_mask == 0)
287 : : /* mask VLAN ID and Priority */
288 : 0 : fdirm |= IXGBE_FDIRM_VLANID | IXGBE_FDIRM_VLANP;
289 [ # # ]: 0 : else if (info->mask.vlan_tci_mask != rte_cpu_to_be_16(0xEFFF)) {
290 : 0 : PMD_INIT_LOG(ERR, "invalid vlan_tci_mask");
291 : 0 : return -EINVAL;
292 : : }
293 : :
294 : : /* flex byte mask */
295 [ # # ]: 0 : if (info->mask.flex_bytes_mask == 0)
296 : 0 : fdirm |= IXGBE_FDIRM_FLEX;
297 : :
298 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
299 : :
300 : : /* store the TCP/UDP port masks, bit reversed from port layout */
301 : 0 : fdirtcpm = reverse_fdir_bitmasks(
302 [ # # ]: 0 : rte_be_to_cpu_16(info->mask.dst_port_mask),
303 [ # # ]: 0 : rte_be_to_cpu_16(info->mask.src_port_mask));
304 : :
305 : : /* write all the same so that UDP, TCP and SCTP use the same mask
306 : : * (little-endian)
307 : : */
308 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, ~fdirtcpm);
309 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, ~fdirtcpm);
310 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, ~fdirtcpm);
311 : :
312 : : /* Store source and destination IPv4 masks (big-endian),
313 : : * can not use IXGBE_WRITE_REG.
314 : : */
315 : 0 : reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRSIP4M);
316 : 0 : *reg = ~(info->mask.src_ipv4_mask);
317 : : reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRDIP4M);
318 : 0 : *reg = ~(info->mask.dst_ipv4_mask);
319 : :
320 [ # # ]: 0 : if (IXGBE_DEV_FDIR_CONF(dev)->mode == RTE_FDIR_MODE_SIGNATURE) {
321 : : /*
322 : : * Store source and destination IPv6 masks (bit reversed)
323 : : */
324 : 0 : fdiripv6m = (info->mask.dst_ipv6_mask << 16) |
325 : 0 : info->mask.src_ipv6_mask;
326 : :
327 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRIP6M, ~fdiripv6m);
328 : : }
329 : :
330 : : return IXGBE_SUCCESS;
331 : : }
332 : :
333 : : /*
334 : : * This references ixgbe_fdir_set_input_mask_82599() in base/ixgbe_82599.c,
335 : : * but makes use of the rte_fdir_masks structure to see which bits to set.
336 : : */
337 : : static int
338 : 0 : fdir_set_input_mask_x550(struct rte_eth_dev *dev)
339 : : {
340 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
341 : : struct ixgbe_hw_fdir_info *info =
342 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
343 : : /* mask VM pool and DIPv6 since there are currently not supported
344 : : * mask FLEX byte, it will be set in flex_conf
345 : : */
346 : : uint32_t fdirm = IXGBE_FDIRM_POOL | IXGBE_FDIRM_DIPv6 |
347 : : IXGBE_FDIRM_FLEX;
348 : : uint32_t fdiripv6m;
349 : 0 : enum rte_fdir_mode mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
350 : : uint16_t mac_mask;
351 : :
352 : 0 : PMD_INIT_FUNC_TRACE();
353 : :
354 : : /* set the default UDP port for VxLAN */
355 [ # # ]: 0 : if (mode == RTE_FDIR_MODE_PERFECT_TUNNEL)
356 : 0 : IXGBE_WRITE_REG(hw, IXGBE_VXLANCTRL, RTE_VXLAN_DEFAULT_PORT);
357 : :
358 : : /* some bits must be set for mac vlan or tunnel mode */
359 : : fdirm |= IXGBE_FDIRM_L4P | IXGBE_FDIRM_L3P;
360 : :
361 [ # # ]: 0 : if (info->mask.vlan_tci_mask == rte_cpu_to_be_16(0x0FFF))
362 : : /* mask VLAN Priority */
363 : : fdirm |= IXGBE_FDIRM_VLANP;
364 [ # # ]: 0 : else if (info->mask.vlan_tci_mask == rte_cpu_to_be_16(0xE000))
365 : : /* mask VLAN ID */
366 : : fdirm |= IXGBE_FDIRM_VLANID;
367 [ # # ]: 0 : else if (info->mask.vlan_tci_mask == 0)
368 : : /* mask VLAN ID and Priority */
369 : : fdirm |= IXGBE_FDIRM_VLANID | IXGBE_FDIRM_VLANP;
370 [ # # ]: 0 : else if (info->mask.vlan_tci_mask != rte_cpu_to_be_16(0xEFFF)) {
371 : 0 : PMD_INIT_LOG(ERR, "invalid vlan_tci_mask");
372 : 0 : return -EINVAL;
373 : : }
374 : :
375 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
376 : :
377 : : fdiripv6m = ((u32)0xFFFFU << IXGBE_FDIRIP6M_DIPM_SHIFT);
378 : : fdiripv6m |= IXGBE_FDIRIP6M_ALWAYS_MASK;
379 [ # # ]: 0 : if (mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN)
380 : : fdiripv6m |= IXGBE_FDIRIP6M_TUNNEL_TYPE |
381 : : IXGBE_FDIRIP6M_TNI_VNI;
382 : :
383 [ # # ]: 0 : if (mode == RTE_FDIR_MODE_PERFECT_TUNNEL) {
384 : 0 : fdiripv6m |= IXGBE_FDIRIP6M_INNER_MAC;
385 : 0 : mac_mask = info->mask.mac_addr_byte_mask &
386 : : (IXGBE_FDIRIP6M_INNER_MAC >>
387 : : IXGBE_FDIRIP6M_INNER_MAC_SHIFT);
388 : 0 : fdiripv6m &= ~((mac_mask << IXGBE_FDIRIP6M_INNER_MAC_SHIFT) &
389 : : IXGBE_FDIRIP6M_INNER_MAC);
390 : :
391 [ # # # ]: 0 : switch (info->mask.tunnel_type_mask) {
392 : 0 : case 0:
393 : : /* Mask tunnel type */
394 : 0 : fdiripv6m |= IXGBE_FDIRIP6M_TUNNEL_TYPE;
395 : 0 : break;
396 : : case 1:
397 : : break;
398 : 0 : default:
399 : 0 : PMD_INIT_LOG(ERR, "invalid tunnel_type_mask");
400 : 0 : return -EINVAL;
401 : : }
402 : :
403 [ # # # # : 0 : switch (rte_be_to_cpu_32(info->mask.tunnel_id_mask)) {
# # ]
404 : 0 : case 0x0:
405 : : /* Mask vxlan id */
406 : 0 : fdiripv6m |= IXGBE_FDIRIP6M_TNI_VNI;
407 : 0 : break;
408 : 0 : case 0x00FFFFFF:
409 : 0 : fdiripv6m |= IXGBE_FDIRIP6M_TNI_VNI_24;
410 : 0 : break;
411 : : case 0xFFFFFFFF:
412 : : break;
413 : 0 : default:
414 : 0 : PMD_INIT_LOG(ERR, "invalid tunnel_id_mask");
415 : 0 : return -EINVAL;
416 : : }
417 : : }
418 : :
419 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRIP6M, fdiripv6m);
420 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRTCPM, 0xFFFFFFFF);
421 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRUDPM, 0xFFFFFFFF);
422 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSCTPM, 0xFFFFFFFF);
423 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRDIP4M, 0xFFFFFFFF);
424 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSIP4M, 0xFFFFFFFF);
425 : :
426 : 0 : return IXGBE_SUCCESS;
427 : : }
428 : :
429 : : static int
430 : 0 : ixgbe_fdir_store_input_mask_82599(struct rte_eth_dev *dev,
431 : : const struct rte_eth_fdir_masks *input_mask)
432 : : {
433 : : struct ixgbe_hw_fdir_info *info =
434 : 0 : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
435 : : uint16_t dst_ipv6m = 0;
436 : : uint16_t src_ipv6m = 0;
437 : :
438 [ # # ]: 0 : memset(&info->mask, 0, sizeof(struct ixgbe_hw_fdir_mask));
439 : 0 : info->mask.vlan_tci_mask = input_mask->vlan_tci_mask;
440 : 0 : info->mask.src_port_mask = input_mask->src_port_mask;
441 : 0 : info->mask.dst_port_mask = input_mask->dst_port_mask;
442 : 0 : info->mask.src_ipv4_mask = input_mask->ipv4_mask.src_ip;
443 : 0 : info->mask.dst_ipv4_mask = input_mask->ipv4_mask.dst_ip;
444 [ # # # # : 0 : IPV6_ADDR_TO_MASK(input_mask->ipv6_mask.src_ip, src_ipv6m);
# # # # ]
445 [ # # # # : 0 : IPV6_ADDR_TO_MASK(input_mask->ipv6_mask.dst_ip, dst_ipv6m);
# # # # ]
446 : 0 : info->mask.src_ipv6_mask = src_ipv6m;
447 : 0 : info->mask.dst_ipv6_mask = dst_ipv6m;
448 : :
449 : 0 : return IXGBE_SUCCESS;
450 : : }
451 : :
452 : : static int
453 : 0 : ixgbe_fdir_store_input_mask_x550(struct rte_eth_dev *dev,
454 : : const struct rte_eth_fdir_masks *input_mask)
455 : : {
456 : : struct ixgbe_hw_fdir_info *info =
457 : 0 : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
458 : :
459 : 0 : memset(&info->mask, 0, sizeof(struct ixgbe_hw_fdir_mask));
460 : 0 : info->mask.vlan_tci_mask = input_mask->vlan_tci_mask;
461 : 0 : info->mask.mac_addr_byte_mask = input_mask->mac_addr_byte_mask;
462 : 0 : info->mask.tunnel_type_mask = input_mask->tunnel_type_mask;
463 : 0 : info->mask.tunnel_id_mask = input_mask->tunnel_id_mask;
464 : :
465 : 0 : return IXGBE_SUCCESS;
466 : : }
467 : :
468 : : static int
469 : 0 : ixgbe_fdir_store_input_mask(struct rte_eth_dev *dev,
470 : : const struct rte_eth_fdir_masks *input_mask)
471 : : {
472 : 0 : enum rte_fdir_mode mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
473 : :
474 [ # # ]: 0 : if (mode >= RTE_FDIR_MODE_SIGNATURE &&
475 : : mode <= RTE_FDIR_MODE_PERFECT)
476 : 0 : return ixgbe_fdir_store_input_mask_82599(dev, input_mask);
477 [ # # ]: 0 : else if (mode >= RTE_FDIR_MODE_PERFECT_MAC_VLAN &&
478 : : mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
479 : 0 : return ixgbe_fdir_store_input_mask_x550(dev, input_mask);
480 : :
481 : 0 : PMD_DRV_LOG(ERR, "Not supported fdir mode - %d!", mode);
482 : 0 : return -ENOTSUP;
483 : : }
484 : :
485 : : int
486 : 0 : ixgbe_fdir_set_input_mask(struct rte_eth_dev *dev)
487 : : {
488 : 0 : enum rte_fdir_mode mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
489 : :
490 [ # # ]: 0 : if (mode >= RTE_FDIR_MODE_SIGNATURE &&
491 : : mode <= RTE_FDIR_MODE_PERFECT)
492 : 0 : return fdir_set_input_mask_82599(dev);
493 [ # # ]: 0 : else if (mode >= RTE_FDIR_MODE_PERFECT_MAC_VLAN &&
494 : : mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
495 : 0 : return fdir_set_input_mask_x550(dev);
496 : :
497 : 0 : PMD_DRV_LOG(ERR, "Not supported fdir mode - %d!", mode);
498 : 0 : return -ENOTSUP;
499 : : }
500 : :
501 : : int
502 : 0 : ixgbe_fdir_set_flexbytes_offset(struct rte_eth_dev *dev,
503 : : uint16_t offset)
504 : : {
505 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
506 : : struct ixgbe_hw_fdir_info *fdir_info =
507 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
508 : : uint32_t fdirctrl;
509 : : int i;
510 : :
511 [ # # ]: 0 : if (fdir_info->flex_bytes_offset == offset)
512 : : return 0;
513 : :
514 : : /**
515 : : * 82599 adapters flow director init flow cannot be restarted,
516 : : * Workaround 82599 silicon errata by performing the following steps
517 : : * before re-writing the FDIRCTRL control register with the same value.
518 : : * - write 1 to bit 8 of FDIRCMD register &
519 : : * - write 0 to bit 8 of FDIRCMD register
520 : : */
521 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
522 : : (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) |
523 : : IXGBE_FDIRCMD_CLEARHT));
524 : 0 : IXGBE_WRITE_FLUSH(hw);
525 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
526 : : (IXGBE_READ_REG(hw, IXGBE_FDIRCMD) &
527 : : ~IXGBE_FDIRCMD_CLEARHT));
528 : 0 : IXGBE_WRITE_FLUSH(hw);
529 : :
530 : 0 : fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
531 : :
532 : 0 : fdirctrl &= ~IXGBE_FDIRCTRL_FLEX_MASK;
533 : 0 : fdirctrl |= ((offset >> 1) /* convert to word offset */
534 : 0 : << IXGBE_FDIRCTRL_FLEX_SHIFT);
535 : :
536 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCTRL, fdirctrl);
537 : 0 : IXGBE_WRITE_FLUSH(hw);
538 [ # # ]: 0 : for (i = 0; i < IXGBE_FDIR_INIT_DONE_POLL; i++) {
539 [ # # ]: 0 : if (IXGBE_READ_REG(hw, IXGBE_FDIRCTRL) &
540 : : IXGBE_FDIRCTRL_INIT_DONE)
541 : : break;
542 : 0 : msec_delay(1);
543 : : }
544 : :
545 [ # # ]: 0 : if (i >= IXGBE_FDIR_INIT_DONE_POLL) {
546 : 0 : PMD_DRV_LOG(ERR, "Flow Director poll time exceeded!");
547 : 0 : return -ETIMEDOUT;
548 : : }
549 : :
550 : 0 : fdir_info->flex_bytes_offset = offset;
551 : :
552 : 0 : return 0;
553 : : }
554 : :
555 : : static int
556 : 0 : fdir_set_input_mask(struct rte_eth_dev *dev,
557 : : const struct rte_eth_fdir_masks *input_mask)
558 : : {
559 : : int ret;
560 : :
561 : 0 : ret = ixgbe_fdir_store_input_mask(dev, input_mask);
562 [ # # ]: 0 : if (ret)
563 : : return ret;
564 : :
565 : 0 : return ixgbe_fdir_set_input_mask(dev);
566 : : }
567 : :
568 : : /*
569 : : * ixgbe_check_fdir_flex_conf -check if the flex payload and mask configuration
570 : : * arguments are valid
571 : : */
572 : : static int
573 : 0 : ixgbe_set_fdir_flex_conf(struct rte_eth_dev *dev,
574 : : const struct rte_eth_fdir_flex_conf *conf, uint32_t *fdirctrl)
575 : : {
576 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
577 : : struct ixgbe_hw_fdir_info *info =
578 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
579 : : const struct rte_eth_flex_payload_cfg *flex_cfg;
580 : : const struct rte_eth_fdir_flex_mask *flex_mask;
581 : : uint32_t fdirm;
582 : : uint16_t flexbytes = 0;
583 : : uint16_t i;
584 : :
585 : 0 : fdirm = IXGBE_READ_REG(hw, IXGBE_FDIRM);
586 : :
587 [ # # ]: 0 : if (conf == NULL) {
588 : 0 : PMD_DRV_LOG(ERR, "NULL pointer.");
589 : 0 : return -EINVAL;
590 : : }
591 : :
592 [ # # ]: 0 : for (i = 0; i < conf->nb_payloads; i++) {
593 : 0 : flex_cfg = &conf->flex_set[i];
594 [ # # ]: 0 : if (flex_cfg->type != RTE_ETH_RAW_PAYLOAD) {
595 : 0 : PMD_DRV_LOG(ERR, "unsupported payload type.");
596 : 0 : return -EINVAL;
597 : : }
598 [ # # ]: 0 : if (((flex_cfg->src_offset[0] & 0x1) == 0) &&
599 [ # # # # ]: 0 : (flex_cfg->src_offset[1] == flex_cfg->src_offset[0] + 1) &&
600 : : (flex_cfg->src_offset[0] <= IXGBE_MAX_FLX_SOURCE_OFF)) {
601 : 0 : *fdirctrl &= ~IXGBE_FDIRCTRL_FLEX_MASK;
602 : 0 : *fdirctrl |=
603 : 0 : (flex_cfg->src_offset[0] / sizeof(uint16_t)) <<
604 : : IXGBE_FDIRCTRL_FLEX_SHIFT;
605 : : } else {
606 : 0 : PMD_DRV_LOG(ERR, "invalid flexbytes arguments.");
607 : 0 : return -EINVAL;
608 : : }
609 : : }
610 : :
611 [ # # ]: 0 : for (i = 0; i < conf->nb_flexmasks; i++) {
612 : 0 : flex_mask = &conf->flex_mask[i];
613 [ # # ]: 0 : if (flex_mask->flow_type != RTE_ETH_FLOW_UNKNOWN) {
614 : 0 : PMD_DRV_LOG(ERR, "flexmask should be set globally.");
615 : 0 : return -EINVAL;
616 : : }
617 : 0 : flexbytes = (uint16_t)(((flex_mask->mask[0] << 8) & 0xFF00) |
618 : 0 : ((flex_mask->mask[1]) & 0xFF));
619 [ # # ]: 0 : if (flexbytes == UINT16_MAX)
620 : 0 : fdirm &= ~IXGBE_FDIRM_FLEX;
621 [ # # ]: 0 : else if (flexbytes != 0) {
622 : : /* IXGBE_FDIRM_FLEX is set by default when set mask */
623 : 0 : PMD_DRV_LOG(ERR, " invalid flexbytes mask arguments.");
624 : 0 : return -EINVAL;
625 : : }
626 : : }
627 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRM, fdirm);
628 [ # # ]: 0 : info->mask.flex_bytes_mask = flexbytes ? UINT16_MAX : 0;
629 : 0 : info->flex_bytes_offset = (uint8_t)((*fdirctrl &
630 : 0 : IXGBE_FDIRCTRL_FLEX_MASK) >>
631 : : IXGBE_FDIRCTRL_FLEX_SHIFT);
632 : 0 : return 0;
633 : : }
634 : :
635 : : int
636 : 0 : ixgbe_fdir_configure(struct rte_eth_dev *dev)
637 : : {
638 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
639 : : int err;
640 : : uint32_t fdirctrl, pbsize;
641 : : int i;
642 : 0 : enum rte_fdir_mode mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
643 : :
644 : 0 : PMD_INIT_FUNC_TRACE();
645 : :
646 [ # # ]: 0 : if (hw->mac.type != ixgbe_mac_82599EB &&
647 [ # # ]: 0 : hw->mac.type != ixgbe_mac_X540 &&
648 [ # # ]: 0 : hw->mac.type != ixgbe_mac_X550 &&
649 [ # # ]: 0 : hw->mac.type != ixgbe_mac_X550EM_x &&
650 [ # # ]: 0 : hw->mac.type != ixgbe_mac_X550EM_a &&
651 : : hw->mac.type != ixgbe_mac_E610)
652 : : return -ENOSYS;
653 : :
654 : : /* x550 supports mac-vlan and tunnel mode but other NICs not */
655 : 0 : if (hw->mac.type != ixgbe_mac_X550 &&
656 [ # # ]: 0 : hw->mac.type != ixgbe_mac_X550EM_x &&
657 : : hw->mac.type != ixgbe_mac_X550EM_a &&
658 [ # # ]: 0 : mode != RTE_FDIR_MODE_SIGNATURE &&
659 : : mode != RTE_FDIR_MODE_PERFECT)
660 : : return -ENOSYS;
661 : :
662 : 0 : err = configure_fdir_flags(IXGBE_DEV_FDIR_CONF(dev), &fdirctrl);
663 [ # # ]: 0 : if (err)
664 : : return err;
665 : :
666 : : /*
667 : : * Before enabling Flow Director, the Rx Packet Buffer size
668 : : * must be reduced. The new value is the current size minus
669 : : * flow director memory usage size.
670 : : */
671 : 0 : pbsize = (1 << (PBALLOC_SIZE_SHIFT + (fdirctrl & FDIRCTRL_PBALLOC_MASK)));
672 : 0 : IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(0),
673 : : (IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(0)) - pbsize));
674 : :
675 : : /*
676 : : * The defaults in the HW for RX PB 1-7 are not zero and so should be
677 : : * initialized to zero for non DCB mode otherwise actual total RX PB
678 : : * would be bigger than programmed and filter space would run into
679 : : * the PB 0 region.
680 : : */
681 [ # # ]: 0 : for (i = 1; i < 8; i++)
682 : 0 : IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
683 : :
684 : 0 : err = fdir_set_input_mask(dev, &IXGBE_DEV_FDIR_CONF(dev)->mask);
685 [ # # ]: 0 : if (err < 0) {
686 : 0 : PMD_INIT_LOG(ERR, " Error on setting FD mask");
687 : 0 : return err;
688 : : }
689 : 0 : err = ixgbe_set_fdir_flex_conf(dev, &IXGBE_DEV_FDIR_CONF(dev)->flex_conf,
690 : : &fdirctrl);
691 [ # # ]: 0 : if (err < 0) {
692 : 0 : PMD_INIT_LOG(ERR, " Error on setting FD flexible arguments.");
693 : 0 : return err;
694 : : }
695 : :
696 : 0 : err = fdir_enable_82599(hw, fdirctrl);
697 [ # # ]: 0 : if (err < 0) {
698 : 0 : PMD_INIT_LOG(ERR, " Error on enabling FD.");
699 : 0 : return err;
700 : : }
701 : : return 0;
702 : : }
703 : :
704 : : /*
705 : : * The below function is taken from the FreeBSD IXGBE drivers release
706 : : * 2.3.8. The only change is not to mask hash_result with IXGBE_ATR_HASH_MASK
707 : : * before returning, as the signature hash can use 16bits.
708 : : *
709 : : * The newer driver has optimised functions for calculating bucket and
710 : : * signature hashes. However they don't support IPv6 type packets for signature
711 : : * filters so are not used here.
712 : : *
713 : : * Note that the bkt_hash field in the ixgbe_atr_input structure is also never
714 : : * set.
715 : : *
716 : : * Compute the hashes for SW ATR
717 : : * @stream: input bitstream to compute the hash on
718 : : * @key: 32-bit hash key
719 : : **/
720 : : static uint32_t
721 : 0 : ixgbe_atr_compute_hash_82599(union ixgbe_atr_input *atr_input,
722 : : uint32_t key)
723 : : {
724 : : /*
725 : : * The algorithm is as follows:
726 : : * Hash[15:0] = Sum { S[n] x K[n+16] }, n = 0...350
727 : : * where Sum {A[n]}, n = 0...n is bitwise XOR of A[0], A[1]...A[n]
728 : : * and A[n] x B[n] is bitwise AND between same length strings
729 : : *
730 : : * K[n] is 16 bits, defined as:
731 : : * for n modulo 32 >= 15, K[n] = K[n % 32 : (n % 32) - 15]
732 : : * for n modulo 32 < 15, K[n] =
733 : : * K[(n % 32:0) | (31:31 - (14 - (n % 32)))]
734 : : *
735 : : * S[n] is 16 bits, defined as:
736 : : * for n >= 15, S[n] = S[n:n - 15]
737 : : * for n < 15, S[n] = S[(n:0) | (350:350 - (14 - n))]
738 : : *
739 : : * To simplify for programming, the algorithm is implemented
740 : : * in software this way:
741 : : *
742 : : * key[31:0], hi_hash_dword[31:0], lo_hash_dword[31:0], hash[15:0]
743 : : *
744 : : * for (i = 0; i < 352; i+=32)
745 : : * hi_hash_dword[31:0] ^= Stream[(i+31):i];
746 : : *
747 : : * lo_hash_dword[15:0] ^= Stream[15:0];
748 : : * lo_hash_dword[15:0] ^= hi_hash_dword[31:16];
749 : : * lo_hash_dword[31:16] ^= hi_hash_dword[15:0];
750 : : *
751 : : * hi_hash_dword[31:0] ^= Stream[351:320];
752 : : *
753 : : * if (key[0])
754 : : * hash[15:0] ^= Stream[15:0];
755 : : *
756 : : * for (i = 0; i < 16; i++) {
757 : : * if (key[i])
758 : : * hash[15:0] ^= lo_hash_dword[(i+15):i];
759 : : * if (key[i + 16])
760 : : * hash[15:0] ^= hi_hash_dword[(i+15):i];
761 : : * }
762 : : *
763 : : */
764 : : __be32 common_hash_dword = 0;
765 : : u32 hi_hash_dword, lo_hash_dword, flow_vm_vlan;
766 : : u32 hash_result = 0;
767 : : u8 i;
768 : :
769 : : /* record the flow_vm_vlan bits as they are a key part to the hash */
770 [ # # ]: 0 : flow_vm_vlan = IXGBE_NTOHL(atr_input->dword_stream[0]);
771 : :
772 : : /* generate common hash dword */
773 [ # # ]: 0 : for (i = 1; i <= 13; i++)
774 : 0 : common_hash_dword ^= atr_input->dword_stream[i];
775 : :
776 [ # # ]: 0 : hi_hash_dword = IXGBE_NTOHL(common_hash_dword);
777 : :
778 : : /* low dword is word swapped version of common */
779 : 0 : lo_hash_dword = (hi_hash_dword >> 16) | (hi_hash_dword << 16);
780 : :
781 : : /* apply flow ID/VM pool/VLAN ID bits to hash words */
782 : 0 : hi_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan >> 16);
783 : :
784 : : /* Process bits 0 and 16 */
785 [ # # ]: 0 : if (key & 0x0001)
786 : : hash_result ^= lo_hash_dword;
787 [ # # ]: 0 : if (key & 0x00010000)
788 : 0 : hash_result ^= hi_hash_dword;
789 : :
790 : : /*
791 : : * apply flow ID/VM pool/VLAN ID bits to lo hash dword, we had to
792 : : * delay this because bit 0 of the stream should not be processed
793 : : * so we do not add the vlan until after bit 0 was processed
794 : : */
795 : 0 : lo_hash_dword ^= flow_vm_vlan ^ (flow_vm_vlan << 16);
796 : :
797 : :
798 : : /* process the remaining 30 bits in the key 2 bits at a time */
799 [ # # ]: 0 : for (i = 15; i; i--) {
800 [ # # ]: 0 : if (key & (0x0001 << i))
801 : 0 : hash_result ^= lo_hash_dword >> i;
802 [ # # ]: 0 : if (key & (0x00010000 << i))
803 : 0 : hash_result ^= hi_hash_dword >> i;
804 : : }
805 : :
806 : 0 : return hash_result;
807 : : }
808 : :
809 : : static uint32_t
810 : 0 : atr_compute_perfect_hash_82599(union ixgbe_atr_input *input,
811 : : enum rte_eth_fdir_pballoc_type pballoc)
812 : : {
813 [ # # ]: 0 : if (pballoc == RTE_ETH_FDIR_PBALLOC_256K)
814 : 0 : return ixgbe_atr_compute_hash_82599(input,
815 : 0 : IXGBE_ATR_BUCKET_HASH_KEY) &
816 : : PERFECT_BUCKET_256KB_HASH_MASK;
817 [ # # ]: 0 : else if (pballoc == RTE_ETH_FDIR_PBALLOC_128K)
818 : 0 : return ixgbe_atr_compute_hash_82599(input,
819 : 0 : IXGBE_ATR_BUCKET_HASH_KEY) &
820 : : PERFECT_BUCKET_128KB_HASH_MASK;
821 : : else
822 : 0 : return ixgbe_atr_compute_hash_82599(input,
823 : 0 : IXGBE_ATR_BUCKET_HASH_KEY) &
824 : : PERFECT_BUCKET_64KB_HASH_MASK;
825 : : }
826 : :
827 : : /**
828 : : * ixgbe_fdir_check_cmd_complete - poll to check whether FDIRCMD is complete
829 : : * @hw: pointer to hardware structure
830 : : */
831 : : static inline int
832 : : ixgbe_fdir_check_cmd_complete(struct ixgbe_hw *hw, uint32_t *fdircmd)
833 : : {
834 : : int i;
835 : :
836 [ # # # # : 0 : for (i = 0; i < IXGBE_FDIRCMD_CMD_POLL; i++) {
# # # # ]
837 : 0 : *fdircmd = IXGBE_READ_REG(hw, IXGBE_FDIRCMD);
838 [ # # # # : 0 : if (!(*fdircmd & IXGBE_FDIRCMD_CMD_MASK))
# # # # ]
839 : : return 0;
840 : 0 : rte_delay_us(IXGBE_FDIRCMD_CMD_INTERVAL_US);
841 : : }
842 : :
843 : : return -ETIMEDOUT;
844 : : }
845 : :
846 : : /*
847 : : * Calculate the hash value needed for signature-match filters. In the FreeBSD
848 : : * driver, this is done by the optimised function
849 : : * ixgbe_atr_compute_sig_hash_82599(). However that can't be used here as it
850 : : * doesn't support calculating a hash for an IPv6 filter.
851 : : */
852 : : static uint32_t
853 : 0 : atr_compute_sig_hash_82599(union ixgbe_atr_input *input,
854 : : enum rte_eth_fdir_pballoc_type pballoc)
855 : : {
856 : : uint32_t bucket_hash, sig_hash;
857 : :
858 [ # # ]: 0 : if (pballoc == RTE_ETH_FDIR_PBALLOC_256K)
859 : 0 : bucket_hash = ixgbe_atr_compute_hash_82599(input,
860 : : IXGBE_ATR_BUCKET_HASH_KEY) &
861 : : SIG_BUCKET_256KB_HASH_MASK;
862 [ # # ]: 0 : else if (pballoc == RTE_ETH_FDIR_PBALLOC_128K)
863 : 0 : bucket_hash = ixgbe_atr_compute_hash_82599(input,
864 : : IXGBE_ATR_BUCKET_HASH_KEY) &
865 : : SIG_BUCKET_128KB_HASH_MASK;
866 : : else
867 : 0 : bucket_hash = ixgbe_atr_compute_hash_82599(input,
868 : : IXGBE_ATR_BUCKET_HASH_KEY) &
869 : : SIG_BUCKET_64KB_HASH_MASK;
870 : :
871 : 0 : sig_hash = ixgbe_atr_compute_hash_82599(input,
872 : : IXGBE_ATR_SIGNATURE_HASH_KEY);
873 : :
874 : 0 : return (sig_hash << IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT) | bucket_hash;
875 : : }
876 : :
877 : : /*
878 : : * This is based on ixgbe_fdir_write_perfect_filter_82599() in
879 : : * base/ixgbe_82599.c, with the ability to set extra flags in FDIRCMD register
880 : : * added, and IPv6 support also added. The hash value is also pre-calculated
881 : : * as the pballoc value is needed to do it.
882 : : */
883 : : static int
884 : 0 : fdir_write_perfect_filter_82599(struct ixgbe_hw *hw,
885 : : union ixgbe_atr_input *input, uint8_t queue,
886 : : uint32_t fdircmd, uint32_t fdirhash,
887 : : enum rte_fdir_mode mode)
888 : : {
889 : : uint32_t fdirport, fdirvlan;
890 : : u32 addr_low, addr_high;
891 : : u32 tunnel_type = 0;
892 : : int err = 0;
893 : : volatile uint32_t *reg;
894 : :
895 [ # # ]: 0 : if (mode == RTE_FDIR_MODE_PERFECT) {
896 : : /* record the IPv4 address (big-endian)
897 : : * can not use IXGBE_WRITE_REG.
898 : : */
899 : 0 : reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRIPSA);
900 : 0 : *reg = input->formatted.src_ip[0];
901 : : reg = IXGBE_PCI_REG_ADDR(hw, IXGBE_FDIRIPDA);
902 : 0 : *reg = input->formatted.dst_ip[0];
903 : :
904 : : /* record source and destination port (little-endian)*/
905 [ # # ]: 0 : fdirport = IXGBE_NTOHS(input->formatted.dst_port);
906 : 0 : fdirport <<= IXGBE_FDIRPORT_DESTINATION_SHIFT;
907 [ # # ]: 0 : fdirport |= IXGBE_NTOHS(input->formatted.src_port);
908 : : IXGBE_WRITE_REG(hw, IXGBE_FDIRPORT, fdirport);
909 [ # # ]: 0 : } else if (mode >= RTE_FDIR_MODE_PERFECT_MAC_VLAN &&
910 : : mode <= RTE_FDIR_MODE_PERFECT_TUNNEL) {
911 : : /* for mac vlan and tunnel modes */
912 : 0 : addr_low = ((u32)input->formatted.inner_mac[0] |
913 : 0 : ((u32)input->formatted.inner_mac[1] << 8) |
914 : 0 : ((u32)input->formatted.inner_mac[2] << 16) |
915 : 0 : ((u32)input->formatted.inner_mac[3] << 24));
916 : 0 : addr_high = ((u32)input->formatted.inner_mac[4] |
917 : 0 : ((u32)input->formatted.inner_mac[5] << 8));
918 : :
919 [ # # ]: 0 : if (mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN) {
920 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(0), addr_low);
921 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(1), addr_high);
922 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(2), 0);
923 : : } else {
924 : : /* tunnel mode */
925 [ # # ]: 0 : if (input->formatted.tunnel_type)
926 : : tunnel_type = 0x80000000;
927 : 0 : tunnel_type |= addr_high;
928 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(0), addr_low);
929 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(1), tunnel_type);
930 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRSIPv6(2),
931 : : input->formatted.tni_vni);
932 : : }
933 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRIPSA, 0);
934 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRIPDA, 0);
935 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRPORT, 0);
936 : : }
937 : :
938 : : /* record vlan (little-endian) and flex_bytes(big-endian) */
939 : 0 : fdirvlan = input->formatted.flex_bytes;
940 : 0 : fdirvlan <<= IXGBE_FDIRVLAN_FLEX_SHIFT;
941 [ # # ]: 0 : fdirvlan |= IXGBE_NTOHS(input->formatted.vlan_id);
942 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRVLAN, fdirvlan);
943 : :
944 : : /* configure FDIRHASH register */
945 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
946 : :
947 : : /*
948 : : * flush all previous writes to make certain registers are
949 : : * programmed prior to issuing the command
950 : : */
951 : 0 : IXGBE_WRITE_FLUSH(hw);
952 : :
953 : : /* configure FDIRCMD register */
954 : 0 : fdircmd |= IXGBE_FDIRCMD_CMD_ADD_FLOW |
955 : : IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
956 : 0 : fdircmd |= input->formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
957 : 0 : fdircmd |= (uint32_t)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
958 : 0 : fdircmd |= (uint32_t)input->formatted.vm_pool << IXGBE_FDIRCMD_VT_POOL_SHIFT;
959 : :
960 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, fdircmd);
961 : :
962 : 0 : PMD_DRV_LOG(DEBUG, "Rx Queue=%x hash=%x", queue, fdirhash);
963 : :
964 : : err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
965 [ # # ]: 0 : if (err < 0)
966 : 0 : PMD_DRV_LOG(ERR, "Timeout writing flow director filter.");
967 : :
968 : 0 : return err;
969 : : }
970 : :
971 : : /**
972 : : * This function is based on ixgbe_atr_add_signature_filter_82599() in
973 : : * base/ixgbe_82599.c, but uses a pre-calculated hash value. It also supports
974 : : * setting extra fields in the FDIRCMD register, and removes the code that was
975 : : * verifying the flow_type field. According to the documentation, a flow type of
976 : : * 00 (i.e. not TCP, UDP, or SCTP) is not supported, however it appears to
977 : : * work ok...
978 : : *
979 : : * Adds a signature hash filter
980 : : * @hw: pointer to hardware structure
981 : : * @input: unique input dword
982 : : * @queue: queue index to direct traffic to
983 : : * @fdircmd: any extra flags to set in fdircmd register
984 : : * @fdirhash: pre-calculated hash value for the filter
985 : : **/
986 : : static int
987 : 0 : fdir_add_signature_filter_82599(struct ixgbe_hw *hw,
988 : : union ixgbe_atr_input *input, u8 queue, uint32_t fdircmd,
989 : : uint32_t fdirhash)
990 : : {
991 : : int err = 0;
992 : :
993 : 0 : PMD_INIT_FUNC_TRACE();
994 : :
995 : : /* configure FDIRCMD register */
996 : 0 : fdircmd |= IXGBE_FDIRCMD_CMD_ADD_FLOW |
997 : : IXGBE_FDIRCMD_LAST | IXGBE_FDIRCMD_QUEUE_EN;
998 : 0 : fdircmd |= input->formatted.flow_type << IXGBE_FDIRCMD_FLOW_TYPE_SHIFT;
999 : 0 : fdircmd |= (uint32_t)queue << IXGBE_FDIRCMD_RX_QUEUE_SHIFT;
1000 : :
1001 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1002 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, fdircmd);
1003 : :
1004 : 0 : PMD_DRV_LOG(DEBUG, "Rx Queue=%x hash=%x", queue, fdirhash);
1005 : :
1006 : : err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1007 [ # # ]: 0 : if (err < 0)
1008 : 0 : PMD_DRV_LOG(ERR, "Timeout writing flow director filter.");
1009 : :
1010 : 0 : return err;
1011 : : }
1012 : :
1013 : : /*
1014 : : * This is based on ixgbe_fdir_erase_perfect_filter_82599() in
1015 : : * base/ixgbe_82599.c. It is modified to take in the hash as a parameter so
1016 : : * that it can be used for removing signature and perfect filters.
1017 : : */
1018 : : static int
1019 : 0 : fdir_erase_filter_82599(struct ixgbe_hw *hw, uint32_t fdirhash)
1020 : : {
1021 : : uint32_t fdircmd = 0;
1022 : : int err = 0;
1023 : :
1024 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1025 : :
1026 : : /* flush hash to HW */
1027 : 0 : IXGBE_WRITE_FLUSH(hw);
1028 : :
1029 : : /* Query if filter is present */
1030 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD, IXGBE_FDIRCMD_CMD_QUERY_REM_FILT);
1031 : :
1032 : : err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1033 [ # # ]: 0 : if (err < 0) {
1034 : 0 : PMD_INIT_LOG(ERR, "Timeout querying for flow director filter.");
1035 : 0 : return err;
1036 : : }
1037 : :
1038 : : /* if filter exists in hardware then remove it */
1039 [ # # ]: 0 : if (fdircmd & IXGBE_FDIRCMD_FILTER_VALID) {
1040 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRHASH, fdirhash);
1041 : 0 : IXGBE_WRITE_FLUSH(hw);
1042 : 0 : IXGBE_WRITE_REG(hw, IXGBE_FDIRCMD,
1043 : : IXGBE_FDIRCMD_CMD_REMOVE_FLOW);
1044 : : }
1045 : : err = ixgbe_fdir_check_cmd_complete(hw, &fdircmd);
1046 [ # # ]: 0 : if (err < 0)
1047 : 0 : PMD_INIT_LOG(ERR, "Timeout erasing flow director filter.");
1048 : : return err;
1049 : :
1050 : : }
1051 : :
1052 : : static inline struct ixgbe_fdir_filter *
1053 : : ixgbe_fdir_filter_lookup(struct ixgbe_hw_fdir_info *fdir_info,
1054 : : union ixgbe_atr_input *key)
1055 : : {
1056 : : int ret;
1057 : :
1058 : 0 : ret = rte_hash_lookup(fdir_info->hash_handle, (const void *)key);
1059 [ # # ]: 0 : if (ret < 0)
1060 : : return NULL;
1061 : :
1062 : 0 : return fdir_info->hash_map[ret];
1063 : : }
1064 : :
1065 : : static inline int
1066 : 0 : ixgbe_insert_fdir_filter(struct ixgbe_hw_fdir_info *fdir_info,
1067 : : struct ixgbe_fdir_filter *fdir_filter)
1068 : : {
1069 : : int ret;
1070 : :
1071 : 0 : ret = rte_hash_add_key(fdir_info->hash_handle,
1072 : 0 : &fdir_filter->ixgbe_fdir);
1073 : :
1074 [ # # ]: 0 : if (ret < 0) {
1075 : 0 : PMD_DRV_LOG(ERR,
1076 : : "Failed to insert fdir filter to hash table %d!",
1077 : : ret);
1078 : 0 : return ret;
1079 : : }
1080 : :
1081 : 0 : fdir_info->hash_map[ret] = fdir_filter;
1082 : :
1083 : 0 : TAILQ_INSERT_TAIL(&fdir_info->fdir_list, fdir_filter, entries);
1084 : :
1085 : 0 : return 0;
1086 : : }
1087 : :
1088 : : static inline int
1089 : 0 : ixgbe_remove_fdir_filter(struct ixgbe_hw_fdir_info *fdir_info,
1090 : : union ixgbe_atr_input *key)
1091 : : {
1092 : : int ret;
1093 : : struct ixgbe_fdir_filter *fdir_filter;
1094 : :
1095 : 0 : ret = rte_hash_del_key(fdir_info->hash_handle, key);
1096 : :
1097 [ # # ]: 0 : if (ret < 0) {
1098 : 0 : PMD_DRV_LOG(ERR, "No such fdir filter to delete %d!", ret);
1099 : 0 : return ret;
1100 : : }
1101 : :
1102 : 0 : fdir_filter = fdir_info->hash_map[ret];
1103 : 0 : fdir_info->hash_map[ret] = NULL;
1104 : :
1105 [ # # ]: 0 : TAILQ_REMOVE(&fdir_info->fdir_list, fdir_filter, entries);
1106 : 0 : rte_free(fdir_filter);
1107 : :
1108 : 0 : return 0;
1109 : : }
1110 : :
1111 : : int
1112 : 0 : ixgbe_fdir_filter_program(struct rte_eth_dev *dev,
1113 : : struct ixgbe_fdir_rule *rule,
1114 : : bool del,
1115 : : bool update)
1116 : : {
1117 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1118 : : uint32_t fdircmd_flags;
1119 : : uint32_t fdirhash;
1120 : : uint8_t queue;
1121 : : bool is_perfect = FALSE;
1122 : : int err;
1123 : 0 : struct ixgbe_hw_fdir_info *info =
1124 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1125 : 0 : enum rte_fdir_mode fdir_mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
1126 : : struct ixgbe_fdir_filter *node;
1127 : : bool add_node = FALSE;
1128 : :
1129 [ # # ]: 0 : if (fdir_mode == RTE_FDIR_MODE_NONE ||
1130 [ # # ]: 0 : fdir_mode != rule->mode)
1131 : : return -ENOTSUP;
1132 : :
1133 : : /*
1134 : : * Sanity check for x550.
1135 : : * When adding a new filter with flow type set to IPv4,
1136 : : * the flow director mask should be configed before,
1137 : : * and the L4 protocol and ports are masked.
1138 : : */
1139 [ # # ]: 0 : if ((!del) &&
1140 : 0 : (hw->mac.type == ixgbe_mac_X550 ||
1141 [ # # ]: 0 : hw->mac.type == ixgbe_mac_X550EM_x ||
1142 : 0 : hw->mac.type == ixgbe_mac_X550EM_a) &&
1143 : 0 : (rule->ixgbe_fdir.formatted.flow_type ==
1144 [ # # ]: 0 : IXGBE_ATR_FLOW_TYPE_IPV4 ||
1145 : : rule->ixgbe_fdir.formatted.flow_type ==
1146 : 0 : IXGBE_ATR_FLOW_TYPE_IPV6) &&
1147 [ # # ]: 0 : (info->mask.src_port_mask != 0 ||
1148 : 0 : info->mask.dst_port_mask != 0) &&
1149 [ # # ]: 0 : (rule->mode != RTE_FDIR_MODE_PERFECT_MAC_VLAN &&
1150 : : rule->mode != RTE_FDIR_MODE_PERFECT_TUNNEL)) {
1151 : 0 : PMD_DRV_LOG(ERR, "By this device,"
1152 : : " IPv4 is not supported without"
1153 : : " L4 protocol and ports masked!");
1154 : 0 : return -ENOTSUP;
1155 : : }
1156 : :
1157 [ # # ]: 0 : if (fdir_mode >= RTE_FDIR_MODE_PERFECT &&
1158 : : fdir_mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
1159 : : is_perfect = TRUE;
1160 : :
1161 : : if (is_perfect) {
1162 [ # # ]: 0 : if (rule->ixgbe_fdir.formatted.flow_type &
1163 : : IXGBE_ATR_L4TYPE_IPV6_MASK) {
1164 : 0 : PMD_DRV_LOG(ERR, "IPv6 is not supported in"
1165 : : " perfect mode!");
1166 : 0 : return -ENOTSUP;
1167 : : }
1168 : 0 : fdirhash = atr_compute_perfect_hash_82599(&rule->ixgbe_fdir,
1169 : : IXGBE_DEV_FDIR_CONF(dev)->pballoc);
1170 : 0 : fdirhash |= rule->soft_id <<
1171 : : IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT;
1172 : : } else
1173 : 0 : fdirhash = atr_compute_sig_hash_82599(&rule->ixgbe_fdir,
1174 : : IXGBE_DEV_FDIR_CONF(dev)->pballoc);
1175 : :
1176 [ # # ]: 0 : if (del) {
1177 : 0 : err = ixgbe_remove_fdir_filter(info, &rule->ixgbe_fdir);
1178 [ # # ]: 0 : if (err < 0)
1179 : : return err;
1180 : :
1181 : 0 : err = fdir_erase_filter_82599(hw, fdirhash);
1182 [ # # ]: 0 : if (err < 0)
1183 : 0 : PMD_DRV_LOG(ERR, "Fail to delete FDIR filter!");
1184 : : else
1185 : 0 : PMD_DRV_LOG(DEBUG, "Success to delete FDIR filter!");
1186 : 0 : return err;
1187 : : }
1188 : : /* add or update an fdir filter*/
1189 [ # # ]: 0 : fdircmd_flags = (update) ? IXGBE_FDIRCMD_FILTER_UPDATE : 0;
1190 [ # # ]: 0 : if (rule->fdirflags & IXGBE_FDIRCMD_DROP) {
1191 [ # # ]: 0 : if (is_perfect) {
1192 : 0 : queue = IXGBE_DEV_FDIR_CONF(dev)->drop_queue;
1193 : 0 : fdircmd_flags |= IXGBE_FDIRCMD_DROP;
1194 : : } else {
1195 : 0 : PMD_DRV_LOG(ERR, "Drop option is not supported in"
1196 : : " signature mode.");
1197 : 0 : return -EINVAL;
1198 : : }
1199 [ # # ]: 0 : } else if (rule->queue < IXGBE_MAX_RX_QUEUE_NUM)
1200 : : queue = (uint8_t)rule->queue;
1201 : : else
1202 : : return -EINVAL;
1203 : :
1204 : 0 : node = ixgbe_fdir_filter_lookup(info, &rule->ixgbe_fdir);
1205 [ # # ]: 0 : if (node) {
1206 [ # # ]: 0 : if (update) {
1207 : 0 : node->fdirflags = fdircmd_flags;
1208 : 0 : node->fdirhash = fdirhash;
1209 : 0 : node->queue = queue;
1210 : : } else {
1211 : 0 : PMD_DRV_LOG(ERR, "Conflict with existing fdir filter!");
1212 : 0 : return -EINVAL;
1213 : : }
1214 : : } else {
1215 : : add_node = TRUE;
1216 : 0 : node = rte_zmalloc("ixgbe_fdir",
1217 : : sizeof(struct ixgbe_fdir_filter),
1218 : : 0);
1219 [ # # ]: 0 : if (!node)
1220 : : return -ENOMEM;
1221 [ # # ]: 0 : rte_memcpy(&node->ixgbe_fdir,
1222 : : &rule->ixgbe_fdir,
1223 : : sizeof(union ixgbe_atr_input));
1224 : 0 : node->fdirflags = fdircmd_flags;
1225 : 0 : node->fdirhash = fdirhash;
1226 : 0 : node->queue = queue;
1227 : :
1228 : 0 : err = ixgbe_insert_fdir_filter(info, node);
1229 [ # # ]: 0 : if (err < 0) {
1230 : 0 : rte_free(node);
1231 : 0 : return err;
1232 : : }
1233 : : }
1234 : :
1235 [ # # ]: 0 : if (is_perfect) {
1236 : 0 : err = fdir_write_perfect_filter_82599(hw, &rule->ixgbe_fdir,
1237 : : queue, fdircmd_flags,
1238 : : fdirhash, fdir_mode);
1239 : : } else {
1240 : 0 : err = fdir_add_signature_filter_82599(hw, &rule->ixgbe_fdir,
1241 : : queue, fdircmd_flags,
1242 : : fdirhash);
1243 : : }
1244 [ # # ]: 0 : if (err < 0) {
1245 : 0 : PMD_DRV_LOG(ERR, "Fail to add FDIR filter!");
1246 : :
1247 [ # # ]: 0 : if (add_node)
1248 : 0 : (void)ixgbe_remove_fdir_filter(info, &rule->ixgbe_fdir);
1249 : : } else {
1250 : 0 : PMD_DRV_LOG(DEBUG, "Success to add FDIR filter");
1251 : : }
1252 : :
1253 : : return err;
1254 : : }
1255 : :
1256 : : static int
1257 : 0 : ixgbe_fdir_flush(struct rte_eth_dev *dev)
1258 : : {
1259 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1260 : : struct ixgbe_hw_fdir_info *info =
1261 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1262 : : int ret;
1263 : :
1264 : 0 : ret = ixgbe_reinit_fdir_tables_82599(hw);
1265 [ # # ]: 0 : if (ret < 0) {
1266 : 0 : PMD_INIT_LOG(ERR, "Failed to re-initialize FD table.");
1267 : 0 : return ret;
1268 : : }
1269 : :
1270 : 0 : info->f_add = 0;
1271 : 0 : info->f_remove = 0;
1272 : 0 : info->add = 0;
1273 : 0 : info->remove = 0;
1274 : :
1275 : 0 : return ret;
1276 : : }
1277 : :
1278 : : #define FDIRENTRIES_NUM_SHIFT 10
1279 : : void
1280 : 0 : ixgbe_fdir_info_get(struct rte_eth_dev *dev, struct rte_eth_fdir_info *fdir_info)
1281 : : {
1282 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1283 : : struct ixgbe_hw_fdir_info *info =
1284 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1285 : : uint32_t fdirctrl, max_num, i;
1286 : : uint8_t offset;
1287 : :
1288 : 0 : fdirctrl = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1289 : 0 : offset = ((fdirctrl & IXGBE_FDIRCTRL_FLEX_MASK) >>
1290 : : IXGBE_FDIRCTRL_FLEX_SHIFT) * sizeof(uint16_t);
1291 : :
1292 : 0 : fdir_info->mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
1293 : 0 : max_num = (1 << (FDIRENTRIES_NUM_SHIFT +
1294 : 0 : (fdirctrl & FDIRCTRL_PBALLOC_MASK)));
1295 [ # # ]: 0 : if (fdir_info->mode >= RTE_FDIR_MODE_PERFECT &&
1296 : : fdir_info->mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
1297 : 0 : fdir_info->guarant_spc = max_num;
1298 [ # # ]: 0 : else if (fdir_info->mode == RTE_FDIR_MODE_SIGNATURE)
1299 : 0 : fdir_info->guarant_spc = max_num * 4;
1300 : :
1301 : 0 : fdir_info->mask.vlan_tci_mask = info->mask.vlan_tci_mask;
1302 : 0 : fdir_info->mask.ipv4_mask.src_ip = info->mask.src_ipv4_mask;
1303 : 0 : fdir_info->mask.ipv4_mask.dst_ip = info->mask.dst_ipv4_mask;
1304 [ # # # # : 0 : IPV6_MASK_TO_ADDR(info->mask.src_ipv6_mask,
# # ]
1305 : : fdir_info->mask.ipv6_mask.src_ip);
1306 [ # # # # : 0 : IPV6_MASK_TO_ADDR(info->mask.dst_ipv6_mask,
# # ]
1307 : : fdir_info->mask.ipv6_mask.dst_ip);
1308 : 0 : fdir_info->mask.src_port_mask = info->mask.src_port_mask;
1309 : 0 : fdir_info->mask.dst_port_mask = info->mask.dst_port_mask;
1310 : 0 : fdir_info->mask.mac_addr_byte_mask = info->mask.mac_addr_byte_mask;
1311 : 0 : fdir_info->mask.tunnel_id_mask = info->mask.tunnel_id_mask;
1312 : 0 : fdir_info->mask.tunnel_type_mask = info->mask.tunnel_type_mask;
1313 : 0 : fdir_info->max_flexpayload = IXGBE_FDIR_MAX_FLEX_LEN;
1314 : :
1315 [ # # ]: 0 : if (fdir_info->mode == RTE_FDIR_MODE_PERFECT_MAC_VLAN ||
1316 : : fdir_info->mode == RTE_FDIR_MODE_PERFECT_TUNNEL)
1317 : 0 : fdir_info->flow_types_mask[0] = 0ULL;
1318 : : else
1319 : 0 : fdir_info->flow_types_mask[0] = IXGBE_FDIR_FLOW_TYPES;
1320 : : for (i = 1; i < RTE_FLOW_MASK_ARRAY_SIZE; i++)
1321 : : fdir_info->flow_types_mask[i] = 0ULL;
1322 : :
1323 : 0 : fdir_info->flex_payload_unit = sizeof(uint16_t);
1324 : 0 : fdir_info->max_flex_payload_segment_num = 1;
1325 : 0 : fdir_info->flex_payload_limit = IXGBE_MAX_FLX_SOURCE_OFF;
1326 : 0 : fdir_info->flex_conf.nb_payloads = 1;
1327 : 0 : fdir_info->flex_conf.flex_set[0].type = RTE_ETH_RAW_PAYLOAD;
1328 : 0 : fdir_info->flex_conf.flex_set[0].src_offset[0] = offset;
1329 : 0 : fdir_info->flex_conf.flex_set[0].src_offset[1] = offset + 1;
1330 : 0 : fdir_info->flex_conf.nb_flexmasks = 1;
1331 : 0 : fdir_info->flex_conf.flex_mask[0].flow_type = RTE_ETH_FLOW_UNKNOWN;
1332 : 0 : fdir_info->flex_conf.flex_mask[0].mask[0] =
1333 : 0 : (uint8_t)(info->mask.flex_bytes_mask & 0x00FF);
1334 : 0 : fdir_info->flex_conf.flex_mask[0].mask[1] =
1335 : 0 : (uint8_t)((info->mask.flex_bytes_mask & 0xFF00) >> 8);
1336 : 0 : }
1337 : :
1338 : : void
1339 : 0 : ixgbe_fdir_stats_get(struct rte_eth_dev *dev, struct rte_eth_fdir_stats *fdir_stats)
1340 : : {
1341 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1342 : : struct ixgbe_hw_fdir_info *info =
1343 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1344 : : uint32_t reg, max_num;
1345 : 0 : enum rte_fdir_mode fdir_mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
1346 : :
1347 : : /* Get the information from registers */
1348 : 0 : reg = IXGBE_READ_REG(hw, IXGBE_FDIRFREE);
1349 : 0 : info->collision = (uint16_t)((reg & IXGBE_FDIRFREE_COLL_MASK) >>
1350 : : IXGBE_FDIRFREE_COLL_SHIFT);
1351 : 0 : info->free = (uint16_t)((reg & IXGBE_FDIRFREE_FREE_MASK) >>
1352 : : IXGBE_FDIRFREE_FREE_SHIFT);
1353 : :
1354 : 0 : reg = IXGBE_READ_REG(hw, IXGBE_FDIRLEN);
1355 : 0 : info->maxhash = (uint16_t)((reg & IXGBE_FDIRLEN_MAXHASH_MASK) >>
1356 : : IXGBE_FDIRLEN_MAXHASH_SHIFT);
1357 : 0 : info->maxlen = (uint8_t)((reg & IXGBE_FDIRLEN_MAXLEN_MASK) >>
1358 : : IXGBE_FDIRLEN_MAXLEN_SHIFT);
1359 : :
1360 : 0 : reg = IXGBE_READ_REG(hw, IXGBE_FDIRUSTAT);
1361 : 0 : info->remove += (reg & IXGBE_FDIRUSTAT_REMOVE_MASK) >>
1362 : : IXGBE_FDIRUSTAT_REMOVE_SHIFT;
1363 : 0 : info->add += (reg & IXGBE_FDIRUSTAT_ADD_MASK) >>
1364 : : IXGBE_FDIRUSTAT_ADD_SHIFT;
1365 : :
1366 : 0 : reg = IXGBE_READ_REG(hw, IXGBE_FDIRFSTAT) & 0xFFFF;
1367 : 0 : info->f_remove += (reg & IXGBE_FDIRFSTAT_FREMOVE_MASK) >>
1368 : : IXGBE_FDIRFSTAT_FREMOVE_SHIFT;
1369 : 0 : info->f_add += (reg & IXGBE_FDIRFSTAT_FADD_MASK) >>
1370 : : IXGBE_FDIRFSTAT_FADD_SHIFT;
1371 : :
1372 : : /* Copy the new information in the fdir parameter */
1373 : 0 : fdir_stats->collision = info->collision;
1374 : 0 : fdir_stats->free = info->free;
1375 : 0 : fdir_stats->maxhash = info->maxhash;
1376 : 0 : fdir_stats->maxlen = info->maxlen;
1377 : 0 : fdir_stats->remove = info->remove;
1378 : 0 : fdir_stats->add = info->add;
1379 : 0 : fdir_stats->f_remove = info->f_remove;
1380 : 0 : fdir_stats->f_add = info->f_add;
1381 : :
1382 : 0 : reg = IXGBE_READ_REG(hw, IXGBE_FDIRCTRL);
1383 : 0 : max_num = (1 << (FDIRENTRIES_NUM_SHIFT +
1384 : 0 : (reg & FDIRCTRL_PBALLOC_MASK)));
1385 [ # # ]: 0 : if (fdir_mode >= RTE_FDIR_MODE_PERFECT &&
1386 : : fdir_mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
1387 : 0 : fdir_stats->guarant_cnt = max_num - fdir_stats->free;
1388 [ # # ]: 0 : else if (fdir_mode == RTE_FDIR_MODE_SIGNATURE)
1389 : 0 : fdir_stats->guarant_cnt = max_num * 4 - fdir_stats->free;
1390 : :
1391 : 0 : }
1392 : :
1393 : : /* restore flow director filter */
1394 : : void
1395 : 0 : ixgbe_fdir_filter_restore(struct rte_eth_dev *dev)
1396 : : {
1397 : 0 : struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1398 : : struct ixgbe_hw_fdir_info *fdir_info =
1399 : : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1400 : : struct ixgbe_fdir_filter *node;
1401 : : bool is_perfect = FALSE;
1402 : 0 : enum rte_fdir_mode fdir_mode = IXGBE_DEV_FDIR_CONF(dev)->mode;
1403 : :
1404 [ # # ]: 0 : if (fdir_mode >= RTE_FDIR_MODE_PERFECT &&
1405 : : fdir_mode <= RTE_FDIR_MODE_PERFECT_TUNNEL)
1406 : : is_perfect = TRUE;
1407 : :
1408 : : if (is_perfect) {
1409 [ # # ]: 0 : TAILQ_FOREACH(node, &fdir_info->fdir_list, entries) {
1410 : 0 : (void)fdir_write_perfect_filter_82599(hw,
1411 : : &node->ixgbe_fdir,
1412 : 0 : node->queue,
1413 : : node->fdirflags,
1414 : : node->fdirhash,
1415 : : fdir_mode);
1416 : : }
1417 : : } else {
1418 [ # # ]: 0 : TAILQ_FOREACH(node, &fdir_info->fdir_list, entries) {
1419 : 0 : (void)fdir_add_signature_filter_82599(hw,
1420 : : &node->ixgbe_fdir,
1421 : 0 : node->queue,
1422 : : node->fdirflags,
1423 : : node->fdirhash);
1424 : : }
1425 : : }
1426 : 0 : }
1427 : :
1428 : : /* remove all the flow director filters */
1429 : : int
1430 : 0 : ixgbe_clear_all_fdir_filter(struct rte_eth_dev *dev)
1431 : : {
1432 : : struct ixgbe_hw_fdir_info *fdir_info =
1433 : 0 : IXGBE_DEV_PRIVATE_TO_FDIR_INFO(dev->data->dev_private);
1434 : : struct ixgbe_fdir_filter *fdir_filter;
1435 : : struct ixgbe_fdir_filter *filter_flag;
1436 : : int ret = 0;
1437 : :
1438 : : /* flush flow director */
1439 : 0 : rte_hash_reset(fdir_info->hash_handle);
1440 : 0 : memset(fdir_info->hash_map, 0,
1441 : : sizeof(struct ixgbe_fdir_filter *) * IXGBE_MAX_FDIR_FILTER_NUM);
1442 : 0 : filter_flag = TAILQ_FIRST(&fdir_info->fdir_list);
1443 [ # # ]: 0 : while ((fdir_filter = TAILQ_FIRST(&fdir_info->fdir_list))) {
1444 [ # # ]: 0 : TAILQ_REMOVE(&fdir_info->fdir_list,
1445 : : fdir_filter,
1446 : : entries);
1447 : 0 : rte_free(fdir_filter);
1448 : : }
1449 : :
1450 [ # # ]: 0 : if (filter_flag != NULL)
1451 : 0 : ret = ixgbe_fdir_flush(dev);
1452 : :
1453 : 0 : return ret;
1454 : : }
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