Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright 2016 6WIND S.A.
3 : : * Copyright 2016 Mellanox Technologies, Ltd
4 : : */
5 : :
6 : : #ifndef RTE_PMD_MLX5_PRM_H_
7 : : #define RTE_PMD_MLX5_PRM_H_
8 : :
9 : : #include <unistd.h>
10 : :
11 : : #include <rte_vect.h>
12 : : #include <rte_byteorder.h>
13 : :
14 : : #include <mlx5_glue.h>
15 : : #include "mlx5_autoconf.h"
16 : :
17 : : /* RSS hash key size. */
18 : : #define MLX5_RSS_HASH_KEY_LEN 40
19 : :
20 : : /* Get CQE owner bit. */
21 : : #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
22 : :
23 : : /* Get CQE format. */
24 : : #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
25 : :
26 : : /* Get CQE opcode. */
27 : : #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
28 : :
29 : : /* Get CQE number of mini CQEs. */
30 : : #define MLX5_CQE_NUM_MINIS(op_own) (((op_own) & 0xf0) >> 4)
31 : :
32 : : /* Get CQE solicited event. */
33 : : #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
34 : :
35 : : /* Invalidate a CQE. */
36 : : #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
37 : :
38 : : /* Initialize CQE validity iteration count. */
39 : : #define MLX5_CQE_VIC_INIT 0xffu
40 : :
41 : : /* Hardware index widths. */
42 : : #define MLX5_CQ_INDEX_WIDTH 24
43 : : #define MLX5_WQ_INDEX_WIDTH 16
44 : :
45 : : /* WQE Segment sizes in bytes. */
46 : : #define MLX5_WSEG_SIZE 16u
47 : : #define MLX5_WQE_CSEG_SIZE sizeof(struct mlx5_wqe_cseg)
48 : : #define MLX5_WQE_DSEG_SIZE sizeof(struct mlx5_wqe_dseg)
49 : : #define MLX5_WQE_ESEG_SIZE sizeof(struct mlx5_wqe_eseg)
50 : :
51 : : /* WQE/WQEBB size in bytes. */
52 : : #define MLX5_WQE_SIZE sizeof(struct mlx5_wqe)
53 : :
54 : : /*
55 : : * Max size of a WQE session.
56 : : * Absolute maximum size is 63 (MLX5_DSEG_MAX) segments,
57 : : * the WQE size field in Control Segment is 6 bits wide.
58 : : */
59 : : #define MLX5_WQE_SIZE_MAX (60 * MLX5_WSEG_SIZE)
60 : :
61 : : /*
62 : : * Default minimum number of Tx queues for inlining packets.
63 : : * If there are less queues as specified we assume we have
64 : : * no enough CPU resources (cycles) to perform inlining,
65 : : * the PCIe throughput is not supposed as bottleneck and
66 : : * inlining is disabled.
67 : : */
68 : : #define MLX5_INLINE_MAX_TXQS 8u
69 : : #define MLX5_INLINE_MAX_TXQS_BLUEFIELD 16u
70 : :
71 : : /*
72 : : * Default packet length threshold to be inlined with
73 : : * enhanced MPW. If packet length exceeds the threshold
74 : : * the data are not inlined. Should be aligned in WQEBB
75 : : * boundary with accounting the title Control and Ethernet
76 : : * segments.
77 : : */
78 : : #define MLX5_EMPW_DEF_INLINE_LEN (4u * MLX5_WQE_SIZE + \
79 : : MLX5_DSEG_MIN_INLINE_SIZE)
80 : : /*
81 : : * Maximal inline data length sent with enhanced MPW.
82 : : * Is based on maximal WQE size.
83 : : */
84 : : #define MLX5_EMPW_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
85 : : MLX5_WQE_CSEG_SIZE - \
86 : : MLX5_WQE_ESEG_SIZE - \
87 : : MLX5_WQE_DSEG_SIZE + \
88 : : MLX5_DSEG_MIN_INLINE_SIZE)
89 : : /*
90 : : * Minimal amount of packets to be sent with EMPW.
91 : : * This limits the minimal required size of sent EMPW.
92 : : * If there are no enough resources to built minimal
93 : : * EMPW the sending loop exits.
94 : : */
95 : : #define MLX5_EMPW_MIN_PACKETS (2u + 3u * 4u)
96 : : /*
97 : : * Maximal amount of packets to be sent with EMPW.
98 : : * This value is not recommended to exceed MLX5_TX_COMP_THRESH,
99 : : * otherwise there might be up to MLX5_EMPW_MAX_PACKETS mbufs
100 : : * without CQE generation request, being multiplied by
101 : : * MLX5_TX_COMP_MAX_CQE it may cause significant latency
102 : : * in tx burst routine at the moment of freeing multiple mbufs.
103 : : */
104 : : #define MLX5_EMPW_MAX_PACKETS MLX5_TX_COMP_THRESH
105 : : #define MLX5_MPW_MAX_PACKETS 6
106 : : #define MLX5_MPW_INLINE_MAX_PACKETS 6
107 : :
108 : : /*
109 : : * Default packet length threshold to be inlined with
110 : : * ordinary SEND. Inlining saves the MR key search
111 : : * and extra PCIe data fetch transaction, but eats the
112 : : * CPU cycles.
113 : : */
114 : : #define MLX5_SEND_DEF_INLINE_LEN (5U * MLX5_WQE_SIZE + \
115 : : MLX5_ESEG_MIN_INLINE_SIZE - \
116 : : MLX5_WQE_CSEG_SIZE - \
117 : : MLX5_WQE_ESEG_SIZE - \
118 : : MLX5_WQE_DSEG_SIZE)
119 : : /*
120 : : * Maximal inline data length sent with ordinary SEND.
121 : : * Is based on maximal WQE size.
122 : : */
123 : : #define MLX5_SEND_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
124 : : MLX5_WQE_CSEG_SIZE - \
125 : : MLX5_WQE_ESEG_SIZE - \
126 : : MLX5_WQE_DSEG_SIZE + \
127 : : MLX5_ESEG_MIN_INLINE_SIZE)
128 : :
129 : : /* Missed in mlx5dv.h, should define here. */
130 : : #ifndef HAVE_MLX5_OPCODE_ENHANCED_MPSW
131 : : #define MLX5_OPCODE_ENHANCED_MPSW 0x29u
132 : : #endif
133 : :
134 : : #ifndef HAVE_MLX5_OPCODE_SEND_EN
135 : : #define MLX5_OPCODE_SEND_EN 0x17u
136 : : #endif
137 : :
138 : : #ifndef HAVE_MLX5_OPCODE_WAIT
139 : : #define MLX5_OPCODE_WAIT 0x0fu
140 : : #endif
141 : :
142 : : #define MLX5_OPC_MOD_WAIT_CQ_PI 0u
143 : : #define MLX5_OPC_MOD_WAIT_DATA 1u
144 : : #define MLX5_OPC_MOD_WAIT_TIME 2u
145 : :
146 : :
147 : : #define MLX5_WAIT_COND_INVERT 0x10u
148 : : #define MLX5_WAIT_COND_ALWAYS_TRUE 0u
149 : : #define MLX5_WAIT_COND_EQUAL 1u
150 : : #define MLX5_WAIT_COND_BIGGER 2u
151 : : #define MLX5_WAIT_COND_SMALLER 3u
152 : : #define MLX5_WAIT_COND_CYCLIC_BIGGER 4u
153 : : #define MLX5_WAIT_COND_CYCLIC_SMALLER 5u
154 : :
155 : : #ifndef HAVE_MLX5_OPCODE_ACCESS_ASO
156 : : #define MLX5_OPCODE_ACCESS_ASO 0x2du
157 : : #endif
158 : :
159 : : /* CQE value to inform that VLAN is stripped. */
160 : : #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
161 : :
162 : : /* IPv4 options. */
163 : : #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
164 : :
165 : : /* IPv6 packet. */
166 : : #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
167 : :
168 : : /* IPv4 packet. */
169 : : #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
170 : :
171 : : /* TCP packet. */
172 : : #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
173 : :
174 : : /* UDP packet. */
175 : : #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
176 : :
177 : : /* IP is fragmented. */
178 : : #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
179 : :
180 : : /* L2 header is valid. */
181 : : #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
182 : :
183 : : /* L3 header is valid. */
184 : : #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
185 : :
186 : : /* L4 header is valid. */
187 : : #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
188 : :
189 : : /* Outer packet, 0 IPv4, 1 IPv6. */
190 : : #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
191 : :
192 : : /* Tunnel packet bit in the CQE. */
193 : : #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
194 : :
195 : : /* Mask for LRO push flag in the CQE lro_tcppsh_abort_dupack field. */
196 : : #define MLX5_CQE_LRO_PUSH_MASK 0x40
197 : :
198 : : /* Mask for L4 type in the CQE hdr_type_etc field. */
199 : : #define MLX5_CQE_L4_TYPE_MASK 0x70
200 : :
201 : : /* The bit index of L4 type in CQE hdr_type_etc field. */
202 : : #define MLX5_CQE_L4_TYPE_SHIFT 0x4
203 : :
204 : : /* L4 type to indicate TCP packet without acknowledgment. */
205 : : #define MLX5_L4_HDR_TYPE_TCP_EMPTY_ACK 0x3
206 : :
207 : : /* L4 type to indicate TCP packet with acknowledgment. */
208 : : #define MLX5_L4_HDR_TYPE_TCP_WITH_ACL 0x4
209 : :
210 : : /* Inner L3 checksum offload (Tunneled packets only). */
211 : : #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
212 : :
213 : : /* Inner L4 checksum offload (Tunneled packets only). */
214 : : #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
215 : :
216 : : /* Outer L4 type is TCP. */
217 : : #define MLX5_ETH_WQE_L4_OUTER_TCP (0u << 5)
218 : :
219 : : /* Outer L4 type is UDP. */
220 : : #define MLX5_ETH_WQE_L4_OUTER_UDP (1u << 5)
221 : :
222 : : /* Outer L3 type is IPV4. */
223 : : #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
224 : :
225 : : /* Outer L3 type is IPV6. */
226 : : #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
227 : :
228 : : /* Inner L4 type is TCP. */
229 : : #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
230 : :
231 : : /* Inner L4 type is UDP. */
232 : : #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
233 : :
234 : : /* Inner L3 type is IPV4. */
235 : : #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
236 : :
237 : : /* Inner L3 type is IPV6. */
238 : : #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
239 : :
240 : : /* VLAN insertion flag. */
241 : : #define MLX5_ETH_WQE_VLAN_INSERT (1u << 31)
242 : :
243 : : /* Data inline segment flag. */
244 : : #define MLX5_ETH_WQE_DATA_INLINE (1u << 31)
245 : :
246 : : /* Is flow mark valid. */
247 : : #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
248 : : #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
249 : : #else
250 : : #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
251 : : #endif
252 : :
253 : : /* INVALID is used by packets matching no flow rules. */
254 : : #define MLX5_FLOW_MARK_INVALID 0
255 : :
256 : : /* Maximum allowed value to mark a packet. */
257 : : #define MLX5_FLOW_MARK_MAX 0xfffff0
258 : :
259 : : /* Default mark value used when none is provided. */
260 : : #define MLX5_FLOW_MARK_DEFAULT 0xffffff
261 : :
262 : : /* Default mark mask for metadata legacy mode. */
263 : : #define MLX5_FLOW_MARK_MASK 0xffffff
264 : :
265 : : /* Byte length mask when mark is enable in miniCQE */
266 : : #define MLX5_LEN_WITH_MARK_MASK 0xffffff00
267 : :
268 : : /* Maximum number of DS in WQE. Limited by 6-bit field. */
269 : : #define MLX5_DSEG_MAX 63
270 : :
271 : : /* The 32 bit syndrome offset in struct mlx5_error_cqe. */
272 : : #if (RTE_CACHE_LINE_SIZE == 128)
273 : : #define MLX5_ERROR_CQE_SYNDROME_OFFSET 116
274 : : #else
275 : : #define MLX5_ERROR_CQE_SYNDROME_OFFSET 52
276 : : #endif
277 : :
278 : : /* Firmware error code for allocating the maximum number of queue counters */
279 : : #define MLX5_Q_COUNTERS_LIMIT_REACHED 0x587239
280 : :
281 : : /* The completion mode offset in the WQE control segment line 2. */
282 : : #define MLX5_COMP_MODE_OFFSET 2
283 : :
284 : : /* Amount of data bytes in minimal inline data segment. */
285 : : #define MLX5_DSEG_MIN_INLINE_SIZE 12u
286 : :
287 : : /* Amount of data bytes in minimal inline eth segment. */
288 : : #define MLX5_ESEG_MIN_INLINE_SIZE 18u
289 : :
290 : : /* Amount of data bytes after eth data segment. */
291 : : #define MLX5_ESEG_EXTRA_DATA_SIZE 32u
292 : :
293 : : /* The maximum log value of segments per RQ WQE. */
294 : : #define MLX5_MAX_LOG_RQ_SEGS 5u
295 : :
296 : : /* Log 2 of the default size of a WQE for Multi-Packet RQ. */
297 : : #define MLX5_MPRQ_LOG_MIN_STRIDE_WQE_SIZE 14U
298 : :
299 : : /* The alignment needed for WQ buffer. */
300 : : #define MLX5_WQE_BUF_ALIGNMENT rte_mem_page_size()
301 : :
302 : : /* The alignment needed for CQ buffer. */
303 : : #define MLX5_CQE_BUF_ALIGNMENT rte_mem_page_size()
304 : :
305 : : #define MAX_ACTIONS_DATA_IN_HEADER_MODIFY 512
306 : :
307 : : /* Alias FT id passed to the ALLOW_OTHER_VHCA_ACCESS & CREATE_GENERAL_OBJECT
308 : : * commands should have the following format:
309 : : * {table_type: 8bits, table_id: 24bits}.
310 : : */
311 : : #define FT_ID_FT_TYPE_OFFSET 24
312 : :
313 : : /* Completion mode. */
314 : : enum mlx5_completion_mode {
315 : : MLX5_COMP_ONLY_ERR = 0x0,
316 : : MLX5_COMP_ONLY_FIRST_ERR = 0x1,
317 : : MLX5_COMP_ALWAYS = 0x2,
318 : : MLX5_COMP_CQE_AND_EQE = 0x3,
319 : : };
320 : :
321 : : /* MPW mode. */
322 : : enum mlx5_mpw_mode {
323 : : MLX5_MPW_DISABLED,
324 : : MLX5_MPW,
325 : : MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
326 : : };
327 : :
328 : : /* WQE Control segment. */
329 : : struct __rte_aligned(MLX5_WSEG_SIZE) __rte_packed_begin mlx5_wqe_cseg {
330 : : uint32_t opcode;
331 : : uint32_t sq_ds;
332 : : uint32_t flags;
333 : : uint32_t misc;
334 : : } __rte_packed_end;
335 : :
336 : : /*
337 : : * WQE CSEG opcode field size is 32 bits, divided:
338 : : * Bits 31:24 OPC_MOD
339 : : * Bits 23:8 wqe_index
340 : : * Bits 7:0 OPCODE
341 : : */
342 : : #define WQE_CSEG_OPC_MOD_OFFSET 24
343 : : #define WQE_CSEG_WQE_INDEX_OFFSET 8
344 : :
345 : : /* Header of data segment. Minimal size Data Segment */
346 : : struct __rte_packed_begin mlx5_wqe_dseg {
347 : : uint32_t bcount;
348 : : union {
349 : : uint8_t inline_data[MLX5_DSEG_MIN_INLINE_SIZE];
350 : : struct __rte_packed_begin {
351 : : uint32_t lkey;
352 : : uint64_t pbuf;
353 : : } __rte_packed_end;
354 : : };
355 : : } __rte_packed_end;
356 : :
357 : : /* Subset of struct WQE Ethernet Segment. */
358 : : struct __rte_packed_begin mlx5_wqe_eseg {
359 : : union {
360 : : struct __rte_packed_begin {
361 : : uint32_t swp_offs;
362 : : uint8_t cs_flags;
363 : : uint8_t swp_flags;
364 : : uint16_t mss;
365 : : uint32_t metadata;
366 : : uint16_t inline_hdr_sz;
367 : : union {
368 : : uint16_t inline_data;
369 : : uint16_t vlan_tag;
370 : : };
371 : : } __rte_packed_end;
372 : : struct __rte_packed_begin {
373 : : uint32_t offsets;
374 : : uint32_t flags;
375 : : uint32_t flow_metadata;
376 : : uint32_t inline_hdr;
377 : : } __rte_packed_end;
378 : : };
379 : : } __rte_packed_end;
380 : :
381 : : struct __rte_packed_begin mlx5_wqe_qseg {
382 : : uint32_t reserved0;
383 : : uint32_t reserved1;
384 : : uint32_t max_index;
385 : : uint32_t qpn_cqn;
386 : : } __rte_packed_end;
387 : :
388 : : struct __rte_packed_begin mlx5_wqe_wseg {
389 : : uint32_t operation;
390 : : uint32_t lkey;
391 : : uint32_t va_high;
392 : : uint32_t va_low;
393 : : uint64_t value;
394 : : uint64_t mask;
395 : : } __rte_packed_end;
396 : :
397 : : /* The title WQEBB, header of WQE. */
398 : : struct __rte_packed_begin mlx5_wqe {
399 : : union {
400 : : struct mlx5_wqe_cseg cseg;
401 : : uint32_t ctrl[4];
402 : : };
403 : : struct mlx5_wqe_eseg eseg;
404 : : union {
405 : : struct mlx5_wqe_dseg dseg[2];
406 : : uint8_t data[MLX5_ESEG_EXTRA_DATA_SIZE];
407 : : };
408 : : } __rte_packed_end;
409 : :
410 : : /* WQE for Multi-Packet RQ. */
411 : : struct mlx5_wqe_mprq {
412 : : struct mlx5_wqe_srq_next_seg next_seg;
413 : : struct mlx5_wqe_data_seg dseg;
414 : : };
415 : :
416 : : #define MLX5_MPRQ_LEN_MASK 0x000ffff
417 : : #define MLX5_MPRQ_LEN_SHIFT 0
418 : : #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
419 : : #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
420 : : #define MLX5_MPRQ_FILLER_MASK 0x80000000
421 : : #define MLX5_MPRQ_FILLER_SHIFT 31
422 : :
423 : : #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
424 : :
425 : : struct mlx5_error_cqe {
426 : : #if (RTE_CACHE_LINE_SIZE == 128)
427 : : uint8_t padding[64];
428 : : #endif
429 : : uint8_t rsvd0[2];
430 : : uint16_t eth_wqe_id;
431 : : uint8_t rsvd1[16];
432 : : uint16_t ib_stride_index;
433 : : uint8_t rsvd2[10];
434 : : uint32_t srqn;
435 : : uint8_t rsvd3[8];
436 : : uint32_t byte_cnt;
437 : : uint8_t rsvd4[4];
438 : : uint8_t hw_err_synd;
439 : : uint8_t hw_synd_type;
440 : : uint8_t vendor_err_synd;
441 : : uint8_t syndrome;
442 : : uint32_t s_wqe_opcode_qpn;
443 : : uint16_t wqe_counter;
444 : : uint8_t signature;
445 : : uint8_t op_own;
446 : : };
447 : :
448 : : /* CQ element structure - should be equal to the cache line size */
449 : : struct mlx5_cqe {
450 : : #if (RTE_CACHE_LINE_SIZE == 128)
451 : : uint8_t padding[64];
452 : : #endif
453 : : uint8_t pkt_info;
454 : : uint8_t rsvd0;
455 : : uint16_t wqe_id;
456 : : uint8_t lro_tcppsh_abort_dupack;
457 : : uint8_t lro_min_ttl;
458 : : uint16_t lro_tcp_win;
459 : : uint32_t lro_ack_seq_num;
460 : : uint32_t rx_hash_res;
461 : : uint8_t rx_hash_type;
462 : : uint8_t rsvd1[3];
463 : : uint16_t csum;
464 : : uint8_t rsvd2[6];
465 : : uint16_t hdr_type_etc;
466 : : uint16_t vlan_info;
467 : : uint8_t lro_num_seg;
468 : : union {
469 : : uint8_t user_index_bytes[3];
470 : : struct __rte_packed_begin {
471 : : uint8_t user_index_hi;
472 : : uint16_t user_index_low;
473 : : } __rte_packed_end;
474 : : };
475 : : uint32_t flow_table_metadata;
476 : : uint8_t rsvd4[4];
477 : : uint32_t byte_cnt;
478 : : uint64_t timestamp;
479 : : uint32_t sop_drop_qpn;
480 : : uint16_t wqe_counter;
481 : : uint8_t validity_iteration_count;
482 : : uint8_t op_own;
483 : : };
484 : :
485 : : struct mlx5_cqe_ts {
486 : : uint64_t timestamp;
487 : : uint32_t sop_drop_qpn;
488 : : uint16_t wqe_counter;
489 : : uint8_t validity_iteration_count;
490 : : uint8_t op_own;
491 : : };
492 : :
493 : : struct __rte_packed_begin mlx5_wqe_rseg {
494 : : uint64_t raddr;
495 : : uint32_t rkey;
496 : : uint32_t reserved;
497 : : } __rte_packed_end;
498 : :
499 : : #define MLX5_UMRC_IF_OFFSET 31u
500 : : #define MLX5_UMRC_KO_OFFSET 16u
501 : : #define MLX5_UMRC_TO_BS_OFFSET 0u
502 : :
503 : : /*
504 : : * As PRM describes, the address of the UMR pointer must be
505 : : * aligned to 2KB.
506 : : */
507 : : #define MLX5_UMR_KLM_PTR_ALIGN (1 << 11)
508 : :
509 : : #define MLX5_UMR_KLM_NUM_ALIGN \
510 : : (MLX5_UMR_KLM_PTR_ALIGN / sizeof(struct mlx5_klm))
511 : :
512 : : struct __rte_packed_begin mlx5_wqe_umr_cseg {
513 : : uint32_t if_cf_toe_cq_res;
514 : : uint32_t ko_to_bs;
515 : : uint64_t mkey_mask;
516 : : uint32_t rsvd1[8];
517 : : } __rte_packed_end;
518 : :
519 : : struct __rte_packed_begin mlx5_wqe_mkey_cseg {
520 : : uint32_t fr_res_af_sf;
521 : : uint32_t qpn_mkey;
522 : : uint32_t reserved2;
523 : : uint32_t flags_pd;
524 : : uint64_t start_addr;
525 : : uint64_t len;
526 : : uint32_t bsf_octword_size;
527 : : uint32_t reserved3[4];
528 : : uint32_t translations_octword_size;
529 : : uint32_t res4_lps;
530 : : uint32_t reserved;
531 : : } __rte_packed_end;
532 : :
533 : : enum {
534 : : MLX5_BSF_SIZE_16B = 0x0,
535 : : MLX5_BSF_SIZE_32B = 0x1,
536 : : MLX5_BSF_SIZE_64B = 0x2,
537 : : MLX5_BSF_SIZE_128B = 0x3,
538 : : };
539 : :
540 : : enum {
541 : : MLX5_BSF_P_TYPE_SIGNATURE = 0x0,
542 : : MLX5_BSF_P_TYPE_CRYPTO = 0x1,
543 : : };
544 : :
545 : : enum {
546 : : MLX5_ENCRYPTION_ORDER_ENCRYPTED_WIRE_SIGNATURE = 0x0,
547 : : MLX5_ENCRYPTION_ORDER_ENCRYPTED_MEMORY_SIGNATURE = 0x1,
548 : : MLX5_ENCRYPTION_ORDER_ENCRYPTED_RAW_WIRE = 0x2,
549 : : MLX5_ENCRYPTION_ORDER_ENCRYPTED_RAW_MEMORY = 0x3,
550 : : };
551 : :
552 : : enum {
553 : : MLX5_ENCRYPTION_STANDARD_AES_XTS = 0x0,
554 : : };
555 : :
556 : : enum {
557 : : MLX5_BLOCK_SIZE_512B = 0x1,
558 : : MLX5_BLOCK_SIZE_520B = 0x2,
559 : : MLX5_BLOCK_SIZE_4096B = 0x3,
560 : : MLX5_BLOCK_SIZE_4160B = 0x4,
561 : : MLX5_BLOCK_SIZE_1MB = 0x5,
562 : : MLX5_BLOCK_SIZE_4048B = 0x6,
563 : : };
564 : :
565 : : enum {
566 : : MLX5_ENCRYPTION_TYPE_AES_GCM = 0x3,
567 : : };
568 : :
569 : : enum {
570 : : MLX5_CRYPTO_OP_TYPE_ENCRYPTION = 0x0,
571 : : MLX5_CRYPTO_OP_TYPE_DECRYPTION = 0x1,
572 : : };
573 : :
574 : : #define MLX5_BSF_SIZE_OFFSET 30
575 : : #define MLX5_BSF_P_TYPE_OFFSET 24
576 : : #define MLX5_ENCRYPTION_ORDER_OFFSET 16
577 : : #define MLX5_BLOCK_SIZE_OFFSET 24
578 : :
579 : : #define MLX5_CRYPTO_MMO_TYPE_OFFSET 24
580 : : #define MLX5_CRYPTO_MMO_OP_OFFSET 20
581 : :
582 : : struct __rte_packed_begin mlx5_wqe_umr_bsf_seg {
583 : : /*
584 : : * bs_bpt_eo_es contains:
585 : : * bs bsf_size 2 bits at MLX5_BSF_SIZE_OFFSET
586 : : * bpt bsf_p_type 2 bits at MLX5_BSF_P_TYPE_OFFSET
587 : : * eo encryption_order 4 bits at MLX5_ENCRYPTION_ORDER_OFFSET
588 : : * es encryption_standard 4 bits at offset 0
589 : : */
590 : : uint32_t bs_bpt_eo_es;
591 : : uint32_t raw_data_size;
592 : : /*
593 : : * bsp_res contains:
594 : : * bsp crypto_block_size_pointer 8 bits at MLX5_BLOCK_SIZE_OFFSET
595 : : * res reserved 24 bits
596 : : */
597 : : uint32_t bsp_res;
598 : : uint32_t reserved0;
599 : : uint8_t xts_initial_tweak[16];
600 : : /*
601 : : * res_dp contains:
602 : : * res reserved 8 bits
603 : : * dp dek_pointer 24 bits at offset 0
604 : : */
605 : : uint32_t res_dp;
606 : : uint32_t reserved1;
607 : : uint64_t keytag;
608 : : uint32_t reserved2[4];
609 : : } __rte_packed_end;
610 : :
611 : : #ifdef PEDANTIC
612 : : #pragma GCC diagnostic ignored "-Wpedantic"
613 : : #endif
614 : :
615 : : struct __rte_packed_begin mlx5_umr_wqe {
616 : : struct mlx5_wqe_cseg ctr;
617 : : struct mlx5_wqe_umr_cseg ucseg;
618 : : struct mlx5_wqe_mkey_cseg mkc;
619 : : union {
620 : : struct mlx5_wqe_dseg kseg[0];
621 : : struct mlx5_wqe_umr_bsf_seg bsf[0];
622 : : };
623 : : } __rte_packed_end;
624 : :
625 : : struct __rte_packed_begin mlx5_rdma_write_wqe {
626 : : struct mlx5_wqe_cseg ctr;
627 : : struct mlx5_wqe_rseg rseg;
628 : : struct mlx5_wqe_dseg dseg[];
629 : : } __rte_packed_end;
630 : :
631 : : struct __rte_packed_begin mlx5_wqe_send_en_seg {
632 : : uint32_t reserve[2];
633 : : uint32_t sqnpc;
634 : : uint32_t qpn;
635 : : } __rte_packed_end;
636 : :
637 : : struct __rte_packed_begin mlx5_wqe_send_en_wqe {
638 : : struct mlx5_wqe_cseg ctr;
639 : : struct mlx5_wqe_send_en_seg sseg;
640 : : } __rte_packed_end;
641 : :
642 : : #ifdef PEDANTIC
643 : : #pragma GCC diagnostic error "-Wpedantic"
644 : : #endif
645 : :
646 : : /* GGA */
647 : : /* MMO metadata segment */
648 : :
649 : : #define MLX5_OPCODE_MMO 0x2fu
650 : : #define MLX5_OPC_MOD_MMO_CRYPTO 0x6u
651 : : #define MLX5_OPC_MOD_MMO_REGEX 0x4u
652 : : #define MLX5_OPC_MOD_MMO_COMP 0x2u
653 : : #define MLX5_OPC_MOD_MMO_DECOMP 0x3u
654 : : #define MLX5_OPC_MOD_MMO_DMA 0x1u
655 : :
656 : : #define WQE_GGA_DECOMP_DEFLATE 0x0u
657 : : #define WQE_GGA_DECOMP_LZ4 0x2u
658 : :
659 : : #define MLX5_GGA_DECOMP_LZ4_BLOCK_WITHOUT_CHECKSUM 0x1u
660 : : #define MLX5_GGA_DECOMP_LZ4_BLOCK_WITH_CHECKSUM 0x2u
661 : :
662 : : #define WQE_GGA_COMP_WIN_SIZE_OFFSET 12u
663 : : #define WQE_GGA_COMP_BLOCK_SIZE_OFFSET 16u
664 : : #define WQE_GGA_COMP_DYNAMIC_SIZE_OFFSET 20u
665 : : #define WQE_GGA_DECOMP_PARAMS_OFFSET 20u
666 : : #define WQE_GGA_DECOMP_TYPE_OFFSET 8u
667 : : #define WQE_GGA_DECOMP_BLOCK_INDEPENDENT_OFFSET 22u
668 : :
669 : : #define MLX5_GGA_COMP_WIN_SIZE_UNITS 1024u
670 : : #define MLX5_GGA_COMP_WIN_SIZE_MAX (32u * MLX5_GGA_COMP_WIN_SIZE_UNITS)
671 : : #define MLX5_GGA_COMP_LOG_BLOCK_SIZE_MAX 15u
672 : : #define MLX5_GGA_COMP_LOG_DYNAMIC_SIZE_MAX 15u
673 : : #define MLX5_GGA_COMP_LOG_DYNAMIC_SIZE_MIN 0u
674 : : #define MLX5_GGA_COMP_OUT_OF_SPACE_SYNDROME_BE 0x29D0084
675 : : #define MLX5_GGA_COMP_MISSING_BFINAL_SYNDROME_BE 0x29D0011
676 : :
677 : : struct mlx5_wqe_metadata_seg {
678 : : uint32_t mmo_control_31_0; /* mmo_control_63_32 is in ctrl_seg.imm */
679 : : uint32_t lkey;
680 : : uint64_t addr;
681 : : };
682 : :
683 : : struct __rte_packed_begin mlx5_gga_wqe {
684 : : uint32_t opcode;
685 : : uint32_t sq_ds;
686 : : uint32_t flags;
687 : : uint32_t gga_ctrl1;
688 : : uint32_t gga_ctrl2;
689 : : uint32_t opaque_lkey;
690 : : uint64_t opaque_vaddr;
691 : : struct mlx5_wqe_dseg gather;
692 : : struct mlx5_wqe_dseg scatter;
693 : : } __rte_packed_end;
694 : :
695 : : union mlx5_gga_compress_opaque {
696 : : struct __rte_packed_begin {
697 : : uint32_t syndrome;
698 : : uint32_t reserved0;
699 : : uint32_t scattered_length;
700 : : union {
701 : : struct __rte_packed_begin {
702 : : uint32_t reserved1[5];
703 : : uint32_t crc32;
704 : : uint32_t adler32;
705 : : } v1 __rte_packed_end;
706 : : struct __rte_packed_begin {
707 : : uint32_t crc32;
708 : : uint32_t adler32;
709 : : uint32_t crc32c;
710 : : uint32_t xxh32;
711 : : } v2 __rte_packed_end;
712 : : };
713 : : } __rte_packed_end;
714 : : uint32_t data[64];
715 : : };
716 : :
717 : : union mlx5_gga_crypto_opaque {
718 : : struct __rte_packed_begin {
719 : : uint32_t syndrome;
720 : : uint32_t reserved0[2];
721 : : struct __rte_packed_begin {
722 : : uint32_t iv[3];
723 : : uint32_t tag_size;
724 : : uint32_t aad_size;
725 : : } cp __rte_packed_end;
726 : : } __rte_packed_end;
727 : : uint8_t data[64];
728 : : };
729 : :
730 : : struct mlx5_ifc_regexp_mmo_control_bits {
731 : : uint8_t reserved_at_31[0x2];
732 : : uint8_t le[0x1];
733 : : uint8_t reserved_at_28[0x1];
734 : : uint8_t subset_id_0[0xc];
735 : : uint8_t reserved_at_16[0x4];
736 : : uint8_t subset_id_1[0xc];
737 : : uint8_t ctrl[0x4];
738 : : uint8_t subset_id_2[0xc];
739 : : uint8_t reserved_at_16_1[0x4];
740 : : uint8_t subset_id_3[0xc];
741 : : };
742 : :
743 : : struct mlx5_ifc_regexp_metadata_bits {
744 : : uint8_t rof_version[0x10];
745 : : uint8_t latency_count[0x10];
746 : : uint8_t instruction_count[0x10];
747 : : uint8_t primary_thread_count[0x10];
748 : : uint8_t match_count[0x8];
749 : : uint8_t detected_match_count[0x8];
750 : : uint8_t status[0x10];
751 : : uint8_t job_id[0x20];
752 : : uint8_t reserved[0x80];
753 : : };
754 : :
755 : : struct mlx5_ifc_regexp_match_tuple_bits {
756 : : uint8_t length[0x10];
757 : : uint8_t start_ptr[0x10];
758 : : uint8_t rule_id[0x20];
759 : : };
760 : :
761 : : /* Adding direct verbs to data-path. */
762 : :
763 : : /* CQ sequence number mask. */
764 : : #define MLX5_CQ_SQN_MASK 0x3
765 : :
766 : : /* CQ sequence number index. */
767 : : #define MLX5_CQ_SQN_OFFSET 28
768 : :
769 : : /* CQ doorbell index mask. */
770 : : #define MLX5_CI_MASK 0xffffff
771 : :
772 : : /* CQ doorbell offset. */
773 : : #define MLX5_CQ_ARM_DB 1
774 : :
775 : : /* CQ doorbell offset*/
776 : : #define MLX5_CQ_DOORBELL 0x20
777 : :
778 : : /* CQE format value. */
779 : : #define MLX5_COMPRESSED 0x3
780 : :
781 : : /* CQ doorbell cmd types. */
782 : : #define MLX5_CQ_DBR_CMD_SOL_ONLY (1 << 24)
783 : : #define MLX5_CQ_DBR_CMD_ALL (0 << 24)
784 : :
785 : : /* Action type of header modification. */
786 : : enum {
787 : : MLX5_MODIFICATION_TYPE_SET = 0x1,
788 : : MLX5_MODIFICATION_TYPE_ADD = 0x2,
789 : : MLX5_MODIFICATION_TYPE_COPY = 0x3,
790 : : MLX5_MODIFICATION_TYPE_INSERT = 0x4,
791 : : MLX5_MODIFICATION_TYPE_REMOVE = 0x5,
792 : : MLX5_MODIFICATION_TYPE_NOP = 0x6,
793 : : MLX5_MODIFICATION_TYPE_REMOVE_WORDS = 0x7,
794 : : MLX5_MODIFICATION_TYPE_ADD_FIELD = 0x8,
795 : : MLX5_MODIFICATION_TYPE_MAX,
796 : : };
797 : :
798 : : /* The field of packet to be modified. */
799 : : enum mlx5_modification_field {
800 : : MLX5_MODI_OUT_NONE = -1,
801 : : MLX5_MODI_OUT_SMAC_47_16 = 1,
802 : : MLX5_MODI_OUT_SMAC_15_0,
803 : : MLX5_MODI_OUT_ETHERTYPE,
804 : : MLX5_MODI_OUT_DMAC_47_16,
805 : : MLX5_MODI_OUT_DMAC_15_0,
806 : : MLX5_MODI_OUT_IP_DSCP,
807 : : MLX5_MODI_OUT_TCP_FLAGS,
808 : : MLX5_MODI_OUT_TCP_SPORT,
809 : : MLX5_MODI_OUT_TCP_DPORT,
810 : : MLX5_MODI_OUT_IPV4_TTL,
811 : : MLX5_MODI_OUT_UDP_SPORT,
812 : : MLX5_MODI_OUT_UDP_DPORT,
813 : : MLX5_MODI_OUT_SIPV6_127_96,
814 : : MLX5_MODI_OUT_SIPV6_95_64,
815 : : MLX5_MODI_OUT_SIPV6_63_32,
816 : : MLX5_MODI_OUT_SIPV6_31_0,
817 : : MLX5_MODI_OUT_DIPV6_127_96,
818 : : MLX5_MODI_OUT_DIPV6_95_64,
819 : : MLX5_MODI_OUT_DIPV6_63_32,
820 : : MLX5_MODI_OUT_DIPV6_31_0,
821 : : MLX5_MODI_OUT_SIPV4,
822 : : MLX5_MODI_OUT_DIPV4,
823 : : MLX5_MODI_OUT_FIRST_VID,
824 : : MLX5_MODI_IN_SMAC_47_16 = 0x31,
825 : : MLX5_MODI_IN_SMAC_15_0,
826 : : MLX5_MODI_IN_ETHERTYPE,
827 : : MLX5_MODI_IN_DMAC_47_16,
828 : : MLX5_MODI_IN_DMAC_15_0,
829 : : MLX5_MODI_IN_IP_DSCP,
830 : : MLX5_MODI_IN_TCP_FLAGS,
831 : : MLX5_MODI_IN_TCP_SPORT,
832 : : MLX5_MODI_IN_TCP_DPORT,
833 : : MLX5_MODI_IN_IPV4_TTL,
834 : : MLX5_MODI_IN_UDP_SPORT,
835 : : MLX5_MODI_IN_UDP_DPORT,
836 : : MLX5_MODI_IN_SIPV6_127_96,
837 : : MLX5_MODI_IN_SIPV6_95_64,
838 : : MLX5_MODI_IN_SIPV6_63_32,
839 : : MLX5_MODI_IN_SIPV6_31_0,
840 : : MLX5_MODI_IN_DIPV6_127_96,
841 : : MLX5_MODI_IN_DIPV6_95_64,
842 : : MLX5_MODI_IN_DIPV6_63_32,
843 : : MLX5_MODI_IN_DIPV6_31_0,
844 : : MLX5_MODI_IN_SIPV4,
845 : : MLX5_MODI_IN_DIPV4,
846 : : MLX5_MODI_OUT_IPV6_HOPLIMIT,
847 : : MLX5_MODI_IN_IPV6_HOPLIMIT,
848 : : MLX5_MODI_META_DATA_REG_A,
849 : : MLX5_MODI_OUT_IP_PROTOCOL,
850 : : MLX5_MODI_META_DATA_REG_B = 0x50,
851 : : MLX5_MODI_META_REG_C_0,
852 : : MLX5_MODI_META_REG_C_1,
853 : : MLX5_MODI_META_REG_C_2,
854 : : MLX5_MODI_META_REG_C_3,
855 : : MLX5_MODI_META_REG_C_4,
856 : : MLX5_MODI_META_REG_C_5,
857 : : MLX5_MODI_META_REG_C_6,
858 : : MLX5_MODI_META_REG_C_7,
859 : : MLX5_MODI_OUT_TCP_SEQ_NUM,
860 : : MLX5_MODI_IN_TCP_SEQ_NUM,
861 : : MLX5_MODI_OUT_TCP_ACK_NUM,
862 : : MLX5_MODI_IN_TCP_ACK_NUM,
863 : : MLX5_MODI_OUT_ESP_SPI = 0x5E,
864 : : MLX5_MODI_IN_ESP_SPI,
865 : : MLX5_MODI_GTP_TEID = 0x6E,
866 : : MLX5_MODI_OUT_IP_ECN = 0x73,
867 : : MLX5_MODI_IN_IP_ECN,
868 : : MLX5_MODI_TUNNEL_HDR_DW_1,
869 : : MLX5_MODI_GTPU_FIRST_EXT_DW_0,
870 : : MLX5_MODI_HASH_RESULT = 0x81,
871 : : MLX5_MODI_OUT_ESP_SEQ_NUM,
872 : : MLX5_MODI_IN_ESP_SEQ_NUM,
873 : : MLX5_MODI_IN_MPLS_LABEL_0 = 0x8a,
874 : : MLX5_MODI_IN_MPLS_LABEL_1,
875 : : MLX5_MODI_IN_MPLS_LABEL_2,
876 : : MLX5_MODI_IN_MPLS_LABEL_3,
877 : : MLX5_MODI_IN_MPLS_LABEL_4,
878 : : MLX5_MODI_META_REG_C_8,
879 : : MLX5_MODI_META_REG_C_9,
880 : : MLX5_MODI_META_REG_C_10,
881 : : MLX5_MODI_META_REG_C_11,
882 : : MLX5_MODI_META_REG_C_12,
883 : : MLX5_MODI_META_REG_C_13,
884 : : MLX5_MODI_META_REG_C_14,
885 : : MLX5_MODI_META_REG_C_15,
886 : : MLX5_MODI_OUT_IPV6_TRAFFIC_CLASS = 0x11C,
887 : : MLX5_MODI_OUT_IPV4_TOTAL_LEN,
888 : : MLX5_MODI_OUT_IPV6_PAYLOAD_LEN,
889 : : MLX5_MODI_OUT_IPV4_IHL,
890 : : MLX5_MODI_OUT_TCP_DATA_OFFSET,
891 : : MLX5_MODI_IN_IPV6_TRAFFIC_CLASS,
892 : : MLX5_MODI_IN_IPV4_TOTAL_LEN,
893 : : MLX5_MODI_IN_IPV6_PAYLOAD_LEN,
894 : : MLX5_MODI_IN_IPV4_IHL,
895 : : MLX5_MODI_IN_TCP_DATA_OFFSET,
896 : : MLX5_MODI_OUT_IPSEC_NEXT_HDR,
897 : : MLX5_MODI_OUT_IPV6_FLOW_LABEL,
898 : : MLX5_MODI_IN_IPV6_FLOW_LABEL,
899 : : MLX5_MODI_INVALID = INT_MAX,
900 : : };
901 : :
902 : : /* Total number of metadata reg_c's. */
903 : : #define MLX5_MREG_C_NUM (MLX5_MODI_META_REG_C_7 - MLX5_MODI_META_REG_C_0 + 1)
904 : :
905 : : enum modify_reg {
906 : : REG_NON = 0,
907 : : REG_A,
908 : : REG_B,
909 : : REG_C_0,
910 : : REG_C_1,
911 : : REG_C_2,
912 : : REG_C_3,
913 : : REG_C_4,
914 : : REG_C_5,
915 : : REG_C_6,
916 : : REG_C_7,
917 : : REG_C_8,
918 : : REG_C_9,
919 : : REG_C_10,
920 : : REG_C_11,
921 : : };
922 : :
923 : : static __rte_always_inline uint8_t
924 : : mlx5_regc_index(enum modify_reg regc_val)
925 : : {
926 : 0 : return (uint8_t)(regc_val - REG_C_0);
927 : : }
928 : :
929 : : static __rte_always_inline enum modify_reg
930 : : mlx5_regc_value(uint8_t regc_ix)
931 : : {
932 : 0 : return REG_C_0 + regc_ix;
933 : : }
934 : :
935 : : /* Modification sub command. */
936 : : struct mlx5_modification_cmd {
937 : : union __rte_packed_begin {
938 : : uint32_t data0;
939 : : struct {
940 : : unsigned int length:5;
941 : : unsigned int rsvd0:3;
942 : : unsigned int offset:5;
943 : : unsigned int rsvd1:3;
944 : : unsigned int field:12;
945 : : unsigned int action_type:4;
946 : : };
947 : : } __rte_packed_end;
948 : : union __rte_packed_begin {
949 : : uint32_t data1;
950 : : uint8_t data[4];
951 : : struct {
952 : : unsigned int rsvd2:8;
953 : : unsigned int dst_offset:5;
954 : : unsigned int rsvd3:3;
955 : : unsigned int dst_field:12;
956 : : unsigned int rsvd4:4;
957 : : };
958 : : } __rte_packed_end;
959 : : };
960 : :
961 : : typedef uint64_t u64;
962 : : typedef uint32_t u32;
963 : : typedef uint16_t u16;
964 : : typedef uint8_t u8;
965 : :
966 : : #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
967 : : #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
968 : : #define __mlx5_bit_off(typ, fld) ((unsigned int)(uintptr_t) \
969 : : (&(__mlx5_nullp(typ)->fld)))
970 : : #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
971 : : (__mlx5_bit_off(typ, fld) & 0x1f))
972 : : #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
973 : : #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
974 : : #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
975 : : __mlx5_dw_bit_off(typ, fld))
976 : : #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
977 : : #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
978 : : #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
979 : : (__mlx5_bit_off(typ, fld) & 0xf))
980 : : #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
981 : : #define __mlx5_16_mask(typ, fld) (__mlx5_mask16(typ, fld) << \
982 : : __mlx5_16_bit_off(typ, fld))
983 : : #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
984 : : #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
985 : : #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
986 : : #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
987 : :
988 : : /* insert a value to a struct */
989 : : #define MLX5_SET(typ, p, fld, v) \
990 : : do { \
991 : : u32 _v = v; \
992 : : *((rte_be32_t *)(p) + __mlx5_dw_off(typ, fld)) = \
993 : : rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
994 : : __mlx5_dw_off(typ, fld))) & \
995 : : (~__mlx5_dw_mask(typ, fld))) | \
996 : : (((_v) & __mlx5_mask(typ, fld)) << \
997 : : __mlx5_dw_bit_off(typ, fld))); \
998 : : } while (0)
999 : :
1000 : : #define MLX5_SET64(typ, p, fld, v) \
1001 : : do { \
1002 : : MLX5_ASSERT(__mlx5_bit_sz(typ, fld) == 64); \
1003 : : *((rte_be64_t *)(p) + __mlx5_64_off(typ, fld)) = \
1004 : : rte_cpu_to_be_64(v); \
1005 : : } while (0)
1006 : :
1007 : : #define MLX5_SET16(typ, p, fld, v) \
1008 : : do { \
1009 : : u16 _v = v; \
1010 : : *((rte_be16_t *)(p) + __mlx5_16_off(typ, fld)) = \
1011 : : rte_cpu_to_be_16((rte_be_to_cpu_16(*((rte_be16_t *)(p) + \
1012 : : __mlx5_16_off(typ, fld))) & \
1013 : : (~__mlx5_16_mask(typ, fld))) | \
1014 : : (((_v) & __mlx5_mask16(typ, fld)) << \
1015 : : __mlx5_16_bit_off(typ, fld))); \
1016 : : } while (0)
1017 : :
1018 : : #define MLX5_GET_VOLATILE(typ, p, fld) \
1019 : : ((rte_be_to_cpu_32(*((volatile __be32 *)(p) +\
1020 : : __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
1021 : : __mlx5_mask(typ, fld))
1022 : : #define MLX5_GET(typ, p, fld) \
1023 : : ((rte_be_to_cpu_32(*((rte_be32_t *)(p) +\
1024 : : __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
1025 : : __mlx5_mask(typ, fld))
1026 : : #define MLX5_GET16(typ, p, fld) \
1027 : : ((rte_be_to_cpu_16(*((rte_be16_t *)(p) + \
1028 : : __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
1029 : : __mlx5_mask16(typ, fld))
1030 : : #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((rte_be64_t *)(p) + \
1031 : : __mlx5_64_off(typ, fld)))
1032 : : #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
1033 : : #define MLX5_UN_SZ_BYTES(typ) (sizeof(union mlx5_ifc_##typ##_bits) / 8)
1034 : :
1035 : : struct mlx5_ifc_fte_match_set_misc_bits {
1036 : : u8 gre_c_present[0x1];
1037 : : u8 reserved_at_1[0x1];
1038 : : u8 gre_k_present[0x1];
1039 : : u8 gre_s_present[0x1];
1040 : : u8 source_vhci_port[0x4];
1041 : : u8 source_sqn[0x18];
1042 : : u8 reserved_at_20[0x10];
1043 : : u8 source_port[0x10];
1044 : : u8 outer_second_prio[0x3];
1045 : : u8 outer_second_cfi[0x1];
1046 : : u8 outer_second_vid[0xc];
1047 : : u8 inner_second_prio[0x3];
1048 : : u8 inner_second_cfi[0x1];
1049 : : u8 inner_second_vid[0xc];
1050 : : u8 outer_second_cvlan_tag[0x1];
1051 : : u8 inner_second_cvlan_tag[0x1];
1052 : : u8 outer_second_svlan_tag[0x1];
1053 : : u8 inner_second_svlan_tag[0x1];
1054 : : u8 reserved_at_64[0xc];
1055 : : u8 gre_protocol[0x10];
1056 : : u8 gre_key_h[0x18];
1057 : : u8 gre_key_l[0x8];
1058 : : u8 vxlan_vni[0x18];
1059 : : u8 bth_opcode[0x8];
1060 : : u8 geneve_vni[0x18];
1061 : : u8 lag_rx_port_affinity[0x4];
1062 : : u8 reserved_at_e8[0x2];
1063 : : u8 geneve_tlv_option_0_exist[0x1];
1064 : : u8 geneve_oam[0x1];
1065 : : u8 reserved_at_e0[0xc];
1066 : : u8 outer_ipv6_flow_label[0x14];
1067 : : u8 reserved_at_100[0xc];
1068 : : u8 inner_ipv6_flow_label[0x14];
1069 : : u8 reserved_at_120[0xa];
1070 : : u8 geneve_opt_len[0x6];
1071 : : u8 geneve_protocol_type[0x10];
1072 : : u8 reserved_at_140[0x8];
1073 : : u8 bth_dst_qp[0x18];
1074 : : u8 inner_esp_spi[0x20];
1075 : : u8 outer_esp_spi[0x20];
1076 : : u8 reserved_at_1a0[0x60];
1077 : : };
1078 : :
1079 : : struct mlx5_ifc_ipv4_layout_bits {
1080 : : u8 reserved_at_0[0x60];
1081 : : u8 ipv4[0x20];
1082 : : };
1083 : :
1084 : : struct mlx5_ifc_ipv6_layout_bits {
1085 : : u8 ipv6[16][0x8];
1086 : : };
1087 : :
1088 : : union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
1089 : : struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
1090 : : struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
1091 : : u8 reserved_at_0[0x80];
1092 : : };
1093 : :
1094 : : struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
1095 : : u8 smac_47_16[0x20];
1096 : : u8 smac_15_0[0x10];
1097 : : u8 ethertype[0x10];
1098 : : u8 dmac_47_16[0x20];
1099 : : u8 dmac_15_0[0x10];
1100 : : u8 first_prio[0x3];
1101 : : u8 first_cfi[0x1];
1102 : : u8 first_vid[0xc];
1103 : : u8 ip_protocol[0x8];
1104 : : u8 ip_dscp[0x6];
1105 : : u8 ip_ecn[0x2];
1106 : : u8 cvlan_tag[0x1];
1107 : : u8 svlan_tag[0x1];
1108 : : u8 frag[0x1];
1109 : : u8 ip_version[0x4];
1110 : : u8 tcp_flags[0x9];
1111 : : u8 tcp_sport[0x10];
1112 : : u8 tcp_dport[0x10];
1113 : : u8 reserved_at_c0[0x10];
1114 : : u8 ipv4_ihl[0x4];
1115 : : u8 l3_ok[0x1];
1116 : : u8 l4_ok[0x1];
1117 : : u8 ipv4_checksum_ok[0x1];
1118 : : u8 l4_checksum_ok[0x1];
1119 : : u8 ip_ttl_hoplimit[0x8];
1120 : : u8 udp_sport[0x10];
1121 : : u8 udp_dport[0x10];
1122 : : union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
1123 : : union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
1124 : : };
1125 : :
1126 : : struct mlx5_ifc_fte_match_mpls_bits {
1127 : : u8 mpls_label[0x14];
1128 : : u8 mpls_exp[0x3];
1129 : : u8 mpls_s_bos[0x1];
1130 : : u8 mpls_ttl[0x8];
1131 : : };
1132 : :
1133 : : struct mlx5_ifc_fte_match_set_misc2_bits {
1134 : : struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
1135 : : struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
1136 : : struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
1137 : : struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
1138 : : u8 metadata_reg_c_7[0x20];
1139 : : u8 metadata_reg_c_6[0x20];
1140 : : u8 metadata_reg_c_5[0x20];
1141 : : u8 metadata_reg_c_4[0x20];
1142 : : u8 metadata_reg_c_3[0x20];
1143 : : u8 metadata_reg_c_2[0x20];
1144 : : u8 metadata_reg_c_1[0x20];
1145 : : u8 metadata_reg_c_0[0x20];
1146 : : u8 metadata_reg_a[0x20];
1147 : : u8 metadata_reg_b[0x20];
1148 : : u8 reserved_at_1c0[0x40];
1149 : : };
1150 : :
1151 : : struct mlx5_ifc_fte_match_set_misc3_bits {
1152 : : u8 inner_tcp_seq_num[0x20];
1153 : : u8 outer_tcp_seq_num[0x20];
1154 : : u8 inner_tcp_ack_num[0x20];
1155 : : u8 outer_tcp_ack_num[0x20];
1156 : : u8 reserved_at_auto1[0x8];
1157 : : u8 outer_vxlan_gpe_vni[0x18];
1158 : : u8 outer_vxlan_gpe_next_protocol[0x8];
1159 : : u8 outer_vxlan_gpe_flags[0x8];
1160 : : u8 reserved_at_a8[0x10];
1161 : : u8 icmp_header_data[0x20];
1162 : : u8 icmpv6_header_data[0x20];
1163 : : u8 icmp_type[0x8];
1164 : : u8 icmp_code[0x8];
1165 : : u8 icmpv6_type[0x8];
1166 : : u8 icmpv6_code[0x8];
1167 : : u8 geneve_tlv_option_0_data[0x20];
1168 : : u8 gtpu_teid[0x20];
1169 : : u8 gtpu_msg_type[0x08];
1170 : : u8 gtpu_msg_flags[0x08];
1171 : : u8 reserved_at_170[0x10];
1172 : : u8 gtpu_dw_2[0x20];
1173 : : u8 gtpu_first_ext_dw_0[0x20];
1174 : : u8 gtpu_dw_0[0x20];
1175 : : u8 reserved_at_240[0x20];
1176 : :
1177 : : };
1178 : :
1179 : : struct mlx5_ifc_fte_match_set_misc4_bits {
1180 : : u8 prog_sample_field_value_0[0x20];
1181 : : u8 prog_sample_field_id_0[0x20];
1182 : : u8 prog_sample_field_value_1[0x20];
1183 : : u8 prog_sample_field_id_1[0x20];
1184 : : u8 prog_sample_field_value_2[0x20];
1185 : : u8 prog_sample_field_id_2[0x20];
1186 : : u8 prog_sample_field_value_3[0x20];
1187 : : u8 prog_sample_field_id_3[0x20];
1188 : : u8 prog_sample_field_value_4[0x20];
1189 : : u8 prog_sample_field_id_4[0x20];
1190 : : u8 prog_sample_field_value_5[0x20];
1191 : : u8 prog_sample_field_id_5[0x20];
1192 : : u8 prog_sample_field_value_6[0x20];
1193 : : u8 prog_sample_field_id_6[0x20];
1194 : : u8 prog_sample_field_value_7[0x20];
1195 : : u8 prog_sample_field_id_7[0x20];
1196 : : };
1197 : :
1198 : : struct mlx5_ifc_fte_match_set_misc5_bits {
1199 : : u8 macsec_tag_0[0x20];
1200 : : u8 macsec_tag_1[0x20];
1201 : : u8 macsec_tag_2[0x20];
1202 : : u8 macsec_tag_3[0x20];
1203 : : u8 tunnel_header_0[0x20];
1204 : : u8 tunnel_header_1[0x20];
1205 : : u8 tunnel_header_2[0x20];
1206 : : u8 tunnel_header_3[0x20];
1207 : : u8 reserved[0x100];
1208 : : };
1209 : :
1210 : : /* Flow matcher. */
1211 : : struct mlx5_ifc_fte_match_param_bits {
1212 : : struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
1213 : : struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
1214 : : struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
1215 : : struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
1216 : : struct mlx5_ifc_fte_match_set_misc3_bits misc_parameters_3;
1217 : : struct mlx5_ifc_fte_match_set_misc4_bits misc_parameters_4;
1218 : : struct mlx5_ifc_fte_match_set_misc5_bits misc_parameters_5;
1219 : : /*
1220 : : * Add reserved bit to match the struct size with the size defined in PRM.
1221 : : * This extension is not required in Linux.
1222 : : */
1223 : : #ifndef HAVE_INFINIBAND_VERBS_H
1224 : : u8 reserved_0[0x200];
1225 : : #endif
1226 : : };
1227 : :
1228 : : struct mlx5_ifc_dest_format_struct_bits {
1229 : : u8 destination_type[0x8];
1230 : : u8 destination_id[0x18];
1231 : : u8 reserved_0[0x20];
1232 : : };
1233 : :
1234 : : enum {
1235 : : MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
1236 : : MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
1237 : : MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
1238 : : MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT,
1239 : : MLX5_MATCH_CRITERIA_ENABLE_MISC3_BIT,
1240 : : MLX5_MATCH_CRITERIA_ENABLE_MISC4_BIT,
1241 : : MLX5_MATCH_CRITERIA_ENABLE_MISC5_BIT,
1242 : : };
1243 : :
1244 : : enum {
1245 : : MLX5_CMD_OP_QUERY_HCA_CAP = 0x100,
1246 : : MLX5_CMD_OP_CREATE_MKEY = 0x200,
1247 : : MLX5_CMD_OP_CREATE_CQ = 0x400,
1248 : : MLX5_CMD_OP_QUERY_CQ = 0x402,
1249 : : MLX5_CMD_OP_CREATE_QP = 0x500,
1250 : : MLX5_CMD_OP_RST2INIT_QP = 0x502,
1251 : : MLX5_CMD_OP_INIT2RTR_QP = 0x503,
1252 : : MLX5_CMD_OP_RTR2RTS_QP = 0x504,
1253 : : MLX5_CMD_OP_RTS2RTS_QP = 0x505,
1254 : : MLX5_CMD_OP_SQERR2RTS_QP = 0x506,
1255 : : MLX5_CMD_OP_QP_2ERR = 0x507,
1256 : : MLX5_CMD_OP_QP_2RST = 0x50A,
1257 : : MLX5_CMD_OP_QUERY_QP = 0x50B,
1258 : : MLX5_CMD_OP_SQD2RTS_QP = 0x50C,
1259 : : MLX5_CMD_OP_INIT2INIT_QP = 0x50E,
1260 : : MLX5_CMD_OP_SUSPEND_QP = 0x50F,
1261 : : MLX5_CMD_OP_RESUME_QP = 0x510,
1262 : : MLX5_CMD_OP_QUERY_NIC_VPORT_CONTEXT = 0x754,
1263 : : MLX5_CMD_OP_ALLOC_Q_COUNTER = 0x771,
1264 : : MLX5_CMD_OP_QUERY_Q_COUNTER = 0x773,
1265 : : MLX5_CMD_OP_ALLOC_PD = 0x800,
1266 : : MLX5_CMD_OP_DEALLOC_PD = 0x801,
1267 : : MLX5_CMD_OP_ACCESS_REGISTER = 0x805,
1268 : : MLX5_CMD_OP_ALLOC_TRANSPORT_DOMAIN = 0x816,
1269 : : MLX5_CMD_OP_QUERY_LAG = 0x842,
1270 : : MLX5_CMD_OP_CREATE_TIR = 0x900,
1271 : : MLX5_CMD_OP_MODIFY_TIR = 0x901,
1272 : : MLX5_CMD_OP_CREATE_SQ = 0X904,
1273 : : MLX5_CMD_OP_MODIFY_SQ = 0X905,
1274 : : MLX5_CMD_OP_QUERY_SQ = 0x907,
1275 : : MLX5_CMD_OP_CREATE_RQ = 0x908,
1276 : : MLX5_CMD_OP_MODIFY_RQ = 0x909,
1277 : : MLX5_CMD_OP_QUERY_RQ = 0x90b,
1278 : : MLX5_CMD_OP_CREATE_RMP = 0x90c,
1279 : : MLX5_CMD_OP_MODIFY_RMP = 0x90d,
1280 : : MLX5_CMD_OP_DESTROY_RMP = 0x90e,
1281 : : MLX5_CMD_OP_QUERY_RMP = 0x90f,
1282 : : MLX5_CMD_OP_CREATE_TIS = 0x912,
1283 : : MLX5_CMD_OP_QUERY_TIS = 0x915,
1284 : : MLX5_CMD_OP_CREATE_RQT = 0x916,
1285 : : MLX5_CMD_OP_MODIFY_RQT = 0x917,
1286 : : MLX5_CMD_OP_CREATE_FLOW_TABLE = 0x930,
1287 : : MLX5_CMD_OP_QUERY_FLOW_TABLE = 0x932,
1288 : : MLX5_CMD_OP_CREATE_FLOW_GROUP = 0x933,
1289 : : MLX5_CMD_OP_SET_FLOW_TABLE_ENTRY = 0x936,
1290 : : MLX5_CMD_OP_MODIFY_FLOW_TABLE = 0x93c,
1291 : : MLX5_CMD_OP_ALLOC_PACKET_REFORMAT_CONTEXT = 0x93d,
1292 : : MLX5_CMD_OP_DEALLOC_PACKET_REFORMAT_CONTEXT = 0x93e,
1293 : : MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
1294 : : MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
1295 : : MLX5_CMD_OP_CREATE_GENERAL_OBJECT = 0xa00,
1296 : : MLX5_CMD_OP_MODIFY_GENERAL_OBJECT = 0xa01,
1297 : : MLX5_CMD_OP_QUERY_GENERAL_OBJECT = 0xa02,
1298 : : MLX5_CMD_SET_REGEX_PARAMS = 0xb04,
1299 : : MLX5_CMD_QUERY_REGEX_PARAMS = 0xb05,
1300 : : MLX5_CMD_SET_REGEX_REGISTERS = 0xb06,
1301 : : MLX5_CMD_QUERY_REGEX_REGISTERS = 0xb07,
1302 : : MLX5_CMD_OP_ACCESS_REGISTER_USER = 0xb0c,
1303 : : MLX5_CMD_OP_QUERY_MATCH_SAMPLE_INFO = 0xb13,
1304 : : MLX5_CMD_OP_ALLOW_OTHER_VHCA_ACCESS = 0xb16,
1305 : : MLX5_CMD_OP_GENERATE_WQE = 0xb17,
1306 : : };
1307 : :
1308 : : enum {
1309 : : MLX5_MKC_ACCESS_MODE_MTT = 0x1,
1310 : : MLX5_MKC_ACCESS_MODE_KLM = 0x2,
1311 : : MLX5_MKC_ACCESS_MODE_KLM_FBS = 0x3,
1312 : : };
1313 : :
1314 : : #define MLX5_ADAPTER_PAGE_SHIFT 12
1315 : : #define MLX5_LOG_RQ_STRIDE_SHIFT 4
1316 : : /**
1317 : : * The batch counter dcs id starts from 0x800000 and none batch counter
1318 : : * starts from 0. As currently, the counter is changed to be indexed by
1319 : : * pool index and the offset of the counter in the pool counters_raw array.
1320 : : * It means now the counter index is same for batch and none batch counter.
1321 : : * Add the 0x800000 batch counter offset to the batch counter index helps
1322 : : * indicate the counter index is from batch or none batch container pool.
1323 : : */
1324 : : #define MLX5_CNT_BATCH_OFFSET 0x800000
1325 : :
1326 : : /* The counter batch query requires ID align with 4. */
1327 : : #define MLX5_CNT_BATCH_QUERY_ID_ALIGNMENT 4
1328 : :
1329 : : /* Flow counters. */
1330 : : struct mlx5_ifc_alloc_flow_counter_out_bits {
1331 : : u8 status[0x8];
1332 : : u8 reserved_at_8[0x18];
1333 : : u8 syndrome[0x20];
1334 : : u8 flow_counter_id[0x20];
1335 : : u8 reserved_at_60[0x20];
1336 : : };
1337 : :
1338 : : struct mlx5_ifc_alloc_flow_counter_in_bits {
1339 : : u8 opcode[0x10];
1340 : : u8 reserved_at_10[0x10];
1341 : : u8 reserved_at_20[0x10];
1342 : : u8 op_mod[0x10];
1343 : : u8 reserved_at_40[0x8];
1344 : : u8 pd[0x18];
1345 : : u8 reserved_at_60[0x13];
1346 : : u8 flow_counter_bulk_log_size[0x5];
1347 : : u8 flow_counter_bulk[0x8];
1348 : : };
1349 : :
1350 : : struct mlx5_ifc_dealloc_flow_counter_out_bits {
1351 : : u8 status[0x8];
1352 : : u8 reserved_at_8[0x18];
1353 : : u8 syndrome[0x20];
1354 : : u8 reserved_at_40[0x40];
1355 : : };
1356 : :
1357 : : struct mlx5_ifc_dealloc_flow_counter_in_bits {
1358 : : u8 opcode[0x10];
1359 : : u8 reserved_at_10[0x10];
1360 : : u8 reserved_at_20[0x10];
1361 : : u8 op_mod[0x10];
1362 : : u8 flow_counter_id[0x20];
1363 : : u8 reserved_at_60[0x20];
1364 : : };
1365 : :
1366 : : struct mlx5_ifc_traffic_counter_bits {
1367 : : u8 packets[0x40];
1368 : : u8 octets[0x40];
1369 : : };
1370 : :
1371 : : struct mlx5_ifc_query_flow_counter_out_bits {
1372 : : u8 status[0x8];
1373 : : u8 reserved_at_8[0x18];
1374 : : u8 syndrome[0x20];
1375 : : u8 reserved_at_40[0x40];
1376 : : struct mlx5_ifc_traffic_counter_bits flow_statistics[];
1377 : : };
1378 : :
1379 : : struct mlx5_ifc_query_flow_counter_in_bits {
1380 : : u8 opcode[0x10];
1381 : : u8 reserved_at_10[0x10];
1382 : : u8 reserved_at_20[0x10];
1383 : : u8 op_mod[0x10];
1384 : : u8 reserved_at_40[0x20];
1385 : : u8 mkey[0x20];
1386 : : u8 address[0x40];
1387 : : u8 clear[0x1];
1388 : : u8 dump_to_memory[0x1];
1389 : : u8 num_of_counters[0x1e];
1390 : : u8 flow_counter_id[0x20];
1391 : : };
1392 : :
1393 : : struct mlx5_ifc_query_match_sample_info_out_bits {
1394 : : u8 status[0x8];
1395 : : u8 reserved_at_8[0x18];
1396 : : u8 syndrome[0x20];
1397 : : u8 reserved_at_40[0x40];
1398 : : u8 reserved_at_80[0x4];
1399 : : u8 modify_field_id[0xc];
1400 : : u8 ok_bit_format_select_dw[0x8];
1401 : : u8 field_format_select_dw[0x8];
1402 : : u8 reserved_at_a0[0x3];
1403 : : u8 ok_bit_offset[0x5];
1404 : : u8 reserved_at_a8[0x18];
1405 : : u8 reserved_at_c0[0x40];
1406 : : };
1407 : :
1408 : : struct mlx5_ifc_query_match_sample_info_in_bits {
1409 : : u8 opcode[0x10];
1410 : : u8 uid[0x10];
1411 : : u8 reserved_at_20[0x10];
1412 : : u8 op_mod[0x10];
1413 : : u8 reserved_at_40[0x60];
1414 : : u8 sample_field_id[0x20];
1415 : : u8 reserved_at_c0[0x140];
1416 : : };
1417 : :
1418 : : #define MLX5_MAX_KLM_BYTE_COUNT 0x80000000u
1419 : : #define MLX5_MIN_KLM_FIXED_BUFFER_SIZE 0x1000u
1420 : :
1421 : : struct mlx5_ifc_klm_bits {
1422 : : u8 byte_count[0x20];
1423 : : u8 mkey[0x20];
1424 : : u8 address[0x40];
1425 : : };
1426 : :
1427 : : struct mlx5_ifc_mkc_bits {
1428 : : u8 reserved_at_0[0x1];
1429 : : u8 free[0x1];
1430 : : u8 reserved_at_2[0x1];
1431 : : u8 access_mode_4_2[0x3];
1432 : : u8 reserved_at_6[0x7];
1433 : : u8 relaxed_ordering_write[0x1];
1434 : : u8 reserved_at_e[0x1];
1435 : : u8 small_fence_on_rdma_read_response[0x1];
1436 : : u8 umr_en[0x1];
1437 : : u8 a[0x1];
1438 : : u8 rw[0x1];
1439 : : u8 rr[0x1];
1440 : : u8 lw[0x1];
1441 : : u8 lr[0x1];
1442 : : u8 access_mode_1_0[0x2];
1443 : : u8 reserved_at_18[0x8];
1444 : : u8 qpn[0x18];
1445 : : u8 mkey_7_0[0x8];
1446 : : u8 reserved_at_40[0x20];
1447 : : u8 length64[0x1];
1448 : : u8 bsf_en[0x1];
1449 : : u8 sync_umr[0x1];
1450 : : u8 reserved_at_63[0x2];
1451 : : u8 expected_sigerr_count[0x1];
1452 : : u8 reserved_at_66[0x1];
1453 : : u8 en_rinval[0x1];
1454 : : u8 pd[0x18];
1455 : : u8 start_addr[0x40];
1456 : : u8 len[0x40];
1457 : : u8 bsf_octword_size[0x20];
1458 : : u8 reserved_at_120[0x80];
1459 : : u8 translations_octword_size[0x20];
1460 : : u8 reserved_at_1c0[0x19];
1461 : : u8 relaxed_ordering_read[0x1];
1462 : : u8 reserved_at_1da[0x1];
1463 : : u8 log_page_size[0x5];
1464 : : u8 reserved_at_1e0[0x3];
1465 : : u8 crypto_en[0x2];
1466 : : u8 reserved_at_1e5[0x1b];
1467 : : };
1468 : :
1469 : : /* Range of values for MKEY context crypto_en field. */
1470 : : enum {
1471 : : MLX5_MKEY_CRYPTO_DISABLED = 0x0,
1472 : : MLX5_MKEY_CRYPTO_ENABLED = 0x1,
1473 : : };
1474 : :
1475 : : struct mlx5_ifc_create_mkey_out_bits {
1476 : : u8 status[0x8];
1477 : : u8 reserved_at_8[0x18];
1478 : : u8 syndrome[0x20];
1479 : : u8 reserved_at_40[0x8];
1480 : : u8 mkey_index[0x18];
1481 : : u8 reserved_at_60[0x20];
1482 : : };
1483 : :
1484 : : struct mlx5_ifc_create_mkey_in_bits {
1485 : : u8 opcode[0x10];
1486 : : u8 reserved_at_10[0x10];
1487 : : u8 reserved_at_20[0x10];
1488 : : u8 op_mod[0x10];
1489 : : u8 reserved_at_40[0x20];
1490 : : u8 pg_access[0x1];
1491 : : u8 reserved_at_61[0x1f];
1492 : : struct mlx5_ifc_mkc_bits memory_key_mkey_entry;
1493 : : u8 reserved_at_280[0x80];
1494 : : u8 translations_octword_actual_size[0x20];
1495 : : u8 mkey_umem_id[0x20];
1496 : : u8 mkey_umem_offset[0x40];
1497 : : u8 reserved_at_380[0x500];
1498 : : u8 klm_pas_mtt[][0x20];
1499 : : };
1500 : :
1501 : : enum {
1502 : : MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE = 0x0 << 1,
1503 : : MLX5_GET_HCA_CAP_OP_MOD_ETHERNET_OFFLOAD_CAPS = 0x1 << 1,
1504 : : MLX5_GET_HCA_CAP_OP_MOD_QOS_CAP = 0xc << 1,
1505 : : MLX5_GET_HCA_CAP_OP_MOD_ROCE = 0x4 << 1,
1506 : : MLX5_GET_HCA_CAP_OP_MOD_NIC_FLOW_TABLE = 0x7 << 1,
1507 : : MLX5_GET_HCA_CAP_OP_MOD_ESW_FLOW_TABLE = 0x8 << 1,
1508 : : MLX5_SET_HCA_CAP_OP_MOD_ESW = 0x9 << 1,
1509 : : MLX5_GET_HCA_CAP_OP_MOD_VDPA_EMULATION = 0x13 << 1,
1510 : : MLX5_GET_HCA_CAP_OP_MOD_CRYPTO = 0x1A << 1,
1511 : : MLX5_GET_HCA_CAP_OP_MOD_WQE_BASED_FLOW_TABLE = 0x1B << 1,
1512 : : MLX5_GET_HCA_CAP_OP_MOD_PARSE_GRAPH_NODE_CAP = 0x1C << 1,
1513 : : MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE_2 = 0x20 << 1,
1514 : : };
1515 : :
1516 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_VIRTQ_NET_Q \
1517 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_VIRTQ)
1518 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_VIRTIO_Q_COUNTERS \
1519 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_VIRTIO_Q_COUNTERS)
1520 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_PARSE_GRAPH_FLEX_NODE \
1521 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_FLEX_PARSE_GRAPH)
1522 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_FLOW_HIT_ASO \
1523 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_FLOW_HIT_ASO)
1524 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_FLOW_METER_ASO \
1525 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_FLOW_METER_ASO)
1526 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_GENEVE_TLV_OPT \
1527 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_GENEVE_TLV_OPT)
1528 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_CONN_TRACK_OFFLOAD \
1529 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_CONN_TRACK_OFFLOAD)
1530 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_DEFINER \
1531 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_DEFINER)
1532 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_DEK \
1533 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_DEK)
1534 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_IMPORT_KEK \
1535 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_IMPORT_KEK)
1536 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_CREDENTIAL \
1537 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_CREDENTIAL)
1538 : : #define MLX5_GENERAL_OBJ_TYPES_CAP_CRYPTO_LOGIN \
1539 : : (1ULL << MLX5_GENERAL_OBJ_TYPE_CRYPTO_LOGIN)
1540 : :
1541 : : enum {
1542 : : MLX5_HCA_CAP_OPMOD_GET_MAX = 0,
1543 : : MLX5_HCA_CAP_OPMOD_GET_CUR = 1,
1544 : : };
1545 : :
1546 : : enum {
1547 : : MLX5_CAP_INLINE_MODE_L2,
1548 : : MLX5_CAP_INLINE_MODE_VPORT_CONTEXT,
1549 : : MLX5_CAP_INLINE_MODE_NOT_REQUIRED,
1550 : : };
1551 : :
1552 : : enum {
1553 : : MLX5_INLINE_MODE_NONE,
1554 : : MLX5_INLINE_MODE_L2,
1555 : : MLX5_INLINE_MODE_IP,
1556 : : MLX5_INLINE_MODE_TCP_UDP,
1557 : : MLX5_INLINE_MODE_RESERVED4,
1558 : : MLX5_INLINE_MODE_INNER_L2,
1559 : : MLX5_INLINE_MODE_INNER_IP,
1560 : : MLX5_INLINE_MODE_INNER_TCP_UDP,
1561 : : };
1562 : :
1563 : : /* The supported timestamp formats reported in HCA attributes. */
1564 : : enum {
1565 : : MLX5_HCA_CAP_TIMESTAMP_FORMAT_FR = 0x0,
1566 : : MLX5_HCA_CAP_TIMESTAMP_FORMAT_RT = 0x1,
1567 : : MLX5_HCA_CAP_TIMESTAMP_FORMAT_FR_RT = 0x2,
1568 : : };
1569 : :
1570 : : /* The timestamp format attributes to configure queues (RQ/SQ/QP). */
1571 : : enum {
1572 : : MLX5_QPC_TIMESTAMP_FORMAT_FREE_RUNNING = 0x0,
1573 : : MLX5_QPC_TIMESTAMP_FORMAT_DEFAULT = 0x1,
1574 : : MLX5_QPC_TIMESTAMP_FORMAT_REAL_TIME = 0x2,
1575 : : };
1576 : :
1577 : : /* HCA bit masks indicating which Flex parser protocols are already enabled. */
1578 : : #define MLX5_HCA_FLEX_IPV4_OVER_VXLAN_ENABLED (1UL << 0)
1579 : : #define MLX5_HCA_FLEX_IPV6_OVER_VXLAN_ENABLED (1UL << 1)
1580 : : #define MLX5_HCA_FLEX_IPV6_OVER_IP_ENABLED (1UL << 2)
1581 : : #define MLX5_HCA_FLEX_GENEVE_ENABLED (1UL << 3)
1582 : : #define MLX5_HCA_FLEX_CW_MPLS_OVER_GRE_ENABLED (1UL << 4)
1583 : : #define MLX5_HCA_FLEX_CW_MPLS_OVER_UDP_ENABLED (1UL << 5)
1584 : : #define MLX5_HCA_FLEX_P_BIT_VXLAN_GPE_ENABLED (1UL << 6)
1585 : : #define MLX5_HCA_FLEX_VXLAN_GPE_ENABLED (1UL << 7)
1586 : : #define MLX5_HCA_FLEX_ICMP_ENABLED (1UL << 8)
1587 : : #define MLX5_HCA_FLEX_ICMPV6_ENABLED (1UL << 9)
1588 : : #define MLX5_HCA_FLEX_GTPU_ENABLED (1UL << 11)
1589 : : #define MLX5_HCA_FLEX_GTPU_DW_2_ENABLED (1UL << 16)
1590 : : #define MLX5_HCA_FLEX_GTPU_FIRST_EXT_DW_0_ENABLED (1UL << 17)
1591 : : #define MLX5_HCA_FLEX_GTPU_DW_0_ENABLED (1UL << 18)
1592 : : #define MLX5_HCA_FLEX_GTPU_TEID_ENABLED (1UL << 19)
1593 : :
1594 : : /* The device steering logic format. */
1595 : : #define MLX5_STEERING_LOGIC_FORMAT_CONNECTX_5 0x0
1596 : : #define MLX5_STEERING_LOGIC_FORMAT_CONNECTX_6DX 0x1
1597 : :
1598 : : struct mlx5_ifc_cmd_hca_cap_bits {
1599 : : u8 access_other_hca_roce[0x1];
1600 : : u8 alloc_flow_counter_pd[0x1];
1601 : : u8 flow_counter_access_aso[0x1];
1602 : : u8 query_match_sample_info[0x1];
1603 : : u8 reserved_at_4[0x4];
1604 : : u8 flow_access_aso_opc_mod[0x8];
1605 : : u8 reserved_at_10[0xf];
1606 : : u8 vhca_resource_manager[0x1];
1607 : : u8 hca_cap_2[0x1];
1608 : : u8 reserved_at_21[0xf];
1609 : : u8 vhca_id[0x10];
1610 : : u8 reserved_at_40[0x20];
1611 : : u8 reserved_at_60[0x3];
1612 : : u8 log_regexp_scatter_gather_size[0x5];
1613 : : u8 reserved_at_68[0x3];
1614 : : u8 log_dma_mmo_size[0x5];
1615 : : u8 reserved_at_70[0x3];
1616 : : u8 log_compress_mmo_size[0x5];
1617 : : u8 decompress_lz4_data_only_v2[0x1];
1618 : : u8 decompress_lz4_no_checksum_v2[0x1];
1619 : : u8 decompress_lz4_checksum_v2[0x1];
1620 : : u8 log_decompress_mmo_size[0x5];
1621 : : u8 log_max_srq_sz[0x8];
1622 : : u8 log_max_qp_sz[0x8];
1623 : : u8 reserved_at_90[0x9];
1624 : : u8 wqe_index_ignore_cap[0x1];
1625 : : u8 dynamic_qp_allocation[0x1];
1626 : : u8 log_max_qp[0x5];
1627 : : u8 reserved_at_a0[0x4];
1628 : : u8 regexp_num_of_engines[0x4];
1629 : : u8 reserved_at_a8[0x1];
1630 : : u8 reg_c_preserve[0x1];
1631 : : u8 reserved_at_aa[0x1];
1632 : : u8 log_max_srq[0x5];
1633 : : u8 reserved_at_b0[0xb];
1634 : : u8 scatter_fcs_w_decap_disable[0x1];
1635 : : u8 reserved_at_bc[0x4];
1636 : : u8 reserved_at_c0[0x8];
1637 : : u8 log_max_cq_sz[0x8];
1638 : : u8 reserved_at_d0[0x2];
1639 : : u8 access_register_user[0x1];
1640 : : u8 reserved_at_d3[0x8];
1641 : : u8 log_max_cq[0x5];
1642 : : u8 log_max_eq_sz[0x8];
1643 : : u8 relaxed_ordering_write[0x1];
1644 : : u8 relaxed_ordering_read[0x1];
1645 : : u8 log_max_mkey[0x6];
1646 : : u8 reserved_at_f0[0x8];
1647 : : u8 dump_fill_mkey[0x1];
1648 : : u8 reserved_at_f9[0x3];
1649 : : u8 log_max_eq[0x4];
1650 : : u8 max_indirection[0x8];
1651 : : u8 fixed_buffer_size[0x1];
1652 : : u8 log_max_mrw_sz[0x7];
1653 : : u8 force_teardown[0x1];
1654 : : u8 reserved_at_111[0x1];
1655 : : u8 log_max_bsf_list_size[0x6];
1656 : : u8 umr_extended_translation_offset[0x1];
1657 : : u8 null_mkey[0x1];
1658 : : u8 log_maxklm_list_size[0x6];
1659 : : u8 non_wire_sq[0x1];
1660 : : u8 reserved_at_121[0x9];
1661 : : u8 log_max_ra_req_dc[0x6];
1662 : : u8 reserved_at_130[0x3];
1663 : : u8 log_max_static_sq_wq[0x5];
1664 : : u8 reserved_at_138[0x2];
1665 : : u8 log_max_ra_res_dc[0x6];
1666 : : u8 reserved_at_140[0xa];
1667 : : u8 log_max_ra_req_qp[0x6];
1668 : : u8 rtr2rts_qp_counters_set_id[0x1];
1669 : : u8 rts2rts_udp_sport[0x1];
1670 : : u8 rts2rts_lag_tx_port_affinity[0x1];
1671 : : u8 dma_mmo_sq[0x1];
1672 : : u8 compress_min_block_size[0x4];
1673 : : u8 compress_mmo_sq[0x1];
1674 : : u8 decompress_mmo_sq[0x1];
1675 : : u8 log_max_ra_res_qp[0x6];
1676 : : u8 end_pad[0x1];
1677 : : u8 cc_query_allowed[0x1];
1678 : : u8 cc_modify_allowed[0x1];
1679 : : u8 start_pad[0x1];
1680 : : u8 cache_line_128byte[0x1];
1681 : : u8 reserved_at_165[0xa];
1682 : : u8 qcam_reg[0x1];
1683 : : u8 gid_table_size[0x10];
1684 : : u8 out_of_seq_cnt[0x1];
1685 : : u8 vport_counters[0x1];
1686 : : u8 retransmission_q_counters[0x1];
1687 : : u8 debug[0x1];
1688 : : u8 modify_rq_counter_set_id[0x1];
1689 : : u8 rq_delay_drop[0x1];
1690 : : u8 max_qp_cnt[0xa];
1691 : : u8 pkey_table_size[0x10];
1692 : : u8 vport_group_manager[0x1];
1693 : : u8 vhca_group_manager[0x1];
1694 : : u8 ib_virt[0x1];
1695 : : u8 eth_virt[0x1];
1696 : : u8 vnic_env_queue_counters[0x1];
1697 : : u8 ets[0x1];
1698 : : u8 nic_flow_table[0x1];
1699 : : u8 eswitch_manager[0x1];
1700 : : u8 device_memory[0x1];
1701 : : u8 mcam_reg[0x1];
1702 : : u8 pcam_reg[0x1];
1703 : : u8 local_ca_ack_delay[0x5];
1704 : : u8 port_module_event[0x1];
1705 : : u8 enhanced_error_q_counters[0x1];
1706 : : u8 ports_check[0x1];
1707 : : u8 reserved_at_1b3[0x1];
1708 : : u8 disable_link_up[0x1];
1709 : : u8 beacon_led[0x1];
1710 : : u8 port_type[0x2];
1711 : : u8 num_ports[0x8];
1712 : : u8 reserved_at_1c0[0x1];
1713 : : u8 pps[0x1];
1714 : : u8 pps_modify[0x1];
1715 : : u8 log_max_msg[0x5];
1716 : : u8 reserved_at_1c8[0x4];
1717 : : u8 max_tc[0x4];
1718 : : u8 temp_warn_event[0x1];
1719 : : u8 dcbx[0x1];
1720 : : u8 general_notification_event[0x1];
1721 : : u8 reserved_at_1d3[0x2];
1722 : : u8 fpga[0x1];
1723 : : u8 rol_s[0x1];
1724 : : u8 rol_g[0x1];
1725 : : u8 reserved_at_1d8[0x1];
1726 : : u8 wol_s[0x1];
1727 : : u8 wol_g[0x1];
1728 : : u8 wol_a[0x1];
1729 : : u8 wol_b[0x1];
1730 : : u8 wol_m[0x1];
1731 : : u8 wol_u[0x1];
1732 : : u8 wol_p[0x1];
1733 : : u8 stat_rate_support[0x10];
1734 : : u8 reserved_at_1ef[0xb];
1735 : : u8 wqe_based_flow_table_update_cap[0x1];
1736 : : u8 cqe_version[0x4];
1737 : : u8 compact_address_vector[0x1];
1738 : : u8 striding_rq[0x1];
1739 : : u8 reserved_at_202[0x1];
1740 : : u8 ipoib_enhanced_offloads[0x1];
1741 : : u8 ipoib_basic_offloads[0x1];
1742 : : u8 reserved_at_205[0x1];
1743 : : u8 repeated_block_disabled[0x1];
1744 : : u8 umr_modify_entity_size_disabled[0x1];
1745 : : u8 umr_modify_atomic_disabled[0x1];
1746 : : u8 umr_indirect_mkey_disabled[0x1];
1747 : : u8 umr_fence[0x2];
1748 : : u8 reserved_at_20c[0x3];
1749 : : u8 drain_sigerr[0x1];
1750 : : u8 cmdif_checksum[0x2];
1751 : : u8 sigerr_cqe[0x1];
1752 : : u8 reserved_at_213[0x1];
1753 : : u8 wq_signature[0x1];
1754 : : u8 sctr_data_cqe[0x1];
1755 : : u8 reserved_at_216[0x1];
1756 : : u8 sho[0x1];
1757 : : u8 tph[0x1];
1758 : : u8 rf[0x1];
1759 : : u8 dct[0x1];
1760 : : u8 qos[0x1];
1761 : : u8 eth_net_offloads[0x1];
1762 : : u8 roce[0x1];
1763 : : u8 atomic[0x1];
1764 : : u8 reserved_at_21f[0x1];
1765 : : u8 cq_oi[0x1];
1766 : : u8 cq_resize[0x1];
1767 : : u8 cq_moderation[0x1];
1768 : : u8 reserved_at_223[0x3];
1769 : : u8 cq_eq_remap[0x1];
1770 : : u8 pg[0x1];
1771 : : u8 block_lb_mc[0x1];
1772 : : u8 reserved_at_229[0x1];
1773 : : u8 scqe_break_moderation[0x1];
1774 : : u8 cq_period_start_from_cqe[0x1];
1775 : : u8 cd[0x1];
1776 : : u8 reserved_at_22d[0x1];
1777 : : u8 apm[0x1];
1778 : : u8 vector_calc[0x1];
1779 : : u8 umr_ptr_rlky[0x1];
1780 : : u8 imaicl[0x1];
1781 : : u8 reserved_at_232[0x4];
1782 : : u8 qkv[0x1];
1783 : : u8 pkv[0x1];
1784 : : u8 set_deth_sqpn[0x1];
1785 : : u8 reserved_at_239[0x3];
1786 : : u8 xrc[0x1];
1787 : : u8 ud[0x1];
1788 : : u8 uc[0x1];
1789 : : u8 rc[0x1];
1790 : : u8 uar_4k[0x1];
1791 : : u8 reserved_at_241[0x8];
1792 : : u8 regexp_params[0x1];
1793 : : u8 uar_sz[0x6];
1794 : : u8 port_selection_cap[0x1];
1795 : : u8 reserved_at_251[0x7];
1796 : : u8 log_pg_sz[0x8];
1797 : : u8 bf[0x1];
1798 : : u8 driver_version[0x1];
1799 : : u8 pad_tx_eth_packet[0x1];
1800 : : u8 reserved_at_263[0x8];
1801 : : u8 log_bf_reg_size[0x5];
1802 : : u8 reserved_at_270[0xb];
1803 : : u8 lag_master[0x1];
1804 : : u8 num_lag_ports[0x4];
1805 : : u8 reserved_at_280[0x10];
1806 : : u8 max_wqe_sz_sq[0x10];
1807 : : u8 reserved_at_2a0[0xc];
1808 : : u8 regexp_mmo_sq[0x1];
1809 : : u8 regexp_version[0x3];
1810 : : u8 max_wqe_sz_rq[0x10];
1811 : : u8 max_flow_counter_31_16[0x10];
1812 : : u8 max_wqe_sz_sq_dc[0x10];
1813 : : u8 reserved_at_2e0[0x7];
1814 : : u8 max_qp_mcg[0x19];
1815 : : u8 reserved_at_300[0x10];
1816 : : u8 flow_counter_bulk_alloc[0x08];
1817 : : u8 log_max_mcg[0x8];
1818 : : u8 reserved_at_320[0x3];
1819 : : u8 log_max_transport_domain[0x5];
1820 : : u8 reserved_at_328[0x3];
1821 : : u8 log_max_pd[0x5];
1822 : : u8 reserved_at_330[0xb];
1823 : : u8 log_max_xrcd[0x5];
1824 : : u8 nic_receive_steering_discard[0x1];
1825 : : u8 receive_discard_vport_down[0x1];
1826 : : u8 transmit_discard_vport_down[0x1];
1827 : : u8 reserved_at_343[0x5];
1828 : : u8 log_max_flow_counter_bulk[0x8];
1829 : : u8 max_flow_counter_15_0[0x10];
1830 : : u8 modify_tis[0x1];
1831 : : u8 flow_counters_dump[0x1];
1832 : : u8 reserved_at_360[0x1];
1833 : : u8 log_max_rq[0x5];
1834 : : u8 reserved_at_368[0x3];
1835 : : u8 log_max_sq[0x5];
1836 : : u8 reserved_at_370[0x3];
1837 : : u8 log_max_tir[0x5];
1838 : : u8 reserved_at_378[0x3];
1839 : : u8 log_max_tis[0x5];
1840 : : u8 basic_cyclic_rcv_wqe[0x1];
1841 : : u8 reserved_at_381[0x1];
1842 : : u8 mem_rq_rmp[0x1];
1843 : : u8 log_max_rmp[0x5];
1844 : : u8 reserved_at_388[0x3];
1845 : : u8 log_max_rqt[0x5];
1846 : : u8 reserved_at_390[0x3];
1847 : : u8 log_max_rqt_size[0x5];
1848 : : u8 reserved_at_398[0x3];
1849 : : u8 log_max_tis_per_sq[0x5];
1850 : : u8 ext_stride_num_range[0x1];
1851 : : u8 reserved_at_3a1[0x2];
1852 : : u8 log_max_stride_sz_rq[0x5];
1853 : : u8 reserved_at_3a8[0x3];
1854 : : u8 log_min_stride_sz_rq[0x5];
1855 : : u8 reserved_at_3b0[0x3];
1856 : : u8 log_max_stride_sz_sq[0x5];
1857 : : u8 reserved_at_3b8[0x3];
1858 : : u8 log_min_stride_sz_sq[0x5];
1859 : : u8 hairpin[0x1];
1860 : : u8 reserved_at_3c1[0x2];
1861 : : u8 log_max_hairpin_queues[0x5];
1862 : : u8 reserved_at_3c8[0x3];
1863 : : u8 log_max_hairpin_wq_data_sz[0x5];
1864 : : u8 reserved_at_3d0[0x3];
1865 : : u8 log_max_hairpin_num_packets[0x5];
1866 : : u8 reserved_at_3d8[0x3];
1867 : : u8 log_max_wq_sz[0x5];
1868 : : u8 nic_vport_change_event[0x1];
1869 : : u8 disable_local_lb_uc[0x1];
1870 : : u8 disable_local_lb_mc[0x1];
1871 : : u8 log_min_hairpin_wq_data_sz[0x5];
1872 : : u8 reserved_at_3e8[0x3];
1873 : : u8 log_max_vlan_list[0x5];
1874 : : u8 reserved_at_3f0[0x1];
1875 : : u8 aes_xts_single_block_le_tweak[1];
1876 : : u8 aes_xts_multi_block_be_tweak[1];
1877 : : u8 log_max_current_mc_list[0x5];
1878 : : u8 reserved_at_3f8[0x3];
1879 : : u8 log_max_current_uc_list[0x5];
1880 : : u8 general_obj_types[0x40];
1881 : : u8 sq_ts_format[0x2];
1882 : : u8 rq_ts_format[0x2];
1883 : : u8 steering_format_version[0x4];
1884 : : u8 reserved_at_448[0x18];
1885 : : u8 reserved_at_460[0x8];
1886 : : u8 aes_xts[0x1];
1887 : : u8 crypto[0x1];
1888 : : u8 ipsec_offload[0x1];
1889 : : u8 reserved_at_46b[0x5];
1890 : : u8 max_num_eqs[0x10];
1891 : : u8 reserved_at_480[0x3];
1892 : : u8 log_max_l2_table[0x5];
1893 : : u8 reserved_at_488[0x8];
1894 : : u8 log_uar_page_sz[0x10];
1895 : : u8 reserved_at_4a0[0x20];
1896 : : u8 device_frequency_mhz[0x20];
1897 : : u8 device_frequency_khz[0x20];
1898 : : u8 reserved_at_500[0x20];
1899 : : u8 num_of_uars_per_page[0x20];
1900 : : u8 flex_parser_protocols[0x20];
1901 : : u8 max_geneve_tlv_options[0x8];
1902 : : u8 geneve_tlv_sample[0x1];
1903 : : u8 geneve_tlv_option_offset[0x1];
1904 : : u8 reserved_at_56a[0x1];
1905 : : u8 max_geneve_tlv_option_data_len[0x5];
1906 : : u8 flex_parser_header_modify[0x1];
1907 : : u8 reserved_at_571[0x2];
1908 : : u8 log_max_guaranteed_connections[0x5];
1909 : : u8 driver_version_before_init_hca[0x1];
1910 : : u8 adv_virtualization[0x1];
1911 : : u8 reserved_at_57a[0x1];
1912 : : u8 log_max_dct_connections[0x5];
1913 : : u8 log_max_atomic_size_qp[0x8];
1914 : : u8 reserved_at_587[0x3];
1915 : : u8 log_max_dci_stream_channels[0x5];
1916 : : u8 reserved_at_58f[0x3];
1917 : : u8 log_max_dci_errored_streams[0x5];
1918 : : u8 log_max_atomic_dize_dc[0x8];
1919 : : u8 max_multi_user_ggroup_size[0x10];
1920 : : u8 enhanced_cqe_compression[0x1];
1921 : : u8 reserved_at_5b0[0x1];
1922 : : u8 crossing_vhca_mkey[0x1];
1923 : : u8 log_max_dek[0x5];
1924 : : u8 reserved_at_5b7[0x1];
1925 : : u8 mini_cqe_resp_l3_l4_tag[0x1];
1926 : : u8 mini_cqe_resp_flow_tag[0x1];
1927 : : u8 reserved_at_5ba[0x1];
1928 : : u8 mini_cqe_resp_stride_index[0x1];
1929 : : u8 cqe_128_always[0x1];
1930 : : u8 cqe_compression_128[0x1];
1931 : : u8 cqe_compression[0x1];
1932 : : u8 cqe_compression_timeout[0x10];
1933 : : u8 cqe_compression_max_num[0x10];
1934 : : u8 reserved_at_5e0[0x8];
1935 : : u8 flex_parser_id_gtpu_dw_0[0x4];
1936 : : u8 reserved_at_5ec[0x4];
1937 : : u8 tag_matching[0x1];
1938 : : u8 rndv_offload_rc[0x1];
1939 : : u8 rndv_offload_dc[0x1];
1940 : : u8 log_tag_matching_list_sz[0x5];
1941 : : u8 reserved_at_5f8[0x3];
1942 : : u8 log_max_xrq[0x5];
1943 : : u8 affiliate_nic_vport_criteria[0x8];
1944 : : u8 native_port_num[0x8];
1945 : : u8 num_vhca_ports[0x8];
1946 : : u8 flex_parser_id_gtpu_teid[0x4];
1947 : : u8 reserved_at_61c[0x2];
1948 : : u8 sw_owner_id[0x1];
1949 : : u8 reserved_at_61f[0x6C];
1950 : : u8 wait_on_data[0x1];
1951 : : u8 wait_on_time[0x1];
1952 : : u8 reserved_at_68d[0x37];
1953 : : u8 flex_parser_id_geneve_opt_0[0x4];
1954 : : u8 flex_parser_id_icmp_dw1[0x4];
1955 : : u8 flex_parser_id_icmp_dw0[0x4];
1956 : : u8 flex_parser_id_icmpv6_dw1[0x4];
1957 : : u8 flex_parser_id_icmpv6_dw0[0x4];
1958 : : u8 flex_parser_id_outer_first_mpls_over_gre[0x4];
1959 : : u8 flex_parser_id_outer_first_mpls_over_udp_label[0x4];
1960 : : u8 reserved_at_6e0[0x20];
1961 : : u8 flex_parser_id_gtpu_dw_2[0x4];
1962 : : u8 flex_parser_id_gtpu_first_ext_dw_0[0x4];
1963 : : u8 reserved_at_708[0x40];
1964 : : u8 dma_mmo_qp[0x1];
1965 : : u8 regexp_mmo_qp[0x1];
1966 : : u8 compress_mmo_qp[0x1];
1967 : : u8 decompress_deflate_v1[0x1];
1968 : : u8 reserved_at_74c[0x4];
1969 : : u8 decompress_deflate_v2[0x1];
1970 : : u8 reserved_at_751[0xf];
1971 : : u8 reserved_at_760[0x3];
1972 : : u8 log_max_num_header_modify_argument[0x5];
1973 : : u8 log_header_modify_argument_granularity_offset[0x4];
1974 : : u8 log_header_modify_argument_granularity[0x4];
1975 : : u8 reserved_at_770[0x3];
1976 : : u8 log_header_modify_argument_max_alloc[0x5];
1977 : : u8 reserved_at_778[0x8];
1978 : : u8 reserved_at_780[0x40];
1979 : : u8 match_definer_format_supported[0x40];
1980 : : };
1981 : :
1982 : : struct mlx5_ifc_qos_cap_bits {
1983 : : u8 packet_pacing[0x1];
1984 : : u8 esw_scheduling[0x1];
1985 : : u8 esw_bw_share[0x1];
1986 : : u8 esw_rate_limit[0x1];
1987 : : u8 reserved_at_4[0x1];
1988 : : u8 packet_pacing_burst_bound[0x1];
1989 : : u8 packet_pacing_typical_size[0x1];
1990 : : u8 flow_meter_old[0x1];
1991 : : u8 reserved_at_8[0x8];
1992 : : u8 log_max_flow_meter[0x8];
1993 : : u8 flow_meter_reg_id[0x8];
1994 : : u8 wqe_rate_pp[0x1];
1995 : : u8 reserved_at_25[0x7];
1996 : : u8 flow_meter[0x1];
1997 : : u8 reserved_at_2e[0x17];
1998 : : u8 packet_pacing_max_rate[0x20];
1999 : : u8 packet_pacing_min_rate[0x20];
2000 : : u8 reserved_at_80[0x10];
2001 : : u8 packet_pacing_rate_table_size[0x10];
2002 : : u8 esw_element_type[0x10];
2003 : : u8 esw_tsar_type[0x10];
2004 : : u8 reserved_at_c0[0x10];
2005 : : u8 max_qos_para_vport[0x10];
2006 : : u8 max_tsar_bw_share[0x20];
2007 : : u8 nic_element_type[0x10];
2008 : : u8 nic_tsar_type[0x10];
2009 : : u8 reserved_at_120[0x3];
2010 : : u8 log_meter_aso_granularity[0x5];
2011 : : u8 reserved_at_128[0x3];
2012 : : u8 log_meter_aso_max_alloc[0x5];
2013 : : u8 reserved_at_130[0x3];
2014 : : u8 log_max_num_meter_aso[0x5];
2015 : : u8 reserved_at_138[0x6b0];
2016 : : };
2017 : :
2018 : : struct mlx5_ifc_per_protocol_networking_offload_caps_bits {
2019 : : u8 csum_cap[0x1];
2020 : : u8 vlan_cap[0x1];
2021 : : u8 lro_cap[0x1];
2022 : : u8 lro_psh_flag[0x1];
2023 : : u8 lro_time_stamp[0x1];
2024 : : u8 lro_max_msg_sz_mode[0x2];
2025 : : u8 wqe_vlan_insert[0x1];
2026 : : u8 self_lb_en_modifiable[0x1];
2027 : : u8 self_lb_mc[0x1];
2028 : : u8 self_lb_uc[0x1];
2029 : : u8 max_lso_cap[0x5];
2030 : : u8 multi_pkt_send_wqe[0x2];
2031 : : u8 wqe_inline_mode[0x2];
2032 : : u8 rss_ind_tbl_cap[0x4];
2033 : : u8 reg_umr_sq[0x1];
2034 : : u8 scatter_fcs[0x1];
2035 : : u8 enhanced_multi_pkt_send_wqe[0x1];
2036 : : u8 tunnel_lso_const_out_ip_id[0x1];
2037 : : u8 tunnel_lro_gre[0x1];
2038 : : u8 tunnel_lro_vxlan[0x1];
2039 : : u8 tunnel_stateless_gre[0x1];
2040 : : u8 tunnel_stateless_vxlan[0x1];
2041 : : u8 swp[0x1];
2042 : : u8 swp_csum[0x1];
2043 : : u8 swp_lso[0x1];
2044 : : u8 reserved_at_23[0x8];
2045 : : u8 tunnel_stateless_gtp[0x1];
2046 : : u8 reserved_at_25[0x2];
2047 : : u8 tunnel_stateless_vxlan_gpe_nsh[0x1];
2048 : : u8 reserved_at_28[0x1];
2049 : : u8 max_vxlan_udp_ports[0x8];
2050 : : u8 reserved_at_38[0x6];
2051 : : u8 max_geneve_opt_len[0x1];
2052 : : u8 tunnel_stateless_geneve_rx[0x1];
2053 : : u8 reserved_at_40[0x10];
2054 : : u8 lro_min_mss_size[0x10];
2055 : : u8 reserved_at_60[0x120];
2056 : : u8 lro_timer_supported_periods[4][0x20];
2057 : : u8 reserved_at_200[0x600];
2058 : : };
2059 : :
2060 : : enum {
2061 : : MLX5_VIRTQ_TYPE_SPLIT = 0,
2062 : : MLX5_VIRTQ_TYPE_PACKED = 1,
2063 : : };
2064 : :
2065 : : enum {
2066 : : MLX5_VIRTQ_EVENT_MODE_NO_MSIX = 0,
2067 : : MLX5_VIRTQ_EVENT_MODE_QP = 1,
2068 : : MLX5_VIRTQ_EVENT_MODE_MSIX = 2,
2069 : : };
2070 : :
2071 : : struct mlx5_ifc_virtio_emulation_cap_bits {
2072 : : u8 desc_tunnel_offload_type[0x1];
2073 : : u8 eth_frame_offload_type[0x1];
2074 : : u8 virtio_version_1_0[0x1];
2075 : : u8 tso_ipv4[0x1];
2076 : : u8 tso_ipv6[0x1];
2077 : : u8 tx_csum[0x1];
2078 : : u8 rx_csum[0x1];
2079 : : u8 reserved_at_7[0x1][0x9];
2080 : : u8 event_mode[0x8];
2081 : : u8 virtio_queue_type[0x8];
2082 : : u8 reserved_at_20[0x13];
2083 : : u8 log_doorbell_stride[0x5];
2084 : : u8 vnet_modify_ext[0x1];
2085 : : u8 virtio_net_q_addr_modify[0x1];
2086 : : u8 virtio_q_index_modify[0x1];
2087 : : u8 log_doorbell_bar_size[0x5];
2088 : : u8 doorbell_bar_offset[0x40];
2089 : : u8 reserved_at_80[0x8];
2090 : : u8 max_num_virtio_queues[0x18];
2091 : : u8 reserved_at_a0[0x60];
2092 : : u8 umem_1_buffer_param_a[0x20];
2093 : : u8 umem_1_buffer_param_b[0x20];
2094 : : u8 umem_2_buffer_param_a[0x20];
2095 : : u8 umem_2_buffer_param_b[0x20];
2096 : : u8 umem_3_buffer_param_a[0x20];
2097 : : u8 umem_3_buffer_param_b[0x20];
2098 : : u8 reserved_at_1c0[0x620];
2099 : : };
2100 : :
2101 : : /**
2102 : : * PARSE_GRAPH_NODE Capabilities Field Descriptions
2103 : : */
2104 : : struct mlx5_ifc_parse_graph_node_cap_bits {
2105 : : u8 node_in[0x20];
2106 : : u8 node_out[0x20];
2107 : : u8 header_length_mode[0x10];
2108 : : u8 sample_offset_mode[0x10];
2109 : : u8 max_num_arc_in[0x08];
2110 : : u8 max_num_arc_out[0x08];
2111 : : u8 max_num_sample[0x08];
2112 : : u8 reserved_at_78[0x03];
2113 : : u8 parse_graph_anchor[0x1];
2114 : : u8 reserved_at_7c[0x01];
2115 : : u8 sample_tunnel_inner2[0x1];
2116 : : u8 zero_size_supported[0x1];
2117 : : u8 sample_id_in_out[0x1];
2118 : : u8 max_base_header_length[0x10];
2119 : : u8 reserved_at_90[0x08];
2120 : : u8 max_sample_base_offset[0x08];
2121 : : u8 max_next_header_offset[0x10];
2122 : : u8 reserved_at_b0[0x08];
2123 : : u8 header_length_mask_width[0x08];
2124 : : };
2125 : :
2126 : : struct mlx5_ifc_flow_table_prop_layout_bits {
2127 : : u8 ft_support[0x1];
2128 : : u8 flow_tag[0x1];
2129 : : u8 flow_counter[0x1];
2130 : : u8 flow_modify_en[0x1];
2131 : : u8 modify_root[0x1];
2132 : : u8 identified_miss_table[0x1];
2133 : : u8 flow_table_modify[0x1];
2134 : : u8 reformat[0x1];
2135 : : u8 decap[0x1];
2136 : : u8 reset_root_to_default[0x1];
2137 : : u8 pop_vlan[0x1];
2138 : : u8 push_vlan[0x1];
2139 : : u8 fpga_vendor_acceleration[0x1];
2140 : : u8 pop_vlan_2[0x1];
2141 : : u8 push_vlan_2[0x1];
2142 : : u8 reformat_and_vlan_action[0x1];
2143 : : u8 modify_and_vlan_action[0x1];
2144 : : u8 sw_owner[0x1];
2145 : : u8 reformat_l3_tunnel_to_l2[0x1];
2146 : : u8 reformat_l2_to_l3_tunnel[0x1];
2147 : : u8 reformat_and_modify_action[0x1];
2148 : : u8 reserved_at_15[0x9];
2149 : : u8 sw_owner_v2[0x1];
2150 : : u8 reserved_at_1f[0x1];
2151 : : u8 reserved_at_20[0x2];
2152 : : u8 log_max_ft_size[0x6];
2153 : : u8 log_max_modify_header_context[0x8];
2154 : : u8 max_modify_header_actions[0x8];
2155 : : u8 max_ft_level[0x8];
2156 : : u8 reserved_at_40[0x8];
2157 : : u8 log_max_ft_sampler_num[8];
2158 : : u8 metadata_reg_b_width[0x8];
2159 : : u8 metadata_reg_a_width[0x8];
2160 : : u8 reserved_at_60[0xa];
2161 : : u8 reparse[0x1];
2162 : : u8 reserved_at_6b[0x1];
2163 : : u8 cross_vhca_object[0x1];
2164 : : u8 reformat_l2_to_l3_audp_tunnel[0x1];
2165 : : u8 reformat_l3_audp_tunnel_to_l2[0x1];
2166 : : u8 ignore_flow_level_rtc_valid[0x1];
2167 : : u8 reserved_at_70[0x8];
2168 : : u8 log_max_ft_num[0x8];
2169 : : u8 reserved_at_80[0x10];
2170 : : u8 log_max_flow_counter[0x8];
2171 : : u8 log_max_destination[0x8];
2172 : : u8 reserved_at_a0[0x18];
2173 : : u8 log_max_flow[0x8];
2174 : : u8 reserved_at_c0[0x140];
2175 : : };
2176 : :
2177 : : struct mlx5_ifc_roce_caps_bits {
2178 : : u8 reserved_0[0x1e];
2179 : : u8 qp_ts_format[0x2];
2180 : : u8 reserved_at_20[0xa0];
2181 : : u8 r_roce_max_src_udp_port[0x10];
2182 : : u8 r_roce_min_src_udp_port[0x10];
2183 : : u8 reserved_at_e0[0x720];
2184 : : };
2185 : :
2186 : : struct mlx5_ifc_ft_fields_support_bits {
2187 : : /* set_action_field_support */
2188 : : u8 outer_dmac[0x1];
2189 : : u8 outer_smac[0x1];
2190 : : u8 outer_ether_type[0x1];
2191 : : u8 reserved_at_3[0x1];
2192 : : u8 outer_first_prio[0x1];
2193 : : u8 outer_first_cfi[0x1];
2194 : : u8 outer_first_vid[0x1];
2195 : : u8 reserved_at_7[0x1];
2196 : : u8 outer_second_prio[0x1];
2197 : : u8 outer_second_cfi[0x1];
2198 : : u8 outer_second_vid[0x1];
2199 : : u8 reserved_at_b[0x1];
2200 : : u8 outer_sip[0x1];
2201 : : u8 outer_dip[0x1];
2202 : : u8 outer_frag[0x1];
2203 : : u8 outer_ip_protocol[0x1];
2204 : : u8 outer_ip_ecn[0x1];
2205 : : u8 outer_ip_dscp[0x1];
2206 : : u8 outer_udp_sport[0x1];
2207 : : u8 outer_udp_dport[0x1];
2208 : : u8 outer_tcp_sport[0x1];
2209 : : u8 outer_tcp_dport[0x1];
2210 : : u8 outer_tcp_flags[0x1];
2211 : : u8 outer_gre_protocol[0x1];
2212 : : u8 outer_gre_key[0x1];
2213 : : u8 outer_vxlan_vni[0x1];
2214 : : u8 reserved_at_1a[0x5];
2215 : : u8 source_eswitch_port[0x1]; /* end of DW0 */
2216 : : u8 inner_dmac[0x1];
2217 : : u8 inner_smac[0x1];
2218 : : u8 inner_ether_type[0x1];
2219 : : u8 reserved_at_23[0x1];
2220 : : u8 inner_first_prio[0x1];
2221 : : u8 inner_first_cfi[0x1];
2222 : : u8 inner_first_vid[0x1];
2223 : : u8 reserved_at_27[0x1];
2224 : : u8 inner_second_prio[0x1];
2225 : : u8 inner_second_cfi[0x1];
2226 : : u8 inner_second_vid[0x1];
2227 : : u8 reserved_at_2b[0x1];
2228 : : u8 inner_sip[0x1];
2229 : : u8 inner_dip[0x1];
2230 : : u8 inner_frag[0x1];
2231 : : u8 inner_ip_protocol[0x1];
2232 : : u8 inner_ip_ecn[0x1];
2233 : : u8 inner_ip_dscp[0x1];
2234 : : u8 inner_udp_sport[0x1];
2235 : : u8 inner_udp_dport[0x1];
2236 : : u8 inner_tcp_sport[0x1];
2237 : : u8 inner_tcp_dport[0x1];
2238 : : u8 inner_tcp_flags[0x1];
2239 : : u8 reserved_at_37[0x9]; /* end of DW1 */
2240 : : u8 reserved_at_40[0x20]; /* end of DW2 */
2241 : : u8 reserved_at_60[0x18];
2242 : : union {
2243 : : struct {
2244 : : u8 metadata_reg_c_7[0x1];
2245 : : u8 metadata_reg_c_6[0x1];
2246 : : u8 metadata_reg_c_5[0x1];
2247 : : u8 metadata_reg_c_4[0x1];
2248 : : u8 metadata_reg_c_3[0x1];
2249 : : u8 metadata_reg_c_2[0x1];
2250 : : u8 metadata_reg_c_1[0x1];
2251 : : u8 metadata_reg_c_0[0x1];
2252 : : };
2253 : : u8 metadata_reg_c_x[0x8];
2254 : : }; /* end of DW3 */
2255 : : /* set_action_field_support_2 */
2256 : : u8 reserved_at_80[0x37];
2257 : : u8 outer_ipv6_traffic_class[0x1];
2258 : : u8 reserved_at_B8[0x48];
2259 : : /* add_action_field_support */
2260 : : u8 reserved_at_100[0x80];
2261 : : /* add_action_field_support_2 */
2262 : : u8 reserved_at_180[0x80];
2263 : : /* copy_action_field_support */
2264 : : u8 reserved_at_200[0x80];
2265 : : /* copy_action_field_support_2 */
2266 : : u8 reserved_at_280[0x80];
2267 : : u8 reserved_at_300[0x100];
2268 : : };
2269 : :
2270 : : /*
2271 : : * Table 1872 - Flow Table Fields Supported 2 Format
2272 : : */
2273 : : struct mlx5_ifc_ft_fields_support_2_bits {
2274 : : u8 reserved_at_0[0xa];
2275 : : u8 lag_rx_port_affinity[0x1];
2276 : : u8 reserved_at_c[0x2];
2277 : : u8 hash_result[0x1];
2278 : : u8 reserved_at_e[0x1];
2279 : : u8 tunnel_header_2_3[0x1];
2280 : : u8 tunnel_header_0_1[0x1];
2281 : : u8 macsec_syndrome[0x1];
2282 : : u8 macsec_tag[0x1];
2283 : : u8 outer_lrh_sl[0x1];
2284 : : u8 inner_ipv4_ihl[0x1];
2285 : : u8 outer_ipv4_ihl[0x1];
2286 : : u8 psp_syndrome[0x1];
2287 : : u8 inner_l3_ok[0x1];
2288 : : u8 inner_l4_ok[0x1];
2289 : : u8 outer_l3_ok[0x1];
2290 : : u8 outer_l4_ok[0x1];
2291 : : u8 psp_header[0x1];
2292 : : u8 inner_ipv4_checksum_ok[0x1];
2293 : : u8 inner_l4_checksum_ok[0x1];
2294 : : u8 outer_ipv4_checksum_ok[0x1];
2295 : : u8 outer_l4_checksum_ok[0x1]; /* end of DW0 */
2296 : : u8 reserved_at_20[0x17];
2297 : : u8 outer_ipv6_traffic_class[0x1];
2298 : : union {
2299 : : struct {
2300 : : u8 metadata_reg_c_15[0x1];
2301 : : u8 metadata_reg_c_14[0x1];
2302 : : u8 metadata_reg_c_13[0x1];
2303 : : u8 metadata_reg_c_12[0x1];
2304 : : u8 metadata_reg_c_11[0x1];
2305 : : u8 metadata_reg_c_10[0x1];
2306 : : u8 metadata_reg_c_9[0x1];
2307 : : u8 metadata_reg_c_8[0x1];
2308 : : };
2309 : : u8 metadata_reg_c_8_15[0x8];
2310 : : }; /* end of DW1 */
2311 : : u8 reserved_at_40[0x40];
2312 : : };
2313 : :
2314 : : struct mlx5_ifc_flow_table_nic_cap_bits {
2315 : : u8 reserved_at_0[0x200];
2316 : : struct mlx5_ifc_flow_table_prop_layout_bits
2317 : : flow_table_properties_nic_receive;
2318 : : struct mlx5_ifc_flow_table_prop_layout_bits
2319 : : flow_table_properties_nic_receive_rdma;
2320 : : struct mlx5_ifc_flow_table_prop_layout_bits
2321 : : flow_table_properties_nic_receive_sniffer;
2322 : : struct mlx5_ifc_flow_table_prop_layout_bits
2323 : : flow_table_properties_nic_transmit;
2324 : : struct mlx5_ifc_flow_table_prop_layout_bits
2325 : : flow_table_properties_nic_transmit_rdma;
2326 : : struct mlx5_ifc_flow_table_prop_layout_bits
2327 : : flow_table_properties_nic_transmit_sniffer;
2328 : : u8 reserved_at_e00[0x200];
2329 : : struct mlx5_ifc_ft_fields_support_bits
2330 : : ft_header_modify_nic_receive;
2331 : : struct mlx5_ifc_ft_fields_support_2_bits
2332 : : ft_field_support_2_nic_receive;
2333 : : u8 reserved_at_1480[0x280];
2334 : : struct mlx5_ifc_ft_fields_support_2_bits
2335 : : ft_field_support_2_nic_transmit;
2336 : : u8 reserved_at_1780[0x480];
2337 : : struct mlx5_ifc_ft_fields_support_bits
2338 : : ft_header_modify_nic_transmit;
2339 : : u8 reserved_at_2000[0x6000];
2340 : : };
2341 : :
2342 : : struct mlx5_ifc_flow_table_esw_cap_bits {
2343 : : u8 reserved_at_0[0x800];
2344 : : struct mlx5_ifc_ft_fields_support_bits ft_header_modify_esw_fdb;
2345 : : u8 reserved_at_C00[0x800];
2346 : : struct mlx5_ifc_ft_fields_support_2_bits
2347 : : ft_field_support_2_esw_fdb;
2348 : : u8 reserved_at_1480[0x6b80];
2349 : : };
2350 : :
2351 : : enum mlx5_ifc_cross_vhca_object_to_object_supported_types {
2352 : : MLX5_CROSS_VHCA_OBJ_TO_OBJ_TYPE_STC_TO_TIR = 1 << 10,
2353 : : MLX5_CROSS_VHCA_OBJ_TO_OBJ_TYPE_STC_TO_FT = 1 << 11,
2354 : : MLX5_CROSS_VHCA_OBJ_TO_OBJ_TYPE_FT_TO_FT = 1 << 12,
2355 : : MLX5_CROSS_VHCA_OBJ_TO_OBJ_TYPE_FT_TO_RTC = 1 << 13,
2356 : : };
2357 : :
2358 : : enum mlx5_ifc_cross_vhca_allowed_objects_types {
2359 : : MLX5_CROSS_VHCA_ALLOWED_OBJS_TIR = 1 << 0x8,
2360 : : MLX5_CROSS_VHCA_ALLOWED_OBJS_FT = 1 << 0x9,
2361 : : MLX5_CROSS_VHCA_ALLOWED_OBJS_RTC = 1 << 0xa,
2362 : : };
2363 : :
2364 : : enum {
2365 : : MLX5_GENERATE_WQE_TYPE_FLOW_UPDATE = 1 << 1,
2366 : : };
2367 : :
2368 : : enum {
2369 : : MLX5_FLOW_TABLE_HASH_TYPE_CRC32,
2370 : : };
2371 : : /*
2372 : : * HCA Capabilities 2
2373 : : */
2374 : : struct mlx5_ifc_cmd_hca_cap_2_bits {
2375 : : u8 reserved_at_0[0x80]; /* End of DW4. */
2376 : : u8 reserved_at_80[0x3];
2377 : : u8 max_num_prog_sample_field[0x5];
2378 : : u8 reserved_at_88[0x3];
2379 : : u8 log_max_num_reserved_qpn[0x5];
2380 : : u8 reserved_at_90[0x3];
2381 : : u8 log_reserved_qpn_granularity[0x5];
2382 : : u8 reserved_at_98[0x3];
2383 : : u8 log_reserved_qpn_max_alloc[0x5]; /* End of DW5. */
2384 : : u8 max_reformat_insert_size[0x8];
2385 : : u8 max_reformat_insert_offset[0x8];
2386 : : u8 max_reformat_remove_size[0x8];
2387 : : u8 max_reformat_remove_offset[0x8]; /* End of DW6. */
2388 : : u8 reserved_at_c0[0x3];
2389 : : u8 log_min_stride_wqe_sz[0x5];
2390 : : u8 reserved_at_c8[0x3];
2391 : : u8 log_conn_track_granularity[0x5];
2392 : : u8 reserved_at_d0[0x3];
2393 : : u8 log_conn_track_max_alloc[0x5];
2394 : : u8 reserved_at_d8[0x3];
2395 : : u8 log_max_conn_track_offload[0x5]; /* End of DW7. */
2396 : : u8 cross_vhca_object_to_object_supported[0x20];
2397 : : u8 allowed_object_for_other_vhca_access_high[0x20];
2398 : : u8 allowed_object_for_other_vhca_access[0x20];
2399 : : u8 reserved_at_140[0x20];
2400 : : u8 reserved_at_160[0x3];
2401 : : u8 hairpin_sq_wqe_bb_size[0x5];
2402 : : u8 hairpin_sq_wq_in_host_mem[0x1];
2403 : : u8 hairpin_data_buffer_locked[0x1];
2404 : : u8 reserved_at_16a[0x16];
2405 : : u8 reserved_at_180[0x20];
2406 : : u8 reserved_at_1a0[0xa];
2407 : : u8 format_select_dw_8_6_ext[0x1];
2408 : : u8 reserved_at_1ac[0x15];
2409 : : u8 general_obj_types_127_64[0x40];
2410 : : u8 reserved_at_200[0x53];
2411 : : u8 flow_counter_bulk_log_max_alloc[0x5];
2412 : : u8 reserved_at_258[0x3];
2413 : : u8 flow_counter_bulk_log_granularity[0x5];
2414 : : u8 reserved_at_260[0x20];
2415 : : u8 format_select_dw_gtpu_dw_0[0x8];
2416 : : u8 format_select_dw_gtpu_dw_1[0x8];
2417 : : u8 format_select_dw_gtpu_dw_2[0x8];
2418 : : u8 format_select_dw_gtpu_first_ext_dw_0[0x8];
2419 : : u8 generate_wqe_type[0x20];
2420 : : u8 reserved_at_2c0[0x160];
2421 : : u8 reserved_at_420[0x18];
2422 : : u8 encap_entropy_hash_type[0x4];
2423 : : u8 flow_table_hash_type[0x4];
2424 : : u8 reserved_at_440[0x3c0];
2425 : : };
2426 : :
2427 : : struct mlx5_ifc_esw_cap_bits {
2428 : : u8 reserved_at_0[0x1d];
2429 : : u8 merged_eswitch[0x1];
2430 : : u8 reserved_at_1e[0x2];
2431 : :
2432 : : u8 reserved_at_20[0x40];
2433 : :
2434 : : u8 esw_manager_vport_number_valid[0x1];
2435 : : u8 reserved_at_61[0xf];
2436 : : u8 esw_manager_vport_number[0x10];
2437 : :
2438 : : u8 reserved_at_80[0x780];
2439 : : };
2440 : :
2441 : : struct mlx5_ifc_wqe_based_flow_table_cap_bits {
2442 : : u8 reserved_at_0[0x3];
2443 : : u8 log_max_num_ste[0x5];
2444 : : u8 reserved_at_8[0x3];
2445 : : u8 log_max_num_stc[0x5];
2446 : : u8 reserved_at_10[0x3];
2447 : : u8 log_max_num_rtc[0x5];
2448 : : u8 reserved_at_18[0x3];
2449 : : u8 log_max_num_header_modify_pattern[0x5];
2450 : : u8 rtc_hash_split_table[0x1];
2451 : : u8 rtc_linear_lookup_table[0x1];
2452 : : u8 reserved_at_22[0x1];
2453 : : u8 stc_alloc_log_granularity[0x5];
2454 : : u8 reserved_at_28[0x3];
2455 : : u8 stc_alloc_log_max[0x5];
2456 : : u8 reserved_at_30[0x3];
2457 : : u8 ste_alloc_log_granularity[0x5];
2458 : : u8 reserved_at_38[0x3];
2459 : : u8 ste_alloc_log_max[0x5];
2460 : : u8 reserved_at_40[0xb];
2461 : : u8 rtc_reparse_mode[0x5];
2462 : : u8 reserved_at_50[0x3];
2463 : : u8 rtc_index_mode[0x5];
2464 : : u8 reserved_at_58[0x3];
2465 : : u8 rtc_log_depth_max[0x5];
2466 : : u8 reserved_at_60[0x8];
2467 : : u8 max_header_modify_pattern_length[0x8];
2468 : : u8 ste_format[0x10];
2469 : : u8 stc_action_type[0x80];
2470 : : u8 header_insert_type[0x10];
2471 : : u8 header_remove_type[0x10];
2472 : : u8 trivial_match_definer[0x20];
2473 : : u8 reserved_at_140[0x1b];
2474 : : u8 rtc_max_num_hash_definer_gen_wqe[0x5];
2475 : : u8 reserved_at_160[0x18];
2476 : : u8 access_index_mode[0x8];
2477 : : u8 reserved_at_180[0x10];
2478 : : u8 ste_format_gen_wqe[0x10];
2479 : : u8 linear_match_definer_reg_c3[0x20];
2480 : : u8 fdb_jump_to_tir_stc[0x1];
2481 : : u8 reserved_at_1c1[0x1f];
2482 : : };
2483 : :
2484 : : union mlx5_ifc_hca_cap_union_bits {
2485 : : struct mlx5_ifc_cmd_hca_cap_bits cmd_hca_cap;
2486 : : struct mlx5_ifc_cmd_hca_cap_2_bits cmd_hca_cap_2;
2487 : : struct mlx5_ifc_per_protocol_networking_offload_caps_bits
2488 : : per_protocol_networking_offload_caps;
2489 : : struct mlx5_ifc_qos_cap_bits qos_cap;
2490 : : struct mlx5_ifc_virtio_emulation_cap_bits vdpa_caps;
2491 : : struct mlx5_ifc_flow_table_nic_cap_bits flow_table_nic_cap;
2492 : : struct mlx5_ifc_flow_table_esw_cap_bits flow_table_esw_cap;
2493 : : struct mlx5_ifc_esw_cap_bits esw_cap;
2494 : : struct mlx5_ifc_roce_caps_bits roce_caps;
2495 : : struct mlx5_ifc_wqe_based_flow_table_cap_bits wqe_based_flow_table_cap;
2496 : : u8 reserved_at_0[0x8000];
2497 : : };
2498 : :
2499 : : struct mlx5_ifc_set_action_in_bits {
2500 : : u8 action_type[0x4];
2501 : : u8 field[0xc];
2502 : : u8 reserved_at_10[0x3];
2503 : : u8 offset[0x5];
2504 : : u8 reserved_at_18[0x3];
2505 : : u8 length[0x5];
2506 : : u8 data[0x20];
2507 : : };
2508 : :
2509 : : struct mlx5_ifc_copy_action_in_bits {
2510 : : u8 action_type[0x4];
2511 : : u8 src_field[0xc];
2512 : : u8 reserved_at_10[0x3];
2513 : : u8 src_offset[0x5];
2514 : : u8 reserved_at_18[0x3];
2515 : : u8 length[0x5];
2516 : : u8 reserved_at_20[0x4];
2517 : : u8 dst_field[0xc];
2518 : : u8 reserved_at_30[0x3];
2519 : : u8 dst_offset[0x5];
2520 : : u8 reserved_at_38[0x8];
2521 : : };
2522 : :
2523 : : struct mlx5_ifc_query_hca_cap_out_bits {
2524 : : u8 status[0x8];
2525 : : u8 reserved_at_8[0x18];
2526 : : u8 syndrome[0x20];
2527 : : u8 reserved_at_40[0x40];
2528 : : union mlx5_ifc_hca_cap_union_bits capability;
2529 : : };
2530 : :
2531 : : struct mlx5_ifc_query_hca_cap_in_bits {
2532 : : u8 opcode[0x10];
2533 : : u8 reserved_at_10[0x10];
2534 : : u8 reserved_at_20[0x10];
2535 : : u8 op_mod[0x10];
2536 : : u8 reserved_at_40[0x40];
2537 : : };
2538 : :
2539 : : struct mlx5_ifc_mac_address_layout_bits {
2540 : : u8 reserved_at_0[0x10];
2541 : : u8 mac_addr_47_32[0x10];
2542 : : u8 mac_addr_31_0[0x20];
2543 : : };
2544 : :
2545 : : struct mlx5_ifc_nic_vport_context_bits {
2546 : : u8 reserved_at_0[0x5];
2547 : : u8 min_wqe_inline_mode[0x3];
2548 : : u8 reserved_at_8[0x15];
2549 : : u8 disable_mc_local_lb[0x1];
2550 : : u8 disable_uc_local_lb[0x1];
2551 : : u8 roce_en[0x1];
2552 : : u8 arm_change_event[0x1];
2553 : : u8 reserved_at_21[0x1a];
2554 : : u8 event_on_mtu[0x1];
2555 : : u8 event_on_promisc_change[0x1];
2556 : : u8 event_on_vlan_change[0x1];
2557 : : u8 event_on_mc_address_change[0x1];
2558 : : u8 event_on_uc_address_change[0x1];
2559 : : u8 reserved_at_40[0xc];
2560 : : u8 affiliation_criteria[0x4];
2561 : : u8 affiliated_vhca_id[0x10];
2562 : : u8 reserved_at_60[0xd0];
2563 : : u8 mtu[0x10];
2564 : : u8 system_image_guid[0x40];
2565 : : u8 port_guid[0x40];
2566 : : u8 node_guid[0x40];
2567 : : u8 reserved_at_200[0x140];
2568 : : u8 qkey_violation_counter[0x10];
2569 : : u8 reserved_at_350[0x430];
2570 : : u8 promisc_uc[0x1];
2571 : : u8 promisc_mc[0x1];
2572 : : u8 promisc_all[0x1];
2573 : : u8 reserved_at_783[0x2];
2574 : : u8 allowed_list_type[0x3];
2575 : : u8 reserved_at_788[0xc];
2576 : : u8 allowed_list_size[0xc];
2577 : : struct mlx5_ifc_mac_address_layout_bits permanent_address;
2578 : : u8 reserved_at_7e0[0x20];
2579 : : };
2580 : :
2581 : : struct mlx5_ifc_query_nic_vport_context_out_bits {
2582 : : u8 status[0x8];
2583 : : u8 reserved_at_8[0x18];
2584 : : u8 syndrome[0x20];
2585 : : u8 reserved_at_40[0x40];
2586 : : struct mlx5_ifc_nic_vport_context_bits nic_vport_context;
2587 : : };
2588 : :
2589 : : struct mlx5_ifc_query_nic_vport_context_in_bits {
2590 : : u8 opcode[0x10];
2591 : : u8 reserved_at_10[0x10];
2592 : : u8 reserved_at_20[0x10];
2593 : : u8 op_mod[0x10];
2594 : : u8 other_vport[0x1];
2595 : : u8 reserved_at_41[0xf];
2596 : : u8 vport_number[0x10];
2597 : : u8 reserved_at_60[0x5];
2598 : : u8 allowed_list_type[0x3];
2599 : : u8 reserved_at_68[0x18];
2600 : : };
2601 : :
2602 : : struct mlx5_ifc_tisc_bits {
2603 : : u8 strict_lag_tx_port_affinity[0x1];
2604 : : u8 reserved_at_1[0x3];
2605 : : u8 lag_tx_port_affinity[0x04];
2606 : : u8 reserved_at_8[0x4];
2607 : : u8 prio[0x4];
2608 : : u8 reserved_at_10[0x10];
2609 : : u8 reserved_at_20[0x100];
2610 : : u8 reserved_at_120[0x8];
2611 : : u8 transport_domain[0x18];
2612 : : u8 reserved_at_140[0x8];
2613 : : u8 underlay_qpn[0x18];
2614 : : u8 reserved_at_160[0x3a0];
2615 : : };
2616 : :
2617 : : struct mlx5_ifc_query_tis_out_bits {
2618 : : u8 status[0x8];
2619 : : u8 reserved_at_8[0x18];
2620 : : u8 syndrome[0x20];
2621 : : u8 reserved_at_40[0x40];
2622 : : struct mlx5_ifc_tisc_bits tis_context;
2623 : : };
2624 : :
2625 : : struct mlx5_ifc_query_tis_in_bits {
2626 : : u8 opcode[0x10];
2627 : : u8 reserved_at_10[0x10];
2628 : : u8 reserved_at_20[0x10];
2629 : : u8 op_mod[0x10];
2630 : : u8 reserved_at_40[0x8];
2631 : : u8 tisn[0x18];
2632 : : u8 reserved_at_60[0x20];
2633 : : };
2634 : :
2635 : : /* port_select_mode definition. */
2636 : : enum mlx5_lag_mode_type {
2637 : : MLX5_LAG_MODE_TIS = 0,
2638 : : MLX5_LAG_MODE_HASH = 1,
2639 : : };
2640 : :
2641 : : struct mlx5_ifc_lag_context_bits {
2642 : : u8 fdb_selection_mode[0x1];
2643 : : u8 reserved_at_1[0x14];
2644 : : u8 port_select_mode[0x3];
2645 : : u8 reserved_at_18[0x5];
2646 : : u8 lag_state[0x3];
2647 : : u8 reserved_at_20[0x14];
2648 : : u8 tx_remap_affinity_2[0x4];
2649 : : u8 reserved_at_38[0x4];
2650 : : u8 tx_remap_affinity_1[0x4];
2651 : : };
2652 : :
2653 : : struct mlx5_ifc_query_lag_in_bits {
2654 : : u8 opcode[0x10];
2655 : : u8 uid[0x10];
2656 : : u8 reserved_at_20[0x10];
2657 : : u8 op_mod[0x10];
2658 : : u8 reserved_at_40[0x40];
2659 : : };
2660 : :
2661 : : struct mlx5_ifc_query_lag_out_bits {
2662 : : u8 status[0x8];
2663 : : u8 reserved_at_8[0x18];
2664 : : u8 syndrome[0x20];
2665 : : struct mlx5_ifc_lag_context_bits context;
2666 : : };
2667 : :
2668 : : struct mlx5_ifc_alloc_transport_domain_out_bits {
2669 : : u8 status[0x8];
2670 : : u8 reserved_at_8[0x18];
2671 : : u8 syndrome[0x20];
2672 : : u8 reserved_at_40[0x8];
2673 : : u8 transport_domain[0x18];
2674 : : u8 reserved_at_60[0x20];
2675 : : };
2676 : :
2677 : : struct mlx5_ifc_alloc_transport_domain_in_bits {
2678 : : u8 opcode[0x10];
2679 : : u8 reserved_at_10[0x10];
2680 : : u8 reserved_at_20[0x10];
2681 : : u8 op_mod[0x10];
2682 : : u8 reserved_at_40[0x40];
2683 : : };
2684 : :
2685 : : enum {
2686 : : MLX5_WQ_TYPE_LINKED_LIST = 0x0,
2687 : : MLX5_WQ_TYPE_CYCLIC = 0x1,
2688 : : MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ = 0x2,
2689 : : MLX5_WQ_TYPE_CYCLIC_STRIDING_RQ = 0x3,
2690 : : };
2691 : :
2692 : : enum {
2693 : : MLX5_WQ_END_PAD_MODE_NONE = 0x0,
2694 : : MLX5_WQ_END_PAD_MODE_ALIGN = 0x1,
2695 : : };
2696 : :
2697 : : struct mlx5_ifc_wq_bits {
2698 : : u8 wq_type[0x4];
2699 : : u8 wq_signature[0x1];
2700 : : u8 end_padding_mode[0x2];
2701 : : u8 cd_slave[0x1];
2702 : : u8 reserved_at_8[0x18];
2703 : : u8 hds_skip_first_sge[0x1];
2704 : : u8 log2_hds_buf_size[0x3];
2705 : : u8 reserved_at_24[0x7];
2706 : : u8 page_offset[0x5];
2707 : : u8 lwm[0x10];
2708 : : u8 reserved_at_40[0x8];
2709 : : u8 pd[0x18];
2710 : : u8 reserved_at_60[0x8];
2711 : : u8 uar_page[0x18];
2712 : : u8 dbr_addr[0x40];
2713 : : u8 hw_counter[0x20];
2714 : : u8 sw_counter[0x20];
2715 : : u8 reserved_at_100[0xc];
2716 : : u8 log_wq_stride[0x4];
2717 : : u8 reserved_at_110[0x3];
2718 : : u8 log_wq_pg_sz[0x5];
2719 : : u8 reserved_at_118[0x3];
2720 : : u8 log_wq_sz[0x5];
2721 : : u8 dbr_umem_valid[0x1];
2722 : : u8 wq_umem_valid[0x1];
2723 : : u8 reserved_at_122[0x1];
2724 : : u8 log_hairpin_num_packets[0x5];
2725 : : u8 reserved_at_128[0x3];
2726 : : u8 log_hairpin_data_sz[0x5];
2727 : : u8 reserved_at_130[0x4];
2728 : : u8 single_wqe_log_num_of_strides[0x4];
2729 : : u8 two_byte_shift_en[0x1];
2730 : : u8 reserved_at_139[0x4];
2731 : : u8 single_stride_log_num_of_bytes[0x3];
2732 : : u8 dbr_umem_id[0x20];
2733 : : u8 wq_umem_id[0x20];
2734 : : u8 wq_umem_offset[0x40];
2735 : : u8 reserved_at_1c0[0x440];
2736 : : };
2737 : :
2738 : : enum {
2739 : : MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_INLINE = 0x0,
2740 : : MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_RMP = 0x1,
2741 : : };
2742 : :
2743 : : enum {
2744 : : MLX5_RQC_STATE_RST = 0x0,
2745 : : MLX5_RQC_STATE_RDY = 0x1,
2746 : : MLX5_RQC_STATE_ERR = 0x3,
2747 : : };
2748 : :
2749 : : struct mlx5_ifc_rqc_bits {
2750 : : u8 rlky[0x1];
2751 : : u8 delay_drop_en[0x1];
2752 : : u8 scatter_fcs[0x1];
2753 : : u8 vsd[0x1];
2754 : : u8 mem_rq_type[0x4];
2755 : : u8 state[0x4];
2756 : : u8 reserved_at_c[0x1];
2757 : : u8 flush_in_error_en[0x1];
2758 : : u8 hairpin[0x1];
2759 : : u8 reserved_at_f[0x6];
2760 : : u8 hairpin_data_buffer_type[0x3];
2761 : : u8 reserved_at_a8[0x2];
2762 : : u8 ts_format[0x02];
2763 : : u8 reserved_at_1c[0x4];
2764 : : u8 reserved_at_20[0x8];
2765 : : u8 user_index[0x18];
2766 : : u8 reserved_at_40[0x8];
2767 : : u8 cqn[0x18];
2768 : : u8 counter_set_id[0x8];
2769 : : u8 reserved_at_68[0x18];
2770 : : u8 reserved_at_80[0x8];
2771 : : u8 rmpn[0x18];
2772 : : u8 reserved_at_a0[0x8];
2773 : : u8 hairpin_peer_sq[0x18];
2774 : : u8 reserved_at_c0[0x10];
2775 : : u8 hairpin_peer_vhca[0x10];
2776 : : u8 reserved_at_e0[0xa0];
2777 : : struct mlx5_ifc_wq_bits wq; /* Not used in LRO RQ. */
2778 : : };
2779 : :
2780 : : struct mlx5_ifc_create_rq_out_bits {
2781 : : u8 status[0x8];
2782 : : u8 reserved_at_8[0x18];
2783 : : u8 syndrome[0x20];
2784 : : u8 reserved_at_40[0x8];
2785 : : u8 rqn[0x18];
2786 : : u8 reserved_at_60[0x20];
2787 : : };
2788 : :
2789 : : struct mlx5_ifc_create_rq_in_bits {
2790 : : u8 opcode[0x10];
2791 : : u8 uid[0x10];
2792 : : u8 reserved_at_20[0x10];
2793 : : u8 op_mod[0x10];
2794 : : u8 reserved_at_40[0xc0];
2795 : : struct mlx5_ifc_rqc_bits ctx;
2796 : : };
2797 : :
2798 : : struct mlx5_ifc_modify_rq_out_bits {
2799 : : u8 status[0x8];
2800 : : u8 reserved_at_8[0x18];
2801 : : u8 syndrome[0x20];
2802 : : u8 reserved_at_40[0x40];
2803 : : };
2804 : :
2805 : : struct mlx5_ifc_query_rq_out_bits {
2806 : : u8 status[0x8];
2807 : : u8 reserved_at_8[0x18];
2808 : : u8 syndrome[0x20];
2809 : : u8 reserved_at_40[0xc0];
2810 : : struct mlx5_ifc_rqc_bits rq_context;
2811 : : };
2812 : :
2813 : : struct mlx5_ifc_query_rq_in_bits {
2814 : : u8 opcode[0x10];
2815 : : u8 reserved_at_10[0x10];
2816 : : u8 reserved_at_20[0x10];
2817 : : u8 op_mod[0x10];
2818 : : u8 reserved_at_40[0x8];
2819 : : u8 rqn[0x18];
2820 : : u8 reserved_at_60[0x20];
2821 : : };
2822 : :
2823 : : enum {
2824 : : MLX5_RMPC_STATE_RDY = 0x1,
2825 : : MLX5_RMPC_STATE_ERR = 0x3,
2826 : : };
2827 : :
2828 : : struct mlx5_ifc_rmpc_bits {
2829 : : u8 reserved_at_0[0x8];
2830 : : u8 state[0x4];
2831 : : u8 reserved_at_c[0x14];
2832 : : u8 basic_cyclic_rcv_wqe[0x1];
2833 : : u8 reserved_at_21[0x1f];
2834 : : u8 reserved_at_40[0x140];
2835 : : struct mlx5_ifc_wq_bits wq;
2836 : : };
2837 : :
2838 : : struct mlx5_ifc_query_rmp_out_bits {
2839 : : u8 status[0x8];
2840 : : u8 reserved_at_8[0x18];
2841 : : u8 syndrome[0x20];
2842 : : u8 reserved_at_40[0xc0];
2843 : : struct mlx5_ifc_rmpc_bits rmp_context;
2844 : : };
2845 : :
2846 : : struct mlx5_ifc_query_rmp_in_bits {
2847 : : u8 opcode[0x10];
2848 : : u8 reserved_at_10[0x10];
2849 : : u8 reserved_at_20[0x10];
2850 : : u8 op_mod[0x10];
2851 : : u8 reserved_at_40[0x8];
2852 : : u8 rmpn[0x18];
2853 : : u8 reserved_at_60[0x20];
2854 : : };
2855 : :
2856 : : struct mlx5_ifc_modify_rmp_out_bits {
2857 : : u8 status[0x8];
2858 : : u8 reserved_at_8[0x18];
2859 : : u8 syndrome[0x20];
2860 : : u8 reserved_at_40[0x40];
2861 : : };
2862 : :
2863 : : struct mlx5_ifc_rmp_bitmask_bits {
2864 : : u8 reserved_at_0[0x20];
2865 : : u8 reserved_at_20[0x1f];
2866 : : u8 lwm[0x1];
2867 : : };
2868 : :
2869 : : struct mlx5_ifc_modify_rmp_in_bits {
2870 : : u8 opcode[0x10];
2871 : : u8 uid[0x10];
2872 : : u8 reserved_at_20[0x10];
2873 : : u8 op_mod[0x10];
2874 : : u8 rmp_state[0x4];
2875 : : u8 reserved_at_44[0x4];
2876 : : u8 rmpn[0x18];
2877 : : u8 reserved_at_60[0x20];
2878 : : struct mlx5_ifc_rmp_bitmask_bits bitmask;
2879 : : u8 reserved_at_c0[0x40];
2880 : : struct mlx5_ifc_rmpc_bits ctx;
2881 : : };
2882 : :
2883 : : struct mlx5_ifc_create_rmp_out_bits {
2884 : : u8 status[0x8];
2885 : : u8 reserved_at_8[0x18];
2886 : : u8 syndrome[0x20];
2887 : : u8 reserved_at_40[0x8];
2888 : : u8 rmpn[0x18];
2889 : : u8 reserved_at_60[0x20];
2890 : : };
2891 : :
2892 : : struct mlx5_ifc_create_rmp_in_bits {
2893 : : u8 opcode[0x10];
2894 : : u8 uid[0x10];
2895 : : u8 reserved_at_20[0x10];
2896 : : u8 op_mod[0x10];
2897 : : u8 reserved_at_40[0xc0];
2898 : : struct mlx5_ifc_rmpc_bits ctx;
2899 : : };
2900 : :
2901 : : struct mlx5_ifc_create_tis_out_bits {
2902 : : u8 status[0x8];
2903 : : u8 reserved_at_8[0x18];
2904 : : u8 syndrome[0x20];
2905 : : u8 reserved_at_40[0x8];
2906 : : u8 tisn[0x18];
2907 : : u8 reserved_at_60[0x20];
2908 : : };
2909 : :
2910 : : struct mlx5_ifc_create_tis_in_bits {
2911 : : u8 opcode[0x10];
2912 : : u8 uid[0x10];
2913 : : u8 reserved_at_20[0x10];
2914 : : u8 op_mod[0x10];
2915 : : u8 reserved_at_40[0xc0];
2916 : : struct mlx5_ifc_tisc_bits ctx;
2917 : : };
2918 : :
2919 : : enum {
2920 : : MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_WQ_LWM = 1ULL << 0,
2921 : : MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_VSD = 1ULL << 1,
2922 : : MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_SCATTER_FCS = 1ULL << 2,
2923 : : MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_RQ_COUNTER_SET_ID = 1ULL << 3,
2924 : : };
2925 : :
2926 : : struct mlx5_ifc_modify_rq_in_bits {
2927 : : u8 opcode[0x10];
2928 : : u8 uid[0x10];
2929 : : u8 reserved_at_20[0x10];
2930 : : u8 op_mod[0x10];
2931 : : u8 rq_state[0x4];
2932 : : u8 reserved_at_44[0x4];
2933 : : u8 rqn[0x18];
2934 : : u8 reserved_at_60[0x20];
2935 : : u8 modify_bitmask[0x40];
2936 : : u8 reserved_at_c0[0x40];
2937 : : struct mlx5_ifc_rqc_bits ctx;
2938 : : };
2939 : :
2940 : : enum {
2941 : : MLX5_L3_PROT_TYPE_IPV4 = 0,
2942 : : MLX5_L3_PROT_TYPE_IPV6 = 1,
2943 : : };
2944 : :
2945 : : enum {
2946 : : MLX5_L4_PROT_TYPE_TCP = 0,
2947 : : MLX5_L4_PROT_TYPE_UDP = 1,
2948 : : };
2949 : :
2950 : : enum {
2951 : : MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_SRC_IP = 0x0,
2952 : : MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_DST_IP = 0x1,
2953 : : MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_SPORT = 0x2,
2954 : : MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_DPORT = 0x3,
2955 : : MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_IPSEC_SPI = 0x4,
2956 : : };
2957 : :
2958 : : struct mlx5_ifc_rx_hash_field_select_bits {
2959 : : u8 l3_prot_type[0x1];
2960 : : u8 l4_prot_type[0x1];
2961 : : u8 selected_fields[0x1e];
2962 : : };
2963 : :
2964 : : enum {
2965 : : MLX5_TIRC_DISP_TYPE_DIRECT = 0x0,
2966 : : MLX5_TIRC_DISP_TYPE_INDIRECT = 0x1,
2967 : : };
2968 : :
2969 : : enum {
2970 : : MLX5_TIRC_LRO_ENABLE_MASK_IPV4_LRO = 0x1,
2971 : : MLX5_TIRC_LRO_ENABLE_MASK_IPV6_LRO = 0x2,
2972 : : };
2973 : :
2974 : : enum {
2975 : : MLX5_RX_HASH_FN_NONE = 0x0,
2976 : : MLX5_RX_HASH_FN_INVERTED_XOR8 = 0x1,
2977 : : MLX5_RX_HASH_FN_TOEPLITZ = 0x2,
2978 : : };
2979 : :
2980 : : enum {
2981 : : MLX5_TIRC_SELF_LB_BLOCK_BLOCK_UNICAST = 0x1,
2982 : : MLX5_TIRC_SELF_LB_BLOCK_BLOCK_MULTICAST = 0x2,
2983 : : };
2984 : :
2985 : : enum {
2986 : : MLX5_LRO_MAX_MSG_SIZE_START_FROM_L4 = 0x0,
2987 : : MLX5_LRO_MAX_MSG_SIZE_START_FROM_L2 = 0x1,
2988 : : };
2989 : :
2990 : : struct mlx5_ifc_tirc_bits {
2991 : : u8 reserved_at_0[0x20];
2992 : : u8 disp_type[0x4];
2993 : : u8 reserved_at_24[0x1c];
2994 : : u8 reserved_at_40[0x40];
2995 : : u8 reserved_at_80[0x4];
2996 : : u8 lro_timeout_period_usecs[0x10];
2997 : : u8 lro_enable_mask[0x4];
2998 : : u8 lro_max_msg_sz[0x8];
2999 : : u8 reserved_at_a0[0x40];
3000 : : u8 reserved_at_e0[0x8];
3001 : : u8 inline_rqn[0x18];
3002 : : u8 rx_hash_symmetric[0x1];
3003 : : u8 reserved_at_101[0x1];
3004 : : u8 tunneled_offload_en[0x1];
3005 : : u8 reserved_at_103[0x5];
3006 : : u8 indirect_table[0x18];
3007 : : u8 rx_hash_fn[0x4];
3008 : : u8 reserved_at_124[0x2];
3009 : : u8 self_lb_block[0x2];
3010 : : u8 transport_domain[0x18];
3011 : : u8 rx_hash_toeplitz_key[10][0x20];
3012 : : struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_outer;
3013 : : struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_inner;
3014 : : u8 reserved_at_2c0[0x4c0];
3015 : : };
3016 : :
3017 : : struct mlx5_ifc_create_tir_out_bits {
3018 : : u8 status[0x8];
3019 : : u8 reserved_at_8[0x18];
3020 : : u8 syndrome[0x20];
3021 : : u8 reserved_at_40[0x8];
3022 : : u8 tirn[0x18];
3023 : : u8 reserved_at_60[0x20];
3024 : : };
3025 : :
3026 : : struct mlx5_ifc_create_tir_in_bits {
3027 : : u8 opcode[0x10];
3028 : : u8 uid[0x10];
3029 : : u8 reserved_at_20[0x10];
3030 : : u8 op_mod[0x10];
3031 : : u8 reserved_at_40[0xc0];
3032 : : struct mlx5_ifc_tirc_bits ctx;
3033 : : };
3034 : :
3035 : : enum {
3036 : : MLX5_MODIFY_TIR_IN_MODIFY_BITMASK_LRO = 1ULL << 0,
3037 : : MLX5_MODIFY_TIR_IN_MODIFY_BITMASK_INDIRECT_TABLE = 1ULL << 1,
3038 : : MLX5_MODIFY_TIR_IN_MODIFY_BITMASK_HASH = 1ULL << 2,
3039 : : /* bit 3 - tunneled_offload_en modify not supported. */
3040 : : MLX5_MODIFY_TIR_IN_MODIFY_BITMASK_SELF_LB_EN = 1ULL << 4,
3041 : : };
3042 : :
3043 : : struct mlx5_ifc_modify_tir_out_bits {
3044 : : u8 status[0x8];
3045 : : u8 reserved_at_8[0x18];
3046 : : u8 syndrome[0x20];
3047 : : u8 reserved_at_40[0x40];
3048 : : };
3049 : :
3050 : : struct mlx5_ifc_modify_tir_in_bits {
3051 : : u8 opcode[0x10];
3052 : : u8 uid[0x10];
3053 : : u8 reserved_at_20[0x10];
3054 : : u8 op_mod[0x10];
3055 : : u8 reserved_at_40[0x8];
3056 : : u8 tirn[0x18];
3057 : : u8 reserved_at_60[0x20];
3058 : : u8 modify_bitmask[0x40];
3059 : : u8 reserved_at_c0[0x40];
3060 : : struct mlx5_ifc_tirc_bits ctx;
3061 : : };
3062 : :
3063 : : enum {
3064 : : MLX5_INLINE_Q_TYPE_RQ = 0x0,
3065 : : MLX5_INLINE_Q_TYPE_VIRTQ = 0x1,
3066 : : };
3067 : :
3068 : : struct mlx5_ifc_rq_num_bits {
3069 : : u8 reserved_at_0[0x8];
3070 : : u8 rq_num[0x18];
3071 : : };
3072 : :
3073 : : struct mlx5_ifc_rqtc_bits {
3074 : : u8 reserved_at_0[0xa5];
3075 : : u8 list_q_type[0x3];
3076 : : u8 reserved_at_a8[0x8];
3077 : : u8 rqt_max_size[0x10];
3078 : : u8 reserved_at_c0[0x10];
3079 : : u8 rqt_actual_size[0x10];
3080 : : u8 reserved_at_e0[0x6a0];
3081 : : struct mlx5_ifc_rq_num_bits rq_num[];
3082 : : };
3083 : :
3084 : : struct mlx5_ifc_create_rqt_out_bits {
3085 : : u8 status[0x8];
3086 : : u8 reserved_at_8[0x18];
3087 : : u8 syndrome[0x20];
3088 : : u8 reserved_at_40[0x8];
3089 : : u8 rqtn[0x18];
3090 : : u8 reserved_at_60[0x20];
3091 : : };
3092 : :
3093 : : #ifdef PEDANTIC
3094 : : #pragma GCC diagnostic ignored "-Wpedantic"
3095 : : #endif
3096 : : struct mlx5_ifc_create_rqt_in_bits {
3097 : : u8 opcode[0x10];
3098 : : u8 uid[0x10];
3099 : : u8 reserved_at_20[0x10];
3100 : : u8 op_mod[0x10];
3101 : : u8 reserved_at_40[0xc0];
3102 : : struct mlx5_ifc_rqtc_bits rqt_context;
3103 : : };
3104 : :
3105 : : struct mlx5_ifc_modify_rqt_in_bits {
3106 : : u8 opcode[0x10];
3107 : : u8 uid[0x10];
3108 : : u8 reserved_at_20[0x10];
3109 : : u8 op_mod[0x10];
3110 : : u8 reserved_at_40[0x8];
3111 : : u8 rqtn[0x18];
3112 : : u8 reserved_at_60[0x20];
3113 : : u8 modify_bitmask[0x40];
3114 : : u8 reserved_at_c0[0x40];
3115 : : struct mlx5_ifc_rqtc_bits rqt_context;
3116 : : };
3117 : : #ifdef PEDANTIC
3118 : : #pragma GCC diagnostic error "-Wpedantic"
3119 : : #endif
3120 : :
3121 : : struct mlx5_ifc_modify_rqt_out_bits {
3122 : : u8 status[0x8];
3123 : : u8 reserved_at_8[0x18];
3124 : : u8 syndrome[0x20];
3125 : : u8 reserved_at_40[0x40];
3126 : : };
3127 : :
3128 : : enum {
3129 : : MLX5_SQC_STATE_RST = 0x0,
3130 : : MLX5_SQC_STATE_RDY = 0x1,
3131 : : MLX5_SQC_STATE_ERR = 0x3,
3132 : : };
3133 : :
3134 : : enum {
3135 : : MLX5_SQC_HAIRPIN_WQ_BUFFER_TYPE_INTERNAL_BUFFER = 0x0,
3136 : : MLX5_SQC_HAIRPIN_WQ_BUFFER_TYPE_HOST_MEMORY = 0x1,
3137 : : };
3138 : :
3139 : : struct mlx5_ifc_sqc_bits {
3140 : : u8 rlky[0x1];
3141 : : u8 cd_master[0x1];
3142 : : u8 fre[0x1];
3143 : : u8 flush_in_error_en[0x1];
3144 : : u8 allow_multi_pkt_send_wqe[0x1];
3145 : : u8 min_wqe_inline_mode[0x3];
3146 : : u8 state[0x4];
3147 : : u8 reg_umr[0x1];
3148 : : u8 allow_swp[0x1];
3149 : : u8 hairpin[0x1];
3150 : : u8 non_wire[0x1];
3151 : : u8 static_sq_wq[0x1];
3152 : : u8 reserved_at_11[0x4];
3153 : : u8 hairpin_wq_buffer_type[0x3];
3154 : : u8 reserved_at_18[0x2];
3155 : : u8 ts_format[0x02];
3156 : : u8 reserved_at_1c[0x4];
3157 : : u8 reserved_at_20[0x8];
3158 : : u8 user_index[0x18];
3159 : : u8 reserved_at_40[0x8];
3160 : : u8 cqn[0x18];
3161 : : u8 reserved_at_60[0x8];
3162 : : u8 hairpin_peer_rq[0x18];
3163 : : u8 reserved_at_80[0x10];
3164 : : u8 hairpin_peer_vhca[0x10];
3165 : : u8 reserved_at_a0[0x50];
3166 : : u8 packet_pacing_rate_limit_index[0x10];
3167 : : u8 tis_lst_sz[0x10];
3168 : : u8 reserved_at_110[0x10];
3169 : : u8 reserved_at_120[0x40];
3170 : : u8 reserved_at_160[0x8];
3171 : : u8 tis_num_0[0x18];
3172 : : struct mlx5_ifc_wq_bits wq;
3173 : : };
3174 : :
3175 : : struct mlx5_ifc_query_sq_out_bits {
3176 : : u8 status[0x8];
3177 : : u8 reserved_at_8[0x18];
3178 : : u8 syndrome[0x20];
3179 : : u8 reserved_at_40[0xc0];
3180 : : struct mlx5_ifc_sqc_bits sq_context;
3181 : : };
3182 : :
3183 : : struct mlx5_ifc_query_sq_in_bits {
3184 : : u8 opcode[0x10];
3185 : : u8 reserved_at_10[0x10];
3186 : : u8 reserved_at_20[0x10];
3187 : : u8 op_mod[0x10];
3188 : : u8 reserved_at_40[0x8];
3189 : : u8 sqn[0x18];
3190 : : u8 reserved_at_60[0x20];
3191 : : };
3192 : :
3193 : : struct mlx5_ifc_modify_sq_out_bits {
3194 : : u8 status[0x8];
3195 : : u8 reserved_at_8[0x18];
3196 : : u8 syndrome[0x20];
3197 : : u8 reserved_at_40[0x40];
3198 : : };
3199 : :
3200 : : struct mlx5_ifc_modify_sq_in_bits {
3201 : : u8 opcode[0x10];
3202 : : u8 uid[0x10];
3203 : : u8 reserved_at_20[0x10];
3204 : : u8 op_mod[0x10];
3205 : : u8 sq_state[0x4];
3206 : : u8 reserved_at_44[0x4];
3207 : : u8 sqn[0x18];
3208 : : u8 reserved_at_60[0x20];
3209 : : u8 modify_bitmask[0x40];
3210 : : u8 reserved_at_c0[0x40];
3211 : : struct mlx5_ifc_sqc_bits ctx;
3212 : : };
3213 : :
3214 : : struct mlx5_ifc_create_sq_out_bits {
3215 : : u8 status[0x8];
3216 : : u8 reserved_at_8[0x18];
3217 : : u8 syndrome[0x20];
3218 : : u8 reserved_at_40[0x8];
3219 : : u8 sqn[0x18];
3220 : : u8 reserved_at_60[0x20];
3221 : : };
3222 : :
3223 : : struct mlx5_ifc_create_sq_in_bits {
3224 : : u8 opcode[0x10];
3225 : : u8 uid[0x10];
3226 : : u8 reserved_at_20[0x10];
3227 : : u8 op_mod[0x10];
3228 : : u8 reserved_at_40[0xc0];
3229 : : struct mlx5_ifc_sqc_bits ctx;
3230 : : };
3231 : :
3232 : : enum {
3233 : : MLX5_FLOW_METER_OBJ_MODIFY_FIELD_ACTIVE = (1ULL << 0),
3234 : : MLX5_FLOW_METER_OBJ_MODIFY_FIELD_CBS = (1ULL << 1),
3235 : : MLX5_FLOW_METER_OBJ_MODIFY_FIELD_CIR = (1ULL << 2),
3236 : : MLX5_FLOW_METER_OBJ_MODIFY_FIELD_EBS = (1ULL << 3),
3237 : : MLX5_FLOW_METER_OBJ_MODIFY_FIELD_EIR = (1ULL << 4),
3238 : : };
3239 : :
3240 : : struct mlx5_ifc_flow_meter_parameters_bits {
3241 : : u8 valid[0x1];
3242 : : u8 bucket_overflow[0x1];
3243 : : u8 start_color[0x2];
3244 : : u8 both_buckets_on_green[0x1];
3245 : : u8 meter_mode[0x2];
3246 : : u8 reserved_at_1[0x19];
3247 : : u8 reserved_at_2[0x20];
3248 : : u8 reserved_at_3[0x3];
3249 : : u8 cbs_exponent[0x5];
3250 : : u8 cbs_mantissa[0x8];
3251 : : u8 reserved_at_4[0x3];
3252 : : u8 cir_exponent[0x5];
3253 : : u8 cir_mantissa[0x8];
3254 : : u8 reserved_at_5[0x20];
3255 : : u8 reserved_at_6[0x3];
3256 : : u8 ebs_exponent[0x5];
3257 : : u8 ebs_mantissa[0x8];
3258 : : u8 reserved_at_7[0x3];
3259 : : u8 eir_exponent[0x5];
3260 : : u8 eir_mantissa[0x8];
3261 : : u8 reserved_at_8[0x60];
3262 : : };
3263 : : #define MLX5_IFC_FLOW_METER_PARAM_MASK UINT64_C(0x80FFFFFF)
3264 : : #define MLX5_IFC_FLOW_METER_DISABLE_CBS_CIR_VAL 0x14BF00C8
3265 : :
3266 : : enum {
3267 : : MLX5_METER_MODE_IP_LEN = 0x0,
3268 : : MLX5_METER_MODE_L2_LEN = 0x1,
3269 : : MLX5_METER_MODE_L2_IPG_LEN = 0x2,
3270 : : MLX5_METER_MODE_PKT = 0x3,
3271 : : };
3272 : :
3273 : : enum {
3274 : : MLX5_CQE_SIZE_64B = 0x0,
3275 : : MLX5_CQE_SIZE_128B = 0x1,
3276 : : };
3277 : :
3278 : : enum {
3279 : : MLX5_RQC_HAIRPIN_DATA_BUFFER_TYPE_UNLOCKED_INTERNAL_BUFFER = 0x0,
3280 : : MLX5_RQC_HAIRPIN_DATA_BUFFER_TYPE_LOCKED_INTERNAL_BUFFER = 0x1,
3281 : : };
3282 : :
3283 : : struct mlx5_ifc_cqc_bits {
3284 : : u8 status[0x4];
3285 : : u8 as_notify[0x1];
3286 : : u8 initiator_src_dct[0x1];
3287 : : u8 dbr_umem_valid[0x1];
3288 : : u8 ext_element[0x1];
3289 : : u8 cqe_sz[0x3];
3290 : : u8 cc[0x1];
3291 : : u8 reserved_at_c[0x1];
3292 : : u8 scqe_break_moderation_en[0x1];
3293 : : u8 oi[0x1];
3294 : : u8 cq_period_mode[0x2];
3295 : : u8 cqe_comp_en[0x1];
3296 : : u8 mini_cqe_res_format[0x2];
3297 : : u8 st[0x4];
3298 : : u8 always_armed_cq[0x1];
3299 : : u8 ext_element_type[0x3];
3300 : : u8 reserved_at_1c[0x2];
3301 : : u8 cqe_comp_layout[0x2];
3302 : : u8 dbr_umem_id[0x20];
3303 : : u8 reserved_at_40[0x14];
3304 : : u8 page_offset[0x6];
3305 : : u8 reserved_at_5a[0x2];
3306 : : u8 mini_cqe_res_format_ext[0x2];
3307 : : u8 cq_timestamp_format[0x2];
3308 : : u8 reserved_at_60[0x3];
3309 : : u8 log_cq_size[0x5];
3310 : : u8 uar_page[0x18];
3311 : : u8 reserved_at_80[0x4];
3312 : : u8 cq_period[0xc];
3313 : : u8 cq_max_count[0x10];
3314 : : u8 reserved_at_a0[0x18];
3315 : : u8 c_eqn[0x8];
3316 : : u8 reserved_at_c0[0x3];
3317 : : u8 log_page_size[0x5];
3318 : : u8 reserved_at_c8[0x18];
3319 : : u8 reserved_at_e0[0x20];
3320 : : u8 reserved_at_100[0x8];
3321 : : u8 last_notified_index[0x18];
3322 : : u8 reserved_at_120[0x8];
3323 : : u8 last_solicit_index[0x18];
3324 : : u8 reserved_at_140[0x8];
3325 : : u8 consumer_counter[0x18];
3326 : : u8 reserved_at_160[0x8];
3327 : : u8 producer_counter[0x18];
3328 : : u8 local_partition_id[0xc];
3329 : : u8 process_id[0x14];
3330 : : u8 reserved_at_1A0[0x20];
3331 : : u8 dbr_addr[0x40];
3332 : : };
3333 : :
3334 : : struct mlx5_ifc_health_buffer_bits {
3335 : : u8 reserved_0[0x100];
3336 : : u8 assert_existptr[0x20];
3337 : : u8 assert_callra[0x20];
3338 : : u8 reserved_1[0x40];
3339 : : u8 fw_version[0x20];
3340 : : u8 hw_id[0x20];
3341 : : u8 reserved_2[0x20];
3342 : : u8 irisc_index[0x8];
3343 : : u8 synd[0x8];
3344 : : u8 ext_synd[0x10];
3345 : : };
3346 : :
3347 : : /* HCA PCI BAR resource structure. */
3348 : : struct mlx5_ifc_initial_seg_bits {
3349 : : u8 fw_rev_minor[0x10];
3350 : : u8 fw_rev_major[0x10];
3351 : : u8 cmd_interface_rev[0x10];
3352 : : u8 fw_rev_subminor[0x10];
3353 : : u8 reserved_0[0x40];
3354 : : u8 cmdq_phy_addr_63_32[0x20];
3355 : : u8 cmdq_phy_addr_31_12[0x14];
3356 : : u8 reserved_1[0x2];
3357 : : u8 nic_interface[0x2];
3358 : : u8 log_cmdq_size[0x4];
3359 : : u8 log_cmdq_stride[0x4];
3360 : : u8 command_doorbell_vector[0x20];
3361 : : u8 reserved_2[0xf00];
3362 : : u8 initializing[0x1];
3363 : : u8 nic_interface_supported[0x7];
3364 : : u8 reserved_4[0x18];
3365 : : struct mlx5_ifc_health_buffer_bits health_buffer;
3366 : : u8 no_dram_nic_offset[0x20];
3367 : : u8 reserved_5[0x6de0];
3368 : : u8 internal_timer_h[0x20];
3369 : : u8 internal_timer_l[0x20];
3370 : : u8 reserved_6[0x20];
3371 : : u8 reserved_7[0x1f];
3372 : : u8 clear_int[0x1];
3373 : : u8 health_syndrome[0x8];
3374 : : u8 health_counter[0x18];
3375 : : u8 reserved_8[0x160];
3376 : : u8 real_time[0x40];
3377 : : u8 reserved_9[0x17e20];
3378 : : };
3379 : :
3380 : : struct mlx5_ifc_create_cq_out_bits {
3381 : : u8 status[0x8];
3382 : : u8 reserved_at_8[0x18];
3383 : : u8 syndrome[0x20];
3384 : : u8 reserved_at_40[0x8];
3385 : : u8 cqn[0x18];
3386 : : u8 reserved_at_60[0x20];
3387 : : };
3388 : :
3389 : : struct mlx5_ifc_create_cq_in_bits {
3390 : : u8 opcode[0x10];
3391 : : u8 uid[0x10];
3392 : : u8 reserved_at_20[0x10];
3393 : : u8 op_mod[0x10];
3394 : : u8 reserved_at_40[0x40];
3395 : : struct mlx5_ifc_cqc_bits cq_context;
3396 : : u8 cq_umem_offset[0x40];
3397 : : u8 cq_umem_id[0x20];
3398 : : u8 cq_umem_valid[0x1];
3399 : : u8 reserved_at_2e1[0x1f];
3400 : : u8 reserved_at_300[0x580];
3401 : : u8 pas[];
3402 : : };
3403 : :
3404 : : struct mlx5_ifc_query_cq_out_bits {
3405 : : u8 status[0x8];
3406 : : u8 reserved_at_8[0x18];
3407 : : u8 syndrome[0x20];
3408 : : u8 reserved_at_40[0x40];
3409 : : struct mlx5_ifc_cqc_bits cq_context;
3410 : : u8 reserved_at_280[0x600];
3411 : : u8 pas[][0x40];
3412 : : };
3413 : :
3414 : : struct mlx5_ifc_query_cq_in_bits {
3415 : : u8 opcode[0x10];
3416 : : u8 reserved_at_10[0x10];
3417 : : u8 reserved_at_20[0x10];
3418 : : u8 op_mod[0x10];
3419 : : u8 reserved_at_40[0x8];
3420 : : u8 cqn[0x18];
3421 : : u8 reserved_at_60[0x20];
3422 : : };
3423 : :
3424 : : enum {
3425 : : MLX5_GENERAL_OBJ_TYPE_GENEVE_TLV_OPT = 0x000b,
3426 : : MLX5_GENERAL_OBJ_TYPE_DEK = 0x000c,
3427 : : MLX5_GENERAL_OBJ_TYPE_VIRTQ = 0x000d,
3428 : : MLX5_GENERAL_OBJ_TYPE_DEFINER = 0x0018,
3429 : : MLX5_GENERAL_OBJ_TYPE_VIRTIO_Q_COUNTERS = 0x001c,
3430 : : MLX5_GENERAL_OBJ_TYPE_IMPORT_KEK = 0x001d,
3431 : : MLX5_GENERAL_OBJ_TYPE_CREDENTIAL = 0x001e,
3432 : : MLX5_GENERAL_OBJ_TYPE_CRYPTO_LOGIN = 0x001f,
3433 : : MLX5_GENERAL_OBJ_TYPE_FLEX_PARSE_GRAPH = 0x0022,
3434 : : MLX5_GENERAL_OBJ_TYPE_FLOW_METER_ASO = 0x0024,
3435 : : MLX5_GENERAL_OBJ_TYPE_FLOW_HIT_ASO = 0x0025,
3436 : : MLX5_GENERAL_OBJ_TYPE_CONN_TRACK_OFFLOAD = 0x0031,
3437 : : MLX5_GENERAL_OBJ_TYPE_ARG = 0x0023,
3438 : : MLX5_GENERAL_OBJ_TYPE_STC = 0x0040,
3439 : : MLX5_GENERAL_OBJ_TYPE_RTC = 0x0041,
3440 : : MLX5_GENERAL_OBJ_TYPE_STE = 0x0042,
3441 : : MLX5_GENERAL_OBJ_TYPE_MODIFY_HEADER_PATTERN = 0x0043,
3442 : : MLX5_GENERAL_OBJ_TYPE_FT_ALIAS = 0xff15,
3443 : : MLX5_GENERAL_OBJ_TYPE_TIR_ALIAS = 0xff16,
3444 : : };
3445 : :
3446 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits {
3447 : : u8 opcode[0x10];
3448 : : u8 reserved_at_10[0x20];
3449 : : u8 obj_type[0x10];
3450 : : u8 obj_id[0x20];
3451 : : union {
3452 : : struct {
3453 : : u8 alias_object[0x1];
3454 : : u8 reserved_at_61[0x2];
3455 : : u8 log_obj_range[0x5];
3456 : : u8 reserved_at_68[0x18];
3457 : : };
3458 : : u8 obj_offset[0x20];
3459 : : };
3460 : : };
3461 : :
3462 : : struct mlx5_ifc_general_obj_out_cmd_hdr_bits {
3463 : : u8 status[0x8];
3464 : : u8 reserved_at_8[0x18];
3465 : : u8 syndrome[0x20];
3466 : : u8 obj_id[0x20];
3467 : : u8 reserved_at_60[0x20];
3468 : : };
3469 : :
3470 : : struct mlx5_ifc_allow_other_vhca_access_in_bits {
3471 : : u8 opcode[0x10];
3472 : : u8 uid[0x10];
3473 : : u8 reserved_at_20[0x10];
3474 : : u8 op_mod[0x10];
3475 : : u8 reserved_at_40[0x50];
3476 : : u8 object_type_to_be_accessed[0x10];
3477 : : u8 object_id_to_be_accessed[0x20];
3478 : : u8 reserved_at_c0[0x40];
3479 : : union {
3480 : : u8 access_key_raw[0x100];
3481 : : u8 access_key[8][0x20];
3482 : : };
3483 : : };
3484 : :
3485 : : struct mlx5_ifc_allow_other_vhca_access_out_bits {
3486 : : u8 status[0x8];
3487 : : u8 reserved_at_8[0x18];
3488 : : u8 syndrome[0x20];
3489 : : u8 reserved_at_40[0x40];
3490 : : };
3491 : :
3492 : : struct mlx5_ifc_virtio_q_counters_bits {
3493 : : u8 modify_field_select[0x40];
3494 : : u8 reserved_at_40[0x40];
3495 : : u8 received_desc[0x40];
3496 : : u8 completed_desc[0x40];
3497 : : u8 error_cqes[0x20];
3498 : : u8 bad_desc_errors[0x20];
3499 : : u8 exceed_max_chain[0x20];
3500 : : u8 invalid_buffer[0x20];
3501 : : u8 reserved_at_180[0x50];
3502 : : };
3503 : :
3504 : : struct mlx5_ifc_geneve_tlv_option_bits {
3505 : : u8 modify_field_select[0x40];
3506 : : u8 reserved_at_40[0x8];
3507 : : u8 sample_offset[0x8];
3508 : : u8 sample_id_valid[0x1];
3509 : : u8 sample_offset_valid[0x1];
3510 : : u8 option_class_ignore[0x1];
3511 : : u8 reserved_at_53[0x5];
3512 : : u8 geneve_option_fte_index[0x8];
3513 : : u8 option_class[0x10];
3514 : : u8 option_type[0x8];
3515 : : u8 reserved_at_78[0x3];
3516 : : u8 option_data_length[0x5];
3517 : : u8 geneve_sample_field_id[0x20];
3518 : : u8 reserved_at_a0[0x160];
3519 : : };
3520 : :
3521 : : enum mlx5_ifc_rtc_update_mode {
3522 : : MLX5_IFC_RTC_STE_UPDATE_MODE_BY_HASH = 0x0,
3523 : : MLX5_IFC_RTC_STE_UPDATE_MODE_BY_OFFSET = 0x1,
3524 : : };
3525 : :
3526 : : enum mlx5_ifc_rtc_access_mode {
3527 : : MLX5_IFC_RTC_STE_ACCESS_MODE_BY_HASH = 0x0,
3528 : : MLX5_IFC_RTC_STE_ACCESS_MODE_LINEAR = 0x1,
3529 : : };
3530 : :
3531 : : enum mlx5_ifc_rtc_ste_format {
3532 : : MLX5_IFC_RTC_STE_FORMAT_8DW = 0x4,
3533 : : MLX5_IFC_RTC_STE_FORMAT_11DW = 0x5,
3534 : : MLX5_IFC_RTC_STE_FORMAT_RANGE = 0x7,
3535 : : MLX5_IFC_RTC_STE_FORMAT_4DW_RANGE = 0x8,
3536 : : };
3537 : :
3538 : : enum mlx5_ifc_rtc_reparse_mode {
3539 : : MLX5_IFC_RTC_REPARSE_NEVER = 0x0,
3540 : : MLX5_IFC_RTC_REPARSE_ALWAYS = 0x1,
3541 : : MLX5_IFC_RTC_REPARSE_BY_STC = 0x2,
3542 : : };
3543 : :
3544 : : #define MLX5_IFC_RTC_LINEAR_LOOKUP_TBL_LOG_MAX 16
3545 : :
3546 : : struct mlx5_ifc_rtc_bits {
3547 : : u8 modify_field_select[0x40];
3548 : : u8 reserved_at_40[0x40];
3549 : : u8 update_index_mode[0x2];
3550 : : u8 reparse_mode[0x2];
3551 : : u8 num_match_ste[0x4];
3552 : : u8 pd[0x18];
3553 : : u8 reserved_at_a0[0x9];
3554 : : u8 access_index_mode[0x3];
3555 : : u8 num_hash_definer[0x4];
3556 : : u8 update_method[0x1];
3557 : : u8 reserved_at_b1[0x2];
3558 : : u8 log_depth[0x5];
3559 : : u8 log_hash_size[0x8];
3560 : : u8 ste_format_0[0x8];
3561 : : u8 table_type[0x8];
3562 : : u8 ste_format_1[0x8];
3563 : : u8 reserved_at_d8[0x8];
3564 : : u8 match_definer_0[0x20];
3565 : : u8 stc_id[0x20];
3566 : : u8 ste_table_base_id[0x20];
3567 : : u8 ste_table_offset[0x20];
3568 : : u8 reserved_at_160[0x8];
3569 : : u8 miss_flow_table_id[0x18];
3570 : : u8 match_definer_1[0x20];
3571 : : u8 reserved_at_1a0[0x260];
3572 : : };
3573 : :
3574 : : struct mlx5_ifc_ste_match_4dw_range_ctrl_dw_bits {
3575 : : u8 match[0x1];
3576 : : u8 reserved_at_1[0x2];
3577 : : u8 base1[0x1];
3578 : : u8 inverse1[0x1];
3579 : : u8 reserved_at_5[0x1];
3580 : : u8 operator1[0x2];
3581 : : u8 reserved_at_8[0x3];
3582 : : u8 base0[0x1];
3583 : : u8 inverse0[0x1];
3584 : : u8 reserved_at_a[0x1];
3585 : : u8 operator0[0x2];
3586 : : u8 compare_delta[0x10];
3587 : : };
3588 : :
3589 : : struct mlx5_ifc_alias_context_bits {
3590 : : u8 vhca_id_to_be_accessed[0x10];
3591 : : u8 reserved_at_10[0xd];
3592 : : u8 status[0x3];
3593 : : u8 object_id_to_be_accessed[0x20];
3594 : : u8 reserved_at_40[0x40];
3595 : : union {
3596 : : u8 access_key_raw[0x100];
3597 : : u8 access_key[8][0x20];
3598 : : };
3599 : : u8 metadata[0x80];
3600 : : };
3601 : :
3602 : : enum mlx5_ifc_stc_action_type {
3603 : : MLX5_IFC_STC_ACTION_TYPE_NOP = 0x00,
3604 : : MLX5_IFC_STC_ACTION_TYPE_COPY = 0x05,
3605 : : MLX5_IFC_STC_ACTION_TYPE_SET = 0x06,
3606 : : MLX5_IFC_STC_ACTION_TYPE_ADD = 0x07,
3607 : : MLX5_IFC_STC_ACTION_TYPE_REMOVE_WORDS = 0x08,
3608 : : MLX5_IFC_STC_ACTION_TYPE_HEADER_REMOVE = 0x09,
3609 : : MLX5_IFC_STC_ACTION_TYPE_HEADER_INSERT = 0x0b,
3610 : : MLX5_IFC_STC_ACTION_TYPE_TAG = 0x0c,
3611 : : MLX5_IFC_STC_ACTION_TYPE_ACC_MODIFY_LIST = 0x0e,
3612 : : MLX5_IFC_STC_ACTION_TYPE_ASO = 0x12,
3613 : : MLX5_IFC_STC_ACTION_TYPE_COUNTER = 0x14,
3614 : : MLX5_IFC_STC_ACTION_TYPE_ADD_FIELD = 0x1b,
3615 : : MLX5_IFC_STC_ACTION_TYPE_JUMP_TO_STE_TABLE = 0x80,
3616 : : MLX5_IFC_STC_ACTION_TYPE_JUMP_TO_TIR = 0x81,
3617 : : MLX5_IFC_STC_ACTION_TYPE_JUMP_TO_FT = 0x82,
3618 : : MLX5_IFC_STC_ACTION_TYPE_DROP = 0x83,
3619 : : MLX5_IFC_STC_ACTION_TYPE_ALLOW = 0x84,
3620 : : MLX5_IFC_STC_ACTION_TYPE_JUMP_TO_VPORT = 0x85,
3621 : : MLX5_IFC_STC_ACTION_TYPE_JUMP_TO_UPLINK = 0x86,
3622 : : };
3623 : :
3624 : : enum mlx5_ifc_stc_reparse_mode {
3625 : : MLX5_IFC_STC_REPARSE_IGNORE = 0x0,
3626 : : MLX5_IFC_STC_REPARSE_NEVER = 0x1,
3627 : : MLX5_IFC_STC_REPARSE_ALWAYS = 0x2,
3628 : : };
3629 : :
3630 : : struct mlx5_ifc_stc_ste_param_ste_table_bits {
3631 : : u8 ste_obj_id[0x20];
3632 : : u8 match_definer_id[0x20];
3633 : : u8 reserved_at_40[0x3];
3634 : : u8 log_hash_size[0x5];
3635 : : u8 reserved_at_48[0x38];
3636 : : };
3637 : :
3638 : : struct mlx5_ifc_stc_ste_param_tir_bits {
3639 : : u8 reserved_at_0[0x8];
3640 : : u8 tirn[0x18];
3641 : : u8 reserved_at_20[0x60];
3642 : : };
3643 : :
3644 : : struct mlx5_ifc_stc_ste_param_table_bits {
3645 : : u8 reserved_at_0[0x8];
3646 : : u8 table_id[0x18];
3647 : : u8 reserved_at_20[0x60];
3648 : : };
3649 : :
3650 : : struct mlx5_ifc_stc_ste_param_flow_counter_bits {
3651 : : u8 flow_counter_id[0x20];
3652 : : };
3653 : :
3654 : : enum {
3655 : : MLX5_ASO_CT_NUM_PER_OBJ = 1,
3656 : : MLX5_ASO_METER_NUM_PER_OBJ = 2,
3657 : : };
3658 : :
3659 : : struct mlx5_ifc_stc_ste_param_execute_aso_bits {
3660 : : u8 aso_object_id[0x20];
3661 : : u8 return_reg_id[0x4];
3662 : : u8 aso_type[0x4];
3663 : : u8 reserved_at_28[0x18];
3664 : : };
3665 : :
3666 : : struct mlx5_ifc_stc_ste_param_header_modify_list_bits {
3667 : : u8 header_modify_pattern_id[0x20];
3668 : : u8 header_modify_argument_id[0x20];
3669 : : };
3670 : :
3671 : : enum mlx5_ifc_header_anchors {
3672 : : MLX5_HEADER_ANCHOR_PACKET_START = 0x0,
3673 : : MLX5_HEADER_ANCHOR_FIRST_VLAN_START = 0x2,
3674 : : MLX5_HEADER_ANCHOR_IPV6_IPV4 = 0x07,
3675 : : MLX5_HEADER_ANCHOR_TCP_UDP = 0x09,
3676 : : MLX5_HEADER_ANCHOR_INNER_MAC = 0x13,
3677 : : MLX5_HEADER_ANCHOR_INNER_IPV6_IPV4 = 0x19,
3678 : : };
3679 : :
3680 : : struct mlx5_ifc_stc_ste_param_remove_bits {
3681 : : u8 action_type[0x4];
3682 : : u8 decap[0x1];
3683 : : u8 reserved_at_5[0x5];
3684 : : u8 remove_start_anchor[0x6];
3685 : : u8 reserved_at_10[0x2];
3686 : : u8 remove_end_anchor[0x6];
3687 : : u8 reserved_at_18[0x8];
3688 : : };
3689 : :
3690 : : struct mlx5_ifc_stc_ste_param_remove_words_bits {
3691 : : u8 action_type[0x4];
3692 : : u8 reserved_at_4[0x6];
3693 : : u8 remove_start_anchor[0x6];
3694 : : u8 reserved_at_10[0x1];
3695 : : u8 remove_offset[0x7];
3696 : : u8 reserved_at_18[0x2];
3697 : : u8 remove_size[0x6];
3698 : : };
3699 : :
3700 : : struct mlx5_ifc_stc_ste_param_insert_bits {
3701 : : u8 action_type[0x4];
3702 : : u8 encap[0x1];
3703 : : u8 inline_data[0x1];
3704 : : u8 push_esp[0x1];
3705 : : u8 reserved_at_7[0x3];
3706 : : u8 insert_anchor[0x6];
3707 : : u8 reserved_at_10[0x1];
3708 : : u8 insert_offset[0x7];
3709 : : u8 reserved_at_18[0x1];
3710 : : u8 insert_size[0x7];
3711 : : u8 insert_argument[0x20];
3712 : : };
3713 : :
3714 : : struct mlx5_ifc_stc_ste_param_vport_bits {
3715 : : u8 eswitch_owner_vhca_id[0x10];
3716 : : u8 vport_number[0x10];
3717 : : u8 eswitch_owner_vhca_id_valid[0x1];
3718 : : u8 reserved_at_21[0x5f];
3719 : : };
3720 : :
3721 : : union mlx5_ifc_stc_param_bits {
3722 : : struct mlx5_ifc_stc_ste_param_ste_table_bits ste_table;
3723 : : struct mlx5_ifc_stc_ste_param_tir_bits tir;
3724 : : struct mlx5_ifc_stc_ste_param_table_bits table;
3725 : : struct mlx5_ifc_stc_ste_param_flow_counter_bits counter;
3726 : : struct mlx5_ifc_stc_ste_param_header_modify_list_bits modify_header;
3727 : : struct mlx5_ifc_stc_ste_param_execute_aso_bits aso;
3728 : : struct mlx5_ifc_stc_ste_param_remove_bits remove_header;
3729 : : struct mlx5_ifc_stc_ste_param_insert_bits insert_header;
3730 : : struct mlx5_ifc_set_action_in_bits add;
3731 : : struct mlx5_ifc_set_action_in_bits set;
3732 : : struct mlx5_ifc_copy_action_in_bits copy;
3733 : : struct mlx5_ifc_stc_ste_param_vport_bits vport;
3734 : : u8 reserved_at_0[0x80];
3735 : : };
3736 : :
3737 : : enum {
3738 : : MLX5_IFC_MODIFY_STC_FIELD_SELECT_NEW_STC = 1 << 0,
3739 : : };
3740 : :
3741 : : struct mlx5_ifc_stc_bits {
3742 : : u8 modify_field_select[0x40];
3743 : : u8 reserved_at_40[0x46];
3744 : : u8 reparse_mode[0x2];
3745 : : u8 table_type[0x8];
3746 : : u8 ste_action_offset[0x8];
3747 : : u8 action_type[0x8];
3748 : : u8 reserved_at_a0[0x60];
3749 : : union mlx5_ifc_stc_param_bits stc_param;
3750 : : u8 reserved_at_180[0x280];
3751 : : };
3752 : :
3753 : : struct mlx5_ifc_ste_bits {
3754 : : u8 modify_field_select[0x40];
3755 : : u8 reserved_at_40[0x48];
3756 : : u8 table_type[0x8];
3757 : : u8 reserved_at_90[0x370];
3758 : : };
3759 : :
3760 : : enum {
3761 : : MLX5_IFC_DEFINER_FORMAT_ID_SELECT = 61,
3762 : : };
3763 : :
3764 : : struct mlx5_ifc_definer_bits {
3765 : : u8 modify_field_select[0x40];
3766 : : u8 reserved_at_40[0x50];
3767 : : u8 format_id[0x10];
3768 : : u8 reserved_at_60[0x60];
3769 : : u8 format_select_dw3[0x8];
3770 : : u8 format_select_dw2[0x8];
3771 : : u8 format_select_dw1[0x8];
3772 : : u8 format_select_dw0[0x8];
3773 : : u8 format_select_dw7[0x8];
3774 : : u8 format_select_dw6[0x8];
3775 : : u8 format_select_dw5[0x8];
3776 : : u8 format_select_dw4[0x8];
3777 : : u8 reserved_at_100[0x18];
3778 : : u8 format_select_dw8[0x8];
3779 : : u8 reserved_at_120[0x20];
3780 : : u8 format_select_byte3[0x8];
3781 : : u8 format_select_byte2[0x8];
3782 : : u8 format_select_byte1[0x8];
3783 : : u8 format_select_byte0[0x8];
3784 : : u8 format_select_byte7[0x8];
3785 : : u8 format_select_byte6[0x8];
3786 : : u8 format_select_byte5[0x8];
3787 : : u8 format_select_byte4[0x8];
3788 : : u8 reserved_at_180[0x40];
3789 : : u8 ctrl[0xa0];
3790 : : u8 match_mask[0x160];
3791 : : };
3792 : :
3793 : : struct mlx5_ifc_arg_bits {
3794 : : u8 rsvd0[0x88];
3795 : : u8 access_pd[0x18];
3796 : : };
3797 : :
3798 : : struct mlx5_ifc_header_modify_pattern_in_bits {
3799 : : u8 modify_field_select[0x40];
3800 : :
3801 : : u8 reserved_at_40[0x40];
3802 : :
3803 : : u8 pattern_length[0x8];
3804 : : u8 reserved_at_88[0x18];
3805 : :
3806 : : u8 reserved_at_a0[0x60];
3807 : :
3808 : : u8 pattern_data[MAX_ACTIONS_DATA_IN_HEADER_MODIFY * 8];
3809 : : };
3810 : :
3811 : : struct mlx5_ifc_create_virtio_q_counters_in_bits {
3812 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3813 : : struct mlx5_ifc_virtio_q_counters_bits virtio_q_counters;
3814 : : };
3815 : :
3816 : : struct mlx5_ifc_query_virtio_q_counters_out_bits {
3817 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3818 : : struct mlx5_ifc_virtio_q_counters_bits virtio_q_counters;
3819 : : };
3820 : :
3821 : : struct mlx5_ifc_create_geneve_tlv_option_in_bits {
3822 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3823 : : struct mlx5_ifc_geneve_tlv_option_bits geneve_tlv_opt;
3824 : : };
3825 : :
3826 : : struct mlx5_ifc_query_geneve_tlv_option_out_bits {
3827 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3828 : : struct mlx5_ifc_geneve_tlv_option_bits geneve_tlv_opt;
3829 : : };
3830 : :
3831 : : struct mlx5_ifc_create_rtc_in_bits {
3832 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3833 : : struct mlx5_ifc_rtc_bits rtc;
3834 : : };
3835 : :
3836 : : struct mlx5_ifc_create_stc_in_bits {
3837 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3838 : : struct mlx5_ifc_stc_bits stc;
3839 : : };
3840 : :
3841 : : struct mlx5_ifc_create_ste_in_bits {
3842 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3843 : : struct mlx5_ifc_ste_bits ste;
3844 : : };
3845 : :
3846 : : struct mlx5_ifc_create_definer_in_bits {
3847 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3848 : : struct mlx5_ifc_definer_bits definer;
3849 : : };
3850 : :
3851 : : struct mlx5_ifc_create_arg_in_bits {
3852 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3853 : : struct mlx5_ifc_arg_bits arg;
3854 : : };
3855 : :
3856 : : struct mlx5_ifc_create_header_modify_pattern_in_bits {
3857 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3858 : : struct mlx5_ifc_header_modify_pattern_in_bits pattern;
3859 : : };
3860 : :
3861 : : struct mlx5_ifc_create_alias_obj_in_bits {
3862 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3863 : : struct mlx5_ifc_alias_context_bits alias_ctx;
3864 : : };
3865 : :
3866 : : struct mlx5_ifc_generate_wqe_in_bits {
3867 : : u8 opcode[0x10];
3868 : : u8 uid[0x10];
3869 : : u8 reserved_at_20[0x10];
3870 : : u8 op_mode[0x10];
3871 : : u8 reserved_at_40[0x40];
3872 : : u8 reserved_at_80[0x8];
3873 : : u8 pdn[0x18];
3874 : : u8 reserved_at_a0[0x160];
3875 : : u8 wqe_ctrl[0x80];
3876 : : u8 wqe_gta_ctrl[0x180];
3877 : : u8 wqe_gta_data_0[0x200];
3878 : : u8 wqe_gta_data_1[0x200];
3879 : : };
3880 : :
3881 : : struct mlx5_ifc_generate_wqe_out_bits {
3882 : : u8 status[0x8];
3883 : : u8 reserved_at_8[0x18];
3884 : : u8 syndrome[0x20];
3885 : : u8 reserved_at_40[0x1c0];
3886 : : u8 cqe_data[0x200];
3887 : : };
3888 : :
3889 : : enum {
3890 : : MLX5_CRYPTO_KEY_SIZE_128b = 0x0,
3891 : : MLX5_CRYPTO_KEY_SIZE_256b = 0x1,
3892 : : };
3893 : :
3894 : : enum {
3895 : : MLX5_CRYPTO_KEY_PURPOSE_TLS = 0x1,
3896 : : MLX5_CRYPTO_KEY_PURPOSE_IPSEC = 0x2,
3897 : : MLX5_CRYPTO_KEY_PURPOSE_AES_XTS = 0x3,
3898 : : MLX5_CRYPTO_KEY_PURPOSE_MACSEC = 0x4,
3899 : : MLX5_CRYPTO_KEY_PURPOSE_GCM = 0x5,
3900 : : MLX5_CRYPTO_KEY_PURPOSE_PSP = 0x6,
3901 : : };
3902 : :
3903 : : struct mlx5_ifc_dek_bits {
3904 : : u8 modify_field_select[0x40];
3905 : : u8 state[0x8];
3906 : : u8 reserved_at_48[0xc];
3907 : : u8 key_size[0x4];
3908 : : u8 has_keytag[0x1];
3909 : : u8 reserved_at_59[0x3];
3910 : : u8 key_purpose[0x4];
3911 : : u8 reserved_at_60[0x8];
3912 : : u8 pd[0x18];
3913 : : u8 reserved_at_80[0x100];
3914 : : u8 opaque[0x40];
3915 : : u8 reserved_at_1c0[0x40];
3916 : : u8 key[0x400];
3917 : : u8 reserved_at_600[0x200];
3918 : : };
3919 : :
3920 : : struct mlx5_ifc_create_dek_in_bits {
3921 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3922 : : struct mlx5_ifc_dek_bits dek;
3923 : : };
3924 : :
3925 : : struct mlx5_ifc_import_kek_bits {
3926 : : u8 modify_field_select[0x40];
3927 : : u8 state[0x8];
3928 : : u8 reserved_at_48[0xc];
3929 : : u8 key_size[0x4];
3930 : : u8 reserved_at_58[0x1a8];
3931 : : u8 key[0x400];
3932 : : u8 reserved_at_600[0x200];
3933 : : };
3934 : :
3935 : : struct mlx5_ifc_create_import_kek_in_bits {
3936 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3937 : : struct mlx5_ifc_import_kek_bits import_kek;
3938 : : };
3939 : :
3940 : : enum {
3941 : : MLX5_CREDENTIAL_ROLE_OFFICER = 0x0,
3942 : : MLX5_CREDENTIAL_ROLE_USER = 0x1,
3943 : : };
3944 : :
3945 : : struct mlx5_ifc_credential_bits {
3946 : : u8 modify_field_select[0x40];
3947 : : u8 state[0x8];
3948 : : u8 reserved_at_48[0x10];
3949 : : u8 credential_role[0x8];
3950 : : u8 reserved_at_60[0x1a0];
3951 : : u8 credential[0x180];
3952 : : u8 reserved_at_380[0x480];
3953 : : };
3954 : :
3955 : : struct mlx5_ifc_create_credential_in_bits {
3956 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3957 : : struct mlx5_ifc_credential_bits credential;
3958 : : };
3959 : :
3960 : : struct mlx5_ifc_crypto_login_bits {
3961 : : u8 modify_field_select[0x40];
3962 : : u8 reserved_at_40[0x48];
3963 : : u8 credential_pointer[0x18];
3964 : : u8 reserved_at_a0[0x8];
3965 : : u8 session_import_kek_ptr[0x18];
3966 : : u8 reserved_at_c0[0x140];
3967 : : u8 credential[0x180];
3968 : : u8 reserved_at_380[0x480];
3969 : : };
3970 : :
3971 : : struct mlx5_ifc_create_crypto_login_in_bits {
3972 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
3973 : : struct mlx5_ifc_crypto_login_bits crypto_login;
3974 : : };
3975 : :
3976 : : enum {
3977 : : MLX5_VIRTQ_STATE_INIT = 0,
3978 : : MLX5_VIRTQ_STATE_RDY = 1,
3979 : : MLX5_VIRTQ_STATE_SUSPEND = 2,
3980 : : MLX5_VIRTQ_STATE_ERROR = 3,
3981 : : };
3982 : :
3983 : : enum {
3984 : : MLX5_VIRTQ_MODIFY_TYPE_STATE = (1UL << 0),
3985 : : MLX5_VIRTQ_MODIFY_TYPE_DIRTY_BITMAP_PARAMS = (1UL << 3),
3986 : : MLX5_VIRTQ_MODIFY_TYPE_DIRTY_BITMAP_DUMP_ENABLE = (1UL << 4),
3987 : : MLX5_VIRTQ_MODIFY_TYPE_QUEUE_PERIOD = (1UL << 5),
3988 : : MLX5_VIRTQ_MODIFY_TYPE_ADDR = (1UL << 6),
3989 : : MLX5_VIRTQ_MODIFY_TYPE_HW_AVAILABLE_INDEX = (1UL << 7),
3990 : : MLX5_VIRTQ_MODIFY_TYPE_HW_USED_INDEX = (1UL << 8),
3991 : : MLX5_VIRTQ_MODIFY_TYPE_Q_TYPE = (1UL << 9),
3992 : : MLX5_VIRTQ_MODIFY_TYPE_VERSION_1_0 = (1UL << 10),
3993 : : MLX5_VIRTQ_MODIFY_TYPE_Q_MKEY = (1UL << 11),
3994 : : MLX5_VIRTQ_MODIFY_TYPE_QUEUE_FEATURE_BIT_MASK = (1UL << 12),
3995 : : MLX5_VIRTQ_MODIFY_TYPE_EVENT_MODE = (1UL << 13),
3996 : : };
3997 : :
3998 : : struct mlx5_ifc_virtio_q_bits {
3999 : : u8 virtio_q_type[0x8];
4000 : : u8 reserved_at_8[0x5];
4001 : : u8 event_mode[0x3];
4002 : : u8 queue_index[0x10];
4003 : : u8 full_emulation[0x1];
4004 : : u8 virtio_version_1_0[0x1];
4005 : : u8 reserved_at_22[0x2];
4006 : : u8 offload_type[0x4];
4007 : : u8 event_qpn_or_msix[0x18];
4008 : : u8 doorbell_stride_idx[0x10];
4009 : : u8 queue_size[0x10];
4010 : : u8 device_emulation_id[0x20];
4011 : : u8 desc_addr[0x40];
4012 : : u8 used_addr[0x40];
4013 : : u8 available_addr[0x40];
4014 : : u8 virtio_q_mkey[0x20];
4015 : : u8 reserved_at_160[0x18];
4016 : : u8 error_type[0x8];
4017 : : u8 umem_1_id[0x20];
4018 : : u8 umem_1_size[0x20];
4019 : : u8 umem_1_offset[0x40];
4020 : : u8 umem_2_id[0x20];
4021 : : u8 umem_2_size[0x20];
4022 : : u8 umem_2_offset[0x40];
4023 : : u8 umem_3_id[0x20];
4024 : : u8 umem_3_size[0x20];
4025 : : u8 umem_3_offset[0x40];
4026 : : u8 counter_set_id[0x20];
4027 : : u8 reserved_at_320[0x8];
4028 : : u8 pd[0x18];
4029 : : u8 reserved_at_340[0x2];
4030 : : u8 queue_period_mode[0x2];
4031 : : u8 queue_period_us[0xc];
4032 : : u8 queue_max_count[0x10];
4033 : : u8 reserved_at_360[0xa0];
4034 : : };
4035 : :
4036 : : struct mlx5_ifc_virtio_net_q_bits {
4037 : : u8 modify_field_select[0x40];
4038 : : u8 reserved_at_40[0x40];
4039 : : u8 tso_ipv4[0x1];
4040 : : u8 tso_ipv6[0x1];
4041 : : u8 tx_csum[0x1];
4042 : : u8 rx_csum[0x1];
4043 : : u8 reserved_at_84[0x6];
4044 : : u8 dirty_bitmap_dump_enable[0x1];
4045 : : u8 vhost_log_page[0x5];
4046 : : u8 reserved_at_90[0xc];
4047 : : u8 state[0x4];
4048 : : u8 reserved_at_a0[0x8];
4049 : : u8 tisn_or_qpn[0x18];
4050 : : u8 dirty_bitmap_mkey[0x20];
4051 : : u8 dirty_bitmap_size[0x20];
4052 : : u8 dirty_bitmap_addr[0x40];
4053 : : u8 hw_available_index[0x10];
4054 : : u8 hw_used_index[0x10];
4055 : : u8 reserved_at_160[0xa0];
4056 : : struct mlx5_ifc_virtio_q_bits virtio_q_context;
4057 : : };
4058 : :
4059 : : struct mlx5_ifc_create_virtq_in_bits {
4060 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
4061 : : struct mlx5_ifc_virtio_net_q_bits virtq;
4062 : : };
4063 : :
4064 : : struct mlx5_ifc_query_virtq_out_bits {
4065 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
4066 : : struct mlx5_ifc_virtio_net_q_bits virtq;
4067 : : };
4068 : :
4069 : : struct mlx5_ifc_flow_hit_aso_bits {
4070 : : u8 modify_field_select[0x40];
4071 : : u8 reserved_at_40[0x48];
4072 : : u8 access_pd[0x18];
4073 : : u8 reserved_at_a0[0x160];
4074 : : u8 flag[0x200];
4075 : : };
4076 : :
4077 : : struct mlx5_ifc_create_flow_hit_aso_in_bits {
4078 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
4079 : : struct mlx5_ifc_flow_hit_aso_bits flow_hit_aso;
4080 : : };
4081 : :
4082 : : struct mlx5_ifc_flow_meter_aso_bits {
4083 : : u8 modify_field_select[0x40];
4084 : : u8 reserved_at_40[0x48];
4085 : : u8 access_pd[0x18];
4086 : : u8 reserved_at_a0[0x160];
4087 : : u8 parameters[0x200];
4088 : : };
4089 : :
4090 : : struct mlx5_ifc_create_flow_meter_aso_in_bits {
4091 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
4092 : : struct mlx5_ifc_flow_meter_aso_bits flow_meter_aso;
4093 : : };
4094 : :
4095 : : struct mlx5_ifc_tcp_window_params_bits {
4096 : : u8 max_ack[0x20];
4097 : : u8 max_win[0x20];
4098 : : u8 reply_end[0x20];
4099 : : u8 sent_end[0x20];
4100 : : };
4101 : :
4102 : : struct mlx5_ifc_conn_track_aso_bits {
4103 : : struct mlx5_ifc_tcp_window_params_bits reply_dir; /* End of DW3. */
4104 : : struct mlx5_ifc_tcp_window_params_bits original_dir; /* End of DW7. */
4105 : : u8 last_end[0x20]; /* End of DW8. */
4106 : : u8 last_ack[0x20]; /* End of DW9. */
4107 : : u8 last_seq[0x20]; /* End of DW10. */
4108 : : u8 last_win[0x10];
4109 : : u8 reserved_at_170[0xa];
4110 : : u8 last_dir[0x1];
4111 : : u8 last_index[0x5]; /* End of DW11. */
4112 : : u8 reserved_at_180[0x40]; /* End of DW13. */
4113 : : u8 reply_direction_tcp_scale[0x4];
4114 : : u8 reply_direction_tcp_close_initiated[0x1];
4115 : : u8 reply_direction_tcp_liberal_enabled[0x1];
4116 : : u8 reply_direction_tcp_data_unacked[0x1];
4117 : : u8 reply_direction_tcp_max_ack[0x1];
4118 : : u8 reserved_at_1c8[0x8];
4119 : : u8 original_direction_tcp_scale[0x4];
4120 : : u8 original_direction_tcp_close_initiated[0x1];
4121 : : u8 original_direction_tcp_liberal_enabled[0x1];
4122 : : u8 original_direction_tcp_data_unacked[0x1];
4123 : : u8 original_direction_tcp_max_ack[0x1];
4124 : : u8 reserved_at_1d8[0x8]; /* End of DW14. */
4125 : : u8 valid[0x1];
4126 : : u8 state[0x3];
4127 : : u8 freeze_track[0x1];
4128 : : u8 reserved_at_1e5[0xb];
4129 : : u8 reserved_at_1f0[0x1];
4130 : : u8 connection_assured[0x1];
4131 : : u8 sack_permitted[0x1];
4132 : : u8 challenged_acked[0x1];
4133 : : u8 heartbeat[0x1];
4134 : : u8 max_ack_window[0x3];
4135 : : u8 reserved_at_1f8[0x1];
4136 : : u8 retransmission_counter[0x3];
4137 : : u8 retranmission_limit_exceeded[0x1];
4138 : : u8 retranmission_limit[0x3]; /* End of DW15. */
4139 : : };
4140 : :
4141 : : struct mlx5_ifc_conn_track_offload_bits {
4142 : : u8 modify_field_select[0x40];
4143 : : u8 reserved_at_40[0x40];
4144 : : u8 reserved_at_80[0x8];
4145 : : u8 conn_track_aso_access_pd[0x18];
4146 : : u8 reserved_at_a0[0x160];
4147 : : struct mlx5_ifc_conn_track_aso_bits conn_track_aso;
4148 : : };
4149 : :
4150 : : struct mlx5_ifc_create_conn_track_aso_in_bits {
4151 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
4152 : : struct mlx5_ifc_conn_track_offload_bits conn_track_offload;
4153 : : };
4154 : :
4155 : : enum mlx5_access_aso_opc_mod {
4156 : : ASO_OPC_MOD_IPSEC = 0x0,
4157 : : ASO_OPC_MOD_CONNECTION_TRACKING = 0x1,
4158 : : ASO_OPC_MOD_POLICER = 0x2,
4159 : : ASO_OPC_MOD_RACE_AVOIDANCE = 0x3,
4160 : : ASO_OPC_MOD_FLOW_HIT = 0x4,
4161 : : };
4162 : :
4163 : : #define ASO_CSEG_DATA_MASK_MODE_OFFSET 30
4164 : :
4165 : : enum mlx5_aso_data_mask_mode {
4166 : : BITWISE_64BIT = 0x0,
4167 : : BYTEWISE_64BYTE = 0x1,
4168 : : CALCULATED_64BYTE = 0x2,
4169 : : };
4170 : :
4171 : : #define ASO_CSEG_COND_0_OPER_OFFSET 20
4172 : : #define ASO_CSEG_COND_1_OPER_OFFSET 16
4173 : :
4174 : : enum mlx5_aso_pre_cond_op {
4175 : : ASO_OP_ALWAYS_FALSE = 0x0,
4176 : : ASO_OP_ALWAYS_TRUE = 0x1,
4177 : : ASO_OP_EQUAL = 0x2,
4178 : : ASO_OP_NOT_EQUAL = 0x3,
4179 : : ASO_OP_GREATER_OR_EQUAL = 0x4,
4180 : : ASO_OP_LESSER_OR_EQUAL = 0x5,
4181 : : ASO_OP_LESSER = 0x6,
4182 : : ASO_OP_GREATER = 0x7,
4183 : : ASO_OP_CYCLIC_GREATER = 0x8,
4184 : : ASO_OP_CYCLIC_LESSER = 0x9,
4185 : : };
4186 : :
4187 : : #define ASO_CSEG_COND_OPER_OFFSET 6
4188 : :
4189 : : enum mlx5_aso_op {
4190 : : ASO_OPER_LOGICAL_AND = 0x0,
4191 : : ASO_OPER_LOGICAL_OR = 0x1,
4192 : : };
4193 : :
4194 : : #define MLX5_ASO_CSEG_READ_ENABLE 1
4195 : :
4196 : : /* ASO WQE CTRL segment. */
4197 : : struct __rte_packed_begin mlx5_aso_cseg {
4198 : : uint32_t va_h;
4199 : : uint32_t va_l_r;
4200 : : uint32_t lkey;
4201 : : uint32_t operand_masks;
4202 : : uint32_t condition_0_data;
4203 : : uint32_t condition_0_mask;
4204 : : uint32_t condition_1_data;
4205 : : uint32_t condition_1_mask;
4206 : : uint64_t bitwise_data;
4207 : : uint64_t data_mask;
4208 : : } __rte_packed_end;
4209 : :
4210 : : #define MLX5_MTR_MAX_TOKEN_VALUE INT32_MAX
4211 : :
4212 : : /* A meter data segment - 2 per ASO WQE. */
4213 : : struct __rte_packed_begin mlx5_aso_mtr_dseg {
4214 : : uint32_t v_bo_sc_bbog_mm;
4215 : : /*
4216 : : * bit 31: valid, 30: bucket overflow, 28-29: start color,
4217 : : * 27: both buckets on green, 24-25: meter mode.
4218 : : */
4219 : : uint32_t reserved;
4220 : : uint32_t cbs_cir;
4221 : : /*
4222 : : * bit 24-28: cbs_exponent, bit 16-23 cbs_mantissa,
4223 : : * bit 8-12: cir_exponent, bit 0-7 cir_mantissa.
4224 : : */
4225 : : uint32_t c_tokens;
4226 : : uint32_t ebs_eir;
4227 : : /*
4228 : : * bit 24-28: ebs_exponent, bit 16-23 ebs_mantissa,
4229 : : * bit 8-12: eir_exponent, bit 0-7 eir_mantissa.
4230 : : */
4231 : : uint32_t e_tokens;
4232 : : uint64_t timestamp;
4233 : : } __rte_packed_end;
4234 : :
4235 : : #define ASO_DSEG_VALID_OFFSET 31
4236 : : #define ASO_DSEG_BO_OFFSET 30
4237 : : #define ASO_DSEG_SC_OFFSET 28
4238 : : #define ASO_DSEG_BBOG_OFFSET 27
4239 : : #define ASO_DSEG_MTR_MODE 24
4240 : : #define ASO_DSEG_CBS_EXP_OFFSET 24
4241 : : #define ASO_DSEG_CBS_MAN_OFFSET 16
4242 : : #define ASO_DSEG_XIR_EXP_MASK 0x1F
4243 : : #define ASO_DSEG_XIR_EXP_OFFSET 8
4244 : : #define ASO_DSEG_EBS_EXP_OFFSET 24
4245 : : #define ASO_DSEG_EBS_MAN_OFFSET 16
4246 : : #define ASO_DSEG_EXP_MASK 0x1F
4247 : : #define ASO_DSEG_MAN_MASK 0xFF
4248 : :
4249 : : #define MLX5_ASO_WQE_DSEG_SIZE 0x40
4250 : : #define MLX5_ASO_METERS_PER_WQE 2
4251 : : #define MLX5_ASO_MTRS_PER_POOL 128
4252 : :
4253 : : /* ASO WQE data segment. */
4254 : : struct __rte_packed_begin mlx5_aso_dseg {
4255 : : union {
4256 : : uint8_t data[MLX5_ASO_WQE_DSEG_SIZE];
4257 : : struct mlx5_aso_mtr_dseg mtrs[MLX5_ASO_METERS_PER_WQE];
4258 : : };
4259 : : } __rte_packed_end;
4260 : :
4261 : : /* ASO WQE. */
4262 : : struct __rte_packed_begin mlx5_aso_wqe {
4263 : : struct mlx5_wqe_cseg general_cseg;
4264 : : struct mlx5_aso_cseg aso_cseg;
4265 : : struct mlx5_aso_dseg aso_dseg;
4266 : : } __rte_packed_end;
4267 : :
4268 : : enum {
4269 : : MLX5_EVENT_TYPE_OBJECT_CHANGE = 0x27,
4270 : : MLX5_EVENT_TYPE_SRQ_LIMIT_REACHED = 0x14,
4271 : : };
4272 : :
4273 : : enum {
4274 : : MLX5_QP_ST_RC = 0x0,
4275 : : };
4276 : :
4277 : : enum {
4278 : : MLX5_QP_PM_MIGRATED = 0x3,
4279 : : };
4280 : :
4281 : : enum {
4282 : : MLX5_NON_ZERO_RQ = 0x0,
4283 : : MLX5_SRQ_RQ = 0x1,
4284 : : MLX5_CRQ_RQ = 0x2,
4285 : : MLX5_ZERO_LEN_RQ = 0x3,
4286 : : };
4287 : :
4288 : : struct mlx5_ifc_ads_bits {
4289 : : u8 fl[0x1];
4290 : : u8 free_ar[0x1];
4291 : : u8 reserved_at_2[0xe];
4292 : : u8 pkey_index[0x10];
4293 : : u8 reserved_at_20[0x8];
4294 : : u8 grh[0x1];
4295 : : u8 mlid[0x7];
4296 : : u8 rlid[0x10];
4297 : : u8 ack_timeout[0x5];
4298 : : u8 reserved_at_45[0x3];
4299 : : u8 src_addr_index[0x8];
4300 : : u8 reserved_at_50[0x4];
4301 : : u8 stat_rate[0x4];
4302 : : u8 hop_limit[0x8];
4303 : : u8 reserved_at_60[0x4];
4304 : : u8 tclass[0x8];
4305 : : u8 flow_label[0x14];
4306 : : u8 rgid_rip[16][0x8];
4307 : : u8 reserved_at_100[0x4];
4308 : : u8 f_dscp[0x1];
4309 : : u8 f_ecn[0x1];
4310 : : u8 reserved_at_106[0x1];
4311 : : u8 f_eth_prio[0x1];
4312 : : u8 ecn[0x2];
4313 : : u8 dscp[0x6];
4314 : : u8 udp_sport[0x10];
4315 : : u8 dei_cfi[0x1];
4316 : : u8 eth_prio[0x3];
4317 : : u8 sl[0x4];
4318 : : u8 vhca_port_num[0x8];
4319 : : u8 rmac_47_32[0x10];
4320 : : u8 rmac_31_0[0x20];
4321 : : };
4322 : :
4323 : : struct mlx5_ifc_qpc_bits {
4324 : : u8 state[0x4];
4325 : : u8 lag_tx_port_affinity[0x4];
4326 : : u8 st[0x8];
4327 : : u8 reserved_at_10[0x3];
4328 : : u8 pm_state[0x2];
4329 : : u8 reserved_at_15[0x1];
4330 : : u8 req_e2e_credit_mode[0x2];
4331 : : u8 offload_type[0x4];
4332 : : u8 end_padding_mode[0x2];
4333 : : u8 reserved_at_1e[0x2];
4334 : : u8 wq_signature[0x1];
4335 : : u8 block_lb_mc[0x1];
4336 : : u8 atomic_like_write_en[0x1];
4337 : : u8 latency_sensitive[0x1];
4338 : : u8 reserved_at_24[0x1];
4339 : : u8 drain_sigerr[0x1];
4340 : : u8 reserved_at_26[0x2];
4341 : : u8 pd[0x18];
4342 : : u8 mtu[0x3];
4343 : : u8 log_msg_max[0x5];
4344 : : u8 reserved_at_48[0x1];
4345 : : u8 log_rq_size[0x4];
4346 : : u8 log_rq_stride[0x3];
4347 : : u8 no_sq[0x1];
4348 : : u8 log_sq_size[0x4];
4349 : : u8 reserved_at_55[0x3];
4350 : : u8 ts_format[0x2];
4351 : : u8 reserved_at_5a[0x1];
4352 : : u8 rlky[0x1];
4353 : : u8 ulp_stateless_offload_mode[0x4];
4354 : : u8 counter_set_id[0x8];
4355 : : u8 uar_page[0x18];
4356 : : u8 reserved_at_80[0x8];
4357 : : u8 user_index[0x18];
4358 : : u8 reserved_at_a0[0x3];
4359 : : u8 log_page_size[0x5];
4360 : : u8 remote_qpn[0x18];
4361 : : struct mlx5_ifc_ads_bits primary_address_path;
4362 : : struct mlx5_ifc_ads_bits secondary_address_path;
4363 : : u8 log_ack_req_freq[0x4];
4364 : : u8 reserved_at_384[0x4];
4365 : : u8 log_sra_max[0x3];
4366 : : u8 reserved_at_38b[0x2];
4367 : : u8 retry_count[0x3];
4368 : : u8 rnr_retry[0x3];
4369 : : u8 reserved_at_393[0x1];
4370 : : u8 fre[0x1];
4371 : : u8 cur_rnr_retry[0x3];
4372 : : u8 cur_retry_count[0x3];
4373 : : u8 reserved_at_39b[0x5];
4374 : : u8 reserved_at_3a0[0x20];
4375 : : u8 reserved_at_3c0[0x8];
4376 : : u8 next_send_psn[0x18];
4377 : : u8 reserved_at_3e0[0x8];
4378 : : u8 cqn_snd[0x18];
4379 : : u8 reserved_at_400[0x8];
4380 : : u8 deth_sqpn[0x18];
4381 : : u8 reserved_at_420[0x20];
4382 : : u8 reserved_at_440[0x8];
4383 : : u8 last_acked_psn[0x18];
4384 : : u8 reserved_at_460[0x8];
4385 : : u8 ssn[0x18];
4386 : : u8 reserved_at_480[0x8];
4387 : : u8 log_rra_max[0x3];
4388 : : u8 reserved_at_48b[0x1];
4389 : : u8 atomic_mode[0x4];
4390 : : u8 rre[0x1];
4391 : : u8 rwe[0x1];
4392 : : u8 rae[0x1];
4393 : : u8 reserved_at_493[0x1];
4394 : : u8 page_offset[0x6];
4395 : : u8 reserved_at_49a[0x3];
4396 : : u8 cd_slave_receive[0x1];
4397 : : u8 cd_slave_send[0x1];
4398 : : u8 cd_master[0x1];
4399 : : u8 reserved_at_4a0[0x3];
4400 : : u8 min_rnr_nak[0x5];
4401 : : u8 next_rcv_psn[0x18];
4402 : : u8 reserved_at_4c0[0x8];
4403 : : u8 xrcd[0x18];
4404 : : u8 reserved_at_4e0[0x8];
4405 : : u8 cqn_rcv[0x18];
4406 : : u8 dbr_addr[0x40];
4407 : : u8 q_key[0x20];
4408 : : u8 reserved_at_560[0x5];
4409 : : u8 rq_type[0x3];
4410 : : u8 srqn_rmpn_xrqn[0x18];
4411 : : u8 reserved_at_580[0x8];
4412 : : u8 rmsn[0x18];
4413 : : u8 hw_sq_wqebb_counter[0x10];
4414 : : u8 sw_sq_wqebb_counter[0x10];
4415 : : u8 hw_rq_counter[0x20];
4416 : : u8 sw_rq_counter[0x20];
4417 : : u8 reserved_at_600[0x20];
4418 : : u8 reserved_at_620[0xf];
4419 : : u8 cgs[0x1];
4420 : : u8 cs_req[0x8];
4421 : : u8 cs_res[0x8];
4422 : : u8 dc_access_key[0x40];
4423 : : u8 reserved_at_680[0x3];
4424 : : u8 dbr_umem_valid[0x1];
4425 : : u8 reserved_at_684[0x9c];
4426 : : u8 dbr_umem_id[0x20];
4427 : : };
4428 : :
4429 : : struct mlx5_ifc_create_qp_out_bits {
4430 : : u8 status[0x8];
4431 : : u8 reserved_at_8[0x18];
4432 : : u8 syndrome[0x20];
4433 : : u8 reserved_at_40[0x8];
4434 : : u8 qpn[0x18];
4435 : : u8 reserved_at_60[0x20];
4436 : : };
4437 : :
4438 : : struct mlx5_ifc_qpc_extension_bits {
4439 : : u8 reserved_at_0[0x2];
4440 : : u8 mmo[0x1];
4441 : : u8 reserved_at_3[0x5fd];
4442 : : };
4443 : :
4444 : : #ifdef PEDANTIC
4445 : : #pragma GCC diagnostic ignored "-Wpedantic"
4446 : : #endif
4447 : : struct mlx5_ifc_qpc_pas_list_bits {
4448 : : u8 pas[0][0x40];
4449 : : };
4450 : :
4451 : : #ifdef PEDANTIC
4452 : : #pragma GCC diagnostic ignored "-Wpedantic"
4453 : : #endif
4454 : : struct mlx5_ifc_qpc_extension_and_pas_list_bits {
4455 : : struct mlx5_ifc_qpc_extension_bits qpc_data_extension;
4456 : : u8 pas[][0x40];
4457 : : };
4458 : :
4459 : :
4460 : : #ifdef PEDANTIC
4461 : : #pragma GCC diagnostic ignored "-Wpedantic"
4462 : : #endif
4463 : : struct mlx5_ifc_create_qp_in_bits {
4464 : : u8 opcode[0x10];
4465 : : u8 uid[0x10];
4466 : : u8 reserved_at_20[0x10];
4467 : : u8 op_mod[0x10];
4468 : : u8 qpc_ext[0x1];
4469 : : u8 reserved_at_41[0x3f];
4470 : : u8 opt_param_mask[0x20];
4471 : : u8 reserved_at_a0[0x20];
4472 : : struct mlx5_ifc_qpc_bits qpc;
4473 : : u8 wq_umem_offset[0x40];
4474 : : u8 wq_umem_id[0x20];
4475 : : u8 wq_umem_valid[0x1];
4476 : : u8 reserved_at_861[0x1f];
4477 : : union {
4478 : : struct mlx5_ifc_qpc_pas_list_bits qpc_pas_list;
4479 : : struct mlx5_ifc_qpc_extension_and_pas_list_bits
4480 : : qpc_extension_and_pas_list;
4481 : : };
4482 : : };
4483 : : #ifdef PEDANTIC
4484 : : #pragma GCC diagnostic error "-Wpedantic"
4485 : : #endif
4486 : :
4487 : : struct mlx5_ifc_sqerr2rts_qp_out_bits {
4488 : : u8 status[0x8];
4489 : : u8 reserved_at_8[0x18];
4490 : : u8 syndrome[0x20];
4491 : : u8 reserved_at_40[0x40];
4492 : : };
4493 : :
4494 : : struct mlx5_ifc_sqerr2rts_qp_in_bits {
4495 : : u8 opcode[0x10];
4496 : : u8 uid[0x10];
4497 : : u8 reserved_at_20[0x10];
4498 : : u8 op_mod[0x10];
4499 : : u8 reserved_at_40[0x8];
4500 : : u8 qpn[0x18];
4501 : : u8 reserved_at_60[0x20];
4502 : : u8 opt_param_mask[0x20];
4503 : : u8 reserved_at_a0[0x20];
4504 : : struct mlx5_ifc_qpc_bits qpc;
4505 : : u8 reserved_at_800[0x80];
4506 : : };
4507 : :
4508 : : struct mlx5_ifc_sqd2rts_qp_out_bits {
4509 : : u8 status[0x8];
4510 : : u8 reserved_at_8[0x18];
4511 : : u8 syndrome[0x20];
4512 : : u8 reserved_at_40[0x40];
4513 : : };
4514 : :
4515 : : struct mlx5_ifc_sqd2rts_qp_in_bits {
4516 : : u8 opcode[0x10];
4517 : : u8 uid[0x10];
4518 : : u8 reserved_at_20[0x10];
4519 : : u8 op_mod[0x10];
4520 : : u8 reserved_at_40[0x8];
4521 : : u8 qpn[0x18];
4522 : : u8 reserved_at_60[0x20];
4523 : : u8 opt_param_mask[0x20];
4524 : : u8 reserved_at_a0[0x20];
4525 : : struct mlx5_ifc_qpc_bits qpc;
4526 : : u8 reserved_at_800[0x80];
4527 : : };
4528 : :
4529 : : struct mlx5_ifc_rts2rts_qp_out_bits {
4530 : : u8 status[0x8];
4531 : : u8 reserved_at_8[0x18];
4532 : : u8 syndrome[0x20];
4533 : : u8 reserved_at_40[0x40];
4534 : : };
4535 : :
4536 : : struct mlx5_ifc_rts2rts_qp_in_bits {
4537 : : u8 opcode[0x10];
4538 : : u8 uid[0x10];
4539 : : u8 reserved_at_20[0x10];
4540 : : u8 op_mod[0x10];
4541 : : u8 reserved_at_40[0x8];
4542 : : u8 qpn[0x18];
4543 : : u8 reserved_at_60[0x20];
4544 : : u8 opt_param_mask[0x20];
4545 : : u8 reserved_at_a0[0x20];
4546 : : struct mlx5_ifc_qpc_bits qpc;
4547 : : u8 reserved_at_800[0x80];
4548 : : };
4549 : :
4550 : : struct mlx5_ifc_rtr2rts_qp_out_bits {
4551 : : u8 status[0x8];
4552 : : u8 reserved_at_8[0x18];
4553 : : u8 syndrome[0x20];
4554 : : u8 reserved_at_40[0x40];
4555 : : };
4556 : :
4557 : : struct mlx5_ifc_rtr2rts_qp_in_bits {
4558 : : u8 opcode[0x10];
4559 : : u8 uid[0x10];
4560 : : u8 reserved_at_20[0x10];
4561 : : u8 op_mod[0x10];
4562 : : u8 reserved_at_40[0x8];
4563 : : u8 qpn[0x18];
4564 : : u8 reserved_at_60[0x20];
4565 : : u8 opt_param_mask[0x20];
4566 : : u8 reserved_at_a0[0x20];
4567 : : struct mlx5_ifc_qpc_bits qpc;
4568 : : u8 reserved_at_800[0x80];
4569 : : };
4570 : :
4571 : : struct mlx5_ifc_rst2init_qp_out_bits {
4572 : : u8 status[0x8];
4573 : : u8 reserved_at_8[0x18];
4574 : : u8 syndrome[0x20];
4575 : : u8 reserved_at_40[0x40];
4576 : : };
4577 : :
4578 : : struct mlx5_ifc_rst2init_qp_in_bits {
4579 : : u8 opcode[0x10];
4580 : : u8 uid[0x10];
4581 : : u8 reserved_at_20[0x10];
4582 : : u8 op_mod[0x10];
4583 : : u8 reserved_at_40[0x8];
4584 : : u8 qpn[0x18];
4585 : : u8 reserved_at_60[0x20];
4586 : : u8 opt_param_mask[0x20];
4587 : : u8 reserved_at_a0[0x20];
4588 : : struct mlx5_ifc_qpc_bits qpc;
4589 : : u8 reserved_at_800[0x80];
4590 : : };
4591 : :
4592 : : struct mlx5_ifc_init2rtr_qp_out_bits {
4593 : : u8 status[0x8];
4594 : : u8 reserved_at_8[0x18];
4595 : : u8 syndrome[0x20];
4596 : : u8 reserved_at_40[0x40];
4597 : : };
4598 : :
4599 : : struct mlx5_ifc_init2rtr_qp_in_bits {
4600 : : u8 opcode[0x10];
4601 : : u8 uid[0x10];
4602 : : u8 reserved_at_20[0x10];
4603 : : u8 op_mod[0x10];
4604 : : u8 reserved_at_40[0x8];
4605 : : u8 qpn[0x18];
4606 : : u8 reserved_at_60[0x20];
4607 : : u8 opt_param_mask[0x20];
4608 : : u8 reserved_at_a0[0x20];
4609 : : struct mlx5_ifc_qpc_bits qpc;
4610 : : u8 reserved_at_800[0x80];
4611 : : };
4612 : :
4613 : : struct mlx5_ifc_init2init_qp_out_bits {
4614 : : u8 status[0x8];
4615 : : u8 reserved_at_8[0x18];
4616 : : u8 syndrome[0x20];
4617 : : u8 reserved_at_40[0x40];
4618 : : };
4619 : :
4620 : : struct mlx5_ifc_init2init_qp_in_bits {
4621 : : u8 opcode[0x10];
4622 : : u8 uid[0x10];
4623 : : u8 reserved_at_20[0x10];
4624 : : u8 op_mod[0x10];
4625 : : u8 reserved_at_40[0x8];
4626 : : u8 qpn[0x18];
4627 : : u8 reserved_at_60[0x20];
4628 : : u8 opt_param_mask[0x20];
4629 : : u8 reserved_at_a0[0x20];
4630 : : struct mlx5_ifc_qpc_bits qpc;
4631 : : u8 reserved_at_800[0x80];
4632 : : };
4633 : :
4634 : : struct mlx5_ifc_2rst_qp_out_bits {
4635 : : u8 status[0x8];
4636 : : u8 reserved_at_8[0x18];
4637 : : u8 syndrome[0x20];
4638 : : u8 reserved_at_40[0x40];
4639 : : };
4640 : :
4641 : : struct mlx5_ifc_2rst_qp_in_bits {
4642 : : u8 opcode[0x10];
4643 : : u8 uid[0x10];
4644 : : u8 vhca_tunnel_id[0x10];
4645 : : u8 op_mod[0x10];
4646 : : u8 reserved_at_80[0x8];
4647 : : u8 qpn[0x18];
4648 : : u8 reserved_at_a0[0x20];
4649 : : };
4650 : :
4651 : : struct mlx5_ifc_dealloc_pd_out_bits {
4652 : : u8 status[0x8];
4653 : : u8 reserved_0[0x18];
4654 : : u8 syndrome[0x20];
4655 : : u8 reserved_1[0x40];
4656 : : };
4657 : :
4658 : : struct mlx5_ifc_dealloc_pd_in_bits {
4659 : : u8 opcode[0x10];
4660 : : u8 reserved_0[0x10];
4661 : : u8 reserved_1[0x10];
4662 : : u8 op_mod[0x10];
4663 : : u8 reserved_2[0x8];
4664 : : u8 pd[0x18];
4665 : : u8 reserved_3[0x20];
4666 : : };
4667 : :
4668 : : struct mlx5_ifc_alloc_pd_out_bits {
4669 : : u8 status[0x8];
4670 : : u8 reserved_0[0x18];
4671 : : u8 syndrome[0x20];
4672 : : u8 reserved_1[0x8];
4673 : : u8 pd[0x18];
4674 : : u8 reserved_2[0x20];
4675 : : };
4676 : :
4677 : : struct mlx5_ifc_alloc_pd_in_bits {
4678 : : u8 opcode[0x10];
4679 : : u8 reserved_0[0x10];
4680 : : u8 reserved_1[0x10];
4681 : : u8 op_mod[0x10];
4682 : : u8 reserved_2[0x40];
4683 : : };
4684 : :
4685 : : #ifdef PEDANTIC
4686 : : #pragma GCC diagnostic ignored "-Wpedantic"
4687 : : #endif
4688 : : struct mlx5_ifc_query_qp_out_bits {
4689 : : u8 status[0x8];
4690 : : u8 reserved_at_8[0x18];
4691 : : u8 syndrome[0x20];
4692 : : u8 reserved_at_40[0x40];
4693 : : u8 opt_param_mask[0x20];
4694 : : u8 reserved_at_a0[0x20];
4695 : : struct mlx5_ifc_qpc_bits qpc;
4696 : : u8 reserved_at_800[0x80];
4697 : : u8 pas[][0x40];
4698 : : };
4699 : : #ifdef PEDANTIC
4700 : : #pragma GCC diagnostic error "-Wpedantic"
4701 : : #endif
4702 : :
4703 : : struct mlx5_ifc_query_qp_in_bits {
4704 : : u8 opcode[0x10];
4705 : : u8 reserved_at_10[0x10];
4706 : : u8 reserved_at_20[0x10];
4707 : : u8 op_mod[0x10];
4708 : : u8 reserved_at_40[0x8];
4709 : : u8 qpn[0x18];
4710 : : u8 reserved_at_60[0x20];
4711 : : };
4712 : :
4713 : : enum {
4714 : : MLX5_DATA_RATE = 0x0,
4715 : : MLX5_WQE_RATE = 0x1,
4716 : : };
4717 : :
4718 : : struct mlx5_ifc_set_pp_rate_limit_context_bits {
4719 : : u8 rate_limit[0x20];
4720 : : u8 burst_upper_bound[0x20];
4721 : : u8 reserved_at_40[0xC];
4722 : : u8 rate_mode[0x4];
4723 : : u8 typical_packet_size[0x10];
4724 : : u8 reserved_at_60[0x120];
4725 : : };
4726 : :
4727 : : #define MLX5_ACCESS_REGISTER_DATA_DWORD_MAX 8u
4728 : :
4729 : : #ifdef PEDANTIC
4730 : : #pragma GCC diagnostic ignored "-Wpedantic"
4731 : : #endif
4732 : : struct mlx5_ifc_access_register_out_bits {
4733 : : u8 status[0x8];
4734 : : u8 reserved_at_8[0x18];
4735 : : u8 syndrome[0x20];
4736 : : u8 reserved_at_40[0x40];
4737 : : u8 register_data[][0x20];
4738 : : };
4739 : :
4740 : : struct mlx5_ifc_access_register_in_bits {
4741 : : u8 opcode[0x10];
4742 : : u8 reserved_at_10[0x10];
4743 : : u8 reserved_at_20[0x10];
4744 : : u8 op_mod[0x10];
4745 : : u8 reserved_at_40[0x10];
4746 : : u8 register_id[0x10];
4747 : : u8 argument[0x20];
4748 : : u8 register_data[][0x20];
4749 : : };
4750 : : #ifdef PEDANTIC
4751 : : #pragma GCC diagnostic error "-Wpedantic"
4752 : : #endif
4753 : :
4754 : : enum {
4755 : : MLX5_ACCESS_REGISTER_IN_OP_MOD_WRITE = 0x0,
4756 : : MLX5_ACCESS_REGISTER_IN_OP_MOD_READ = 0x1,
4757 : : };
4758 : :
4759 : : enum {
4760 : : MLX5_REGISTER_ID_MTUTC = 0x9055,
4761 : : MLX5_CRYPTO_OPERATIONAL_REGISTER_ID = 0xC002,
4762 : : MLX5_CRYPTO_COMMISSIONING_REGISTER_ID = 0xC003,
4763 : : MLX5_IMPORT_KEK_HANDLE_REGISTER_ID = 0xC004,
4764 : : MLX5_CREDENTIAL_HANDLE_REGISTER_ID = 0xC005,
4765 : : MLX5_QSHR_REGISTER_ID = 0x4030,
4766 : : };
4767 : :
4768 : : struct mlx5_ifc_register_mtutc_bits {
4769 : : u8 time_stamp_mode[0x2];
4770 : : u8 time_stamp_state[0x2];
4771 : : u8 reserved_at_4[0x18];
4772 : : u8 operation[0x4];
4773 : : u8 freq_adjustment[0x20];
4774 : : u8 reserved_at_40[0x40];
4775 : : u8 utc_sec[0x20];
4776 : : u8 utc_nsec[0x20];
4777 : : u8 time_adjustment[0x20];
4778 : : };
4779 : :
4780 : : struct mlx5_ifc_ets_global_config_register_bits {
4781 : : u8 reserved_at_0[0x2];
4782 : : u8 rate_limit_update[0x1];
4783 : : u8 reserved_at_3[0x29];
4784 : : u8 max_bw_units[0x4];
4785 : : u8 reserved_at_48[0x8];
4786 : : u8 max_bw_value[0x8];
4787 : : };
4788 : :
4789 : : #define ETS_GLOBAL_CONFIG_BW_UNIT_DISABLED 0x0
4790 : : #define ETS_GLOBAL_CONFIG_BW_UNIT_HUNDREDS_MBPS 0x3
4791 : : #define ETS_GLOBAL_CONFIG_BW_UNIT_GBPS 0x4
4792 : :
4793 : : struct mlx5_ifc_register_qshr_bits {
4794 : : u8 reserved_at_0[0x4];
4795 : : u8 connected_host[0x1];
4796 : : u8 vqos[0x1];
4797 : : u8 fast_response[0x1];
4798 : : u8 reserved_at_7[0x1];
4799 : : u8 local_port[0x8];
4800 : : u8 reserved_at_16[0x230];
4801 : : struct mlx5_ifc_ets_global_config_register_bits global_config;
4802 : : };
4803 : :
4804 : : #define MLX5_MTUTC_TIMESTAMP_MODE_INTERNAL_TIMER 0
4805 : : #define MLX5_MTUTC_TIMESTAMP_MODE_REAL_TIME 1
4806 : :
4807 : : struct mlx5_ifc_crypto_operational_register_bits {
4808 : : u8 wrapped_crypto_operational[0x1];
4809 : : u8 reserved_at_1[0x1b];
4810 : : u8 kek_size[0x4];
4811 : : u8 reserved_at_20[0x20];
4812 : : u8 credential[0x140];
4813 : : u8 kek[0x100];
4814 : : u8 reserved_at_280[0x180];
4815 : : };
4816 : :
4817 : : struct mlx5_ifc_crypto_caps_bits {
4818 : : u8 wrapped_crypto_operational[0x1];
4819 : : u8 wrapped_crypto_going_to_commissioning[0x1];
4820 : : u8 sw_wrapped_dek[0x1];
4821 : : u8 synchronize_dek[0x1];
4822 : : u8 int_kek_manual[0x1];
4823 : : u8 int_kek_auto[0x1];
4824 : : u8 reserved_at_6[0xd];
4825 : : u8 sw_wrapped_dek_key_purpose[0x1];
4826 : : u8 reserved_at_14[0x4];
4827 : : u8 wrapped_import_method[0x8];
4828 : : u8 reserved_at_20[0x3];
4829 : : u8 log_dek_max_alloc[0x5];
4830 : : u8 reserved_at_28[0x3];
4831 : : u8 log_max_num_deks[0x5];
4832 : : u8 reserved_at_30[0x3];
4833 : : u8 log_max_num_import_keks[0x5];
4834 : : u8 reserved_at_38[0x3];
4835 : : u8 log_max_num_creds[0x5];
4836 : : u8 failed_selftests[0x10];
4837 : : u8 num_nv_import_keks[0x8];
4838 : : u8 num_nv_credentials[0x8];
4839 : : u8 reserved_at_60[0x3];
4840 : : u8 log_dek_granularity[0x5];
4841 : : u8 reserved_at_68[0x3];
4842 : : u8 log_max_num_int_kek[0x5];
4843 : : u8 sw_wrapped_dek_new[0x10];
4844 : : u8 reserved_at_80[0x80];
4845 : : u8 crypto_mmo_qp[0x1];
4846 : : u8 crypto_aes_gcm_256_encrypt[0x1];
4847 : : u8 crypto_aes_gcm_128_encrypt[0x1];
4848 : : u8 crypto_aes_gcm_256_decrypt[0x1];
4849 : : u8 crypto_aes_gcm_128_decrypt[0x1];
4850 : : u8 gcm_auth_tag_128[0x1];
4851 : : u8 gcm_auth_tag_96[0x1];
4852 : : u8 reserved_at_107[0x3];
4853 : : u8 log_crypto_mmo_max_size[0x6];
4854 : : u8 reserved_at_110[0x10];
4855 : : u8 reserved_at_120[0x6e0];
4856 : : };
4857 : :
4858 : : struct mlx5_ifc_crypto_commissioning_register_bits {
4859 : : u8 token[0x1]; /* TODO: add size after PRM update */
4860 : : };
4861 : :
4862 : : struct mlx5_ifc_import_kek_handle_register_bits {
4863 : : struct mlx5_ifc_crypto_login_bits crypto_login_object;
4864 : : struct mlx5_ifc_import_kek_bits import_kek_object;
4865 : : u8 reserved_at_200[0x4];
4866 : : u8 write_operation[0x4];
4867 : : u8 import_kek_id[0x18];
4868 : : u8 reserved_at_220[0xe0];
4869 : : };
4870 : :
4871 : : struct mlx5_ifc_credential_handle_register_bits {
4872 : : struct mlx5_ifc_crypto_login_bits crypto_login_object;
4873 : : struct mlx5_ifc_credential_bits credential_object;
4874 : : u8 reserved_at_200[0x4];
4875 : : u8 write_operation[0x4];
4876 : : u8 credential_id[0x18];
4877 : : u8 reserved_at_220[0xe0];
4878 : : };
4879 : :
4880 : : enum {
4881 : : MLX5_REGISTER_ADD_OPERATION = 0x1,
4882 : : MLX5_REGISTER_DELETE_OPERATION = 0x2,
4883 : : };
4884 : :
4885 : : struct mlx5_ifc_parse_graph_arc_bits {
4886 : : u8 start_inner_tunnel[0x1];
4887 : : u8 reserved_at_1[0x7];
4888 : : u8 arc_parse_graph_node[0x8];
4889 : : u8 compare_condition_value[0x10];
4890 : : u8 parse_graph_node_handle[0x20];
4891 : : u8 reserved_at_40[0x40];
4892 : : };
4893 : :
4894 : : struct mlx5_ifc_parse_graph_flow_match_sample_bits {
4895 : : u8 flow_match_sample_en[0x1];
4896 : : u8 reserved_at_1[0x3];
4897 : : u8 flow_match_sample_offset_mode[0x4];
4898 : : u8 reserved_at_5[0x8];
4899 : : u8 flow_match_sample_field_offset[0x10];
4900 : : u8 reserved_at_32[0x4];
4901 : : u8 flow_match_sample_field_offset_shift[0x4];
4902 : : u8 flow_match_sample_field_base_offset[0x8];
4903 : : u8 reserved_at_48[0xd];
4904 : : u8 flow_match_sample_tunnel_mode[0x3];
4905 : : u8 flow_match_sample_field_offset_mask[0x20];
4906 : : u8 flow_match_sample_field_id[0x20];
4907 : : };
4908 : :
4909 : : struct mlx5_ifc_parse_graph_flex_bits {
4910 : : u8 modify_field_select[0x40];
4911 : : u8 reserved_at_64[0x20];
4912 : : u8 header_length_base_value[0x10];
4913 : : u8 reserved_at_112[0x4];
4914 : : u8 header_length_field_shift[0x4];
4915 : : u8 reserved_at_120[0x4];
4916 : : u8 header_length_mode[0x4];
4917 : : u8 header_length_field_offset[0x10];
4918 : : u8 next_header_field_offset[0x10];
4919 : : u8 reserved_at_160[0x12];
4920 : : u8 head_anchor_id[0x6];
4921 : : u8 reserved_at_178[0x3];
4922 : : u8 next_header_field_size[0x5];
4923 : : u8 header_length_field_mask[0x20];
4924 : : u8 reserved_at_224[0x20];
4925 : : struct mlx5_ifc_parse_graph_flow_match_sample_bits sample_table[0x8];
4926 : : struct mlx5_ifc_parse_graph_arc_bits input_arc[0x8];
4927 : : struct mlx5_ifc_parse_graph_arc_bits output_arc[0x8];
4928 : : };
4929 : :
4930 : : struct mlx5_ifc_create_flex_parser_in_bits {
4931 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
4932 : : struct mlx5_ifc_parse_graph_flex_bits flex;
4933 : : };
4934 : :
4935 : : struct mlx5_ifc_create_flex_parser_out_bits {
4936 : : struct mlx5_ifc_general_obj_in_cmd_hdr_bits hdr;
4937 : : struct mlx5_ifc_parse_graph_flex_bits flex;
4938 : : };
4939 : :
4940 : : struct mlx5_ifc_parse_graph_flex_out_bits {
4941 : : u8 status[0x8];
4942 : : u8 reserved_at_8[0x18];
4943 : : u8 syndrome[0x20];
4944 : : u8 reserved_at_40[0x40];
4945 : : struct mlx5_ifc_parse_graph_flex_bits capability;
4946 : : };
4947 : :
4948 : : struct regexp_params_field_select_bits {
4949 : : u8 reserved_at_0[0x1d];
4950 : : u8 rof_mkey[0x1];
4951 : : u8 stop_engine[0x1];
4952 : : u8 reserved_at_1f[0x1];
4953 : : };
4954 : :
4955 : : struct mlx5_ifc_regexp_params_bits {
4956 : : u8 reserved_at_0[0x1f];
4957 : : u8 stop_engine[0x1];
4958 : : u8 reserved_at_20[0x60];
4959 : : u8 rof_mkey[0x20];
4960 : : u8 rof_size[0x20];
4961 : : u8 rof_mkey_va[0x40];
4962 : : u8 reserved_at_100[0x80];
4963 : : };
4964 : :
4965 : : struct mlx5_ifc_set_regexp_params_in_bits {
4966 : : u8 opcode[0x10];
4967 : : u8 uid[0x10];
4968 : : u8 reserved_at_20[0x10];
4969 : : u8 op_mod[0x10];
4970 : : u8 reserved_at_40[0x18];
4971 : : u8 engine_id[0x8];
4972 : : struct regexp_params_field_select_bits field_select;
4973 : : struct mlx5_ifc_regexp_params_bits regexp_params;
4974 : : };
4975 : :
4976 : : struct mlx5_ifc_set_regexp_params_out_bits {
4977 : : u8 status[0x8];
4978 : : u8 reserved_at_8[0x18];
4979 : : u8 syndrome[0x20];
4980 : : u8 reserved_at_18[0x40];
4981 : : };
4982 : :
4983 : : struct mlx5_ifc_query_regexp_params_in_bits {
4984 : : u8 opcode[0x10];
4985 : : u8 uid[0x10];
4986 : : u8 reserved_at_20[0x10];
4987 : : u8 op_mod[0x10];
4988 : : u8 reserved_at_40[0x18];
4989 : : u8 engine_id[0x8];
4990 : : u8 reserved[0x20];
4991 : : };
4992 : :
4993 : : struct mlx5_ifc_query_regexp_params_out_bits {
4994 : : u8 status[0x8];
4995 : : u8 reserved_at_8[0x18];
4996 : : u8 syndrome[0x20];
4997 : : u8 reserved[0x40];
4998 : : struct mlx5_ifc_regexp_params_bits regexp_params;
4999 : : };
5000 : :
5001 : : struct mlx5_ifc_set_regexp_register_in_bits {
5002 : : u8 opcode[0x10];
5003 : : u8 uid[0x10];
5004 : : u8 reserved_at_20[0x10];
5005 : : u8 op_mod[0x10];
5006 : : u8 reserved_at_40[0x18];
5007 : : u8 engine_id[0x8];
5008 : : u8 register_address[0x20];
5009 : : u8 register_data[0x20];
5010 : : u8 reserved[0x60];
5011 : : };
5012 : :
5013 : : struct mlx5_ifc_set_regexp_register_out_bits {
5014 : : u8 status[0x8];
5015 : : u8 reserved_at_8[0x18];
5016 : : u8 syndrome[0x20];
5017 : : u8 reserved[0x40];
5018 : : };
5019 : :
5020 : : struct mlx5_ifc_query_regexp_register_in_bits {
5021 : : u8 opcode[0x10];
5022 : : u8 uid[0x10];
5023 : : u8 reserved_at_20[0x10];
5024 : : u8 op_mod[0x10];
5025 : : u8 reserved_at_40[0x18];
5026 : : u8 engine_id[0x8];
5027 : : u8 register_address[0x20];
5028 : : };
5029 : :
5030 : : struct mlx5_ifc_query_regexp_register_out_bits {
5031 : : u8 status[0x8];
5032 : : u8 reserved_at_8[0x18];
5033 : : u8 syndrome[0x20];
5034 : : u8 reserved[0x20];
5035 : : u8 register_data[0x20];
5036 : : };
5037 : :
5038 : : /* Queue counters. */
5039 : : struct mlx5_ifc_alloc_q_counter_out_bits {
5040 : : u8 status[0x8];
5041 : : u8 reserved_at_8[0x18];
5042 : : u8 syndrome[0x20];
5043 : : u8 reserved_at_40[0x18];
5044 : : u8 counter_set_id[0x8];
5045 : : u8 reserved_at_60[0x20];
5046 : : };
5047 : :
5048 : : struct mlx5_ifc_alloc_q_counter_in_bits {
5049 : : u8 opcode[0x10];
5050 : : u8 uid[0x10];
5051 : : u8 reserved_at_20[0x10];
5052 : : u8 op_mod[0x10];
5053 : : u8 reserved_at_40[0x40];
5054 : : };
5055 : :
5056 : : struct mlx5_ifc_query_q_counter_out_bits {
5057 : : u8 status[0x8];
5058 : : u8 reserved_at_8[0x18];
5059 : : u8 syndrome[0x20];
5060 : : u8 reserved_at_40[0x40];
5061 : : u8 rx_write_requests[0x20];
5062 : : u8 reserved_at_a0[0x20];
5063 : : u8 rx_read_requests[0x20];
5064 : : u8 reserved_at_e0[0x20];
5065 : : u8 rx_atomic_requests[0x20];
5066 : : u8 reserved_at_120[0x20];
5067 : : u8 rx_dct_connect[0x20];
5068 : : u8 reserved_at_160[0x20];
5069 : : u8 out_of_buffer[0x20];
5070 : : u8 reserved_at_1a0[0x20];
5071 : : u8 out_of_sequence[0x20];
5072 : : u8 reserved_at_1e0[0x20];
5073 : : u8 duplicate_request[0x20];
5074 : : u8 reserved_at_220[0x20];
5075 : : u8 rnr_nak_retry_err[0x20];
5076 : : u8 reserved_at_260[0x20];
5077 : : u8 packet_seq_err[0x20];
5078 : : u8 reserved_at_2a0[0x20];
5079 : : u8 implied_nak_seq_err[0x20];
5080 : : u8 reserved_at_2e0[0x20];
5081 : : u8 local_ack_timeout_err[0x20];
5082 : : u8 reserved_at_320[0xa0];
5083 : : u8 resp_local_length_error[0x20];
5084 : : u8 req_local_length_error[0x20];
5085 : : u8 resp_local_qp_error[0x20];
5086 : : u8 local_operation_error[0x20];
5087 : : u8 resp_local_protection[0x20];
5088 : : u8 req_local_protection[0x20];
5089 : : u8 resp_cqe_error[0x20];
5090 : : u8 req_cqe_error[0x20];
5091 : : u8 req_mw_binding[0x20];
5092 : : u8 req_bad_response[0x20];
5093 : : u8 req_remote_invalid_request[0x20];
5094 : : u8 resp_remote_invalid_request[0x20];
5095 : : u8 req_remote_access_errors[0x20];
5096 : : u8 resp_remote_access_errors[0x20];
5097 : : u8 req_remote_operation_errors[0x20];
5098 : : u8 req_transport_retries_exceeded[0x20];
5099 : : u8 cq_overflow[0x20];
5100 : : u8 resp_cqe_flush_error[0x20];
5101 : : u8 req_cqe_flush_error[0x20];
5102 : : u8 reserved_at_620[0x1e0];
5103 : : };
5104 : :
5105 : : struct mlx5_ifc_query_q_counter_in_bits {
5106 : : u8 opcode[0x10];
5107 : : u8 uid[0x10];
5108 : : u8 reserved_at_20[0x10];
5109 : : u8 op_mod[0x10];
5110 : : u8 reserved_at_40[0x80];
5111 : : u8 clear[0x1];
5112 : : u8 reserved_at_c1[0x1f];
5113 : : u8 reserved_at_e0[0x18];
5114 : : u8 counter_set_id[0x8];
5115 : : };
5116 : :
5117 : : enum {
5118 : : FS_FT_NIC_RX = 0x0,
5119 : : FS_FT_NIC_TX = 0x1,
5120 : : FS_FT_FDB = 0x4,
5121 : : FS_FT_FDB_RX = 0xa,
5122 : : FS_FT_FDB_TX = 0xb,
5123 : : };
5124 : :
5125 : : struct mlx5_ifc_flow_table_context_bits {
5126 : : u8 reformat_en[0x1];
5127 : : u8 decap_en[0x1];
5128 : : u8 sw_owner[0x1];
5129 : : u8 termination_table[0x1];
5130 : : u8 table_miss_action[0x4];
5131 : : u8 level[0x8];
5132 : : u8 rtc_valid[0x1];
5133 : : u8 reserved_at_11[0x7];
5134 : : u8 log_size[0x8];
5135 : :
5136 : : u8 reserved_at_20[0x8];
5137 : : u8 table_miss_id[0x18];
5138 : :
5139 : : u8 reserved_at_40[0x8];
5140 : : u8 lag_master_next_table_id[0x18];
5141 : :
5142 : : u8 reserved_at_60[0x60];
5143 : :
5144 : : union {
5145 : : struct {
5146 : : u8 rtc_id_0[0x20];
5147 : : u8 rtc_id_1[0x20];
5148 : : u8 reserved_at_100[0x40];
5149 : : };
5150 : : struct {
5151 : : u8 sw_owner_icm_root_1[0x40];
5152 : : u8 sw_owner_icm_root_0[0x40];
5153 : : };
5154 : : };
5155 : : };
5156 : :
5157 : : struct mlx5_ifc_create_flow_table_in_bits {
5158 : : u8 opcode[0x10];
5159 : : u8 uid[0x10];
5160 : :
5161 : : u8 reserved_at_20[0x10];
5162 : : u8 op_mod[0x10];
5163 : :
5164 : : u8 other_vport[0x1];
5165 : : u8 reserved_at_41[0xf];
5166 : : u8 vport_number[0x10];
5167 : :
5168 : : u8 reserved_at_60[0x20];
5169 : :
5170 : : u8 table_type[0x8];
5171 : : u8 reserved_at_88[0x18];
5172 : :
5173 : : u8 reserved_at_a0[0x20];
5174 : :
5175 : : struct mlx5_ifc_flow_table_context_bits flow_table_context;
5176 : : };
5177 : :
5178 : : struct mlx5_ifc_create_flow_table_out_bits {
5179 : : u8 status[0x8];
5180 : : u8 icm_address_63_40[0x18];
5181 : : u8 syndrome[0x20];
5182 : : u8 icm_address_39_32[0x8];
5183 : : u8 table_id[0x18];
5184 : : u8 icm_address_31_0[0x20];
5185 : : };
5186 : :
5187 : : struct mlx5_ifc_query_flow_table_in_bits {
5188 : : u8 opcode[0x10];
5189 : : u8 uid[0x10];
5190 : :
5191 : : u8 vhca_tunnel_id[0x10];
5192 : : u8 op_mod[0x10];
5193 : :
5194 : : u8 other_vport[0x1];
5195 : : u8 reserved_at_41[0xf];
5196 : : u8 vport_number[0x10];
5197 : :
5198 : : u8 reserved_at_60[0x20];
5199 : :
5200 : : u8 table_type[0x8];
5201 : : u8 reserved_at_88[0x18];
5202 : :
5203 : : u8 reserved_at_a0[0x8];
5204 : : u8 table_id[0x18];
5205 : :
5206 : : u8 reserved_at_c0[0x140];
5207 : : };
5208 : :
5209 : : struct mlx5_ifc_query_flow_table_out_bits {
5210 : : u8 status[0x8];
5211 : : u8 reserved_at_8[0x18];
5212 : :
5213 : : u8 syndrome[0x20];
5214 : :
5215 : : u8 reserved_at_40[0x80];
5216 : :
5217 : : struct mlx5_ifc_flow_table_context_bits flow_table_context;
5218 : : };
5219 : :
5220 : : enum mlx5_flow_destination_type {
5221 : : MLX5_FLOW_DESTINATION_TYPE_VPORT = 0x0,
5222 : : MLX5_FLOW_DESTINATION_TYPE_FLOW_TABLE = 0x1,
5223 : : MLX5_FLOW_DESTINATION_TYPE_TIR = 0x2,
5224 : : };
5225 : :
5226 : : enum mlx5_flow_context_action {
5227 : : MLX5_FLOW_CONTEXT_ACTION_DROP = 1 << 1,
5228 : : MLX5_FLOW_CONTEXT_ACTION_FWD_DEST = 1 << 2,
5229 : : MLX5_FLOW_CONTEXT_ACTION_REFORMAT = 1 << 4,
5230 : : MLX5_FLOW_CONTEXT_ACTION_DECRYPT = 1 << 12,
5231 : : MLX5_FLOW_CONTEXT_ACTION_ENCRYPT = 1 << 13,
5232 : : };
5233 : :
5234 : : enum mlx5_flow_context_flow_source {
5235 : : MLX5_FLOW_CONTEXT_FLOW_SOURCE_ANY_VPORT = 0x0,
5236 : : MLX5_FLOW_CONTEXT_FLOW_SOURCE_UPLINK = 0x1,
5237 : : MLX5_FLOW_CONTEXT_FLOW_SOURCE_LOCAL_VPORT = 0x2,
5238 : : };
5239 : :
5240 : : struct mlx5_ifc_set_fte_out_bits {
5241 : : u8 status[0x8];
5242 : : u8 reserved_at_8[0x18];
5243 : : u8 syndrome[0x20];
5244 : : u8 reserved_at_40[0x40];
5245 : : };
5246 : :
5247 : : struct mlx5_ifc_dest_format_bits {
5248 : : u8 destination_type[0x8];
5249 : : u8 destination_id[0x18];
5250 : : u8 destination_eswitch_owner_vhca_id_valid[0x1];
5251 : : u8 packet_reformat[0x1];
5252 : : u8 reserved_at_22[0xe];
5253 : : u8 destination_eswitch_owner_vhca_id[0x10];
5254 : : };
5255 : :
5256 : : struct mlx5_ifc_flow_counter_list_bits {
5257 : : u8 flow_counter_id[0x20];
5258 : : u8 reserved_at_20[0x20];
5259 : : };
5260 : :
5261 : : union mlx5_ifc_dest_format_flow_counter_list_auto_bits {
5262 : : struct mlx5_ifc_dest_format_bits dest_format;
5263 : : struct mlx5_ifc_flow_counter_list_bits flow_counter_list;
5264 : : u8 reserved_at_0[0x40];
5265 : : };
5266 : :
5267 : : struct mlx5_ifc_extended_dest_format_bits {
5268 : : struct mlx5_ifc_dest_format_bits destination_entry;
5269 : :
5270 : : u8 packet_reformat_id[0x20];
5271 : :
5272 : : u8 reserved_at_60[0x20];
5273 : : };
5274 : :
5275 : : #define MLX5_IFC_MULTI_PATH_FT_MAX_LEVEL 64
5276 : :
5277 : : #ifdef PEDANTIC
5278 : : #pragma GCC diagnostic ignored "-Wpedantic"
5279 : : #endif
5280 : : struct mlx5_ifc_flow_context_bits {
5281 : : u8 reserved_at_00[0x20];
5282 : : u8 group_id[0x20];
5283 : : u8 reserved_at_40[0x8];
5284 : : u8 flow_tag[0x18];
5285 : : u8 reserved_at_60[0x10];
5286 : : u8 action[0x10];
5287 : : u8 extended_destination[0x1];
5288 : : u8 reserved_at_81[0x1];
5289 : : u8 flow_source[0x2];
5290 : : u8 encrypt_decrypt_type[0x4];
5291 : : u8 destination_list_size[0x18];
5292 : : u8 reserved_at_a0[0x8];
5293 : : u8 flow_counter_list_size[0x18];
5294 : : u8 packet_reformat_id[0x20];
5295 : : u8 reserved_at_e0[0x40];
5296 : : u8 encrypt_decrypt_obj_id[0x20];
5297 : : u8 reserved_at_140[0x16c0];
5298 : : union mlx5_ifc_dest_format_flow_counter_list_auto_bits destination[];
5299 : : };
5300 : :
5301 : : struct mlx5_ifc_set_fte_in_bits {
5302 : : u8 opcode[0x10];
5303 : : u8 reserved_at_10[0x10];
5304 : : u8 reserved_at_20[0x10];
5305 : : u8 op_mod[0x10];
5306 : : u8 other_vport[0x1];
5307 : : u8 reserved_at_41[0xf];
5308 : : u8 vport_number[0x10];
5309 : : u8 reserved_at_60[0x20];
5310 : : u8 table_type[0x8];
5311 : : u8 reserved_at_88[0x18];
5312 : : u8 reserved_at_a0[0x8];
5313 : : u8 table_id[0x18];
5314 : : u8 ignore_flow_level[0x1];
5315 : : u8 reserved_at_c1[0x17];
5316 : : u8 modify_enable_mask[0x8];
5317 : : u8 reserved_at_e0[0x20];
5318 : : u8 flow_index[0x20];
5319 : : u8 reserved_at_120[0xe0];
5320 : : struct mlx5_ifc_flow_context_bits flow_context;
5321 : : };
5322 : :
5323 : : struct mlx5_ifc_create_flow_group_in_bits {
5324 : : u8 opcode[0x10];
5325 : : u8 reserved_at_10[0x10];
5326 : : u8 reserved_at_20[0x20];
5327 : : u8 other_vport[0x1];
5328 : : u8 reserved_at_41[0xf];
5329 : : u8 vport_number[0x10];
5330 : : u8 reserved_at_60[0x20];
5331 : : u8 table_type[0x8];
5332 : : u8 reserved_at_88[0x18];
5333 : : u8 reserved_at_a0[0x8];
5334 : : u8 table_id[0x18];
5335 : : u8 reserved_at_c0[0x1f40];
5336 : : };
5337 : :
5338 : : struct mlx5_ifc_create_flow_group_out_bits {
5339 : : u8 status[0x8];
5340 : : u8 reserved_at_8[0x18];
5341 : : u8 syndrome[0x20];
5342 : : u8 reserved_at_40[0x8];
5343 : : u8 group_id[0x18];
5344 : : u8 reserved_at_60[0x20];
5345 : : };
5346 : :
5347 : : enum {
5348 : : MLX5_IFC_MODIFY_FLOW_TABLE_MISS_ACTION = 1 << 0,
5349 : : MLX5_IFC_MODIFY_FLOW_TABLE_RTC_ID = 1 << 1,
5350 : : };
5351 : :
5352 : : enum {
5353 : : MLX5_IFC_MODIFY_FLOW_TABLE_MISS_ACTION_DEFAULT = 0,
5354 : : MLX5_IFC_MODIFY_FLOW_TABLE_MISS_ACTION_GOTO_TBL = 1,
5355 : : };
5356 : :
5357 : : struct mlx5_ifc_modify_flow_table_in_bits {
5358 : : u8 opcode[0x10];
5359 : : u8 uid[0x10];
5360 : :
5361 : : u8 reserved_at_20[0x10];
5362 : : u8 op_mod[0x10];
5363 : :
5364 : : u8 reserved_at_40[0x10];
5365 : : u8 vport_number[0x10];
5366 : :
5367 : : u8 reserved_at_60[0x10];
5368 : : u8 modify_field_select[0x10];
5369 : :
5370 : : u8 table_type[0x8];
5371 : : u8 reserved_at_88[0x18];
5372 : :
5373 : : u8 reserved_at_a0[0x8];
5374 : : u8 table_id[0x18];
5375 : :
5376 : : struct mlx5_ifc_flow_table_context_bits flow_table_context;
5377 : : };
5378 : :
5379 : : struct mlx5_ifc_modify_flow_table_out_bits {
5380 : : u8 status[0x8];
5381 : : u8 reserved_at_8[0x18];
5382 : :
5383 : : u8 syndrome[0x20];
5384 : :
5385 : : u8 reserved_at_40[0x60];
5386 : : };
5387 : :
5388 : : struct mlx5_ifc_packet_reformat_context_in_bits {
5389 : : u8 reformat_type[0x8];
5390 : : u8 reserved_at_8[0x4];
5391 : : u8 reformat_param_0[0x4];
5392 : : u8 reserved_at_16[0x6];
5393 : : u8 reformat_data_size[0xa];
5394 : :
5395 : : u8 reformat_param_1[0x8];
5396 : : u8 reserved_at_40[0x8];
5397 : : u8 reformat_data[6][0x8];
5398 : :
5399 : : u8 more_reformat_data[][0x8];
5400 : : };
5401 : :
5402 : : struct mlx5_ifc_alloc_packet_reformat_context_in_bits {
5403 : : u8 opcode[0x10];
5404 : : u8 uid[0x10];
5405 : :
5406 : : u8 reserved_at_20[0x10];
5407 : : u8 op_mod[0x10];
5408 : :
5409 : : u8 reserved_at_40[0xa0];
5410 : :
5411 : : u8 packet_reformat_context[];
5412 : : };
5413 : :
5414 : : struct mlx5_ifc_alloc_packet_reformat_out_bits {
5415 : : u8 status[0x8];
5416 : : u8 reserved_at_8[0x18];
5417 : :
5418 : : u8 syndrome[0x20];
5419 : :
5420 : : u8 packet_reformat_id[0x20];
5421 : :
5422 : : u8 reserved_at_60[0x20];
5423 : : };
5424 : :
5425 : : /* CQE format mask. */
5426 : : #define MLX5E_CQE_FORMAT_MASK 0xc
5427 : :
5428 : : /* MPW opcode. */
5429 : : #define MLX5_OPC_MOD_MPW 0x01
5430 : :
5431 : : /* Compressed Rx CQE structure. */
5432 : : struct mlx5_mini_cqe8 {
5433 : : union {
5434 : : uint32_t rx_hash_result;
5435 : : struct {
5436 : : union {
5437 : : uint16_t checksum;
5438 : : uint16_t flow_tag_high;
5439 : : struct {
5440 : : uint8_t reserved;
5441 : : uint8_t hdr_type;
5442 : : };
5443 : : };
5444 : : uint16_t stride_idx;
5445 : : };
5446 : : struct {
5447 : : uint16_t wqe_counter;
5448 : : uint8_t validity_iteration_count;
5449 : : uint8_t s_wqe_opcode;
5450 : : } s_wqe_info;
5451 : : };
5452 : : union {
5453 : : uint32_t byte_cnt_flow;
5454 : : uint32_t byte_cnt;
5455 : : };
5456 : : };
5457 : :
5458 : : /* Mini CQE responder format. */
5459 : : enum {
5460 : : MLX5_CQE_RESP_FORMAT_HASH = 0x0,
5461 : : MLX5_CQE_RESP_FORMAT_CSUM = 0x1,
5462 : : MLX5_CQE_RESP_FORMAT_FTAG_STRIDX = 0x2,
5463 : : MLX5_CQE_RESP_FORMAT_CSUM_STRIDX = 0x3,
5464 : : MLX5_CQE_RESP_FORMAT_L34H_STRIDX = 0x4,
5465 : : };
5466 : :
5467 : : /* srTCM PRM flow meter parameters. */
5468 : : enum {
5469 : : MLX5_FLOW_COLOR_RED = 0,
5470 : : MLX5_FLOW_COLOR_YELLOW,
5471 : : MLX5_FLOW_COLOR_GREEN,
5472 : : MLX5_FLOW_COLOR_UNDEFINED,
5473 : : };
5474 : :
5475 : : /* Maximum value of srTCM & trTCM metering parameters. */
5476 : : #define MLX5_SRTCM_XBS_MAX (0xFF * (1ULL << 0x1F))
5477 : : #define MLX5_SRTCM_XIR_MAX (8 * (1ULL << 30) * 0xFF)
5478 : :
5479 : : /* The bits meter color use. */
5480 : : #define MLX5_MTR_COLOR_BITS 8
5481 : :
5482 : : /* The bit size of one register. */
5483 : : #define MLX5_REG_BITS 32
5484 : :
5485 : : /* Idle bits for non-color usage in color register. */
5486 : : #define MLX5_MTR_IDLE_BITS_IN_COLOR_REG (MLX5_REG_BITS - MLX5_MTR_COLOR_BITS)
5487 : :
5488 : : /* Length mode of dynamic flex parser graph node. */
5489 : : enum mlx5_parse_graph_node_len_mode {
5490 : : MLX5_GRAPH_NODE_LEN_FIXED = 0x0,
5491 : : MLX5_GRAPH_NODE_LEN_FIELD = 0x1,
5492 : : MLX5_GRAPH_NODE_LEN_BITMASK = 0x2,
5493 : : };
5494 : :
5495 : : /* Offset mode of the samples of flex parser. */
5496 : : enum mlx5_parse_graph_flow_match_sample_offset_mode {
5497 : : MLX5_GRAPH_SAMPLE_OFFSET_FIXED = 0x0,
5498 : : MLX5_GRAPH_SAMPLE_OFFSET_FIELD = 0x1,
5499 : : MLX5_GRAPH_SAMPLE_OFFSET_BITMASK = 0x2,
5500 : : };
5501 : :
5502 : : enum mlx5_parse_graph_flow_match_sample_tunnel_mode {
5503 : : MLX5_GRAPH_SAMPLE_TUNNEL_OUTER = 0x0,
5504 : : MLX5_GRAPH_SAMPLE_TUNNEL_INNER = 0x1,
5505 : : MLX5_GRAPH_SAMPLE_TUNNEL_FIRST = 0x2
5506 : : };
5507 : :
5508 : : /* Node index for an input / output arc of the flex parser graph. */
5509 : : enum mlx5_parse_graph_arc_node_index {
5510 : : MLX5_GRAPH_ARC_NODE_NULL = 0x0,
5511 : : MLX5_GRAPH_ARC_NODE_HEAD = 0x1,
5512 : : MLX5_GRAPH_ARC_NODE_MAC = 0x2,
5513 : : MLX5_GRAPH_ARC_NODE_IP = 0x3,
5514 : : MLX5_GRAPH_ARC_NODE_GRE = 0x4,
5515 : : MLX5_GRAPH_ARC_NODE_UDP = 0x5,
5516 : : MLX5_GRAPH_ARC_NODE_MPLS = 0x6,
5517 : : MLX5_GRAPH_ARC_NODE_TCP = 0x7,
5518 : : MLX5_GRAPH_ARC_NODE_VXLAN_GPE = 0x8,
5519 : : MLX5_GRAPH_ARC_NODE_GENEVE = 0x9,
5520 : : MLX5_GRAPH_ARC_NODE_IPSEC_ESP = 0xa,
5521 : : MLX5_GRAPH_ARC_NODE_IPV4 = 0xb,
5522 : : MLX5_GRAPH_ARC_NODE_IPV6 = 0xc,
5523 : : MLX5_GRAPH_ARC_NODE_PROGRAMMABLE = 0x1f,
5524 : : };
5525 : :
5526 : : enum mlx5_packet_reformat_context_reformat_type {
5527 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_L2_TO_L2_TUNNEL = 0x2,
5528 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_L2_TO_L3_TUNNEL = 0x4,
5529 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_ADD_ESP_TRANSPORT_OVER_IPV4 = 0x5,
5530 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_L2_TO_L3_ESP_TUNNEL = 0x6,
5531 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_ADD_ESP_TRANSPORT_OVER_UDPV4 = 0x7,
5532 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_DEL_ESP_TRANSPORT = 0x8,
5533 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_L3_ESP_TUNNEL_TO_L2 = 0x9,
5534 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_DEL_ESP_TRANSPORT_OVER_UDP = 0xA,
5535 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_ADD_ESP_TRANSPORT_OVER_IPV6 = 0xB,
5536 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_ADD_ESP_TRANSPORT_OVER_UDPV6 = 0xC,
5537 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_ADD_NISP_TNL = 0xD,
5538 : : MLX5_PACKET_REFORMAT_CONTEXT_REFORMAT_TYPE_REMOVE_NISP_TNL = 0xE,
5539 : : };
5540 : :
5541 : : #define MLX5_PARSE_GRAPH_FLOW_SAMPLE_MAX 8
5542 : : #define MLX5_PARSE_GRAPH_IN_ARC_MAX 8
5543 : : #define MLX5_PARSE_GRAPH_OUT_ARC_MAX 8
5544 : :
5545 : : /**
5546 : : * Convert a user mark to flow mark.
5547 : : *
5548 : : * @param val
5549 : : * Mark value to convert.
5550 : : *
5551 : : * @return
5552 : : * Converted mark value.
5553 : : */
5554 : : static inline uint32_t
5555 : 0 : mlx5_flow_mark_set(uint32_t val)
5556 : : {
5557 : : uint32_t ret;
5558 : :
5559 : : /*
5560 : : * Add one to the user value to differentiate un-marked flows from
5561 : : * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
5562 : : * remains untouched.
5563 : : */
5564 [ # # # # : 0 : if (val != MLX5_FLOW_MARK_DEFAULT)
# # ]
5565 : 0 : ++val;
5566 : : #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
5567 : : /*
5568 : : * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
5569 : : * word, byte-swapped by the kernel on little-endian systems. In this
5570 : : * case, left-shifting the resulting big-endian value ensures the
5571 : : * least significant 24 bits are retained when converting it back.
5572 : : */
5573 [ # # # # : 0 : ret = rte_cpu_to_be_32(val) >> 8;
# # ]
5574 : : #else
5575 : : ret = val;
5576 : : #endif
5577 : 0 : return ret;
5578 : : }
5579 : :
5580 : : /**
5581 : : * Convert a mark to user mark.
5582 : : *
5583 : : * @param val
5584 : : * Mark value to convert.
5585 : : *
5586 : : * @return
5587 : : * Converted mark value.
5588 : : */
5589 : : static inline uint32_t
5590 : : mlx5_flow_mark_get(uint32_t val)
5591 : : {
5592 : : /*
5593 : : * Subtract one from the retrieved value. It was added by
5594 : : * mlx5_flow_mark_set() to distinguish unmarked flows.
5595 : : */
5596 : : #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
5597 : 0 : return (val >> 8) - 1;
5598 : : #else
5599 : : return val - 1;
5600 : : #endif
5601 : : }
5602 : :
5603 : : /**
5604 : : * Convert a timestamp format to configure settings in the queue context.
5605 : : *
5606 : : * @param val
5607 : : * timestamp format supported by the queue.
5608 : : *
5609 : : * @return
5610 : : * Converted timestamp format settings.
5611 : : */
5612 : : static inline uint32_t
5613 : : mlx5_ts_format_conv(uint32_t ts_format)
5614 : : {
5615 : : return ts_format == MLX5_HCA_CAP_TIMESTAMP_FORMAT_FR ?
5616 [ # # ]: 0 : MLX5_QPC_TIMESTAMP_FORMAT_FREE_RUNNING :
5617 : : MLX5_QPC_TIMESTAMP_FORMAT_DEFAULT;
5618 : : }
5619 : :
5620 : : #endif /* RTE_PMD_MLX5_PRM_H_ */
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