Branch data Line data Source code
1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2017 Intel Corporation
3 : : */
4 : :
5 : : #ifndef _IAVF_RXTX_H_
6 : : #define _IAVF_RXTX_H_
7 : :
8 : : #include "../common/rx.h"
9 : : #include "../common/tx.h"
10 : :
11 : : /* In QLEN must be whole number of 32 descriptors. */
12 : : #define IAVF_ALIGN_RING_DESC 32
13 : : #define IAVF_MIN_RING_DESC 64
14 : : #define IAVF_MAX_RING_DESC 4096
15 : : #define IAVF_DMA_MEM_ALIGN 4096
16 : : /* Base address of the HW descriptor ring should be 128B aligned. */
17 : : #define IAVF_RING_BASE_ALIGN 128
18 : :
19 : : /* used for Rx Bulk Allocate */
20 : : #define IAVF_RX_MAX_BURST 32
21 : :
22 : : /* Max data buffer size must be 16K - 128 bytes */
23 : : #define IAVF_RX_MAX_DATA_BUF_SIZE (16 * 1024 - 128)
24 : :
25 : : /* used for Vector PMD */
26 : : #define IAVF_VPMD_RX_MAX_BURST 32
27 : : #define IAVF_VPMD_TX_MAX_BURST 32
28 : : #define IAVF_RXQ_REARM_THRESH 32
29 : : #define IAVF_VPMD_DESCS_PER_LOOP 4
30 : : #define IAVF_VPMD_TX_MAX_FREE_BUF 64
31 : :
32 : : #define IAVF_TX_NO_VECTOR_FLAGS ( \
33 : : RTE_ETH_TX_OFFLOAD_VLAN_INSERT | \
34 : : RTE_ETH_TX_OFFLOAD_QINQ_INSERT | \
35 : : RTE_ETH_TX_OFFLOAD_MULTI_SEGS | \
36 : : RTE_ETH_TX_OFFLOAD_TCP_TSO | \
37 : : RTE_ETH_TX_OFFLOAD_VXLAN_TNL_TSO | \
38 : : RTE_ETH_TX_OFFLOAD_GRE_TNL_TSO | \
39 : : RTE_ETH_TX_OFFLOAD_IPIP_TNL_TSO | \
40 : : RTE_ETH_TX_OFFLOAD_GENEVE_TNL_TSO | \
41 : : RTE_ETH_TX_OFFLOAD_SECURITY)
42 : :
43 : : #define IAVF_TX_VECTOR_OFFLOAD ( \
44 : : RTE_ETH_TX_OFFLOAD_IPV4_CKSUM | \
45 : : RTE_ETH_TX_OFFLOAD_SCTP_CKSUM | \
46 : : RTE_ETH_TX_OFFLOAD_UDP_CKSUM | \
47 : : RTE_ETH_TX_OFFLOAD_TCP_CKSUM)
48 : :
49 : : #define IAVF_TX_VECTOR_OFFLOAD_CTX ( \
50 : : RTE_ETH_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
51 : : RTE_ETH_TX_OFFLOAD_OUTER_UDP_CKSUM)
52 : :
53 : : #define IAVF_RX_VECTOR_OFFLOAD ( \
54 : : RTE_ETH_RX_OFFLOAD_CHECKSUM | \
55 : : RTE_ETH_RX_OFFLOAD_SCTP_CKSUM | \
56 : : RTE_ETH_RX_OFFLOAD_VLAN | \
57 : : RTE_ETH_RX_OFFLOAD_RSS_HASH | \
58 : : RTE_ETH_RX_OFFLOAD_TIMESTAMP)
59 : :
60 : : /**
61 : : * According to the vlan capabilities returned by the driver and FW, the vlan tci
62 : : * needs to be inserted to the L2TAG1 or L2TAG2 fields.
63 : : * If L2TAG1, it should be inserted to the L2TAG1 field in data desc.
64 : : * If L2TAG2, it should be inserted to the L2TAG2 field in ctx desc.
65 : : * Besides, tunneling parameters and other fields need be configured in ctx desc
66 : : * if the outer checksum offload is enabled.
67 : : */
68 : :
69 : : #define IAVF_VECTOR_PATH 0
70 : : #define IAVF_VECTOR_OFFLOAD_PATH 1
71 : : #define IAVF_VECTOR_CTX_OFFLOAD_PATH 2
72 : : #define IAVF_VECTOR_CTX_PATH 3
73 : :
74 : : #define DEFAULT_TX_RS_THRESH 32
75 : : #define DEFAULT_TX_FREE_THRESH 32
76 : :
77 : : #define IAVF_MIN_TSO_MSS 256
78 : : #define IAVF_MAX_TSO_MSS 9668
79 : : #define IAVF_TSO_MAX_SEG UINT8_MAX
80 : : #define IAVF_TX_MAX_MTU_SEG 8
81 : :
82 : : #define IAVF_TX_MIN_PKT_LEN 17
83 : :
84 : : #define IAVF_TX_CKSUM_OFFLOAD_MASK ( \
85 : : RTE_MBUF_F_TX_IP_CKSUM | \
86 : : RTE_MBUF_F_TX_L4_MASK | \
87 : : RTE_MBUF_F_TX_TCP_SEG | \
88 : : RTE_MBUF_F_TX_UDP_SEG | \
89 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
90 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM)
91 : :
92 : : #define IAVF_TX_OFFLOAD_MASK ( \
93 : : RTE_MBUF_F_TX_OUTER_IPV6 | \
94 : : RTE_MBUF_F_TX_OUTER_IPV4 | \
95 : : RTE_MBUF_F_TX_IPV6 | \
96 : : RTE_MBUF_F_TX_IPV4 | \
97 : : RTE_MBUF_F_TX_VLAN | \
98 : : RTE_MBUF_F_TX_IP_CKSUM | \
99 : : RTE_MBUF_F_TX_L4_MASK | \
100 : : RTE_MBUF_F_TX_TCP_SEG | \
101 : : RTE_MBUF_F_TX_UDP_SEG | \
102 : : RTE_MBUF_F_TX_TUNNEL_MASK | \
103 : : RTE_MBUF_F_TX_OUTER_IP_CKSUM | \
104 : : RTE_MBUF_F_TX_OUTER_UDP_CKSUM | \
105 : : RTE_MBUF_F_TX_SEC_OFFLOAD)
106 : :
107 : : #define IAVF_TX_OFFLOAD_NOTSUP_MASK \
108 : : (RTE_MBUF_F_TX_OFFLOAD_MASK ^ IAVF_TX_OFFLOAD_MASK)
109 : :
110 : : /* HW requires that TX buffer size ranges from 1B up to (16K-1)B. */
111 : : #define IAVF_MAX_DATA_PER_TXD \
112 : : (IAVF_TXD_QW1_TX_BUF_SZ_MASK >> IAVF_TXD_QW1_TX_BUF_SZ_SHIFT)
113 : :
114 : : #define IAVF_TX_LLDP_DYNFIELD "intel_pmd_dynfield_tx_lldp"
115 : : #define IAVF_CHECK_TX_LLDP(m) \
116 : : ((rte_pmd_iavf_tx_lldp_dynfield_offset > 0) && \
117 : : (*RTE_MBUF_DYNFIELD((m), \
118 : : rte_pmd_iavf_tx_lldp_dynfield_offset, \
119 : : uint8_t *)))
120 : :
121 : : extern uint64_t iavf_timestamp_dynflag;
122 : : extern int iavf_timestamp_dynfield_offset;
123 : : extern int rte_pmd_iavf_tx_lldp_dynfield_offset;
124 : :
125 : : /**
126 : : * Rx Flex Descriptors
127 : : * These descriptors are used instead of the legacy version descriptors
128 : : */
129 : : union iavf_16b_rx_flex_desc {
130 : : struct {
131 : : __le64 pkt_addr; /* Packet buffer address */
132 : : __le64 hdr_addr; /* Header buffer address */
133 : : /* bit 0 of hdr_addr is DD bit */
134 : : } read;
135 : : struct {
136 : : /* Qword 0 */
137 : : u8 rxdid; /* descriptor builder profile ID */
138 : : u8 mir_id_umb_cast; /* mirror=[5:0], umb=[7:6] */
139 : : __le16 ptype_flex_flags0; /* ptype=[9:0], ff0=[15:10] */
140 : : __le16 pkt_len; /* [15:14] are reserved */
141 : : __le16 hdr_len_sph_flex_flags1; /* header=[10:0] */
142 : : /* sph=[11:11] */
143 : : /* ff1/ext=[15:12] */
144 : :
145 : : /* Qword 1 */
146 : : __le16 status_error0;
147 : : __le16 l2tag1;
148 : : __le16 flex_meta0;
149 : : __le16 flex_meta1;
150 : : } wb; /* writeback */
151 : : };
152 : :
153 : : union iavf_32b_rx_flex_desc {
154 : : struct {
155 : : __le64 pkt_addr; /* Packet buffer address */
156 : : __le64 hdr_addr; /* Header buffer address */
157 : : /* bit 0 of hdr_addr is DD bit */
158 : : __le64 rsvd1;
159 : : __le64 rsvd2;
160 : : } read;
161 : : struct {
162 : : /* Qword 0 */
163 : : u8 rxdid; /* descriptor builder profile ID */
164 : : u8 mir_id_umb_cast; /* mirror=[5:0], umb=[7:6] */
165 : : __le16 ptype_flex_flags0; /* ptype=[9:0], ff0=[15:10] */
166 : : __le16 pkt_len; /* [15:14] are reserved */
167 : : __le16 hdr_len_sph_flex_flags1; /* header=[10:0] */
168 : : /* sph=[11:11] */
169 : : /* ff1/ext=[15:12] */
170 : :
171 : : /* Qword 1 */
172 : : __le16 status_error0;
173 : : __le16 l2tag1;
174 : : __le16 flex_meta0;
175 : : __le16 flex_meta1;
176 : :
177 : : /* Qword 2 */
178 : : __le16 status_error1;
179 : : u8 flex_flags2;
180 : : u8 time_stamp_low;
181 : : __le16 l2tag2_1st;
182 : : __le16 l2tag2_2nd;
183 : :
184 : : /* Qword 3 */
185 : : __le16 flex_meta2;
186 : : __le16 flex_meta3;
187 : : union {
188 : : struct {
189 : : __le16 flex_meta4;
190 : : __le16 flex_meta5;
191 : : } flex;
192 : : __le32 ts_high;
193 : : } flex_ts;
194 : : } wb; /* writeback */
195 : : };
196 : :
197 : : /* HW desc structure, both 16-byte and 32-byte types are supported */
198 : : #ifdef RTE_LIBRTE_IAVF_16BYTE_RX_DESC
199 : : #define iavf_rx_desc iavf_16byte_rx_desc
200 : : #define iavf_rx_flex_desc iavf_16b_rx_flex_desc
201 : : #else
202 : : #define iavf_rx_desc iavf_32byte_rx_desc
203 : : #define iavf_rx_flex_desc iavf_32b_rx_flex_desc
204 : : #endif
205 : :
206 : : typedef void (*iavf_rxd_to_pkt_fields_t)(struct iavf_rx_queue *rxq,
207 : : struct rte_mbuf *mb,
208 : : volatile union iavf_rx_flex_desc *rxdp);
209 : :
210 : : struct iavf_rxq_ops {
211 : : void (*release_mbufs)(struct iavf_rx_queue *rxq);
212 : : };
213 : :
214 : : struct iavf_txq_ops {
215 : : void (*release_mbufs)(struct ci_tx_queue *txq);
216 : : };
217 : :
218 : :
219 : : struct iavf_rx_queue_stats {
220 : : uint64_t reserved;
221 : : struct iavf_ipsec_crypto_stats ipsec_crypto;
222 : : };
223 : :
224 : : /* Structure associated with each Rx queue. */
225 : : struct iavf_rx_queue {
226 : : struct rte_mempool *mp; /* mbuf pool to populate Rx ring */
227 : : const struct rte_memzone *mz; /* memzone for Rx ring */
228 : : volatile union iavf_rx_desc *rx_ring; /* Rx ring virtual address */
229 : : uint64_t rx_ring_phys_addr; /* Rx ring DMA address */
230 : : struct rte_mbuf **sw_ring; /* address of SW ring */
231 : : uint16_t nb_rx_desc; /* ring length */
232 : : uint16_t rx_tail; /* current value of tail */
233 : : volatile uint8_t *qrx_tail; /* register address of tail */
234 : : uint16_t rx_free_thresh; /* max free RX desc to hold */
235 : : uint16_t nb_rx_hold; /* number of held free RX desc */
236 : : struct rte_mbuf *pkt_first_seg; /* first segment of current packet */
237 : : struct rte_mbuf *pkt_last_seg; /* last segment of current packet */
238 : : struct rte_mbuf fake_mbuf; /* dummy mbuf */
239 : : uint8_t rxdid;
240 : : uint8_t rel_mbufs_type;
241 : :
242 : : /* used for VPMD */
243 : : uint16_t rxrearm_nb; /* number of remaining to be re-armed */
244 : : uint16_t rxrearm_start; /* the idx we start the re-arming from */
245 : : uint64_t mbuf_initializer; /* value to init mbufs */
246 : :
247 : : /* for rx bulk */
248 : : uint16_t rx_nb_avail; /* number of staged packets ready */
249 : : uint16_t rx_next_avail; /* index of next staged packets */
250 : : uint16_t rx_free_trigger; /* triggers rx buffer allocation */
251 : : struct rte_mbuf *rx_stage[IAVF_RX_MAX_BURST * 2]; /* store mbuf */
252 : :
253 : : uint16_t port_id; /* device port ID */
254 : : uint8_t crc_len; /* 0 if CRC stripped, 4 otherwise */
255 : : uint8_t fdir_enabled; /* 0 if FDIR disabled, 1 when enabled */
256 : : uint16_t queue_id; /* Rx queue index */
257 : : uint16_t rx_buf_len; /* The packet buffer size */
258 : : uint16_t rx_hdr_len; /* The header buffer size */
259 : : uint16_t max_pkt_len; /* Maximum packet length */
260 : : struct iavf_vsi *vsi; /**< the VSI this queue belongs to */
261 : :
262 : : bool q_set; /* if rx queue has been configured */
263 : : bool rx_deferred_start; /* don't start this queue in dev start */
264 : : const struct iavf_rxq_ops *ops;
265 : : uint8_t rx_flags;
266 : : #define IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG1 BIT(0)
267 : : #define IAVF_RX_FLAGS_VLAN_TAG_LOC_L2TAG2_2 BIT(1)
268 : : uint8_t proto_xtr; /* protocol extraction type */
269 : : uint64_t xtr_ol_flag;
270 : : /* flexible descriptor metadata extraction offload flag */
271 : : struct iavf_rx_queue_stats stats;
272 : : uint64_t offloads;
273 : : uint64_t phc_time;
274 : : uint64_t hw_time_update;
275 : : };
276 : :
277 : : /* Offload features */
278 : : union iavf_tx_offload {
279 : : uint64_t data;
280 : : struct {
281 : : uint64_t l2_len:7; /* L2 (MAC) Header Length. */
282 : : uint64_t l3_len:9; /* L3 (IP) Header Length. */
283 : : uint64_t l4_len:8; /* L4 Header Length. */
284 : : uint64_t tso_segsz:16; /* TCP TSO segment size */
285 : : /* uint64_t unused : 24; */
286 : : };
287 : : };
288 : :
289 : : /* Rx Flex Descriptor
290 : : * RxDID Profile ID 16-21
291 : : * Flex-field 0: RSS hash lower 16-bits
292 : : * Flex-field 1: RSS hash upper 16-bits
293 : : * Flex-field 2: Flow ID lower 16-bits
294 : : * Flex-field 3: Flow ID upper 16-bits
295 : : * Flex-field 4: AUX0
296 : : * Flex-field 5: AUX1
297 : : */
298 : : struct iavf_32b_rx_flex_desc_comms {
299 : : /* Qword 0 */
300 : : u8 rxdid;
301 : : u8 mir_id_umb_cast;
302 : : __le16 ptype_flexi_flags0;
303 : : __le16 pkt_len;
304 : : __le16 hdr_len_sph_flex_flags1;
305 : :
306 : : /* Qword 1 */
307 : : __le16 status_error0;
308 : : __le16 l2tag1;
309 : : __le32 rss_hash;
310 : :
311 : : /* Qword 2 */
312 : : __le16 status_error1;
313 : : u8 flexi_flags2;
314 : : u8 ts_low;
315 : : __le16 l2tag2_1st;
316 : : __le16 l2tag2_2nd;
317 : :
318 : : /* Qword 3 */
319 : : __le32 flow_id;
320 : : union {
321 : : struct {
322 : : __le16 aux0;
323 : : __le16 aux1;
324 : : } flex;
325 : : __le32 ts_high;
326 : : } flex_ts;
327 : : };
328 : :
329 : : /* Rx Flex Descriptor
330 : : * RxDID Profile ID 22-23 (swap Hash and FlowID)
331 : : * Flex-field 0: Flow ID lower 16-bits
332 : : * Flex-field 1: Flow ID upper 16-bits
333 : : * Flex-field 2: RSS hash lower 16-bits
334 : : * Flex-field 3: RSS hash upper 16-bits
335 : : * Flex-field 4: AUX0
336 : : * Flex-field 5: AUX1
337 : : */
338 : : struct iavf_32b_rx_flex_desc_comms_ovs {
339 : : /* Qword 0 */
340 : : u8 rxdid;
341 : : u8 mir_id_umb_cast;
342 : : __le16 ptype_flexi_flags0;
343 : : __le16 pkt_len;
344 : : __le16 hdr_len_sph_flex_flags1;
345 : :
346 : : /* Qword 1 */
347 : : __le16 status_error0;
348 : : __le16 l2tag1;
349 : : __le32 flow_id;
350 : :
351 : : /* Qword 2 */
352 : : __le16 status_error1;
353 : : u8 flexi_flags2;
354 : : u8 ts_low;
355 : : __le16 l2tag2_1st;
356 : : __le16 l2tag2_2nd;
357 : :
358 : : /* Qword 3 */
359 : : __le32 rss_hash;
360 : : union {
361 : : struct {
362 : : __le16 aux0;
363 : : __le16 aux1;
364 : : } flex;
365 : : __le32 ts_high;
366 : : } flex_ts;
367 : : };
368 : :
369 : : /* Rx Flex Descriptor
370 : : * RxDID Profile ID 24 Inline IPsec
371 : : * Flex-field 0: RSS hash lower 16-bits
372 : : * Flex-field 1: RSS hash upper 16-bits
373 : : * Flex-field 2: Flow ID lower 16-bits
374 : : * Flex-field 3: Flow ID upper 16-bits
375 : : * Flex-field 4: Inline IPsec SAID lower 16-bits
376 : : * Flex-field 5: Inline IPsec SAID upper 16-bits
377 : : */
378 : : struct iavf_32b_rx_flex_desc_comms_ipsec {
379 : : /* Qword 0 */
380 : : u8 rxdid;
381 : : u8 mir_id_umb_cast;
382 : : __le16 ptype_flexi_flags0;
383 : : __le16 pkt_len;
384 : : __le16 hdr_len_sph_flex_flags1;
385 : :
386 : : /* Qword 1 */
387 : : __le16 status_error0;
388 : : __le16 l2tag1;
389 : : __le32 rss_hash;
390 : :
391 : : /* Qword 2 */
392 : : __le16 status_error1;
393 : : u8 flexi_flags2;
394 : : u8 ts_low;
395 : : __le16 l2tag2_1st;
396 : : __le16 l2tag2_2nd;
397 : :
398 : : /* Qword 3 */
399 : : __le32 flow_id;
400 : : __le32 ipsec_said;
401 : : };
402 : :
403 : : enum iavf_rxtx_rel_mbufs_type {
404 : : IAVF_REL_MBUFS_DEFAULT = 0,
405 : : IAVF_REL_MBUFS_SSE_VEC = 1,
406 : : IAVF_REL_MBUFS_AVX512_VEC = 2,
407 : : };
408 : :
409 : : /* Receive Flex Descriptor profile IDs: There are a total
410 : : * of 64 profiles where profile IDs 0/1 are for legacy; and
411 : : * profiles 2-63 are flex profiles that can be programmed
412 : : * with a specific metadata (profile 7 reserved for HW)
413 : : */
414 : : enum iavf_rxdid {
415 : : IAVF_RXDID_LEGACY_0 = 0,
416 : : IAVF_RXDID_LEGACY_1 = 1,
417 : : IAVF_RXDID_FLEX_NIC = 2,
418 : : IAVF_RXDID_FLEX_NIC_2 = 6,
419 : : IAVF_RXDID_HW = 7,
420 : : IAVF_RXDID_COMMS_GENERIC = 16,
421 : : IAVF_RXDID_COMMS_AUX_VLAN = 17,
422 : : IAVF_RXDID_COMMS_AUX_IPV4 = 18,
423 : : IAVF_RXDID_COMMS_AUX_IPV6 = 19,
424 : : IAVF_RXDID_COMMS_AUX_IPV6_FLOW = 20,
425 : : IAVF_RXDID_COMMS_AUX_TCP = 21,
426 : : IAVF_RXDID_COMMS_OVS_1 = 22,
427 : : IAVF_RXDID_COMMS_OVS_2 = 23,
428 : : IAVF_RXDID_COMMS_IPSEC_CRYPTO = 24,
429 : : IAVF_RXDID_COMMS_AUX_IP_OFFSET = 25,
430 : : IAVF_RXDID_LAST = 63,
431 : : };
432 : :
433 : : enum iavf_rx_flex_desc_status_error_0_bits {
434 : : /* Note: These are predefined bit offsets */
435 : : IAVF_RX_FLEX_DESC_STATUS0_DD_S = 0,
436 : : IAVF_RX_FLEX_DESC_STATUS0_EOF_S,
437 : : IAVF_RX_FLEX_DESC_STATUS0_HBO_S,
438 : : IAVF_RX_FLEX_DESC_STATUS0_L3L4P_S,
439 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_IPE_S,
440 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_L4E_S,
441 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EIPE_S,
442 : : IAVF_RX_FLEX_DESC_STATUS0_XSUM_EUDPE_S,
443 : : IAVF_RX_FLEX_DESC_STATUS0_LPBK_S,
444 : : IAVF_RX_FLEX_DESC_STATUS0_IPV6EXADD_S,
445 : : IAVF_RX_FLEX_DESC_STATUS0_RXE_S,
446 : : IAVF_RX_FLEX_DESC_STATUS0_CRCP_S,
447 : : IAVF_RX_FLEX_DESC_STATUS0_RSS_VALID_S,
448 : : IAVF_RX_FLEX_DESC_STATUS0_L2TAG1P_S,
449 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD0_VALID_S,
450 : : IAVF_RX_FLEX_DESC_STATUS0_XTRMD1_VALID_S,
451 : : IAVF_RX_FLEX_DESC_STATUS0_LAST /* this entry must be last!!! */
452 : : };
453 : :
454 : : enum iavf_rx_flex_desc_status_error_1_bits {
455 : : /* Note: These are predefined bit offsets */
456 : : /* Bits 3:0 are reserved for inline ipsec status */
457 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0 = 0,
458 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1,
459 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2,
460 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3,
461 : : IAVF_RX_FLEX_DESC_STATUS1_NAT_S,
462 : : IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_PROCESSED,
463 : : /* [10:6] reserved */
464 : : IAVF_RX_FLEX_DESC_STATUS1_L2TAG2P_S = 11,
465 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD2_VALID_S = 12,
466 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD3_VALID_S = 13,
467 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD4_VALID_S = 14,
468 : : IAVF_RX_FLEX_DESC_STATUS1_XTRMD5_VALID_S = 15,
469 : : IAVF_RX_FLEX_DESC_STATUS1_LAST /* this entry must be last!!! */
470 : : };
471 : :
472 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_STATUS_MASK ( \
473 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_0) | \
474 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_1) | \
475 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_2) | \
476 : : BIT(IAVF_RX_FLEX_DESC_STATUS1_IPSEC_CRYPTO_STATUS_3))
477 : :
478 : : enum iavf_rx_flex_desc_ipsec_crypto_status {
479 : : IAVF_IPSEC_CRYPTO_STATUS_SUCCESS = 0,
480 : : IAVF_IPSEC_CRYPTO_STATUS_SAD_MISS,
481 : : IAVF_IPSEC_CRYPTO_STATUS_NOT_PROCESSED,
482 : : IAVF_IPSEC_CRYPTO_STATUS_ICV_CHECK_FAIL,
483 : : IAVF_IPSEC_CRYPTO_STATUS_LENGTH_ERR,
484 : : /* Reserved */
485 : : IAVF_IPSEC_CRYPTO_STATUS_MISC_ERR = 0xF
486 : : };
487 : :
488 : :
489 : :
490 : : #define IAVF_TXD_DATA_QW1_DTYPE_SHIFT (0)
491 : : #define IAVF_TXD_DATA_QW1_DTYPE_MASK (0xFUL << IAVF_TXD_QW1_DTYPE_SHIFT)
492 : :
493 : : #define IAVF_TXD_DATA_QW1_CMD_SHIFT (4)
494 : : #define IAVF_TXD_DATA_QW1_CMD_MASK (0x3FFUL << IAVF_TXD_DATA_QW1_CMD_SHIFT)
495 : :
496 : : #define IAVF_TXD_DATA_QW1_OFFSET_SHIFT (16)
497 : : #define IAVF_TXD_DATA_QW1_OFFSET_MASK (0x3FFFFULL << \
498 : : IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
499 : :
500 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT (IAVF_TXD_DATA_QW1_OFFSET_SHIFT)
501 : : #define IAVF_TXD_DATA_QW1_OFFSET_MACLEN_MASK \
502 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_MACLEN_SHIFT)
503 : :
504 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT \
505 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
506 : : #define IAVF_TXD_DATA_QW1_OFFSET_IPLEN_MASK \
507 : : (0x7FUL << IAVF_TXD_DATA_QW1_OFFSET_IPLEN_SHIFT)
508 : :
509 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT \
510 : : (IAVF_TXD_DATA_QW1_OFFSET_SHIFT + IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
511 : : #define IAVF_TXD_DATA_QW1_OFFSET_L4LEN_MASK \
512 : : (0xFUL << IAVF_TXD_DATA_QW1_OFFSET_L4LEN_SHIFT)
513 : :
514 : : #define IAVF_TXD_DATA_QW1_MACLEN_MASK \
515 : : (0x7FUL << IAVF_TX_DESC_LENGTH_MACLEN_SHIFT)
516 : : #define IAVF_TXD_DATA_QW1_IPLEN_MASK \
517 : : (0x7FUL << IAVF_TX_DESC_LENGTH_IPLEN_SHIFT)
518 : : #define IAVF_TXD_DATA_QW1_L4LEN_MASK \
519 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
520 : : #define IAVF_TXD_DATA_QW1_FCLEN_MASK \
521 : : (0xFUL << IAVF_TX_DESC_LENGTH_L4_FC_LEN_SHIFT)
522 : :
523 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT (34)
524 : : #define IAVF_TXD_DATA_QW1_TX_BUF_SZ_MASK \
525 : : (0x3FFFULL << IAVF_TXD_DATA_QW1_TX_BUF_SZ_SHIFT)
526 : :
527 : : #define IAVF_TXD_DATA_QW1_L2TAG1_SHIFT (48)
528 : : #define IAVF_TXD_DATA_QW1_L2TAG1_MASK \
529 : : (0xFFFFULL << IAVF_TXD_DATA_QW1_L2TAG1_SHIFT)
530 : :
531 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT (11)
532 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_MASK \
533 : : (0x7UL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_CIPHERBLK_SHIFT)
534 : :
535 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT (14)
536 : : #define IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_MASK \
537 : : (0xFUL << IAVF_TXD_CTX_QW1_IPSEC_PARAMS_ICVLEN_SHIFT)
538 : :
539 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT (30)
540 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_MASK \
541 : : (0x3FFFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
542 : :
543 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_SHIFT (30)
544 : : #define IAVF_TXD_CTX_QW1_TSYNC_PARAMS_TLEN_MASK \
545 : : (0x3FUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_TLEN_SHIFT)
546 : :
547 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT (50)
548 : : #define IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_MASK \
549 : : (0x3FFFUL << IAVF_TXD_CTX_QW1_SEG_PARAMS_MSS_SHIFT)
550 : :
551 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_SHIFT (0)
552 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPT_MASK (0x3UL)
553 : :
554 : : enum iavf_tx_ctx_desc_tunnel_external_ip_type {
555 : : IAVF_TX_CTX_DESC_EIPT_NONE,
556 : : IAVF_TX_CTX_DESC_EIPT_IPV6,
557 : : IAVF_TX_CTX_DESC_EIPT_IPV4_NO_CHECKSUM_OFFLOAD,
558 : : IAVF_TX_CTX_DESC_EIPT_IPV4_CHECKSUM_OFFLOAD
559 : : };
560 : :
561 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_SHIFT (2)
562 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIPLEN_MASK (0x7FUL)
563 : :
564 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_SHIFT (9)
565 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNT_MASK (0x3UL)
566 : :
567 : : enum iavf_tx_ctx_desc_tunnel_l4_tunnel_type {
568 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_NO_UDP_GRE,
569 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_UDP,
570 : : IAVF_TX_CTX_DESC_L4_TUN_TYP_GRE
571 : : };
572 : :
573 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_SHIFT (11)
574 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_EIP_NOINC_MASK (0x1UL)
575 : :
576 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_SHIFT (12)
577 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4TUNLEN_MASK (0x7FUL)
578 : :
579 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_SHIFT (19)
580 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_DECTTL_MASK (0xFUL)
581 : :
582 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_SHIFT (23)
583 : : #define IAVF_TXD_CTX_QW0_TUN_PARAMS_L4T_CS_MASK (0x1UL)
584 : :
585 : : #define IAVF_TXD_CTX_QW0_L2TAG2_PARAM (32)
586 : : #define IAVF_TXD_CTX_QW0_L2TAG2_MASK (0xFFFFUL)
587 : :
588 : :
589 : : #define IAVF_RX_FLEX_DESC_IPSEC_CRYPTO_SAID_MASK (0xFFFFF)
590 : :
591 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
592 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
593 : :
594 : :
595 : : /* for iavf_32b_rx_flex_desc.ptype_flex_flags0 member */
596 : : #define IAVF_RX_FLEX_DESC_PTYPE_M (0x3FF) /* 10-bits */
597 : :
598 : : /* for iavf_32b_rx_flex_desc.pkt_len member */
599 : : #define IAVF_RX_FLX_DESC_PKT_LEN_M (0x3FFF) /* 14-bits */
600 : :
601 : : int iavf_dev_rx_queue_setup(struct rte_eth_dev *dev,
602 : : uint16_t queue_idx,
603 : : uint16_t nb_desc,
604 : : unsigned int socket_id,
605 : : const struct rte_eth_rxconf *rx_conf,
606 : : struct rte_mempool *mp);
607 : :
608 : : int iavf_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id);
609 : : int iavf_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id);
610 : : void iavf_dev_rx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
611 : :
612 : : int iavf_dev_tx_queue_setup(struct rte_eth_dev *dev,
613 : : uint16_t queue_idx,
614 : : uint16_t nb_desc,
615 : : unsigned int socket_id,
616 : : const struct rte_eth_txconf *tx_conf);
617 : : int iavf_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id);
618 : : int iavf_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id);
619 : : int iavf_dev_tx_done_cleanup(void *txq, uint32_t free_cnt);
620 : : void iavf_dev_tx_queue_release(struct rte_eth_dev *dev, uint16_t qid);
621 : : void iavf_stop_queues(struct rte_eth_dev *dev);
622 : : uint16_t iavf_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
623 : : uint16_t nb_pkts);
624 : : uint16_t iavf_recv_pkts_flex_rxd(void *rx_queue,
625 : : struct rte_mbuf **rx_pkts,
626 : : uint16_t nb_pkts);
627 : : uint16_t iavf_recv_scattered_pkts(void *rx_queue,
628 : : struct rte_mbuf **rx_pkts,
629 : : uint16_t nb_pkts);
630 : : uint16_t iavf_recv_scattered_pkts_flex_rxd(void *rx_queue,
631 : : struct rte_mbuf **rx_pkts,
632 : : uint16_t nb_pkts);
633 : : uint16_t iavf_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
634 : : uint16_t nb_pkts);
635 : : uint16_t iavf_prep_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
636 : : uint16_t nb_pkts);
637 : : void iavf_set_rx_function(struct rte_eth_dev *dev);
638 : : void iavf_set_tx_function(struct rte_eth_dev *dev);
639 : : void iavf_dev_rxq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
640 : : struct rte_eth_rxq_info *qinfo);
641 : : void iavf_dev_txq_info_get(struct rte_eth_dev *dev, uint16_t queue_id,
642 : : struct rte_eth_txq_info *qinfo);
643 : : uint32_t iavf_dev_rxq_count(void *rx_queue);
644 : : int iavf_dev_rx_desc_status(void *rx_queue, uint16_t offset);
645 : : int iavf_dev_tx_desc_status(void *tx_queue, uint16_t offset);
646 : :
647 : : uint16_t iavf_recv_pkts_vec(void *rx_queue, struct rte_mbuf **rx_pkts,
648 : : uint16_t nb_pkts);
649 : : uint16_t iavf_recv_pkts_vec_flex_rxd(void *rx_queue, struct rte_mbuf **rx_pkts,
650 : : uint16_t nb_pkts);
651 : : uint16_t iavf_recv_scattered_pkts_vec(void *rx_queue,
652 : : struct rte_mbuf **rx_pkts,
653 : : uint16_t nb_pkts);
654 : : uint16_t iavf_recv_scattered_pkts_vec_flex_rxd(void *rx_queue,
655 : : struct rte_mbuf **rx_pkts,
656 : : uint16_t nb_pkts);
657 : : uint16_t iavf_xmit_fixed_burst_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
658 : : uint16_t nb_pkts);
659 : : uint16_t iavf_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
660 : : uint16_t nb_pkts);
661 : : uint16_t iavf_recv_pkts_vec_avx2_offload(void *rx_queue, struct rte_mbuf **rx_pkts,
662 : : uint16_t nb_pkts);
663 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd(void *rx_queue,
664 : : struct rte_mbuf **rx_pkts,
665 : : uint16_t nb_pkts);
666 : : uint16_t iavf_recv_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
667 : : struct rte_mbuf **rx_pkts,
668 : : uint16_t nb_pkts);
669 : : uint16_t iavf_recv_scattered_pkts_vec_avx2(void *rx_queue,
670 : : struct rte_mbuf **rx_pkts,
671 : : uint16_t nb_pkts);
672 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_offload(void *rx_queue,
673 : : struct rte_mbuf **rx_pkts,
674 : : uint16_t nb_pkts);
675 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd(void *rx_queue,
676 : : struct rte_mbuf **rx_pkts,
677 : : uint16_t nb_pkts);
678 : : uint16_t iavf_recv_scattered_pkts_vec_avx2_flex_rxd_offload(void *rx_queue,
679 : : struct rte_mbuf **rx_pkts,
680 : : uint16_t nb_pkts);
681 : : uint16_t iavf_xmit_pkts_vec(void *tx_queue, struct rte_mbuf **tx_pkts,
682 : : uint16_t nb_pkts);
683 : : uint16_t iavf_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
684 : : uint16_t nb_pkts);
685 : : uint16_t iavf_xmit_pkts_vec_avx2_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
686 : : uint16_t nb_pkts);
687 : : int iavf_get_monitor_addr(void *rx_queue, struct rte_power_monitor_cond *pmc);
688 : : int iavf_rx_vec_dev_check(struct rte_eth_dev *dev);
689 : : int iavf_tx_vec_dev_check(struct rte_eth_dev *dev);
690 : : int iavf_rxq_vec_setup(struct iavf_rx_queue *rxq);
691 : : int iavf_txq_vec_setup(struct ci_tx_queue *txq);
692 : : uint16_t iavf_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
693 : : uint16_t nb_pkts);
694 : : uint16_t iavf_recv_pkts_vec_avx512_offload(void *rx_queue,
695 : : struct rte_mbuf **rx_pkts,
696 : : uint16_t nb_pkts);
697 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd(void *rx_queue,
698 : : struct rte_mbuf **rx_pkts,
699 : : uint16_t nb_pkts);
700 : : uint16_t iavf_recv_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
701 : : struct rte_mbuf **rx_pkts,
702 : : uint16_t nb_pkts);
703 : : uint16_t iavf_recv_scattered_pkts_vec_avx512(void *rx_queue,
704 : : struct rte_mbuf **rx_pkts,
705 : : uint16_t nb_pkts);
706 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_offload(void *rx_queue,
707 : : struct rte_mbuf **rx_pkts,
708 : : uint16_t nb_pkts);
709 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd(void *rx_queue,
710 : : struct rte_mbuf **rx_pkts,
711 : : uint16_t nb_pkts);
712 : : uint16_t iavf_recv_scattered_pkts_vec_avx512_flex_rxd_offload(void *rx_queue,
713 : : struct rte_mbuf **rx_pkts,
714 : : uint16_t nb_pkts);
715 : : uint16_t iavf_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
716 : : uint16_t nb_pkts);
717 : : uint16_t iavf_xmit_pkts_vec_avx512_offload(void *tx_queue,
718 : : struct rte_mbuf **tx_pkts,
719 : : uint16_t nb_pkts);
720 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx_offload(void *tx_queue, struct rte_mbuf **tx_pkts,
721 : : uint16_t nb_pkts);
722 : : uint16_t iavf_xmit_pkts_vec_avx512_ctx(void *tx_queue, struct rte_mbuf **tx_pkts,
723 : : uint16_t nb_pkts);
724 : : int iavf_txq_vec_setup_avx512(struct ci_tx_queue *txq);
725 : :
726 : : uint8_t iavf_proto_xtr_type_to_rxdid(uint8_t xtr_type);
727 : :
728 : : void iavf_set_default_ptype_table(struct rte_eth_dev *dev);
729 : : void iavf_tx_queue_release_mbufs_avx512(struct ci_tx_queue *txq);
730 : : void iavf_rx_queue_release_mbufs_sse(struct iavf_rx_queue *rxq);
731 : : void iavf_tx_queue_release_mbufs_sse(struct ci_tx_queue *txq);
732 : :
733 : : static inline
734 : : void iavf_dump_rx_descriptor(struct iavf_rx_queue *rxq,
735 : : const volatile void *desc,
736 : : uint16_t rx_id)
737 : : {
738 : : #ifdef RTE_LIBRTE_IAVF_16BYTE_RX_DESC
739 : : const volatile union iavf_16byte_rx_desc *rx_desc = desc;
740 : :
741 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
742 : : rxq->queue_id, rx_id, rx_desc->read.pkt_addr,
743 : : rx_desc->read.hdr_addr);
744 : : #else
745 : : const volatile union iavf_32byte_rx_desc *rx_desc = desc;
746 : :
747 : : printf("Queue %d Rx_desc %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64
748 : : " QW2: 0x%016"PRIx64" QW3: 0x%016"PRIx64"\n", rxq->queue_id,
749 : : rx_id, rx_desc->read.pkt_addr, rx_desc->read.hdr_addr,
750 : : rx_desc->read.rsvd1, rx_desc->read.rsvd2);
751 : : #endif
752 : : }
753 : :
754 : : /* All the descriptors are 16 bytes, so just use one of them
755 : : * to print the qwords
756 : : */
757 : : static inline
758 : : void iavf_dump_tx_descriptor(const struct ci_tx_queue *txq,
759 : : const volatile void *desc, uint16_t tx_id)
760 : : {
761 : : const char *name;
762 : : const volatile struct iavf_tx_desc *tx_desc = desc;
763 : : enum iavf_tx_desc_dtype_value type;
764 : :
765 : :
766 : : type = (enum iavf_tx_desc_dtype_value)
767 : : rte_le_to_cpu_64(tx_desc->cmd_type_offset_bsz &
768 : : rte_cpu_to_le_64(IAVF_TXD_DATA_QW1_DTYPE_MASK));
769 : : switch (type) {
770 : : case IAVF_TX_DESC_DTYPE_DATA:
771 : : name = "Tx_data_desc";
772 : : break;
773 : : case IAVF_TX_DESC_DTYPE_CONTEXT:
774 : : name = "Tx_context_desc";
775 : : break;
776 : : case IAVF_TX_DESC_DTYPE_IPSEC:
777 : : name = "Tx_IPsec_desc";
778 : : break;
779 : : default:
780 : : name = "unknown_desc";
781 : : break;
782 : : }
783 : :
784 : : printf("Queue %d %s %d: QW0: 0x%016"PRIx64" QW1: 0x%016"PRIx64"\n",
785 : : txq->queue_id, name, tx_id, tx_desc->buffer_addr,
786 : : tx_desc->cmd_type_offset_bsz);
787 : : }
788 : :
789 : : #define FDIR_PROC_ENABLE_PER_QUEUE(ad, on) do { \
790 : : int i; \
791 : : for (i = 0; i < (ad)->dev_data->nb_rx_queues; i++) { \
792 : : struct iavf_rx_queue *rxq = (ad)->dev_data->rx_queues[i]; \
793 : : if (!rxq) \
794 : : continue; \
795 : : rxq->fdir_enabled = on; \
796 : : } \
797 : : PMD_DRV_LOG(DEBUG, "FDIR processing on RX set to %d", on); \
798 : : } while (0)
799 : :
800 : : /* Enable/disable flow director Rx processing in data path. */
801 : : static inline
802 : 0 : void iavf_fdir_rx_proc_enable(struct iavf_adapter *ad, bool on)
803 : : {
804 [ # # ]: 0 : if (on) {
805 : : /* enable flow director processing */
806 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
807 : 0 : ad->fdir_ref_cnt++;
808 : : } else {
809 [ # # ]: 0 : if (ad->fdir_ref_cnt >= 1) {
810 : 0 : ad->fdir_ref_cnt--;
811 : :
812 [ # # ]: 0 : if (ad->fdir_ref_cnt == 0)
813 [ # # # # ]: 0 : FDIR_PROC_ENABLE_PER_QUEUE(ad, on);
814 : : }
815 : : }
816 : 0 : }
817 : :
818 : : static inline
819 : : uint64_t iavf_tstamp_convert_32b_64b(uint64_t time, uint32_t in_timestamp)
820 : : {
821 : : const uint64_t mask = 0xFFFFFFFF;
822 : : uint32_t delta;
823 : : uint64_t ns;
824 : :
825 : 0 : delta = (in_timestamp - (uint32_t)(time & mask));
826 [ # # # # : 0 : if (delta > (mask / 2)) {
# # ]
827 : 0 : delta = ((uint32_t)(time & mask) - in_timestamp);
828 : 0 : ns = time - delta;
829 : : } else {
830 : 0 : ns = time + delta;
831 : : }
832 : :
833 : : return ns;
834 : : }
835 : :
836 : : #ifdef RTE_LIBRTE_IAVF_DEBUG_DUMP_DESC
837 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) \
838 : : iavf_dump_rx_descriptor(rxq, desc, rx_id)
839 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) \
840 : : iavf_dump_tx_descriptor(txq, desc, tx_id)
841 : : #else
842 : : #define IAVF_DUMP_RX_DESC(rxq, desc, rx_id) do { } while (0)
843 : : #define IAVF_DUMP_TX_DESC(txq, desc, tx_id) do { } while (0)
844 : : #endif
845 : :
846 : : #endif /* _IAVF_RXTX_H_ */
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