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1 : : /* SPDX-License-Identifier: BSD-3-Clause
2 : : * Copyright(c) 2018 Advanced Micro Devices, Inc. All rights reserved.
3 : : * Copyright(c) 2018 Synopsys, Inc. All rights reserved.
4 : : */
5 : :
6 : : #ifndef __AXGBE_COMMON_H__
7 : : #define __AXGBE_COMMON_H__
8 : :
9 : : #include "axgbe_logs.h"
10 : :
11 : : #include <stdbool.h>
12 : : #include <limits.h>
13 : : #include <sys/queue.h>
14 : : #include <stdio.h>
15 : : #include <stdlib.h>
16 : : #include <string.h>
17 : : #include <errno.h>
18 : : #include <stdint.h>
19 : : #include <stdarg.h>
20 : : #include <unistd.h>
21 : : #include <inttypes.h>
22 : : #include <pthread.h>
23 : :
24 : : #include <rte_bitops.h>
25 : : #include <rte_byteorder.h>
26 : : #include <rte_memory.h>
27 : : #include <rte_malloc.h>
28 : : #include <rte_hexdump.h>
29 : : #include <rte_log.h>
30 : : #include <rte_debug.h>
31 : : #include <rte_branch_prediction.h>
32 : : #include <rte_eal.h>
33 : : #include <rte_memzone.h>
34 : : #include <rte_ether.h>
35 : : #include <rte_ethdev.h>
36 : : #include <dev_driver.h>
37 : : #include <rte_errno.h>
38 : : #include <ethdev_pci.h>
39 : : #include <rte_common.h>
40 : : #include <rte_cycles.h>
41 : : #include <rte_io.h>
42 : :
43 : : #define BIT(nr) (1 << (nr))
44 : : #ifndef ARRAY_SIZE
45 : : #define ARRAY_SIZE(arr) RTE_DIM(arr)
46 : : #endif
47 : :
48 : : #define AXGBE_HZ 250
49 : : #define NSEC_PER_SEC 1000000000L
50 : :
51 : : /* DMA register offsets */
52 : : #define DMA_MR 0x3000
53 : : #define DMA_SBMR 0x3004
54 : : #define DMA_ISR 0x3008
55 : : #define DMA_AXIARCR 0x3010
56 : : #define DMA_AXIAWCR 0x3018
57 : : #define DMA_AXIAWRCR 0x301c
58 : : #define DMA_DSR0 0x3020
59 : : #define DMA_DSR1 0x3024
60 : : #define EDMA_TX_CONTROL 0x3040
61 : : #define EDMA_RX_CONTROL 0x3044
62 : :
63 : : /* DMA register entry bit positions and sizes */
64 : : #define DMA_AXIARCR_DRC_INDEX 0
65 : : #define DMA_AXIARCR_DRC_WIDTH 4
66 : : #define DMA_AXIARCR_DRD_INDEX 4
67 : : #define DMA_AXIARCR_DRD_WIDTH 2
68 : : #define DMA_AXIARCR_TEC_INDEX 8
69 : : #define DMA_AXIARCR_TEC_WIDTH 4
70 : : #define DMA_AXIARCR_TED_INDEX 12
71 : : #define DMA_AXIARCR_TED_WIDTH 2
72 : : #define DMA_AXIARCR_THC_INDEX 16
73 : : #define DMA_AXIARCR_THC_WIDTH 4
74 : : #define DMA_AXIARCR_THD_INDEX 20
75 : : #define DMA_AXIARCR_THD_WIDTH 2
76 : : #define DMA_AXIAWCR_DWC_INDEX 0
77 : : #define DMA_AXIAWCR_DWC_WIDTH 4
78 : : #define DMA_AXIAWCR_DWD_INDEX 4
79 : : #define DMA_AXIAWCR_DWD_WIDTH 2
80 : : #define DMA_AXIAWCR_RPC_INDEX 8
81 : : #define DMA_AXIAWCR_RPC_WIDTH 4
82 : : #define DMA_AXIAWCR_RPD_INDEX 12
83 : : #define DMA_AXIAWCR_RPD_WIDTH 2
84 : : #define DMA_AXIAWCR_RHC_INDEX 16
85 : : #define DMA_AXIAWCR_RHC_WIDTH 4
86 : : #define DMA_AXIAWCR_RHD_INDEX 20
87 : : #define DMA_AXIAWCR_RHD_WIDTH 2
88 : : #define DMA_AXIAWCR_RDC_INDEX 24
89 : : #define DMA_AXIAWCR_RDC_WIDTH 4
90 : : #define DMA_AXIAWCR_RDD_INDEX 28
91 : : #define DMA_AXIAWCR_RDD_WIDTH 2
92 : : #define DMA_AXIAWRCR_TDWC_INDEX 0
93 : : #define DMA_AXIAWRCR_TDWC_WIDTH 4
94 : : #define DMA_AXIAWRCR_TDWD_INDEX 4
95 : : #define DMA_AXIAWRCR_TDWD_WIDTH 4
96 : : #define DMA_AXIAWRCR_RDRC_INDEX 8
97 : : #define DMA_AXIAWRCR_RDRC_WIDTH 4
98 : : #define DMA_ISR_MACIS_INDEX 17
99 : : #define DMA_ISR_MACIS_WIDTH 1
100 : : #define DMA_ISR_MTLIS_INDEX 16
101 : : #define DMA_ISR_MTLIS_WIDTH 1
102 : : #define DMA_MR_INTM_INDEX 12
103 : : #define DMA_MR_INTM_WIDTH 2
104 : : #define DMA_MR_SWR_INDEX 0
105 : : #define DMA_MR_SWR_WIDTH 1
106 : : #define DMA_SBMR_WR_OSR_INDEX 24
107 : : #define DMA_SBMR_WR_OSR_WIDTH 6
108 : : #define DMA_SBMR_RD_OSR_INDEX 16
109 : : #define DMA_SBMR_RD_OSR_WIDTH 6
110 : : #define DMA_SBMR_AAL_INDEX 12
111 : : #define DMA_SBMR_AAL_WIDTH 1
112 : : #define DMA_SBMR_EAME_INDEX 11
113 : : #define DMA_SBMR_EAME_WIDTH 1
114 : : #define DMA_SBMR_BLEN_256_INDEX 7
115 : : #define DMA_SBMR_BLEN_256_WIDTH 1
116 : : #define DMA_SBMR_BLEN_32_INDEX 4
117 : : #define DMA_SBMR_BLEN_32_WIDTH 1
118 : : #define DMA_SBMR_UNDEF_INDEX 0
119 : : #define DMA_SBMR_UNDEF_WIDTH 1
120 : :
121 : : /* DMA register values */
122 : : #define DMA_DSR_RPS_WIDTH 4
123 : : #define DMA_DSR_TPS_WIDTH 4
124 : : #define DMA_DSR_Q_WIDTH (DMA_DSR_RPS_WIDTH + DMA_DSR_TPS_WIDTH)
125 : : #define DMA_DSR0_RPS_START 8
126 : : #define DMA_DSR0_TPS_START 12
127 : : #define DMA_DSRX_FIRST_QUEUE 3
128 : : #define DMA_DSRX_INC 4
129 : : #define DMA_DSRX_QPR 4
130 : : #define DMA_DSRX_RPS_START 0
131 : : #define DMA_DSRX_TPS_START 4
132 : : #define DMA_TPS_STOPPED 0x00
133 : : #define DMA_TPS_SUSPENDED 0x06
134 : :
135 : : /* DMA channel register offsets
136 : : * Multiple channels can be active. The first channel has registers
137 : : * that begin at 0x3100. Each subsequent channel has registers that
138 : : * are accessed using an offset of 0x80 from the previous channel.
139 : : */
140 : : #define DMA_CH_BASE 0x3100
141 : : #define DMA_CH_INC 0x80
142 : :
143 : : #define DMA_CH_CR 0x00
144 : : #define DMA_CH_TCR 0x04
145 : : #define DMA_CH_RCR 0x08
146 : : #define DMA_CH_TDLR_HI 0x10
147 : : #define DMA_CH_TDLR_LO 0x14
148 : : #define DMA_CH_RDLR_HI 0x18
149 : : #define DMA_CH_RDLR_LO 0x1c
150 : : #define DMA_CH_TDTR_LO 0x24
151 : : #define DMA_CH_RDTR_LO 0x2c
152 : : #define DMA_CH_TDRLR 0x30
153 : : #define DMA_CH_RDRLR 0x34
154 : : #define DMA_CH_IER 0x38
155 : : #define DMA_CH_RIWT 0x3c
156 : : #define DMA_CH_CATDR_LO 0x44
157 : : #define DMA_CH_CARDR_LO 0x4c
158 : : #define DMA_CH_CATBR_HI 0x50
159 : : #define DMA_CH_CATBR_LO 0x54
160 : : #define DMA_CH_CARBR_HI 0x58
161 : : #define DMA_CH_CARBR_LO 0x5c
162 : : #define DMA_CH_SR 0x60
163 : :
164 : : /* DMA channel register entry bit positions and sizes */
165 : : #define DMA_CH_CR_PBLX8_INDEX 16
166 : : #define DMA_CH_CR_PBLX8_WIDTH 1
167 : : #define DMA_CH_CR_SPH_INDEX 24
168 : : #define DMA_CH_CR_SPH_WIDTH 1
169 : : #define DMA_CH_IER_AIE_INDEX 14
170 : : #define DMA_CH_IER_AIE_WIDTH 1
171 : : #define DMA_CH_IER_FBEE_INDEX 12
172 : : #define DMA_CH_IER_FBEE_WIDTH 1
173 : : #define DMA_CH_IER_NIE_INDEX 15
174 : : #define DMA_CH_IER_NIE_WIDTH 1
175 : : #define DMA_CH_IER_RBUE_INDEX 7
176 : : #define DMA_CH_IER_RBUE_WIDTH 1
177 : : #define DMA_CH_IER_RIE_INDEX 6
178 : : #define DMA_CH_IER_RIE_WIDTH 1
179 : : #define DMA_CH_IER_RSE_INDEX 8
180 : : #define DMA_CH_IER_RSE_WIDTH 1
181 : : #define DMA_CH_IER_TBUE_INDEX 2
182 : : #define DMA_CH_IER_TBUE_WIDTH 1
183 : : #define DMA_CH_IER_TIE_INDEX 0
184 : : #define DMA_CH_IER_TIE_WIDTH 1
185 : : #define DMA_CH_IER_TXSE_INDEX 1
186 : : #define DMA_CH_IER_TXSE_WIDTH 1
187 : : #define DMA_CH_RCR_PBL_INDEX 16
188 : : #define DMA_CH_RCR_PBL_WIDTH 6
189 : : #define DMA_CH_RCR_RBSZ_INDEX 1
190 : : #define DMA_CH_RCR_RBSZ_WIDTH 14
191 : : #define DMA_CH_RCR_SR_INDEX 0
192 : : #define DMA_CH_RCR_SR_WIDTH 1
193 : : #define DMA_CH_RIWT_RWT_INDEX 0
194 : : #define DMA_CH_RIWT_RWT_WIDTH 8
195 : : #define DMA_CH_SR_FBE_INDEX 12
196 : : #define DMA_CH_SR_FBE_WIDTH 1
197 : : #define DMA_CH_SR_RBU_INDEX 7
198 : : #define DMA_CH_SR_RBU_WIDTH 1
199 : : #define DMA_CH_SR_RI_INDEX 6
200 : : #define DMA_CH_SR_RI_WIDTH 1
201 : : #define DMA_CH_SR_RPS_INDEX 8
202 : : #define DMA_CH_SR_RPS_WIDTH 1
203 : : #define DMA_CH_SR_TBU_INDEX 2
204 : : #define DMA_CH_SR_TBU_WIDTH 1
205 : : #define DMA_CH_SR_TI_INDEX 0
206 : : #define DMA_CH_SR_TI_WIDTH 1
207 : : #define DMA_CH_SR_TPS_INDEX 1
208 : : #define DMA_CH_SR_TPS_WIDTH 1
209 : : #define DMA_CH_TCR_OSP_INDEX 4
210 : : #define DMA_CH_TCR_OSP_WIDTH 1
211 : : #define DMA_CH_TCR_PBL_INDEX 16
212 : : #define DMA_CH_TCR_PBL_WIDTH 6
213 : : #define DMA_CH_TCR_ST_INDEX 0
214 : : #define DMA_CH_TCR_ST_WIDTH 1
215 : : #define DMA_CH_TCR_TSE_INDEX 12
216 : : #define DMA_CH_TCR_TSE_WIDTH 1
217 : :
218 : : /* DMA channel register values */
219 : : #define DMA_OSP_DISABLE 0x00
220 : : #define DMA_OSP_ENABLE 0x01
221 : : #define DMA_PBL_1 1
222 : : #define DMA_PBL_2 2
223 : : #define DMA_PBL_4 4
224 : : #define DMA_PBL_8 8
225 : : #define DMA_PBL_16 16
226 : : #define DMA_PBL_32 32
227 : : #define DMA_PBL_64 64 /* 8 x 8 */
228 : : #define DMA_PBL_128 128 /* 8 x 16 */
229 : : #define DMA_PBL_256 256 /* 8 x 32 */
230 : : #define DMA_PBL_X8_DISABLE 0x00
231 : : #define DMA_PBL_X8_ENABLE 0x01
232 : :
233 : : /* MAC register offsets */
234 : : #define MAC_TCR 0x0000
235 : : #define MAC_RCR 0x0004
236 : : #define MAC_PFR 0x0008
237 : : #define MAC_WTR 0x000c
238 : : #define MAC_HTR0 0x0010
239 : : #define MAC_VLANTR 0x0050
240 : : #define MAC_VLANHTR 0x0058
241 : : #define MAC_VLANIR 0x0060
242 : : #define MAC_IVLANIR 0x0064
243 : : #define MAC_RETMR 0x006c
244 : : #define MAC_Q0TFCR 0x0070
245 : : #define MAC_RFCR 0x0090
246 : : #define MAC_RQC0R 0x00a0
247 : : #define MAC_RQC1R 0x00a4
248 : : #define MAC_RQC2R 0x00a8
249 : : #define MAC_RQC3R 0x00ac
250 : : #define MAC_ISR 0x00b0
251 : : #define MAC_IER 0x00b4
252 : : #define MAC_RTSR 0x00b8
253 : : #define MAC_PMTCSR 0x00c0
254 : : #define MAC_RWKPFR 0x00c4
255 : : #define MAC_LPICSR 0x00d0
256 : : #define MAC_LPITCR 0x00d4
257 : : #define MAC_VR 0x0110
258 : : #define MAC_DR 0x0114
259 : : #define MAC_HWF0R 0x011c
260 : : #define MAC_HWF1R 0x0120
261 : : #define MAC_HWF2R 0x0124
262 : : #define MAC_HWF3R 0x0128
263 : : #define MAC_MDIOSCAR 0x0200
264 : : #define MAC_MDIOSCCDR 0x0204
265 : : #define MAC_MDIOISR 0x0214
266 : : #define MAC_MDIOIER 0x0218
267 : : #define MAC_MDIOCL22R 0x0220
268 : : #define MAC_GPIOCR 0x0278
269 : : #define MAC_GPIOSR 0x027c
270 : : #define MAC_MACA0HR 0x0300
271 : : #define MAC_MACA0LR 0x0304
272 : : #define MAC_MACA1HR 0x0308
273 : : #define MAC_MACA1LR 0x030c
274 : : #define MAC_RSSCR 0x0c80
275 : : #define MAC_RSSAR 0x0c88
276 : : #define MAC_RSSDR 0x0c8c
277 : : #define MAC_TSCR 0x0d00
278 : : #define MAC_SSIR 0x0d04
279 : : #define MAC_STSR 0x0d08
280 : : #define MAC_STNR 0x0d0c
281 : : #define MAC_STSUR 0x0d10
282 : : #define MAC_STNUR 0x0d14
283 : : #define MAC_TSAR 0x0d18
284 : : #define MAC_TSSR 0x0d20
285 : : #define MAC_TXSNR 0x0d30
286 : : #define MAC_TXSSR 0x0d34
287 : :
288 : : /*VLAN control bit mask*/
289 : : #define AXGBE_VLNCTRL_MASK 0x0000FFFF
290 : : #define VLAN_PRIO_MASK 0xe000 /* Priority Code Point */
291 : : #define VLAN_PRIO_SHIFT 13
292 : : #define VLAN_CFI_MASK 0x1000 /* Canonical Format Indicator */
293 : : #define VLAN_TAG_PRESENT VLAN_CFI_MASK
294 : : #define VLAN_VID_MASK 0x0fff /* VLAN Identifier */
295 : : #define VLAN_N_VID 4096
296 : : #define VLAN_TABLE_SIZE 64
297 : : #define VLAN_TABLE_BIT(vlan_id) (1UL << ((vlan_id) & 0x3F))
298 : : #define VLAN_TABLE_IDX(vlan_id) ((vlan_id) >> 6)
299 : : #define RX_CVLAN_TAG_PRESENT 9
300 : :
301 : : #define MAC_QTFCR_INC 4
302 : : #define MAC_MACA_INC 4
303 : : #define MAC_HTR_INC 4
304 : :
305 : : #define MAC_RQC2_INC 4
306 : : #define MAC_RQC2_Q_PER_REG 4
307 : :
308 : : #define MAC_MACAHR(i) (MAC_MACA0HR + ((i) * 8))
309 : : #define MAC_MACALR(i) (MAC_MACA0LR + ((i) * 8))
310 : :
311 : : #define MAC_HTR(i) (MAC_HTR0 + ((i) * MAC_HTR_INC))
312 : :
313 : : /* MAC register entry bit positions and sizes */
314 : : #define MAC_HWF0R_ADDMACADRSEL_INDEX 18
315 : : #define MAC_HWF0R_ADDMACADRSEL_WIDTH 5
316 : : #define MAC_HWF0R_ARPOFFSEL_INDEX 9
317 : : #define MAC_HWF0R_ARPOFFSEL_WIDTH 1
318 : : #define MAC_HWF0R_EEESEL_INDEX 13
319 : : #define MAC_HWF0R_EEESEL_WIDTH 1
320 : : #define MAC_HWF0R_GMIISEL_INDEX 1
321 : : #define MAC_HWF0R_GMIISEL_WIDTH 1
322 : : #define MAC_HWF0R_MGKSEL_INDEX 7
323 : : #define MAC_HWF0R_MGKSEL_WIDTH 1
324 : : #define MAC_HWF0R_MMCSEL_INDEX 8
325 : : #define MAC_HWF0R_MMCSEL_WIDTH 1
326 : : #define MAC_HWF0R_RWKSEL_INDEX 6
327 : : #define MAC_HWF0R_RWKSEL_WIDTH 1
328 : : #define MAC_HWF0R_RXCOESEL_INDEX 16
329 : : #define MAC_HWF0R_RXCOESEL_WIDTH 1
330 : : #define MAC_HWF0R_SAVLANINS_INDEX 27
331 : : #define MAC_HWF0R_SAVLANINS_WIDTH 1
332 : : #define MAC_HWF0R_SMASEL_INDEX 5
333 : : #define MAC_HWF0R_SMASEL_WIDTH 1
334 : : #define MAC_HWF0R_TSSEL_INDEX 12
335 : : #define MAC_HWF0R_TSSEL_WIDTH 1
336 : : #define MAC_HWF0R_TSSTSSEL_INDEX 25
337 : : #define MAC_HWF0R_TSSTSSEL_WIDTH 2
338 : : #define MAC_HWF0R_TXCOESEL_INDEX 14
339 : : #define MAC_HWF0R_TXCOESEL_WIDTH 1
340 : : #define MAC_HWF0R_VLHASH_INDEX 4
341 : : #define MAC_HWF0R_VLHASH_WIDTH 1
342 : : #define MAC_HWF1R_ADDR64_INDEX 14
343 : : #define MAC_HWF1R_ADDR64_WIDTH 2
344 : : #define MAC_HWF1R_ADVTHWORD_INDEX 13
345 : : #define MAC_HWF1R_ADVTHWORD_WIDTH 1
346 : : #define MAC_HWF1R_DBGMEMA_INDEX 19
347 : : #define MAC_HWF1R_DBGMEMA_WIDTH 1
348 : : #define MAC_HWF1R_DCBEN_INDEX 16
349 : : #define MAC_HWF1R_DCBEN_WIDTH 1
350 : : #define MAC_HWF1R_HASHTBLSZ_INDEX 24
351 : : #define MAC_HWF1R_HASHTBLSZ_WIDTH 3
352 : : #define MAC_HWF1R_L3L4FNUM_INDEX 27
353 : : #define MAC_HWF1R_L3L4FNUM_WIDTH 4
354 : : #define MAC_HWF1R_NUMTC_INDEX 21
355 : : #define MAC_HWF1R_NUMTC_WIDTH 3
356 : : #define MAC_HWF1R_RSSEN_INDEX 20
357 : : #define MAC_HWF1R_RSSEN_WIDTH 1
358 : : #define MAC_HWF1R_RXFIFOSIZE_INDEX 0
359 : : #define MAC_HWF1R_RXFIFOSIZE_WIDTH 5
360 : : #define MAC_HWF1R_SPHEN_INDEX 17
361 : : #define MAC_HWF1R_SPHEN_WIDTH 1
362 : : #define MAC_HWF1R_TSOEN_INDEX 18
363 : : #define MAC_HWF1R_TSOEN_WIDTH 1
364 : : #define MAC_HWF1R_TXFIFOSIZE_INDEX 6
365 : : #define MAC_HWF1R_TXFIFOSIZE_WIDTH 5
366 : : #define MAC_HWF2R_AUXSNAPNUM_INDEX 28
367 : : #define MAC_HWF2R_AUXSNAPNUM_WIDTH 3
368 : : #define MAC_HWF2R_PPSOUTNUM_INDEX 24
369 : : #define MAC_HWF2R_PPSOUTNUM_WIDTH 3
370 : : #define MAC_HWF2R_RXCHCNT_INDEX 12
371 : : #define MAC_HWF2R_RXCHCNT_WIDTH 4
372 : : #define MAC_HWF2R_RXQCNT_INDEX 0
373 : : #define MAC_HWF2R_RXQCNT_WIDTH 4
374 : : #define MAC_HWF2R_TXCHCNT_INDEX 18
375 : : #define MAC_HWF2R_TXCHCNT_WIDTH 4
376 : : #define MAC_HWF2R_TXQCNT_INDEX 6
377 : : #define MAC_HWF2R_TXQCNT_WIDTH 4
378 : : #define MAC_HWF3R_CBTISEL_INDEX 4
379 : : #define MAC_HWF3R_CBTISEL_WIDTH 1
380 : : #define MAC_HWF3R_NRVF_INDEX 0
381 : : #define MAC_HWF3R_NRVF_WIDTH 3
382 : : #define MAC_IER_TSIE_INDEX 12
383 : : #define MAC_IER_TSIE_WIDTH 1
384 : : #define MAC_ISR_MMCRXIS_INDEX 9
385 : : #define MAC_ISR_MMCRXIS_WIDTH 1
386 : : #define MAC_ISR_MMCTXIS_INDEX 10
387 : : #define MAC_ISR_MMCTXIS_WIDTH 1
388 : : #define MAC_ISR_PMTIS_INDEX 4
389 : : #define MAC_ISR_PMTIS_WIDTH 1
390 : : #define MAC_ISR_SMI_INDEX 1
391 : : #define MAC_ISR_SMI_WIDTH 1
392 : : #define MAC_ISR_LSI_INDEX 0
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659 : :
660 : : /* MMC register entry bit positions and sizes */
661 : : #define MMC_CR_CR_INDEX 0
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674 : : #define MMC_RISR_RXFRAMECOUNT_GB_WIDTH 1
675 : : #define MMC_RISR_RXOCTETCOUNT_GB_INDEX 1
676 : : #define MMC_RISR_RXOCTETCOUNT_GB_WIDTH 1
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678 : : #define MMC_RISR_RXOCTETCOUNT_G_WIDTH 1
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680 : : #define MMC_RISR_RXBROADCASTFRAMES_G_WIDTH 1
681 : : #define MMC_RISR_RXMULTICASTFRAMES_G_INDEX 4
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700 : : #define MMC_RISR_RX256TO511OCTETS_GB_WIDTH 1
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708 : : #define MMC_RISR_RXLENGTHERROR_WIDTH 1
709 : : #define MMC_RISR_RXOUTOFRANGETYPE_INDEX 18
710 : : #define MMC_RISR_RXOUTOFRANGETYPE_WIDTH 1
711 : : #define MMC_RISR_RXPAUSEFRAMES_INDEX 19
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719 : : #define MMC_TIER_ALL_INTERRUPTS_INDEX 0
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721 : : #define MMC_TISR_TXOCTETCOUNT_GB_INDEX 0
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723 : : #define MMC_TISR_TXFRAMECOUNT_GB_INDEX 1
724 : : #define MMC_TISR_TXFRAMECOUNT_GB_WIDTH 1
725 : : #define MMC_TISR_TXBROADCASTFRAMES_G_INDEX 2
726 : : #define MMC_TISR_TXBROADCASTFRAMES_G_WIDTH 1
727 : : #define MMC_TISR_TXMULTICASTFRAMES_G_INDEX 3
728 : : #define MMC_TISR_TXMULTICASTFRAMES_G_WIDTH 1
729 : : #define MMC_TISR_TX64OCTETS_GB_INDEX 4
730 : : #define MMC_TISR_TX64OCTETS_GB_WIDTH 1
731 : : #define MMC_TISR_TX65TO127OCTETS_GB_INDEX 5
732 : : #define MMC_TISR_TX65TO127OCTETS_GB_WIDTH 1
733 : : #define MMC_TISR_TX128TO255OCTETS_GB_INDEX 6
734 : : #define MMC_TISR_TX128TO255OCTETS_GB_WIDTH 1
735 : : #define MMC_TISR_TX256TO511OCTETS_GB_INDEX 7
736 : : #define MMC_TISR_TX256TO511OCTETS_GB_WIDTH 1
737 : : #define MMC_TISR_TX512TO1023OCTETS_GB_INDEX 8
738 : : #define MMC_TISR_TX512TO1023OCTETS_GB_WIDTH 1
739 : : #define MMC_TISR_TX1024TOMAXOCTETS_GB_INDEX 9
740 : : #define MMC_TISR_TX1024TOMAXOCTETS_GB_WIDTH 1
741 : : #define MMC_TISR_TXUNICASTFRAMES_GB_INDEX 10
742 : : #define MMC_TISR_TXUNICASTFRAMES_GB_WIDTH 1
743 : : #define MMC_TISR_TXMULTICASTFRAMES_GB_INDEX 11
744 : : #define MMC_TISR_TXMULTICASTFRAMES_GB_WIDTH 1
745 : : #define MMC_TISR_TXBROADCASTFRAMES_GB_INDEX 12
746 : : #define MMC_TISR_TXBROADCASTFRAMES_GB_WIDTH 1
747 : : #define MMC_TISR_TXUNDERFLOWERROR_INDEX 13
748 : : #define MMC_TISR_TXUNDERFLOWERROR_WIDTH 1
749 : : #define MMC_TISR_TXOCTETCOUNT_G_INDEX 14
750 : : #define MMC_TISR_TXOCTETCOUNT_G_WIDTH 1
751 : : #define MMC_TISR_TXFRAMECOUNT_G_INDEX 15
752 : : #define MMC_TISR_TXFRAMECOUNT_G_WIDTH 1
753 : : #define MMC_TISR_TXPAUSEFRAMES_INDEX 16
754 : : #define MMC_TISR_TXPAUSEFRAMES_WIDTH 1
755 : : #define MMC_TISR_TXVLANFRAMES_G_INDEX 17
756 : : #define MMC_TISR_TXVLANFRAMES_G_WIDTH 1
757 : :
758 : : /* MTL register offsets */
759 : : #define MTL_OMR 0x1000
760 : : #define MTL_FDCR 0x1008
761 : : #define MTL_FDSR 0x100c
762 : : #define MTL_FDDR 0x1010
763 : : #define MTL_ISR 0x1020
764 : : #define MTL_RQDCM0R 0x1030
765 : : #define MTL_TCPM0R 0x1040
766 : : #define MTL_TCPM1R 0x1044
767 : :
768 : : #define MTL_RQDCM_INC 4
769 : : #define MTL_RQDCM_Q_PER_REG 4
770 : : #define MTL_TCPM_INC 4
771 : : #define MTL_TCPM_TC_PER_REG 4
772 : :
773 : : /* MTL register entry bit positions and sizes */
774 : : #define MTL_OMR_ETSALG_INDEX 5
775 : : #define MTL_OMR_ETSALG_WIDTH 2
776 : : #define MTL_OMR_RAA_INDEX 2
777 : : #define MTL_OMR_RAA_WIDTH 1
778 : :
779 : : /* MTL queue register offsets
780 : : * Multiple queues can be active. The first queue has registers
781 : : * that begin at 0x1100. Each subsequent queue has registers that
782 : : * are accessed using an offset of 0x80 from the previous queue.
783 : : */
784 : : #define MTL_Q_BASE 0x1100
785 : : #define MTL_Q_INC 0x80
786 : :
787 : : #define MTL_Q_TQOMR 0x00
788 : : #define MTL_Q_TQUR 0x04
789 : : #define MTL_Q_TQDR 0x08
790 : : #define MTL_Q_RQOMR 0x40
791 : : #define MTL_Q_RQMPOCR 0x44
792 : : #define MTL_Q_RQDR 0x48
793 : : #define MTL_Q_RQFCR 0x50
794 : : #define MTL_Q_IER 0x70
795 : : #define MTL_Q_ISR 0x74
796 : :
797 : : /* MTL queue register entry bit positions and sizes */
798 : : #define MTL_Q_RQDR_PRXQ_INDEX 16
799 : : #define MTL_Q_RQDR_PRXQ_WIDTH 14
800 : : #define MTL_Q_RQDR_RXQSTS_INDEX 4
801 : : #define MTL_Q_RQDR_RXQSTS_WIDTH 2
802 : : #define MTL_Q_RQFCR_RFA_INDEX 1
803 : : #define MTL_Q_RQFCR_RFA_WIDTH 6
804 : : #define MTL_Q_RQFCR_RFD_INDEX 17
805 : : #define MTL_Q_RQFCR_RFD_WIDTH 6
806 : : #define MTL_Q_RQOMR_EHFC_INDEX 7
807 : : #define MTL_Q_RQOMR_EHFC_WIDTH 1
808 : : #define MTL_Q_RQOMR_RQS_INDEX 16
809 : : #define MTL_Q_RQOMR_RQS_WIDTH 9
810 : : #define MTL_Q_RQOMR_RSF_INDEX 5
811 : : #define MTL_Q_RQOMR_RSF_WIDTH 1
812 : : #define MTL_Q_RQOMR_RTC_INDEX 0
813 : : #define MTL_Q_RQOMR_RTC_WIDTH 2
814 : : #define MTL_Q_TQDR_TRCSTS_INDEX 1
815 : : #define MTL_Q_TQDR_TRCSTS_WIDTH 2
816 : : #define MTL_Q_TQDR_TXQSTS_INDEX 4
817 : : #define MTL_Q_TQDR_TXQSTS_WIDTH 1
818 : : #define MTL_Q_TQOMR_FTQ_INDEX 0
819 : : #define MTL_Q_TQOMR_FTQ_WIDTH 1
820 : : #define MTL_Q_TQOMR_Q2TCMAP_INDEX 8
821 : : #define MTL_Q_TQOMR_Q2TCMAP_WIDTH 3
822 : : #define MTL_Q_TQOMR_TQS_INDEX 16
823 : : #define MTL_Q_TQOMR_TQS_WIDTH 10
824 : : #define MTL_Q_TQOMR_TSF_INDEX 1
825 : : #define MTL_Q_TQOMR_TSF_WIDTH 1
826 : : #define MTL_Q_TQOMR_TTC_INDEX 4
827 : : #define MTL_Q_TQOMR_TTC_WIDTH 3
828 : : #define MTL_Q_TQOMR_TXQEN_INDEX 2
829 : : #define MTL_Q_TQOMR_TXQEN_WIDTH 2
830 : :
831 : : /* MTL queue register value */
832 : : #define MTL_RSF_DISABLE 0x00
833 : : #define MTL_RSF_ENABLE 0x01
834 : : #define MTL_TSF_DISABLE 0x00
835 : : #define MTL_TSF_ENABLE 0x01
836 : :
837 : : #define MTL_RX_THRESHOLD_64 0x00
838 : : #define MTL_RX_THRESHOLD_96 0x02
839 : : #define MTL_RX_THRESHOLD_128 0x03
840 : : #define MTL_TX_THRESHOLD_32 0x01
841 : : #define MTL_TX_THRESHOLD_64 0x00
842 : : #define MTL_TX_THRESHOLD_96 0x02
843 : : #define MTL_TX_THRESHOLD_128 0x03
844 : : #define MTL_TX_THRESHOLD_192 0x04
845 : : #define MTL_TX_THRESHOLD_256 0x05
846 : : #define MTL_TX_THRESHOLD_384 0x06
847 : : #define MTL_TX_THRESHOLD_512 0x07
848 : :
849 : : #define MTL_ETSALG_WRR 0x00
850 : : #define MTL_ETSALG_WFQ 0x01
851 : : #define MTL_ETSALG_DWRR 0x02
852 : : #define MTL_RAA_SP 0x00
853 : : #define MTL_RAA_WSP 0x01
854 : :
855 : : #define MTL_Q_DISABLED 0x00
856 : : #define MTL_Q_ENABLED 0x02
857 : :
858 : : /* MTL traffic class register offsets
859 : : * Multiple traffic classes can be active. The first class has registers
860 : : * that begin at 0x1100. Each subsequent queue has registers that
861 : : * are accessed using an offset of 0x80 from the previous queue.
862 : : */
863 : : #define MTL_TC_BASE MTL_Q_BASE
864 : : #define MTL_TC_INC MTL_Q_INC
865 : :
866 : : #define MTL_TC_ETSCR 0x10
867 : : #define MTL_TC_ETSSR 0x14
868 : : #define MTL_TC_QWR 0x18
869 : :
870 : : /* MTL traffic class register entry bit positions and sizes */
871 : : #define MTL_TC_ETSCR_TSA_INDEX 0
872 : : #define MTL_TC_ETSCR_TSA_WIDTH 2
873 : : #define MTL_TC_QWR_QW_INDEX 0
874 : : #define MTL_TC_QWR_QW_WIDTH 21
875 : : #define MTL_TCPM0R_PSTC0_INDEX 0
876 : : #define MTL_TCPM0R_PSTC0_WIDTH 8
877 : : #define MTL_TCPM0R_PSTC1_INDEX 8
878 : : #define MTL_TCPM0R_PSTC1_WIDTH 8
879 : : #define MTL_TCPM0R_PSTC2_INDEX 16
880 : : #define MTL_TCPM0R_PSTC2_WIDTH 8
881 : : #define MTL_TCPM0R_PSTC3_INDEX 24
882 : : #define MTL_TCPM0R_PSTC3_WIDTH 8
883 : : #define MTL_TCPM1R_PSTC4_INDEX 0
884 : : #define MTL_TCPM1R_PSTC4_WIDTH 8
885 : : #define MTL_TCPM1R_PSTC5_INDEX 8
886 : : #define MTL_TCPM1R_PSTC5_WIDTH 8
887 : : #define MTL_TCPM1R_PSTC6_INDEX 16
888 : : #define MTL_TCPM1R_PSTC6_WIDTH 8
889 : : #define MTL_TCPM1R_PSTC7_INDEX 24
890 : : #define MTL_TCPM1R_PSTC7_WIDTH 8
891 : :
892 : : /* MTL traffic class register value */
893 : : #define MTL_TSA_SP 0x00
894 : : #define MTL_TSA_ETS 0x02
895 : :
896 : : /* PCS register offsets */
897 : : #define PCS_V1_WINDOW_SELECT 0x03fc
898 : : #define PCS_V2_WINDOW_DEF 0x9060
899 : : #define PCS_V2_WINDOW_SELECT 0x9064
900 : : #define PCS_V2_RV_WINDOW_DEF 0x1060
901 : : #define PCS_V2_RV_WINDOW_SELECT 0x1064
902 : : #define PCS_V2_YC_WINDOW_DEF 0x18060
903 : : #define PCS_V2_YC_WINDOW_SELECT 0x18064
904 : :
905 : : /* PCS register entry bit positions and sizes */
906 : : #define PCS_V2_WINDOW_DEF_OFFSET_INDEX 6
907 : : #define PCS_V2_WINDOW_DEF_OFFSET_WIDTH 14
908 : : #define PCS_V2_WINDOW_DEF_SIZE_INDEX 2
909 : : #define PCS_V2_WINDOW_DEF_SIZE_WIDTH 4
910 : :
911 : : /* SerDes integration register offsets */
912 : : #define SIR0_KR_RT_1 0x002c
913 : : #define SIR0_STATUS 0x0040
914 : : #define SIR1_SPEED 0x0000
915 : :
916 : : /* SerDes integration register entry bit positions and sizes */
917 : : #define SIR0_KR_RT_1_RESET_INDEX 11
918 : : #define SIR0_KR_RT_1_RESET_WIDTH 1
919 : : #define SIR0_STATUS_RX_READY_INDEX 0
920 : : #define SIR0_STATUS_RX_READY_WIDTH 1
921 : : #define SIR0_STATUS_TX_READY_INDEX 8
922 : : #define SIR0_STATUS_TX_READY_WIDTH 1
923 : : #define SIR1_SPEED_CDR_RATE_INDEX 12
924 : : #define SIR1_SPEED_CDR_RATE_WIDTH 4
925 : : #define SIR1_SPEED_DATARATE_INDEX 4
926 : : #define SIR1_SPEED_DATARATE_WIDTH 2
927 : : #define SIR1_SPEED_PLLSEL_INDEX 3
928 : : #define SIR1_SPEED_PLLSEL_WIDTH 1
929 : : #define SIR1_SPEED_RATECHANGE_INDEX 6
930 : : #define SIR1_SPEED_RATECHANGE_WIDTH 1
931 : : #define SIR1_SPEED_TXAMP_INDEX 8
932 : : #define SIR1_SPEED_TXAMP_WIDTH 4
933 : : #define SIR1_SPEED_WORDMODE_INDEX 0
934 : : #define SIR1_SPEED_WORDMODE_WIDTH 3
935 : :
936 : : /* SerDes RxTx register offsets */
937 : : #define RXTX_REG6 0x0018
938 : : #define RXTX_REG20 0x0050
939 : : #define RXTX_REG22 0x0058
940 : : #define RXTX_REG114 0x01c8
941 : : #define RXTX_REG129 0x0204
942 : :
943 : : /* SerDes RxTx register entry bit positions and sizes */
944 : : #define RXTX_REG6_RESETB_RXD_INDEX 8
945 : : #define RXTX_REG6_RESETB_RXD_WIDTH 1
946 : : #define RXTX_REG20_BLWC_ENA_INDEX 2
947 : : #define RXTX_REG20_BLWC_ENA_WIDTH 1
948 : : #define RXTX_REG114_PQ_REG_INDEX 9
949 : : #define RXTX_REG114_PQ_REG_WIDTH 7
950 : : #define RXTX_REG129_RXDFE_CONFIG_INDEX 14
951 : : #define RXTX_REG129_RXDFE_CONFIG_WIDTH 2
952 : :
953 : : /* MAC Control register offsets */
954 : : #define XP_PROP_0 0x0000
955 : : #define XP_PROP_1 0x0004
956 : : #define XP_PROP_2 0x0008
957 : : #define XP_PROP_3 0x000c
958 : : #define XP_PROP_4 0x0010
959 : : #define XP_PROP_5 0x0014
960 : : #define XP_MAC_ADDR_LO 0x0020
961 : : #define XP_MAC_ADDR_HI 0x0024
962 : : #define XP_ECC_ISR 0x0030
963 : : #define XP_ECC_IER 0x0034
964 : : #define XP_ECC_CNT0 0x003c
965 : : #define XP_ECC_CNT1 0x0040
966 : : #define XP_DRIVER_INT_REQ 0x0060
967 : : #define XP_DRIVER_INT_RO 0x0064
968 : : #define XP_DRIVER_SCRATCH_0 0x0068
969 : : #define XP_DRIVER_SCRATCH_1 0x006c
970 : : #define XP_INT_EN 0x0078
971 : : #define XP_I2C_MUTEX 0x0080
972 : : #define XP_MDIO_MUTEX 0x0084
973 : :
974 : : /* MAC Control register entry bit positions and sizes */
975 : : #define XP_DRIVER_INT_REQ_REQUEST_INDEX 0
976 : : #define XP_DRIVER_INT_REQ_REQUEST_WIDTH 1
977 : : #define XP_DRIVER_INT_RO_STATUS_INDEX 0
978 : : #define XP_DRIVER_INT_RO_STATUS_WIDTH 1
979 : : #define XP_DRIVER_SCRATCH_0_COMMAND_INDEX 0
980 : : #define XP_DRIVER_SCRATCH_0_COMMAND_WIDTH 8
981 : : #define XP_DRIVER_SCRATCH_0_SUB_COMMAND_INDEX 8
982 : : #define XP_DRIVER_SCRATCH_0_SUB_COMMAND_WIDTH 8
983 : : #define XP_ECC_CNT0_RX_DED_INDEX 24
984 : : #define XP_ECC_CNT0_RX_DED_WIDTH 8
985 : : #define XP_ECC_CNT0_RX_SEC_INDEX 16
986 : : #define XP_ECC_CNT0_RX_SEC_WIDTH 8
987 : : #define XP_ECC_CNT0_TX_DED_INDEX 8
988 : : #define XP_ECC_CNT0_TX_DED_WIDTH 8
989 : : #define XP_ECC_CNT0_TX_SEC_INDEX 0
990 : : #define XP_ECC_CNT0_TX_SEC_WIDTH 8
991 : : #define XP_ECC_CNT1_DESC_DED_INDEX 8
992 : : #define XP_ECC_CNT1_DESC_DED_WIDTH 8
993 : : #define XP_ECC_CNT1_DESC_SEC_INDEX 0
994 : : #define XP_ECC_CNT1_DESC_SEC_WIDTH 8
995 : : #define XP_ECC_IER_DESC_DED_INDEX 0
996 : : #define XP_ECC_IER_DESC_DED_WIDTH 1
997 : : #define XP_ECC_IER_DESC_SEC_INDEX 1
998 : : #define XP_ECC_IER_DESC_SEC_WIDTH 1
999 : : #define XP_ECC_IER_RX_DED_INDEX 2
1000 : : #define XP_ECC_IER_RX_DED_WIDTH 1
1001 : : #define XP_ECC_IER_RX_SEC_INDEX 3
1002 : : #define XP_ECC_IER_RX_SEC_WIDTH 1
1003 : : #define XP_ECC_IER_TX_DED_INDEX 4
1004 : : #define XP_ECC_IER_TX_DED_WIDTH 1
1005 : : #define XP_ECC_IER_TX_SEC_INDEX 5
1006 : : #define XP_ECC_IER_TX_SEC_WIDTH 1
1007 : : #define XP_ECC_ISR_DESC_DED_INDEX 0
1008 : : #define XP_ECC_ISR_DESC_DED_WIDTH 1
1009 : : #define XP_ECC_ISR_DESC_SEC_INDEX 1
1010 : : #define XP_ECC_ISR_DESC_SEC_WIDTH 1
1011 : : #define XP_ECC_ISR_RX_DED_INDEX 2
1012 : : #define XP_ECC_ISR_RX_DED_WIDTH 1
1013 : : #define XP_ECC_ISR_RX_SEC_INDEX 3
1014 : : #define XP_ECC_ISR_RX_SEC_WIDTH 1
1015 : : #define XP_ECC_ISR_TX_DED_INDEX 4
1016 : : #define XP_ECC_ISR_TX_DED_WIDTH 1
1017 : : #define XP_ECC_ISR_TX_SEC_INDEX 5
1018 : : #define XP_ECC_ISR_TX_SEC_WIDTH 1
1019 : : #define XP_I2C_MUTEX_BUSY_INDEX 31
1020 : : #define XP_I2C_MUTEX_BUSY_WIDTH 1
1021 : : #define XP_I2C_MUTEX_ID_INDEX 29
1022 : : #define XP_I2C_MUTEX_ID_WIDTH 2
1023 : : #define XP_I2C_MUTEX_ACTIVE_INDEX 0
1024 : : #define XP_I2C_MUTEX_ACTIVE_WIDTH 1
1025 : : #define XP_MAC_ADDR_HI_VALID_INDEX 31
1026 : : #define XP_MAC_ADDR_HI_VALID_WIDTH 1
1027 : : #define XP_PROP_0_CONN_TYPE_INDEX 28
1028 : : #define XP_PROP_0_CONN_TYPE_WIDTH 3
1029 : : #define XP_PROP_0_MDIO_ADDR_INDEX 16
1030 : : #define XP_PROP_0_MDIO_ADDR_WIDTH 5
1031 : : #define XP_PROP_0_PORT_ID_INDEX 0
1032 : : #define XP_PROP_0_PORT_ID_WIDTH 8
1033 : : #define XP_PROP_0_PORT_MODE_INDEX 8
1034 : : #define XP_PROP_0_PORT_MODE_WIDTH 4
1035 : : #define XP_PROP_0_PORT_SPEEDS_INDEX 22
1036 : : #define XP_PROP_0_PORT_SPEEDS_WIDTH 5
1037 : : #define XP_PROP_1_MAX_RX_DMA_INDEX 24
1038 : : #define XP_PROP_1_MAX_RX_DMA_WIDTH 5
1039 : : #define XP_PROP_1_MAX_RX_QUEUES_INDEX 8
1040 : : #define XP_PROP_1_MAX_RX_QUEUES_WIDTH 5
1041 : : #define XP_PROP_1_MAX_TX_DMA_INDEX 16
1042 : : #define XP_PROP_1_MAX_TX_DMA_WIDTH 5
1043 : : #define XP_PROP_1_MAX_TX_QUEUES_INDEX 0
1044 : : #define XP_PROP_1_MAX_TX_QUEUES_WIDTH 5
1045 : : #define XP_PROP_2_RX_FIFO_SIZE_INDEX 16
1046 : : #define XP_PROP_2_RX_FIFO_SIZE_WIDTH 16
1047 : : #define XP_PROP_2_TX_FIFO_SIZE_INDEX 0
1048 : : #define XP_PROP_2_TX_FIFO_SIZE_WIDTH 16
1049 : : #define XP_PROP_3_GPIO_MASK_INDEX 28
1050 : : #define XP_PROP_3_GPIO_MASK_WIDTH 4
1051 : : #define XP_PROP_3_GPIO_MOD_ABS_INDEX 20
1052 : : #define XP_PROP_3_GPIO_MOD_ABS_WIDTH 4
1053 : : #define XP_PROP_3_GPIO_RATE_SELECT_INDEX 16
1054 : : #define XP_PROP_3_GPIO_RATE_SELECT_WIDTH 4
1055 : : #define XP_PROP_3_GPIO_RX_LOS_INDEX 24
1056 : : #define XP_PROP_3_GPIO_RX_LOS_WIDTH 4
1057 : : #define XP_PROP_3_GPIO_TX_FAULT_INDEX 12
1058 : : #define XP_PROP_3_GPIO_TX_FAULT_WIDTH 4
1059 : : #define XP_PROP_3_GPIO_ADDR_INDEX 8
1060 : : #define XP_PROP_3_GPIO_ADDR_WIDTH 3
1061 : : #define XP_PROP_3_MDIO_RESET_INDEX 0
1062 : : #define XP_PROP_3_MDIO_RESET_WIDTH 2
1063 : : #define XP_PROP_3_MDIO_RESET_I2C_ADDR_INDEX 8
1064 : : #define XP_PROP_3_MDIO_RESET_I2C_ADDR_WIDTH 3
1065 : : #define XP_PROP_3_MDIO_RESET_I2C_GPIO_INDEX 12
1066 : : #define XP_PROP_3_MDIO_RESET_I2C_GPIO_WIDTH 4
1067 : : #define XP_PROP_3_MDIO_RESET_INT_GPIO_INDEX 4
1068 : : #define XP_PROP_3_MDIO_RESET_INT_GPIO_WIDTH 2
1069 : : #define XP_PROP_4_MUX_ADDR_HI_INDEX 8
1070 : : #define XP_PROP_4_MUX_ADDR_HI_WIDTH 5
1071 : : #define XP_PROP_4_MUX_ADDR_LO_INDEX 0
1072 : : #define XP_PROP_4_MUX_ADDR_LO_WIDTH 3
1073 : : #define XP_PROP_4_MUX_CHAN_INDEX 4
1074 : : #define XP_PROP_4_MUX_CHAN_WIDTH 3
1075 : : #define XP_PROP_4_REDRV_ADDR_INDEX 16
1076 : : #define XP_PROP_4_REDRV_ADDR_WIDTH 7
1077 : : #define XP_PROP_4_REDRV_IF_INDEX 23
1078 : : #define XP_PROP_4_REDRV_IF_WIDTH 1
1079 : : #define XP_PROP_4_REDRV_LANE_INDEX 24
1080 : : #define XP_PROP_4_REDRV_LANE_WIDTH 3
1081 : : #define XP_PROP_4_REDRV_MODEL_INDEX 28
1082 : : #define XP_PROP_4_REDRV_MODEL_WIDTH 3
1083 : : #define XP_PROP_4_REDRV_PRESENT_INDEX 31
1084 : : #define XP_PROP_4_REDRV_PRESENT_WIDTH 1
1085 : :
1086 : : /* I2C Control register offsets */
1087 : : #define IC_CON 0x0000
1088 : : #define IC_TAR 0x0004
1089 : : #define IC_DATA_CMD 0x0010
1090 : : #define IC_INTR_STAT 0x002c
1091 : : #define IC_INTR_MASK 0x0030
1092 : : #define IC_RAW_INTR_STAT 0x0034
1093 : : #define IC_CLR_INTR 0x0040
1094 : : #define IC_CLR_TX_ABRT 0x0054
1095 : : #define IC_CLR_STOP_DET 0x0060
1096 : : #define IC_ENABLE 0x006c
1097 : : #define IC_TXFLR 0x0074
1098 : : #define IC_RXFLR 0x0078
1099 : : #define IC_TX_ABRT_SOURCE 0x0080
1100 : : #define IC_ENABLE_STATUS 0x009c
1101 : : #define IC_COMP_PARAM_1 0x00f4
1102 : :
1103 : : /* I2C Control register entry bit positions and sizes */
1104 : : #define IC_COMP_PARAM_1_MAX_SPEED_MODE_INDEX 2
1105 : : #define IC_COMP_PARAM_1_MAX_SPEED_MODE_WIDTH 2
1106 : : #define IC_COMP_PARAM_1_RX_BUFFER_DEPTH_INDEX 8
1107 : : #define IC_COMP_PARAM_1_RX_BUFFER_DEPTH_WIDTH 8
1108 : : #define IC_COMP_PARAM_1_TX_BUFFER_DEPTH_INDEX 16
1109 : : #define IC_COMP_PARAM_1_TX_BUFFER_DEPTH_WIDTH 8
1110 : : #define IC_CON_MASTER_MODE_INDEX 0
1111 : : #define IC_CON_MASTER_MODE_WIDTH 1
1112 : : #define IC_CON_RESTART_EN_INDEX 5
1113 : : #define IC_CON_RESTART_EN_WIDTH 1
1114 : : #define IC_CON_RX_FIFO_FULL_HOLD_INDEX 9
1115 : : #define IC_CON_RX_FIFO_FULL_HOLD_WIDTH 1
1116 : : #define IC_CON_SLAVE_DISABLE_INDEX 6
1117 : : #define IC_CON_SLAVE_DISABLE_WIDTH 1
1118 : : #define IC_CON_SPEED_INDEX 1
1119 : : #define IC_CON_SPEED_WIDTH 2
1120 : : #define IC_DATA_CMD_CMD_INDEX 8
1121 : : #define IC_DATA_CMD_CMD_WIDTH 1
1122 : : #define IC_DATA_CMD_STOP_INDEX 9
1123 : : #define IC_DATA_CMD_STOP_WIDTH 1
1124 : : #define IC_ENABLE_ABORT_INDEX 1
1125 : : #define IC_ENABLE_ABORT_WIDTH 1
1126 : : #define IC_ENABLE_EN_INDEX 0
1127 : : #define IC_ENABLE_EN_WIDTH 1
1128 : : #define IC_ENABLE_STATUS_EN_INDEX 0
1129 : : #define IC_ENABLE_STATUS_EN_WIDTH 1
1130 : : #define IC_INTR_MASK_TX_EMPTY_INDEX 4
1131 : : #define IC_INTR_MASK_TX_EMPTY_WIDTH 1
1132 : : #define IC_RAW_INTR_STAT_RX_FULL_INDEX 2
1133 : : #define IC_RAW_INTR_STAT_RX_FULL_WIDTH 1
1134 : : #define IC_RAW_INTR_STAT_STOP_DET_INDEX 9
1135 : : #define IC_RAW_INTR_STAT_STOP_DET_WIDTH 1
1136 : : #define IC_RAW_INTR_STAT_TX_ABRT_INDEX 6
1137 : : #define IC_RAW_INTR_STAT_TX_ABRT_WIDTH 1
1138 : : #define IC_RAW_INTR_STAT_TX_EMPTY_INDEX 4
1139 : : #define IC_RAW_INTR_STAT_TX_EMPTY_WIDTH 1
1140 : :
1141 : : /* I2C Control register value */
1142 : : #define IC_TX_ABRT_7B_ADDR_NOACK 0x0001
1143 : : #define IC_TX_ABRT_ARB_LOST 0x1000
1144 : :
1145 : : /* Descriptor/Packet entry bit positions and sizes */
1146 : : #define RX_PACKET_ERRORS_CRC_INDEX 2
1147 : : #define RX_PACKET_ERRORS_CRC_WIDTH 1
1148 : : #define RX_PACKET_ERRORS_FRAME_INDEX 3
1149 : : #define RX_PACKET_ERRORS_FRAME_WIDTH 1
1150 : : #define RX_PACKET_ERRORS_LENGTH_INDEX 0
1151 : : #define RX_PACKET_ERRORS_LENGTH_WIDTH 1
1152 : : #define RX_PACKET_ERRORS_OVERRUN_INDEX 1
1153 : : #define RX_PACKET_ERRORS_OVERRUN_WIDTH 1
1154 : :
1155 : : #define RX_PACKET_ATTRIBUTES_CSUM_DONE_INDEX 0
1156 : : #define RX_PACKET_ATTRIBUTES_CSUM_DONE_WIDTH 1
1157 : : #define RX_PACKET_ATTRIBUTES_VLAN_CTAG_INDEX 1
1158 : : #define RX_PACKET_ATTRIBUTES_VLAN_CTAG_WIDTH 1
1159 : : #define RX_PACKET_ATTRIBUTES_INCOMPLETE_INDEX 2
1160 : : #define RX_PACKET_ATTRIBUTES_INCOMPLETE_WIDTH 1
1161 : : #define RX_PACKET_ATTRIBUTES_CONTEXT_NEXT_INDEX 3
1162 : : #define RX_PACKET_ATTRIBUTES_CONTEXT_NEXT_WIDTH 1
1163 : : #define RX_PACKET_ATTRIBUTES_CONTEXT_INDEX 4
1164 : : #define RX_PACKET_ATTRIBUTES_CONTEXT_WIDTH 1
1165 : : #define RX_PACKET_ATTRIBUTES_RX_TSTAMP_INDEX 5
1166 : : #define RX_PACKET_ATTRIBUTES_RX_TSTAMP_WIDTH 1
1167 : : #define RX_PACKET_ATTRIBUTES_RSS_HASH_INDEX 6
1168 : : #define RX_PACKET_ATTRIBUTES_RSS_HASH_WIDTH 1
1169 : :
1170 : : #define RX_NORMAL_DESC0_OVT_INDEX 0
1171 : : #define RX_NORMAL_DESC0_OVT_WIDTH 16
1172 : : #define RX_NORMAL_DESC2_HL_INDEX 0
1173 : : #define RX_NORMAL_DESC2_HL_WIDTH 10
1174 : : #define RX_NORMAL_DESC3_CDA_INDEX 27
1175 : : #define RX_NORMAL_DESC3_CDA_WIDTH 1
1176 : : #define RX_NORMAL_DESC3_CTXT_INDEX 30
1177 : : #define RX_NORMAL_DESC3_CTXT_WIDTH 1
1178 : : #define RX_NORMAL_DESC3_ES_INDEX 15
1179 : : #define RX_NORMAL_DESC3_ES_WIDTH 1
1180 : : #define RX_NORMAL_DESC3_ETLT_INDEX 16
1181 : : #define RX_NORMAL_DESC3_ETLT_WIDTH 4
1182 : : #define RX_NORMAL_DESC3_FD_INDEX 29
1183 : : #define RX_NORMAL_DESC3_FD_WIDTH 1
1184 : : #define RX_NORMAL_DESC3_INTE_INDEX 30
1185 : : #define RX_NORMAL_DESC3_INTE_WIDTH 1
1186 : : #define RX_NORMAL_DESC3_L34T_INDEX 20
1187 : : #define RX_NORMAL_DESC3_L34T_WIDTH 4
1188 : : #define RX_NORMAL_DESC3_LD_INDEX 28
1189 : : #define RX_NORMAL_DESC3_LD_WIDTH 1
1190 : : #define RX_NORMAL_DESC3_OWN_INDEX 31
1191 : : #define RX_NORMAL_DESC3_OWN_WIDTH 1
1192 : : #define RX_NORMAL_DESC3_PL_INDEX 0
1193 : : #define RX_NORMAL_DESC3_PL_WIDTH 14
1194 : : #define RX_NORMAL_DESC3_RSV_INDEX 26
1195 : : #define RX_NORMAL_DESC3_RSV_WIDTH 1
1196 : : #define RX_NORMAL_DESC3_LD_INDEX 28
1197 : : #define RX_NORMAL_DESC3_LD_WIDTH 1
1198 : :
1199 : : #define RX_DESC3_L34T_IPV4_TCP 1
1200 : : #define RX_DESC3_L34T_IPV4_UDP 2
1201 : : #define RX_DESC3_L34T_IPV4_ICMP 3
1202 : : #define RX_DESC3_L34T_IPV6_TCP 9
1203 : : #define RX_DESC3_L34T_IPV6_UDP 10
1204 : : #define RX_DESC3_L34T_IPV6_ICMP 11
1205 : :
1206 : : #define RX_CONTEXT_DESC3_TSA_INDEX 4
1207 : : #define RX_CONTEXT_DESC3_TSA_WIDTH 1
1208 : : #define RX_CONTEXT_DESC3_TSD_INDEX 6
1209 : : #define RX_CONTEXT_DESC3_TSD_WIDTH 1
1210 : : #define RX_CONTEXT_DESC3_PMT_INDEX 0
1211 : : #define RX_CONTEXT_DESC3_PMT_WIDTH 4
1212 : :
1213 : : #define TX_PACKET_ATTRIBUTES_CSUM_ENABLE_INDEX 0
1214 : : #define TX_PACKET_ATTRIBUTES_CSUM_ENABLE_WIDTH 1
1215 : : #define TX_PACKET_ATTRIBUTES_TSO_ENABLE_INDEX 1
1216 : : #define TX_PACKET_ATTRIBUTES_TSO_ENABLE_WIDTH 1
1217 : : #define TX_PACKET_ATTRIBUTES_VLAN_CTAG_INDEX 2
1218 : : #define TX_PACKET_ATTRIBUTES_VLAN_CTAG_WIDTH 1
1219 : : #define TX_PACKET_ATTRIBUTES_PTP_INDEX 3
1220 : : #define TX_PACKET_ATTRIBUTES_PTP_WIDTH 1
1221 : :
1222 : : #define TX_CONTEXT_DESC2_MSS_INDEX 0
1223 : : #define TX_CONTEXT_DESC2_MSS_WIDTH 15
1224 : : #define TX_CONTEXT_DESC3_CTXT_INDEX 30
1225 : : #define TX_CONTEXT_DESC3_CTXT_WIDTH 1
1226 : : #define TX_CONTEXT_DESC3_TCMSSV_INDEX 26
1227 : : #define TX_CONTEXT_DESC3_TCMSSV_WIDTH 1
1228 : : #define TX_CONTEXT_DESC3_VLTV_INDEX 16
1229 : : #define TX_CONTEXT_DESC3_VLTV_WIDTH 1
1230 : : #define TX_CONTEXT_DESC3_VT_INDEX 0
1231 : : #define TX_CONTEXT_DESC3_VT_WIDTH 16
1232 : :
1233 : : #define TX_NORMAL_DESC2_HL_B1L_INDEX 0
1234 : : #define TX_NORMAL_DESC2_HL_B1L_WIDTH 14
1235 : : #define TX_NORMAL_DESC2_IC_INDEX 31
1236 : : #define TX_NORMAL_DESC2_IC_WIDTH 1
1237 : : #define TX_NORMAL_DESC2_TTSE_INDEX 30
1238 : : #define TX_NORMAL_DESC2_TTSE_WIDTH 1
1239 : : #define TX_NORMAL_DESC2_VTIR_INDEX 14
1240 : : #define TX_NORMAL_DESC2_VTIR_WIDTH 2
1241 : : #define TX_NORMAL_DESC3_CIC_INDEX 16
1242 : : #define TX_NORMAL_DESC3_CIC_WIDTH 2
1243 : : #define TX_NORMAL_DESC3_CPC_INDEX 26
1244 : : #define TX_NORMAL_DESC3_CPC_WIDTH 2
1245 : : #define TX_NORMAL_DESC3_CTXT_INDEX 30
1246 : : #define TX_NORMAL_DESC3_CTXT_WIDTH 1
1247 : : #define TX_NORMAL_DESC3_FD_INDEX 29
1248 : : #define TX_NORMAL_DESC3_FD_WIDTH 1
1249 : : #define TX_NORMAL_DESC3_FL_INDEX 0
1250 : : #define TX_NORMAL_DESC3_FL_WIDTH 15
1251 : : #define TX_NORMAL_DESC3_LD_INDEX 28
1252 : : #define TX_NORMAL_DESC3_LD_WIDTH 1
1253 : : #define TX_NORMAL_DESC3_OWN_INDEX 31
1254 : : #define TX_NORMAL_DESC3_OWN_WIDTH 1
1255 : : #define TX_NORMAL_DESC3_TCPHDRLEN_INDEX 19
1256 : : #define TX_NORMAL_DESC3_TCPHDRLEN_WIDTH 4
1257 : : #define TX_NORMAL_DESC3_TCPPL_INDEX 0
1258 : : #define TX_NORMAL_DESC3_TCPPL_WIDTH 18
1259 : : #define TX_NORMAL_DESC3_TSE_INDEX 18
1260 : : #define TX_NORMAL_DESC3_TSE_WIDTH 1
1261 : :
1262 : : #define TX_NORMAL_DESC2_VLAN_INSERT 0x2
1263 : :
1264 : : /* MDIO undefined or vendor specific registers */
1265 : : #ifndef MDIO_PMA_10GBR_PMD_CTRL
1266 : : #define MDIO_PMA_10GBR_PMD_CTRL 0x0096
1267 : : #endif
1268 : :
1269 : : #ifndef MDIO_PMA_10GBR_FECCTRL
1270 : : #define MDIO_PMA_10GBR_FECCTRL 0x00ab
1271 : : #endif
1272 : :
1273 : : #ifndef MDIO_PMA_RX_CTRL1
1274 : : #define MDIO_PMA_RX_CTRL1 0x8051
1275 : : #endif
1276 : :
1277 : : #ifndef MDIO_PMA_RX_LSTS
1278 : : #define MDIO_PMA_RX_LSTS 0x018020
1279 : : #endif
1280 : :
1281 : : #ifndef MDIO_PMA_RX_EQ_CTRL4
1282 : : #define MDIO_PMA_RX_EQ_CTRL4 0x0001805C
1283 : : #endif
1284 : :
1285 : : #ifndef MDIO_PMA_MP_MISC_STS
1286 : : #define MDIO_PMA_MP_MISC_STS 0x0078
1287 : : #endif
1288 : :
1289 : : #ifndef MDIO_PMA_PHY_RX_EQ_CEU
1290 : : #define MDIO_PMA_PHY_RX_EQ_CEU 0x1800E
1291 : : #endif
1292 : :
1293 : : #ifndef MDIO_PCS_DIG_CTRL
1294 : : #define MDIO_PCS_DIG_CTRL 0x8000
1295 : : #endif
1296 : :
1297 : : #ifndef MDIO_PCS_DIGITAL_STAT
1298 : : #define MDIO_PCS_DIGITAL_STAT 0x8010
1299 : : #endif
1300 : :
1301 : : #ifndef MDIO_AN_XNP
1302 : : #define MDIO_AN_XNP 0x0016
1303 : : #endif
1304 : :
1305 : : #ifndef MDIO_AN_LPX
1306 : : #define MDIO_AN_LPX 0x0019
1307 : : #endif
1308 : :
1309 : : #ifndef MDIO_AN_COMP_STAT
1310 : : #define MDIO_AN_COMP_STAT 0x0030
1311 : : #endif
1312 : :
1313 : : #ifndef MDIO_AN_INTMASK
1314 : : #define MDIO_AN_INTMASK 0x8001
1315 : : #endif
1316 : :
1317 : : #ifndef MDIO_AN_INT
1318 : : #define MDIO_AN_INT 0x8002
1319 : : #endif
1320 : :
1321 : : #ifndef MDIO_VEND2_AN_ADVERTISE
1322 : : #define MDIO_VEND2_AN_ADVERTISE 0x0004
1323 : : #endif
1324 : :
1325 : : #ifndef MDIO_VEND2_AN_LP_ABILITY
1326 : : #define MDIO_VEND2_AN_LP_ABILITY 0x0005
1327 : : #endif
1328 : :
1329 : : #ifndef MDIO_VEND2_AN_CTRL
1330 : : #define MDIO_VEND2_AN_CTRL 0x8001
1331 : : #endif
1332 : :
1333 : : #ifndef MDIO_VEND2_AN_STAT
1334 : : #define MDIO_VEND2_AN_STAT 0x8002
1335 : : #endif
1336 : :
1337 : : #ifndef MDIO_VEND2_PMA_CDR_CONTROL
1338 : : #define MDIO_VEND2_PMA_CDR_CONTROL 0x8056
1339 : : #endif
1340 : :
1341 : : #ifndef MDIO_VEND2_PMA_MISC_CTRL0
1342 : : #define MDIO_VEND2_PMA_MISC_CTRL0 0x8090
1343 : : #endif
1344 : :
1345 : :
1346 : : #ifndef MDIO_CTRL1_SPEED1G
1347 : : #define MDIO_CTRL1_SPEED1G (MDIO_CTRL1_SPEED10G & ~BMCR_SPEED100)
1348 : : #endif
1349 : :
1350 : : #ifndef MDIO_VEND2_CTRL1_AN_ENABLE
1351 : : #define MDIO_VEND2_CTRL1_AN_ENABLE BIT(12)
1352 : : #endif
1353 : :
1354 : : #ifndef MDIO_VEND2_CTRL1_AN_RESTART
1355 : : #define MDIO_VEND2_CTRL1_AN_RESTART BIT(9)
1356 : : #endif
1357 : :
1358 : : #ifndef MDIO_VEND2_CTRL1_SS6
1359 : : #define MDIO_VEND2_CTRL1_SS6 BIT(6)
1360 : : #endif
1361 : :
1362 : : #ifndef MDIO_VEND2_CTRL1_SS13
1363 : : #define MDIO_VEND2_CTRL1_SS13 BIT(13)
1364 : : #endif
1365 : :
1366 : : /* MDIO mask values */
1367 : : #define AXGBE_AN_CL73_INT_CMPLT BIT(0)
1368 : : #define AXGBE_AN_CL73_INC_LINK BIT(1)
1369 : : #define AXGBE_AN_CL73_PG_RCV BIT(2)
1370 : : #define AXGBE_AN_CL73_INT_MASK 0x07
1371 : :
1372 : : #define AXGBE_XNP_MCF_NULL_MESSAGE 0x001
1373 : : #define AXGBE_XNP_ACK_PROCESSED BIT(12)
1374 : : #define AXGBE_XNP_MP_FORMATTED BIT(13)
1375 : : #define AXGBE_XNP_NP_EXCHANGE BIT(15)
1376 : :
1377 : : #define AXGBE_KR_TRAINING_START BIT(0)
1378 : : #define AXGBE_KR_TRAINING_ENABLE BIT(1)
1379 : :
1380 : : #define AXGBE_PCS_CL37_BP BIT(12)
1381 : : #define XGBE_PCS_PSEQ_STATE_MASK 0x1c
1382 : : #define XGBE_PCS_PSEQ_STATE_POWER_GOOD 0x10
1383 : :
1384 : : #define AXGBE_AN_CL37_INT_CMPLT BIT(0)
1385 : : #define AXGBE_AN_CL37_INT_MASK 0x01
1386 : :
1387 : : #define AXGBE_AN_CL37_HD_MASK 0x40
1388 : : #define AXGBE_AN_CL37_FD_MASK 0x20
1389 : :
1390 : : #define AXGBE_AN_CL37_PCS_MODE_MASK 0x06
1391 : : #define AXGBE_AN_CL37_PCS_MODE_BASEX 0x00
1392 : : #define AXGBE_AN_CL37_PCS_MODE_SGMII 0x04
1393 : : #define AXGBE_AN_CL37_TX_CONFIG_MASK 0x08
1394 : : #define AXGBE_AN_CL37_MII_CTRL_8BIT 0x0100
1395 : :
1396 : : #define AXGBE_PMA_CDR_TRACK_EN_MASK 0x01
1397 : : #define AXGBE_PMA_CDR_TRACK_EN_OFF 0x00
1398 : : #define AXGBE_PMA_CDR_TRACK_EN_ON 0x01
1399 : :
1400 : : /*generic*/
1401 : : #define __iomem
1402 : :
1403 : : #define rmb() rte_rmb() /* dpdk rte provided rmb */
1404 : : #define wmb() rte_wmb() /* dpdk rte provided wmb */
1405 : :
1406 : : #define __le16 u16
1407 : : #define __le32 u32
1408 : : #define __le64 u64
1409 : :
1410 : : typedef unsigned char u8;
1411 : : typedef unsigned short u16;
1412 : : typedef unsigned int u32;
1413 : : typedef unsigned long long u64;
1414 : : typedef unsigned long long dma_addr_t;
1415 : :
1416 : : static inline uint32_t low32_value(uint64_t addr)
1417 : : {
1418 : 0 : return (addr) & 0x0ffffffff;
1419 : : }
1420 : :
1421 : : static inline uint32_t high32_value(uint64_t addr)
1422 : : {
1423 : 0 : return (addr >> 32) & 0x0ffffffff;
1424 : : }
1425 : :
1426 : : #define XGBE_PMA_PLL_CTRL_MASK BIT(15)
1427 : : #define XGBE_PMA_PLL_CTRL_SET BIT(15)
1428 : : #define XGBE_PMA_PLL_CTRL_CLEAR 0x0000
1429 : :
1430 : : #define XGBE_PMA_RX_RST_0_MASK BIT(4)
1431 : : #define XGBE_PMA_RX_RST_0_RESET_ON 0x10
1432 : : #define XGBE_PMA_RX_RST_0_RESET_OFF 0x00
1433 : :
1434 : : #define XGBE_PMA_RX_SIG_DET_0_MASK BIT(4)
1435 : : #define XGBE_PMA_RX_SIG_DET_0_ENABLE BIT(4)
1436 : : #define XGBE_PMA_RX_SIG_DET_0_DISABLE 0x0000
1437 : :
1438 : : #define XGBE_PMA_RX_VALID_0_MASK BIT(12)
1439 : : #define XGBE_PMA_RX_VALID_0_ENABLE BIT(12)
1440 : : #define XGBE_PMA_RX_VALID_0_DISABLE 0x0000
1441 : :
1442 : : #define XGBE_PMA_RX_AD_REQ_MASK BIT(12)
1443 : : #define XGBE_PMA_RX_AD_REQ_ENABLE BIT(12)
1444 : : #define XGBE_PMA_RX_AD_REQ_DISABLE 0x0000
1445 : :
1446 : : #define XGBE_PMA_RX_ADPT_ACK_MASK BIT(12)
1447 : : #define XGBE_PMA_RX_ADPT_ACK BIT(12)
1448 : :
1449 : : #define XGBE_PMA_CFF_UPDTM1_VLD BIT(8)
1450 : : #define XGBE_PMA_CFF_UPDT0_VLD BIT(9)
1451 : : #define XGBE_PMA_CFF_UPDT1_VLD BIT(10)
1452 : : #define XGBE_PMA_CFF_UPDT_MASK (XGBE_PMA_CFF_UPDTM1_VLD |\
1453 : : XGBE_PMA_CFF_UPDT0_VLD | \
1454 : : XGBE_PMA_CFF_UPDT1_VLD)
1455 : :
1456 : : /*END*/
1457 : :
1458 : : /* Bit setting and getting macros
1459 : : * The get macro will extract the current bit field value from within
1460 : : * the variable
1461 : : *
1462 : : * The set macro will clear the current bit field value within the
1463 : : * variable and then set the bit field of the variable to the
1464 : : * specified value
1465 : : */
1466 : : #define GET_BITS(_var, _index, _width) \
1467 : : (((_var) >> (_index)) & ((0x1 << (_width)) - 1))
1468 : :
1469 : : #define SET_BITS(_var, _index, _width, _val) \
1470 : : do { \
1471 : : (_var) &= ~(((0x1 << (_width)) - 1) << (_index)); \
1472 : : (_var) |= (((_val) & ((0x1 << (_width)) - 1)) << (_index)); \
1473 : : } while (0)
1474 : :
1475 : : #define GET_BITS_LE(_var, _index, _width) \
1476 : : ((rte_le_to_cpu_32((_var)) >> (_index)) & ((0x1 << (_width)) - 1))
1477 : :
1478 : : #define SET_BITS_LE(_var, _index, _width, _val) \
1479 : : do { \
1480 : : (_var) &= rte_cpu_to_le_32(~(((0x1U << (_width)) - 1) << (_index)));\
1481 : : (_var) |= rte_cpu_to_le_32((((_val) & \
1482 : : ((0x1U << (_width)) - 1)) << (_index))); \
1483 : : } while (0)
1484 : :
1485 : : /* Bit setting and getting macros based on register fields
1486 : : * The get macro uses the bit field definitions formed using the input
1487 : : * names to extract the current bit field value from within the
1488 : : * variable
1489 : : *
1490 : : * The set macro uses the bit field definitions formed using the input
1491 : : * names to set the bit field of the variable to the specified value
1492 : : */
1493 : : #define AXGMAC_GET_BITS(_var, _prefix, _field) \
1494 : : GET_BITS((_var), \
1495 : : _prefix##_##_field##_INDEX, \
1496 : : _prefix##_##_field##_WIDTH)
1497 : :
1498 : : #define AXGMAC_SET_BITS(_var, _prefix, _field, _val) \
1499 : : SET_BITS((_var), \
1500 : : _prefix##_##_field##_INDEX, \
1501 : : _prefix##_##_field##_WIDTH, (_val))
1502 : :
1503 : : #define AXGMAC_GET_BITS_LE(_var, _prefix, _field) \
1504 : : GET_BITS_LE((_var), \
1505 : : _prefix##_##_field##_INDEX, \
1506 : : _prefix##_##_field##_WIDTH)
1507 : :
1508 : : #define AXGMAC_SET_BITS_LE(_var, _prefix, _field, _val) \
1509 : : SET_BITS_LE((_var), \
1510 : : _prefix##_##_field##_INDEX, \
1511 : : _prefix##_##_field##_WIDTH, (_val))
1512 : :
1513 : : /* Macros for reading or writing registers
1514 : : * The ioread macros will get bit fields or full values using the
1515 : : * register definitions formed using the input names
1516 : : *
1517 : : * The iowrite macros will set bit fields or full values using the
1518 : : * register definitions formed using the input names
1519 : : */
1520 : : #define AXGMAC_IOREAD(_pdata, _reg) \
1521 : : rte_read32((uint8_t *)((_pdata)->xgmac_regs) + (_reg))
1522 : :
1523 : : #define AXGMAC_IOREAD_BITS(_pdata, _reg, _field) \
1524 : : GET_BITS(AXGMAC_IOREAD((_pdata), _reg), \
1525 : : _reg##_##_field##_INDEX, \
1526 : : _reg##_##_field##_WIDTH)
1527 : :
1528 : : #define AXGMAC_IOWRITE(_pdata, _reg, _val) \
1529 : : rte_write32((_val), \
1530 : : (uint8_t *)((_pdata)->xgmac_regs) + (_reg))
1531 : :
1532 : : #define AXGMAC_IOWRITE_BITS(_pdata, _reg, _field, _val) \
1533 : : do { \
1534 : : u32 reg_val = AXGMAC_IOREAD((_pdata), _reg); \
1535 : : SET_BITS(reg_val, \
1536 : : _reg##_##_field##_INDEX, \
1537 : : _reg##_##_field##_WIDTH, (_val)); \
1538 : : AXGMAC_IOWRITE((_pdata), _reg, reg_val); \
1539 : : } while (0)
1540 : :
1541 : : /* Macros for reading or writing MTL queue or traffic class registers
1542 : : * Similar to the standard read and write macros except that the
1543 : : * base register value is calculated by the queue or traffic class number
1544 : : */
1545 : : #define AXGMAC_MTL_IOREAD(_pdata, _n, _reg) \
1546 : : rte_read32((uint8_t *)((_pdata)->xgmac_regs) + \
1547 : : MTL_Q_BASE + ((_n) * MTL_Q_INC) + (_reg))
1548 : :
1549 : : #define AXGMAC_MTL_IOREAD_BITS(_pdata, _n, _reg, _field) \
1550 : : GET_BITS(AXGMAC_MTL_IOREAD((_pdata), (_n), (_reg)), \
1551 : : _reg##_##_field##_INDEX, \
1552 : : _reg##_##_field##_WIDTH)
1553 : :
1554 : : #define AXGMAC_MTL_IOWRITE(_pdata, _n, _reg, _val) \
1555 : : rte_write32((_val), (uint8_t *)((_pdata)->xgmac_regs) +\
1556 : : MTL_Q_BASE + ((_n) * MTL_Q_INC) + (_reg))
1557 : :
1558 : : #define AXGMAC_MTL_IOWRITE_BITS(_pdata, _n, _reg, _field, _val) \
1559 : : do { \
1560 : : u32 reg_val = AXGMAC_MTL_IOREAD((_pdata), (_n), _reg); \
1561 : : SET_BITS(reg_val, \
1562 : : _reg##_##_field##_INDEX, \
1563 : : _reg##_##_field##_WIDTH, (_val)); \
1564 : : AXGMAC_MTL_IOWRITE((_pdata), (_n), _reg, reg_val); \
1565 : : } while (0)
1566 : :
1567 : : /* Macros for reading or writing DMA channel registers
1568 : : * Similar to the standard read and write macros except that the
1569 : : * base register value is obtained from the ring
1570 : : */
1571 : : #define AXGMAC_DMA_IOREAD(_channel, _reg) \
1572 : : rte_read32((uint8_t *)((_channel)->dma_regs) + (_reg))
1573 : :
1574 : : #define AXGMAC_DMA_IOREAD_BITS(_channel, _reg, _field) \
1575 : : GET_BITS(AXGMAC_DMA_IOREAD((_channel), _reg), \
1576 : : _reg##_##_field##_INDEX, \
1577 : : _reg##_##_field##_WIDTH)
1578 : :
1579 : : #define AXGMAC_DMA_IOWRITE(_channel, _reg, _val) \
1580 : : rte_write32((_val), \
1581 : : (uint8_t *)((_channel)->dma_regs) + (_reg))
1582 : :
1583 : : #define AXGMAC_DMA_IOWRITE_BITS(_channel, _reg, _field, _val) \
1584 : : do { \
1585 : : u32 reg_val = AXGMAC_DMA_IOREAD((_channel), _reg); \
1586 : : SET_BITS(reg_val, \
1587 : : _reg##_##_field##_INDEX, \
1588 : : _reg##_##_field##_WIDTH, (_val)); \
1589 : : AXGMAC_DMA_IOWRITE((_channel), _reg, reg_val); \
1590 : : } while (0)
1591 : :
1592 : : /* Macros for building, reading or writing register values or bits
1593 : : * within the register values of XPCS registers.
1594 : : */
1595 : : #define XPCS_GET_BITS(_var, _prefix, _field) \
1596 : : GET_BITS((_var), \
1597 : : _prefix##_##_field##_INDEX, \
1598 : : _prefix##_##_field##_WIDTH)
1599 : :
1600 : : #define XPCS_SET_BITS(_var, _prefix, _field, _val) \
1601 : : SET_BITS((_var), \
1602 : : _prefix##_##_field##_INDEX, \
1603 : : _prefix##_##_field##_WIDTH, (_val))
1604 : :
1605 : : #define XPCS32_IOWRITE(_pdata, _off, _val) \
1606 : : rte_write32(_val, \
1607 : : (uint8_t *)((_pdata)->xpcs_regs) + (_off))
1608 : :
1609 : : #define XPCS32_IOREAD(_pdata, _off) \
1610 : : rte_read32((uint8_t *)((_pdata)->xpcs_regs) + (_off))
1611 : :
1612 : : #define XPCS16_IOWRITE(_pdata, _off, _val) \
1613 : : rte_write16(_val, \
1614 : : (uint8_t *)((_pdata)->xpcs_regs) + (_off))
1615 : :
1616 : : #define XPCS16_IOREAD(_pdata, _off) \
1617 : : rte_read16((uint8_t *)((_pdata)->xpcs_regs) + (_off))
1618 : :
1619 : : /* Macros for building, reading or writing register values or bits
1620 : : * within the register values of SerDes integration registers.
1621 : : */
1622 : : #define XSIR_GET_BITS(_var, _prefix, _field) \
1623 : : GET_BITS((_var), \
1624 : : _prefix##_##_field##_INDEX, \
1625 : : _prefix##_##_field##_WIDTH)
1626 : :
1627 : : #define XSIR_SET_BITS(_var, _prefix, _field, _val) \
1628 : : SET_BITS((_var), \
1629 : : _prefix##_##_field##_INDEX, \
1630 : : _prefix##_##_field##_WIDTH, (_val))
1631 : :
1632 : : #define XSIR0_IOREAD(_pdata, _reg) \
1633 : : rte_read16((uint8_t *)((_pdata)->sir0_regs) + (_reg))
1634 : :
1635 : : #define XSIR0_IOREAD_BITS(_pdata, _reg, _field) \
1636 : : GET_BITS(XSIR0_IOREAD((_pdata), _reg), \
1637 : : _reg##_##_field##_INDEX, \
1638 : : _reg##_##_field##_WIDTH)
1639 : :
1640 : : #define XSIR0_IOWRITE(_pdata, _reg, _val) \
1641 : : rte_write16((_val), \
1642 : : (uint8_t *)((_pdata)->sir0_regs) + (_reg))
1643 : :
1644 : : #define XSIR0_IOWRITE_BITS(_pdata, _reg, _field, _val) \
1645 : : do { \
1646 : : u16 reg_val = XSIR0_IOREAD((_pdata), _reg); \
1647 : : SET_BITS(reg_val, \
1648 : : _reg##_##_field##_INDEX, \
1649 : : _reg##_##_field##_WIDTH, (_val)); \
1650 : : XSIR0_IOWRITE((_pdata), _reg, reg_val); \
1651 : : } while (0)
1652 : :
1653 : : #define XSIR1_IOREAD(_pdata, _reg) \
1654 : : rte_read16((uint8_t *)((_pdata)->sir1_regs) + _reg)
1655 : :
1656 : : #define XSIR1_IOREAD_BITS(_pdata, _reg, _field) \
1657 : : GET_BITS(XSIR1_IOREAD((_pdata), _reg), \
1658 : : _reg##_##_field##_INDEX, \
1659 : : _reg##_##_field##_WIDTH)
1660 : :
1661 : : #define XSIR1_IOWRITE(_pdata, _reg, _val) \
1662 : : rte_write16((_val), \
1663 : : (uint8_t *)((_pdata)->sir1_regs) + (_reg))
1664 : :
1665 : : #define XSIR1_IOWRITE_BITS(_pdata, _reg, _field, _val) \
1666 : : do { \
1667 : : u16 reg_val = XSIR1_IOREAD((_pdata), _reg); \
1668 : : SET_BITS(reg_val, \
1669 : : _reg##_##_field##_INDEX, \
1670 : : _reg##_##_field##_WIDTH, (_val)); \
1671 : : XSIR1_IOWRITE((_pdata), _reg, reg_val); \
1672 : : } while (0)
1673 : :
1674 : : /* Macros for building, reading or writing register values or bits
1675 : : * within the register values of SerDes RxTx registers.
1676 : : */
1677 : : #define XRXTX_IOREAD(_pdata, _reg) \
1678 : : rte_read16((uint8_t *)((_pdata)->rxtx_regs) + (_reg))
1679 : :
1680 : : #define XRXTX_IOREAD_BITS(_pdata, _reg, _field) \
1681 : : GET_BITS(XRXTX_IOREAD((_pdata), _reg), \
1682 : : _reg##_##_field##_INDEX, \
1683 : : _reg##_##_field##_WIDTH)
1684 : :
1685 : : #define XRXTX_IOWRITE(_pdata, _reg, _val) \
1686 : : rte_write16((_val), \
1687 : : (uint8_t *)((_pdata)->rxtx_regs) + (_reg))
1688 : :
1689 : : #define XRXTX_IOWRITE_BITS(_pdata, _reg, _field, _val) \
1690 : : do { \
1691 : : u16 reg_val = XRXTX_IOREAD((_pdata), _reg); \
1692 : : SET_BITS(reg_val, \
1693 : : _reg##_##_field##_INDEX, \
1694 : : _reg##_##_field##_WIDTH, (_val)); \
1695 : : XRXTX_IOWRITE((_pdata), _reg, reg_val); \
1696 : : } while (0)
1697 : :
1698 : : /* Macros for building, reading or writing register values or bits
1699 : : * within the register values of MAC Control registers.
1700 : : */
1701 : : #define XP_GET_BITS(_var, _prefix, _field) \
1702 : : GET_BITS((_var), \
1703 : : _prefix##_##_field##_INDEX, \
1704 : : _prefix##_##_field##_WIDTH)
1705 : :
1706 : : #define XP_SET_BITS(_var, _prefix, _field, _val) \
1707 : : SET_BITS((_var), \
1708 : : _prefix##_##_field##_INDEX, \
1709 : : _prefix##_##_field##_WIDTH, (_val))
1710 : :
1711 : : #define XP_IOREAD(_pdata, _reg) \
1712 : : rte_read32((uint8_t *)((_pdata)->xprop_regs) + (_reg))
1713 : :
1714 : : #define XP_IOREAD_BITS(_pdata, _reg, _field) \
1715 : : GET_BITS(XP_IOREAD((_pdata), (_reg)), \
1716 : : _reg##_##_field##_INDEX, \
1717 : : _reg##_##_field##_WIDTH)
1718 : :
1719 : : #define XP_IOWRITE(_pdata, _reg, _val) \
1720 : : rte_write32((_val), \
1721 : : (uint8_t *)((_pdata)->xprop_regs) + (_reg))
1722 : :
1723 : : #define XP_IOWRITE_BITS(_pdata, _reg, _field, _val) \
1724 : : do { \
1725 : : u32 reg_val = XP_IOREAD((_pdata), (_reg)); \
1726 : : SET_BITS(reg_val, \
1727 : : _reg##_##_field##_INDEX, \
1728 : : _reg##_##_field##_WIDTH, (_val)); \
1729 : : XP_IOWRITE((_pdata), (_reg), reg_val); \
1730 : : } while (0)
1731 : :
1732 : : /* Macros for building, reading or writing register values or bits
1733 : : * within the register values of I2C Control registers.
1734 : : */
1735 : : #define XI2C_GET_BITS(_var, _prefix, _field) \
1736 : : GET_BITS((_var), \
1737 : : _prefix##_##_field##_INDEX, \
1738 : : _prefix##_##_field##_WIDTH)
1739 : :
1740 : : #define XI2C_SET_BITS(_var, _prefix, _field, _val) \
1741 : : SET_BITS((_var), \
1742 : : _prefix##_##_field##_INDEX, \
1743 : : _prefix##_##_field##_WIDTH, (_val))
1744 : :
1745 : : #define XI2C_IOREAD(_pdata, _reg) \
1746 : : rte_read32((uint8_t *)((_pdata)->xi2c_regs) + (_reg))
1747 : :
1748 : : #define XI2C_IOREAD_BITS(_pdata, _reg, _field) \
1749 : : GET_BITS(XI2C_IOREAD((_pdata), (_reg)), \
1750 : : _reg##_##_field##_INDEX, \
1751 : : _reg##_##_field##_WIDTH)
1752 : :
1753 : : #define XI2C_IOWRITE(_pdata, _reg, _val) \
1754 : : rte_write32((_val), \
1755 : : (uint8_t *)((_pdata)->xi2c_regs) + (_reg))
1756 : :
1757 : : #define XI2C_IOWRITE_BITS(_pdata, _reg, _field, _val) \
1758 : : do { \
1759 : : u32 reg_val = XI2C_IOREAD((_pdata), (_reg)); \
1760 : : SET_BITS(reg_val, \
1761 : : _reg##_##_field##_INDEX, \
1762 : : _reg##_##_field##_WIDTH, (_val)); \
1763 : : XI2C_IOWRITE((_pdata), (_reg), reg_val); \
1764 : : } while (0)
1765 : :
1766 : : /* Macros for building, reading or writing register values or bits
1767 : : * using MDIO. Different from above because of the use of standardized
1768 : : * Linux include values. No shifting is performed with the bit
1769 : : * operations, everything works on mask values.
1770 : : */
1771 : : #define XMDIO_READ(_pdata, _mmd, _reg) \
1772 : : ((_pdata)->hw_if.read_mmd_regs((_pdata), 0, \
1773 : : AXGBE_ADDR_C45 | ((_mmd) << 16) | ((_reg) & 0xffff)))
1774 : :
1775 : : #define XMDIO_READ_BITS(_pdata, _mmd, _reg, _mask) \
1776 : : (XMDIO_READ((_pdata), _mmd, _reg) & _mask)
1777 : :
1778 : : #define XMDIO_WRITE(_pdata, _mmd, _reg, _val) \
1779 : : ((_pdata)->hw_if.write_mmd_regs((_pdata), 0, \
1780 : : AXGBE_ADDR_C45 | ((_mmd) << 16) | ((_reg) & 0xffff), (_val)))
1781 : :
1782 : : #define XMDIO_WRITE_BITS(_pdata, _mmd, _reg, _mask, _val) \
1783 : : do { \
1784 : : u32 mmd_val = XMDIO_READ((_pdata), (_mmd), (_reg)); \
1785 : : mmd_val &= ~(_mask); \
1786 : : mmd_val |= (_val); \
1787 : : XMDIO_WRITE((_pdata), (_mmd), (_reg), (mmd_val)); \
1788 : : } while (0)
1789 : :
1790 : : /*
1791 : : * time_after(a,b) returns true if the time a is after time b.
1792 : : *
1793 : : * Do this with "<0" and ">=0" to only test the sign of the result. A
1794 : : * good compiler would generate better code (and a really good compiler
1795 : : * wouldn't care). Gcc is currently neither.
1796 : : */
1797 : : #define time_after(a, b) ((long)((b) - (a)) < 0)
1798 : : #define time_before(a, b) time_after(b, a)
1799 : :
1800 : : #define time_after_eq(a, b) ((long)((a) - (b)) >= 0)
1801 : : #define time_before_eq(a, b) time_after_eq(b, a)
1802 : :
1803 : : static inline unsigned long msecs_to_timer_cycles(unsigned int m)
1804 : : {
1805 : : return rte_get_timer_hz() * (m / 1000);
1806 : : }
1807 : :
1808 : : #endif /* __AXGBE_COMMON_H__ */
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